WO2017094310A1 - 位相検出器、位相同期回路、および、位相同期回路の制御方法 - Google Patents

位相検出器、位相同期回路、および、位相同期回路の制御方法 Download PDF

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Definitions

  • This technology relates to a phase detector, a phase synchronization circuit, and a control method for the phase synchronization circuit.
  • the present invention relates to a phase detector provided with a flip-flop, a phase synchronization circuit, and a method for controlling the phase synchronization circuit.
  • a phase detector is used to detect a phase difference between two signals in a phase synchronization circuit or the like.
  • a Hodge type phase detector or the like is used (see, for example, Non-Patent Document 1).
  • This Hodge type phase detector is provided with a flip-flop and an XOR (exclusive OR) gate.
  • the flip-flop holds the data signal in synchronization with the clock signal, and the XOR gate outputs a pulse signal corresponding to the phase difference between the clock and data.
  • phase detector it is difficult for the XOR gate to output a narrow pulse width on the order of several tens of picoseconds (ps). In this case, there is a problem that the operation range of the phase detection circuit is limited and the jitter tolerance of the entire receiving circuit is low.
  • This technology has been created in view of such a situation, and aims to improve the operation range of a phase detector provided with a flip-flop and improve the jitter tolerance of a receiving circuit.
  • the present technology has been made to solve the above-described problems, and a first aspect thereof includes a holding unit that holds an input signal in synchronization with a predetermined periodic signal, a rising edge of the input signal, and A detection unit that detects a phase difference between the specified edge specified by the control signal specifying one of the falling edges as the specified edge and the predetermined periodic signal based on the signal held in the holding unit; It is a phase detector. As a result, the phase difference between the specified edge of the rising edge and the falling edge of the input signal and the periodic signal is detected.
  • the input signal is a data signal
  • the predetermined periodic signal is a clock signal
  • the clock rate of the predetermined periodic signal may be equal to the data rate of the input signal.
  • the detecting unit selects either the input signal or an inverted signal obtained by inverting the input signal according to the control signal and supplies the selected signal as an internal signal; and the internal signal
  • a logic circuit that detects a phase difference between one of the rising edge and the falling edge of the signal and the predetermined periodic signal based on the signal held in the holding unit, and the holding unit is supplied from the selection unit
  • the previous stage flip-flop that holds and supplies the internal signal in synchronization with the rising edge of the predetermined periodic signal, and the internal signal supplied from the previous stage flip-flop in synchronization with the falling edge of the periodic signal.
  • a post-stage flip-flop that holds and supplies the flip-flop may be provided. As a result, the phase difference is detected based on the internal signal selected from the input signal and the inverted signal.
  • the logic circuit outputs a negative logical product of the internal signal supplied from the preceding flip-flop and a signal obtained by inverting the internal signal supplied from the succeeding flip-flop.
  • a negative AND gate of 1; and a second negative AND gate that outputs a negative AND of the internal signal supplied from the selection unit and a signal obtained by inverting the internal signal supplied from the preceding flip-flop. May be provided. This brings about the effect that the negative logical product of the internal signals is output.
  • the logic circuit performs a negative OR of the internal signal held in the first front flip-flop and a signal obtained by inverting the internal signal held in the rear flip-flop.
  • a first negative OR gate to output, and a second negative logic to output a negative OR of the internal signal supplied from the selection unit and a signal obtained by inverting the internal signal held in the preceding flip-flop.
  • a sum gate may be provided. This brings about the effect that the negative logical sum of the internal signals is output.
  • the detecting unit selects either the input signal or an inverted signal obtained by inverting the input signal according to the control signal and supplies the selected signal as an internal signal; and the internal signal A logic circuit that detects a phase difference between one of the rising edge and the falling edge of the signal and the predetermined periodic signal based on the signal held in the holding unit, and the holding unit is supplied from the selection unit A first front-stage flip-flop that holds and supplies the internal signal in synchronization with a rising edge of the predetermined periodic signal, and the internal signal supplied from the first front-stage flip-flop is used as the rising edge of the periodic signal.
  • a first rear-stage flip-flop that holds and supplies in synchronization with the edge; and the internal signal supplied from the selection unit falls on the falling edge of the predetermined periodic signal.
  • a second front-stage flip-flop that holds and supplies in synchronization with an edge; and a second front-stage flip-flop that holds and supplies the internal signal supplied from the second front-stage flip-flop in synchronization with a rising edge of the periodic signal. And a subsequent flip-flop.
  • the logic circuit outputs a negative logical product of a signal supplied from the first preceding flip-flop and a signal supplied from the second succeeding flip-flop.
  • the logic circuit outputs a negative OR of a signal supplied from the first front-stage flip-flop and a signal supplied from the second rear-stage flip-flop.
  • the detection unit detects a rising edge that detects a phase difference between the rising edge of the input signal and the predetermined periodic signal when the rising edge is designated by the control signal.
  • a falling edge detector for detecting a phase difference between the falling edge of the input signal and the predetermined periodic signal when the falling edge is designated by the control signal.
  • the input signal is a data signal
  • the predetermined periodic signal is a clock signal
  • the clock rate of the predetermined periodic signal is different from the data rate of the input signal. May be.
  • the clock rate may be half of the data rate.
  • the detecting unit selects either the input signal or an inverted signal obtained by inverting the input signal according to the control signal and supplies the selected signal as an internal signal; and the internal signal A logic circuit that detects a phase difference between one of the rising edge and the falling edge of the signal and the predetermined periodic signal based on the signal held in the holding unit, and the holding unit is supplied from the selection unit A first front-stage flip-flop that holds and supplies the internal signal in synchronization with a rising edge of the predetermined periodic signal, and the internal signal supplied from the first front-stage flip-flop is used as the rising edge of the periodic signal.
  • a first rear-stage flip-flop that holds and supplies in synchronization with the edge; and the internal signal supplied from the selection unit falls on the falling edge of the predetermined periodic signal.
  • a second front-stage flip-flop that holds and supplies in synchronization with an edge; and a second front-stage flip-flop that holds and supplies the internal signal supplied from the second front-stage flip-flop in synchronization with a rising edge of the periodic signal.
  • a logic circuit further comprising: a front-stage flip-flop; and a third rear-stage flip-flop that holds and supplies the internal signal supplied from the third front-stage flip-flop in synchronization with a rising edge of the predetermined periodic signal.
  • the circuit is supplied from the signal supplied from the first latter flip-flop and from the third latter flip-flop.
  • a negative logical sum of a first negative logical sum gate that outputs a negative logical sum of the signal and a signal supplied from the second subsequent flip-flop and a signal supplied from the third subsequent flip-flop.
  • a second negative OR gate for outputting may be provided. This brings about the effect that the negative logical product of the internal signals is output.
  • the holding unit holds the input signal in synchronization with a rising edge of the predetermined periodic signal and supplies the input signal as an internal signal, and the input signal.
  • a second flip-flop that is held in synchronization with a falling edge of a predetermined periodic signal and supplied as an internal signal, and the input signal is synchronized with a rising edge of a signal whose phase is different from that of the predetermined periodic signal by ⁇ / 2.
  • a third flip-flop that is held and supplied as an internal signal, and the input signal is held in synchronization with a falling edge of a signal having a phase different from the predetermined periodic signal by ⁇ / 2 and supplied as an internal signal
  • a fourth flip-flop, and the detection unit is configured to perform an operation based on signals from the first, second, third, and fourth flip-flops.
  • the phase difference may be detected.
  • the phase difference is detected based on the signals from the first, second, third and fourth flip-flops.
  • the clock rate may be 1/4 of the data rate.
  • the predetermined periodic signal includes first, second, third, and fourth clock signals having phases different from each other by ⁇ / 4, and the holding unit converts the input signal into the first signal.
  • the detection unit includes the first, second, third, fourth, fifth, sixth,
  • the phase difference may be detected based on signals from the seventh and eighth flip-flops. Thereby, this brings about the effect
  • the second aspect of the present technology is specified by a holding unit that holds an input signal in synchronization with a predetermined periodic signal, and a control signal that specifies one of the rising edge and the falling edge of the input signal as a specified edge. Detecting a phase difference between the designated edge and the predetermined periodic signal based on the signal held in the holding unit, and generating the predetermined periodic signal having a frequency corresponding to the phase difference.
  • a phase synchronization circuit including an oscillator supplied to the holding unit and a control method thereof. As a result, the phase difference between the specified edge of the rising edge and the falling edge of the input signal and the periodic signal is detected.
  • the switching control unit that switches the designated edge, and the frequency control that controls the frequency based on the phase difference detected in a period excluding a certain period from when the designated edge is switched. May be further included.
  • the present technology it is possible to improve the operation range of the phase detector provided with the flip-flop and to improve the jitter tolerance of the receiving circuit.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • FIG. 1 is a block diagram illustrating a configuration example of a clock data recovery circuit according to a first embodiment.
  • FIG. It is a figure which shows an example of operation
  • 3 is a circuit diagram showing a configuration example of a NAND (Negative AND) gate in the first embodiment.
  • FIG. 1 is a block diagram illustrating a configuration example of the electronic device 100 according to the first embodiment.
  • the electronic device 100 includes a communication interface 110, a clock data recovery circuit 200, and a data processing unit 120.
  • the communication interface 110 transmits / receives a data signal to / from an external device (such as a source device).
  • the communication interface 110 receives the data signal DATA on which the clock signal is superimposed, and supplies the data signal DATA to the clock data recovery circuit 200 via the signal line 119.
  • the communication standard of the communication interface 110 for example, DisplayPort v1.3, MIPI (Mobile Industry Processor Interface) M-PHY v4.0 standard is used.
  • the clock data recovery circuit 200 generates a clock signal CK substantially the same as the clock signal superimposed on the data signal DATA from the data signal DATA.
  • the clock data recovery circuit 200 internally generates a clock signal CK by an oscillator, and adjusts the phase of the clock signal CK according to the data signal. Thereby, a signal substantially coincident with the clock signal superimposed on the transmission side is reproduced as the clock signal CK.
  • the clock data recovery circuit 200 supplies the data signal DATA and the generated clock signal CK to the data processing unit 120 via signal lines 208 and 209.
  • the data processing unit 120 captures and processes the data signal DATA in synchronization with the clock signal CK.
  • the data processing unit 120 performs, for example, processing for converting serial data into parallel data, audio processing, image processing, and the like.
  • FIG. 2 is a block diagram illustrating a configuration example of the clock data recovery circuit 200 according to the first embodiment.
  • the clock data recovery circuit 200 includes an edge counter 211, a switching control unit 212, a phase detector 220, a charge pump 250, a low pass filter 213, and a voltage controlled oscillator 214.
  • the edge counter 211 counts the number of rising edges and falling edges (eg, rising edges) of the data signal DATA.
  • the edge counter 211 supplies the count value to the switching control unit 212 as the counter value CNT.
  • the edge counter 211 resets the count value to the initial value and performs counting.
  • the switching control unit 212 generates a switching control signal D change based on the counter value CNT and supplies it to the phase detector 220.
  • the switching control signal D change is a signal that designates one of the rising edge and the falling edge of the data signal DATA as a designated edge. For example, when the rising edge is designated, the switching control signal D change is set to a high level, and when the falling edge is designated, the switching control signal D change is set to a low level.
  • the state in which the phase detector 220 detects the phase difference in accordance with the switching control signal D change that specifies the rising edge is referred to as a “rising edge detection mode”.
  • the state in which the phase detector 220 detects the phase difference according to the switching control signal D change that designates the falling edge is referred to as a “falling edge detection mode”.
  • the switching control unit 212 switches the detection mode by inverting the switching control signal D change every time a certain number of edges are counted by the edge counter 211.
  • the switching control unit 212 switches the detection mode by inverting the switching control signal D change every time a certain number of edges are counted
  • the present invention is not limited to this configuration.
  • the switching control unit 212 may switch the detection mode every time a predetermined time elapses.
  • the phase detector 220 detects a phase difference between a designated edge indicated by the switching control signal D change and a specific edge (for example, a falling edge) among the rising edge and the falling edge of the clock signal CK.
  • the phase detector 220 generates detection signals UP and DN based on the detection result.
  • the difference between the low level periods of the detection signals UP and DN indicates the phase difference between the designated edge of the data signal DATA and the falling edge of the clock signal CK.
  • the phase detector 220 supplies detection signals UP and DN to the charge pump 250. Further, the phase detector 220 supplies the data signal DATA to the data processing unit 120.
  • the charge pump 250 converts the detection signals UP and DN from the phase detector 220 into a current signal I cp having a current value corresponding to the phase difference.
  • the charge pump 250 supplies the current signal I cp to the low pass filter 213.
  • the low-pass filter 213 converts a component of the current signal I cp having a frequency equal to or lower than a predetermined cutoff frequency into a voltage signal VCNT having a voltage value corresponding to the phase difference.
  • the low-pass filter 213 is an analog filter composed of, for example, a resistor or a capacitor.
  • the low pass filter 213 supplies the generated voltage signal VCNT to the voltage controlled oscillator 214.
  • the voltage controlled oscillator 214 generates a clock signal CK having a frequency corresponding to the phase difference indicated by the voltage signal VCNT. For example, the longer the low level period of the detection signal UP with respect to the detection signal DN, the higher the voltage signal VCNT, and the higher the frequency of the clock signal CK is controlled. On the other hand, the longer the low level period of the detection signal DN with respect to the detection signal UP, the lower the voltage signal VCNT and the lower the frequency of the clock signal CK is controlled.
  • the voltage controlled oscillator 214 supplies the generated clock signal CK to the phase detector 220 and the data processing unit 120.
  • the voltage controlled oscillator 214 is an example of an oscillator described in the claims.
  • the frequency of the clock signal CK is controlled to a value corresponding to the phase difference between the data signal DATA and the clock signal CK by the phase detector 220, the charge pump 250, the low pass filter 213, and the voltage control oscillator 214.
  • the phase of the clock signal CK is stabilized at a value synchronized with the data signal DATA (in other words, locked). Thereby, the clock signal superimposed on the data signal DATA is reproduced.
  • the present invention is not limited to this configuration. These circuits may be provided in a phase synchronization circuit that synchronizes two clock signals. In this case, two clock signals are input to the phase detector 220 instead of the data signal DATA and the clock signal CK.
  • the phase detector 220 generates the clock signal CK internally, but may generate a periodic signal other than the clock signal, such as a strobe signal.
  • the circuit in the clock data recovery circuit 200 is an example of a phase synchronization circuit described in the claims.
  • the data signal DATA is an example of an input signal recited in the claims
  • the clock signal CK is an example of a periodic signal recited in the claims.
  • FIG. 3 is a diagram illustrating an example of the operation of the switching control unit 212 in the first embodiment.
  • the switching control unit 212 inverts the switching control signal D change .
  • the counter value CNT is not the value (3n)
  • the value of the switching control signal D change is held.
  • n is an integer.
  • FIG. 4 is a circuit diagram illustrating a configuration example of the phase detector 220 according to the first embodiment.
  • This phase detector 220 includes selectors 221 and 298, a front-stage flip-flop 222, a rear-stage flip-flop 223, and NAND gates 230 and 224.
  • selectors 221 and 298, a front-stage flip-flop 222, a rear-stage flip-flop 223, and NAND gates 230 and 224 As the front-stage flip-flop 222 and the rear-stage flip-flop 223, for example, D-type flip-flops are used.
  • the selector 221 selects either the data signal DATA or an inverted signal obtained by inverting the data signal DATA in accordance with the switching control signal D change .
  • the selector 221 selects the data signal DATA when the switching control signal D change is at a high level (rising edge detection mode), and is inverted when the switching control signal D change is at a low level (falling edge detection mode). Select a signal. Then, the selector 221 supplies the selected signal to the NAND gate 224 and the previous flip-flop 222 as the internal signal sDATA.
  • the selector 221 is an example of a selection unit described in the claims.
  • the pre-stage flip-flop 222 holds the internal signal sDATA from the selector 221 in synchronization with the clock signal CK.
  • the front-stage flip-flop 222 supplies the held signal as the internal signal DFF1Q to the selector 298, the NAND gate 230, and the rear-stage flip-flop 223.
  • the front-stage flip-flop 222 supplies the inverted signal of the held signal to the NAND gate 224 as the internal signal DFF1QB.
  • the post-stage flip-flop 223 holds the internal signal DFF1Q from the pre-stage flip-flop 222 in synchronization with a signal obtained by inverting the clock signal CK.
  • the subsequent flip-flop 223 supplies the inverted signal of the held signal to the NAND gate 230 as the internal signal DFF2QB.
  • the NAND gate 230 outputs a negative logical product of the internal signal DFF1Q and the internal signal DFF2QB to the charge pump 250 as a detection signal DN.
  • the NAND gate 230 is an example of a first NAND gate described in the claims.
  • the NAND gate 224 outputs a negative logical product of the internal signal sDATA and the internal signal DFF1QB as a detection signal UP to the charge pump 250.
  • the NAND gate 224 is an example of a second NAND gate described in the claims.
  • These detection signals UP and DN indicate a phase difference between the rising edge of the internal signal sDATA from the selector 221 and the falling edge of the clock signal CK. Therefore, when the selector 221 selects the data signal DATA as the internal signal sDATA, the phase difference between the “rising edge” of the data signal DATA and the falling edge of the clock signal CK is detected. On the other hand, when the selector 221 selects the inverted signal of the data signal DATA as the internal signal sDATA, the phase difference between the “falling edge” of the data signal DATA and the falling edge of the clock signal CK is detected. . As described above, the selector 221 switches between the data signal DATA and its inverted signal, whereby the edge (designated edge) for detecting the phase difference can be switched in the data signal DATA.
  • the selector 298, in accordance with the switching control signal D change, and selects the internal signal DFF1Q, one of an inverted signal obtained by inverting the internal signal DFF1Q.
  • the configuration of the selector 298 is the same as that of the selector 221.
  • the selector 298 supplies the selected signal to the data processing unit 120 as the recovered new data signal DATA.
  • the selector 298 may use the internal signal from the output terminal Q of the subsequent flip-flop 223 instead of the internal signal DFF1Q from the previous flip-flop 222. In this case, the selector 298 selects either the internal signal from the subsequent flip-flop 223 or its inverted signal according to the switching control signal D change .
  • a circuit including the selector 221, the NAND gate 230, and the NAND gate 224 is an example of a detection unit described in the claims.
  • a circuit including the front-stage flip-flop 222 and the rear-stage flip-flop 223 is an example of a holding unit described in the claims.
  • the phase detector 220 detects the phase difference between the specified edge of the data signal DATA and the falling edge of the clock signal CK, but the phase difference between the specified edge of the data signal DATA and the rising edge of the clock signal CK. May be detected.
  • the front-stage flip-flop 222 may operate in synchronization with the inverted signal of the clock signal CK, and the rear-stage flip-flop 223 may operate in synchronization with the clock signal CK.
  • Such a phase detector 220 is used, for example, in a phase synchronization circuit that detects a phase difference between two clock signals.
  • FIG. 5 is a circuit diagram showing a configuration example of the NAND gate 230 in the first embodiment.
  • the NAND gate 230 includes P-type MOS (metal-oxide-semiconductor) transistors 231 and 232 and N-type MOS transistors 233 and 234.
  • P-type MOS metal-oxide-semiconductor
  • the internal signal DFF 1 Q is input to the gate of the P-type MOS transistor 231, and the internal signal DFF 2 QB is input to the gate of the P-type MOS transistor 232.
  • P-type MOS transistors 231 and 232 are inserted in parallel between the power supply and the output terminal of NAND gate 230.
  • the internal signal DFF1Q is input to the gate of the N-type MOS transistor 233, and the internal signal DFF2QB is input to the gate of the N-type MOS transistor 234.
  • N-type MOS transistors 233 and 234 are inserted in series between the ground terminal and the output terminal of NAND gate 230.
  • the NAND gate 230 outputs a negative logical product of the internal signals DFF1Q and DFF2QB.
  • the structure of the NAND gate 224 is the same as that of the NAND gate 230.
  • the delay times of the NAND gate 230 shown in FIG. 5 and a NOR gate described later with reference to FIG. 14 will be considered.
  • the drain current of the P-type MOS transistor is smaller than that of the N-type MOS transistor.
  • the drain current of a P-type MOS transistor is half that of an N-type MOS transistor of the same size.
  • the transistors of the P-type MOS transistor connected in parallel and the N-type MOS transistor connected in series have the same drain current.
  • the size is set. Under the premise that the drain current of the P-type MOS transistor is half that of the N-type MOS transistor, the balance between the drain currents of FIG. 5 is obtained by using a P-type MOS transistor (231 etc.) and an N-type MOS transistor (233 etc.). What is necessary is just to make each size the same. This size is, for example, 2u.
  • the size of the N-type MOS transistor is 4u and the size of the P-type MOS transistor is 1u. And it is sufficient.
  • the larger the transistor size the larger the gate capacitance and the longer the time required for charging / discharging (that is, the delay time). Therefore, the larger NOR gate has a longer delay time than the NAND gate.
  • FIG. 6 is a circuit diagram showing a configuration example of the charge pump 250 according to the first embodiment.
  • the charge pump 250 includes constant current sources 251 and 254 and switches 252 and 253.
  • the constant current sources 251 and 254 supply a constant current.
  • Switches 252 and 253 are inserted in series between current sources 251 and 254.
  • the constant current source 251 and the switch 252 are disposed on the power supply side, and the constant current source 254 and the switch 253 are disposed on the ground side.
  • the connection point between the switches 252 and 253 is connected to the low-pass filter 213.
  • the switch 252 opens and closes the line according to the detection signal UP, and the switch 253 opens and closes the line according to the detection signal DN. For example, the switch 252 shifts to an open state when the detection signal UP is at a low level, and the switch 253 shifts to an open state when the detection signal is at a low level.
  • the current signal I cp corresponding to the difference (phase difference) between the low level periods of the detection signal UP and the detection signal DN is generated.
  • FIG. 7 is a timing chart showing an example of the operation of the phase detector 220 in the rising edge detection mode in the first embodiment.
  • the selector 221 selects the data signal DATA and outputs it as the internal signal sDATA.
  • a data signal DATA having a periodic pattern such as “1010...” In binary notation is input.
  • the signal of this pattern is stored in a preamble signal or the like transmitted prior to data to be transmitted, and is used for phase synchronization.
  • the post-stage flip-flop 223 holds the internal signal DFF1Q in synchronization with the falling edge of the clock signal (timing T16, etc.), inverts the hold value, and outputs it as the internal signal DFF2QB.
  • the NAND gate 224 outputs a negative logical product of the internal signal sDATA and DFF1QB as the detection signal UP.
  • the detection signal DN falls.
  • the detection signal UP rises.
  • the NAND gate 230 outputs a negative logical product of the internal signals DFF1Q and DFF2QB as the detection signal DN.
  • the detection signal DN falls. Further, the detection signal DN rises when the pulse width of the clock signal CK elapses after the clock signal CK rises (timing T16 or the like).
  • the frequency of the clock signal CK is controlled so that the difference (phase difference) between the low levels of the detection signals UP and DN is reduced. As a result, the phase of the falling edge of the clock signal CK is locked to the timing of the rising edge of the data signal DATA (such as T12).
  • the phase of the rising edge of the clock signal CK is locked at a position (such as T14) 0.5 UI (Unit Interval) from the rising edge of the data signal DATA.
  • the UI is a time for transferring one bit, and is 50 picoseconds (ps) when the transfer rate of the data signal DATA is 10 Gbps (Giga Bit per second).
  • the squares filled with black indicate the phase of the rising edge of the clock signal CK before locking
  • the white squares indicate the phase of the rising edge of the clock signal CK after locking.
  • FIG. 8 is a timing chart showing an example of the operation of the phase detector 220 in the falling edge detection mode according to the first embodiment. After timing T21 when the switching control signal D change is switched to the low level (falling edge detection mode), the selector 221 selects the inverted signal of the data signal DATA and outputs it as the internal signal sDATA.
  • the NAND gate 224 outputs a negative logical product of the internal signal sDATA ( ⁇ DATA) and DFF1QB as the detection signal UP.
  • the detection signal UP falls.
  • the clock signal CK rises during a period (such as timing T25) in which the internal signal sDATA is at a high level (that is, DATA is at a low level) in which the internal signal sDATA is at a high level (that is, DATA is at a low level), the detection signal UP rises.
  • the NAND gate 230 outputs a negative logical product of the internal signals DFF1Q and DFF2QB as the detection signal DN.
  • the detection signal DN falls.
  • the detection signal DN rises when the pulse width of the clock signal CK elapses after the clock signal CK rises (timing T26, etc.).
  • the frequency of the clock signal CK is controlled so that the difference (phase difference) between the low levels of the detection signals UP and DN is reduced.
  • the phase of the falling edge of the clock signal CK is locked to the timing of the falling edge of the data signal DATA (T22, etc.).
  • the phase of the rising edge of the clock signal CK is locked at a position (such as T24) of 0.5 UI from the rising edge of the data signal DATA.
  • the triangles filled in with black indicate the phase of the rising edge of the clock signal CK before locking
  • the white triangles indicate the phase of the rising edge of the clock signal CK after locking.
  • the NAND gate 230 and the like operate on either the rising edge or the falling edge of the data signal DATA.
  • the XOR gate operates on both the rising edge and falling edge of the data signal DATA. For this reason, by providing the NAND gate 230 and the like, the power consumption of the phase detector 220 can be reduced as compared with the case where the XOR gate is provided.
  • FIG. 9 is a timing chart showing an example of operations of the edge counter 211 and the switching control unit 212 in the first embodiment.
  • the edge counter 211 counts up the counter value CNT in synchronization with the rising edge of the data signal DATA.
  • the switching control unit 212 Inverts the switching control signal D change of the initial value (low level or the like). Thereby, the detection mode is switched. Further, at timing T32 when the counter value CNT becomes 6, the switching control unit 212 inverts the switching control signal D change again. Thus, the detection mode is switched every time a certain number of edges are counted.
  • FIG. 10 is a diagram for explaining a phase lock position in the first embodiment.
  • the phase difference between the rising edge (such as T42) of the data signal and the falling edge (such as T41) of the clock signal CK is detected.
  • the phase of the rising edge of the clock signal CK is adjusted to 0.5 UI (such as timing T45) from the rising edge of the data signal DATA.
  • the phase difference between the falling edge of the data signal (such as T47) and the falling edge of the clock signal CK is detected.
  • the phase of the rising edge of the clock signal CK is adjusted to 0.5 UI (such as timing T43) from the falling edge of the data signal DATA.
  • the switching control unit 212 alternately switches between the rising edge detection mode and the falling edge detection mode, so that the rising phase of the clock signal CK is at the timing (T44) between the timings T43 and T45 described above. Locked.
  • the rising edge of the clock signal CK is locked at a timing T45 of 0.5 UI from the rising edge of the data signal DATA.
  • jitter such as data dependent jitter (DDJ: Data Dependent Jitter) and periodic jitter (PJ: Periodic Jitter) occurs.
  • DDJ Data Dependent Jitter
  • PJ Periodic Jitter
  • This hold time is the minimum time that the flip-flop must keep holding the data signal of the same value after the rising edge of the clock signal.
  • the hold time margin decreases, the data signal changes before the hold time elapses, and there is a high possibility that a hold time error will occur in the preceding flip-flop 222.
  • the setup time margin is reduced. This setup time is the minimum time that the data signal having the same value must be continuously input to the flip-flop prior to the rise of the clock signal.
  • the setup time margin is reduced, the clock signal CK rises before the setup time elapses, and there is a high possibility that a setup time error will occur in the preceding flip-flop 222.
  • the phase detector 220 locks the phase of the clock signal CK around the middle of the rising edge and falling edge of the data signal DATA (such as T44) in order to detect the phase difference by switching the detection mode. Can do.
  • the setup time and hold time margins increase and the rate of occurrence of setup time errors and hold time errors decreases as compared with the case where the detection mode is not switched. That is, even if there is jitter, an error hardly occurs and jitter tolerance can be improved.
  • FIG. 11 is a graph showing an example of the relationship between the input phase difference and the output phase difference in the first embodiment.
  • the horizontal axis in the figure indicates the phase difference between the data signal DATA and the clock signal CK as the input phase difference.
  • the vertical axis indicates the phase difference between the detection signal UP and the detection signal DN as an output phase difference.
  • a indicates the characteristics of the phase detector 220 provided with NAND gates 230 and 224.
  • phase difference detection when an input phase difference signal in the range of ⁇ 180 degrees to 180 degrees is input, an output phase difference having the same value is detected in the entire range.
  • a part of the phase difference within the range is not detected due to the delay time of the NAND gates 230 and 224.
  • P in_max when there is no jitter and the input phase difference is larger than a certain value P in_max , the low level period of the detection signal UP becomes shorter than the delay time of the NAND gate 230.
  • the phase difference cannot be detected.
  • the hatched portion indicates a range where phase difference cannot be detected.
  • phase difference detection cannot be performed in a range larger than P in_max '.
  • FIG. 11 shows the characteristics of a Hodge type phase detector that detects a phase difference with a NOR gate without switching the detection mode. Similarly, in this phase detector, no phase difference is detected in the shaded area. However, the range in which the phase difference cannot be detected is larger than a in FIG. This is because the delay time of the NOR gate becomes longer than that of the NAND gate as described in FIG.
  • the range in which the phase difference can be detected can be widened as compared with the case of using the NOR gate.
  • FIG. 12 is a flowchart illustrating an example of the operation of the clock data recovery circuit 200 according to the first embodiment. This operation is started when the data signal DATA is input from the communication interface 110, for example.
  • the phase detector 220 in the clock data recovery circuit 200 detects the phase difference between the data signal DATA and the clock signal CK according to the switching control signal D change (step S901).
  • the low pass filter 213 generates a voltage signal VCNT corresponding to the detected phase difference (step S902).
  • the voltage controlled oscillator 214 generates a clock signal CK having a frequency corresponding to the phase difference indicated by the voltage control signal VCNT (step S903).
  • the edge counter 211 counts rising edges of the data signal DATA (Step S904).
  • the switching control unit 212 determines whether or not the rising edge count value (CNT) is 3n (step S905). When the count value is 3n (step S905: Yes), the switching control unit 212 switches the detection mode by inverting the switching control signal D change (step S906). On the other hand, when the count value is not 3n (step S905: No), or after step S906, the clock data recovery circuit 200 repeats step S901 and subsequent steps.
  • CNT rising edge count value
  • the phase detector 220 detects the phase difference between the edge of the data signal specified by the switching control signal and the falling edge of the clock signal.
  • the phase difference can be detected by switching the edge of the data signal to be detected.
  • the rising edge of the clock signal can be locked near the middle between the rising edge and the falling edge of the data signal. Therefore, it is possible to suppress the occurrence of a setup time error and a hold time error in the preceding flip-flop 222 due to jitter.
  • the jitter tolerance of the phase detector 220 can be improved compared to the case where the detection target edge is not switched.
  • the phase detector 220 generates the detection signals UP and DN indicating the phase difference based on the difference in the low level period, and the charge pump 250 uses the current signal I cp corresponding to the difference.
  • the phase detector 220 is suitable for the charge pump 250. It is necessary to generate the detection signals UP and DN.
  • the phase detector 220 according to the second embodiment is different from the first embodiment in that detection signals UP and DN indicating a phase difference are generated by a difference in pulse width.
  • FIG. 13 is a circuit diagram showing a configuration example of the phase detector 220 according to the second embodiment.
  • the phase detector 220 according to the second embodiment is different from the first embodiment in that NOR gates 240 and 225 are provided instead of the NAND gates 230 and 224.
  • the NOR gate 240 outputs a negative logical sum of the internal signal DFF1Q from the front-stage flip-flop 222 and the internal signal DFF2QB from the rear-stage flip-flop 223 as the detection signal DN.
  • the NOR gate 240 is an example of a first negative OR gate described in the claims.
  • the NOR gate 225 outputs a negative OR of the internal signal sDATA from the selector 221 and the internal signal DFF1QB from the previous flip-flop 222 as a detection signal UP.
  • the NOR gate 225 is an example of a second NOR gate described in the claims.
  • the difference between the pulse widths of the detection signals UP and DN indicates the phase difference between the rising edge of the internal signal sDATA and the falling edge of the clock signal CK.
  • a circuit other than the selector 221 in the phase detector 220 that is, a circuit including the front-stage flip-flop 222, the rear-stage flip-flop 223, the NOR gate 240, and the NOR gate 225 has the same configuration as the Hodge type phase detector.
  • FIG. 14 is a circuit diagram showing a configuration example of the NOR gate 240 in the second embodiment.
  • This NOR gate 240 includes P-type MOS transistors 241 and 242 and N-type MOS transistors 243 and 244.
  • the internal signal DFF2QB is input to the gate of the P-type MOS transistor 241, and the internal signal DFF1Q is input to the gate of the P-type MOS transistor 242.
  • P-type MOS transistors 241 and 242 are inserted in series between the power supply and the output terminal of NOR gate 240.
  • the internal signal DFF2QB is input to the gate of the N-type MOS transistor 243, and the internal signal DFF1Q is input to the gate of the N-type MOS transistor 244.
  • N-type MOS transistors 243 and 244 are inserted in parallel between the ground terminal and the output terminal of NOR gate 240.
  • the NOR gate 240 outputs a negative logical sum of the internal signals DFF1Q and DFF2QB.
  • the structure of the NOR gate 225 is the same as that of the NOR gate 240.
  • the phase detector 220 of the second embodiment the switching detection signal D change to the low level is set at the time of the rising edge detection mode, switching detection signal D change to a high level during the falling edge detection mode Is set.
  • the selector 221 selects a signal obtained by inverting the data signal DATA in the rising edge detection mode, and selects the data signal DATA in the falling edge detection mode.
  • charge pump 250 of the second embodiment has the same configuration as that of the first embodiment.
  • the switch 252 shifts to a closed state
  • the switch 253 shifts to a closed state
  • the low-pass filter 213 generates a current signal I cp corresponding to the difference (phase difference) between the pulse widths of the detection signals UP and DN.
  • FIG. 15 is a timing chart showing an example of the operation of the phase detector 220 in the rising edge detection mode according to the second embodiment.
  • the selector 221 selects the inverted signal of the data signal DATA and outputs it as the internal signal sDATA.
  • the NOR gate 225 outputs a negative logical sum of the internal signal sDATA and the internal signal DFF1QB as the detection signal UP.
  • the detection signal UP rises.
  • the clock signal CK rises within a period during which the internal signal sDATA is at a low level (timing T55, etc.)
  • the detection signal UP falls.
  • the NOR gate 240 outputs a negative logical sum of the internal signal DFF1Q and the internal signal DFF2QB as the detection signal DN.
  • the detection signal DN rises.
  • the detection signal DN falls when the pulse width of the clock signal CK elapses after the rise of the clock signal CK (timing T56, etc.).
  • the frequency of the clock signal CK is controlled so that the difference (phase difference) between the pulse widths of the detection signals UP and DN is reduced. As a result, the phase of the rising edge of the clock signal CK is locked at a position of 0.5 UI (such as timing T54) from the timing of the rising edge of the data signal DATA.
  • FIG. 16 is a timing chart showing an example of the operation of the phase detector 220 in the falling edge detection mode according to the second embodiment.
  • the selector 221 selects the data signal DATA and outputs it as the internal signal sDATA.
  • the NOR gate 225 outputs a negative logical sum of the internal signal sDATA and the internal signal DFF1QB as the detection signal UP.
  • the detection signal UP rises.
  • the clock signal CK rises within a period during which the internal signal sDATA is at a low level (timing T65 or the like), the detection signal UP falls.
  • the NOR gate 240 outputs a negative logical sum of the internal signal DFF1Q and the internal signal DFF2QB as the detection signal DN.
  • the detection signal DN rises.
  • the detection signal DN falls when the pulse width of the clock signal CK elapses after the clock signal CK rises (timing T66, etc.).
  • the frequency of the clock signal CK is controlled so that the difference (phase difference) between the pulse widths of the detection signals UP and DN is reduced. Thereby, the phase of the rising edge of the clock signal CK is locked at a position of 0.5 UI (such as T64) from the timing of the falling edge of the data signal DATA.
  • the phase detector 220 detects the phase difference by the NOR gate 240 or the like, and therefore detects the detection signals UP and DN indicating the phase difference by the difference in pulse width. Can be generated.
  • the phase can be controlled in the clock data recovery circuit 200 provided with the charge pump 250 that generates a current signal corresponding to the difference between the pulse widths of the detection signals UP and DN.
  • circuits other than the selector 221 are operated in common in both the rising edge detection mode and the falling edge detection mode. However, if the circuit that operates only in the rising edge detection mode and the circuit that operates only in the falling edge detection mode are provided separately, the operation time per circuit is halved, and the life of the semiconductor elements in the circuit is reduced. Can be long.
  • the phase detector 220 of the third embodiment is different from the first embodiment in that a circuit is provided for each detection mode.
  • FIG. 17 is a circuit diagram showing a configuration example of the phase detector 220 according to the third embodiment.
  • the phase detector 220 of the third embodiment is different from that of the first embodiment in that the selector 221 is not provided, and NOR gates 240 and 225, inverters 226 and 228, and buffers 227 and 229 are further provided. Different. Further, a buffer 299 is provided instead of the selector 221.
  • the NAND gates 230 and 224 of the third embodiment further include an enable terminal, and the switching control signal D change is input to the enable terminal.
  • the NOR gates 240 and 225 of the third embodiment also include an enable terminal, and a signal obtained by inverting the switching control signal D change is input to the enable terminal.
  • the NAND gate 230 supplies a negative logical sum of the input values to the inverter 226 and the buffer 227 when the switching control signal D change is at a high level (rising edge detection mode).
  • the NAND gate 224 also supplies a negative logical sum of the input values to the inverter 228 and the buffer 229 when the switching control signal D change is at a high level.
  • the switching control signal Dchange is at a low level, the output terminals of the NAND gates 230 and 224 are in a high impedance state.
  • the NOR gate 240 supplies a negative logical sum of the input values to the inverter 226 and the buffer 227 when the switching control signal D change is at a low level (falling edge detection mode).
  • the NOR gate 225 also supplies a negative logical sum of the input values to the inverter 228 and the buffer 229 when the switching control signal D change is at a low level.
  • the switching control signal Dchange is at a high level, the output terminals of the NOR gates 240 and 225 are in a high impedance state.
  • the inverters 226 and 228 invert the input signal according to the switching control signal D change and output it.
  • Inverter 226 inverts the input signal and outputs it as detection signal DN when switching control signal D change is at the high level (rising edge detection mode).
  • the inverter 228 also inverts the input signal and outputs it as the detection signal UP when the switching control signal D change is at a high level.
  • the switching control signal Dchange is at a low level, the output terminals of the inverters 226 and 228 are in a high impedance state.
  • the buffers 227 and 229 output the input signal with a delay in accordance with the switching control signal D change .
  • the delay times of these buffers 227 and 229 are adjusted to the same extent as inverters 226 and 228.
  • the buffer 227 delays the input signal and outputs it as a detection signal DN when the switching control signal D change is at a low level (falling edge detection mode).
  • the buffer 229 also delays the input signal and outputs it as the detection signal UP when the switching control signal D change is at a low level.
  • the switching control signal Dchange is at a high level, the output terminals of the buffers 227 and 229 are in a high impedance state.
  • the buffer 299 buffers the internal signal DFF1Q and supplies it to the data processing unit 120 as the recovered data signal DATA.
  • the buffer 299 may use an internal signal from the output terminal Q of the rear-stage flip-flop 223 instead of the internal signal DFF1Q from the front-stage flip-flop 222.
  • the charge pump 250 at the subsequent stage generates a current signal I cp corresponding to the difference between the pulse widths of the detection signals UP and DN, as in the second embodiment.
  • the circuit composed of the NAND gate 230, the NAND gate 224, the inverter 226, and the inverter 228 operating in the rising edge detection mode is an example of the rising edge detection circuit in the claims.
  • the circuit composed of the NOR gate 240, the NOR gate 225, the buffer 227, and the buffer 229 that operates in the falling edge detection mode is an example of the falling edge detection circuit in the claims.
  • the circuit that operates in the rising edge detection mode and the circuit that operates in the falling edge detection mode are provided separately, and thus operate in common in those modes.
  • the operation time of each circuit can be reduced as compared with a configuration in which a circuit is provided. Thereby, the lifetime of the semiconductor element in a circuit can be lengthened.
  • the switching control signal D change is input to the enable terminal to switch between the circuit operating in the rising edge detection mode and the circuit operating in the falling edge detection mode.
  • the selector may be operated by switching between a circuit operating in the rising edge detection mode and a circuit operating in the falling edge detection mode.
  • the phase detector 220 in the modification of the third embodiment is different from the third embodiment in that a selector is further provided.
  • FIG. 18 is a circuit diagram showing a configuration example of the phase detector 220 in a modification of the third embodiment.
  • the phase detector 220 of this modification is different from the third embodiment in that it further includes selectors 261, 262, 263, 264, 265, and 266.
  • the selectors 261, 262, 263, and 264 select one of the two output destinations according to the switching control signal D change and output an input signal to the output destination.
  • the selector 261 outputs the internal signal DFF1Q to the NAND gate 230 when the switching control signal D change is at a high level (rising edge detection mode).
  • the selector 261 when the switching control signal D change is at the low level, the selector 261 outputs the internal signal DFF1Q to the NOR gate 240.
  • the selector 262 outputs the internal signal DFF2QB to the NAND gate 230 when the switching control signal D change is at a high level, and outputs the internal signal DFF2QB to the NOR gate 240 when the switching control signal D change is at a low level.
  • the selector 263 outputs the data signal DATA to the NAND gate 224 when the switching control signal D change is at the high level, and outputs the data signal DATA to the NOR gate 225 when the switching control signal D change is at the low level. To do.
  • the selector 264 outputs the internal signal DFF1QB to the NAND gate 224 when the switching control signal D change is at a high level, and outputs the internal signal DFF1QB to the NOR gate 225 when the switching control signal D change is at a low level.
  • the NAND gate 230 of the modified example outputs a negative logical product only to the inverter 226, and the NAND gate 224 outputs a negative logical product only to the inverter 228.
  • the NOR gate 240 outputs a negative logical sum only to the buffer 227, and the NOR gate 225 outputs a negative logical sum only to the buffer 229.
  • the selectors 265 and 266 select and output one of the two input signals according to the switching control signal D change .
  • the selector 265 selects the signal from the inverter 226 and outputs it as the detection signal DN when the switching control signal D change is at a high level.
  • the selector 265 selects the signal from the buffer 227 when the switching control signal D change is at a low level.
  • the selector 266 selects the signal from the inverter 228 and outputs it as the detection signal UP when the switching control signal D change is at a high level.
  • the selector 266 selects the signal from the buffer 229 when the switching control signal D change is at a low level.
  • the outputs (UP and DN) of the phase detector 220 may become unstable immediately after switching the detection mode.
  • the charge pump 250 controls the frequency based on the unstable output, there is a problem that the frequency is not controlled appropriately.
  • the clock data recovery circuit 200 according to the fourth embodiment is different from the first embodiment in that a malfunction immediately after switching of the detection mode is suppressed.
  • FIG. 19 is a block diagram illustrating a configuration example of the clock data recovery circuit 200 according to the fourth embodiment.
  • the clock data recovery circuit 200 according to the fourth embodiment includes a phase detector 270, an arithmetic circuit 290, and a digital control oscillator 215.
  • the arithmetic circuit 290 includes a detection number counter 291, a frequency control unit 292, and a switching control unit 293.
  • the phase detector 270 detects the phase difference between the designated edge indicated by the switching control signal Dchange and the falling edge of the clock signal CK and generates digital detection signals UP and DN.
  • the detection signal UP indicates whether or not the falling edge of the clock signal CK is advanced with respect to the specified edge of the data signal DATA. For example, the high level is set to the detection signal UP when the falling edge of the clock signal CK is advanced, and the low level is set when it is delayed.
  • the detection signal DN indicates whether or not the falling edge of the clock signal CK is delayed with respect to the specified edge of the data signal DATA. For example, when the falling edge of the clock signal CK is delayed, the detection signal DN is set to a high level, and when the clock signal CK is advanced, the low level is set.
  • the detection number counter 291 counts the counter value CNT in synchronization with the detection signal UP and supplies it to the switching control unit 293.
  • the configuration of the switching control unit 293 is the same as that of the switching control unit 212 of the first embodiment.
  • the switching control unit 293 supplies the switching control signal D change to the frequency control unit 292 and the phase detector 270.
  • the detection number counter 291 counts in synchronization with the detection signal UP, but may count in synchronization with the detection signal DN. In addition, the detection number counter 291 may count in synchronization with the logical sum signal of the detection number UP and DN. In this case, an OR gate is provided in the preceding stage of the detection number counter 291.
  • the frequency control unit 292 controls the frequency of the clock signal CK to a value corresponding to the phase difference indicated by the detection signals UP and DN by the digital control signal P control .
  • the frequency control unit 293 counts the number of times the detection counts UP and DN have become high levels. Then, the frequency control unit 292 increases the frequency of the clock signal CK as the frequency at which the detection signal UP becomes high level is higher than the frequency at which the detection signal DN becomes high level. On the other hand, the frequency control unit 292 lowers the frequency of the clock signal CK as the frequency at which the detection signal DN goes high is higher than the frequency at which the detection signal UP goes high.
  • the frequency control unit 292 stops counting the detection signals UP and DN from when the detection mode is switched to when a certain mask period elapses (in other words, masks the detection signal). The length of this mask period is set to a time shorter than the time from the detection mode switching to the next switching. As described above, the frequency control unit 292 controls the frequency based on the detection signal in the period other than the mask period, thereby preventing the malfunction of the clock data recovery circuit 200 due to the unstable detection signal immediately after the switching.
  • the digitally controlled oscillator 215 generates a clock signal CK having a frequency corresponding to the phase difference in accordance with the control signal P control from the frequency control unit 292.
  • FIG. 20 is a circuit diagram showing a configuration example of the phase detector 270 in the fourth embodiment.
  • the phase detector 270 includes a selector 271, front-stage flip-flops 272 and 273, rear-stage flip-flops 274 and 275, and NOR gates 280 and 276.
  • the configuration of the selector 271 is the same as that of the selector 221 of the first embodiment.
  • the internal signal sDATA from the selector 261 is supplied to both input terminals of the previous stage flip-flops 272 and 273.
  • the pre-stage flip-flop 272 holds the internal signal sDATA in synchronization with the clock signal CK.
  • the front-stage flip-flop 272 supplies the held value as the internal signal Q1 to the selector 298, the rear-stage flip-flop 274, and the NOR gate 280.
  • the front-stage flip-flop 272 is an example of a first front-stage flip-flop described in the claims.
  • the pre-stage flip-flop 273 holds the internal signal sDATA in synchronization with a signal obtained by inverting the clock signal CK.
  • the front-stage flip-flop 273 supplies the hold value to the rear-stage flip-flop 275 as the internal signal Q3.
  • the front-stage flip-flop 273 is an example of a second front-stage flip-flop described in the claims.
  • the post-stage flip-flop 274 holds the internal signal Q1 in synchronization with the clock signal CK.
  • the subsequent flip-flop 274 supplies the inverted value of the held value to the NOR gate 276 as the internal signal Q2B.
  • the post-stage flip-flop 274 is an example of a first post-stage flip-flop described in the claims.
  • the post-stage flip-flop 275 holds the internal signal Q3 in synchronization with the clock signal CK.
  • the subsequent flip-flop 275 supplies the retained value as the internal signal Q4 to the NOR gate 276, and supplies the inverted value of the retained value as the internal signal Q4B to the NOR gate 280.
  • the post-stage flip-flop 275 is an example of a second post-stage flip-flop described in the claims.
  • the NOR gate 280 outputs a negative logical sum of the internal signals Q1 and Q4B as the detection signal DN.
  • the NOR gate 280 is an example of a first negative OR gate described in the claims.
  • the NOR gate 276 outputs a negative logical sum of the internal signals Q2B and Q4 as the detection signal UP.
  • the NOR gate 276 is an example of a second NOR gate described in the claims.
  • This phase detector 270 differs from the Hodge type phase detector in that NOR gates (276 and 280) are used instead of the XOR gate, the selector 271 is provided, and the flip-flop is connected to. Since the gate delay of the NOR gate is shorter than that of the XOR gate, the operation speed is improved by using the NOR gate.
  • connection destination of the flip-flop in FIG. 20 may be changed as illustrated in FIG. Specifically, the front-stage flip-flop 272 outputs the inverted value of the retained value to the NOR gate 280 as the internal signal Q1B, and the rear-stage flip-flop 274 outputs the retained value to the NOR gate 276 as the internal signal Q2. Further, the post-stage flip-flop 275 outputs the hold value to the NOR gate 280 as the internal signal Q4. Further, the inverting output terminal QB of the post-stage flip-flop 274 and the inverting output terminal QB of the post-stage flip-flop 275 are connected in common to the input terminal of the NOR gate 276.
  • FIG. 22 is a timing chart showing an example of the operation of the phase detector 270 in the rising edge detection mode according to the fourth embodiment.
  • the selector 271 selects the data signal DATA and outputs it as the internal signal sDATA.
  • the NOR gate 276 outputs a negative logical sum of the internal signal Q2B and the internal signal Q4 as the detection signal UP.
  • the detection signal UP rises at timing T76 and the like. That is, the detection signal UP indicates whether or not the falling edge of the clock signal CK is delayed with respect to the rising edge of the data signal DATA.
  • the NOR gate 280 outputs a negative logical sum of the internal signal Q1 and the internal signal Q4B as the detection signal DN.
  • the detection signal DN rises at timing T82 or the like. That is, the detection signal DN indicates whether the falling edge of the clock signal CK is advanced with respect to the rising edge of the data signal DATA.
  • the selector 298 selects either the internal signal Q1 or an inverted signal obtained by inverting the internal signal DFF1Q in accordance with the switching control signal D change . Note that the selector 298 may use an internal signal from the output terminal Q of the rear-stage flip-flop 273 instead of the internal signal Q1 from the front-stage flip-flop 272.
  • FIG. 23 is a timing chart showing an example of the operation of the phase detector 270 in the falling edge detection mode according to the fourth embodiment.
  • the selector 271 selects the inverted signal of the data signal DATA and outputs it as the internal signal sDATA.
  • the NOR gate 276 outputs a negative logical sum of the internal signal Q2B and the internal signal Q4 as the detection signal UP.
  • the detection signal UP rises at timing T87 and the like.
  • the NOR gate 280 outputs a negative logical sum of the internal signal Q1 and the internal signal Q4B as the detection signal DN.
  • the detection signal DN rises at timing T93 or the like.
  • FIG. 24 is a graph showing an example of the relationship between the input phase difference and the output phase difference in the fourth embodiment.
  • the horizontal axis indicates the phase difference (input phase difference) between the data signal DATA and the clock signal CK
  • the horizontal axis indicates the phase difference (output phase difference) between the detection signals UP and DN.
  • the detection signals UP and DN indicate whether or not the falling edge of the clock signal CK is advanced with respect to the specified edge of the data signal.
  • the characteristic that the output value is binary with respect to the input is called a band-band characteristic.
  • the arithmetic circuit 290 controls the frequency by masking the detection signal within a certain period from the detection mode switching, the value of the detection signal is immediately after the switching. Even if becomes unstable, the frequency can be controlled appropriately.
  • phase difference is detected by the NOR gates 280 and 276.
  • these may be replaced by a NAND gate having a relatively short gate delay.
  • the phase detector 270 in the modification of the fourth embodiment is different from the fourth embodiment in that a NAND gate is used.
  • FIG. 25 is a circuit diagram showing a configuration example of the phase detector 270 in a modification of the fourth embodiment.
  • the phase detector 270 according to the modified example is different from the first embodiment in that NAND gates 278 and 279 are provided instead of the NOR gates 280 and 276.
  • NAND gate 278 outputs a negative logical product of internal signals Q1 and Q4B as detection signal DN.
  • the NAND gate 278 is an example of a first NAND gate described in the claims.
  • NAND gate 279 outputs a negative logical product of internal signals Q2B and Q4 as detection signal UP.
  • the NAND gate 279 is an example of a second NAND gate described in the claims.
  • connection destination of the flip-flop in FIG. 25 may be changed as illustrated in FIG. Specifically, the front-stage flip-flop 272 outputs the inverted value of the retained value to the NAND gate 278 as the internal signal Q1B, and the rear-stage flip-flop 274 outputs the retained value to the NAND gate 279 as the internal signal Q2. Further, the post-stage flip-flop 275 outputs the retained value to the NAND gate 278 as the internal signal Q4. Further, the inverting output terminal QB of the post-stage flip-flop 274 and the inverting output terminal QB of the post-stage flip-flop 275 are connected in common to the input terminal of the NAND gate 279.
  • phase difference is detected using the NAND gate 278 or the like having a relatively short gate delay, compared to the case of using the NOR gate, The operation speed of the phase detector 220 can be improved.
  • the clock data recovery circuit 200 uses the full rate method of reproducing the clock signal CK having the same clock rate as the data rate of the data signal DATA. However, a half rate method of reproducing the clock signal CK having a clock rate that is half the data rate may be used.
  • the clock data recovery circuit 200 according to the fifth embodiment is different from the first embodiment in that the clock signal is recovered by the half rate method.
  • FIG. 27 is a block diagram illustrating a configuration example of the clock data recovery circuit 200 according to the fifth embodiment.
  • the clock data recovery circuit 200 according to the fifth embodiment includes a voltage controlled oscillator 216 instead of the voltage controlled oscillator 214.
  • the voltage controlled oscillator 216 generates clock signals CKI and CKQ and supplies them to the phase detector 220 and the data processing unit 120.
  • This clock signal CKQ is a signal whose phase is delayed by ⁇ / 2 with respect to the clock signal CKI.
  • FIG. 28 is a circuit diagram illustrating a configuration example of the phase detector 200 according to the fifth embodiment.
  • the phase detector 220 according to the fifth embodiment is different from the fourth embodiment in that it further includes a front-stage flip-flop 300, a rear-stage 302, and a selector 303.
  • the post-stage flip-flop 274 supplies the retained value to the NOR gate 276 and the selector 298 as the internal signal D1d. Further, the post-stage flip-flop 275 supplies the retained value to the selector 303 as the internal signal D2d, and supplies the inverted value of the retained value to the NOR gate 280 as the internal signal D2Bd. Further, a clock signal CKI is supplied to the front-stage flip-flops 272 and 273 and the rear-stage flip-flops 274, 275, and 302.
  • the pre-stage flip-flop 301 holds the internal signal sDATA in synchronization with the clock signal CKQ, and supplies the hold value to the post-stage flip-flop 302 as the internal signal D3.
  • the post-stage flip-flop 302 holds the internal signal D3 in synchronization with the clock signal CKI, and supplies the hold value to the NOR gate 280 as the internal signal D3d. Further, the post-stage flip-flop 302 supplies the inverted value of the hold value to the NOR gate 276 as the internal signal D3Bd.
  • the selector 298 selects either the internal signal D1d or its inverted signal in accordance with the switching control signal D change and outputs it as the data signal DATA_RP.
  • the selector 303 selects either the internal signal D2d or its inverted signal in accordance with the switching control signal D change , and outputs it as the data signal DATA_RN.
  • phase detector 200 is not limited to the half rate method or the full rate method, and may use a quarter rate method for reproducing the clock signal CK having a clock rate of 1/4 of the data rate, as will be described later.
  • FIG. 29 is a timing chart showing an example of the operation of the phase detector 270 in the rising edge detection mode according to the fifth embodiment.
  • the NOR gate 276 After timing T91 when the switching control signal D change is switched to the high level (rising edge detection mode), the NOR gate 276 outputs a negative logical sum of the internal signal D1d and the internal signal D3Bd as the detection signal UP. Thereby, the detection signal UP rises at timing T92 and the like.
  • the NOR gate 280 outputs a negative logical sum of the internal signal D2Bd and the internal signal D3d as the detection signal UP. Thereby, the detection signal UP rises at timing T93 and the like.
  • the phase detector 270 holds the internal signal in synchronization with the clock signals CKI and CKQ. Therefore, the half-rate method is used based on the internal signal. The phase can be detected.
  • the detection signals UP and DN are generated by the NOR gates 276 and 280, but other circuits may be used.
  • a phase detector 270 according to a modification of the fifth embodiment is different from the fifth embodiment in that the detection signals UP and DN are generated by a circuit other than the NOR gate.
  • FIG. 30 is a circuit diagram illustrating a configuration example of the phase detector 270 according to a modification of the fifth embodiment.
  • the phase detector 270 of this modification includes flip-flops 304, 305, 306 and 307 and an arithmetic circuit 308.
  • the flip-flop 304 holds the data signal DATA in synchronization with the clock signal CKI, and supplies the held value to the arithmetic circuit 308 as the internal signal D1.
  • the flip-flop 305 holds the data signal DATA in synchronization with the inverted signal of the clock signal CKI, and supplies the held value to the arithmetic circuit 308 as the internal signal D2.
  • the flip-flop 306 holds the data signal DATA in synchronization with the clock signal CKQ, and supplies the held value to the arithmetic circuit 308 as the internal signal D3.
  • the flip-flop 307 holds the data signal DATA in synchronization with the inverted signal of the clock signal CKQ, and supplies the held value to the arithmetic circuit 308 as the internal signal D4.
  • the arithmetic circuit 308 detects a phase difference based on the internal signals D1 to D4.
  • the arithmetic circuit 308 generates detection signals UP and DN from the internal signals D1 and D2 when the switching control signal D change is at a high level (rising edge detection mode). Specifically, the arithmetic circuit 308 monitors the internal signal D1, and when the previous value Q n of the internal signal D1 is different from the current value Q n + 1 , the internal signal D2 is any value of Q n and Q n + 1. Determine if there is.
  • the arithmetic circuit 308 detects that the clock signal CKI is leading the rising edge of the data signal DATA, the detection signal of the detection signals UP and a high level of low level DN Is output.
  • the arithmetic circuit 308 detects that the clock signal CKI is delayed with respect to the rising edge of the data signal DATA, and detects the high level detection signal UP and the low level.
  • the detection signal DN is output.
  • the arithmetic circuit 308 generates detection signals UP and DN from the internal signals D3 and D4 when the switching control signal D change is at a low level (falling edge detection mode). Specifically, the arithmetic circuit 308 monitors the internal signal D3, and when the previous value Q n of the internal signal D3 is different from the current value Q n + 1 , the internal signal D4 is at any value of Q n and Q n + 1. Determine if there is. When the internal signal D3 is Q n, the arithmetic circuit 308 detects that the clock signal CKI is advanced with respect to the falling edge of the data signal DATA, the detection signal UP and the high level of the detection signal of the low level DN is output.
  • the arithmetic circuit 308 detects that the clock signal CKI is delayed with respect to the falling edge of the data signal DATA, and detects the high level detection signal UP and the low level.
  • the detection signal DN is output.
  • the arithmetic circuit 308 supplies Q n and Q n + 1 to the data processing unit 120 as recovered data signals.
  • FIG. 31 is a timing chart showing an example of the operation of the phase detector 270 in the rising edge detection mode in the modification of the fifth embodiment.
  • the arithmetic circuit 308 detects that the clock signal CKI is advanced with respect to the rising edge of the data signal DATA, and outputs the low level detection signal UP and the high level detection signal DN. .
  • the phase detector 270 holds the internal signal with the four flip-flops in synchronization with the clock signals CKI and CKQ.
  • the phase can be detected by the half rate method based on the signal.
  • the clock data recovery circuit 200 uses the full rate method of reproducing the clock signal CK having the same clock rate as the data rate of the data signal DATA. However, a quarter rate method of reproducing the clock signal CK having a clock rate that is 1/4 of the data rate may be used.
  • the clock data recovery circuit 200 according to the sixth embodiment is different from the first embodiment in that the clock signal is recovered by the quarter rate method.
  • FIG. 32 is a block diagram illustrating a configuration example of the clock data recovery circuit 200 according to the sixth embodiment.
  • the clock data recovery circuit 200 according to the sixth embodiment includes a voltage controlled oscillator 217 instead of the voltage controlled oscillator 214.
  • the voltage controlled oscillator 218 generates clock signals CK0, CK1, CK2, and CK3 having phases different from each other by ⁇ / 4, and supplies them to the phase detector 220 and the data processing unit 120.
  • FIG. 33 is a circuit diagram illustrating a configuration example of the phase detector 270 according to the sixth embodiment.
  • the phase detector 270 of the sixth embodiment includes flip-flops 310, 311, 312, 313, 314, 315, 316 and 317 and an arithmetic circuit 318.
  • the flip-flop 310 holds the data signal DATA in synchronization with the clock signal CK0, and supplies the held value to the arithmetic circuit 318 as the internal signal D1.
  • the flip-flop 311 holds the data signal DATA in synchronization with the clock signal CK1, and supplies the hold value to the arithmetic circuit 318 as the internal signal D2.
  • the flip-flop 312 holds the data signal DATA in synchronization with the clock signal CK2, and supplies the held value to the arithmetic circuit 318 as the internal signal D3.
  • the flip-flop 313 holds the data signal DATA in synchronization with the clock signal CK3, and supplies the held value to the arithmetic circuit 318 as the internal signal D4.
  • the flip-flop 314 holds the data signal DATA in synchronization with the inverted signal of the clock signal CK0, and supplies the held value to the arithmetic circuit 318 as the internal signal D5.
  • the flip-flop 315 holds the data signal DATA in synchronization with the inverted signal of the clock signal CK1, and supplies the held value to the arithmetic circuit 318 as the internal signal D6.
  • the flip-flop 316 holds the data signal DATA in synchronization with the inverted signal of the clock signal CK2, and supplies the hold value to the arithmetic circuit 318 as the internal signal D7.
  • the flip-flop 317 holds the data signal DATA in synchronization with the inverted signal of the clock signal CK3, and supplies the held value to the arithmetic circuit 318 as the internal signal D8.
  • the arithmetic circuit 318 detects a phase difference based on the internal signals D1 to D8.
  • the arithmetic circuit 318 detects the phase difference from the internal signals D3, D4, and D5 and the phase difference from the internal signals D7, D8, and D1 when the switching control signal D change is at the high level (rising edge detection mode).
  • the detection process is alternately performed. Specifically, the arithmetic circuit 318 detects that the clock signal is advanced with respect to the rising edge of the data signal DATA when D3 and D4 are equal and D4 and D5 are different from each other. Detection signal UP and high-level detection signal DN are output.
  • the arithmetic circuit 318 detects that the clock signal is delayed with respect to the rising edge of the data signal DATA when D3 and D4 are different from each other, or when D4 and D5 are equal, and detects the high level.
  • the signal UP and the low level detection signal DN are output.
  • the phase difference is detected by the same method as when D3, D4 and D5 are used. That is, the phase difference is detected based on whether or not a condition that D7 and D8 are equal and D8 and D1 are different is satisfied.
  • the arithmetic circuit 318 detects the phase difference from the internal signals D1, D2, and D3 and the internal signals D5, D6, and D7. The process of detecting the phase difference is alternately performed.
  • the phase difference is detected by the same method as when the internal signals D3, D4, and D5 are used. The same applies to the case where the internal signals D5, D6, and D7 are used.
  • the arithmetic circuit 318 supplies the recovered data signal to the data processing unit 120.
  • FIG. 34 is a timing chart for explaining the operation of the phase detector according to the sixth embodiment.
  • the internal signal D1 is updated in synchronization with the rising edge of the clock signal CK0
  • the internal signal D2 is updated in synchronization with the rising edge of the clock signal CK1.
  • the internal signal D3 is updated in synchronization with the rising edge of the clock signal CK2.
  • a phase difference is detected from these internal signals D1, D2 and D3 in the falling edge detection mode.
  • the internal signal D4 is updated in synchronization with the rising edge of the clock signal CK3 at timing T94, and the internal signal D5 is updated in synchronization with the falling edge of the clock signal CK0 at timing T95.
  • a phase difference is detected in the rising edge detection mode from the internal signals D3, D4 and D5.
  • the internal signal D6 is updated in synchronization with the falling edge of the clock signal CK1
  • the internal signal D7 is updated in synchronization with the falling edge of the clock signal CK2.
  • a phase difference is detected in the falling edge detection mode from the internal signals D5, D6 and D7.
  • the internal signal D8 is updated in synchronization with the falling edge of the clock signal CK3 at timing T98, and the internal signal D1 is updated in synchronization with the rising edge of the clock signal CK0 at timing T99.
  • a phase difference is detected from the internal signals D7, D8 and D1 in the rising edge detection mode.
  • the phase detector 270 holds the internal signal in the eight flip-flops in synchronization with the clock signals CK0 to CK3.
  • the phase can be detected by the quarter rate method.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures.
  • a holding unit that holds an input signal in synchronization with a predetermined periodic signal; Based on the signal held in the holding unit, the phase difference between the specified edge specified by the control signal that specifies one of the rising edge and the falling edge of the input signal as the specified edge and the predetermined periodic signal is detected.
  • a phase detector (2)
  • the input signal is a data signal;
  • the predetermined periodic signal is a clock signal;
  • the detection unit includes: A selector that selects either the input signal or an inverted signal obtained by inverting the input signal according to the control signal and supplies the selected signal as an internal signal; A logic circuit that detects a phase difference between one of a rising edge and a falling edge of the internal signal and the predetermined periodic signal based on a signal held in the holding unit;
  • the holding part is A pre-stage flip-flop that holds and supplies the internal signal supplied from the selection unit in synchronization with a rising edge of the predetermined periodic signal;
  • the phase detector according to (2) further comprising: a rear-stage flip-flop that holds and supplies the internal signal supplied from the front-stage flip-flop in synchronization with a falling edge of the periodic signal.
  • the logic circuit is: A first negative AND gate that outputs a negative logical product of the internal signal supplied from the preceding flip-flop and a signal obtained by inverting the internal signal supplied from the subsequent flip-flop; The second negative AND gate that outputs a negative logical product of the internal signal supplied from the selection unit and a signal obtained by inverting the internal signal supplied from the preceding flip-flop. Phase detector.
  • the logic circuit includes: A first negative OR gate that outputs a negative OR of the internal signal held in the first front-stage flip-flop and a signal obtained by inverting the internal signal held in the rear-stage flip-flop; The second negative OR gate that outputs a negative logical sum of the internal signal supplied from the selection unit and a signal obtained by inverting the internal signal held in the preceding flip-flop. Phase detector.
  • the detection unit includes: A selection unit that selects either the input signal or an inverted signal obtained by inverting the input signal according to the control signal and supplies the selected signal as an internal signal; A logic circuit that detects a phase difference between one of a rising edge and a falling edge of the internal signal and the predetermined periodic signal based on a signal held in the holding unit;
  • the holding part is A first front-stage flip-flop that holds and supplies the internal signal supplied from the selection unit in synchronization with a rising edge of the predetermined periodic signal; A first second-stage flip-flop that holds and supplies the internal signal supplied from the first front-stage flip-flop in synchronization with a rising edge of the periodic signal; A second front-stage flip-flop that holds and supplies the internal signal supplied from the selection unit in synchronization with a falling edge of the predetermined periodic signal;
  • the phase detector according to (2) further comprising: a second rear-stage flip-flop that holds and supplies the internal signal supplied from the second front-stage flip-flop in synchronization with a rising edge of the periodic
  • the logic circuit is: A first NAND gate that outputs a NAND of a signal supplied from the first front-stage flip-flop and a signal supplied from the second rear-stage flip-flop;
  • the logic circuit includes: A first negative OR gate that outputs a negative logical sum of the signal supplied from the first front-stage flip-flop and the signal supplied from the second rear-stage flip-flop;
  • the phase according to (6) further comprising: a second negative OR gate that outputs a negative OR of the signal supplied from the first latter flip-flop and the signal supplied from the second latter flip-flop.
  • Detector (9)
  • the detection unit includes: A rising edge detector that detects a phase difference between the rising edge of the input signal and the predetermined periodic signal when the rising edge is specified by the control signal;
  • the phase according to (2) further comprising: a falling edge detector that detects a phase difference between the falling edge of the input signal and the predetermined periodic signal when the falling edge is designated by the control signal.
  • the input signal is a data signal;
  • the predetermined periodic signal is a clock signal;
  • (11) The phase detector according to (10), wherein the clock rate is half of the data rate.
  • the detection unit includes: A selection unit that selects either the input signal or an inverted signal obtained by inverting the input signal according to the control signal and supplies the selected signal as an internal signal; A logic circuit that detects a phase difference between one of a rising edge and a falling edge of the internal signal and the predetermined periodic signal based on a signal held in the holding unit;
  • the holding part is A first front-stage flip-flop that holds and supplies the internal signal supplied from the selection unit in synchronization with a rising edge of the predetermined periodic signal; A first second-stage flip-flop that holds and supplies the internal signal supplied from the first front-stage flip-flop in synchronization with a rising edge of the periodic signal; A second front-stage flip-flop that holds and supplies the internal signal supplied from the selection unit in synchronization with a falling edge of the predetermined periodic signal; A second post-stage flip-flop that holds and supplies the internal signal supplied from the second pre-stage flip-flop in synchronization with a rising edge of the periodic signal; A third front-stage flip-flop that holds and
  • the holding portion is A first flip-flop that holds the input signal in synchronization with a rising edge of the predetermined periodic signal and supplies the input signal as an internal signal;
  • a second flip-flop that holds the input signal in synchronization with a falling edge of the predetermined periodic signal and supplies the input signal as an internal signal;
  • a third flip-flop that holds the input signal in synchronization with a rising edge of a signal having a phase different from that of the predetermined periodic signal by ⁇ / 2, and supplies the input signal as an internal signal;
  • a fourth flip-flop that holds the input signal in synchronization with a falling edge of a signal having a phase that is ⁇ / 2 different from that of the predetermined periodic signal and supplies the input signal as an internal signal;
  • the detection unit detects the phase difference based on signals from the first, second, third, and fourth flip-flops.
  • the predetermined periodic signal includes first, second, third and fourth clock signals having phases different from each other by ⁇ / 4,
  • the holding part is A first flip-flop that holds the input signal in synchronization with a rising edge of the first clock signal and supplies the input signal as an internal signal;
  • a second flip-flop that holds the input signal in synchronization with a rising edge of the second clock signal and supplies the input signal as an internal signal;
  • a fifth flip-flop that holds the input signal in synchronization with a falling edge of the first clock signal and supplies the input signal as an internal signal;
  • a sixth flip-flop that holds
  • Phase detector (16) a holding unit that holds the input signal in synchronization with a predetermined periodic signal; Based on the signal held in the holding unit, the phase difference between the specified edge specified by the control signal that specifies one of the rising edge and the falling edge of the input signal as the specified edge and the predetermined periodic signal is detected.
  • a detector to perform, A phase synchronization circuit comprising: an oscillator that generates the predetermined periodic signal having a frequency corresponding to the phase difference and supplies the signal to the holding unit.
  • a switching control unit that switches the designated edge;
  • phase difference between the designated edge designated by the control signal that designates one of the rising edge and the falling edge of the input signal as the designated edge and the predetermined periodic signal, and the input signal as the predetermined periodic signal A detection procedure for detecting based on the signal held in the holding unit that holds in synchronization;
  • a control method of a phase synchronization circuit comprising: an oscillation procedure that generates the predetermined periodic signal having a frequency corresponding to the phase difference and supplies the signal to the holding unit.

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Abstract

フリップフロップが設けられた位相検出器の動作レンジを改善し、受信回路のジッタ耐性を向上させる。　位相検出器は、保持部、および、検出部を具備する。位相検出器において、保持部は、入力信号を所定の周期信号に同期して保持する。検出部は、入力信号の立上りエッジおよび立下りエッジの一方を指定エッジとして指定する制御信号により指定された指定エッジと所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する。

Description

位相検出器、位相同期回路、および、位相同期回路の制御方法
　本技術は、位相検出器、位相同期回路、および、位相同期回路の制御方法に関する。詳しくは、フリップフロップが設けられた位相検出器、位相同期回路、および、位相同期回路の制御方法に関する。
　従来より、位相同期回路などにおいて、２つの信号の位相差を検出するために位相検出器が用いられている。データ信号およびクロック信号を同期させるアナログの位相同期回路においては、ホッジ型の位相検出器などが用いられる（例えば、非特許文献１参照。）。このホッジ型の位相検出器には、フリップフロップとＸＯＲ（排他的論理和）ゲートとが設けられる。フリップフロップは、クロック信号に同期してデータ信号を保持し、ＸＯＲゲートは、クロックとデータの位相差に応じたパルス信号を出力する。
Behzad Razavi著、「Design of Integrated Circuits for Optical Communications」、（米国）、Wiley、pp294-303.
　しかしながら、上述の位相検出器では、ＸＯＲゲートは、数十ピコ秒（ｐｓ）オーダーの狭いパルス幅を出力するのが困難である。その場合、位相検出回路の動作レンジが制限され、受信回路全体のジッタ耐性が低いという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、フリップフロップが設けられた位相検出器の動作レンジを改善し、受信回路のジッタ耐性を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力信号を所定の周期信号に同期して保持する保持部と、上記入力信号の立上りエッジおよび立下りエッジの一方を指定エッジとして指定する制御信号により指定された上記指定エッジと上記所定の周期信号との位相差を上記保持部に保持された信号に基づいて検出する検出部とを具備する位相検出器である。これにより、入力信号の立上りエッジおよび立下りエッジのうち指定エッジと、周期信号との位相差が検出されるという作用をもたらす。
　上記入力信号はデータ信号であり、上記所定の周期信号はクロック信号であり、上記所定の周期信号のクロックレートは、上記入力信号のデータレートと等しくてもよい。これにより、データ信号と、そのデータレートに等しいクロックレートのクロック信号との位相差が検出されるという作用をもたらす。
　また、この第１の側面において、上記検出部は、上記入力信号と上記入力信号を反転した反転信号とのいずれかを上記制御信号に従って選択して内部信号として供給する選択部と、上記内部信号の立上りエッジおよび立下りエッジの一方と上記所定の周期信号との位相差を上記保持部に保持された信号に基づいて検出する論理回路とを備え、上記保持部は、上記選択部から供給された上記内部信号を上記所定の周期信号の立上りエッジに同期して保持するとともに供給する前段フリップフロップと、上記前段フリップフロップから供給された上記内部信号を上記周期信号の立下りエッジに同期して保持するとともに供給する後段フリップフロップとを備えてもよい。これにより、入力信号と反転信号とのうち選択された内部信号に基づいて位相差が検出されるという作用をもたらす。
　また、この第１の側面において、上記論理回路は、上記前段フリップフロップから供給された上記内部信号と上記後段フリップフロップから供給された上記内部信号を反転した信号との否定論理積を出力する第１の否定論理積ゲートと、上記選択部から供給された上記内部信号と上記前段フリップフロップから供給された上記内部信号を反転した信号との否定論理積を出力する第２の否定論理積ゲートとを備えてもよい。これにより、内部信号の否定論理積が出力されるという作用をもたらす。
　また、この第１の側面において、上記論理回路は、上記第１の前段フリップフロップに保持された上記内部信号と上記後段フリップフロップに保持された上記内部信号を反転した信号との否定論理和を出力する第１の否定論理和ゲートと、上記選択部から供給された上記内部信号と上記前段フリップフロップに保持された上記内部信号を反転した信号との否定論理和を出力する第２の否定論理和ゲートとを備えてもよい。これにより、内部信号の否定論理和が出力されるという作用をもたらす。
　また、この第１の側面において、上記検出部は、上記入力信号と当該入力信号を反転した反転信号とのいずれかを上記制御信号に従って選択して内部信号として供給する選択部と、上記内部信号の立上りエッジおよび立下りエッジの一方と上記所定の周期信号との位相差を上記保持部に保持された信号に基づいて検出する論理回路とを備え、上記保持部は、上記選択部から供給された上記内部信号を上記所定の周期信号の立上りエッジに同期して保持するとともに供給する第１の前段フリップフロップと、上記第１の前段フリップフロップから供給された上記内部信号を上記周期信号の立上りエッジに同期して保持するとともに供給する第１の後段フリップフロップと、上記選択部から供給された上記内部信号を上記所定の周期信号の立下りエッジに同期して保持するとともに供給する第２の前段フリップフロップと、上記第２の前段フリップフロップから供給された上記内部信号を上記周期信号の立上りエッジに同期して保持するとともに供給する第２の後段フリップフロップとを備えてもよい。これにより、これにより、入力信号と反転信号とのうち選択された内部信号に基づいて位相差が検出されるという作用をもたらす。
　また、この第１の側面において、上記論理回路は、上記第１の前段フリップフロップから供給された信号と上記第２の後段フリップフロップから供給された信号との否定論理積を出力する第１の否定論理積ゲートと、上記第１の後段フリップフロップから供給された信号と上記第２の後段フリップフロップから供給された信号との否定論理積を出力する第２の否定論理積ゲートとを備えてもよい。これにより、内部信号の否定論理積が出力されるという作用をもたらす。
　また、この第１の側面において、上記論理回路は、上記第１の前段フリップフロップから供給された信号と上記第２の後段フリップフロップから供給された信号との否定論理和を出力する第１の否定論理積ゲートと、上記第１の後段フリップフロップから供給された信号と上記第２の後段フリップフロップから供給された信号との否定論理和を出力する第２の否定論理和ゲートとを備えてもよい。これにより、内部信号の否定論理和が出力されるという作用をもたらす。
　また、この第１の側面において、上記検出部は、上記制御信号により上記立上りエッジが指定された場合には上記入力信号の立上りエッジと上記所定の周期信号との位相差を検出する立上りエッジ検出部と、上記制御信号により上記立下りエッジが指定された場合には上記入力信号の立下りエッジと上記所定の周期信号との位相差を検出する立下りエッジ検出部とを備えてもよい。これにより、入力信号の立上りエッジと立下りエッジとが別々の回路で検出されるという作用をもたらす。
　また、この第１の側面において、上記入力信号はデータ信号であり、上記所定の周期信号はクロック信号であり、上記所定の周期信号のクロックレートは、上記入力信号のデータレートと異なるものであってもよい。これにより、データ信号と、そのデータレートと異なるクロックレートのクロック信号との位相差が検出されるという作用をもたらす。
　また、この第１の側面において、上記クロックレートは、上記データレートの半分であってもよい。これにより、データ信号と、そのデータレートの半分のクロックレートのクロック信号との位相差が検出されるという作用をもたらす。
　また、この第１の側面において、上記検出部は、上記入力信号と当該入力信号を反転した反転信号とのいずれかを上記制御信号に従って選択して内部信号として供給する選択部と、上記内部信号の立上りエッジおよび立下りエッジの一方と上記所定の周期信号との位相差を上記保持部に保持された信号に基づいて検出する論理回路とを備え、上記保持部は、上記選択部から供給された上記内部信号を上記所定の周期信号の立上りエッジに同期して保持するとともに供給する第１の前段フリップフロップと、上記第１の前段フリップフロップから供給された上記内部信号を上記周期信号の立上りエッジに同期して保持するとともに供給する第１の後段フリップフロップと、上記選択部から供給された上記内部信号を上記所定の周期信号の立下りエッジに同期して保持するとともに供給する第２の前段フリップフロップと、上記第２の前段フリップフロップから供給された上記内部信号を上記周期信号の立上りエッジに同期して保持するとともに供給する第２の後段フリップフロップと、上記選択部から供給された上記内部信号を、上記所定の周期信号と位相がπ／２異なる信号の立上りエッジに同期して上記内部信号を保持するとともに供給する第３の前段フリップフロップと、上記第３の前段フリップフロップから供給された上記内部信号を上記所定の周期信号の立上りエッジに同期して保持するとともに供給する第３の後段フリップフロップとをさらに備え、上記論理回路は、上記第１の後段フリップフロップから供給された信号と上記第３の後段フリップフロップから供給された信号との否定論理和を出力する第１の否定論理和ゲートと、上記第２の後段フリップフロップから供給された信号と上記第３の後段フリップフロップから供給された信号との否定論理和を出力する第２の否定論理和ゲートとを備えてもよい。これにより、内部信号の否定論理積が出力されるという作用をもたらす。
　また、この第１の側面において、上記保持部は、上記入力信号を上記所定の周期信号の立上りエッジに同期して保持するとともに内部信号として供給する第１のフリップフロップと、上記入力信号を上記所定の周期信号の立下りエッジに同期して保持するとともに内部信号として供給する第２のフリップフロップと、上記入力信号を、上記所定の周期信号と位相がπ／２異なる信号の立上りエッジに同期して保持するとともに内部信号として供給する第３のフリップフロップと、上記入力信号を、上記所定の周期信号と位相がπ／２異なる信号の立下りエッジに同期して保持するとともに内部信号として供給する第４のフリップフロップとを備え、上記検出部は、上記第１、第２、第３および第４のフリップフロップからの信号に基づいて上記位相差を検出してもよい。これにより、第１、第２、第３および第４のフリップフロップからの信号に基づいて位相差が検出されるという作用をもたらす。
　また、この第１の側面において、上記クロックレートは、上記データレートの１／４であってもよい。これにより、データ信号と、そのデータレートの１／４のクロックレートのクロック信号との位相差が検出されるという作用をもたらす。
　また、この第１の側面において、上記所定の周期信号は、互いに位相がπ／４異なる第１、第２、第３および第４のクロック信号を含み、上記保持部は、上記入力信号を上記第１のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第１のフリップフロップと、上記入力信号を上記第２のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第２のフリップフロップと、上記入力信号を上記第３のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第３のフリップフロップと、上記入力信号を上記第４のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第４のフリップフロップと、上記入力信号を上記第１のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第５のフリップフロップと、上記入力信号を上記第２のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第６のフリップフロップと、上記入力信号を上記第３のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第７のフリップフロップと、上記入力信号を上記第４のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第８のフリップフロップとを備え、上記検出部は、上記第１、第２、第３、第４、第５、第６、第７および第８のフリップフロップからの信号に基づいて上記位相差を検出してもよい。これにより、これにより、第１、第２、第３、第４、第５、第６、第７および第８のフリップフロップからの信号に基づいて位相差が検出されるという作用をもたらす。
　また、本技術の第２の側面は、入力信号を所定の周期信号に同期して保持する保持部と、上記入力信号の立上りエッジおよび立下りエッジの一方を指定エッジとして指定する制御信号により指定された上記指定エッジと上記所定の周期信号との位相差を上記保持部に保持された信号に基づいて検出する検出部と、上記位相差に応じた周波数の上記所定の周期信号を生成して上記保持部に供給する発振器とを具備する位相同期回路、および、その制御方法である。これにより、入力信号の立上りエッジおよび立下りエッジのうち指定エッジと、周期信号との位相差が検出されるという作用をもたらす。
　また、この第２の側面において、上記指定エッジを切り替える切替制御部と、上記指定エッジが切り替えられたときから一定期間を除く期間において検出された上記位相差に基づいて上記周波数を制御する周波数制御部とをさらに具備してもよい。これにより、指定エッジが切り替えられたときから一定期間を除く期間において検出された上記位相差に基づいて周波数と所定の周期信号の位相が制御されるという作用をもたらす。
　本技術によれば、フリップフロップが設けられた位相検出器の動作レンジを改善し、受信回路のジッタ耐性を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１の実施の形態における電子装置の一構成例を示すブロック図である。 第１の実施の形態におけるクロックデータリカバリ回路の一構成例を示すブロック図である。 第１の実施の形態における切替制御部の動作の一例を示す図である。 第１の実施の形態における位相検出器の一構成例を示す回路図である。 第１の実施の形態におけるＮＡＮＤ（否定論理積）ゲートの一構成例を示す回路図である。 第１の実施の形態におけるチャージポンプの一構成例を示す回路図である。 第１の実施の形態における立上りエッジ検出モードの位相検出器の動作の一例を示すタイミングチャートである。 第１の実施の形態における立下りエッジ検出モードの位相検出器の動作の一例を示すタイミングチャートである。 第１の実施の形態におけるエッジカウンタおよび切替制御部の動作の一例を示すタイミングチャートである。 第１の実施の形態における位相のロック位置を説明するための図である。 第１の実施の形態における入力位相差と出力位相差との関係の一例を示すグラフである。 第１の実施の形態におけるクロックデータリカバリ回路の動作の一例を示すフローチャートである。 第２の実施の形態における位相検出器の一構成例を示す回路図である。 第２の実施の形態におけるＮＯＲ（否定論理和）ゲートの一構成例を示す回路図である。 第２の実施の形態における立上りエッジ検出モードの位相検出器の動作の一例を示すタイミングチャートである。 第２の実施の形態における立下りエッジ検出モードの位相検出器の動作の一例を示すタイミングチャートである。 第３の実施の形態における位相検出器の一構成例を示す回路図である。 第３の実施の形態の変形例における位相検出器の一構成例を示す回路図である。 第４の実施の形態におけるクロックデータリカバリ回路の一構成例を示すブロック図である。 第４の実施の形態における位相検出器の一構成例を示す回路図である。 第４の実施の形態におけるフリップフロップの接続先を変更した位相検出器の一構成例を示す回路図である。 第４の実施の形態における立上りエッジ検出モードの位相検出器の動作の一例を示すタイミングチャートである。 第４の実施の形態における立下りエッジ検出モードの位相検出器の動作の一例を示すタイミングチャートである。 第４の実施の形態における入力位相差と出力位相差との関係の一例を示すグラフである。 第４の実施の形態の変形例における位相検出器の一構成例を示す回路図である。 第４の実施の形態の変形例におけるフリップフロップの接続先を変更した位相検出器の一構成例を示す回路図である。 第５の実施の形態におけるクロックデータリカバリ回路の一構成例を示すブロック図である。 第５の実施の形態における位相検出器の一構成例を示す回路図である。 第５の実施の形態における立上りエッジ検出モードの位相検出器の動作の一例を示すタイミングチャートである。 第５の実施の形態の変形例における位相検出器の一構成例を示す回路図である。 第５の実施の形態の変形例における立上りエッジ検出モードの位相検出器の動作の一例を示すタイミングチャートである。 第６の実施の形態におけるクロックデータリカバリ回路の一構成例を示すブロック図である。 第６の実施の形態における位相検出器の一構成例を示す回路図である。 第６の実施の形態における位相検出器の動作を説明するためのタイミングチャートである。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（エッジを切り替えて位相差を検出する例）
　２．第２の実施の形態（エッジを切り替えてＮＯＲゲートで位相差を検出する例）
　３．第３の実施の形態（回路を切り替えて位相差を検出する例）
　４．第４の実施の形態（エッジを切り替えて位相差を検出して一定期間内の検出信号をマスクする例）
　５．第５の実施の形態（ハーフレート方式でエッジを切り替えて位相差を検出する例）
　６．第６の実施の形態（クォーターレート方式でエッジを切り替えて位相差を検出する例）
　＜１．第１の実施の形態＞
　［電子装置の構成例］
　図１は、第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、通信インターフェース１１０、クロックデータリカバリ回路２００およびデータ処理部１２０を備える。
　通信インターフェース１１０は、外部の装置（ソース機器など）との間でデータ信号を送受信するものである。この通信インターフェース１１０は、クロック信号が重畳されたデータ信号ＤＡＴＡを受信し、そのデータ信号ＤＡＴＡをクロックデータリカバリ回路２００に信号線１１９を介して供給する。この通信インターフェース１１０の通信規格として、例えば、DisplayPort v1.3、MIPI（Mobile Industry Processor Interface） M-PHY v4.0規格が用いられる。
　クロックデータリカバリ回路２００は、データ信号ＤＡＴＡに重畳されたクロック信号と略同一のクロック信号ＣＫをデータ信号ＤＡＴＡから生成するものである。このクロックデータリカバリ回路２００は、その内部でクロック信号ＣＫを発振器により生成し、そのクロック信号ＣＫの位相をデータ信号に合わせて調整する。これにより、送信側で重畳されたクロック信号と略一致する信号がクロック信号ＣＫとして再生される。クロックデータリカバリ回路２００は、データ信号ＤＡＴＡと生成したクロック信号ＣＫとをデータ処理部１２０に信号線２０８および２０９を介して供給する。
　データ処理部１２０は、クロック信号ＣＫに同期してデータ信号ＤＡＴＡを取り込んで処理するものである。このデータ処理部１２０は、例えば、シリアルデータをパラレルデータに変換する処理、音声処理や画像処理などを行う。
　［クロックデータリカバリ回路の構成例］
　図２は、第１の実施の形態におけるクロックデータリカバリ回路２００の一構成例を示すブロック図である。このクロックデータリカバリ回路２００は、エッジカウンタ２１１、切替制御部２１２、位相検出器２２０、チャージポンプ２５０、ローパスフィルタ２１３および電圧制御発振器２１４を備える。
　エッジカウンタ２１１は、データ信号ＤＡＴＡの立上りエッジおよび立下りエッジの一方（例えば、立上りエッジ）の個数を計数するものである。このエッジカウンタ２１１は、計数値をカウンタ値ＣＮＴとして切替制御部２１２に供給する。計数値が最大値に達すると、エッジカウンタ２１１は、計数値を初期値にリセットして計数を行う。
　切替制御部２１２は、カウンタ値ＣＮＴに基づいて切替制御信号Ｄchangeを生成し、位相検出器２２０に供給するものである。ここで、切替制御信号Ｄchangeは、データ信号ＤＡＴＡの立上りエッジおよび立下りエッジの一方を指定エッジとして指定する信号である。例えば、立上りエッジを指定する場合には、切替制御信号Ｄchangeにハイレベルが設定され、立下りエッジを指定する場合には、切替制御信号Ｄchangeにローレベルが設定される。以下、立上りエッジを指定する切替制御信号Ｄchangeに従って位相検出器２２０が位相差を検出する状態を「立上りエッジ検出モード」と称する。また、立下りエッジを指定する切替制御信号Ｄchangeに従って位相検出器２２０が位相差を検出する状態を「立下りエッジ検出モード」と称する。切替制御部２１２は、エッジカウンタ２１１により一定数のエッジが計数されるたびに切替制御信号Ｄchangeを反転して検出モードを切り替える。
　なお、切替制御部２１２は、一定数のエッジが計数されるたびに切替制御信号Ｄchangeを反転して検出モードを切り替えているが、この構成に限定されない。切替制御部２１２は、例えば、一定時間が経過するたびに検出モードを切り替えてもよい。
　位相検出器２２０は、切替制御信号Ｄchangeの示す指定エッジと、クロック信号ＣＫの立上りエッジおよび立下りエッジのうち特定のエッジ（例えば、立下りエッジ）との位相差を検出するものである。この位相検出器２２０は、検出結果に基づいて検出信号ＵＰおよびＤＮを生成する。これらの検出信号ＵＰおよびＤＮのローレベルの期間の差は、データ信号ＤＡＴＡの指定エッジと、クロック信号ＣＫの立下りエッジとの位相差を示す。位相検出器２２０は、検出信号ＵＰおよびＤＮをチャージポンプ２５０に供給する。また、位相検出器２２０は、データ信号ＤＡＴＡをデータ処理部１２０に供給する。
　チャージポンプ２５０は、位相検出器２２０からの検出信号ＵＰおよびＤＮを、位相差に応じた電流値の電流信号Ｉｃｐに変換するものである。このチャージポンプ２５０は、電流信号Ｉｃｐをローパスフィルタ２１３に供給する。
　ローパスフィルタ２１３は、電流信号Ｉｃｐのうち所定の遮断周波数以下の成分を、位相差に応じた電圧値の電圧信号ＶＣＮＴに変換するものである。このローパスフィルタ２１３は、例えば、抵抗やコンデンサなどから構成されるアナログのフィルタである。ローパスフィルタ２１３は、生成した電圧信号ＶＣＮＴを電圧制御発振器２１４に供給する。
　電圧制御発振器２１４は、電圧信号ＶＣＮＴの示す位相差に応じた周波数のクロック信号ＣＫを生成するものである。例えば、検出信号ＤＮに対して検出信号ＵＰのローレベルの期間が長いほど、電圧信号ＶＣＮＴは高い値となり、クロック信号ＣＫの周波数は高い値に制御される。一方、検出信号ＵＰに対して検出信号ＤＮのローレベルの期間が長いほど、電圧信号ＶＣＮＴは低い値となり、クロック信号ＣＫの周波数は低い値に制御される。電圧制御発振器２１４は、生成したクロック信号ＣＫを位相検出器２２０およびデータ処理部１２０に供給する。なお、電圧制御発振器２１４は、特許請求の範囲に記載の発振器の一例である。
　これらの位相検出器２２０、チャージポンプ２５０、ローパスフィルタ２１３および電圧制御発振器２１４により、データ信号ＤＡＴＡおよびクロック信号ＣＫの位相差に応じた値に、クロック信号ＣＫの周波数が制御される。このフィードバック制御により、クロック信号ＣＫの位相は、データ信号ＤＡＴＡと同期した値で安定する（言い換えれば、ロックされる）。これにより、データ信号ＤＡＴＡに重畳されたクロック信号が再生される。
　なお、エッジカウンタ２１１、切替制御部２１２、位相検出器２２０、チャージポンプ２５０、ローパスフィルタ２１３および電圧制御発振器２１４をクロックデータリカバリ回路２００内に設けているが、この構成に限定されない。これらの回路を、２つのクロック信号を同期させる位相同期回路に設けてもよい。この場合には、データ信号ＤＡＴＡおよびクロック信号ＣＫの代わりに、２つのクロック信号が位相検出器２２０に入力される。また、位相検出器２２０は、クロック信号ＣＫを内部で生成しているが、ストローブ信号など、クロック信号以外の周期信号を生成してもよい。
　なお、クロックデータリカバリ回路２００内の回路は、特許請求の範囲に記載の位相同期回路の一例である。また、データ信号ＤＡＴＡは、特許請求の範囲に記載の入力信号の一例であり、クロック信号ＣＫは、特許請求の範囲に記載の周期信号の一例である。
　図３は、第１の実施の形態における切替制御部２１２の動作の一例を示す図である。カウンタ値ＣＮＴが一定の値（例えば、３ｎ）である場合には、切替制御部２１２は、切替制御信号Ｄchangeを反転させる。一方、カウンタ値ＣＮＴが、その値（３ｎ）で無い場合には、切替制御信号Ｄchangeの値が保持される。ここで、ｎは整数である。
　［位相検出器の構成例］
　図４は、第１の実施の形態における位相検出器２２０の一構成例を示す回路図である。この位相検出器２２０は、セレクタ２２１および２９８と、前段フリップフロップ２２２と、後段フリップフロップ２２３と、ＮＡＮＤゲート２３０および２２４とを備える。前段フリップフロップ２２２および後段フリップフロップ２２３として、例えば、Ｄ型のフリップフロップが用いられる。
　セレクタ２２１は、切替制御信号Ｄchangeに従って、データ信号ＤＡＴＡと、そのデータ信号ＤＡＴＡを反転した反転信号とのいずれかを選択するものである。このセレクタ２２１は、切替制御信号Ｄchangeがハイレベル（立上りエッジ検出モード）である場合にデータ信号ＤＡＴＡを選択し、切替制御信号Ｄchangeがローレベル（立下りエッジ検出モード）である場合に反転信号を選択する。そして、セレクタ２２１は、選択した信号を内部信号ｓＤＡＴＡとしてＮＡＮＤゲート２２４および前段フリップフロップ２２２に供給する。なお、セレクタ２２１は、特許請求の範囲に記載の選択部の一例である。
　前段フリップフロップ２２２は、セレクタ２２１からの内部信号ｓＤＡＴＡを、クロック信号ＣＫに同期して保持するものである。この前段フリップフロップ２２２は、保持した信号を内部信号ＤＦＦ１Ｑとして、セレクタ２９８、ＮＡＮＤゲート２３０および後段フリップフロップ２２３に供給する。また、前段フリップフロップ２２２は、保持した信号の反転信号を内部信号ＤＦＦ１ＱＢとしてＮＡＮＤゲート２２４に供給する。
　後段フリップフロップ２２３は、前段フリップフロップ２２２からの内部信号ＤＦＦ１Ｑを、クロック信号ＣＫを反転した信号に同期して保持するものである。この後段フリップフロップ２２３は、保持した信号の反転信号を内部信号ＤＦＦ２ＱＢとしてＮＡＮＤゲート２３０に供給する。
　ＮＡＮＤゲート２３０は、内部信号ＤＦＦ１Ｑと内部信号ＤＦＦ２ＱＢとの否定論理積を検出信号ＤＮとしてチャージポンプ２５０に出力するものである。なお、ＮＡＮＤゲート２３０は、特許請求の範囲に記載の第１の否定論理積ゲートの一例である。
　ＮＡＮＤゲート２２４は、内部信号ｓＤＡＴＡと内部信号ＤＦＦ１ＱＢとの否定論理積を検出信号ＵＰとしてチャージポンプ２５０に出力するものである。なお、ＮＡＮＤゲート２２４は、特許請求の範囲に記載の第２の否定論理積ゲートの一例である。
　これらの検出信号ＵＰおよびＤＮは、セレクタ２２１からの内部信号ｓＤＡＴＡの立上りエッジと、クロック信号ＣＫの立下りエッジとの間の位相差を示す。このため、セレクタ２２１がデータ信号ＤＡＴＡを内部信号ｓＤＡＴＡとして選択した場合には、データ信号ＤＡＴＡの「立上りエッジ」と、クロック信号ＣＫの立下りエッジとの間の位相差が検出される。一方、セレクタ２２１がデータ信号ＤＡＴＡの反転信号を内部信号ｓＤＡＴＡとして選択した場合には、データ信号ＤＡＴＡの「立下りエッジ」と、クロック信号ＣＫの立下りエッジとの間の位相差が検出される。このように、セレクタ２２１が、データ信号ＤＡＴＡと、その反転信号とを切り替えることにより、データ信号ＤＡＤＡにおいて、位相差を検出する対象のエッジ（指定エッジ）を切り替えることができる。
　セレクタ２９８は、切替制御信号Ｄchangeに従って、内部信号ＤＦＦ１Ｑと、その内部信号ＤＦＦ１Ｑを反転した反転信号とのいずれかを選択するものである。このセレクタ２９８の構成は、セレクタ２２１と同様である。セレクタ２９８は、選択した信号を、リカバリした新たなデータ信号ＤＡＴＡとしてデータ処理部１２０に供給する。なお、セレクタ２９８は、前段フリップフロップ２２２からの内部信号ＤＦＦ１Ｑの代わりに、後段フリップフロップ２２３の出力端子Ｑからの内部信号を用いてもよい。この場合にセレクタ２９８は、後段フリップフロップ２２３からの内部信号と、その反転信号とのいずれかを切替制御信号Ｄchangeに従って選択する。
　なお、セレクタ２２１、ＮＡＮＤゲート２３０、および、ＮＡＮＤゲート２２４からなる回路は、特許請求の範囲に記載の検出部の一例である。また、前段フリップフロップ２２２および後段フリップフロップ２２３からなる回路は、特許請求の範囲に記載の保持部の一例である。
　また、位相検出器２２０は、データ信号ＤＡＴＡの指定エッジとクロック信号ＣＫの立下りエッジとの位相差を検出しているが、データ信号ＤＡＴＡの指定エッジとクロック信号ＣＫの立上りエッジとの位相差を検出してもよい。クロック信号ＣＫの立上りエッジと比較させるには、例えば、前段フリップフロップ２２２がクロック信号ＣＫの反転信号に同期して動作し、後段フリップフロップ２２３がクロック信号ＣＫに同期して動作すればよい。このような位相検出器２２０は、例えば、２つのクロック信号の間の位相差を検出する位相同期回路において用いられる。
　［ＮＡＮＤゲートの構成例］
　図５は、第１の実施の形態におけるＮＡＮＤゲート２３０の一構成例を示す回路図である。このＮＡＮＤゲート２３０は、Ｐ型ＭＯＳ（metal-oxide-semiconductor）トランジスタ２３１および２３２と、Ｎ型ＭＯＳトランジスタ２３３および２３４とを備える。
　Ｐ型ＭＯＳトランジスタ２３１のゲートには、内部信号ＤＦＦ１Ｑが入力され、Ｐ型ＭＯＳトランジスタ２３２のゲートには、内部信号ＤＦＦ２ＱＢが入力される。また、Ｐ型ＭＯＳトランジスタ２３１および２３２は、電源とＮＡＮＤゲート２３０の出力端子との間に並列に挿入される。
　Ｎ型ＭＯＳトランジスタ２３３のゲートには、内部信号ＤＦＦ１Ｑが入力され、Ｎ型ＭＯＳトランジスタ２３４のゲートには内部信号ＤＦＦ２ＱＢが入力される。また、Ｎ型ＭＯＳトランジスタ２３３および２３４は、接地端子とＮＡＮＤゲート２３０の出力端子との間に直列に挿入される。
　このような構成により、ＮＡＮＤゲート２３０は、内部信号ＤＦＦ１ＱおよびＤＦＦ２ＱＢの否定論理積を出力する。なお、ＮＡＮＤゲート２２４の構造は、ＮＡＮＤゲート２３０と同様である。
　ここで、上述の図５のＮＡＮＤゲート２３０と、図１４で後述するＮＯＲゲートとのそれぞれの遅延時間について考える。通常、トランジスタのサイズが同一であれば、Ｐ型ＭＯＳトランジスタのドレイン電流は、Ｎ型ＭＯＳトランジスタよりも小さい。説明の便宜上、Ｐ型ＭＯＳトランジスタのドレイン電流を、同一サイズのＮ型ＭＯＳトランジスタの半分であるとする。
　一般に、立上りと立下りのそれぞれの伝搬遅延時間を同一にする観点から、並列接続のＰ型ＭＯＳトランジスタと、直列接続のＮ型ＭＯＳトランジスタとの各ドレイン電流が同一になるように、それらのトランジスタサイズが設定される。Ｐ型ＭＯＳトランジスタのドレイン電流がＮ型ＭＯＳトランジスタの半分という前提の下で、図５のドレイン電流をバランスさせるには、Ｐ型ＭＯＳトランジスタ（２３１等）とＮ型ＭＯＳトランジスタ（２３３等）とのそれぞれのサイズを同一にすればよい。このサイズを例えば、２ｕとする。
　一方、図１４で後述するＮＯＲゲートにおいて、同一の前提の下で、Ｐ型およびＮ型のドレイン電流をバランスさせるには、Ｎ型ＭＯＳトランジスタのサイズを４ｕとし、Ｐ型ＭＯＳトランジスタのサイズを１ｕとすればよい。
　上述より、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのサイズの合計は、ＮＯＲゲートの方が、ＮＡＮＤゲートよりも大きく、５（＝４ｕ＋１ｕ）／４（＝２ｕ＋２ｕ）倍となる。トランジスタのサイズが大きいほど、ゲート容量が大きくなり、充放電に要する時間（すなわち、遅延時間）も長くなるため、サイズの大きなＮＯＲゲートの方が、ＮＡＮＤゲートよりも遅延時間が長くなる。
　図６は、第１の実施の形態におけるチャージポンプ２５０の一構成例を示す回路図である。このチャージポンプ２５０は、定電流源２５１および２５４と、スイッチ２５２および２５３とを備える。
　定電流源２５１および２５４は、一定の電流を供給するものである。スイッチ２５２および２５３は、電流源２５１および２５４の間に直列に挿入される。定電流源２５１およびスイッチ２５２は、電源側に配置され、定電流源２５４およびスイッチ２５３は接地側に配置される。また、スイッチ２５２および２５３の接続点は、ローパスフィルタ２１３に接続される。スイッチ２５２は、検出信号ＵＰに従って線路を開閉し、スイッチ２５３は、検出信号ＤＮに従って線路を開閉する。例えば、スイッチ２５２は、検出信号ＵＰがローレベルである場合に開状態に移行し、スイッチ２５３は、検出信号がローレベルである場合に開状態に移行する。
　このような構成により、検出信号ＵＰと検出信号ＤＮとのそれぞれのローレベルの期間の差（位相差）に応じた電流信号Ｉｃｐが生成される。
　図７は、第１の実施の形態における立上りエッジ検出モードの位相検出器２２０の動作の一例を示すタイミングチャートである。切替制御信号Ｄchangeがハイレベル（立上りエッジ検出モード）に切り替わったタイミングＴ１１以降において、セレクタ２２１は、データ信号ＤＡＴＡを選択して内部信号ｓＤＡＴＡとして出力する。
　通信インターフェース１１０からは、２進数表記で「１０１０・・・」などの周期的な一定パターンのデータ信号ＤＡＴＡが入力される。このパターンの信号は、伝送するデータに先立って送信されるプリアンブル信号などに格納され、位相同期に用いられる。
　また、前段フリップフロップ２２２は、クロック信号の立上りエッジ（タイミングＴ１５など）に同期して内部信号ｓＤＡＴＡ（＝ＤＡＴＡ）を保持し、保持値を内部信号ＤＦＦ１Ｑとして出力する。また、内部信号ＤＦＦ１Ｑの反転信号がＤＦＦ１ＱＢとして出力される。
　一方、後段フリップフロップ２２３は、クロック信号の立下りエッジ（タイミングＴ１６など）に同期して、内部信号ＤＦＦ１Ｑを保持し、保持値を反転して内部信号ＤＦＦ２ＱＢとして出力する。
　ＮＡＮＤゲート２２４は、内部信号ｓＤＡＴＡとＤＦＦ１ＱＢとの否定論理積を検出信号ＵＰとして出力する。これにより、タイミングＴ１２などで内部信号ｓＤＡＴＡ（＝ＤＡＴＡ）が立ち上がると、検出信号ＤＮが立ち下がる。また、内部信号ｓＤＡＴＡ（＝ＤＡＴＡ）がハイレベルの期間内（タイミングＴ１５など）にクロック信号ＣＫが立ち上がると、検出信号ＵＰが立ち上がる。
　一方、ＮＡＮＤゲート２３０は、内部信号ＤＦＦ１ＱとＤＦＦ２ＱＢとの否定論理積を検出信号ＤＮとして出力する。これにより、内部信号ｓＤＡＴＡ（＝ＤＡＴＡ）がハイレベルの期間内（タイミングＴ１５など）にクロック信号ＣＫが立ち上がると、検出信号ＤＮが立ち下がる。また、クロック信号ＣＫが立ち上がってから、クロック信号ＣＫのパルス幅が経過したとき（タイミングＴ１６など）に、検出信号ＤＮが立ち上がる。
　これらの検出信号ＵＰおよびＤＮのローレベルの期間の差（位相差）が小さくなるように、クロック信号ＣＫの周波数が制御される。これにより、クロック信号ＣＫの立下りエッジの位相は、データ信号ＤＡＴＡの立上りエッジのタイミング（Ｔ１２など）にロックされる。
　また、クロック信号ＣＫのデューティ比を１／２とすると、クロック信号ＣＫの立上りエッジの位相は、データ信号ＤＡＴＡの立上りエッジから０．５ＵＩ（Unit Interval）の位置（Ｔ１４など）にロックされる。ここで、ＵＩは、１ビットを転送する時間であり、データ信号ＤＡＴＡの転送速度を１０Ｇｂｐｓ（Giga Bit per second）とすると、５０ピコ秒（ｐｓ）である。
　図７において、黒で塗り潰した四角は、ロック前のクロック信号ＣＫの立上りエッジの位相を示し、白抜きの四角は、ロック後のクロック信号ＣＫの立上りエッジの位相を示す。
　図８は、第１の実施の形態における立下りエッジ検出モードの位相検出器２２０の動作の一例を示すタイミングチャートである。切替制御信号Ｄchangeがローレベル（立下りエッジ検出モード）に切り替わったタイミングＴ２１以降において、セレクタ２２１は、データ信号ＤＡＴＡの反転信号を選択して内部信号ｓＤＡＴＡとして出力する。
　ＮＡＮＤゲート２２４は、内部信号ｓＤＡＴＡ（≠ＤＡＴＡ）とＤＦＦ１ＱＢとの否定論理積を検出信号ＵＰとして出力する。これにより、タイミングＴ２２などで内部信号ｓＤＡＴＡが立ち上がると（すなわち、データ信号ＤＡＴＡが立ち下がると）、検出信号ＵＰが立ち下がる。また、内部信号ｓＤＡＴＡがハイレベル（すなわち、ＤＡＴＡがローレベル）の期間内（タイミングＴ２５など）にクロック信号ＣＫが立ち上がると、検出信号ＵＰが立ち上がる。
　一方、ＮＡＮＤゲート２３０は、内部信号ＤＦＦ１ＱとＤＦＦ２ＱＢとの否定論理積を検出信号ＤＮとして出力する。これにより、内部信号ｓＤＡＴＡがハイレベル（すなわち、ＤＡＴＡがローレベル）の期間内（タイミングＴ２５など）にクロック信号ＣＫが立ち上がると、検出信号ＤＮが立ち下がる。また、クロック信号ＣＫが立ち上がってから、クロック信号ＣＫのパルス幅が経過したとき（タイミングＴ２６など）に、検出信号ＤＮが立ち上がる。
　これらの検出信号ＵＰおよびＤＮのローレベルの期間の差（位相差）が小さくなるように、クロック信号ＣＫの周波数が制御される。これにより、クロック信号ＣＫの立下りエッジの位相は、データ信号ＤＡＴＡの立下りエッジのタイミング（Ｔ２２など）にロックされる。また、クロック信号ＣＫの立上りエッジの位相は、データ信号ＤＡＴＡの立上りエッジから０．５ＵＩの位置（Ｔ２４など）にロックされる。図８において、黒で塗り潰した三角は、ロック前のクロック信号ＣＫの立上りエッジの位相を示し、白抜きの三角は、ロック後のクロック信号ＣＫの立上りエッジの位相を示す。
　図７および図８に例示したように、ＮＡＮＤゲート２３０等は、データ信号ＤＡＴＡの立上りエッジおよび立下りエッジのいずれか一方で動作する。一方、図２０で後述する位相検出器ではＸＯＲゲートが、データ信号ＤＡＴＡの立上りエッジおよび立下りエッジの両方で動作する。このため、ＮＡＮＤゲート２３０等を設けることにより、ＸＯＲゲートを設けた場合と比較して、位相検出器２２０の消費電力を低減することができる。
　図９は、第１の実施の形態におけるエッジカウンタ２１１および切替制御部２１２の動作の一例を示すタイミングチャートである。エッジカウンタ２１１は、データ信号ＤＡＴＡの立上りエッジに同期してカウンタ値ＣＮＴをカウントアップする。
　カウンタ値ＣＮＴが３になったタイミングＴ３１において、切替制御部２１２は、初期値（ローレベルなど）の切替制御信号Ｄchangeを反転する。これにより、検出モードが切り替えられる。また、カウンタ値ＣＮＴが６になったタイミングＴ３２において、切替制御部２１２は、切替制御信号Ｄchangeを再度反転する。このように、一定数のエッジが計数されるたびに、検出モードが切り替えられる。
　図１０は、第１の実施の形態における位相のロック位置を説明するための図である。前述したように、立上りエッジ検出モードにおいては、データ信号の立上りエッジ（Ｔ４２など）とクロック信号ＣＫの立下りエッジ（Ｔ４１など）との位相差が検出される。これにより、クロック信号ＣＫの立上りエッジの位相は、データ信号ＤＡＴＡの立上りエッジから０．５ＵＩの時点（タイミングＴ４５など）に調整される。
　一方、立下りエッジ検出モードにおいては、データ信号の立下りエッジ（Ｔ４７など）とクロック信号ＣＫの立下りエッジとの位相差が検出される。これにより、クロック信号ＣＫの立上りエッジの位相は、データ信号ＤＡＴＡの立下りエッジから０．５ＵＩの時点（タイミングＴ４３など）に調整される。
　そして、切替制御部２１２が立上りエッジ検出モードと立下りエッジ検出モードとを交互に切り替えることにより、クロック信号ＣＫの立上りの位相は、上述のタイミングＴ４３とＴ４５との間のタイミング（Ｔ４４）などにロックされる。
　仮に、クロックデータリカバリ回路２００が検出モードの切り替えを行わずに位相制御を行うと、クロック信号ＣＫの立上りエッジは、データ信号ＤＡＴＡの立上りエッジから０．５ＵＩのタイミングＴ４５などにロックされる。ここで、データ信号においては、データ依存性ジッタ（ＤＤＪ：Data Dependent Jitter）や周期的ジッタ（ＰＪ：Periodic Jitter）などのジッタが生じる。このジッタによりデータ信号ＤＡＴＡの立下りエッジの位相が、ジッタ発生前のＴ４７より早いタイミングＴ４６で変化すると、ロックされたタイミングＴ４５（クロック信号ＣＫの立上り）からデータ信号の立下りエッジまでの時間がジッタ発生前より短くなる。この結果、ホールドタイムのマージンが減少する。このホールドタイムは、クロック信号の立上りの後において、フリップフロップが同じ値のデータ信号を保持しつづけなければならない最小の時間である。ホールドタイムのマージンが減少すると、ホールドタイムの経過前にデータ信号が変化して前段フリップフロップ２２２でホールドタイムエラーが生じるおそれが高くなる。
　逆に、クロックデータリカバリ回路２００がクロック信号ＣＫの立上りエッジを、データ信号ＤＡＴＡの立下りエッジから０．５ＵＩのタイミングＴ４３などにロックすると、セットアップタイムのマージンが減少してしまう。このセットアップタイムは、クロック信号の立上りに先立ってフリップフロップに同じ値のデータ信号を入力しつづづけなければならない最小の時間である。セットアップタイムのマージンが減少すると、セットアップタイムの経過前にクロック信号ＣＫが立ち上がって前段フリップフロップ２２２でセットアップタイムエラーが生じるおそれが高くなる。
　これに対して、位相検出器２２０は、検出モードを切り替えて位相差を検出するため、クロック信号ＣＫの位相をデータ信号ＤＡＴＡの立上りエッジおよび立下りエッジの中間付近（Ｔ４４など）にロックすることができる。これにより、検出モードを切り替えない場合と比較して、セットアップタイムおよびホールドタイムのマージンが増加し、セットアップタイムエラーやホールドタイムエラーの発生率が低下する。すなわち、ジッタがあってもエラーが生じにくくなり、ジッタ耐性を向上させることができる。
　図１１は、第１の実施の形態における入力位相差と出力位相差との関係の一例を示すグラフである。同図における横軸は、データ信号ＤＡＴＡとクロック信号ＣＫとの間の位相差を入力位相差として示す。また、縦軸は、検出信号ＵＰと検出信号ＤＮとの間の位相差を出力位相差として示す。同図におけるａは、ＮＡＮＤゲート２３０および２２４を設けた位相検出器２２０の特性を示す。
　理想的な位相検出器では、－１８０度乃至１８０度の範囲の入力位相差の信号が入力されると、その範囲の全てで同一値の出力位相差が検出される。しかしながら、実際には、ＮＡＮＤゲート２３０および２２４の遅延時間の影響で、範囲内の一部の位相差が検出されない。例えば、ジッタが無い場合において入力位相差がある値Ｐin_maxより大きいと、検出信号ＵＰのローレベルの期間が、ＮＡＮＤゲート２３０の遅延時間よりも短くなってしまうため、位相検出器２２０は、位相差検出をすることができなくなる。図１１において、斜線の部分は、位相差検出をすることができない範囲を示す。また、ジッタが生じた場合には、Ｐin_max'より大きい範囲で位相差検出ができなくなる。
　図１１におけるｂは、検出モードを切り替えずにＮＯＲゲートで位相差を検出するホッジ型の位相検出器の特性を示す。この位相検出器においても、同様に、斜線の部分では位相差が検出されない。しかしながら、位相差を検出することができない範囲は、同図におけるａよりも大きくなる。これは、図５で説明したように、ＮＯＲゲートの遅延時間がＮＡＮＤゲートより長くなるためである。
　図１１に例示したように、ゲート遅延が比較的短いＮＡＮＤゲート２３０等を用いることにより、ＮＯＲゲートを用いる場合と比較して、位相差を検出することができる範囲を広くすることができる。
　［クロックデータリカバリ回路の動作例］
　図１２は、第１の実施の形態におけるクロックデータリカバリ回路２００の動作の一例を示すフローチャートである。この動作は、例えば、通信インターフェース１１０からデータ信号ＤＡＴＡが入力されたときに開始される。
　クロックデータリカバリ回路２００内の位相検出器２２０は、切替制御信号Ｄchangeに従ってデータ信号ＤＡＴＡとクロック信号ＣＫとの位相差を検出する（ステップＳ９０１）。ローパスフィルタ２１３は、検出された位相差に応じた電圧信号ＶＣＮＴを生成する（ステップＳ９０２）。そして、電圧制御発振器２１４は、電圧制御信号ＶＣＮＴの示す位相差に応じた周波数のクロック信号ＣＫを生成する（ステップＳ９０３）。また、エッジカウンタ２１１は、データ信号ＤＡＴＡの立上りエッジを計数する（ステップＳ９０４）。
　切替制御部２１２は、立上りエッジの計数値（ＣＮＴ）が３ｎであるか否かを判断する（ステップＳ９０５）。計数値が３ｎである場合には（ステップＳ９０５：Ｙｅｓ）、切替制御部２１２は、切替制御信号Ｄchangeを反転して検出モードを切り替える（ステップＳ９０６）。一方、計数値が３ｎでない場合（ステップＳ９０５：Ｎｏ）、または、ステップＳ９０６の後に、クロックデータリカバリ回路２００は、ステップＳ９０１以降を繰り返す。
　このように、本技術の第１の実施の形態によれば、位相検出器２２０は、切替制御信号で指定されたデータ信号のエッジとクロック信号の立下りエッジとの位相差を検出するため、検出対象のデータ信号のエッジを切り替えて位相差を検出することができる。これにより、データ信号の立上りエッジと立下りエッジとの中間付近に、クロック信号の立上りエッジをロックすることができる。したがって、ジッタによる前段フリップフロップ２２２でのセットアップタイムエラーやホールドタイムエラーの発生を抑制することができる。この結果、検出対象のエッジを切り替えない場合と比較して位相検出器２２０のジッタ耐性を向上させることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、位相検出器２２０は、ローレベルの期間の差により位相差を示す検出信号ＵＰおよびＤＮを生成し、チャージポンプ２５０は、その差に応じた電流信号Ｉｃｐを生成していた。しかし、後段のチャージポンプ２５０の仕様が、検出信号ＵＰおよびＤＮのパルス幅の差に応じた電流信号Ｉｃｐを生成するものである場合には、位相検出器２２０は、チャージポンプ２５０に適合した検出信号ＵＰおよびＤＮを生成する必要がある。この第２の実施の形態の位相検出器２２０は、パルス幅の差により位相差を示す検出信号ＵＰおよびＤＮを生成する点において第１の実施の形態と異なる。
　図１３は、第２の実施の形態における位相検出器２２０の一構成例を示す回路図である。この第２の実施の形態の位相検出器２２０は、ＮＡＮＤゲート２３０および２２４の代わりに、ＮＯＲゲート２４０および２２５を備える点において第１の実施の形態と異なる。
　ＮＯＲゲート２４０は、前段フリップフロップ２２２からの内部信号ＤＦＦ１Ｑと後段フリップフロップ２２３からの内部信号ＤＦＦ２ＱＢとの否定論理和を検出信号ＤＮとして出力するものである。なお、ＮＯＲゲート２４０は、特許請求の範囲に記載の第１の否定論理和ゲートの一例である。
　ＮＯＲゲート２２５は、セレクタ２２１からの内部信号ｓＤＡＴＡと前段フリップフロップ２２２からの内部信号ＤＦＦ１ＱＢとの否定論理和を検出信号ＵＰとして出力するものである。なお、ＮＯＲゲート２２５は、特許請求の範囲に記載の第２の否定論理和ゲートの一例である。
　これらの検出信号ＵＰおよびＤＮのパルス幅の差は、内部信号ｓＤＡＴＡの立上りエッジとクロック信号ＣＫの立下りエッジとの位相差を示す。
　位相検出器２２０内のセレクタ２２１以外の回路、すなわち前段フリップフロップ２２２、後段フリップフロップ２２３、ＮＯＲゲート２４０およびＮＯＲゲート２２５からなる回路は、ホッジ型の位相検出器と同様の構成である。
　図１４は、第２の実施の形態におけるＮＯＲゲート２４０の一構成例を示す回路図である。このＮＯＲゲート２４０は、Ｐ型ＭＯＳトランジスタ２４１および２４２と、Ｎ型ＭＯＳトランジスタ２４３および２４４とを備える。
　Ｐ型ＭＯＳトランジスタ２４１のゲートには、内部信号ＤＦＦ２ＱＢが入力され、Ｐ型ＭＯＳトランジスタ２４２のゲートには内部信号ＤＦＦ１Ｑが入力される。また、Ｐ型ＭＯＳトランジスタ２４１および２４２は、電源とＮＯＲゲート２４０の出力端子との間に直列に挿入される。
　Ｎ型ＭＯＳトランジスタ２４３のゲートには内部信号ＤＦＦ２ＱＢが入力され、Ｎ型ＭＯＳトランジスタ２４４のゲートには内部信号ＤＦＦ１Ｑが入力される。また、Ｎ型ＭＯＳトランジスタ２４３および２４４は、接地端子とＮＯＲゲート２４０の出力端子との間に並列に挿入される。
　このような構成により、ＮＯＲゲート２４０は、内部信号ＤＦＦ１ＱおよびＤＦＦ２ＱＢの否定論理和を出力する。なお、ＮＯＲゲート２２５の構造は、ＮＯＲゲート２４０と同様である。
　また、第２の実施の形態の位相検出器２２０では、立上りエッジ検出モードの際に切替検出信号Ｄchangeにローレベルが設定され、立下りエッジ検出モードの際に切替検出信号Ｄchangeにハイレベルが設定される。この切替制御信号Ｄchangeに従って、セレクタ２２１は、立上りエッジ検出モードにおいてデータ信号ＤＡＴＡを反転した信号を選択し、立下りエッジ検出モードにおいてデータ信号ＤＡＴＡを選択する。
　また、第２の実施の形態のチャージポンプ２５０は、第１の実施の形態と同様の構成である。
　ただし、検出信号ＵＰがハイレベルである場合に、スイッチ２５２は閉状態に移行し、検出信号ＤＮがハイレベルである場合にスイッチ２５３は閉状態に移行する。
　この構成により、ローパスフィルタ２１３は、検出信号ＵＰおよびＤＮのパルス幅の差（位相差）に応じた電流信号Ｉｃｐを生成する。
　図１５は、第２の実施の形態における立上りエッジ検出モードの位相検出器２２０の動作の一例を示すタイミングチャートである。
　切替制御信号Ｄchangeがローレベル（立上りエッジ検出モード）に切り替わったタイミングＴ５１以降において、セレクタ２２１は、データ信号ＤＡＴＡの反転信号を選択して内部信号ｓＤＡＴＡとして出力する。
　ＮＯＲゲート２２５は、内部信号ｓＤＡＴＡと内部信号ＤＦＦ１ＱＢとの否定論理和を検出信号ＵＰとして出力する。これにより、タイミングＴ５２などで内部信号ｓＤＡＴＡ（≠ＤＡＴＡ）が立ち下がると、検出信号ＵＰが立ち上がる。また、内部信号ｓＤＡＴＡがローレベルの期間内（タイミングＴ５５など）にクロック信号ＣＫが立ち上がると、検出信号ＵＰが立ち下がる。
　一方、ＮＯＲゲート２４０は、内部信号ＤＦＦ１Ｑと内部信号ＤＦＦ２ＱＢとの否定論理和を検出信号ＤＮとして出力する。これにより、内部信号ｓＤＡＴＡ（≠ＤＡＴＡ）がローレベルの期間内（タイミングＴ５５など）にクロック信号ＣＫが立ち上がると、検出信号ＤＮが立ち上がる。また、クロック信号ＣＫが立ち上がってから、クロック信号ＣＫのパルス幅が経過したとき（タイミングＴ５６など）に、検出信号ＤＮが立ち下がる。
　これらの検出信号ＵＰおよびＤＮのパルス幅の差（位相差）が小さくなるように、クロック信号ＣＫの周波数が制御される。これにより、クロック信号ＣＫの立上りエッジの位相は、データ信号ＤＡＴＡの立上りエッジのタイミングから０．５ＵＩの位置（タイミングＴ５４など）にロックされる。
　図１６は、第２の実施の形態における立下りエッジ検出モードの位相検出器２２０の動作の一例を示すタイミングチャートである。
　切替制御信号Ｄchangeがハイレベル（立下りエッジ検出モード）に切り替わったタイミングＴ６１以降において、セレクタ２２１は、データ信号ＤＡＴＡを選択して内部信号ｓＤＡＴＡとして出力する。
　ＮＯＲゲート２２５は、内部信号ｓＤＡＴＡと内部信号ＤＦＦ１ＱＢとの否定論理和を検出信号ＵＰとして出力する。これにより、タイミングＴ６２などで内部信号ｓＤＡＴＡ（＝ＤＡＴＡ）が立ち下がると、検出信号ＵＰが立ち上がる。また、内部信号ｓＤＡＴＡがローレベルの期間内（タイミングＴ６５など）にクロック信号ＣＫが立ち上がると、検出信号ＵＰが立ち下がる。
　一方、ＮＯＲゲート２４０は、内部信号ＤＦＦ１Ｑと内部信号ＤＦＦ２ＱＢとの否定論理和を検出信号ＤＮとして出力する。これにより、内部信号ｓＤＡＴＡ（＝ＤＡＴＡ）がローレベルの期間内（タイミングＴ６５など）にクロック信号ＣＫが立ち上がると、検出信号ＤＮが立ち上がる。また、クロック信号ＣＫが立ち上がってから、クロック信号ＣＫのパルス幅が経過したとき（タイミングＴ６６など）に、検出信号ＤＮが立ち下がる。
　これらの検出信号ＵＰおよびＤＮのパルス幅の差（位相差）が小さくなるように、クロック信号ＣＫの周波数が制御される。これにより、クロック信号ＣＫの立上りエッジの位相は、データ信号ＤＡＴＡの立下りエッジのタイミングから０．５ＵＩの位置（Ｔ６４など）にロックされる。
　このように、本技術の第２の実施の形態によれば、位相検出器２２０は、ＮＯＲゲート２４０等により位相差を検出するため、パルス幅の差により位相差を示す検出信号ＵＰおよびＤＮを生成することができる。これにより、検出信号ＵＰおよびＤＮのパルス幅の差に応じた電流信号を生成するチャージポンプ２５０を設けたクロックデータリカバリ回路２００において、位相を制御することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、立上りエッジ検出モードおよび立下りエッジ検出モードの両方において、セレクタ２２１以外の回路を共通に動作させていた。しかし、立上りエッジ検出モードのみで動作する回路と、立下りエッジ検出モードのみで動作する回路とを別々に設けた方が、回路当たりの動作時間が半減して、回路内の半導体素子の寿命を長くすることができる。この第３の実施の形態の位相検出器２２０は、検出モードごとに回路を設けた点において第１の実施の形態と異なる。
　図１７は、第３の実施の形態における位相検出器２２０の一構成例を示す回路図である。この第３の実施の形態の位相検出器２２０は、セレクタ２２１を備えず、ＮＯＲゲート２４０および２２５と、インバータ２２６および２２８と、バッファ２２７および２２９とをさらに備える点において第１の実施の形態と異なる。また、セレクタ２２１の代わりにバッファ２９９が設けられる。
　第３の実施の形態のＮＡＮＤゲート２３０および２２４は、イネーブル端子をさらに備え、このイネーブル端子に切替制御信号Ｄchangeが入力される。第３の実施の形態のＮＯＲゲート２４０および２２５も、イネーブル端子をさらに備え、このイネーブル端子に切替制御信号Ｄchangeを反転した信号が入力される。
　ＮＡＮＤゲート２３０は、切替制御信号Ｄchangeがハイレベル（立上りエッジ検出モード）である場合に入力値の否定論理和をインバータ２２６およびバッファ２２７に供給する。ＮＡＮＤゲート２２４も、切替制御信号Ｄchangeがハイレベルである場合に入力値の否定論理和をインバータ２２８およびバッファ２２９に供給する。一方、切替制御信号Ｄchangeがローレベルである場合に、ＮＡＮＤゲート２３０および２２４の出力端子は、ハイインピーダンスの状態となる。
　ＮＯＲゲート２４０は、切替制御信号Ｄchangeがローレベル（立下りエッジ検出モード）である場合に入力値の否定論理和をインバータ２２６およびバッファ２２７に供給する。ＮＯＲゲート２２５も、切替制御信号Ｄchangeがローレベルである場合に入力値の否定論理和をインバータ２２８およびバッファ２２９に供給する。一方、切替制御信号Ｄchangeがハイレベルである場合に、ＮＯＲゲート２４０および２２５の出力端子は、ハイインピーダンスの状態となる。
　インバータ２２６および２２８は、切替制御信号Ｄchangeに従って入力信号を反転して出力するものである。インバータ２２６は、切替制御信号Ｄchangeがハイレベル（立上りエッジ検出モード）である場合に入力信号を反転して検出信号ＤＮとして出力する。インバータ２２８も、切替制御信号Ｄchangeがハイレベルである場合に入力信号を反転して検出信号ＵＰとして出力する。一方、切替制御信号Ｄchangeがローレベルである場合に、インバータ２２６および２２８の出力端子は、ハイインピーダンスの状態となる。
　バッファ２２７および２２９は、切替制御信号Ｄchangeに従って入力信号を遅延させて出力するものである。これらのバッファ２２７および２２９の遅延時間は、インバータ２２６および２２８と同程度に調整される。バッファ２２７は、切替制御信号Ｄchangeがローレベル（立下りエッジ検出モード）である場合に入力信号を遅延させて検出信号ＤＮとして出力する。バッファ２２９も、切替制御信号Ｄchangeがローレベルである場合に入力信号を遅延させて検出信号ＵＰとして出力する。一方、切替制御信号Ｄchangeがハイレベルである場合に、バッファ２２７および２２９の出力端子は、ハイインピーダンスの状態となる。また、バッファ２９９は、内部信号ＤＦＦ１Ｑをバッファリングして、リカバリしたデータ信号ＤＡＴＡとしてデータ処理部１２０に供給する。なお、バッファ２９９は、前段フリップフロップ２２２からの内部信号ＤＦＦ１Ｑの代わりに、後段フリップフロップ２２３の出力端子Ｑからの内部信号を用いてもよい。
　また、第３の実施の形態において、後段のチャージポンプ２５０は、第２の実施の形態と同様に検出信号ＵＰおよびＤＮのパルス幅の差に応じた電流信号Ｉｃｐを生成する。
　なお、立上りエッジ検出モードで動作するＮＡＮＤゲート２３０、ＮＡＮＤゲート２２４、インバータ２２６およびインバータ２２８からなる回路は、特許請求の範囲における立上りエッジ検出回路の一例である。また、立下りエッジ検出モードで動作するＮＯＲゲート２４０、ＮＯＲゲート２２５、バッファ２２７およびバッファ２２９からなる回路は、特許請求の範囲における立下りエッジ検出回路の一例である。
　このように、本技術の第３の実施の形態によれば、立上りエッジ検出モードで動作する回路と立下りエッジ検出モードで動作する回路とを別々に設けたため、それらのモードで共通に動作する回路を設ける構成と比較して各回路の動作時間を低減することができる。これにより、回路内の半導体素子の寿命を長くすることができる。
　［変形例］
　上述の第３の変形例では、イネーブル端子に切替制御信号Ｄchangeを入力することにより、立上りエッジ検出モードで動作する回路と立下りエッジ検出モードで動作する回路とを切り替えて動作させていた。しかし、セレクタにより、立上りエッジ検出モードで動作する回路と立下りエッジ検出モードで動作する回路とを切り替えて動作させてもよい。この第３の実施の形態の変形例における位相検出器２２０は、セレクタをさらに設けた点において第３の実施の形態と異なる。
　図１８は、第３の実施の形態の変形例における位相検出器２２０の一構成例を示す回路図である。この変形例の位相検出器２２０は、セレクタ２６１、２６２、２６３、２６４、２６５および２６６をさらに備える点において第３の実施の形態と異なる。
　セレクタ２６１、２６２、２６３、２６４は、２つの出力先の一方を切替制御信号Ｄchangeに従って選択して、その出力先に入力信号を出力するものである。セレクタ２６１は、切替制御信号Ｄchangeがハイレベル（立上り検出モード）である場合に内部信号ＤＦＦ１ＱをＮＡＮＤゲート２３０に出力する。一方、切替制御信号Ｄchangeがローレベルである場合にセレクタ２６１は内部信号ＤＦＦ１ＱをＮＯＲゲート２４０に出力する。セレクタ２６２は、切替制御信号Ｄchangeがハイレベルである場合に内部信号ＤＦＦ２ＱＢをＮＡＮＤゲート２３０に出力し、切替制御信号Ｄchangeがローレベルである場合に内部信号ＤＦＦ２ＱＢをＮＯＲゲート２４０に出力する。
　また、セレクタ２６３は、切替制御信号Ｄchangeがハイレベルである場合にデータ信号ＤＡＴＡをＮＡＮＤゲート２２４に出力し、切替制御信号Ｄchangeがローレベルである場合にデータ信号ＤＡＴＡをＮＯＲゲート２２５に出力する。セレクタ２６４は、切替制御信号Ｄchangeがハイレベルである場合に内部信号ＤＦＦ１ＱＢをＮＡＮＤゲート２２４に出力し、切替制御信号Ｄchangeがローレベルである場合に内部信号ＤＦＦ１ＱＢをＮＯＲゲート２２５に出力する。
　また、変形例のＮＡＮＤゲート２３０は、インバータ２２６のみに否定論理積を出力し、ＮＡＮＤゲート２２４は、インバータ２２８のみに否定論理積を出力する。ＮＯＲゲート２４０は、バッファ２２７のみに否定論理和を出力し、ＮＯＲゲート２２５は、バッファ２２９のみに否定論理和を出力する。
　セレクタ２６５および２６６は、切替制御信号Ｄchangeに従って２つの入力信号のいずれかを選択して出力するものである。セレクタ２６５は、切替制御信号Ｄchangeがハイレベルである場合にインバータ２２６からの信号を選択して検出信号ＤＮとして出力する。一方、切替制御信号Ｄchangeがローレベルである場合にセレクタ２６５はバッファ２２７からの信号を選択する。セレクタ２６６は、切替制御信号Ｄchangeがハイレベルである場合にインバータ２２８からの信号を選択して検出信号ＵＰとして出力する。一方、切替制御信号Ｄchangeがローレベルである場合にセレクタ２６６はバッファ２２９からの信号を選択する。
　このように、本技術の第３の実施の形態の変形例によれば、検出モードごとに回路を設けてセレクタにより一方のみを動作させるため、それらのモードで共通に動作する回路を設ける構成と比較して、回路ごとの動作時間を低減することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態のクロックデータリカバリ回路２００では、検出モードを切り替えた直後において、位相検出器２２０の出力（ＵＰおよびＤＮ）が不安定になるおそれがある。その不安定な出力に基づいてチャージポンプ２５０が周波数を制御すると、周波数が適切に制御されない問題がある。この第４の実施の形態のクロックデータリカバリ回路２００は、検出モードの切り替え直後の誤動作を抑制する点において第１の実施の形態と異なる。
　図１９は、第４の実施の形態におけるクロックデータリカバリ回路２００の一構成例を示すブロック図である。この第４の実施の形態のクロックデータリカバリ回路２００は、位相検出器２７０、演算回路２９０およびデジタル制御発振器２１５を備える。また、演算回路２９０は、検出回数カウンタ２９１、周波数制御部２９２および切替制御部２９３を備える。
　位相検出器２７０は、切替制御信号Ｄchangeの示す指定エッジと、クロック信号ＣＫの立下りエッジとの位相差を検出してデジタルの検出信号ＵＰおよびＤＮを生成するものである。検出信号ＵＰは、データ信号ＤＡＴＡの指定エッジに対して、クロック信号ＣＫの立下りエッジが進んでいるか否かを示す。例えば、クロック信号ＣＫの立下りエッジの方が進んでいる場合に検出信号ＵＰにハイレベルが設定され、遅れている場合にローレベルが設定される。
　一方、検出信号ＤＮは、データ信号ＤＡＴＡの指定エッジに対して、クロック信号ＣＫの立下りエッジが遅れているか否かを示す。例えば、クロック信号ＣＫの立下りエッジの方が遅れている場合に検出信号ＤＮにハイレベルが設定され、進んでいる場合にローレベルが設定される。
　検出回数カウンタ２９１は、検出信号ＵＰに同期してカウンタ値ＣＮＴを計数して切替制御部２９３に供給するものである。切替制御部２９３の構成は、第１の実施の形態の切替制御部２１２と同様である。この切替制御部２９３は、切替制御信号Ｄchangeを周波数制御部２９２および位相検出器２７０に供給する。
　なお、検出回数カウンタ２９１は、検出信号ＵＰに同期して計数しているが、検出信号ＤＮに同期して計数してもよい。また、検出回数カウンタ２９１は、検出回数ＵＰおよびＤＮの論理和の信号に同期して計数してもよい。この場合には、論理和ゲートが検出回数カウンタ２９１の前段に設けられる。
　周波数制御部２９２は、デジタルの制御信号Ｐcontrolにより、検出信号ＵＰおよびＤＮの示す位相差に応じた値にクロック信号ＣＫの周波数を制御するものである。この周波数制御部２９３は、検出回数ＵＰおよびＤＮのそれぞれについてハイレベルになった回数を計数する。そして、周波数制御部２９２は、検出信号ＵＰがハイレベルになった頻度が、検出信号ＤＮがハイレベルになった頻度よりも高いほど、クロック信号ＣＫの周波数を高くする。一方、検出信号ＤＮがハイレベルになった頻度が、検出信号ＵＰがハイレベルになった頻度よりも高いほど、周波数制御部２９２はクロック信号ＣＫの周波数を低くする。
　また、周波数制御部２９２は、検出モードが切り替わったときから一定のマスク期間が経過するまでの間において、検出信号ＵＰおよびＤＮの計数を停止する（言い換えれば、検出信号をマスクする）。このマスク期間の長さは、検出モードの切り替えから、次の切り替えまでの時間よりも短い時間に設定される。このように、周波数制御部２９２がマスク期間以外の期間の検出信号に基づいて周波数を制御することにより、切替え直後の不安定な検出信号によるクロックデータリカバリ回路２００の誤動作を防止することができる。
　デジタル制御発振器２１５は、周波数制御部２９２からの制御信号Ｐcontrolに従って、位相差に応じた周波数のクロック信号ＣＫを生成するものである。
　図２０は、第４の実施の形態における位相検出器２７０の一構成例を示す回路図である。この位相検出器２７０は、セレクタ２７１と、前段フリップフロップ２７２および２７３と、後段フリップフロップ２７４および２７５と、ＮＯＲゲート２８０および２７６とを備える。前段フリップフロップ２７２、前段フリップフロップ２７３、後段フリップフロップ２７４および後段フリップフロップ２７５として、例えば、Ｄ型フリップフロップが用いられる。
　セレクタ２７１の構成は、第１の実施の形態のセレクタ２２１と同様である。セレクタ２６１からの内部信号ｓＤＡＴＡは、前段フリップフロップ２７２および２７３の両方の入力端子に供給される。
　前段フリップフロップ２７２は、クロック信号ＣＫに同期して内部信号ｓＤＡＴＡを保持するものである。この前段フリップフロップ２７２は、保持値を内部信号Ｑ１として、セレクタ２９８、後段フリップフロップ２７４およびＮＯＲゲート２８０に供給する。なお、前段フリップフロップ２７２は、特許請求の範囲に記載の第１の前段フリップフロップの一例である。
　前段フリップフロップ２７３は、クロック信号ＣＫを反転した信号に同期して内部信号ｓＤＡＴＡを保持するものである。この前段フリップフロップ２７３は、保持値を内部信号Ｑ３として後段フリップフロップ２７５に供給する。なお、前段フリップフロップ２７３は、特許請求の範囲に記載の第２の前段フリップフロップの一例である。
　後段フリップフロップ２７４は、クロック信号ＣＫに同期して内部信号Ｑ１を保持するものである。この後段フリップフロップ２７４は、保持値の反転値を内部信号Ｑ２ＢとしてＮＯＲゲート２７６に供給する。なお、後段フリップフロップ２７４は、特許請求の範囲に記載の第１の後段フリップフロップの一例である。
　後段フリップフロップ２７５は、クロック信号ＣＫに同期して内部信号Ｑ３を保持するものである。この後段フリップフロップ２７５は、保持値を内部信号Ｑ４としてＮＯＲゲート２７６に供給し、保持値の反転値を内部信号Ｑ４ＢとしてＮＯＲゲート２８０に供給する。なお、後段フリップフロップ２７５は、特許請求の範囲に記載の第２の後段フリップフロップの一例である。
　ＮＯＲゲート２８０は、内部信号Ｑ１およびＱ４Ｂの否定論理和を検出信号ＤＮとして出力するものである。なお、ＮＯＲゲート２８０は、特許請求の範囲に記載の第１の否定論理和ゲートの一例である。
　ＮＯＲゲート２７６は、内部信号Ｑ２ＢおよびＱ４の否定論理和を検出信号ＵＰとして出力するものである。なお、ＮＯＲゲート２７６は、特許請求の範囲に記載の第２の否定論理和ゲートの一例である。
　この位相検出器２７０では、ＸＯＲゲートの代わりに、ＮＯＲゲート（２７６および２８０）を用いる点と、セレクタ２７１を設けた点と、フリップフロップの接続先とがホッジ型の位相検出器と異なる。ＸＯＲゲートと比較してＮＯＲゲートのゲート遅延は短いため、ＮＯＲゲートを用いることにより動作速度が向上する。
　なお、図２０におけるフリップフロップの接続先を図２１に例示するように変更してもよい。詳細には、前段フリップフロップ２７２は、保持値の反転値を内部信号Ｑ１ＢとしてＮＯＲゲート２８０に出力し、後段フリップフロップ２７４は、保持値を内部信号Ｑ２としてＮＯＲゲート２７６に出力する。また、後段フリップフロップ２７５は、保持値を内部信号Ｑ４としてＮＯＲゲート２８０に出力する。また、後段フリップフロップ２７４の反転出力端子ＱＢと、後段フリップフロップ２７５の反転出力端子ＱＢとがＮＯＲゲート２７６の入力端子に共通に接続される。
　図２２は、第４の実施の形態における立上りエッジ検出モードの位相検出器２７０の動作の一例を示すタイミングチャートである。
　切替制御信号Ｄchangeがハイレベル（立上りエッジ検出モード）に切り替わったタイミングＴ７１以降において、セレクタ２７１は、データ信号ＤＡＴＡを選択して内部信号ｓＤＡＴＡとして出力する。
　ＮＯＲゲート２７６は、内部信号Ｑ２Ｂと内部信号Ｑ４との否定論理和を検出信号ＵＰとして出力する。これにより、内部信号ｓＤＡＴＡ（＝ＤＡＴＡ）の立上りの後に、クロック信号ＣＫが立ち下がると、タイミングＴ７６などにおいて、検出信号ＵＰが立ち上がる。すなわち、検出信号ＵＰは、データ信号ＤＡＴＡの立上りエッジに対して、クロック信号ＣＫの立下りエッジが遅れているか否かを示す。
　また、ＮＯＲゲート２８０は、内部信号Ｑ１と内部信号Ｑ４Ｂとの否定論理和を検出信号ＤＮとして出力する。これにより、クロック信号ＣＫの立下りの後に内部信号ｓＤＡＴＡが立ち上がると、タイミングＴ８２などにおいて、検出信号ＤＮが立ち上がる。すなわち、検出信号ＤＮは、データ信号ＤＡＴＡの立上りエッジに対して、クロック信号ＣＫの立下りエッジが進んでいるかか否かを示す。
　また、セレクタ２９８は、切替制御信号Ｄchangeに従って、内部信号Ｑ１と、その内部信号ＤＦＦ１Ｑを反転した反転信号とのいずれかを選択するものである。なお、セレクタ２９８は、前段フリップフロップ２７２からの内部信号Ｑ１の代わりに、後段フリップフロップ２７３の出力端子Ｑからの内部信号を用いてもよい。
　図２３は、第４の実施の形態における立下りエッジ検出モードの位相検出器２７０の動作の一例を示すタイミングチャートである。
　切替制御信号Ｄchangeがローレベル（立下りエッジ検出モード）に切り替わったタイミングＴ８５以降において、セレクタ２７１は、データ信号ＤＡＴＡの反転信号を選択して内部信号ｓＤＡＴＡとして出力する。
　ＮＯＲゲート２７６は、内部信号Ｑ２Ｂと内部信号Ｑ４との否定論理和を検出信号ＵＰとして出力する。これにより、内部信号ｓＤＡＴＡ（≠ＤＡＴＡ）の立上りの後に、クロック信号ＣＫが立ち下がると、タイミングＴ８７などにおいて、検出信号ＵＰが立ち上がる。
　また、ＮＯＲゲート２８０は、内部信号Ｑ１と内部信号Ｑ４Ｂとの否定論理和を検出信号ＤＮとして出力する。これにより、クロック信号ＣＫの立下りの後に内部信号ｓＤＡＴＡが立ち上がると、タイミングＴ９３などにおいて、検出信号ＤＮが立ち上がる。
　図２４は、第４の実施の形態における入力位相差と出力位相差との関係の一例を示すグラフである。同図における横軸は、データ信号ＤＡＴＡおよびクロック信号ＣＫの位相差（入力位相差）を示し、横軸は、検出信号ＵＰおよびＤＮの位相差（出力位相差）を示す。入力位相差が０度以上である場合には、出力位相差は１８０度となり、入力位相差が０度未満である場合には、出力位相差は－１８０度となる。すなわち、検出信号ＵＰおよびＤＮは、クロック信号ＣＫの立下りエッジがデータ信号の指定エッジに対して進んでいるか否かを示す。このように、入力に対して出力値が２値になる特性は、バンド－バンド特性と呼ばれる。
　このように、本技術の第４の実施の形態によれば、演算回路２９０は、検出モードの切替えから一定期間内の検出信号をマスクして周波数を制御するため、切替え直後に検出信号の値が不安定になっても周波数を適切に制御することができる。
　［変形例］
　上述の第４の実施の形態では、ＮＯＲゲート２８０および２７６により位相差を検出していたが、これらをゲート遅延の比較的短いＮＡＮＤゲートに置き換えてもよい。この第４の実施の形態の変形例における位相検出器２７０は、ＮＡＮＤゲートを用いる点において第４の実施の形態と異なる。
　図２５は、第４の実施の形態の変形例における位相検出器２７０の一構成例を示す回路図である。変形例の位相検出器２７０は、ＮＯＲゲート２８０および２７６の代わりに、ＮＡＮＤゲート２７８および２７９を備える点において第１の実施の形態と異なる。
　ＮＡＮＤゲート２７８は、内部信号Ｑ１およびＱ４Ｂの否定論理積を検出信号ＤＮとして出力するものである。なお、ＮＡＮＤゲート２７８は、特許請求の範囲に記載の第１の否定論理積ゲートの一例である。
　ＮＡＮＤゲート２７９は、内部信号Ｑ２ＢおよびＱ４の否定論理積を検出信号ＵＰとして出力するものである。なお、ＮＡＮＤゲート２７９は、特許請求の範囲に記載の第２の否定論理積ゲートの一例である。
　なお、図２５におけるフリップフロップの接続先を図２６に例示するように変更してもよい。詳細には、前段フリップフロップ２７２は、保持値の反転値を内部信号Ｑ１ＢとしてＮＡＮＤゲート２７８に出力し、後段フリップフロップ２７４は、保持値を内部信号Ｑ２としてＮＡＮＤゲート２７９に出力する。また、後段フリップフロップ２７５は、保持値を内部信号Ｑ４としてＮＡＮＤゲート２７８に出力する。また、後段フリップフロップ２７４の反転出力端子ＱＢと、後段フリップフロップ２７５の反転出力端子ＱＢとがＮＡＮＤゲート２７９の入力端子に共通に接続される。
　このように、本技術の第４の実施の形態の変形例によれば、ゲート遅延が比較的短いＮＡＮＤゲート２７８等を用いて位相差を検出するため、ＮＯＲゲートを用いる場合と比較して、位相検出器２２０の動作速度を向上させることができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、クロックデータリカバリ回路２００は、データ信号ＤＡＴＡのデータレートと同じクロックレートのクロック信号ＣＫを再生するフルレート方式を用いていた。しかし、データレートの半分のクロックレートのクロック信号ＣＫを再生するハーフレート方式を用いてもよい。この第５の実施の形態のクロックデータリカバリ回路２００は、ハーフレート方式でクロック信号をリカバリする点において第１の実施の形態と異なる。
　図２７は、第５の実施の形態におけるクロックデータリカバリ回路２００の一構成例を示すブロック図である。この第５の実施の形態のクロックデータリカバリ回路２００は、電圧制御発振器２１４の代わりに電圧制御発振器２１６を備える。この電圧制御発振器２１６は、クロック信号ＣＫＩおよびＣＫＱを生成し、位相検出器２２０およびデータ処理部１２０に供給する。このクロック信号ＣＫＱは、クロック信号ＣＫＩに対して位相がπ／２遅れた信号である。
　図２８は、第５の実施の形態における位相検出器２００の一構成例を示す回路図である。この第５の実施の形態の位相検出器２２０は、前段フリップフロップ３００および後段３０２と、セレクタ３０３とをさらに備える点において第４の実施の形態と異なる。
　第５の実施の形態において後段フリップフロップ２７４は、保持値を内部信号Ｄ１ｄとしてＮＯＲゲート２７６およびセレクタ２９８に供給する。また、後段フリップフロップ２７５は、保持値を内部信号Ｄ２ｄとしてセレクタ３０３に供給し、保持値の反転値を内部信号Ｄ２ＢｄとしてＮＯＲゲート２８０に供給する。また、前段フリップフロップ２７２および２７３と、後段フリップフロップ２７４、２７５および３０２とには、クロック信号ＣＫＩが供給される。
　前段フリップフロップ３０１は、クロック信号ＣＫＱに同期して、内部信号ｓＤＡＴＡを保持し、保持値を内部信号Ｄ３として後段フリップフロップ３０２に供給する。後段フリップフロップ３０２は、クロック信号ＣＫＩに同期して、内部信号Ｄ３を保持し、保持値を内部信号Ｄ３ｄとしてＮＯＲゲート２８０に供給する。また、後段フリップフロップ３０２は、保持値の反転値を内部信号Ｄ３ＢｄとしてＮＯＲゲート２７６に供給する。
　セレクタ２９８は、切替制御信号Ｄchangeに従って、内部信号Ｄ１ｄと、その反転信号とのいずれかを選択し、データ信号ＤＡＴＡ_ＲＰとして出力する。また、セレクタ３０３は、切替制御信号Ｄchangeに従って、内部信号Ｄ２ｄと、その反転信号とのいずれかを選択し、データ信号ＤＡＴＡ_ＲＮとして出力する。
　なお、位相検出器２００は、ハーフレート方式やフルレート方式に限らず、後述するように、データレートの１／４のクロックレートのクロック信号ＣＫを再生するクォーターレート方式を用いてもよい。
　図２９は、第５の実施の形態における立上りエッジ検出モードの位相検出器２７０の動作の一例を示すタイミングチャートである。
　切替制御信号Ｄchangeがハイレベル（立上りエッジ検出モード）に切り替わったタイミングＴ９１以降においてＮＯＲゲート２７６は、内部信号Ｄ１ｄと内部信号Ｄ３Ｂｄとの否定論理和を検出信号ＵＰとして出力する。これにより、タイミングＴ９２などにおいて、検出信号ＵＰが立ち上がる。
　また、ＮＯＲゲート２８０は、内部信号Ｄ２Ｂｄと内部信号Ｄ３ｄとの否定論理和を検出信号ＵＰとして出力する。これにより、タイミングＴ９３などにおいて、検出信号ＵＰが立ち上がる。
　このように、本技術の第５の実施の形態によれば、位相検出器２７０は、クロック信号ＣＫＩおよびＣＫＱに同期して、内部信号を保持するため、その内部信号に基づいてハーフレート方式で位相を検出することができる。
　［変形例］
　上述の第５の実施の形態では、ＮＯＲゲート２７６および２８０により検出信号ＵＰおよびＤＮを生成していたが、他の回路を用いてもよい。この第５の実施の形態の変形例の位相検出器２７０は、ＮＯＲゲート以外の回路により検出信号ＵＰおよびＤＮを生成する点において第５の実施の形態と異なる。
　図３０は、第５の実施の形態の変形例における位相検出器２７０の一構成例を示す回路図である。この変形例の位相検出器２７０は、フリップフロップ３０４、３０５、３０６および３０７と演算回路３０８とを備える。
　フリップフロップ３０４は、クロック信号ＣＫＩに同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ１として演算回路３０８に供給するものである。フリップフロップ３０５は、クロック信号ＣＫＩの反転信号に同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ２として演算回路３０８に供給するものである。
　また、フリップフロップ３０６は、クロック信号ＣＫＱに同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ３として演算回路３０８に供給するものである。フリップフロップ３０７は、クロック信号ＣＫＱの反転信号に同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ４として演算回路３０８に供給するものである。
　演算回路３０８は、内部信号Ｄ１乃至Ｄ４に基づいて位相差を検出するものである。この演算回路３０８は、切替制御信号Ｄchangeがハイレベル（立上りエッジ検出モード）である場合に、内部信号Ｄ１およびＤ２から検出信号ＵＰおよびＤＮを生成する。具体的には、演算回路３０８は、内部信号Ｄ１をモニタし、内部信号Ｄ１の前回値Ｑｎと、今回値Ｑｎ＋１とが異なるとき、内部信号Ｄ２がＱｎおよびＱｎ＋１のいずれの値であるかを判断する。内部信号Ｄ２がＱｎである場合に、演算回路３０８は、クロック信号ＣＫＩがデータ信号ＤＡＴＡの立上りエッジに対して進んでいることを検出し、ローレベルの検出信号ＵＰとハイレベルの検出信号ＤＮとを出力する。一方、内部信号Ｄ２がＱｎ＋１である場合に、演算回路３０８は、クロック信号ＣＫＩのがデータ信号ＤＡＴＡの立上りエッジに対して遅れていることを検出し、ハイレベルの検出信号ＵＰとローレベルの検出信号ＤＮとを出力する。
　また、演算回路３０８は、切替制御信号Ｄchangeがローレベル（立下りエッジ検出モード）である場合に、内部信号Ｄ３およびＤ４から検出信号ＵＰおよびＤＮを生成する。具体的には、演算回路３０８は、内部信号Ｄ３をモニタし、内部信号Ｄ３の前回値Ｑｎと、今回値Ｑｎ＋１とが異なるとき、内部信号Ｄ４がＱｎおよびＱｎ＋１のいずれの値であるかを判断する。内部信号Ｄ３がＱｎである場合に、演算回路３０８は、クロック信号ＣＫＩがデータ信号ＤＡＴＡの立下りエッジに対して進んでいることを検出し、ローレベルの検出信号ＵＰとハイレベルの検出信号ＤＮとを出力する。一方、内部信号Ｄ２がＱｎ＋１である場合に、演算回路３０８は、クロック信号ＣＫＩがデータ信号ＤＡＴＡの立下りエッジに対して遅れていることを検出し、ハイレベルの検出信号ＵＰとローレベルの検出信号ＤＮとを出力する。また、演算回路３０８は、ＱｎおよびＱｎ＋１をリカバリしたデータ信号としてデータ処理部１２０に供給する。
　図３１は、第５の実施の形態の変形例における立上りエッジ検出モードの位相検出器２７０の動作の一例を示すタイミングチャートである。演算回路３０８では、クロック信号ＣＫＩの立上りエッジ（Ｔ９１）および立下りエッジ（Ｔ９３）と、クロック信号ＣＫＱの立上りエッジ（Ｔ９２）との３点のタイミングでの結果から、位相差が検出される。例えば、立上りエッジ検出モードでは、Ｔ９３のときに、データ信号Ｄ２は、内部信号Ｄ１の前回値Ｑｎである「０」と等しい。このため、Ｔ９４のタイミングで演算回路３０８は、クロック信号ＣＫＩがデータ信号ＤＡＴＡの立上りエッジに対して進んでいることを検出し、ローレベルの検出信号ＵＰとハイレベルの検出信号ＤＮとを出力する。
　このように、本技術の第５の実施の形態の変形例によれば、位相検出器２７０は、クロック信号ＣＫＩおよびＣＫＱに同期して、４つのフリップフロップで内部信号を保持するため、その内部信号に基づいてハーフレート方式で位相を検出することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、クロックデータリカバリ回路２００は、データ信号ＤＡＴＡのデータレートと同じクロックレートのクロック信号ＣＫを再生するフルレート方式を用いていた。しかし、データレートの１／４のクロックレートのクロック信号ＣＫを再生するクォーターレート方式を用いてもよい。この第６の実施の形態のクロックデータリカバリ回路２００は、クォーターレート方式でクロック信号をリカバリする点において第１の実施の形態と異なる。
　図３２は、第６の実施の形態におけるクロックデータリカバリ回路２００の一構成例を示すブロック図である。この第６の実施の形態のクロックデータリカバリ回路２００は、電圧制御発振器２１４の代わりに電圧制御発振器２１７を備える。この電圧制御発振器２１８は、互いに位相がπ／４異なるクロック信号ＣＫ０、ＣＫ１、ＣＫ２およびＣＫ３を生成し、位相検出器２２０およびデータ処理部１２０に供給する。
　図３３は、第６の実施の形態における位相検出器２７０の一構成例を示す回路図である。この第６の実施の形態の位相検出器２７０は、フリップフロップ３１０、３１１、３１２、３１３、３１４、３１５、３１６および３１７と演算回路３１８とを備える。
　フリップフロップ３１０は、クロック信号ＣＫ０に同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ１として演算回路３１８に供給するものである。フリップフロップ３１１は、クロック信号ＣＫ１に同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ２として演算回路３１８に供給するものである。フリップフロップ３１２は、クロック信号ＣＫ２に同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ３として演算回路３１８に供給するものである。フリップフロップ３１３は、クロック信号ＣＫ３に同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ４として演算回路３１８に供給するものである。
　また、フリップフロップ３１４は、クロック信号ＣＫ０の反転信号に同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ５として演算回路３１８に供給するものである。フリップフロップ３１５は、クロック信号ＣＫ１の反転信号に同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ６として演算回路３１８に供給するものである。フリップフロップ３１６は、クロック信号ＣＫ２の反転信号に同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ７として演算回路３１８に供給するものである。フリップフロップ３１７は、クロック信号ＣＫ３の反転信号に同期してデータ信号ＤＡＴＡを保持し、保持値を内部信号Ｄ８として演算回路３１８に供給するものである。
　演算回路３１８は、内部信号Ｄ１乃至Ｄ８に基づいて位相差を検出するものである。この演算回路３１８は、切替制御信号Ｄchangeがハイレベル（立上りエッジ検出モード）である場合に内部信号Ｄ３、Ｄ４およびＤ５から位相差を検出する処理と内部信号Ｄ７、Ｄ８およびＤ１から位相差を検出する処理とを交互に行う。具体的には、演算回路３１８は、Ｄ３とＤ４とが等しく、かつ、Ｄ４とＤ５とが異なる場合に、クロック信号がデータ信号ＤＡＴＡの立上りエッジに対して進んでいることを検出し、ローレベルの検出信号ＵＰとハイレベルの検出信号ＤＮとを出力する。一方、演算回路３１８は、Ｄ３とＤ４とが異なる場合、または、Ｄ４とＤ５とが等しい場合に、クロック信号がデータ信号ＤＡＴＡの立上りエッジに対して遅れていることを検出し、ハイレベルの検出信号ＵＰとローレベルの検出信号ＤＮとを出力する。
　Ｄ７、Ｄ８およびＤ１を用いる場合には、Ｄ３、Ｄ４およびＤ５を用いる場合と同様の方法により、位相差が検出される。すなわち、Ｄ７とＤ８とが等しく、かつ、Ｄ８とＤ１とが異なる条件が成立するか否かにより位相差が検出される。
　一方、切替制御信号Ｄchangeがローレベル（立下りエッジ検出モード）である場合に演算回路３１８は、内部信号Ｄ１、Ｄ２およびＤ３から位相差を検出する処理と内部信号Ｄ５、Ｄ６およびＤ７から位相差を検出する処理とを交互に行う。内部信号Ｄ１、Ｄ２およびＤ３を用いる場合には、内部信号Ｄ３、Ｄ４およびＤ５を用いる場合と同様の方法により、位相差が検出される。内部信号Ｄ５、Ｄ６およびＤ７を用いる場合についても同様である。また、演算回路３１８は、リカバリしたデータ信号をデータ処理部１２０に供給する。
　図３４は、第６の実施の形態における位相検出器の動作を説明するためのタイミングチャートである。タイミングＴ９１でクロック信号ＣＫ０の立上りに同期して内部信号Ｄ１が更新され、タイミングＴ９２でクロック信号ＣＫ１の立上りに同期して内部信号Ｄ２が更新される。次いでタイミングＴ９３でクロック信号ＣＫ２の立上りに同期して内部信号Ｄ３が更新される。これらの内部信号Ｄ１、Ｄ２およびＤ３から立下りエッジ検出モードにおいて位相差が検出される。
　また、タイミングＴ９４でクロック信号ＣＫ３の立上りに同期して内部信号Ｄ４が更新され、タイミングＴ９５でクロック信号ＣＫ０の立下りに同期して内部信号Ｄ５が更新される。上述の内部信号Ｄ３、Ｄ４およびＤ５から立上りエッジ検出モードにおいて位相差が検出される。
　また、タイミングＴ９６でクロック信号ＣＫ１の立下りに同期して内部信号Ｄ６が更新され、タイミングＴ９７でクロック信号ＣＫ２の立下りに同期して内部信号Ｄ７が更新される。上述の内部信号Ｄ５、Ｄ６およびＤ７から立下りエッジ検出モードにおいて位相差が検出される。
　また、タイミングＴ９８でクロック信号ＣＫ３の立下りに同期して内部信号Ｄ８が更新され、タイミングＴ９９でクロック信号ＣＫ０の立上りに同期して内部信号Ｄ１が更新される。上述の内部信号Ｄ７、Ｄ８およびＤ１から立上りエッジ検出モードにおいて位相差が検出される。
　このように、本技術の第６の実施の形態によれば、位相検出器２７０は、クロック信号ＣＫ０乃至ＣＫ３に同期して、８つのフリップフロップで内部信号を保持するため、その内部信号に基づいてクォーターレート方式で位相を検出することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）入力信号を所定の周期信号に同期して保持する保持部と、
　前記入力信号の立上りエッジおよび立下りエッジの一方を指定エッジとして指定する制御信号により指定された前記指定エッジと前記所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する検出部と
を具備する位相検出器。
（２）前記入力信号はデータ信号であり、
　前記所定の周期信号はクロック信号であり、
　前記所定の周期信号のクロックレートは、前記入力信号のデータレートと等しい
前記（１）記載の位相検出器。
（３）前記検出部は、
　前記入力信号と前記入力信号を反転した反転信号とのいずれかを前記制御信号に従って選択して内部信号として供給する選択部と、
　前記内部信号の立上りエッジおよび立下りエッジの一方と前記所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する論理回路と
を備え、
　前記保持部は、
　前記選択部から供給された前記内部信号を前記所定の周期信号の立上りエッジに同期して保持するとともに供給する前段フリップフロップと、
　前記前段フリップフロップから供給された前記内部信号を前記周期信号の立下りエッジに同期して保持するとともに供給する後段フリップフロップと
を備える前記（２）記載の位相検出器。
（４）前記論理回路は、
　前記前段フリップフロップから供給された前記内部信号と前記後段フリップフロップから供給された前記内部信号を反転した信号との否定論理積を出力する第１の否定論理積ゲートと、
　前記選択部から供給された前記内部信号と前記前段フリップフロップから供給された前記内部信号を反転した信号との否定論理積を出力する第２の否定論理積ゲートとを備える前記（３）記載の位相検出器。
（５）前記論理回路は、
　前記第１の前段フリップフロップに保持された前記内部信号と前記後段フリップフロップに保持された前記内部信号を反転した信号との否定論理和を出力する第１の否定論理和ゲートと、
　前記選択部から供給された前記内部信号と前記前段フリップフロップに保持された前記内部信号を反転した信号との否定論理和を出力する第２の否定論理和ゲートとを備える前記（３）記載の位相検出器。
（６）　前記検出部は、
　前記入力信号と当該入力信号を反転した反転信号とのいずれかを前記制御信号に従って選択して内部信号として供給する選択部と、
　前記内部信号の立上りエッジおよび立下りエッジの一方と前記所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する論理回路と
を備え、
　前記保持部は、
　前記選択部から供給された前記内部信号を前記所定の周期信号の立上りエッジに同期して保持するとともに供給する第１の前段フリップフロップと、
　前記第１の前段フリップフロップから供給された前記内部信号を前記周期信号の立上りエッジに同期して保持するとともに供給する第１の後段フリップフロップと、
　前記選択部から供給された前記内部信号を前記所定の周期信号の立下りエッジに同期して保持するとともに供給する第２の前段フリップフロップと、
　前記第２の前段フリップフロップから供給された前記内部信号を前記周期信号の立上りエッジに同期して保持するとともに供給する第２の後段フリップフロップと
を備える前記（２）記載の位相検出器。
（７）前記論理回路は、
　前記第１の前段フリップフロップから供給された信号と前記第２の後段フリップフロップから供給された信号との否定論理積を出力する第１の否定論理積ゲートと、
　前記第１の後段フリップフロップから供給された信号と前記第２の後段フリップフロップから供給された信号との否定論理積を出力する第２の否定論理積ゲートとを備える前記（６）記載の位相検出器。
（８）前記論理回路は、
　前記第１の前段フリップフロップから供給された信号と前記第２の後段フリップフロップから供給された信号との否定論理和を出力する第１の否定論理和ゲートと、
　前記第１の後段フリップフロップから供給された信号と前記第２の後段フリップフロップから供給された信号との否定論理和を出力する第２の否定論理和ゲートと
を備える前記（６）記載の位相検出器。
（９）前記検出部は、
　前記制御信号により前記立上りエッジが指定された場合には前記入力信号の立上りエッジと前記所定の周期信号との位相差を検出する立上りエッジ検出部と、
　前記制御信号により前記立下りエッジが指定された場合には前記入力信号の立下りエッジと前記所定の周期信号との位相差を検出する立下りエッジ検出部と
を備える前記（２）記載の位相検出器。
（１０）前記入力信号はデータ信号であり、
　前記所定の周期信号はクロック信号であり、
　前記所定の周期信号のクロックレートは、前記入力信号のデータレートと異なる
前記（１）記載の位相検出器。
（１１）前記クロックレートは、前記データレートの半分である
前記（１０）記載の位相検出器。
（１２）前記検出部は、
　前記入力信号と当該入力信号を反転した反転信号とのいずれかを前記制御信号に従って選択して内部信号として供給する選択部と、
　前記内部信号の立上りエッジおよび立下りエッジの一方と前記所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する論理回路と
を備え、
　前記保持部は、
　前記選択部から供給された前記内部信号を前記所定の周期信号の立上りエッジに同期して保持するとともに供給する第１の前段フリップフロップと、
　前記第１の前段フリップフロップから供給された前記内部信号を前記周期信号の立上りエッジに同期して保持するとともに供給する第１の後段フリップフロップと、
　前記選択部から供給された前記内部信号を前記所定の周期信号の立下りエッジに同期して保持するとともに供給する第２の前段フリップフロップと、
　前記第２の前段フリップフロップから供給された前記内部信号を前記周期信号の立上りエッジに同期して保持するとともに供給する第２の後段フリップフロップと、
　前記選択部から供給された前記内部信号を、前記所定の周期信号と位相がπ／２異なる信号の立上りエッジに同期して前記内部信号を保持するとともに供給する第３の前段フリップフロップと、
　前記第３の前段フリップフロップから供給された前記内部信号を前記所定の周期信号の立上りエッジに同期して保持するとともに供給する第３の後段フリップフロップと
をさらに備え、
　前記論理回路は、
　前記第１の後段フリップフロップから供給された信号と前記第３の後段フリップフロップから供給された信号との否定論理和を出力する第１の否定論理和ゲートと、
　前記第２の後段フリップフロップから供給された信号と前記第３の後段フリップフロップから供給された信号との否定論理和を出力する第２の否定論理和ゲートと
を備える前記（１１）記載の位相検出器。
（１３）前記保持部は、
　前記入力信号を前記所定の周期信号の立上りエッジに同期して保持するとともに内部信号として供給する第１のフリップフロップと、
　前記入力信号を前記所定の周期信号の立下りエッジに同期して保持するとともに内部信号として供給する第２のフリップフロップと、
　前記入力信号を、前記所定の周期信号と位相がπ／２異なる信号の立上りエッジに同期して保持するとともに内部信号として供給する第３のフリップフロップと、
　前記入力信号を、前記所定の周期信号と位相がπ／２異なる信号の立下りエッジに同期して保持するとともに内部信号として供給する第４のフリップフロップと
を備え、
　前記検出部は、前記第１、第２、第３および第４のフリップフロップからの信号に基づいて前記位相差を検出する
前記（１１）記載の位相検出器
（１４）前記クロックレートは、前記データレートの１／４である
前記（１０）記載の位相検出器。
（１５）前記所定の周期信号は、互いに位相がπ／４異なる第１、第２、第３および第４のクロック信号を含み、
　前記保持部は、
　前記入力信号を前記第１のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第１のフリップフロップと、
　前記入力信号を前記第２のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第２のフリップフロップと、
　前記入力信号を前記第３のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第３のフリップフロップと、
　前記入力信号を前記第４のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第４のフリップフロップと、
　前記入力信号を前記第１のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第５のフリップフロップと、
　前記入力信号を前記第２のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第６のフリップフロップと、
　前記入力信号を前記第３のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第７のフリップフロップと、
　前記入力信号を前記第４のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第８のフリップフロップと
を備え、
　前記検出部は、前記第１、第２、第３、第４、第５、第６、第７および第８のフリップフロップからの信号に基づいて前記位相差を検出する
前記（１４）記載の位相検出器。
（１６）入力信号を所定の周期信号に同期して保持する保持部と、
　前記入力信号の立上りエッジおよび立下りエッジの一方を指定エッジとして指定する制御信号により指定された前記指定エッジと前記所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する検出部と、
　前記位相差に応じた周波数の前記所定の周期信号を生成して前記保持部に供給する発振器と
を具備する位相同期回路。
（１７）前記指定エッジを切り替える切替制御部と、
　前記指定エッジが切り替えられたときから一定期間を除く期間において検出された前記位相差に基づいて前記周波数を制御する周波数制御部と
をさらに具備する前記（１６）記載の位相同期回路。
（１８）入力信号の立上りエッジおよび立下りエッジの一方を指定エッジとして指定する制御信号により指定された前記指定エッジと前記所定の周期信号との位相差を、前記入力信号を所定の周期信号に同期して保持する保持部に保持された信号に基づいて検出する検出手順と、
　前記位相差に応じた周波数の前記所定の周期信号を生成して前記保持部に供給する発振手順と
を具備する位相同期回路の制御方法。
　１００　電子装置
　１１０　通信インターフェース
　１２０　データ処理部
　２００　クロックデータリカバリ回路
　２１１　エッジカウンタ
　２１２　切替制御部
　２１３　ローパスフィルタ
　２１４、２１６、２１７　電圧制御発振器
　２１５、２１６　デジタル制御発振器
　２２０、２７０　位相検出器
　２２１、２６１、２６２、２６３、２６４、２６５、２６６、２７１、２９８、３０３　セレクタ
　２２２、２７２、２７３、３０１　前段フリップフロップ
　２２３、２７４、２７５、３０２　後段フリップフロップ
　２２４、２３０、２７８、２７９　ＮＡＮＤ（否定論理積）ゲート
　２２５、２４０　ＮＯＲ（否定論理和）ゲート
　２２６、２２８　インバータ
　２２７、２２９、２９９　バッファ
　２３１、２３２、２４１、２４２、２８１、２８２、２８５、２８６、２８９　Ｐ型ＭＯＳトランジスタ
　２３３、２３４、２４３、２４４、２５５、２５６、２８３、２８４、２８７、２８８、２８９－１　Ｎ型ＭＯＳトランジスタ
　２５０　チャージポンプ
　２５１、２５４　定電流源
　２５２、２５３　スイッチ
　２７６、２８０　ＮＯＲ（否定論理和）ゲート
　２９０、３０８、３１８　演算回路
　２９１　検出回数カウンタ
　２９２　周波数制御部
　２９３　切替制御部
　３０４、３０５、３０６、３０７、３１０、３１１、３１２、３１３、３１４、３１５、３１６、３１７　フリップフロップ

Claims (18)

  1. 　入力信号を所定の周期信号に同期して保持する保持部と、
    　前記入力信号の立上りエッジおよび立下りエッジの一方を指定エッジとして指定する制御信号により指定された前記指定エッジと前記所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する検出部と
    を具備する位相検出器。
  2. 　前記入力信号はデータ信号であり、
    　前記所定の周期信号はクロック信号であり、
    　前記所定の周期信号のクロックレートは、前記入力信号のデータレートと等しい
    請求項１記載の位相検出器。
  3. 　前記検出部は、
    　前記入力信号と前記入力信号を反転した反転信号とのいずれかを前記制御信号に従って選択して内部信号として供給する選択部と、
    　前記内部信号の立上りエッジおよび立下りエッジの一方と前記所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する論理回路と
    を備え、
    　前記保持部は、
    　前記選択部から供給された前記内部信号を前記所定の周期信号の立上りエッジに同期して保持するとともに供給する前段フリップフロップと、
    　前記前段フリップフロップから供給された前記内部信号を前記周期信号の立下りエッジに同期して保持するとともに供給する後段フリップフロップと
    を備える請求項２記載の位相検出器。
  4. 　前記論理回路は、
    　前記前段フリップフロップから供給された前記内部信号と前記後段フリップフロップから供給された前記内部信号を反転した信号との否定論理積を出力する第１の否定論理積ゲートと、
    　前記選択部から供給された前記内部信号と前記前段フリップフロップから供給された前記内部信号を反転した信号との否定論理積を出力する第２の否定論理積ゲートとを備える請求項３記載の位相検出器。
  5. 　前記論理回路は、
    　前記第１の前段フリップフロップに保持された前記内部信号と前記後段フリップフロップに保持された前記内部信号を反転した信号との否定論理和を出力する第１の否定論理和ゲートと、
    　前記選択部から供給された前記内部信号と前記前段フリップフロップに保持された前記内部信号を反転した信号との否定論理和を出力する第２の否定論理和ゲートとを備える請求項３記載の位相検出器。
  6. 　前記検出部は、
    　前記入力信号と当該入力信号を反転した反転信号とのいずれかを前記制御信号に従って選択して内部信号として供給する選択部と、
    　前記内部信号の立上りエッジおよび立下りエッジの一方と前記所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する論理回路と
    を備え、
    　前記保持部は、
    　前記選択部から供給された前記内部信号を前記所定の周期信号の立上りエッジに同期して保持するとともに供給する第１の前段フリップフロップと、
    　前記第１の前段フリップフロップから供給された前記内部信号を前記周期信号の立上りエッジに同期して保持するとともに供給する第１の後段フリップフロップと、
    　前記選択部から供給された前記内部信号を前記所定の周期信号の立下りエッジに同期して保持するとともに供給する第２の前段フリップフロップと、
    　前記第２の前段フリップフロップから供給された前記内部信号を前記周期信号の立上りエッジに同期して保持するとともに供給する第２の後段フリップフロップと
    を備える請求項２記載の位相検出器。
  7. 　前記論理回路は、
    　前記第１の前段フリップフロップから供給された信号と前記第２の後段フリップフロップから供給された信号との否定論理積を出力する第１の否定論理積ゲートと、
    　前記第１の後段フリップフロップから供給された信号と前記第２の後段フリップフロップから供給された信号との否定論理積を出力する第２の否定論理積ゲートとを備える請求項６記載の位相検出器。
  8. 　前記論理回路は、
    　前記第１の前段フリップフロップから供給された信号と前記第２の後段フリップフロップから供給された信号との否定論理和を出力する第１の否定論理和ゲートと、
    　前記第１の後段フリップフロップから供給された信号と前記第２の後段フリップフロップから供給された信号との否定論理和を出力する第２の否定論理和ゲートと
    を備える請求項６記載の位相検出器。
  9. 　前記検出部は、
    　前記制御信号により前記立上りエッジが指定された場合には前記入力信号の立上りエッジと前記所定の周期信号との位相差を検出する立上りエッジ検出部と、
    　前記制御信号により前記立下りエッジが指定された場合には前記入力信号の立下りエッジと前記所定の周期信号との位相差を検出する立下りエッジ検出部と
    を備える請求項２記載の位相検出器。
  10. 　前記入力信号はデータ信号であり、
    　前記所定の周期信号はクロック信号であり、
    　前記所定の周期信号のクロックレートは、前記入力信号のデータレートと異なる
    請求項１記載の位相検出器。
  11. 　前記クロックレートは、前記データレートの半分である
    請求項１０記載の位相検出器。
  12. 　前記検出部は、
    　前記入力信号と当該入力信号を反転した反転信号とのいずれかを前記制御信号に従って選択して内部信号として供給する選択部と、
    　前記内部信号の立上りエッジおよび立下りエッジの一方と前記所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する論理回路と
    を備え、
    　前記保持部は、
    　前記選択部から供給された前記内部信号を前記所定の周期信号の立上りエッジに同期して保持するとともに供給する第１の前段フリップフロップと、
    　前記第１の前段フリップフロップから供給された前記内部信号を前記周期信号の立上りエッジに同期して保持するとともに供給する第１の後段フリップフロップと、
    　前記選択部から供給された前記内部信号を前記所定の周期信号の立下りエッジに同期して保持するとともに供給する第２の前段フリップフロップと、
    　前記第２の前段フリップフロップから供給された前記内部信号を前記周期信号の立上りエッジに同期して保持するとともに供給する第２の後段フリップフロップと、
    　前記選択部から供給された前記内部信号を、前記所定の周期信号と位相がπ／２異なる信号の立上りエッジに同期して前記内部信号を保持するとともに供給する第３の前段フリップフロップと、
    　前記第３の前段フリップフロップから供給された前記内部信号を前記所定の周期信号の立上りエッジに同期して保持するとともに供給する第３の後段フリップフロップと
    をさらに備え、
    　前記論理回路は、
    　前記第１の後段フリップフロップから供給された信号と前記第３の後段フリップフロップから供給された信号との否定論理和を出力する第１の否定論理和ゲートと、
    　前記第２の後段フリップフロップから供給された信号と前記第３の後段フリップフロップから供給された信号との否定論理和を出力する第２の否定論理和ゲートと
    を備える請求項１１記載の位相検出器。
  13. 　前記保持部は、
    　前記入力信号を前記所定の周期信号の立上りエッジに同期して保持するとともに内部信号として供給する第１のフリップフロップと、
    　前記入力信号を前記所定の周期信号の立下りエッジに同期して保持するとともに内部信号として供給する第２のフリップフロップと、
    　前記入力信号を、前記所定の周期信号と位相がπ／２異なる信号の立上りエッジに同期して保持するとともに内部信号として供給する第３のフリップフロップと、
    　前記入力信号を、前記所定の周期信号と位相がπ／２異なる信号の立下りエッジに同期して保持するとともに内部信号として供給する第４のフリップフロップと
    を備え、
    　前記検出部は、前記第１、第２、第３および第４のフリップフロップからの信号に基づいて前記位相差を検出する
    請求項１１記載の位相検出器。
  14. 　前記クロックレートは、前記データレートの１／４である
    請求項１０記載の位相検出器。
  15. 　前記所定の周期信号は、互いに位相がπ／４異なる第１、第２、第３および第４のクロック信号を含み、
    　前記保持部は、
    　前記入力信号を前記第１のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第１のフリップフロップと、
    　前記入力信号を前記第２のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第２のフリップフロップと、
    　前記入力信号を前記第３のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第３のフリップフロップと、
    　前記入力信号を前記第４のクロック信号の立上りエッジに同期して保持するとともに内部信号として供給する第４のフリップフロップと、
    　前記入力信号を前記第１のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第５のフリップフロップと、
    　前記入力信号を前記第２のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第６のフリップフロップと、
    　前記入力信号を前記第３のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第７のフリップフロップと、
    　前記入力信号を前記第４のクロック信号の立下りエッジに同期して保持するとともに内部信号として供給する第８のフリップフロップと
    を備え、
    　前記検出部は、前記第１、第２、第３、第４、第５、第６、第７および第８のフリップフロップからの信号に基づいて前記位相差を検出する
    請求項１４記載の位相検出器。
  16. 　入力信号を所定の周期信号に同期して保持する保持部と、
    　前記入力信号の立上りエッジおよび立下りエッジの一方を指定エッジとして指定する制御信号により指定された前記指定エッジと前記所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する検出部と、
    　前記位相差に応じた周波数の前記所定の周期信号を生成して前記保持部に供給する発振器と
    を具備する位相同期回路。
  17. 　前記指定エッジを切り替える切替制御部と、
    　前記指定エッジが切り替えられたときから一定期間を除く期間において検出された前記位相差に基づいて前記周波数を制御する周波数制御部と
    をさらに具備する請求項１６記載の位相同期回路。
  18. 　入力信号の立上りエッジおよび立下りエッジの一方を指定エッジとして指定する制御信号により指定された前記指定エッジと前記所定の周期信号との位相差を、前記入力信号を所定の周期信号に同期して保持する保持部に保持された信号に基づいて検出する検出手順と、
    　前記位相差に応じた周波数の前記所定の周期信号を生成して前記保持部に供給する発振手順と
    を具備する位相同期回路の制御方法。
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