WO2017085845A1 - データ送受信装置及び表示装置 - Google Patents

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clock signal
phase
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堀邊　隆介
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Sakai Display Products Corp
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks

Definitions

  • the present invention relates to a data transmission / reception device that generates and transmits a clock signal and a data signal synchronized with the clock signal, receives the transmitted clock signal and data signal, and determines whether the data signal is high or low, and the data
  • the present invention relates to a display device including a transmission / reception device.
  • a display device such as a liquid crystal display device or an organic EL display device
  • thin film transistors for each pixel are arranged in a matrix on the display screen.
  • the gate driver sequentially turns on each gate sequentially in the first period
  • the source driver At the same time, pixel data signals are sequentially supplied to the source in a second period shorter than the first period.
  • Patent Document 1 includes a PLL (Phase Locked Loop) circuit that outputs a plurality of tap output signals having different phases from a clock signal as a strobe signal, and detects a skew (phase error) between serial transmission data and the clock signal.
  • PLL Phase Locked Loop
  • a serial-to-parallel converter that selects and sets a strobe signal with an optimal timing is disclosed.
  • the transmission quality between the liquid crystal controller and the source driver increases as the screen size of the display device increases and the distance from the liquid crystal controller to the source driver increases. Degradation increases, and transmission line characteristic variations also increase. For this reason, it has become difficult to satisfy the setup time and hold time of the data latch circuit (flip-flop) on the receiving side. For example, even if the optimum adjustment can be satisfied at the time of design trial production, considering the variation in mass production, as shown in FIG. 12, the eye pattern of the transmission data signal deteriorates and the window margin (timing margin, voltage margin) There is a problem that it is difficult to ensure.
  • the present invention has been made in view of the above-described circumstances, and setup time and hold time of a flip-flop when a data signal is determined by resynchronization regardless of variations in characteristics of the transmission line and the data transmission unit.
  • An object of the present invention is to provide a data transmitting / receiving apparatus capable of maximizing. Moreover, this invention aims at providing a display apparatus provided with the data transmission / reception apparatus which concerns on this invention.
  • a data transmitting / receiving apparatus includes a clock signal, a data generation unit that generates a data signal synchronized with the clock signal, a data transmission unit that transmits the clock signal and the data signal generated by the data generation unit, A data synchronization unit that receives a clock signal and a data signal transmitted by the data transmission unit and determines whether the data signal is at an H level or an L level based on a change edge of the clock signal; and a clock signal transmitted by the data transmission unit And detecting an absolute value of a phase error between each change edge of the data signal, outputting a jitter signal based on the absolute value, and generating the data so that the jitter signal output from the output unit is minimized.
  • a control unit that outputs a waveform control signal that adjusts the high-frequency emphasis degree of the data signal generated by the control unit, and a waveform control signal that is output by the control unit. Characterized in that it comprises a enhancement processing unit for high-frequency emphasizing processing comes the data signal.
  • the data transmitting / receiving apparatus further includes a phase adjusting unit that adjusts a phase between the clock signal and the data signal generated by the data generating unit, and the control unit is configured to minimize the jitter signal.
  • the phase adjusting unit is further configured to output a phase control signal for adjusting the phase.
  • a display device includes the data transmission / reception device according to the present invention and a display unit that displays an image based on a data signal transmitted / received by the data transmission / reception device.
  • the setup time and hold time of the flip-flop when the data signal is determined by resynchronization can be maximized regardless of the characteristic variation of the transmission line and the data transmitter.
  • This also enables stable high-speed data transmission, and further eliminates the need to arrange a large-scale circuit such as a PLL circuit in the data receiving unit, thereby reducing the frame size of the display device and preventing an increase in unnecessary electromagnetic radiation. Can be planned.
  • the display device of the present invention it is possible to maximize the setup time and hold time of the flip-flop when resynchronizing and determining the data signal regardless of variations in characteristics of the transmission line and the data transmission unit. This also enables stable high-speed data transmission, and further eliminates the need to arrange a large-scale circuit such as a PLL circuit in the data receiving unit, thereby reducing the frame size of the display device and preventing an increase in unnecessary electromagnetic radiation. Can be planned.
  • FIG. 6 is a characteristic diagram illustrating an example of a relationship between a phase adjustment amount and a jitter amount.
  • FIG. 6 is a characteristic diagram illustrating an example of a relationship between a phase adjustment amount, a high frequency enhancement amount, and a jitter amount. It is explanatory drawing which shows typically the reduction example of a window margin.
  • FIG. 1 is a schematic diagram schematically illustrating a configuration of a main part of the data transmission / reception apparatus and the display apparatus according to the first embodiment.
  • This display device is, for example, a TV (TeleVision) monitor, and thin film transistors for each pixel (not shown) are arranged in a matrix on the display screen (display unit) 12, and a gate driver (not shown) is provided for each thin film transistor group on a horizontal line. Each gate is simultaneously turned on simultaneously in the first period.
  • a plurality of source drivers (data receiving units) 3 share the data signals sequentially with a second period shorter than the first period to each source for each thin film transistor group on the vertical line.
  • the data transmission unit 2 is individually connected by a transmission line to a plurality of data reception units 3 arranged in parallel at the lower edge of the back side of the display screen 12.
  • a plurality of transmission lines connecting the data transmission unit 2 and the data reception unit 3 constitute a data transmission unit 11.
  • FIG. 2 is a block diagram illustrating a configuration example of main parts of the data transmission unit 2, the data reception unit 3, and the data transmission unit 11 illustrated in FIG.
  • the data transmission unit 2, the data reception unit 3, and the data transmission unit 11 constitute a data transmission / reception device 1, and the data transmission unit 2 and the data reception unit 3 are connected via the data transmission unit 11.
  • the data transmission unit 11 and the data transmission unit 2 are shown only in a portion corresponding to one data reception unit 3, but actually, the data transmission unit 11 and the data transmission unit 2 include a plurality of data transmission units 11 and data transmission units 2. Respectively corresponding to the data receiving unit 3.
  • the data transmission unit 2 includes a data generation unit 4, a control unit 7, and a waveform equalization unit 6.
  • the data generation unit 4 generates and outputs a clock signal TCLK and a data signal TDAT synchronized with the clock signal TCLK based on an externally provided video signal shared by the data reception unit 3.
  • the control unit 7 generates and outputs a waveform control signal ECTRL based on the jitter signal JIT (indicating the amount of fluctuation on the time axis of the signal waveform) given from the data receiving unit 3.
  • the waveform equalization unit (enhancement processing unit) 6 performs pre-emphasis processing (high frequency (frequency) enhancement processing) on the data signal TDAT based on the waveform control signal ECTRL provided from the control unit 7.
  • the clock signal TCLK and the pre-emphasis-processed data signal EDAT are transmitted to the data reception unit 3 through the data transmission unit 11.
  • the data reception unit 3 includes a data synchronization unit 8, a phase comparison unit 9, and a jitter detection unit 10.
  • the data synchronization unit 8 receives the clock signal RCLK and the data signal RDAT transmitted by the data transmission unit 11, and determines 0/1 (L level / H level) of the data signal RDAT at the timing of the changing edge of the clock signal RCLK. .
  • the phase comparison unit (output unit) 9 detects an absolute value phase error signal ABSER that is an absolute value of the phase error between the change edges of the data signal RDAT and the clock signal RCLK (with the phase error as a positive regardless of the delay / advance). To detect).
  • the jitter detector (output unit) 10 calculates a jitter signal JIT that is a temporal average value of the absolute value phase error signal ABSER detected by the phase comparator 9.
  • the jitter signal JIT calculated by the jitter detector 10 is given to the controller 7 of the data transmitter 2 through the data transmitter 11.
  • the data generator 4 generates a clock signal TCLK and a data signal TDAT.
  • the data signal TDAT forms unit bits in one cycle from the falling edge of the clock signal TCLK to the adjacent falling edge, and is a continuous 0/1 data string synchronized with the falling edge of the clock signal TCLK. Generated.
  • the generated clock signal TCLK and data signal TDAT are received by the data synchronization unit 8 of the data reception unit 3 through the transmission line of the data transmission unit 11 and received data at the rising timing of the received clock signal RCLK.
  • the signal RDAT is determined to be 0/1.
  • the frequency of the transmission line depends on the resistance, inductance, parasitic capacitance, etc. Bandwidth is limited. As a result, as shown in FIG. 3, the distortion of the waveform of the received clock signal RCLK and data signal RDAT increases, resulting in a decrease in amplitude and a phase shift.
  • the data transmission unit 2 synchronizes the data signal TDAT with the falling edge of the clock signal TCLK so that the determination of 0/1 of the received data signal RDAT can be reliably performed at the rising edge of the clock signal RCLK received by the data reception unit 3. And transmitted as a data string of 0/1 that changes.
  • the data synchronization unit 8 The data signal RDAT cannot be correctly determined.
  • the data synchronizer 8 on the receiving side uses a flip-flop to latch the data signal RDAT at the rising edge of the clock signal RCLK and determine 0/1 of the data signal RDAT.
  • a determination error occurs when the setup time and hold time of the flip-flop cannot be satisfied due to the phase shift of the clock signal RCLK or the data signal RDAT.
  • the determination error becomes screen noise in the liquid crystal display.
  • the phase comparator 9 detects an absolute value phase error signal ABSER that is an absolute value of.
  • the jitter detector 10 calculates a jitter signal JIT which is a temporal average value of the detected absolute value phase error signal ABSER so that the calculated jitter signal JIT is minimized, that is, the absolute value phase error signal ABSER is minimized.
  • the control unit 7 generates and outputs a waveform control signal ECTRL so that
  • FIG. 4 is a circuit diagram illustrating a specific configuration example of the data synchronization unit 8, the phase comparison unit 9, and the jitter detection unit 10.
  • the data synchronizer 8 is composed of a D-type flip-flop.
  • the data signal RDAT is supplied to the D (Data) terminal, the clock signal RCLK is supplied to the C (Clock) terminal, and the data at the rising edge of the clock signal RCLK.
  • the 0/1 value of the signal RDAT is latched and output from the Q terminal.
  • the phase comparison unit 9 includes a pulse gate 13, D-type flip-flops 14 and 15, and a logical product gate 16.
  • the pulse gate 13 is supplied with the data signal RDAT, and when the rising edge or falling edge of the data signal RDAT is given, the pulse gate signal PG which becomes 0 for a half cycle of the clock signal TCLK starting from this edge timing. Is output.
  • the flip-flop 14 always receives 1 at the D terminal, the pulse gate signal PG at the C terminal, and the output signal of the AND gate 16 at the R (Reset) terminal, and proceeds from the Q terminal to output the phase error signal LDER.
  • the flip-flop 14 changes the Q terminal output from 0 to 1, and when the R terminal input becomes 1, the flip-flop 14 operates to return the Q terminal output to 0.
  • the flip-flop 15 is always supplied with 1 at the D terminal, the clock signal RCLK at the C terminal, the output signal of the AND gate 16 at the R terminal, and the inverted signal of the pulse gate signal PG at the EN (ENable) terminal.
  • the delayed phase error signal LGER is output from the terminal.
  • the AND gate 16 is supplied with a phase error signal LDER from the Q terminal of the flip-flop 14 at one input terminal and a delayed phase error signal LGER from the Q terminal of the flip-flop 15 at the other input terminal.
  • the AND gate 16 also provides an output signal to the R terminals of the flip-flops 14 and 15.
  • the jitter detector 10 includes an OR gate 17, an FET (field effect transistor) 18, an impedance conversion amplifier 19, a capacitor 20, and a resistor 21.
  • the OR gate 17 is provided with a phase error signal LDER from the Q terminal of the flip-flop 14 at one input terminal, and a delayed phase error signal LGER from the Q terminal of the flip-flop 15 at the other input terminal. From the absolute value phase error signal ABSER to the gate of the FET 18.
  • the capacitor 20 and the resistor 21 are connected in parallel to form a charge / discharge circuit, and one terminal of the charge / discharge circuit is grounded.
  • the FET 18 is connected between the control power supply and the other terminal of the charge / discharge circuit (20, 21), and the absolute value phase error signal ABSER is given to the gate from the output terminal of the OR gate 17.
  • the FET 18, the capacitor 20, and the resistor 21 constitute a charge pump circuit that accumulates charges according to the absolute value phase error signal ABSER.
  • the impedance conversion amplifier 19 has an input terminal connected to the other terminal of the charge / discharge circuit (20, 21), and outputs a jitter signal JIT from the output terminal.
  • the jitter signal JIT is given to the control unit 7 of the data receiving unit 2 via the data transmission unit 11.
  • the data synchronization unit 8 latches the 0/1 value of the data signal RDAT and outputs it as a synchronized data signal when the flip-flop is at the rising edge of the clock signal RCLK.
  • the phase comparison unit 9 performs phase comparison between the rising edge of the data signal RDAT and the rising edge of the clock signal RCLK, and outputs a leading phase error signal LDER and a lagging phase error signal LGER.
  • the changing edge of the data signal RDAT and the changing edge of the clock signal RCLK do not correspond one-to-one, it is necessary to select the changing edge of the clock signal RCLK corresponding to the changing edge of the data signal RDAT and perform phase comparison. .
  • the pulse gate 13 is provided to realize this function.
  • the pulse gate 13 starts from the time of the change and becomes 0 for a period of 1 ⁇ 2 period of the period T of the clock signal RCLK.
  • the pulse gate signal PG returning to 1 is generated.
  • the pulse gate signal PG is 1, and the Q terminal outputs of the flip-flops 14 and 15 are 0.
  • the pulse gate signal PG transitions to 0 starting from the change time.
  • the pulse gate signal PG becomes 0, the C terminal of the flip-flop 15 is enabled, and the input of the rising edge of the C terminal is accepted.
  • the rising edge is input to the C terminal of the flip-flop 14 before the C terminal of the flip-flop 15.
  • the terminal output first transitions from 0 to 1, and then the Q terminal output of the flip-flop 15 transitions from 0 to 1.
  • the lead phase error signal LDER (the Q terminal output of the flip-flop 14) is set to 1 and output corresponding to the phase difference in which the phase of the data signal RDAT is advanced with respect to the phase of the clock signal RCLK.
  • the rising edge is input to the C terminal of the flip-flop 15 before the C terminal of the flip-flop 14.
  • the Q terminal output first transitions from 0 to 1, and then the Q terminal output of the flip-flop 14 transitions from 0 to 1.
  • the output of the AND gate 16 becomes 1
  • the flip-flops 14 and 15 are reset, and each Q terminal output of the flip-flops 14 and 15 instantaneously becomes 0.
  • the delayed phase error signal LGER Q terminal output of the flip-flop 15 becomes 1 and is output corresponding to the phase difference in which the phase of the data signal RDAT is delayed with respect to the phase of the clock signal RCLK.
  • the OR gate 17 logically adds the lead phase error signal LDER and the delay phase error signal LGER and outputs an absolute value phase error signal ABSER. That is, the OR gate 17 outputs the absolute value of the phase difference between the phase of the data signal RDAT and the phase of the clock signal RCLK.
  • the absolute value phase error signal ABSER is 0.
  • the absolute value phase The error signal ABSER becomes 1.
  • the FET 18 is turned on, and the charge corresponding to the advance phase or the delay phase of the data signal RDAT is accumulated in the capacitor 20, and the terminal voltage of the capacitor 20 is accumulated. The voltage rises corresponding to the charged charge.
  • the terminal voltage of the capacitor 20 will rise.
  • a resistor 21 is connected in parallel to the capacitor 20, and the time constant for jitter detection is determined by discharging the charge with a constant time constant.
  • the absolute value phase error signal ABSER is integrated, and the terminal voltage corresponding to the electric charge accumulated in the capacitor 20 is amplified by the impedance conversion amplifier 19 for impedance conversion.
  • the jitter signal JIT is averaged in time series.
  • the jitter signal JIT is given to the control unit 7 of the data receiving unit 2 via the data transmission unit 11.
  • the waveform equalization unit 6 reversely corrects the frequency phase characteristics of the band limitation in the transmission line of the data transmission unit 11 as shown in FIGS. 6, 7A and 7B.
  • Such high frequency (frequency) enhancement processing pre-emphasis processing
  • the control unit 7 controls the waveform control signal ECTRL for controlling the high-frequency emphasis amount of the waveform equalization unit 6 to thereby reduce jitter. It is preferable to control so that the signal JIT is minimized. This minimizes the phase shift between the data clock during transmission and maximizes the setup time and hold time during resynchronization, depending on variations in the characteristics of the transmission line and data transmission unit. Therefore, it is possible to reduce determination errors.
  • FIG. 8 is a block diagram illustrating the main configuration of the data transmitting / receiving apparatus according to the second embodiment.
  • the data transmission / reception device 1 a includes a data transmission unit 2 a, a data reception unit 3, and a data transmission unit 11, and the data transmission unit 2 a and the data reception unit 3 are connected via the data transmission unit 11.
  • the data transmission unit 11 and the data transmission unit 2a corresponding to one data reception unit 3 are illustrated, but actually, the data transmission unit 11 and the data transmission unit 2a include a plurality of data transmission units 11 and data transmission units 2a. Respectively corresponding to the data receiving unit 3.
  • the data transmission unit 2a includes a data generation unit 4, a control unit 7a, a phase adjustment unit 5, and a waveform equalization unit 6.
  • the data generation unit 4 generates and outputs a clock signal TCLK and a data signal TDAT synchronized with the clock signal TCLK based on an externally provided video signal shared by the data reception unit 3.
  • the control unit 7a generates and outputs a phase control signal PCCTRL and a waveform control signal ECTRL based on the jitter signal JIT given from the data receiving unit 3.
  • the phase adjustment unit 5 delays the clock signal TCLK or the data signal TDAT based on the phase control signal PCCTRL given from the control unit 7a, and adjusts the relative phase between the output clock signal PCLK and the data signal PDAT.
  • the waveform equalization unit 6 performs high frequency (frequency) enhancement processing (pre-emphasis processing) on the data signal PDAT based on the waveform control signal ECTRL supplied from the control unit 7a.
  • the clock signal PCLK and the data signal EDAT subjected to high frequency emphasis processing are transmitted through the data transmission unit 11.
  • the clock signal PCLK and the data signal EDAT transmitted through the data transmission unit 11 are received by the data reception unit 3 as the clock signal RCLK and the data signal RDAT.
  • the control unit 7a is configured so that the jitter signal JIT calculated by the jitter detecting unit 10 of the receiving unit 3 is minimized, that is, the absolute value phase error signal ABSER is minimized.
  • a phase control signal PCCTRL and a waveform control signal ECTRL are generated and output.
  • the waveform equalization unit 6 Based on the waveform control signal ECTRL, the waveform equalization unit 6 performs high-frequency emphasis processing that reversely corrects the band-limited frequency phase characteristics in the transmission line before data transmission, as shown in FIGS. 6, 7A, and 7B. By applying, phase shift can be suppressed.
  • the high frequency emphasis processing since there is an optimum value of the high frequency emphasis amount, it is preferable to control the waveform control signal ECTRL by the control unit 7a so that the jitter signal JIT is minimized. . Thereby, a phase shift can be suppressed to the minimum and a determination error can be reduced.
  • the phase adjuster 5 generates a clock signal PCLK or a data signal PDAT obtained by delaying the clock signal TCLK or the data signal TDAT based on the phase control signal PCCTRL and adjusts the phase. Thereby, a phase shift can be suppressed to the minimum.
  • a phase shift can be suppressed to the minimum.
  • the delayed clock signal PCLK or data signal PDAT With respect to the phase shift between the clock signal RCLK and the data signal RDAT input to the data synchronizer 8, so-called skew, as shown in FIGS. 9A, 9B, and 9C, the delayed clock signal PCLK or data signal PDAT. To adjust the phase. Thereby, the phase shift between the clock signal RCLK and the data signal RDAT can be suppressed to the minimum.
  • the control unit 7a controls the phase control signal PCTRL so that the jitter signal JIT is minimized. It is preferable to do. This minimizes the phase shift, maximizes the setup time and hold time during resynchronization, and reduces decision errors regardless of variations in the characteristics of the transmission line and data transmission unit. Is possible.
  • the control of the high frequency emphasis amount of the waveform equalization unit 6 and the control of the phase adjustment amount of the phase adjustment unit 5 may cause the optimum value of the other to be shifted as shown in FIG. For this reason, it is preferable that the adjustment is not performed independently but simultaneously. For example, it is preferable to search in a matrix manner for a total N ⁇ M points of N points for the phase adjustment amount and M points for the high frequency emphasis amount, and to find and set an optimum point at which the jitter signal is minimized.
  • an optimal point can be searched at high speed by using a method such as a hill-climbing method and a re-steep descent method in addition to the N ⁇ M point matrix full search.
  • the other configuration and operation of the data transmission / reception device 1a are the same as the configuration and operation of the data transmission / reception device 1 described in the first embodiment, and a description thereof will be omitted.
  • the present invention can be used for a liquid crystal display device and an organic EL display device used in a television receiver, a personal computer, and the like.

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

伝送線路及び送信側の特性に依らず、再同期化しデータ信号を判定する時のフリップフロップのセットアップ時間及びホールド時間を最大化できるデータ送受信装置を提供する。　クロック信号、及びクロック信号に同期したデータ信号を生成するデータ生成部４と、データ伝送部１１が伝送したクロック信号及びデータ信号を受信し、クロック信号の変化エッジに基づきデータ信号がＨレベル又はＬレベルかを判定するデータ同期部８と、データ伝送部１１が伝送したクロック信号及びデータ信号の各変化エッジ間の位相誤差の絶対値を検出し、絶対値に基づくジッタ信号を出力する出力部９，１０と、出力部９，１０が出力したジッタ信号が最小となるように、データ生成部４が生成したデータ信号の高域周波数強調度を調整する波形制御信号を出力する制御部７と、制御部７が出力した波形制御信号に基づきデータ信号を高域周波数強調処理する強調処理部６とを備えている。

Description

データ送受信装置及び表示装置
　本発明は、クロック信号、及びクロック信号に同期したデータ信号を生成して伝送し、伝送したクロック信号及びデータ信号を受信して、データ信号のハイ又はローを判定するデータ送受信装置、及びこのデータ送受信装置を備える表示装置に関するものである。
　液晶表示装置及び有機ＥＬ表示装置等の表示装置では、表示画面に画素毎の薄膜トランジスタがマトリクス状に配置されている。このような表示画面では、例えば、横方向の線上の薄膜トランジスタ群毎に、ゲートドライバが各ゲートを同時に第１周期で順次オンにして行き、縦方向の線上の薄膜トランジスタ群毎に、ソースドライバが各ソースに同時に第１周期より短い第２周期で画素データ信号を順次与えて行く。
　近年、液晶表示装置の高解像度化及び多階調化等の技術進展に伴い、液晶コントローラからソースドライバに伝送する情報量が急激に増大して来ており、パラレル伝送方式では信号線数が増加する為、Point-to-Point接続の低振幅・高速差動データ伝送方式が採用されている。
　特許文献１には、クロック信号から複数の異なる位相のタップ出力信号をストローブ信号として出力するＰＬＬ（Phase Locked Loop）回路を備え、シリアル伝送データとクロック信号とのスキュー（位相誤差）を検出し、最適なタイミングのストローブ信号を選択して設定するシリアル・パラレル変換装置が開示されている。
特開２００３－１３３９６５号公報
　上述したような低振幅・高速差動データ伝送方式のデータ送受信装置では、表示装置の大画面化が進み、液晶コントローラからソースドライバ迄の距離が長くなると、液晶コントローラ及びソースドライバ間での伝送品質劣化が大きくなり、また伝送線路の特性ばらつきも大きくなる。その為、受信側のデータラッチ回路（フリップフロップ）のセットアップ時間及びホールド時間を満たすことが難しくなって来ている。
　例えば、設計試作時に最適調整して仕様を満足できたとしても、量産ばらつきまで考慮すると、図１２に示すように、伝送データ信号のアイパターンが劣化して、ウィンドウマージン（タイミングマージン、電圧マージン）を確保することが困難になるという問題がある。
　また、特許文献１に開示されたシリアル・パラレル変換装置では、液晶パネルの長辺側に複数配置されるドライバのそれぞれにＰＬＬ回路を搭載する必要があり、ドライバの回路規模が大きくなり、狭額縁化の阻害要因になるという問題がある。また、液晶パネルの幅広い領域に渡って配置されるソースドライバのそれぞれが発振器を含むＰＬＬ回路を備える必要があり、不要電磁波の輻射が増大するという問題がある。
　本発明は、上述したような事情に鑑みてなされたものであり、伝送線路及びデータ送信部の特性ばらつきに依らず、再同期化してデータ信号を判定する時のフリップフロップのセットアップ時間及びホールド時間を最大化できるデータ送受信装置を提供することを目的とする。
　また、本発明は、本発明に係るデータ送受信装置を備える表示装置を提供することを目的とする。
　本発明に係るデータ送受信装置は、クロック信号、及び該クロック信号に同期したデータ信号を生成するデータ生成部と、該データ生成部が生成したクロック信号及びデータ信号を伝送するデータ伝送部と、該データ伝送部が伝送したクロック信号及びデータ信号を受信し、該クロック信号の変化エッジに基づき前記データ信号がＨレベル又はＬレベルかを判定するデータ同期部と、前記データ伝送部が伝送したクロック信号及びデータ信号の各変化エッジ間の位相誤差の絶対値を検出し、該絶対値に基づくジッタ信号を出力する出力部と、該出力部が出力したジッタ信号が最小となるように、前記データ生成部が生成したデータ信号の高域周波数強調度を調整する波形制御信号を出力する制御部と、該制御部が出力した波形制御信号に基づき前記データ信号を高域周波数強調処理する強調処理部とを備えることを特徴とする。
　本発明に係るデータ送受信装置は、前記データ生成部が生成したクロック信号及びデータ信号間の位相を調整する位相調整部を更に備え、前記制御部は、前記ジッタ信号が最小となるように、前記位相調整部が位相を調整する為の位相制御信号を更に出力するように構成してあることを特徴とする。
　本発明に係る表示装置は、本発明に係るデータ送受信装置と、該データ送受信装置が送受信したデータ信号に基づく画像を表示する表示部とを備えることを特徴とする。
　本発明に係るデータ送受信装置によれば、伝送線路及びデータ送信部の特性ばらつきに依らず、再同期化してデータ信号を判定する時のフリップフロップのセットアップ時間及びホールド時間を最大化できる。また、これにより、安定した高速データ伝送が可能となり、更に、データ受信部にＰＬＬ回路等の大規模回路を配置する必要が無いので、表示装置の狭額縁化、及び不要電磁波輻射の増大防止を図ることができる。
　本発明に係る表示装置によれば、伝送線路及びデータ送信部の特性ばらつきに依らず、再同期化してデータ信号を判定する時のフリップフロップのセットアップ時間及びホールド時間を最大化できる。また、これにより、安定した高速データ伝送が可能となり、更に、データ受信部にＰＬＬ回路等の大規模回路を配置する必要が無いので、表示装置の狭額縁化、及び不要電磁波輻射の増大防止を図ることができる。
データ送受信装置及び表示装置の実施例の要部構成を模式的に示す模式図である。 図１に示すデータ送信部、データ受信部及びデータ伝送部の要部構成例を示すブロック図である。 データ送受信装置の動作例を示すタイミングチャートである。 データ同期部、位相比較部及びジッタ検出部の具体的な構成例を示す回路図である。 データ送受信装置の動作例を示すタイミングチャートである。 波形等化とデータ伝送波形との関係の例を示す説明図である。 波形等化部における高域強調処理の例を示す特性図である。 波形等化部における高域強調量とジッタ量との関係の例を示す特性図である。 データ送受信装置の実施例の要部構成を示すブロック図である。 クロック信号及びデータ信号の位相差とジッタ量との関係の例を示す波形図である。 クロック信号及びデータ信号の位相差とジッタ量との関係の例を示す波形図である。 クロック信号及びデータ信号の位相差とジッタ量との関係の例を示す波形図である。 位相調整量とジッタ量との関係の例を示す特性図である。 位相調整量、高域強調量及びジッタ量の関係の例を示す特性図である。 ウィンドウマージンの減少例を模式的に示す説明図である。
　以下に、本発明をその実施例を示す図面に基づいて説明する。
　図１は、データ送受信装置及び表示装置の実施例１の要部構成を模式的に示す模式図である。
　この表示装置は、例えばＴＶ（TeleVision）モニタであり、表示画面（表示部）１２に図示しない画素毎の薄膜トランジスタがマトリクス状に配置され、横方向の線上の薄膜トランジスタ群毎に、図示しないゲートドライバが各ゲートを同時に第１周期で順次オンにする。また、複数のソースドライバ（データ受信部）３が分担して、縦方向の線上の薄膜トランジスタ群毎に、各ソースに同時に第１周期より短い第２周期でデータ信号を順次与える。
　表示画面１２の裏側には、本実施例１に係るデータ送受信装置を構成するデータ送信部２、データ受信部３及びデータ伝送部１１が設けられている。データ送信部２は、表示画面１２の裏側下部の縁辺部に並設された複数のデータ受信部３と伝送線路により個別に接続されている。データ送信部２及びデータ受信部３間を接続する複数の伝送線路はデータ伝送部１１を構成している。
　図２は、図１に示すデータ送信部２、データ受信部３及びデータ伝送部１１の要部構成例を示すブロック図である。
　このデータ送信部２、データ受信部３及びデータ伝送部１１は、データ送受信装置１を構成しており、データ伝送部１１を介して、データ送信部２及びデータ受信部３が接続されている。尚、ここでは、データ伝送部１１及びデータ送信部２は、１つのデータ受信部３に対応する部分のみを図示しているが、実際には、データ伝送部１１及びデータ送信部２は、複数のデータ受信部３にそれぞれ対応している。
　データ送信部２は、データ生成部４、制御部７及び波形等化部６を備えている。
　データ生成部４は、データ受信部３が分担する外部から与えられた映像信号に基づき、クロック信号ＴＣＬＫ、及びクロック信号ＴＣＬＫに同期したデータ信号ＴＤＡＴを生成して出力する。
　制御部７は、データ受信部３から与えられたジッタ信号ＪＩＴ（信号波形の時間軸上の揺らぎ量を示す）に基づき、波形制御信号ＥＣＴＲＬを生成して出力する。
　波形等化部（強調処理部）６は、制御部７から与えられた波形制御信号ＥＣＴＲＬに基づき、データ信号ＴＤＡＴをプリエンファシス処理（高域（周波数）強調処理）する。
　クロック信号ＴＣＬＫ、及びプリエンファシス処理されたデータ信号ＥＤＡＴは、データ伝送部１１を通じて、データ受信部３へ送信される。
　データ受信部３は、データ同期部８、位相比較部９及びジッタ検出部１０を備えている。
　データ同期部８は、データ伝送部１１が伝送したクロック信号ＲＣＬＫ及びデータ信号ＲＤＡＴを受信し、クロック信号ＲＣＬＫの変化エッジのタイミングでデータ信号ＲＤＡＴの０／１（Ｌレベル／Ｈレベル）を判定する。
　位相比較部（出力部）９は、データ信号ＲＤＡＴ及びクロック信号ＲＣＬＫの変化エッジ間の位相誤差の絶対値である絶対値位相誤差信号ＡＢＳＥＲを検出する（遅れ／進みに関係なく位相誤差をプラスとして検出する）。
　ジッタ検出部（出力部）１０は、位相比較部９が検出した絶対値位相誤差信号ＡＢＳＥＲの時間的平均値であるジッタ信号ＪＩＴを演算する。
　ジッタ検出部１０が演算したジッタ信号ＪＩＴは、データ伝送部１１を通じて、データ送信部２の制御部７に与えられる。
　以下に、このような構成のデータ送受信装置１の動作例を、それを示す図３のタイミングチャートを参照しながら説明する。
　データ生成部４でクロック信号ＴＣＬＫ及びデータ信号ＴＤＡＴが生成される。
　ここで、データ信号ＴＤＡＴは、クロック信号ＴＣＬＫの立ち下がりから隣接する立ち下がり迄の1周期で単位ビットを構成しており、クロック信号ＴＣＬＫの立ち下がりに同期した連続する０／１のデータ列として生成される。
　生成されたクロック信号ＴＣＬＫ及びデータ信号ＴＤＡＴは、データ伝送部１１の伝送線路を通じて、データ受信部３のデータ同期部８で受信され、受信されたクロック信号ＲＣＬＫの立ち上がりのタイミングで、受信されたデータ信号ＲＤＡＴの０／１の判定を行う。
　データ生成部４が生成したクロック信号ＴＣＬＫ及びデータ信号ＴＤＡＴを、例えば大型液晶パネル等においてコントロールＩＣからドライバＩＣまで長距離伝送する場合、伝送線路の抵抗、インダクタンス及び寄生容量等により、伝送線路の周波数帯域が制限される。これにより、図３に示すように、受信されたクロック信号ＲＣＬＫ及びデータ信号ＲＤＡＴの波形の歪が大きくなり、振幅低下及び位相シフトが発生する。
　近年、液晶ディスプレイの高解像度化が進み、データ量が増大するに伴い、クロック信号ＴＣＬＫとデータ信号ＴＤＡＴの伝送周波数が数ＧＨｚと高速化して来ている。また、液晶ディスプレイの大画面化が進んで伝送線路が長くなるに伴い、伝送線路の周波数帯域が制限されて、伝送信号品質が劣化して来ている。
　データ受信部３で受信したクロック信号ＲＣＬＫの立ち上がりで，受信したデータ信号ＲＤＡＴの０／１の判定が確実にできるよう、データ送信部２は、データ信号ＴＤＡＴをクロック信号ＴＣＬＫの立ち下がりに同期して遷移する０／１のデータ列として送信する。しかし、伝送線路により信号波形が劣化して歪が大きくなり、信号振幅の低下及び位相シフト量が大きくなって、データを判定するタイミングでのアイパターンのウィンドウマージンが小さくなると、データ同期部８でのデータ信号ＲＤＡＴの判定が正しく行えなくなる。
　通常、受信側のデータ同期部８では、フリップフロップを用いてクロック信号ＲＣＬＫの立ち上がりエッジでデータ信号ＲＤＡＴをラッチして、データ信号ＲＤＡＴの０／１の判定を行う。しかし、クロック信号ＲＣＬＫ又はデータ信号ＲＤＡＴの位相シフトにより、フリップフロップのセットアップ時間、ホールド時間を満たせなくなると、判定エラーが発生する。判定エラーは、液晶ディスプレイにおいては画面ノイズとなる。
　上記の問題を解決する為、本実施例１においては、図２，３に示すように、データ同期部８に入力されるクロック信号ＲＣＬＫの立ち下がりエッジとデータ信号ＲＤＡＴの変化エッジとの位相誤差の絶対値である絶対値位相誤差信号ＡＢＳＥＲを位相比較部９が検出する。次いで、検出した絶対値位相誤差信号ＡＢＳＥＲの時間的平均値であるジッタ信号ＪＩＴをジッタ検出部１０が演算し、演算したジッタ信号ＪＩＴが最小となるように、即ち絶対値位相誤差信号ＡＢＳＥＲが最小となるように、制御部７が波形制御信号ＥＣＴＲＬを生成し出力する。
　図４は、データ同期部８、位相比較部９及びジッタ検出部１０の具体的な構成例を示す回路図である。
　データ同期部８は、Ｄ型フリップフロップで構成され、Ｄ（Data）端子にデータ信号ＲＤＡＴが、Ｃ（Clock）端子にクロック信号ＲＣＬＫがそれぞれ与えられ、クロック信号ＲＣＬＫの立ち上がりエッジのときの、データ信号ＲＤＡＴの０／１値をラッチしてＱ端子から出力する。
　位相比較部９は、パルスゲート１３、Ｄ型フリップフロップ１４，１５、論理積ゲート１６を備えている。
　パルスゲート１３は、データ信号ＲＤＡＴを与えられ、データ信号ＲＤＡＴの立ち上がりエッジ又は立ち下がりエッジが与えられた時に、このエッジタイミングを起点としてクロック信号ＴＣＬＫの１／２周期間０となるパルスゲート信号ＰＧを出力する。
　フリップフロップ１４は、Ｄ端子に常に１が、Ｃ端子にパルスゲート信号ＰＧが、Ｒ（Reset）端子に論理積ゲート１６の出力信号が与えられ、Ｑ端子から進み位相誤差信号ＬＤＥＲを出力する。フリップフロップ１４は、Ｃ端子に立ち上がりエッジが入力されると、Ｑ端子出力を０から１に遷移させ、Ｒ端子入力が１になると、Ｑ端子出力を０に戻すように動作する。
　フリップフロップ１５は、Ｄ端子に常に１が、Ｃ端子にクロック信号ＲＣＬＫが、Ｒ端子に論理積ゲート１６の出力信号が、ＥＮ（ENable）端子にパルスゲート信号ＰＧの反転信号が与えられ、Ｑ端子から遅れ位相誤差信号ＬＧＥＲを出力する。
　フリップフロップ１５は、ＥＮ端子に立ち上がりエッジ（パルスゲート信号ＰＧの立ち下がりエッジ）が入力されると、Ｃ端子への立ち上がりエッジの入力待ち状態（Ｃ端子のイネーブル状態）になる。そして、Ｃ端子に立ち上がりエッジが入力されると、Ｑ端子出力を０から１に遷移させて、Ｃ端子への立ち上がりエッジの入力を受け付けない状態（Ｃ端子のディスエーブル状態）になる。また、Ｒ端子入力が１になると、Ｑ端子出力を０に戻すように動作する。
　論理積ゲート１６は、一方の入力端子に、フリップフロップ１４のＱ端子から進み位相誤差信号ＬＤＥＲが、他方の入力端子に、フリップフロップ１５のＱ端子から遅れ位相誤差信号ＬＧＥＲが与えられる。論理積ゲート１６は、また、出力信号をフリップフロップ１４，１５のＲ端子に与える。
　ジッタ検出部１０は、論理和ゲート１７、ＦＥＴ（電界効果トランジスタ）１８、インピーダンス変換アンプ１９、コンデンサ２０及び抵抗２１を備えている。
　論理和ゲート１７は、一方の入力端子に、フリップフロップ１４のＱ端子から進み位相誤差信号ＬＤＥＲが、他方の入力端子に、フリップフロップ１５のＱ端子から遅れ位相誤差信号ＬＧＥＲが与えられ、出力端子から絶対値位相誤差信号ＡＢＳＥＲをＦＥＴ１８のゲートに与える。
　コンデンサ２０及び抵抗２１は、並列に接続されて充放電回路を構成しており、この充放電回路の一方の端子は接地されている。
　ＦＥＴ１８は、制御電源、及び充放電回路（２０，２１）の他方の端子間に接続され、ゲートに論理和ゲート１７の出力端子から絶対値位相誤差信号ＡＢＳＥＲが与えられる。ＦＥＴ１８、コンデンサ２０及び抵抗２１は、絶対値位相誤差信号ＡＢＳＥＲに応じて電荷を蓄積するチャージポンプ回路を構成している。
　インピーダンス変換アンプ１９は、入力端子に充放電回路（２０，２１）の他方の端子が接続され、出力端子からジッタ信号ＪＩＴを出力する。ジッタ信号ＪＩＴは、データ伝送部１１を経由して、データ受信部２の制御部７に与えられる。
　このような構成のデータ同期部８、位相比較部９及びジッタ検出部１０の具体的な動作を、それを示す図３のタイミングチャートを参照しながら説明する。
　データ同期部８は、フリップフロップが、クロック信号ＲＣＬＫの立ち上がりエッジの時に、データ信号ＲＤＡＴの０／１値をラッチして、同期化データ信号として出力する。
　位相比較部９では、データ信号ＲＤＡＴの立ち上がりエッジとクロック信号ＲＣＬＫの立ち上がりエッジとの位相比較を行い、進み位相誤差信号ＬＤＥＲ及び遅れ位相誤差信号ＬＧＥＲを出力する。但し、データ信号ＲＤＡＴの変化エッジとクロック信号ＲＣＬＫの変化エッジとは１対１に対応しない為、データ信号ＲＤＡＴの変化エッジに対応するクロック信号ＲＣＬＫの変化エッジを選択して位相比較する必要がある。パルスゲート１３は、この機能を実現する為に設けられている。
　パルスゲート１３は、データ信号ＲＤＡＴが１から０に、又は０から１に変化すると、その変化時点を起点として、クロック信号ＲＣＬＫの周期Ｔの１／２周期の期間だけ０となった後、元の１に戻るパルスゲート信号ＰＧを生成する。
　データ信号ＲＤＡＴのレベル変化が無い初期状態においては、パルスゲート信号ＰＧは１、フリップフロップ１４，１５のＱ端子出力は０である。データ信号ＲＤＡＴが１から０に、又は０から１に変化すると、変化時点を起点として、パルスゲート信号ＰＧが０に遷移する。パルスゲート信号ＰＧが０になると、フリップフロップ１５のＣ端子がイネーブル状態となり、Ｃ端子の立ち上がりエッジの入力を受け付ける状態となる。
　データ信号ＲＤＡＴの位相が、クロック信号ＲＣＬＫの位相よりも進んでいるときは、フリップフロップ１５のＣ端子よりも先にフリップフロップ１４のＣ端子に立ち上がりエッジが入力される為、フリップフロップ１４のＱ端子出力が先に０から１に遷移し、その後、フリップフロップ１５のＱ端子出力が０から１に遷移する。フリップフロップ１４，１５のＱ端子出力が共に１になると、論理積ゲート１６の出力が１となり、フリップフロップ１４，１５がリセットされて、フリップフロップ１４，１５の各Ｑ端子出力が瞬時に０となる。
　以上の動作により、データ信号ＲＤＡＴの位相がクロック信号ＲＣＬＫの位相に対して進んでいる位相差に対応して、進み位相誤差信号ＬＤＥＲ（フリップフロップ１４のＱ端子出力）が１となり出力される。
　また、データ信号ＲＤＡＴの位相が、クロック信号ＲＣＬＫの位相よりも遅れているときは、フリップフロップ１４のＣ端子よりも先にフリップフロップ１５のＣ端子に立ち上がりエッジが入力される為、フリップフロップ１５のＱ端子出力が先に０から１に遷移し、その後、フリップフロップ１４のＱ端子出力が０から１に遷移する。フリップフロップ１４，１５のＱ端子出力が共に１になると、論理積ゲート１６の出力が１となり、フリップフロップ１４，１５がリセットされて、フリップフロップ１４，１５の各Ｑ端子出力が瞬時に０となる。
　以上の動作により、データ信号ＲＤＡＴの位相がクロック信号ＲＣＬＫの位相に対して遅れている位相差に対応して、遅れ位相誤差信号ＬＧＥＲ（フリップフロップ１５のＱ端子出力）が１となり出力される。
　ジッタ検出部１０において、論理和ゲート１７は、進み位相誤差信号ＬＤＥＲと遅れ位相誤差信号ＬＧＥＲとを論理加算して、絶対値位相誤差信号ＡＢＳＥＲを出力する。即ち、論理和ゲート１７は、データ信号ＲＤＡＴの位相とクロック信号ＲＣＬＫの位相との位相差の絶対値を出力することになる。進み位相誤差信号ＬＤＥＲと遅れ位相誤差信号ＬＧＥＲが共に０のときは、絶対値位相誤差信号ＡＢＳＥＲは０となり、進み位相誤差信号ＬＤＥＲ又は遅れ位相誤差信号ＬＧＥＲの何れかが１となると、絶対値位相誤差信号ＡＢＳＥＲが１となる。
　そして、絶対値位相誤差信号ＡＢＳＥＲが１の期間は、ＦＥＴ１８がオンとなり、データ信号ＲＤＡＴの進み位相分又は遅れ位相分に相当する電荷がコンデンサ２０に蓄積され、コンデンサ２０の端子電圧は、蓄積された電荷に対応する電圧に上昇する。データ信号ＲＤＡＴとクロック信号ＲＣＬＫとの位相差（位相進みであるか位相遅れであるかは問わない）が大きい程、絶対値位相誤差信号ＡＢＳＥＲが１の期間、即ちＦＥＴ１８がオンの期間が長くなり、コンデンサ２０の端子電圧は上昇することになる。
　また、コンデンサ２０には抵抗２１が並列に接続されており、一定の時定数で電荷を放電することで、ジッタ検出の時定数を決定する。
　以上の動作により、図５のタイミングチャートに示すように、絶対値位相誤差信号ＡＢＳＥＲが積分され、コンデンサ２０に蓄積された電荷に対応する端子電圧は、インピーダンス変換するインピーダンス変換アンプ１９により電流増幅されて、時系列的に平均化されたジッタ信号ＪＩＴとなる。ジッタ信号ＪＩＴは、データ伝送部１１を経由して、データ受信部２の制御部７に与えられる。
　受信されたデータ信号ＲＤＡＴの振幅低下に関しては、波形等化部６において、図６、図７Ａ，図７Ｂに示すように、データ伝送部１１の伝送線路における帯域制限の周波数位相特性を逆補正するような高域（周波数）強調処理（プリエンファシス処理）を施す。これにより、位相シフトを抑制することができる。
　尚、高域強調処理に関しては、高域強調量の最適値が存在する為、制御部７にて波形等化部６の高域強調量を制御する波形制御信号ＥＣＴＲＬを制御することで，ジッタ信号ＪＩＴが最小となるように制御することが好ましい。これにより、伝送時のデータ・クロック間の位相シフトを最小限に抑制して、再同期化時におけるセットアップ時間及びホールド時間を最大化することができ、伝送線路及びデータ送信部の特性ばらつきに依らず、判定エラーを低減することが可能である。
　図８は、データ送受信装置の実施例２の要部構成を示すブロック図である。
　このデータ送受信装置１ａは、データ送信部２ａ、データ受信部３及びデータ伝送部１１により構成されており、データ伝送部１１を介して、データ送信部２ａ及びデータ受信部３が接続されている。尚、ここでは、データ伝送部１１及びデータ送信部２ａは、１つのデータ受信部３に対応する部分のみを図示しているが、実際には、データ伝送部１１及びデータ送信部２ａは、複数のデータ受信部３にそれぞれ対応している。
　データ送信部２ａは、データ生成部４、制御部７ａ、位相調整部５及び波形等化部６を備えている。
　データ生成部４は、データ受信部３が分担する外部から与えられた映像信号に基づき、クロック信号ＴＣＬＫ、及びクロック信号ＴＣＬＫに同期したデータ信号ＴＤＡＴを生成して出力する。
　制御部７ａは、データ受信部３から与えられたジッタ信号ＪＩＴに基づき、位相制御信号ＰＣＴＲＬ及び波形制御信号ＥＣＴＲＬを生成して出力する。
　位相調整部５は、制御部７ａから与えられた位相制御信号ＰＣＴＲＬに基づき、クロック信号ＴＣＬＫ又はデータ信号ＴＤＡＴを遅延させて、出力するクロック信号ＰＣＬＫ及びデータ信号ＰＤＡＴ間の相対位相を調整する。
　波形等化部６は、制御部７ａから与えられた波形制御信号ＥＣＴＲＬに基づき、データ信号ＰＤＡＴを高域（周波数）強調処理（プリエンファシス処理）する。
　クロック信号ＰＣＬＫ、及び高域強調処理されたデータ信号ＥＤＡＴは、データ伝送部１１を通じて送信される。データ伝送部１１を通じて送信されたクロック信号ＰＣＬＫ及びデータ信号ＥＤＡＴは、クロック信号ＲＣＬＫ及びデータ信号ＲＤＡＴとしてデータ受信部３で受信される。
　このような構成のデータ送受信装置１ａでは、受信部３のジッタ検出部１０が演算したジッタ信号ＪＩＴが最小となるように、即ち絶対値位相誤差信号ＡＢＳＥＲが最小となるように、制御部７ａが位相制御信号ＰＣＴＲＬ及び波形制御信号ＥＣＴＲＬを生成し出力する。
　波形等化部６は、波形制御信号ＥＣＴＲＬに基づき、図６、図７Ａ、図７Ｂに示すように、データ伝送前に伝送線路における帯域制限の周波数位相特性を逆補正するような高域強調処理を施すことにより、位相シフトを抑制することができる。
　つまり、高域強調処理に関しては、高域強調量の最適値が存在するので、制御部７ａにて波形制御信号ＥＣＴＲＬを制御することにより、ジッタ信号ＪＩＴが最小となるように制御することが好ましい。これにより、位相シフトを最小限に抑制して、判定エラーを低減することができる。
　位相調整部５は、位相制御信号ＰＣＴＲＬに基づき、クロック信号ＴＣＬＫ又はデータ信号ＴＤＡＴを遅延させたクロック信号ＰＣＬＫ又はデータ信号ＰＤＡＴを生成して位相調整する。これにより、位相シフトを最小限に抑制することができる。
　データ同期部８に入力されるクロック信号ＲＣＬＫとデータ信号ＲＤＡＴとの間の位相シフト、所謂スキューに関しては、図９Ａ、図９Ｂ、図９Ｃに示すように、遅延させたクロック信号ＰＣＬＫ又はデータ信号ＰＤＡＴを生成して位相調整する。これにより、クロック信号ＲＣＬＫとデータ信号ＲＤＡＴとの間の位相シフトを最小限に抑制することができる。
　つまり、位相調整に関しては、図１０に示すように、位相調整量の最適値が存在するので、制御部７ａにて位相制御信号ＰＣＴＲＬを制御することにより、ジッタ信号ＪＩＴが最小となるように制御することが好ましい。これにより、位相シフトを最小限に抑制して、再同期化時におけるセットアップ時間及びホールド時間を最大化することができ、伝送線路及びデータ送信部の特性ばらつきに依らず、判定エラーを低減することが可能である。
　また、波形等化部６の高域強調量の制御と位相調整部５の位相調整量の制御とは、図１１に示すように、一方を調整すると他方の最適値がずれてしまうことがある為、独立して調整を行うのではなく、同時に調整することが好ましい。例えば、位相調整量をＮ点、高域強調量をＭ点の合計Ｎ×Ｍ点をマトリクス的に探査し、ジッタ信号が最小となる最適点を求めて設定することが好ましい。
　尚、最小点探査には、Ｎ×Ｍ点のマトリクス全探査の他に、山登り法、再急降下法等の方法を用いることで、高速に最適点を探査することができる。
　このデータ送受信装置１ａのその他の構成及び動作は、実施例１において説明したデータ送受信装置１の構成及び動作と同様であるので、説明を省略する。
　本実施例１，２は、全ての点で例示であって制限的なものではないと考えるべきである。本発明の範囲は上述の説明ではなく請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
　本発明は、テレビジョン受像機、パーソナルコンピュータ等に使用される液晶表示装置及び有機ＥＬ表示装置等に利用することができる。
　１，１ａ　データ送受信装置
　２，２ａ　データ送信部
　３　データ受信部
　４　データ生成部
　５　位相調整部
　６　波形等化部（強調処理部）
　７，７ａ　制御部
　８　データ同期部
　９　位相比較部（出力部）
　１０　ジッタ検出部（出力部）
　１１　データ伝送部
　１２　表示画面（表示部）
　１３　パルスゲート
　１４，１５　Ｄ型フリップフロップ
　１６　論理積ゲート
　１７　論理和ゲート
　１８　ＦＥＴ
　１９　インピーダンス変換アンプ
　２０　コンデンサ
　２１　抵抗

Claims (3)

  1. 　クロック信号、及び該クロック信号に同期したデータ信号を生成するデータ生成部と、
    　該データ生成部が生成したクロック信号及びデータ信号を伝送するデータ伝送部と、
    　該データ伝送部が伝送したクロック信号及びデータ信号を受信し、該クロック信号の変化エッジに基づき前記データ信号がＨレベル又はＬレベルかを判定するデータ同期部と、
    　前記データ伝送部が伝送したクロック信号及びデータ信号の各変化エッジ間の位相誤差の絶対値を検出し、該絶対値に基づくジッタ信号を出力する出力部と、
    　該出力部が出力したジッタ信号が最小となるように、前記データ生成部が生成したデータ信号の高域周波数強調度を調整する波形制御信号を出力する制御部と、
    　該制御部が出力した波形制御信号に基づき前記データ信号を高域周波数強調処理する強調処理部と
    を備えることを特徴とするデータ送受信装置。
  2. 　前記データ生成部が生成したクロック信号及びデータ信号間の位相を調整する位相調整部を更に備え、
    　前記制御部は、前記ジッタ信号が最小となるように、前記位相調整部が位相を調整する為の位相制御信号を更に出力するように構成してある請求項１に記載のデータ送受信装置。
  3. 　請求項１又は２に記載されたデータ送受信装置と、
    　該データ送受信装置が送受信したデータ信号に基づく画像を表示する表示部と
    を備えることを特徴とする表示装置。
     
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339374A (ja) * 2000-05-29 2001-12-07 Hitachi Ltd ビット同期装置およびその方法
JP2007124130A (ja) * 2005-10-26 2007-05-17 Fuji Xerox Co Ltd 送信装置、受信装置、及び送受信装置
JP2015146536A (ja) * 2014-02-03 2015-08-13 富士通株式会社 情報処理システムおよびパラメータ調整方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339374A (ja) * 2000-05-29 2001-12-07 Hitachi Ltd ビット同期装置およびその方法
JP2007124130A (ja) * 2005-10-26 2007-05-17 Fuji Xerox Co Ltd 送信装置、受信装置、及び送受信装置
JP2015146536A (ja) * 2014-02-03 2015-08-13 富士通株式会社 情報処理システムおよびパラメータ調整方法

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