WO2017061191A1 - 固体撮像素子、固体撮像素子の駆動方法、及び、電子機器 - Google Patents

固体撮像素子、固体撮像素子の駆動方法、及び、電子機器 Download PDF

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Definitions

  • the present disclosure relates to a solid-state imaging device, a driving method of the solid-state imaging device, and an electronic device.
  • CMOS Complementary Metal Oxide Semiconductor
  • a CMOS image sensor has a configuration in which a digital circuit section that performs video signal processing and the like by digital processing is mounted on the same chip (semiconductor substrate) as an analog circuit section that includes a pixel array section and an A / D converter. is there.
  • a digital circuit section that performs video signal processing and the like by digital processing is mounted on the same chip (semiconductor substrate) as an analog circuit section that includes a pixel array section and an A / D converter. is there.
  • digital noise caused by fluctuations in the power supply / ground potential during circuit operation of the digital circuit unit adversely affects the circuit operation of the analog circuit unit.
  • the image quality may deteriorate.
  • the signal processing in the digital circuit unit is performed to read the signal from the pixel by increasing the speed of the clock pulse during the signal processing in the digital circuit unit. This was done within a horizontal blanking period (see, for example, Patent Document 1).
  • the digital circuit unit is not configured to be mounted on the same chip as the analog circuit unit, but in order to avoid image quality degradation caused by digital noise, the digital circuit unit is started up in a pseudo manner before the analog circuit unit is started up. (For example, refer to Patent Document 2).
  • the horizontal synchronization period serving as a reference for operation timing is shortened, and accordingly, the horizontal blanking period during which no signal is read is also shortened. If the horizontal blanking period becomes extremely short, in the case of the conventional technique described in Patent Document 1, it becomes difficult to perform signal processing in the digital circuit section within the horizontal blanking period. Further, in the case of the conventional technique described in Patent Document 2, since the digital circuit unit is activated in a pseudo manner so as to cover the reading operation during the horizontal synchronization period, the pseudo activation operation increases power consumption. Will be invited.
  • the present disclosure relates to a solid-state imaging device capable of avoiding deterioration in image quality due to digital noise regardless of the length of the horizontal blanking period and without increasing power consumption, a driving method of the solid-state imaging device, and the solid state It is an object to provide an electronic device having an imaging element.
  • a solid-state imaging device includes: An analog circuit unit for reading out pixel signals from unit pixels and performing A / D conversion processing; A digital circuit unit that performs signal output processing for outputting pixel data after A / D conversion processing, in parallel with readout of pixel signals and A / D conversion processing; A control unit that executes processing of the digital circuit unit over a period from the processing start timing of the analog circuit unit to the processing end timing while controlling the speed of the clock serving as a reference of the operation of the digital circuit unit; Is provided.
  • the electronic device for achieving the above object includes the solid-state imaging device having the above configuration.
  • a method for driving a solid-state imaging device for achieving the above object is as follows.
  • the processing of the digital circuit unit is executed over a period from the processing start timing to the processing end timing of the analog circuit unit while controlling the speed of the clock serving as a reference for the operation of the digital circuit unit.
  • An analog circuit unit having an A / D converter including a comparator for comparing the pixel signal and the reference signal, reading out the pixel signal from the unit pixel, and performing A / D conversion processing;
  • a digital circuit unit that performs signal output processing for outputting pixel data after A / D conversion processing, in parallel with readout of pixel signals and A / D conversion processing;
  • a control unit that supplies a clock serving as a reference of operation to the digital circuit unit during at least one of a reset period of the comparator and an A / D conversion period of the pixel signal; Is provided.
  • an electronic apparatus according to the second aspect of the present disclosure for achieving the above object includes the solid-state imaging element having the above configuration.
  • a method for driving a solid-state imaging device for achieving the above object is as follows.
  • An analog circuit unit having an A / D converter including a comparator for comparing the pixel signal and the reference signal, reading out the pixel signal from the unit pixel, and performing A / D conversion processing;
  • a digital circuit unit that performs signal output processing for outputting pixel data after A / D conversion processing, in parallel with readout of pixel signals and A / D conversion processing;
  • In driving a solid-state imaging device comprising In at least one of the reset period of the comparator and the A / D conversion period of the pixel signal, a clock serving as an operation reference is supplied to the digital circuit portion.
  • FIG. 1 is a system configuration diagram illustrating an outline of a configuration of a CMOS image sensor which is a solid-state imaging device of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of a unit pixel.
  • FIG. 3A is a block diagram illustrating an example of a configuration of a comparator in a single slope type A / D converter, and
  • FIG. 3B is a circuit diagram illustrating an example of a partial circuit configuration of the comparator.
  • FIG. 4 is a timing waveform diagram for explaining the basic circuit operation of the CMOS image sensor.
  • FIG. 5 is a timing waveform diagram for explaining the circuit operation according to the first embodiment.
  • FIG. 1 is a system configuration diagram illustrating an outline of a configuration of a CMOS image sensor which is a solid-state imaging device of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of a unit pixel.
  • FIG. 3A is a block
  • FIG. 6 is a timing waveform diagram for explaining a circuit operation according to the first example of the second embodiment.
  • FIG. 7 is a timing waveform diagram for explaining a circuit operation according to the second example of the second embodiment.
  • FIG. 8 is a timing waveform diagram for explaining a circuit operation according to Example 3 of the second embodiment.
  • FIG. 9 is a timing waveform diagram for explaining a circuit operation according to the fourth example of the second embodiment.
  • FIG. 10 is a system configuration diagram illustrating an outline of a configuration of the electronic device of the present disclosure.
  • the control unit controls the speed of the clock by thinning out a clock that is a reference for the operation of the digital circuit unit. It can be configured.
  • the reset component and the signal component that are read out in time series as pixel signals from the unit pixel It can be set as the structure which performs an A / D conversion process.
  • the control unit is configured to supply a clock to the digital circuit unit during at least one of the reset period of the comparator, the A / D conversion period of the reset component, and the A / D conversion period of the signal component. be able to.
  • the A / D of the reset component is excluded from the control unit except for the reset period of the comparator.
  • a clock can be supplied to the digital circuit portion during at least one of the conversion period and the signal component.
  • the control unit is configured to supply a clock to the digital circuit unit during one of the A / D conversion period and the signal component of the reset component, and perform a dummy clock operation and a digital operation during the other period. can do.
  • FIG. 1 is a system configuration diagram illustrating an outline of a configuration of a CMOS image sensor according to the present disclosure.
  • the CMOS image sensor 10 includes a pixel array unit 11, a peripheral driving system, and a signal processing system.
  • a peripheral drive system and signal processing system for example, a row scanning unit 12, a column processing unit 13, a reference signal generation unit 14, a column scanning unit 15, a horizontal output line 16, a video signal processing unit 17, and output control.
  • a unit 18 and a timing control unit 19 are provided.
  • These drive system and signal processing system are integrated on the same semiconductor substrate (chip) 30 as the pixel array unit 11.
  • the timing control unit 19 includes, for example, a row scanning unit 12, a column processing unit 13, and a reference signal generation unit 14 based on a vertical synchronization signal VD, a horizontal synchronization signal HD, a master clock MCK, and the like that are input from the outside.
  • a clock signal, a control signal, or the like that is a reference for operations of the column scanning unit 15 and the output control unit 18 is generated.
  • Clock signals and control signals generated by the timing control unit 19 are driven by the row scanning unit 12, the column processing unit 13, the reference signal generation unit 14, the column scanning unit 15, the output control unit 18, and the like. Given as a signal.
  • the pixel array unit 11 generates photoelectric charges according to the amount of received light, and unit pixels (hereinafter also simply referred to as “pixels”) 20 each having a photoelectric conversion element to accumulate are arranged in a row direction and a column direction. That is, it is configured to be arranged in a matrix (two-dimensional matrix).
  • the row direction refers to the pixel arrangement direction in the pixel row
  • the column direction refers to the pixel arrangement direction in the pixel column.
  • row control lines 31 ( 31_1 to 31_m ) are wired in the row direction for each pixel row with respect to a pixel array of m rows and n columns, and column signal lines 32 are provided for each pixel column. ( 32_1 to 32_n ) are wired along the column direction.
  • the row control line 31 transmits a control signal for performing control when a signal is read from the unit pixel 20.
  • the row control line 31 is illustrated as one wiring, but the number is not limited to one.
  • One end of each of the row control lines 31_1 to 31_m is connected to each output end corresponding to each row of the row scanning unit 12.
  • the row scanning unit 12 includes a shift register, an address decoder, and the like, and drives each pixel 20 of the pixel array unit 11 at the same time or in units of rows.
  • the row scanning unit 12 generally has two scanning systems, a reading scanning system and a sweeping scanning system.
  • the readout scanning system In order to read out a signal from the unit pixel 20, the readout scanning system selectively scans the unit pixels 20 of the pixel array unit 11 in units of rows.
  • a signal read from the unit pixel 20 is an analog signal.
  • the sweep-out scanning system performs sweep-out scanning with respect to the readout row on which readout scanning is performed by the readout scanning system, preceding the readout scanning by a time corresponding to the shutter speed.
  • a so-called electronic shutter operation is performed by sweeping (resetting) unnecessary charges by the sweep scanning system.
  • the electronic shutter operation refers to an operation in which the photoelectric charge of the photoelectric conversion element is discarded and a new exposure is started (photocharge accumulation is started).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light received after the immediately preceding readout operation or electronic shutter operation.
  • a period from the read timing by the immediately preceding read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the photo charge exposure period in the unit pixel 20.
  • the column processing unit 13 is, for example, an A / D (analog / digital) provided with a one-to-one correspondence for each pixel column of the pixel array unit 11, that is, for each column signal line 32 ( 32_1 to 32_n ).
  • This is a signal processing unit having a converter 40 ( 40_1 to 40_n ).
  • the A / D converter 40 ( 40_1 to 40_n ) converts an analog signal (pixel signal) output from each unit pixel 20 of the pixel array unit 11 for each pixel column into a digital signal.
  • the reference signal generation unit 14 uses a reference signal V ref having a so-called ramp (RAMP) waveform (slope-shaped waveform) whose voltage value changes stepwise as time passes as a reference signal used for A / D conversion. Generate.
  • the reference signal generation unit 14 can be configured using, for example, a DAC (digital-analog conversion) circuit. However, the reference signal generation unit 14 is not limited to a configuration using a DAC circuit.
  • the reference signal generation unit 14 Under the control of the timing control unit 19, the reference signal generation unit 14 generates a ramp wave reference signal V ref as a reference signal based on the clock CK supplied from the timing control unit 19. Then, the reference signal generation unit 14 supplies the generated reference signal V ref to the A / D converters 40 _1 to 40 _n of the column processing unit 13.
  • the A / D converter 40_n includes a comparator (comparator) 41, an up / down counter (denoted as “U / DCNT” in the drawing) 42 that is a part of the counting means, and a latch circuit 43. It has a single slope type A / D converter configuration.
  • the comparator 41 receives the signal voltage Vout of the column signal line 32 — n corresponding to the pixel signal output from each unit pixel 20 in the n-th column of the pixel array unit 11 as a comparison input, and is supplied from the reference signal generation unit 14.
  • Ramp wave reference signal Vref is used as a reference input, and the two are compared. For example, when the reference signal V ref is larger than the signal voltage V out , the comparator 41 has the output V co in the first state (for example, high level), and the reference signal V ref is equal to or lower than the signal voltage V out. At this time, the output V co is in the second state (for example, low level). Details of the configuration of the comparator 41 will be described later.
  • the timing control unit 19 supplies a clock (counter clock) CK to the up / down counter 42 at the same timing as the reference signal generation unit 14. Accordingly, the up / down counter 42 performs a down (DOWN) count or an up (UP) count in synchronization with the clock CK, so that the comparator 41 starts the comparison operation and ends the comparison operation. Measure the comparison period. Under the control of the timing control unit 19, the latch circuit 43 completes the counting result (counter output) of the up / down counter 42 when the counting operation of the up / down counter 42 for the unit pixel 20 in a certain pixel row is completed. Latch).
  • the comparator 41 performs a comparison operation.
  • the analog signal is converted into digital data and stored in the latch circuit 43 by performing a counting operation over a period from the start of the comparison operation in the comparator 41 to the end of the comparison operation. Is done.
  • the column scanning unit 15 includes a shift register, an address decoder, and the like, and controls column addresses and column scanning of the A / D converters 40_1 to 40_n in the column processing unit 13. Under the control of the column scanning unit 15, it is A / D converted by each A / D converter 40 _1 ⁇ 40 _n, latched in the latch circuit 43 of the A / D converters 40 _1 ⁇ 40 _n digital Data is sequentially read out to the horizontal output line 16 and is horizontally transferred to the video signal processing unit 17 through the horizontal output line 16.
  • the video signal processing unit 17 performs predetermined signal processing on the digital data (video signal) read and transferred from the latch circuits 43 of the A / D converters 40 _1 to 40 _n , and then outputs the output terminal.
  • the image data is output from 33 to outside the chip (semiconductor substrate) 30.
  • the output control unit 18 controls the timing of the column scanning unit 15 and the video signal processing unit 17 constituting the data output unit under the control of the timing control unit 19, that is, horizontal transfer of digital data or video by the column scanning unit 15. Signal processing timing control by the signal processing unit 17 is performed. Specifically, the output control unit 18 gives, for example, a horizontal transfer start signal and a horizontal transfer clock HCLK to the column scanning unit 15. Details of the timing control of the timing control unit 19 will be described later.
  • the CMOS image sensor 10 equipped with the above-described column parallel A / DC, the pixel array unit 11 and the column processing unit 13 (actually, up to the down / up counters 42 of the A / D converters 40_1 to 40_n ). Is an analog circuit section. Further, the column scanning unit 15 and the video signal processing unit 17 are digital circuit units. That is, the CMOS image sensor 10 has a configuration in which an analog circuit portion and a digital circuit portion are mixedly mounted on the same chip (semiconductor substrate) 30.
  • the column processing unit 13 has an example in which the A / D converter 40 is provided with a one-to-one correspondence for each column signal line 32 (each pixel column).
  • the A / D converter 40 is not restricted to arrangement
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of the unit pixel 20.
  • the unit pixel 20 includes, for example, a photodiode (PD) 21 as a photoelectric conversion element.
  • the unit pixel 20 includes, for example, a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25.
  • N-type MOSFETs are used as the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25.
  • the combination of the conductivity types of the four transistors 22 to 25 illustrated here is merely an example, and is not limited to these combinations.
  • a plurality of control lines 311, 312, and 313 are wired in common to the pixels in the same pixel row as the above-described row control lines 31 (31 _ 1 to 31 _m ) for the unit pixel 20.
  • the plurality of control lines 311, 312, 313 are connected to the output end corresponding to each pixel row of the row scanning unit 12 in units of pixel rows.
  • the row scanning unit 12 appropriately outputs a transfer signal TRG, a reset signal RST, and a selection signal SEL to the plurality of control lines 311, 312, and 313.
  • the photodiode 21 has an anode electrode connected to a low-potential-side power source (for example, ground), and photoelectrically converts received light into photocharge (here, photoelectrons) having a charge amount corresponding to the amount of light. Accumulate charge.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 through the transfer transistor 22.
  • a region electrically connected to the gate electrode of the amplification transistor 24 is a charge detection unit 26 that converts a charge into a voltage.
  • the charge detection unit 26 is referred to as an FD (floating diffusion / floating diffusion region / impurity diffusion region) unit 26.
  • the transfer transistor 22 is connected between the cathode electrode of the photodiode 21 and the FD portion 26.
  • a transfer signal TRG in which a high level (for example, V dd level) is active (hereinafter referred to as “High active”) is applied to the gate electrode of the transfer transistor 22 from the row scanning unit 12 through the control line 311.
  • the transfer transistor 22 is turned on in response to the transfer signal TRG, and thus photoelectrically converted by the photodiode 21 and transfers the accumulated photocharge to the FD unit 26.
  • the reset transistor 23 has a drain electrode connected to the power supply line 34 having the voltage V dd and a source electrode connected to the FD unit 26.
  • a high active reset signal RST is applied to the gate electrode of the reset transistor 23 from the row scanning unit 12 through the control line 312.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the FD unit 26 by discarding the electric charge of the FD unit 26 to the power supply line 34.
  • the amplification transistor 24 has a gate electrode connected to the FD section 26 and a drain electrode connected to the power supply line 34.
  • the amplification transistor 24 serves as an input section of a source follower that is a readout circuit that reads a signal obtained by photoelectric conversion at the photodiode 21. That is, the amplifying transistor 24 forms a source follower with a current source 35 connected to one end of the column signal line 32 by connecting the source electrode to the column signal line 32 via the selection transistor 25.
  • the selection transistor 25 has a drain electrode connected to the source electrode of the amplification transistor 24 and a source electrode connected to the column signal line 32.
  • a high active selection signal SEL is supplied from the row scanning unit 12 through the control line 313 to the gate electrode of the selection transistor 25.
  • the selection transistor 25 becomes conductive in response to the selection signal SEL, and transmits the signal output from the amplification transistor 24 to the column signal line 32 with the unit pixel 20 selected.
  • the selection transistor 25 may have a circuit configuration connected between the power supply line 34 and the drain electrode of the amplification transistor 24.
  • a 4Tr configuration including the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, that is, four transistors (Tr) is given as an example.
  • the selection transistor 25 may be omitted, and a 3Tr configuration in which the amplification transistor 24 has the function of the selection transistor 25 may be used, or a configuration in which the number of transistors is increased as necessary.
  • the comparator 41 includes a voltage-current conversion amplifier 411, and includes a non-inverting (+) input terminal and an inverting ( ⁇ ) input terminal of the voltage-current conversion amplifier 411 and two input terminals 44 and 45.
  • the sampling capacitors 412 and 413 are connected between them.
  • An amplifier 414 is disposed following the voltage-current conversion amplifier 411.
  • the reference signal V ref generated by the reference signal generator 14 is input to one input terminal 44 as the input signal IN1. Supplied. Further, the pixel signal read from the unit pixel 20 is supplied to the other input terminal 45 through the column signal line 32.
  • the comparator 41 includes differential pair transistors Q n1 and Q n2 made of N-type MOSFETs, and the source common connection node N of the differential pair transistors Q n1 and Q n2 is connected to the low potential side via the current source transistor Q n3. It is configured to be connected to a power source.
  • a bias voltage V G is applied to the gate electrode of the current source transistor Q n3 .
  • P-type MOS transistors Q p1 and Q p2 constituting a current mirror circuit are provided on the high potential side power supply side (voltage VDD power supply line 46 side) of the differential pair transistors Q n1 and Q n2 .
  • P-type MOS transistors Q p3 and Q p4 functioning as auto-zero switches are connected between the gate electrodes and the drain electrodes of the N-type MOS transistors Q n1 and Q n2 .
  • the reset signal PAZ of the comparator 41 is applied to the gate electrodes of the P-type MOS transistors Q p3 and Q p4 .
  • the comparator 41 performs an auto-zero operation by applying the reset signal PAZ to the P-type MOS transistors Q p3 and Q p4 as auto-zero switches.
  • the “auto-zero operation” is an initialization operation for determining the operating point of the comparator 41 for each pixel column, that is, a reset operation for determining the reference level of the comparator 41.
  • CDS processing In the CMOS image sensor 10, a process for removing noise during the reset operation, specifically, a noise removal process by correlated double sampling (CDS) is performed. From the unit pixel 20, for example, the reset component V rst and the signal component V sig are read out in time series as pixel signals.
  • the reset component V rst corresponds to the potential of the FD unit 26 when the FD unit 26 is reset to the power supply voltage V dd .
  • the signal component V sig corresponds to the potential of the FD unit 26 when the charge accumulated in the photodiode 21 is transferred to the FD unit 26.
  • the unit pixel 20 At the beginning of the horizontal synchronization period, which is one period of the horizontal synchronization signal HD, the unit pixel 20 first outputs a reset component V rst by scanning by the row scanning unit 12.
  • the reference signal generator 14 outputs a voltage V 0 for resetting the comparator 41.
  • the reset signal PAZ is output from the timing control unit 19 at a timing when the voltage V 0 output from the reference signal generation unit 14 is stabilized.
  • the comparator 41 determines auto-zero for determining the reference level. Operation (reset operation) is performed.
  • the counter clock CK is input from the timing control unit 19 to the up / down counter 42, and at the same time, the slope-shaped reference signal V ref is input from the reference signal generation unit 14 to the comparator 41.
  • the up / down counter 42 first performs a down-count operation.
  • the comparator 41 compares the slope-like reference signal V ref with the reset component V rst from the unit pixel 20 based on the voltage of the auto-zero operation, and changes the logic of the comparator output V co at the timing when they match.
  • the up / down counter 42 stops the downcounting operation.
  • the output (counter output) of the up / down counter 42 at this time is a value obtained by A / D converting the reset component V rst .
  • the unit pixel 20 outputs the signal component V sig by scanning by the row scanning unit 12.
  • the output of the reference signal generation unit 14 returns to the initial voltage level when the reset component V rst is A / D converted.
  • the counter clock CK is input from the timing control unit 19 to the up / down counter 42, and at the same time, the reference signal V from the reference signal generation unit 14 to the comparator 41 is a sloped reference signal V. ref is input.
  • the up / down counter 42 In response to the input of the counter clock CK, the up / down counter 42 performs an up-count operation. Switching of the down count operation / up count operation of the up / down counter 42 is executed under the control of the timing control unit 19.
  • the comparator 41 compares the slope-shaped reference signal V ref with the signal component V sig from the unit pixel 20, and changes the logic of the comparator output V co at the timing when they match.
  • the up / down counter 42 stops the upcounting operation.
  • the counter output at this time is a value obtained by A / D converting the signal component V sig .
  • the column processing unit 13 executes the CDS process during the A / D conversion process. That is, the up / down counter 42 is used as means for measuring the comparison period from the start to the end of the comparison operation in the comparator 41. In the measurement operation, the up / down counter 42 counts down the reset component V rst and the reset component V rst , for example, for the reset component V rst and the signal component V sig read out from the unit pixel 20 in time series. The signal component V sig is up-counted. By this down count / up count operation, a difference between the signal component V sig and the reset component V rst can be obtained. As a result, the column processing unit 13 performs noise removal by the CDS process during the A / D conversion process.
  • the A / D converter 40 ( 40_1 to 40_n ) further includes a latch circuit 43, so that a pipeline operation is performed.
  • the “pipeline operation” is an operation in which signal reading and A / D conversion processing in the analog circuit unit and signal output processing including horizontal transfer in the digital circuit unit are performed in parallel. That is, in the pipeline operation, in parallel (simultaneously) with a series of readout operations for reading out a pixel signal of a pixel row and performing A / D conversion, after the A / D conversion processing of the pixel row immediately before the pixel row. The operation of outputting the image data (horizontal transfer operation) is performed.
  • the A / D converter 40 ( 40_1 to 40_n ) receives a latch / horizontal transfer start signal from each timing circuit 19 to each latch circuit 43.
  • each latch circuit 43 latches the counter output of each up / down counter 42.
  • the output control unit 18 supplies the horizontal transfer clock H CLK to the column scanning unit 15 and the video signal processing unit 17.
  • the column scanning unit 15 sequentially selects the latch circuit 43 of each pixel column, and reads the data latched by the latch circuit 43 to the horizontal output line 16.
  • the video signal processing unit 17 performs predetermined signal processing on the data read out to the horizontal output line 16 and then outputs it to the outside of the chip 30.
  • a pipe that simultaneously performs signal output (horizontal transfer) after A / D conversion processing of the previous pixel row while reading out pixel signals of a certain pixel row and performing A / D conversion processing.
  • the signal output is not included in most of the horizontal synchronization period as a reference of the operation timing, and it can be assigned to the read operation.
  • the horizontal synchronization period is shortened, so that the necessity for pipeline operation is high.
  • the CMOS image sensor 10 performing the pipeline operation can achieve a high frame rate and multi-gradation of A / D conversion.
  • a clock that is a reference for the operation of the digital circuit unit including the column scanning unit 15 and the video signal processing unit 17, specifically, the analog signal while controlling the speed (frequency) of the horizontal transfer clock HCLK.
  • the processing of the digital circuit unit is executed over a period from the processing start timing of the circuit unit to the processing end timing. This control is executed by the output control unit 18.
  • the output control unit 18 prevents the signal output (horizontal transfer) of the digital circuit unit from ending during the operation period of the analog circuit unit in which reading and A / D conversion are performed in the horizontal synchronization period.
  • the horizontal transfer clock H CLK is controlled to reduce the speed (frequency), preferably uniformly.
  • slow down the horizontal transfer clock H CLK is that it slows the speed of the horizontal transfer clock H CLK than when not take this method.
  • FIG. 5 is a timing waveform diagram for explaining the circuit operation according to the first embodiment.
  • the horizontal transfer clock H CLK is intermittently thinned to uniformly reduce the frequency of the horizontal transfer clock H CLK .
  • the method of reducing the frequency of the horizontal transfer clock H CLK is not limited to intermittent thinning, and the horizontal transfer clock H CLK may be thinned uniformly throughout the horizontal synchronization period.
  • a clock frequency divider such as a PLL (Phase Locked Loop) circuit is used to divide the frequency by a division ratio that is not an integer ratio so as to cover the A / D conversion period. Also good. Further, it is possible to set the frequency to be assigned to the horizontal transfer not only in the A / D conversion period but also in the entire horizontal synchronization period.
  • PLL Phase Locked Loop
  • the operation of the digital circuit section is performed during the readout period of the pixel signal.
  • a large change in current consumption does not occur.
  • the processing of the digital circuit section is not executed within the horizontal blanking period, it occurs due to the potential fluctuation of the power supply / ground during the circuit operation of the digital circuit section, regardless of the length of the horizontal blanking period. Image quality degradation due to digital noise can be avoided. Further, since the speed of the horizontal transfer clock HCLK is reduced compared to the case where this method is not adopted, the power consumption does not increase.
  • the number of digital circuit units that operate is reduced before the start of horizontal transfer or during a period in which there is no horizontal transfer clock H CLK after the end of horizontal transfer. Power consumption is small, and power consumption for operation occurs during horizontal transfer. If the horizontal transfer clock H CLK is thinned, the current consumption is reduced by that amount. However, when the digital circuit portion is large and the clock thinning period is short, the ratio of the regions that are actually activated / deactivated. In addition, due to the time constant of the power supply line of the chip 30 or the like, the power consumption is not reduced to that when the horizontal transfer clock HCLK is completely stopped.
  • the CMOS image sensor 10 in which the analog circuit unit and the digital circuit unit are mixedly mounted on the chip 30, the change in the power consumption in the digital circuit unit is more or less changed via the power supply line and the signal line of the digital circuit unit. Mixed in. The fact that the change in the power consumption in the digital circuit section is small indicates that the change in the noise component mixed in the analog circuit section is small.
  • the reference level of the comparator 41 in a certain horizontal synchronization period is adjusted in the auto-zero period, and the A / D conversion of the reset component V rst is performed in the reset component conversion period.
  • a / D conversion of the signal component V sig is performed in the signal component conversion period. If a large change occurs in the current consumption in the digital circuit section during the auto-zero period, and the accompanying power supply / ground potential fluctuations are mixed in the analog circuit section, the reference level of the comparator 41 is not set correctly. If the reference level of the comparator 41 is not set correctly, for example, the reference level such as the black level is shifted, or the linearity of the output signal with respect to the input signal is deteriorated.
  • the auto zero operation is performed at the same timing in parallel with the columns (pixel rows).
  • the nonuniformity of the reference level setting appears as vertical stripe-like image quality deterioration or horizontal shading-like image quality deterioration.
  • the auto zero period (reset period) for determining the reference level of the comparator 41, the reset component conversion period for performing A / D conversion of the reset component V rst , and the A / D conversion of the signal component V sig If a large change in current consumption occurs during the signal component conversion period for performing the image quality, the image quality deteriorates. Therefore, in the second embodiment, with respect to the digital circuit unit, it is horizontal in at least one of the auto zero period and the A / D conversion period (reset component conversion period and signal component conversion period) of the pixel signal related to image quality degradation.
  • the transfer clock H CLK is supplied. This control is executed by the output control unit 18.
  • the horizontal transfer clock HCLK is supplied to the digital circuit unit during at least one of the auto-zero period and the A / D conversion period (reset component conversion period and signal component conversion period) of the pixel signal, and horizontal transfer is performed.
  • the horizontal transfer period By completing (signal output), the following actions and effects can be obtained.
  • the horizontal transfer clock HCLK is not supplied to the digital circuit unit during a period other than the period during which horizontal transfer is performed, power consumption does not increase. Specific examples of the second embodiment will be described below.
  • the horizontal transfer clock HCLK is supplied to the digital circuit unit during the auto-zero period, the reset component conversion period, and the signal component conversion period related to image quality degradation, and the horizontal transfer clock is used in other periods. Do not supply H CLK .
  • This control is executed by the output control unit 18.
  • FIG. 6 is a timing waveform diagram for explaining the circuit operation according to the first embodiment.
  • the horizontal transfer clock HCLK is supplied to the digital circuit unit during the auto-zero period, the reset component conversion period, and the signal component conversion period, and the horizontal transfer is completed in these periods.
  • a large change in current consumption that occurs at the start or end of the operation of the digital circuit section does not occur.
  • the horizontal transfer clock HCLK is not supplied to the digital circuit unit except for the auto-zero period, the reset component conversion period, and the signal component conversion period, the power consumption does not increase.
  • each A / D conversion timing may differ depending on the mode.
  • the combination of the clock thinning control according to the first embodiment and the control for performing horizontal transfer in the period that is the point of the second embodiment, that is, the auto-zero period, the reset component conversion period, and the signal component conversion period is A / You may make it implement for every mode of D conversion.
  • control may be performed so that any one of the auto-zero period, the reset component conversion period, and the signal component conversion period covers a part. In this way, by selecting the speed (frequency) of the horizontal transfer clock HCLK and the period during which horizontal transfer is performed according to the A / D conversion mode, the A / D conversion timings of a plurality of gradations are selected. It can correspond to.
  • the second embodiment is a modification of the first embodiment.
  • the horizontal transfer clock HCLK is supplied to the digital circuit unit during all of the auto-zero period, the reset component conversion period, and the signal component conversion period, and horizontal transfer (signal output) is performed during these periods.
  • the present embodiment is an example in the case of a clock frequency or a horizontal transfer amount at which horizontal transfer is completed in the reset component conversion period and the signal component conversion period. That is, in the second embodiment, the auto zero period is excluded from the period for performing horizontal transfer.
  • This control is executed by the output control unit 18.
  • FIG. 7 is a timing waveform diagram for explaining the circuit operation according to the second embodiment.
  • the auto zero period is an important period for determining the reference level of the comparator 41. Therefore, when the auto zero period can be excluded from the period for performing horizontal transfer, it is desirable to exclude the auto zero period with high priority. Thus, by excluding the auto-zero period from the period for performing horizontal transfer, it is possible to prevent the influence of digital noise from affecting the auto-zero operation, so that the operation for determining the reference level of the comparator 41 is ensured. Will be able to do.
  • the third embodiment is a modification of the second embodiment.
  • the auto-zero period is excluded from the period for performing horizontal transfer.
  • the present embodiment is an example in the case of the clock frequency or horizontal transfer amount at which horizontal transfer is completed in the signal component conversion period. That is, in the third embodiment, the reset component conversion period is excluded from the period for performing horizontal transfer in addition to the auto-zero period.
  • This control is executed by the output control unit 18.
  • FIG. 8 is a timing waveform diagram for explaining the circuit operation according to the third embodiment.
  • the reset component conversion period is excluded from the horizontal transfer period, but the signal component conversion period may be excluded in addition to the auto-zero period.
  • the same operation and effect as in the case of performing horizontal transfer in the signal component conversion period can be obtained.
  • the fourth embodiment is a modification of the third embodiment.
  • dummy clock operation and digital operation are performed in the reset component conversion period in the case of the clock frequency or horizontal transfer amount in which horizontal transfer is completed in the signal component conversion period as in the third embodiment. .
  • This control is executed by the output control unit 18.
  • FIG. 9 is a timing waveform diagram for explaining the circuit operation according to the fourth embodiment.
  • the “dummy clock operation” is not a purpose of signal processing and outputting a video output of a normal image sensor, but a pseudo-generation that selectively generates power equivalent to power consumption in that case at a necessary timing. Operation.
  • the horizontal scanning operation is performed in the column scanning unit 15 and the video signal processing unit 17 as in the normal operation, but the output terminal 33 is controlled so that no signal is output outside the chip 30. Will do.
  • the third embodiment it is necessary to correct the black level offset due to the difference in the power consumption of the digital circuit section between the reset component conversion period and the signal component conversion period.
  • this embodiment by performing a dummy operation during the reset component conversion period, it is possible to match the power supply / ground state with the signal component conversion period. Can be avoided.
  • the dummy clock operation and digital operation may be performed in the signal component conversion period. Also in this case, since the power supply / ground state can be matched with the reset component conversion period, black shift can be avoided with minimum power consumption.
  • the CMOS image sensor 10 to which the first embodiment and the second embodiment are applied is exemplified by the flat structure shown in FIG. 1, but may be a laminated structure.
  • the “horizontal structure” means a peripheral circuit of the pixel array unit 11, that is, a driving unit that drives each pixel 20 of the pixel array unit 11, and a signal read from each pixel 20.
  • a signal processing unit that performs predetermined signal processing is arranged on the same chip 30 as the pixel array unit 11.
  • the “stacked structure” refers to a structure in which the pixel array unit 11 and its peripheral circuit are mounted on different chips and these chips are stacked.
  • the pixel structure that captures incident light of the CMOS image sensor 10 may be a front-illuminated pixel structure that captures incident light from the front side when the side on which the wiring layer is disposed is the front side, or the back surface.
  • a backside-illuminated pixel structure that captures from the side (the side opposite to the side on which the wiring layer is disposed) may be used.
  • a solid-state imaging device (CMOS image sensor) to which the technology of the present disclosure is applied is an imaging device such as a digital still camera or a video camera, a mobile terminal device having an imaging function such as a mobile phone, or a solid-state imaging device in an image reading unit. It can be used as an imaging unit (image capturing unit) in electronic devices such as copying machines using In some cases, the above-described module form mounted on an electronic device, that is, a camera module is used as an imaging device.
  • FIG. 10 is a system configuration diagram illustrating an outline of a configuration of the electronic device of the present disclosure.
  • an imaging apparatus will be described as an example of the electronic apparatus of the present disclosure.
  • an imaging apparatus 100 that is an example of the electronic apparatus of the present disclosure includes an optical system 101 including a lens group, an imaging unit 102, a DSP circuit 103 that is a camera signal processing unit, a frame memory 104, and a display device 105, a recording device 106, an operation system 107, a power supply system 108, and the like.
  • the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via a bus line 109.
  • the optical system 101 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging unit 102.
  • the imaging unit 102 converts the amount of incident light imaged on the imaging surface by the optical system 101 into an electrical signal for each pixel and outputs the electrical signal as a pixel signal.
  • the imaging unit 102 the CMOS image sensor 10 according to each of the above-described embodiments can be used.
  • the DSP circuit 103 performs general camera signal processing, such as white balance processing, demosaic processing, and gamma correction processing.
  • the frame memory 104 is appropriately used for storing data during the signal processing in the DSP circuit 103.
  • the display device 105 includes a panel type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the imaging unit 102.
  • the recording device 106 records the moving image or the still image captured by the imaging unit 102 on a recording medium such as a portable semiconductor memory, an optical disc, or an HDD (Hard Disk Drive).
  • the operation system 107 issues operation commands for various functions of the imaging apparatus 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power supplies serving as operation power for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the following operations and effects can be obtained by using the CMOS image sensor 10 according to each of the above-described embodiments as the imaging unit 102. . That is, according to the circuit operation according to the first and second embodiments, it is possible to avoid image quality degradation due to digital noise without increasing power consumption. Therefore, according to the CMOS image sensor 10 to which the circuit operation according to the first and second embodiments is applied, it is possible to contribute to high image quality of the electronic device with low power consumption.
  • this indication can also take the following structures.
  • a solid-state imaging device A solid-state imaging device.
  • the control unit controls the speed of the clock by thinning out a clock that is a reference for the operation of the digital circuit unit.
  • the solid-state imaging device according to [1] above.
  • An analog circuit unit that reads out pixel signals from unit pixels and performs A / D conversion processing;
  • a digital circuit unit that performs signal output processing for outputting pixel data after A / D conversion processing, in parallel with readout of pixel signals and A / D conversion processing;
  • driving a solid-state imaging device comprising While controlling the speed of the clock serving as a reference for the operation of the digital circuit unit, the processing of the digital circuit unit is executed over a period from the processing start timing of the analog circuit unit to the processing end timing.
  • a method for driving a solid-state imaging device In driving a solid-state imaging device comprising While controlling the speed of the clock serving as a reference for the operation of the digital circuit unit, the processing of the digital circuit unit is executed over a period from the processing start timing of the analog circuit unit to the processing end timing.
  • An analog circuit unit that reads out pixel signals from unit pixels and performs A / D conversion processing;
  • a digital circuit unit that performs signal output processing for outputting pixel data after A / D conversion processing, in parallel with readout of pixel signals and A / D conversion processing;
  • a control unit that executes processing of the digital circuit unit over a period from the processing start timing of the analog circuit unit to the processing end timing while controlling the speed of the clock serving as a reference of the operation of the digital circuit unit;
  • An electronic apparatus having a solid-state imaging device.
  • An analog circuit unit that includes an A / D converter including a comparator that compares the pixel signal and the reference signal, reads the pixel signal from the unit pixel, and performs A / D conversion processing; A digital circuit unit that performs signal output processing for outputting pixel data after A / D conversion processing, in parallel with readout of pixel signals and A / D conversion processing; A control unit that supplies a clock serving as a reference of operation to the digital circuit unit during at least one of a reset period of the comparator and an A / D conversion period of the pixel signal; A solid-state imaging device.
  • the analog circuit unit performs an A / D conversion process on the reset component and the signal component read out in time series from the unit pixel as a pixel signal
  • the control unit supplies a clock to the digital circuit unit in at least one of a reset period of the comparator, an A / D conversion period of the reset component, and an A / D conversion period of the signal component.
  • the solid-state imaging device according to [5] above.
  • the control unit supplies a clock to the digital circuit unit in at least one of the A / D conversion period and the signal component of the reset component, excluding the reset period of the comparator.
  • the control unit supplies a clock to the digital circuit unit in one period of the A / D conversion period and the signal component of the reset component, and performs a dummy clock operation and a digital operation in the other period.
  • the solid-state imaging device according to [7] above.
  • An analog circuit unit that includes an A / D converter including a comparator that compares the pixel signal and the reference signal, reads out the pixel signal from the unit pixel, and performs A / D conversion processing;
  • a digital circuit unit that performs signal output processing for outputting pixel data after A / D conversion processing, in parallel with readout of pixel signals and A / D conversion processing;
  • a clock serving as a reference for operation is supplied to the digital circuit unit in at least one of a reset period of the comparator and an A / D conversion period of the pixel signal;
  • a method for driving a solid-state imaging device In driving a solid-state imaging device comprising A clock serving as a reference for operation is supplied to the digital circuit unit in at least one of a reset period of the comparator and an A / D conversion period of the pixel signal;
  • An analog circuit unit that includes an A / D converter including a comparator that compares a pixel signal and a reference signal, reads a pixel signal from a unit pixel, and performs A / D conversion processing; A digital circuit unit that performs signal output processing for outputting pixel data after A / D conversion processing, in parallel with readout of pixel signals and A / D conversion processing; A control unit that supplies a clock serving as a reference of operation to the digital circuit unit during at least one of a reset period of the comparator and an A / D conversion period of the pixel signal; An electronic apparatus having a solid-state imaging device.
  • SYMBOLS 10 CMOS image sensor, 11 ... Pixel array part, 12 ... Row scanning part, 13 ... Column processing part, 14 ... Reference signal generation part, 15 ... Column scanning part, 16 & Horizontal output line, 17 ... Video signal processing unit, 18 ... Output control unit, 19 ... Timing control unit, 20 ... Unit pixel, 21 ... Photodiode (PD), 22 ... Transfer transistor, 23 ... Reset transistor, 24 ... Amplification transistor, 25 ... Select transistor, 26 ... FD section (charge detection section), 30 ... Semiconductor substrate, 31 ( 31_1) ⁇ 31 _m) ...

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Abstract

本開示の固体撮像素子は、単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、デジタル回路部の動作の基準となるクロックの速度を制御しつつ、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させる制御部と、を備える。

Description

固体撮像素子、固体撮像素子の駆動方法、及び、電子機器
　本開示は、固体撮像素子、固体撮像素子の駆動方法、及び、電子機器に関する。
　固体撮像素子として、例えば、ＣＣＤイメージセンサ（ＣＣＤ（Charge Coupled Device）型固体撮像素子）や、ＣＭＯＳイメージセンサ（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型固体撮像素子）が知られている。そして、近年、小型化や消費電力等の観点から、ＣＭＯＳ型固体撮像素子が注目されている。
　ＣＭＯＳイメージセンサには、映像信号の処理等をデジタル処理で行うデジタル回路部が、画素アレイ部及びＡ／Ｄ変換器を含むアナログ回路部と同じチップ（半導体基板）に混載された構成のものがある。このように、デジタル回路部をアナログ回路部と同じチップに混載させると、デジタル回路部の回路動作時の電源・グランドの電位変動などに起因するデジタルノイズがアナログ回路部の回路動作に悪影響を与え、画質が劣化する場合がある。
　このデジタルノイズに起因する画質劣化を回避するために、従来は、デジタル回路部での信号処理時にクロックパルスのスピードを上げることにより、デジタル回路部での信号処理を、画素からの信号読出しを行わない水平ブランキング期間内に行うようにしていた（例えば、特許文献１参照）。また、デジタル回路部をアナログ回路部と同じチップに混載させた構成ではないが、デジタルノイズに起因する画質劣化を回避するために、アナログ回路部の起動開始前に疑似的にデジタル回路部の起動を開始するようにしていた（例えば、特許文献２参照）。
特開２００７－９６６３３号公報 特開２００９－１０５８５２号公報
　ところで、高フレームレートの映像信号に対応可能な固体撮像素子では、動作タイミングの基準となる水平同期期間が短くなり、それに伴って信号読出しを行わない水平ブランキング期間も短くなる。そして、水平ブランキング期間が極めて短くなると、特許文献１に記載の従来技術の場合、水平ブランキング期間内にデジタル回路部での信号処理を行うことが困難になる。また、特許文献２に記載の従来技術の場合、水平同期期間中の読出し動作をカバーするように疑似的にデジタル回路部の起動動作を行うことから、その疑似的な起動動作によって消費電力の増大を招くことになる。
　本開示は、水平ブランキング期間の長さに関係なく、また消費電力を増大させることなく、デジタルノイズに起因する画質劣化を回避可能な固体撮像素子、固体撮像素子の駆動方法、及び、当該固体撮像素子を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の第１態様に係る固体撮像素子は、
　単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
　デジタル回路部の動作の基準となるクロックの速度を制御しつつ、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させる制御部と、
　を備える。また、上記の目的を達成するための本開示の第１態様に係る電子機器は、上記の構成の固体撮像素子を有する。
　上記の目的を達成するための本開示の第１態様に係る固体撮像素子の駆動方法は、
　単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
　を備える固体撮像素子の駆動に当たって、
　デジタル回路部の動作の基準となるクロックの速度を制御しつつ、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させる。
　上記の目的を達成するための本開示の第２態様に係る固体撮像素子は、
　画素信号と基準信号とを比較する比較器を含むＡ／Ｄ変換器を有し、単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
　比較器のリセット期間及び画素信号のＡ／Ｄ変換期間の少なくとも一方の期間に、デジタル回路部に対して動作の基準となるクロックを供給する制御部と、
　を備える。また、上記の目的を達成するための本開示の第２態様に係る電子機器は、上記の構成の固体撮像素子を有する。
　上記の目的を達成するための本開示の第２態様に係る固体撮像素子の駆動方法は、
　画素信号と基準信号とを比較する比較器を含むＡ／Ｄ変換器を有し、単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
　を備える固体撮像素子の駆動に当たって、
　比較器のリセット期間及び画素信号のＡ／Ｄ変換期間の少なくとも一方の期間に、デジタル回路部に対して動作の基準となるクロックを供給する。
　本開示によれば、水平ブランキング期間の長さに関係なく、また消費電力を増大させることなく、デジタルノイズに起因する画質劣化を回避することができる。
　尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
図１は、本開示の固体撮像素子であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 図２は、単位画素の回路構成の一例を示す回路図である。 図３Ａは、シングルスロープ型のＡ／Ｄ変換器における比較器の構成の一例を示すブロック図であり、図３Ｂは、比較器の一部の回路構成の一例を示す回路図である。 図４は、ＣＭＯＳイメージセンサの基本的な回路動作を説明するためのタイミング波形図である。 図５は、第１実施形態に係る回路動作を説明するためのタイミング波形図である。 図６は、第２実施形態の実施例１に係る回路動作を説明するためのタイミング波形図である。 図７は、第２実施形態の実施例２に係る回路動作を説明するためのタイミング波形図である。 図８は、第２実施形態の実施例３に係る回路動作を説明するためのタイミング波形図である。 図９は、第２実施形態の実施例４に係る回路動作を説明するためのタイミング波形図である。 図１０は、本開示の電子機器の構成の概略を示すシステム構成図である。
　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
　１．本開示の固体撮像素子、その駆動方法、及び、電子機器、全般に関する説明
　２．本開示の固体撮像素子（ＣＭＯＳイメージセンサ）
　　２－１．システム構成
　　２－２．単位画素の回路構成
　　２－３．比較器の回路構成
　　２－４．ＣＭＯＳイメージセンサの基本的な回路動作
　３．第１実施形態
　４．第２実施形態
　　４－１．実施例１
　　４－２．実施例２（実施例１の変形例）
　　４－３．実施例３（実施例２の変形例）
　　４－４．実施例４（実施例３の変形例）
　５．変形例
　６．本開示の電子機器（撮像装置の例）
＜本開示の固体撮像素子、その駆動方法、及び、電子機器、全般に関する説明＞
　本開示の第１態様に係る固体撮像素子、その駆動方法、及び、電子機器にあっては、制御部について、デジタル回路部の動作の基準となるクロックを間引くことによって当該クロックの速度を制御する構成とすることができる。
　本開示の第２態様に係る固体撮像素子、その駆動方法、及び、電子機器にあっては、アナログ回路部について、単位画素から画素信号として時系列で読み出されるリセット成分と信号成分とに対してＡ／Ｄ変換処理を実行する構成とすることができる。このとき、制御部について、比較器のリセット期間、リセット成分のＡ／Ｄ変換期間及び信号成分のＡ／Ｄ変換期間の少なくとも一つの期間に、デジタル回路部に対してクロックを供給する構成とすることができる。
　上述した好ましい構成を含む本開示の第２態様に係る固体撮像素子、その駆動方法、及び、電子機器にあっては、制御部について、比較器のリセット期間を除いて、リセット成分のＡ／Ｄ変換期間及び信号成分の少なくとも一方の期間に、デジタル回路部に対してクロックを供給する構成とすることができる。更に、制御部について、リセット成分のＡ／Ｄ変換期間及び信号成分の一方の期間に、デジタル回路部に対してクロックを供給し、他方の期間でダミーのクロック動作とデジタル動作とを行う構成とすることができる。
＜本開示の固体撮像素子＞
　先ず、本開示の固体撮像素子であるＣＭＯＳイメージセンサの構成の概略について説明する。
［システム構成］
　図１は、本開示のＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。図１に示すように、本ＣＭＯＳイメージセンサ１０は、画素アレイ部１１と、その周辺の駆動系及び信号処理系を有する。本例では、周辺の駆動系や信号処理系として、例えば、行走査部１２、カラム処理部１３、参照信号生成部１４、列走査部１５、水平出力線１６、映像信号処理部１７、出力制御部１８、及び、タイミング制御部１９が設けられている。これらの駆動系及び信号処理系は、画素アレイ部１１と同一の半導体基板（チップ）３０上に集積されている。
　このシステム構成において、タイミング制御部１９は、例えば外部から入力される垂直同期信号ＶＤ、水平同期信号ＨＤ、マスタークロックＭＣＫ等に基づいて、行走査部１２、カラム処理部１３、参照信号生成部１４、列走査部１５、及び、出力制御部１８などの動作の基準となるクロック信号や制御信号などを生成する。タイミング制御部１９で生成されたクロック信号や制御信号などは、行走査部１２、カラム処理部１３、参照信号生成部１４、列走査部１５、及び、出力制御部１８などに対してそれらの駆動信号として与えられる。
　画素アレイ部１１は、受光した光量に応じた光電荷を生成し、かつ、蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）２０が行方向及び列方向に、即ち、行列状（２次元マトリクス状）に配置された構成となっている。ここで、行方向とは画素行における画素の配列方向を言い、列方向とは画素列における画素の配列方向を言う。
　この画素アレイ部１１において、ｍ行ｎ列の画素配列に対して、画素行毎に行制御線３１（３１_1～３１_m）が行方向に沿って配線され、画素列毎に列信号線３２（３２_1～３２_n）が列方向に沿って配線されている。行制御線３１は、単位画素２０から信号を読み出す際の制御を行うための制御信号を伝送する。図１では、行制御線３１について１本の配線として図示しているが、１本に限られるものではない。行制御線３１_1～３１_mの各一端は、行走査部１２の各行に対応した各出力端に接続されている。
　行走査部１２は、シフトレジスタやアドレスデコーダなどによって構成されており、画素アレイ部１１の各画素２０を全画素同時あるいは行単位等で駆動する。この行走査部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。読出し走査系は、単位画素２０から信号を読み出すために、画素アレイ部１１の単位画素２０を行単位で順に選択走査する。単位画素２０から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の単位画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系によって不要電荷を掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素２０における光電荷の露光期間となる。
　カラム処理部１３は、例えば、画素アレイ部１１の画素列毎、即ち、列信号線３２（３２_1～３２_n）毎に１対１の対応関係をもって設けられたＡ／Ｄ（アナログ／デジタル）変換器４０（４０_1～４０_n）を有する信号処理部である。Ａ／Ｄ変換器４０（４０_1～４０_n）は、画素アレイ部１１の各単位画素２０から画素列毎に出力されるアナログ信号（画素信号）をデジタル信号に変換する。
　参照信号生成部１４は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形（スロープ状の波形）の参照信号Ｖrefを、Ａ／Ｄ変換に用いる基準信号として生成する。参照信号生成部１４については、例えば、ＤＡＣ（デジタル－アナログ変換）回路を用いて構成することができる。但し、参照信号生成部１４としては、ＤＡＣ回路を用いた構成のものに限られるものではない。
　参照信号生成部１４は、タイミング制御部１９による制御の下に、当該タイミング制御部１９から与えられるクロックＣＫに基づいてランプ波の参照信号Ｖrefを基準信号として生成する。そして、参照信号生成部１４は、生成した参照信号Ｖrefをカラム処理部１３のＡ／Ｄ変換器４０_1～４０_nに対して供給する。
　Ａ／Ｄ変換器４０_1～４０_nは全て同じ構成となっている。ここでは、ｎ列目のＡ／Ｄ変換器４０_nを例に挙げて、その構成の概略について説明する。Ａ／Ｄ変換器４０_nは、比較器（コンパレータ）４１、計数手段の一部であるアップ／ダウンカウンタ（図中、「Ｕ／ＤＣＮＴ」と記している）４２、及び、ラッチ回路４３を有する、シングルスロープ型のＡ／Ｄ変換器構成となっている。
　比較器４１は、画素アレイ部１１のｎ列目の各単位画素２０から出力される画素信号に応じた列信号線３２_nの信号電圧Ｖoutを比較入力とし、参照信号生成部１４から供給されるランプ波の参照信号Ｖrefを基準入力とし、両者を比較する。そして、比較器４１は、例えば、参照信号Ｖrefが信号電圧Ｖoutよりも大きいときに出力Ｖcoが第１の状態（例えば、高レベル）になり、参照信号Ｖrefが信号電圧Ｖout以下のときに出力Ｖcoが第２の状態（例えば、低レベル）になる。比較器４１の構成の詳細については後述する。
　タイミング制御部１９は、アップ／ダウンカウンタ４２に対して、参照信号生成部１４と同じタイミングでクロック（カウンタクロック）ＣＫを供給する。これにより、アップ／ダウンカウンタ４２は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、または、アップ（ＵＰ）カウントを行うことにより、比較器４１での比較動作の開始から比較動作の終了までの比較期間を計測する。ラッチ回路４３は、タイミング制御部１９による制御の下に、ある画素行の単位画素２０についてのアップ／ダウンカウンタ４２のカウント動作が完了した時点で、当該アップ／ダウンカウンタ４２のカウント結果（カウンタ出力）をラッチする。
　このようにして、画素アレイ部１１の各単位画素２０から列信号線３２_1～３２_nを経由して画素列毎に供給されるアナログ信号について、Ａ／Ｄ変換器４０_1～４０_nにおいて先ず比較器４１で比較動作が行われる。そして、アップ／ダウンカウンタ４２において、比較器４１での比較動作の開始から比較動作の終了までの期間に亘ってカウント動作を行うことで、アナログ信号がデジタルデータに変換されてラッチ回路４３に格納される。
　列走査部１５は、シフトレジスタやアドレスデコーダなどによって構成されており、カラム処理部１３におけるＡ／Ｄ変換器４０_1～４０_nの列アドレスや列走査の制御を行う。この列走査部１５による制御の下に、Ａ／Ｄ変換器４０_1～４０_nの各々でＡ／Ｄ変換され、Ａ／Ｄ変換器４０_1～４０_nの各ラッチ回路４３にラッチされたデジタルデータは、順に水平出力線１６に読み出され、当該水平出力線１６によって映像信号処理部１７に水平転送される。
　映像信号処理部１７は、Ａ／Ｄ変換器４０_1～４０_nの各ラッチ回路４３から読み出され、転送されたデジタルデータ（映像信号）に対して所定の信号処理を施した後、出力端子３３からチップ（半導体基板）３０外へ撮像データとして出力する。出力制御部１８は、タイミング制御部１９による制御の下に、データ出力部を構成する列走査部１５及び映像信号処理部１７のタイミング制御、即ち、列走査部１５によるデジタルデータの水平転送や映像信号処理部１７による信号処理のタイミング制御を行う。具体的には、出力制御部１８は、例えば、列走査部１５に対して水平転送開始信号や水平転送クロックＨCLKを与える。タイミング制御部１９のタイミング制御の詳細については後述する。
　上記の構成の列並列Ａ／ＤＣ搭載のＣＭＯＳイメージセンサ１０において、画素アレイ部１１及びカラム処理部１３（実際には、Ａ／Ｄ変換器４０_1～４０_nの各アップ／ダウンカウンタ４２まで）がアナログ回路部となっている。また、列走査部１５及び映像信号処理部１７がデジタル回路部となっている。すなわち、本ＣＭＯＳイメージセンサ１０は、アナログ回路部とデジタル回路部とが、同じチップ（半導体基板）３０上に混載された構成となっている。
　尚、上記の構成のＣＭＯＳイメージセンサ１０では、カラム処理部１３について、Ａ／Ｄ変換器４０が列信号線３２毎（画素列毎）に１対１の対応関係をもって設けられた構成を例に挙げたが、１対１の対応関係の配置に限られるものではない。例えば、１つのＡ／Ｄ変換器４０を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成を採ることも可能である。
［単位画素の回路構成］
　図２は、単位画素２０の回路構成の一例を示す回路図である。図２に示すように、本例に係る単位画素２０は、光電変換素子として例えばフォトダイオード（ＰＤ）２１を有している。単位画素２０は、フォトダイオード２１に加えて、例えば、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
　尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとして、例えばＮ型ＭＯＳＦＥＴを用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この単位画素２０に対して、先述した行制御線３１（３１_1～３１_m）として、複数の制御線３１１，３１２，３１３が同一画素行の各画素に対して共通に配線されている。複数の制御線３１１，３１２，３１３は、行走査部１２の各画素行に対応した出力端に画素行単位で接続されている。行走査部１２は、複数の制御線３１１，３１２，３１３に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。増幅トランジスタ２４のゲート電極と電気的に繋がった領域は、電荷を電圧に変換する電荷検出部２６である。以下、電荷検出部２６をＦＤ（フローティング・ディフュージョン／浮遊拡散領域／不純物拡散領域）部２６と呼ぶ。
　転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２６との間に接続されている。転送トランジスタ２２のゲート電極には、高レベル（例えば、Ｖddレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧが行走査部１２から制御線３１１を通して与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、蓄積された光電荷をＦＤ部２６に転送する。
　リセットトランジスタ２３は、ドレイン電極が電圧Ｖddの電源線３４に、ソース電極がＦＤ部２６にそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが行走査部１２から制御線３１２を通して与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、ＦＤ部２６の電荷を電源線３４に捨てることによって当該ＦＤ部２６をリセットする。
　増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が電源線３４にそれぞれ接続されている。この増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して列信号線３２に接続されることで、当該列信号線３２の一端に接続される電流源３５とソースフォロワを構成する。
　選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が列信号線３２にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが行走査部１２から制御線３１３を通して与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、単位画素２０を選択状態として増幅トランジスタ２４から出力される信号を列信号線３２に伝達する。
　尚、選択トランジスタ２５については、電源線３４と増幅トランジスタ２４のドレイン電極との間に接続した回路構成を採ることも可能である。また、本例では、単位画素２０の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせた３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした構成とすることもできる。
［比較器の回路構成］
　次に、シングルスロープ型のＡ／Ｄ変換器４０における比較器４１の具体的な回路構成について説明する。シングルスロープ型のＡ／Ｄ変換器４０における比較器４１の構成の一例を図３Ａに示す。
　本例に係る比較器４１は、電圧－電流変換アンプ４１１を有し、電圧－電流変換アンプ４１１の非反転（＋）入力端及び反転（－）入力端と２つの入力端子４４，４５との間にサンプリング容量４１２，４１３が接続された構成となっている。電圧－電流変換アンプ４１１の後段には、アンプ４１４が配されている。
　図１に示すシングルスロープ型のＡ／Ｄ変換器４０における比較器４１との対応関係において、一方の入力端子４４には、参照信号生成部１４で生成された参照信号Ｖrefが入力信号ＩＮ１として供給される。また、他方の入力端子４５には、単位画素２０から読み出された画素信号が列信号線３２を通して供給される。
　比較器４１の一部の回路構成の一例を図３Ｂに示す。比較器４１は、Ｎ型ＭＯＳＦＥＴから成る差動対トランジスタＱn1，Ｑn2を有し、差動対トランジスタＱn1，Ｑn2のソース共通接続ノードＮが電流源トランジスタＱn3を介して低電位側電源に接続された構成となっている。電流源トランジスタＱn3のゲート電極には、バイアス電圧ＶGが印加されている。
　差動対トランジスタＱn1，Ｑn2の高電位側電源側（電圧ＶDDの電源線４６側）には、カレントミラー回路を構成するＰ型ＭＯＳトランジスタＱp1，Ｑp2が設けられている。そして、Ｎ型ＭＯＳトランジスタＱn1，Ｑn2の各ゲート電極と各ドレイン電極との間に、オートゼロスイッチとして機能するＰ型ＭＯＳトランジスタＱp3，Ｑp4が接続されている。
　Ｐ型ＭＯＳトランジスタＱp3，Ｑp4の各ゲート電極には、比較器４１のリセット信号ＰＡＺが印加される。比較器４１は、リセット信号ＰＡＺがオートゼロスイッチとしてのＰ型ＭＯＳトランジスタＱp3，Ｑp4に印加されることで、オートゼロ動作を行う。ここで、「オートゼロ動作」とは、画素列毎に比較器４１の動作点を決めるための初期化動作、即ち比較器４１の基準レベルを決めるリセット動作である。
［ＣＭＯＳイメージセンサの基本的な回路動作］
　上記の構成のＣＭＯＳイメージセンサ１０の基本的な回路動作について、図４のタイミング波形図を用いて説明する。
（ＣＤＳ処理）
　ＣＭＯＳイメージセンサ１０では、リセット動作時のノイズを除去する処理、具体的には、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行われる。単位画素２０からは、例えば、画素信号としてリセット成分Ｖrst及び信号成分Ｖsigの順に時系列で読み出される。リセット成分Ｖrstは、ＦＤ部２６を電源電圧Ｖddにリセットした際の当該ＦＤ部２６の電位に相当する。信号成分Ｖsigは、フォトダイオード２１に蓄積された電荷をＦＤ部２６へ転送した際の当該ＦＤ部２６の電位に相当する。
　リセット成分Ｖrstを先に読み出す方式においては、リセットしたときに発生するランダムノイズはＦＤ部２６で保持されているため、信号電荷を加えて読み出された信号成分Ｖsigには、リセット成分Ｖrstと同じノイズ量が保持されている。このため、信号成分Ｖsigからリセット成分Ｖrstを減算する相関二重サンプリング動作を行うことで、これらのノイズを除去した信号を得ることが可能となる。また、信号の読み出しに用いられる増幅トランジスタ２４の閾値バラツキ等、固定的に加わるノイズ(Fixed Pattern Noise)も除去することができる。
　以下に、ＣＤＳ処理の動作について具体的に説明する。水平同期信号ＨＤの１周期の期間である水平同期期間の始まりに、単位画素２０は、行走査部１２による走査によって先ずリセット成分Ｖrstを出力する。また、参照信号生成部１４は、比較器４１のリセットを行う電圧Ｖ0を出力する。そして、参照信号生成部１４が出力する電圧Ｖ0が安定したタイミングでタイミング制御部１９からリセット信号ＰＡＺが出力され、このリセット信号ＰＡＺに応答して比較器４１において、基準レベルを決めるためのオートゼロ動作（リセット動作）が行われる。
　その後、タイミング制御部１９からアップ／ダウンカウンタ４２に対してカウンタクロックＣＫが入力されると同時に、参照信号生成部１４から比較器４１に対してスロープ状の参照信号Ｖrefが入力される。カウンタクロックＣＫの入力により、アップ／ダウンカウンタ４２は先ずダウンカウント動作を行う。比較器４１は、オートゼロ動作の電圧を基準として、スロープ状の参照信号Ｖrefと単位画素２０からのリセット成分Ｖrstとを比較し、それらが一致するタイミングで比較器出力Ｖcoの論理を変化させる。この比較器出力Ｖcoの論理の変化に応答して、アップ／ダウンカウンタ４２はダウンカウント動作を停止する。このときのアップ／ダウンカウンタ４２の出力（カウンタ出力）は、リセット成分ＶrstをＡ／Ｄ変換した値となる。
　その後、単位画素２０は、行走査部１２による走査によって信号成分Ｖsigを出力する。このとき、参照信号生成部１４の出力は、リセット成分ＶrstをＡ／Ｄ変換する際の初期の電圧レベルに復帰する。そして、これらが安定したタイミングで、タイミング制御部１９からアップ／ダウンカウンタ４２に対してカウンタクロックＣＫが入力されると同時に、参照信号生成部１４から比較器４１に対してスロープ状の参照信号Ｖrefが入力される。
　カウンタクロックＣＫの入力により、アップ／ダウンカウンタ４２はアップカウント動作を行う。アップ／ダウンカウンタ４２のダウンカウント動作／アップカウント動作の切替えは、タイミング制御部１９による制御の下に実行される。比較器４１は、スロープ状の参照信号Ｖrefと単位画素２０からの信号成分Ｖsigとを比較し、それらが一致するタイミングで比較器出力Ｖcoの論理を変化させる。この比較器出力Ｖcoの論理の変化に応答して、アップ／ダウンカウンタ４２はアップカウント動作を停止する。このときのカウンタ出力は、信号成分ＶsigをＡ／Ｄ変換した値となる。
　上述したように、カラム処理部１３において、Ａ／Ｄ変換処理の際に、ＣＤＳ処理が実行される。すなわち、比較器４１での比較動作の開始から終了までの比較期間を計測する手段としてアップ／ダウンカウンタ４２を用いている。そして、その計測動作の際に、アップ／ダウンカウンタ４２は、単位画素２０から時系列で読み出されるリセット成分Ｖrst及び信号成分Ｖsigについて、例えば、リセット成分Ｖrstに対してはダウンカウントを行い、信号成分Ｖsigに対してはアップカウントを行う。このダウンカウント／アップカウントの動作により、信号成分Ｖsigとリセット成分Ｖrstとの差分をとることができる。その結果、カラム処理部１３において、Ａ／Ｄ変換処理の際にＣＤＳ処理によるノイズ除去が行われる。
（パイプライン動作）
　ＣＭＯＳイメージセンサ１０では更に、Ａ／Ｄ変換器４０（４０_1～４０_n）がラッチ回路４３を備えていることによって、パイプライン動作が行われる。ここで、「パイプライン動作」とは、アナログ回路部での信号読出し、Ａ／Ｄ変換処理と、デジタル回路部での水平転送を含む信号出力処理とを並行して行う動作である。すなわち、パイプライン動作では、ある画素行の画素信号の読出し、Ａ／Ｄ変換を行う一連の読出し動作と並行して（同時に）、当該画素行のひとつ前の画素行のＡ／Ｄ変換処理後の画像データを出力する動作（水平転送動作）が行われる。
　具体的には、水平同期期間の始まりに、タイミング制御部１９からＡ／Ｄ変換器４０（４０_1～４０_n）が各ラッチ回路４３に対してラッチ・水平転送開始信号が入力される。このラッチ・水平転送開始信号に応答して、各ラッチ回路４３は、各アップ／ダウンカウンタ４２のカウンタ出力をラッチする。その後、出力制御部１８は、水平転送クロックＨCLKを列走査部１５及び映像信号処理部１７に供給する。水平転送クロックＨCLKの入力により、列走査部１５は、各画素列のラッチ回路４３を順番に選択し、ラッチ回路４３にラッチされているデータを水平出力線１６に読み出す。また、映像信号処理部１７は、水平出力線１６に読み出されたデータに対して所定の信号処理を行った後、チップ３０外へ出力する。
　このように、ある画素行の画素信号の読出し、Ａ／Ｄ変換処理を行っている最中に、そのひとつ前の画素行のＡ／Ｄ変換処理後の信号出力（水平転送）を同時に行うパイプライン動作によって、動作タイミングの基準となる水平同期期間のほとんどに信号出力を含まず、読出し動作に割り当てることができる。高フレームレートの映像信号に対応するＣＭＯＳイメージセンサでは、水平同期期間が短くなるため、パイプライン動作の必要性が高い。換言すれば、パイプライン動作を行うＣＭＯＳイメージセンサ１０は、高フレームレート化、Ａ／Ｄ変換の多階調化が可能となる。
　ところで、アナログ回路部とデジタル回路部とを同じチップ３０上に混載した場合、デジタル回路部の回路動作時の電源・グランドの電位変動などに起因するデジタルノイズがアナログ回路部の回路動作に悪影響を与え、画質が劣化する場合がある。これを回避するために、信号読出しを行わない水平ブランキング期間内でデジタル回路部の動作を行う構成を採った場合（例えば、特許文献１）、水平同期期間が短くなると、それに伴って水平ブランキング期間も短くなるため、水平ブランキング期間内にデジタル回路部の動作を行うことが困難になる。
　そこで、本開示では、出力制御部１８（図１参照）による制御の下に、水平同期期間が短くなり、それに伴って水平ブランキング期間が短くなったとしても、即ち、水平ブランキング期間の長さに関係なく、デジタルノイズに起因する画質劣化を回避できるようにする技術を提案する。以下に、本開示の技術について具体的に説明する。
＜第１実施形態＞
　第１実施形態では、列走査部１５及び映像信号処理部１７を含むデジタル回路部の動作の基準となるクロック、具体的には、水平転送クロックＨCLKの速度（周波数）を制御しつつ、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させるようにする。この制御は、出力制御部１８によって実行される。
　具体的には、出力制御部１８は、水平同期期間における読出し及びＡ／Ｄ変換が行われるアナログ回路部の動作期間中に、デジタル回路部の信号出力（水平転送）が終わることがないように、水平転送クロックＨCLKの速度（周波数）を落とす、好ましくは均一に落とす制御を行う。ここで、「水平転送クロックＨCLKの速度を落とす」とは、本手法を採らない場合に比べて水平転送クロックＨCLKの速度を遅くするということである。
　図５は、第１実施形態に係る回路動作を説明するためのタイミング波形図である。図５の例では、水平転送クロックＨCLKを間欠的に間引くことにより、水平転送クロックＨCLKの周波数を均一に落とすようにしている。但し、水平転送クロックＨCLKの周波数を落とす手法としては、間欠的な間引きに限られるものではなく、水平同期期間全体に亘って水平転送クロックＨCLKを均一に間引くようにしてもよい。
　水平転送クロックＨCLKの間引きに関しては、ＰＬＬ（Phase Locked Loop）回路等のクロック分周器を使用して、整数比でない分周比で分周し、Ａ／Ｄ変換期間をカバーするようにしてもよい。また、Ａ／Ｄ変換期間だけでなく、水平同期期間の全体に亘って水平転送に割り当てるような周波数設定にしてもよい。
　上述したように、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させるようにすることで、画素信号の読出し期間中に、デジタル回路部の動作に伴う大きな消費電流の変化は生じない。そして、デジタル回路部の処理を水平ブランキング期間内で実行する訳ではないため、水平ブランキング期間の長さに関係なく、デジタル回路部の回路動作時の電源・グランドの電位変動などによって発生するデジタルノイズに起因する画質劣化を回避できる。また、本手法を採らない場合に比べて水平転送クロックＨCLKの速度を落としているため、消費電力が増大することもない。
　列走査部１５及び映像信号処理部１７を含むデジタル回路部において、水平転送の開始前や、水平転送の終了後の水平転送クロックＨCLKがない期間では、動作するデジタル回路部が少なくなるため、消費電流が少なく、水平転送中は動作分の消費電力が発生する。また、水平転送クロックＨCLKを間引くと、その分の消費電流は減るが、デジタル回路部が大規模な場合で、クロックを間引く期間が短い場合は、実際に活性・非活性になる領域の比率や、チップ３０の電源線の持つ時定数などにより、水平転送クロックＨCLKが完全停止しているときのような消費電力まで落ち込まない。
　具体的には、図５に示すようなデジタル消費電流のイメージとなり、大きな消費電力の変化が発生しない。アナログ回路部とデジタル回路部とをチップ３０に混載したＣＭＯＳイメージセンサ１０では、多かれ少なかれデジタル回路部での消費電力の変化は、デジタル回路部の電源線や信号線を経由して、アナログ回路部に混入する。そして、デジタル回路部での消費電力に変化が少ないということは、アナログ回路部に混入するノイズ成分の変化が少ないことを示している。
　本実施形態でのＡ／Ｄ変換でいうと、オートゼロ期間では、ある水平同期期間の比較器４１の基準レベルを調整しており、リセット成分変換期間では、リセット成分ＶrstのＡ／Ｄ変換を行っており、信号成分変換期間では、信号成分ＶsigのＡ／Ｄ変換を行っている。もし、オートゼロ期間中にデジタル回路部での消費電流に大きな変化が発生し、それに伴う電源・グランドの電位変動等がアナログ回路部に混入した場合は、比較器４１の基準レベルが正しく設定されない。そして、比較器４１の基準レベルが正しく設定されないと、例えば黒レベルなどの基準レベルがずれる、入力信号に対する出力信号の線形性が悪化する、というような結果となる。
　オートゼロ動作は、カラム（画素列）並列で同一のタイミングで行われる。ここで、比較器４１を構成するトランジスタの閾値バラツキや、電源・グランドの電位変動の伝搬時間の不均一性がある場合は、画素列毎のオートゼロ動作による基準レベルの設定の不均一性を発生させる。そして、基準レベル設定の不均一性は、縦筋状の画質劣化や、水平シェーディング状の画質劣化として現れる。
　また、リセット成分Ｖrst中や信号成分Ｖsig中のあるタイミングに消費電流の変化が混入した場合は、相関二重サンプリング動作が崩れ、リセットノイズが残ったり、ある信号の輝度レベルに不連続性が発生したりするなどの画質の劣化が発生する結果となる。これに対して、本実施形態によれば、画素信号（リセット成分Ｖrst／信号成分Ｖsig）の読出し期間中に、デジタル回路部の動作に伴う大きな消費電流の変化を起こさないため、これらの不具合を低減することができる。
＜第２実施形態＞
　第１実施形態で述べたように、比較器４１の基準レベルを決めるオートゼロ期間（リセット期間）、リセット成分ＶrstのＡ／Ｄ変換を行うリセット成分変換期間、信号成分ＶsigのＡ／Ｄ変換を行う信号成分変換期間中に、消費電流の大きな変化が発生すると、画質が劣化する。そこで、第２実施形態では、デジタル回路部に対して、画質の劣化に関連するオートゼロ期間及び画素信号のＡ／Ｄ変換期間（リセット成分変換期間及び信号成分変換期間）の少なくとも一方の期間に水平転送クロックＨCLKを供給するようにする。この制御は、出力制御部１８によって実行される。
　このように、オートゼロ期間及び画素信号のＡ／Ｄ変換期間（リセット成分変換期間及び信号成分変換期間）の少なくとも一方の期間に、デジタル回路部に対して水平転送クロックＨCLKを供給し、水平転送（信号出力）を完了することにより、次のような作用、効果を得ることができる。すなわち、水平転送を行う期間ではデジタル回路部の動作の開始時または終了時に発生する大きな消費電流の変化が起こらないため、デジタル回路部の回路動作時の電源・グランドの電位変動などによって発生するデジタルノイズに起因する画質劣化を回避できる。また、水平転送を行う期間以外の期間では、デジタル回路部に対して水平転送クロックＨCLKを供給しないようにしているため、消費電力が増大することもない。以下に、第２実施形態の具体的な実施例について説明する。
［実施例１］
　実施例１では、デジタル回路部に対して、画質の劣化に関連するオートゼロ期間、リセット成分変換期間、及び、信号成分変換期間に水平転送クロックＨCLKを供給し、それ以外の期間では水平転送クロックＨCLKを供給しないようにする。この制御は、出力制御部１８によって実行される。図６に、実施例１に係る回路動作を説明するためのタイミング波形図を示す。
　このように、オートゼロ期間、リセット成分変換期間、及び、信号成分変換期間に、デジタル回路部に対して水平転送クロックＨCLKを供給し、これらの期間で水平転送を完了することにより、当該期間ではデジタル回路部の動作の開始時または終了時に発生する大きな消費電流の変化が起こらない。その結果、デジタル回路部の回路動作時の電源・グランドの電位変動などによって発生するデジタルノイズに起因する画質劣化を回避できる。また、オートゼロ期間、リセット成分変換期間、及び、信号成分変換期間以外では、デジタル回路部に対して水平転送クロックＨCLKを供給しないようにしているため、消費電力が増大することもない。
　複数の階調のＡ／Ｄ変換のモードを持つ場合は、そのモードにより各Ａ／Ｄ変換タイミングが異なる場合があり得る。その場合、実施例１のクロック間引きの制御と、実施例２のポイントとなる期間、即ち、オートゼロ期間、リセット成分変換期間、及び、信号成分変換期間に水平転送を行う制御との組み合わせをＡ／Ｄ変換のモードごとに実施するようにしてもよい。また、水平転送する信号量に応じて、オートゼロ期間、リセット成分変換期間、及び、信号成分変換期間中のどれが一部のみをカバーするように制御してもよい。このように、Ａ／Ｄ変換のモードに応じて、水平転送クロックＨCLKの速度（周波数）と水平転送を行う期間とを自由度をもって選択することにより、複数の階調のＡ／Ｄ変換タイミングに対応することができる。
［実施例２］
　実施例２は、実施例１の変形例である。実施例１では、オートゼロ期間、リセット成分変換期間、及び、信号成分変換期間の全ての期間で、デジタル回路部に対して水平転送クロックＨCLKを供給し、これらの期間で水平転送（信号出力）を完了するようにしている。これに対して、本実施例は、リセット成分変換期間及び信号成分変換期間に水平転送が完了するクロック周波数または水平転送量の場合の例である。すなわち、実施例２では、オートゼロ期間を水平転送を行う期間から除外するようにしている。この制御は、出力制御部１８によって実行される。図７に、実施例２に係る回路動作を説明するためのタイミング波形図を示す。
　オートゼロ期間は、比較器４１の基準レベルを決める重要な期間である。従って、オートゼロ期間を水平転送を行う期間から除外できる場合は、優先度高くオートゼロ期間を除外することが望ましい。このように、水平転送を行う期間からオートゼロ期間を除外することで、オートゼロ動作に対してデジタルノイズの影響が及ばないようにすることができるため、比較器４１の基準レベルを決める動作を確実に行うことができることになる。
［実施例３］
　実施例３は、実施例２の変形例である。実施例３では、オートゼロ期間を水平転送を行う期間から除外するようにしている。これに対して、本実施例は、信号成分変換期間に水平転送が完了するクロック周波数または水平転送量の場合の例である。すなわち、実施例３では、オートゼロ期間に加えてリセット成分変換期間についても水平転送を行う期間から除外するようにしている。この制御は、出力制御部１８によって実行される。図８に、実施例３に係る回路動作を説明するためのタイミング波形図を示す。
　本実施例の場合、信号成分変換期間中に水平転送を継続的に行っているため、ある信号の輝度レベルに不連続性が発生するなどの画質の劣化の発生は回避できている。しかし、リセット成分変換期間は水平転送が行われず、信号成分変換期間との間に、デジタルの消費電力の違いが生じ、リセット成分変換期間と信号成分変換期間との間で電源・グランドの状態が異なる。この電源・グランドの状態の違いは、リセット成分変換期間と信号成分変換期間とでＤＣ的な誤差が生じ、黒ずれのような画質劣化が発生する。但し、画面全体のずれであれば、黒レベルのオフセット修正等で改善が可能である。
　本実施例では、水平転送を行う期間からリセット成分変換期間を除外するとしたが、オートゼロ期間に加えて信号成分変換期間を除外するようにしてもよい。このように、水平転送を信号成分変換期間でなくリセット成分変換期間で行う場合でも、信号成分変換期間で水平転送を行う場合と同様の作用、効果を得ることができる。
［実施例４］
　実施例４は、実施例３の変形例である。本実施例では、実施例３のような信号成分変換期間に水平転送が完了するクロック周波数または水平転送量の場合で、リセット成分変換期間にダミーのクロック動作とデジタル動作とを行うようにしている。この制御は、出力制御部１８によって実行される。図９に、実施例４に係る回路動作を説明するためのタイミング波形図を示す。ここで、「ダミーのクロック動作」とは、通常の撮像素子の映像出力を信号処理し、出力する目的ではなく、その場合の消費電力と等価な電力を必要なタイミングに選択的に発生させる疑似的な動作である。このダミーのクロック動作時は、通常の動作時と同様に列走査部１５及び映像信号処理部１７において水平転送動作を行うが、チップ３０の外に信号が出力されないように、出力端子３３を制御することになる。
　実施例３では、リセット成分変換期間と信号成分変換期間との間でのデジタル回路部の消費電力の違いに伴う黒レベルのオフセット修正が必要である。これに対して、本実施例では、リセット成分変換期間にダミー動作を行うことで、信号成分変換期間との間で電源・グランドの状態を合わせることができるため、黒ずれを最低限の電力消費で回避することができる。
　本実施例では、水平転送を信号成分変換期間でなくリセット成分変換期間で行う場合において、信号成分変換期間にダミーのクロック動作とデジタル動作とを行うようにしてもよい。この場合にも、リセット成分変換期間との間で電源・グランドの状態を合わせることができるため、黒ずれを最低限の電力消費で回避することができる。
＜変形例＞
　以上では、第１実施形態や第２実施形態が適用されるＣＭＯＳイメージセンサ１０として、図１に示す平置構造のものを例示したが、積層構造のものであってもよい。ここで、「平置構造」とは、図１に示すように、画素アレイ部１１の周辺回路、即ち、画素アレイ部１１の各画素２０を駆動する駆動部や、各画素２０から読み出される信号に対して所定の信号処理を施す信号処理部などを、画素アレイ部１１と同じチップ３０上に配置する構造をいう。また、「積層構造」とは、画素アレイ部１１とその周辺回路とを別のチップに搭載し、これらのチップを積層する構造をいう。
　また、ＣＭＯＳイメージセンサ１０の入射光を取り込む画素構造としては、配線層が配される側を正面とするとき、入射光を正面側から取り込む正面照射型の画素構造であってもよいし、裏面側（配線層が配される側と反対側）から取り込む裏面照射型の画素構造であってもよい。
＜本開示の電子機器＞
　本開示の技術が適用される固体撮像素子（ＣＭＯＳイメージセンサ）は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
［撮像装置］
　図１０は、本開示の電子機器の構成の概略を示すシステム構成図である。ここでは、本開示の電子機器として、撮像装置を例に挙げて説明するものとする。
　図１０に示すように、本開示の電子機器の一例である撮像装置１００は、レンズ群などを含む光学系１０１、撮像部１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像部１０２として、先述した各実施形態に係るＣＭＯＳイメージセンサ１０が用いることができる。
　ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。
　記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　以上説明した本開示の電子機器（即ち、撮像装置１００）において、撮像部１０２として、先述した各実施形態に係るＣＭＯＳイメージセンサ１０を用いることで、次のような作用、効果を得ることができる。すなわち、第１、第２実施形態に係る回路動作によれば、消費電力を増大させることなく、デジタルノイズに起因する画質劣化を回避することができる。従って、第１、第２実施形態に係る回路動作が適用されるＣＭＯＳイメージセンサ１０によれば、低消費電力にて電子機器の高画質化に貢献できる。
　尚、本開示は、以下のような構成をとることもできる。
［１］単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
　デジタル回路部の動作の基準となるクロックの速度を制御しつつ、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させる制御部と、
　を備える固体撮像素子。
［２］制御部は、デジタル回路部の動作の基準となるクロックを間引くことによって当該クロックの速度を制御する、
　上記［１］に記載の固体撮像素子。
［３］単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
　を備える固体撮像素子の駆動に当たって、
　デジタル回路部の動作の基準となるクロックの速度を制御しつつ、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させる、
　固体撮像素子の駆動方法。
［４］単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
　デジタル回路部の動作の基準となるクロックの速度を制御しつつ、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させる制御部と、
　を備える固体撮像素子を有する電子機器。
［５］画素信号と基準信号とを比較する比較器を含むＡ／Ｄ変換器を有し、単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
　比較器のリセット期間及び画素信号のＡ／Ｄ変換期間の少なくとも一方の期間に、デジタル回路部に対して動作の基準となるクロックを供給する制御部と、
　を備える固体撮像素子。
［６］アナログ回路部は、単位画素から画素信号として時系列で読み出されるリセット成分と信号成分とに対してＡ／Ｄ変換処理を実行し、
　制御部は、比較器のリセット期間、リセット成分のＡ／Ｄ変換期間及び信号成分のＡ／Ｄ変換期間の少なくとも一つの期間に、デジタル回路部に対してクロックを供給する、
　上記［５］に記載の固体撮像素子。
［７］制御部は、比較器のリセット期間を除いて、リセット成分のＡ／Ｄ変換期間及び信号成分の少なくとも一方の期間に、デジタル回路部に対してクロックを供給する、
　上記［６］に記載の固体撮像素子。
［８］制御部は、リセット成分のＡ／Ｄ変換期間及び信号成分の一方の期間に、デジタル回路部に対してクロックを供給し、他方の期間でダミーのクロック動作とデジタル動作とを行う、
　上記［７］に記載の固体撮像素子。
［９］画素信号と基準信号とを比較する比較器を含むＡ／Ｄ変換器を有し、単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
　を備える固体撮像素子の駆動に当たって、
　比較器のリセット期間及び画素信号のＡ／Ｄ変換期間の少なくとも一方の期間に、デジタル回路部に対して動作の基準となるクロックを供給する、
　固体撮像素子の駆動方法。
［１０］画素信号と基準信号とを比較する比較器を含むＡ／Ｄ変換器を有し、単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
　比較器のリセット期間及び画素信号のＡ／Ｄ変換期間の少なくとも一方の期間に、デジタル回路部に対して動作の基準となるクロックを供給する制御部と、
　を備える固体撮像素子を有する電子機器。
　１０・・・ＣＭＯＳイメージセンサ、１１・・・画素アレイ部、１２・・・行走査部、１３・・・カラム処理部、１４・・・参照信号生成部、１５・・・列走査部、１６・・・水平出力線、１７・・・映像信号処理部、１８・・・出力制御部、１９・・・タイミング制御部、２０・・・単位画素、２１・・・フォトダイオード（ＰＤ）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、２６・・・ＦＤ部（電荷検出部）、３０・・・半導体基板、３１（３１_1～３１_m）・・・行制御線、３２（３２_1～３２_n）・・・列信号線、４０（４０_1～４０_n）・・・Ａ／Ｄ変換器、４１・・・比較器、４２・・・アップ／ダウンカウンタ、４３・・・ラッチ回路

Claims (10)

  1. 　単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
    　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
    　デジタル回路部の動作の基準となるクロックの速度を制御しつつ、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させる制御部と、
    　を備える固体撮像素子。
  2. 　制御部は、デジタル回路部の動作の基準となるクロックを間引くことによって当該クロックの速度を制御する、
    　請求項１に記載の固体撮像素子。
  3. 　単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
    　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
    　を備える固体撮像素子の駆動に当たって、
    　デジタル回路部の動作の基準となるクロックの速度を制御しつつ、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させる、
    　固体撮像素子の駆動方法。
  4. 　単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
    　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
    　デジタル回路部の動作の基準となるクロックの速度を制御しつつ、アナログ回路部の処理開始タイミングから処理終了タイミングまでの期間に亘ってデジタル回路部の処理を実行させる制御部と、
    　を備える固体撮像素子を有する電子機器。
  5. 　画素信号と基準信号とを比較する比較器を含むＡ／Ｄ変換器を有し、単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
    　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
    　比較器のリセット期間及び画素信号のＡ／Ｄ変換期間の少なくとも一方の期間に、デジタル回路部に対して動作の基準となるクロックを供給する制御部と、
    　を備える固体撮像素子。
  6. 　アナログ回路部は、単位画素から画素信号として時系列で読み出されるリセット成分と信号成分とに対してＡ／Ｄ変換処理を実行し、
    　制御部は、比較器のリセット期間、リセット成分のＡ／Ｄ変換期間及び信号成分のＡ／Ｄ変換期間の少なくとも一つの期間に、デジタル回路部に対してクロックを供給する、
    　請求項５に記載の固体撮像素子。
  7. 　制御部は、比較器のリセット期間を除いて、リセット成分のＡ／Ｄ変換期間及び信号成分の少なくとも一方の期間に、デジタル回路部に対してクロックを供給する、
    　請求項６に記載の固体撮像素子。
  8. 　制御部は、リセット成分のＡ／Ｄ変換期間及び信号成分の一方の期間に、デジタル回路部に対してクロックを供給し、他方の期間でダミーのクロック動作とデジタル動作とを行う、
    　請求項７に記載の固体撮像素子。
  9. 　画素信号と基準信号とを比較する比較器を含むＡ／Ｄ変換器を有し、単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
    　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
    　を備える固体撮像素子の駆動に当たって、
    　比較器のリセット期間及び画素信号のＡ／Ｄ変換期間の少なくとも一方の期間に、デジタル回路部に対して動作の基準となるクロックを供給する、
    　固体撮像素子の駆動方法。
  10. 　画素信号と基準信号とを比較する比較器を含むＡ／Ｄ変換器を有し、単位画素からの画素信号の読出し、Ａ／Ｄ変換処理を行うアナログ回路部と、
    　Ａ／Ｄ変換処理後の画素データを出力する信号出力処理を、画素信号の読出し、Ａ／Ｄ変換処理と並行して実行するデジタル回路部と、
    　比較器のリセット期間及び画素信号のＡ／Ｄ変換期間の少なくとも一方の期間に、デジタル回路部に対して動作の基準となるクロックを供給する制御部と、
    　を備える固体撮像素子を有する電子機器。
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