WO2016203996A1 - データ転送装置およびデータ転送方法 - Google Patents

データ転送装置およびデータ転送方法 Download PDF

Info

Publication number
WO2016203996A1
WO2016203996A1 PCT/JP2016/066585 JP2016066585W WO2016203996A1 WO 2016203996 A1 WO2016203996 A1 WO 2016203996A1 JP 2016066585 W JP2016066585 W JP 2016066585W WO 2016203996 A1 WO2016203996 A1 WO 2016203996A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
transfer
unit
transfer data
time interval
Prior art date
Application number
PCT/JP2016/066585
Other languages
English (en)
French (fr)
Inventor
田中　義信
上野　晃
Original Assignee
オリンパス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by オリンパス株式会社 filed Critical オリンパス株式会社
Priority to DE112016002163.1T priority Critical patent/DE112016002163T5/de
Priority to CN201680034255.7A priority patent/CN107710178B/zh
Publication of WO2016203996A1 publication Critical patent/WO2016203996A1/ja
Priority to US15/814,879 priority patent/US10452583B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/3625—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof

Definitions

  • the present invention relates to a data transfer apparatus and a data transfer method.
  • This application claims priority based on Japanese Patent Application No. 2015-120074 filed in Japan on June 15, 2015, the contents of which are incorporated herein by reference.
  • an imaging system such as a digital camera is provided with a plurality of LSIs (Large Scale Integration) to which various functional blocks are assigned.
  • the plurality of LSIs are connected to a common bus for DMA (Direct Memory Access).
  • a plurality of functional blocks respectively assigned to a plurality of LSIs share one DRAM (Dynamic Random Access Memory) via a common bus.
  • this type of imaging system includes a bus arbiter.
  • FIG. 6 is a diagram for explaining an example of a plurality of continuous frame images to be transferred.
  • FIG. 6 shows a plurality of frame images P1, P2,.
  • the frame images P1, P2,... Are sequentially transferred in this order.
  • the frame image P1 includes image areas A11 to A13 where transfer data is densely present.
  • the frame image P2 includes image areas A21 to A23 where transfer data is densely present.
  • An image area A21 to be present exists.
  • FIG. 11 is a diagram illustrating the relationship of transfer data between frames.
  • the first frame corresponds to the frame image P1
  • the second frame corresponds to the frame image P2.
  • the first group of the first frame corresponds to the image area A11
  • the second group corresponds to the image area A12
  • the third group corresponds to the image area A13.
  • the first group of the second frame corresponds to the image area A21.
  • FIG. 11 shows input image data Di (1) to Di (6) and corresponding output transfer data Do (1) to Do (6) included in each group (image region).
  • the bandwidth of the common bus is to be smoothed when transferring the data of the third group, as shown in FIG. 11, it is included in the third group (image area A13) of the first first frame (frame image P1).
  • the data Do (6) interferes with the data Do (1) included in the first group (image area A21) of the next second frame (frame image P2) on the common bus. That is, the transfer data is output to the common bus across the frames, and the data interferes between the frames. As a result, processing using transfer data transferred on the common bus may stay.
  • the present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a data transfer apparatus and a data transfer method capable of smoothing the bandwidth of a common bus while suppressing data interference between frames. To do.
  • a data transfer device includes a buffer unit that temporarily stores transfer data transferred to a common bus, and a write control unit that writes input data to the buffer unit as the transfer data.
  • a read control unit that reads the transfer data from the buffer unit, an interface unit that transfers the transfer data read from the buffer unit by the read control unit to the common bus according to a predetermined bus protocol, and the transfer
  • a band smoothing unit that smoothes the band of the common bus by switching the time interval between the transfer data when the transfer data is transferred to the common bus based on the position of the data on the frame image.
  • the band smoothing unit may switch the time interval based on coordinate information indicating a position of the transfer data on the frame image.
  • the band smoothing unit transmits the transfer data other than the final transfer data included in the frame image.
  • a second parameter related to the time interval when transferring the final transfer data, and the position of the transfer data on the frame image is a position of transfer data other than the final transfer data.
  • the time interval is set using the first parameter, and when the position of the transfer data on the frame image is the position of the final transfer data, the time interval is set using the second parameter.
  • the data transfer device according to any one of the first to third aspects further includes a determination unit that determines a remaining capacity of the buffer unit, and the band smoothing unit includes the determination The time interval may be adjusted according to the determination result of the part.
  • the bandwidth smoothing unit may decrease the time interval as the remaining capacity of the buffer unit is small.
  • a data transfer method includes a first stage of writing input data to a buffer unit as transfer data to be transferred to a common bus, reading the transfer data from the buffer unit, and the buffer A second step of transferring the transfer data read from the unit to the common bus according to a predetermined bus protocol, wherein in the second step, the transfer data is based on a position of the transfer data on a frame image.
  • the bandwidth of the common bus is smoothed by switching the time interval between transfer data when transferring the data to the common bus.
  • FIG. 1 is a block diagram illustrating a configuration example of an imaging system to which a data transfer device according to a first embodiment of the present invention is applied. It is a block diagram which shows the structural example of the data transfer apparatus which concerns on 1st Embodiment of this invention. It is a block diagram which shows the structural example of the band smoothing part with which the data transfer apparatus which concerns on 1st Embodiment of this invention is provided. It is a flowchart which shows an example of the operation
  • FIG. 3 is a diagram for explaining the operation of the data transfer apparatus according to the first embodiment of the present invention, and is a diagram for explaining the relationship between input data and output data when the time until a DMA transfer request is accepted is long It is. It is a figure for demonstrating operation
  • FIG. 1 is a block diagram illustrating a configuration example of an imaging system 100 to which the data transfer apparatus according to the first embodiment of the present invention is applied.
  • the imaging system 100 is, for example, a digital camera.
  • the imaging system 100 includes an image sensor 110, functional blocks 120 to 150, a bus arbiter 161, a DRAM interface unit 162, a DRAM 163, a central processing unit (CPU) 170, and a common bus 180.
  • CPU central processing unit
  • the image sensor 110 photoelectrically converts a light image of a subject to generate pixel data (pixel signal).
  • the image sensor 110 is, for example, a CCD (Charge Coupled Device) image sensor or a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the image sensor 110 outputs RGB color system image data, for example.
  • the function block 120 functions as a bus interface for outputting image data obtained by the image sensor 110 to the common bus 180.
  • the functional block 120 includes a preprocessing unit 121, image extraction units 122 and 123, an evaluation value generation unit 124, and data transfer units 125 to 127.
  • the preprocessing unit 121 performs preprocessing such as flaw correction and shading correction on the image data obtained by the image sensor 110.
  • the image extracting units 122 and 123 extract image data such as a display image and a recorded image from the image data by cutting out part of the image data obtained by the image sensor 110.
  • the evaluation value generation unit 124 generates an evaluation value used for controlling exposure, white balance, focus, and the like.
  • the data transfer unit 125 transfers the image data extracted by the image extraction unit 122 to the common bus 180.
  • the data transfer unit 126 transfers the image data extracted by the image extraction unit 123 to the common bus 180.
  • the data transfer unit 127 transfers the evaluation value generated by the evaluation value generation unit 124 to the common bus 180.
  • the function block 130 displays an image.
  • the functional block 130 includes a data transfer unit 131, a display processing unit 132, and a display device 133.
  • the data transfer unit 131 transfers image data of an image displayed on the display device 133 (hereinafter referred to as a display image) from the common bus 180 to the display processing unit 132.
  • the display processing unit 132 acquires image data of a display image from the DRAM 163 and performs display processing such as OSD (On Screen Display) superimposition processing on the image data.
  • the display device 133 visualizes the image data processed by the display processing unit 132.
  • the display device 133 is, for example, a TFT (Thin Film Transistor) liquid crystal device or an organic EL (ElectroLuminescence) display device.
  • the functional block 140 stores image data.
  • the functional block 140 includes data transfer units 141 and 142, a card interface unit 143, and a recording medium 144.
  • the data transfer unit 141 transfers the image data supplied from the card interface unit 143 to the common bus 180.
  • the data transfer unit 142 transfers the image data supplied from the common bus 180 to the card interface unit 143.
  • the card interface unit 143 reads image data from the DRAM 163 and writes it to the recording medium 144, and reads image data from the recording medium 144 and writes it to the DRAM 163.
  • the recording medium 144 is a memory card that can be attached to and detached from the card interface unit 143, such as an SD (Secure Digital) card or a CF (Compact Flash).
  • the functional block 150 performs predetermined image processing such as noise removal processing, YC conversion processing, resizing processing, and JPEG compression processing on the image data (preprocessed image data) stored in the DRAM 163 to display a display image or a recording image. Generate an image.
  • the functional block 150 includes data transfer units 151 and 152 and an image processing unit 153.
  • the data transfer unit 151 transfers the image data supplied from the image processing unit 153 to the common bus 180.
  • the data transfer unit 152 transfers the image data supplied from the common bus 180 to the image processing unit 153.
  • the image processing unit 153 performs the predetermined image processing.
  • the image data that has been subjected to the predetermined image processing by the image processing unit 153 is transferred to and stored in the DRAM 163.
  • the bus arbiter 161 adjusts and accepts DMA transfer requests output from the functional blocks 120 to 150 connected to the common bus 180.
  • the bus arbiter 161 determines a functional block to which a bus right for permitting access to the DRAM 163 is granted.
  • the DRAM interface unit 162 writes image data to the DRAM 163 and reads image data from the DRAM 163.
  • the DRAM 163 is a semiconductor memory shared by the functional blocks 120 to 150.
  • the DRAM 163 is, for example, a synchronous DRAM.
  • the central processing unit 170 controls the overall operation of the imaging system 100.
  • the central processing unit 170 is also one of the functional blocks sharing the DRAM 163, like the functional blocks 120 to 150 described above.
  • the data transfer apparatus is a data transfer that outputs image data to the common bus 180 among the data transfer units 125 to 127, 131, 141, 142, 151, and 152 provided in the imaging system 100 described above. It corresponds to each of the parts 125 to 127, 141, 151.
  • the data transfer unit 125 is referred to as the “data transfer device 10”. Note that the data transfer apparatus according to the first embodiment can be applied to all data transfer units provided in the imaging system 100 shown in FIG. 1, and can also be applied to only some data transfer units.
  • FIG. 2 is a block diagram showing a configuration example of the data transfer apparatus 10 according to the first embodiment of the present invention.
  • the data transfer apparatus 10 includes a write control unit 11, a buffer unit 12, a read control unit 13, an interface unit (I / F unit) 14, and a band smoothing unit 15.
  • the band smoothing unit 15 and the write control unit 11 may be integrated, or the band smoothing unit 15 and the read control unit 13 may be integrated. Further, the lead control unit 13 and the interface unit 14 may be integrated.
  • the write control unit 11 sequentially writes the input image data Di including the data string of the pixel data acquired by the image sensor 110 to the storage areas M0 to M15 of the buffer unit 12 as transfer data.
  • the write control unit 11 indicates that the input image data Di has been written to the buffer unit 12 every time writing of pixel data for a predetermined number of pixels (for example, pixel data for 32 pixels) constituting the input image data Di is completed.
  • the write completion notification signal SW includes address information indicating any of the storage areas M0 to M15 in which the input image data Di is written.
  • the write control unit 11 outputs the write completion notification signal SW every time writing of pixel data for 32 pixels constituting the input image data Di is completed, but the present invention is not limited to this example. .
  • the write control unit 11 receives a read completion notification signal SR from the read control unit 13 described later, the transfer data is read from the storage areas M0 to M15 of the buffer unit 12 based on the read completion notification signal SR.
  • the designated storage area (that is, the free storage area) is specified.
  • the write control unit 11 writes the input image data Di into a free storage area of the buffer unit 12.
  • the buffer unit 12 temporarily stores transfer data transferred to the common bus 180.
  • the buffer unit 12 includes, for example, an SRAM (Static Random Access Memory).
  • the buffer unit 12 sequentially stores pixel data constituting the input image data Di in units of 64 bytes from the storage area M0 to the storage area M15. Specifically, the buffer unit 12 stores the 64-byte pixel data for the first 32 pixels constituting the input image data Di in the first storage area M0, and the 64-byte pixel data for the next 32 pixels. Store in the storage area M1. Similarly, the buffer unit 12 sequentially stores subsequent pixel data constituting the input image data Di in the storage areas M2 to M15 in units of 64 bytes. When the input image data Di is stored in the last storage area M15, the buffer unit 12 again transfers each subsequent pixel data constituting the input image data Di from the first storage area M0 to the storage area M15.
  • the data is sequentially stored in each storage area in units of 64 bytes. That is, each pixel data of the input image data Di sequentially output from the image sensor 110 is cyclically written by the write control unit 11 from the storage area M0 to the storage area M15 of the buffer unit 12.
  • writing pixel data to the buffer unit 12 means writing input image data Di to the storage areas M0 to M15 in units of 64 bytes for 32 pixels.
  • the write clock signal for writing the input image data Di to the buffer unit 12 and the read clock signal for reading the transfer data from the buffer unit 12 are different clock signals.
  • the buffer unit 12 for example, a type of SRAM (for example, dual port SRAM) that can individually input a write clock signal and a read clock signal can be used.
  • the read control unit 13 reads transfer data from the buffer unit 12 in response to a read control signal SC (described later) output from the band smoothing unit 15.
  • the read control signal SC is a signal obtained by delaying the write completion notification signal SW. Accordingly, the read control signal SC, like the write completion notification signal SW, includes information indicating that the input image data Di has been written to the buffer unit 12, and address information indicating the storage area in which the input image data Di has been written. Is included.
  • the read control unit 13 receives the read control signal SC from the band smoothing unit 15, the read control unit 13 starts from the storage areas M0 to M15 of the buffer unit 12 indicated by the address information included in the read control signal SC in units of 64 bytes for 32 pixels.
  • Read pixel data as transfer data. In the following description, reading transfer data from the buffer unit 12 means reading pixel data from the storage areas M0 to M15 as transfer data in units of 64 bytes for 32 pixels.
  • the read control unit 13 outputs a read completion notification signal SR indicating that the transfer data has been read to the write control unit 11 every time reading of the 64-byte transfer data of 32 pixels from the buffer unit 12 is completed.
  • the read completion notification signal SR includes address information indicating the storage area of the buffer unit 12 in which the read transfer data is stored (that is, information indicating a free storage area).
  • the interface unit 14 transfers the transfer data read from the buffer unit 12 by the read control unit 13 to the common bus 180 according to a predetermined bus protocol. Specifically, in order to transfer the transfer data to the common bus 180, the interface unit 14 transmits a DMA transfer request REQ, receives a DMA transfer acceptance ACK, and transmits an address ADD on the DRAM indicating the transfer data transfer destination. The transmission data (pixel data) is transmitted.
  • the band smoothing unit 15 smoothes the band of the common bus 180.
  • the band smoothing unit 15 controls the timing at which the read control unit 13 reads the transfer data from the buffer unit 12 based on the write completion notification signal SW input from the write control unit 11, thereby reducing the band of the common bus 180. Smooth.
  • the band smoothing unit 15 delays the write completion notification signal SW input from the write control unit 11 to generate a read control signal SC for controlling the timing of reading the transfer data from the buffer unit 12 to perform read control.
  • Delaying the write completion notification signal SW means smoothing the write completion notification signal SW. Therefore, the read control signal SC generated by delaying the write completion notification signal SW is the smoothed write completion notification signal SW.
  • the band smoothing unit 15 completes the writing that is sequentially output from the write control unit 11 as the pixel data constituting the input image data Di is sequentially written to the buffer unit 12 by the write control unit 11.
  • the write completion notification signal is sequentially output to the read control unit 13 as the read control signal with a predetermined time interval.
  • a setting signal E for setting the predetermined time interval is input to the band smoothing unit 15 from the central processing unit 170 (FIG. 1) or the like.
  • the setting signal E may be directly input to the band smoothing unit 15 from the outside.
  • the band smoothing unit 15 smoothes the band of the common bus 180 by controlling the timing of reading the transfer data from the buffer unit 12, but the band of the common bus 180 is smoothed. This method can be arbitrarily selected.
  • the band smoothing unit 15 determines the time interval between transfer data when transferring the transfer data to the common bus 180 based on the position of the transfer data transferred to the common bus 180 on the frame image. Switch. Thereby, the band smoothing unit 15 smoothes the band of the common bus 180.
  • the band smoothing unit 15 uses, as a parameter for setting the predetermined time interval, a first parameter related to a time interval between transfer data when transferring transfer data other than the final transfer data included in the frame image, and the final transfer And a second parameter relating to a time interval between transfer data when transferring data.
  • the time interval between transfer data set using the second parameter is shorter than the time interval between transfer data set using the first parameter.
  • the band smoothing unit 15 sets the time interval between the transfer data using the first parameter when the position of the transfer data on the frame image is the position of the transfer data other than the final transfer data. Further, when the position of the transfer data on the frame image is the position of the final transfer data, the band smoothing unit 15 sets a time interval between the transfer data using the second parameter. From the first parameter and the second parameter, the maximum count value of a counter 1503 (FIG. 3), which will be described later, constituting the band smoothing unit 15 is determined.
  • FIG. 3 is a block diagram illustrating a configuration example of the band smoothing unit 15 included in the data transfer apparatus 10 according to the first embodiment of the present invention.
  • the band smoothing unit 15 includes a FIFO (First-In First-OUT) memory 1501, counters 1502 and 1503, a read determination unit 1504, and a selector 1505.
  • the FIFO memory 1501 temporarily holds a write completion notification signal SW sequentially output from the write control unit 11.
  • the FIFO memory 1501 is composed of, for example, a plurality of registers connected in cascade.
  • the FIFO memory 1501 temporarily holds the write completion notification signal SW to delay the write completion notification signal SW, and performs read control of the write completion notification signal SW in accordance with a FIFO read command input from a read determination unit 1504 described later. Output as signal SC.
  • the counter 1502 In response to the write completion notification signal SW sequentially output from the write control unit 11, the counter 1502 is a write that has not been read from the FIFO memory 1501 among the write completion notification signals SW already held in the FIFO memory 1501. The number of completion notification signals SW is counted. The counter 1502 counts up every time the write completion notification signal SW is input from the write control unit 11 to the FIFO memory 1501. The counter 1502 counts down every time the write completion notification signal SW is read from the FIFO memory 1501.
  • the count value of the counter 1502 represents a difference (a natural number including zero) between the number of write completion notification signals SW input to the FIFO memory 1501 and the number of write completion notification signals SW output from the FIFO memory 1501. Therefore, the presence / absence of the write completion notification signal SW that has not been read from the FIFO memory 1501 can be known from the count value of the counter 1502. If the count value of the counter 1502 is 1 or more, a write completion notification signal SW that has not been read from the FIFO memory 1501 exists in the FIFO memory 1501. If the count value of the counter 1502 is 0, all the write completion notification signals SW input to the FIFO memory 1501 are read, and no write completion notification signal SW that has not been read from the FIFO memory 1501 exists in the FIFO memory 1501. .
  • the counter 1503 counts up in a predetermined cycle until the count value reaches the maximum value of the count value set in the counter 1503 by the setting signal E1 or the setting signal E2 supplied from the selector 1505.
  • the counter 1503 outputs a signal indicating that the count value has reached the maximum value to the read determination unit 1504, and then
  • the counter 1503 is initialized at the read timing of the FIFO memory 1501. That is, the count value of the counter 1503 is initialized every time the write completion notification signal SW is read from the FIFO memory 1501.
  • the counter 1503 is initialized in response to the FIFO read command. After being initialized, the counter 1503 repeatedly counts up until the count value reaches the maximum value or is initialized again.
  • the time interval Ts of the read control signal SC sequentially output from the band smoothing unit 15 is determined based on the maximum value of the count value set in the counter 1503 by the setting signals E1 and E2.
  • the setting signal E1 corresponds to the aforementioned first parameter
  • the setting signal E2 corresponds to the aforementioned second parameter.
  • the time interval Ts (FIG. 7) of the read control signal SC is increased. In this case, while the smoothing of the bandwidth of the common bus 180 proceeds, the data transfer rate decreases. Conversely, as the maximum value is decreased, the time interval of the read control signal SC is reduced. In this case, while the data transfer rate increases, the bandwidth of the common bus 180 is not smoothed.
  • the maximum value of the count value set in the counter 1503 can be arbitrarily set according to the required data transfer speed, the degree of smoothing of the bandwidth of the common bus 180, and the like. However, in the first embodiment, the maximum count value set in the counter 1503 is set to one of two values corresponding to the setting signal E1 and the setting signal E2 supplied from the selector 1505, respectively.
  • the read determination unit 1504 controls the reading of the FIFO memory 1501 based on the count values of the counters 1502 and 1503. That is, the read determination unit 1504 receives a write completion notification signal SW in which the count value of the counter 1503 has reached a predetermined value determined based on the maximum value and the count value of the counter 1502 has not been read from the FIFO memory 1501. If the value indicates that it exists in the memory 1501, a FIFO read instruction for instructing to read the write completion notification signal SW is output to the FIFO memory 1501.
  • the read determination unit 1504 outputs the FIFO read instruction to the FIFO memory 1501, thereby reading and outputting the write completion notification signal SW that has not been read from the FIFO memory 1501 as the read control signal SC from the FIFO memory 1501.
  • the read control signal SC is sequentially sent from the FIFO memory 1501 of the band smoothing unit 15 to the read control unit 13 with a predetermined time interval Ts (FIG. 7) determined by the maximum value of the count value set in the counter 1503. Is output automatically.
  • Ts predetermined time interval
  • the selector 1505 selects one of setting signals E1 and E2 for setting the maximum value of the counter 1503 and supplies the selected signal to the counter 1503. For example, two types of setting signals E1 and E2 are input to the selector 1505 from the central processing unit 170 shown in FIG. Based on the setting signals E1 and E2, the first parameter and the second parameter described above for setting the maximum value of the count value of the counter 1503 are determined.
  • the maximum value of the count value set by the setting signal E2 (second parameter) is smaller than the maximum value of the count value set by the setting signal E1 (first parameter). Accordingly, when the maximum count value of the counter 1503 is set by the setting signal E2, the time of the DMA transfer request REQ is compared to when the maximum value of the counter 1503 is set by the setting signal E1.
  • the interval Ts is shortened.
  • the selector 1505 receives the setting signal E3 from the image extraction unit 122 shown in FIG.
  • the setting signal E3 indicates that the transfer data read from the buffer unit 12 by the read control unit 13 is the final transfer data, that is, the position of the transfer data read from the buffer unit 12 on the frame image is This is the final transfer information signal indicating the position of the final transfer data.
  • the setting signal E3 is a signal indicating a set of data to be transferred last in a frame among a set of data densely present in each frame image. Specifically, as illustrated in the uppermost part of FIG. 10, the setting signal E3 is low when transferring data (third group) that is densely present in the lower image area A3 shown in FIG. 5A, for example. Is a signal that transitions from high to low.
  • the setting signal E3 an existing signal generated by the image extraction unit 122 in the process of performing the image extraction process is used.
  • the selector 1505 selects the setting signal E2 and outputs it to the counter 1503 and the read determination unit 1504. In other cases, that is, when the position of the transfer data indicated by the setting signal E3 indicates the position of the transfer data other than the final transfer data on the frame image, the selector 1505 selects the setting signal E1, selects the counter 1503 and the read determination To the unit 1504.
  • the “final transfer data” in the frame image refers to a set of data to be transferred last in time among a set of data densely present in the frame image, and is exemplified in FIG. 5A, for example.
  • the image areas A1 to A3 of the frame image forming the shooting screen P this is a set of data included in the image area A3 that is the last transfer object.
  • FIG. 4 is a flowchart showing an example of an operation flow of the data transfer apparatus 10 according to the first embodiment of the present invention.
  • 5A to 5D are diagrams for explaining the operation of the data transfer apparatus 10 according to the first embodiment of the present invention, and are diagrams for explaining examples of image data to be transferred.
  • FIG. 6 is a diagram for explaining the operation of the data transfer apparatus 10 according to the first embodiment of the present invention, and is a diagram for explaining an example of a plurality of continuous frame images to be transferred.
  • 7A and 7B are diagrams for explaining the operation of the data transfer apparatus 10 according to the first embodiment of the present invention.
  • FIG. 7A is a timing chart for explaining the operation when data other than the final transfer data is transferred.
  • FIG. 7A is a timing chart for explaining the operation when data other than the final transfer data is transferred.
  • FIG. 7B is a diagram for explaining the relationship between input image data Di and output transfer data Do when transferring data other than final transfer data.
  • 8A and 8B are diagrams for explaining the operation of the data transfer apparatus 10 according to the first embodiment of the present invention.
  • FIG. 8A is a timing chart for explaining the operation when the time until the DMA transfer request is accepted is long.
  • FIG. 8B is a diagram for explaining the relationship between the input image data Di and the output transfer data Do when the time until the DMA transfer request is accepted is long.
  • 9A and 9B are diagrams for explaining the operation of the data transfer apparatus 10 according to the first embodiment of the present invention.
  • FIG. 9A is a timing chart for explaining the operation when transferring the final transfer data.
  • FIG. 9A is a timing chart for explaining the operation when transferring the final transfer data.
  • FIG. 9B is a diagram for explaining the relationship between input data and output data when final transfer data is transferred.
  • FIG. 10 is a diagram for explaining the operation of the data transfer apparatus 10 according to the first embodiment of the present invention, and shows the relationship of transfer data between frames.
  • FIG. 11 is a diagram for supplementarily explaining the operation of the data transfer apparatus 10 according to the first embodiment of the present invention, and shows the relationship of transfer data between frames when the time interval between transfer data is not switched. It is.
  • the image extraction unit 122 extracts image data from the input image data Di (input image data preprocessed by the preprocessing unit 121), whether or not the input image data Di is the final transfer data in the frame. Determine whether. Then, the image extraction unit 122 outputs a setting signal E3 including information indicating whether or not the input image data Di is final transfer data to the selector 1505 of the band smoothing unit 25.
  • the operation of the data transfer apparatus 10 will be described separately for the case where the transfer data is not the final transfer data in the frame image and the case where the transfer data is the final transfer data in the frame image.
  • the setting signal E3 supplied from the image extraction unit 122 to the band smoothing unit 15 indicates a position other than the position of the final transfer data.
  • the selector 1505 selects the setting signal E1 and supplies it to the counter 1503. Therefore, in this case, the maximum value of the count value of the counter 1503 is a value set based on the setting signal E1, and is larger than a value set based on the setting signal E2. As described later, this means that the time interval between transfer data when the transfer data is not the final transfer data in the frame image is the time interval between transfer data when the transfer data is the final transfer data within the frame image. Means it will be bigger.
  • the input image data Di includes a region where pixel data is densely included (dense region) and a region where pixel data is hardly included (sparse region). ))
  • the functional block continuously outputs DMA transfer requests. For this reason, during the period when the DMA transfer request is output, a situation may occur in which the DMA transfer request of another functional block is not accepted by the bus arbiter.
  • the band smoothing unit 15 smoothes the band of the common bus 180.
  • FIG. 5A to FIG. 5D there are a region where pixel data to be subjected to data transfer by the data transfer apparatus 10 is densely included (dense region) and a region where pixel data is hardly included (sparse region).
  • An example of a shooting screen P based on input image data Di is shown.
  • the shooting screen P shown in FIG. 5A includes image areas A1 to A3 in which images (pixel data to be transferred) are captured, and image areas in which images are hardly captured (other than image areas A1 to A3). Area).
  • the input image data Di acquired from the image sensor 110 densely includes pixel data for displaying the image areas A1 to A3. In other words, pixel data is densely contained in the image areas A1 to A3 (dense area).
  • the input image data Di contains almost no pixel data for displaying areas other than the image areas A1 to A3.
  • the area other than the image areas A1 to A3 contains almost no pixel data (sparse area).
  • the input image data Di sequentially output from the image sensor 110 along the scanning line of the shooting screen P illustrated in FIG. 5A includes a region (dense region) in which pixel data is densely included and pixel data. There are alternating regions (sparse regions) in which almost no is included.
  • the shooting screen P shown in FIG. 5B is similar to the example shown in FIG. 5A.
  • Image areas A1 to A3 in which images (pixel data to be transferred) are taken in and images that are hardly taken in are displayed.
  • Regions regions other than the image regions A1 to A3).
  • the pixel data that is actually to be transferred is only a part of the pixel data on the upper side of each of the image areas A1 to A3 indicated by the dotted lines and a part of the pixel data on the lower side.
  • the pixel data of the area indicated by the dotted line is densely included in the input image data Di (dense area). Pixel data in other areas are hardly included in the input image data Di (sparse area).
  • the input image data Di sequentially output from the image sensor 110 along the scanning line of the photographing screen P includes a region (dense region) in which pixel data is densely included and a pixel data. No areas (sparse areas) exist alternately.
  • the shooting screen P shown in FIG. 5C includes a wide-angle image PW and a telephoto image PT.
  • pixel data of the shooting screen P including the wide-angle image PW and the telephoto image PT is transferred.
  • a region of the telephoto image PT corresponds to a region where an image (pixel data to be transferred) is captured. That is, the pixel data of the region of the telephoto image PT is densely included in the input image data Di (dense region).
  • the other areas (areas of the wide-angle image PW) correspond to areas where the image is hardly captured.
  • the input image data Di sequentially output from the image sensor 110 along the scanning line of the photographing screen P includes a region (dense region) in which pixel data is densely included and a pixel data. No areas (sparse areas) exist alternately. The same applies to input image data acquired from the image sensor 110 by so-called digital zooming.
  • the shooting screen P shown in FIG. 5D includes a plurality of evaluation areas for acquiring evaluation values such as exposure and white balance.
  • the plurality of evaluation regions are indicated by dotted lines.
  • the evaluation value is included in the input image data Di corresponding to the last scanning line of each evaluation area.
  • the evaluation values are densely included in the input image data Di corresponding to the last scanning line of each evaluation region. That is, pixel data for evaluation is densely included in a region corresponding to the last scanning line of each evaluation region (dense region).
  • the other area contains almost no pixel data for evaluation (sparse area).
  • the input image data Di sequentially output from the image sensor 110 along the scanning line of the shooting screen P includes an area (dense area) in which pixel data is densely included with respect to the evaluation value. There is an area (sparse area) in which pixel data is hardly included.
  • FIG. 6 shows the positional relationship between the image areas A11 to A13 and A21 to A23 where the transfer data is densely present when a plurality of frame images P1 and P2 forming the shooting screen P illustrated in FIG. 5A are continuous.
  • the time interval between the lower image area A13 of the first frame image P1 and the upper image area A21 of the next frame image P2 is small. Interference of transfer data is likely to occur between frames at such a frame image boundary, and details thereof will be described later (see the description of “2. Transfer Data is Final Transfer Data in Frame Image”). ).
  • the input image data Di includes a plurality of groups, with six consecutive pixel data as one group.
  • the present invention is not limited to this example, and the arrangement of pixel data included in the input image data Di can be arbitrarily set.
  • the write control unit of the data transfer apparatus 10 in which the pixel data constituting the input image data Di output from the image sensor 110 is a data transfer unit 125 from the image extraction unit 122 in units of 64 bytes corresponding to pixel data for 32 pixels. 11 are sequentially input.
  • the write control unit 11 writes the input image data Di to the buffer unit 12 in units of 64 bytes for 32 pixels as transfer data transferred to the common bus 180 (step S1).
  • the write control unit 11 writes the input image data Di to the buffer unit 12 as shown in FIG. 7A every time the 64-byte pixel data of 32 pixels included in the input image data Di is written to the buffer unit 12.
  • a write completion notification signal SW indicating that it has been output is output (step S1).
  • the numbers in the rectangle schematically showing the write completion notification signal SW correspond to the six pixel data densely included in the input image data Di.
  • the notation “1” is output from the write control unit 11 when the first (first) pixel data among the six pieces of pixel data densely included in the input image data Di is written to the buffer unit 12. Represents the signal SW (1).
  • Such signal notation is the same for the read control signal SC. That is, in FIG. 6A, the marks “1” to “6” of the write completion notification signal SW indicate the write completion notification signals SW (1) to SW (6).
  • the designations “1” to “6” in the read control signal SC indicate the read control signals SC (1) to SC (6).
  • the image extraction unit 122 determines that the position of the pixel data on the frame image sequentially input to the light control unit 11 is that of the frame image. It is determined whether or not it is the position of the final transfer data.
  • the image extraction unit 122 includes final transfer information indicating that the position of the pixel data (transfer data) is the position of the final transfer data of the frame image.
  • the setting signal E3 is output to the selector 1505.
  • the selector 1505 selects the setting signal E2 when the pixel data is read from the buffer unit 12 as transfer data.
  • the selector 1505 selects the setting signal E1 and selects the counter 1503 and the read determination unit as described below. Output to 1504.
  • the time interval Ts of the read control signal SC is set to the predetermined time interval Ts1 by the setting signal E1 described above.
  • This predetermined time interval Ts1 is longer than a predetermined time interval Ts2 (FIG. 9) described later set by the setting signal E2 when the final transfer data is transferred.
  • the band smoothing unit 15 generates a read control signal SC for reading transfer data from the buffer unit 12 so as to smooth the band of the common bus 180 based on the write completion notification signal SW ( Step S2). That is, the band smoothing unit 15 sequentially inputs the write completion notification signal SW sequentially output from the write control unit 11 to the FIFO memory 1501 illustrated in FIG. Then, the band smoothing unit 15 outputs the write completion notification signal SW held in the FIFO memory 1501 as the read control signal SC to the read control unit 13 in the order of input with a fixed time interval Ts.
  • the band smoothing unit 15 also determines the time interval of the read control signal SC according to the setting signal E3 indicating whether the pixel data (transfer data) input to the write control unit 11 is the final transfer data in the frame. Switch. Thereby, the band smoothing unit 15 switches the time interval Ts between the transfer data transferred to the common bus 180.
  • the selector 1505 of the band smoothing unit 15 selects the setting signal E1, and the band smoothing unit 15 Based on the signal E1, the time interval Ts between the transfer data is set to the time interval Ts1.
  • write completion notification signals SW (1) to SW (6) output from the write control unit 11 to the band smoothing unit 15 and read control signals SC (1) to SW (6) output from the band smoothing unit 15 are used.
  • SC (6) is shown schematically.
  • the time interval Ts of the read control signals SC (1) to SC (6) is the time interval Ts1 determined based on the maximum value of the count value set in the counter 1503 by the setting signal E1. Is set.
  • the transmission interval of the DMA transfer request REQ at the time of transferring the input image data Di in which pixel data is densely present may be increased.
  • the maximum value of the count value set in the counter 1503 shown in FIG. 3 is such that the time interval Ts (Ts1) of the read control signal SC is larger than the time interval of the write completion notification signal SW. Is set as follows.
  • the time interval of the write completion notification signal SW corresponds to the time interval of pixel data included in the input image data Di.
  • the time interval Tr of the DMA transfer request REQ increases, and therefore the data transfer rate tends to decrease.
  • the time interval Ts of the read control signal SC is too large, processing involving subsequent data transfer may be hindered. For this reason, the maximum value of the count value set in the counter 1503 is set within a range in which a necessary data transfer rate can be obtained.
  • the read control unit 13 reads the transfer data from the buffer unit 12 in response to the read control signal SC input from the band smoothing unit 15 (step S3).
  • the read control unit 13 receives the DMA transfer acceptance ACK for the DMA transfer request REQ of the previous transfer data. Is read by the interface unit 14 on the condition that the current transfer data is read from the buffer unit 12.
  • the interface unit 14 When the transfer data is read from the buffer unit 12 by the read control unit 13, the interface unit 14 outputs a DMA transfer request REQ to the common bus 180, and the transfer data read from the buffer unit 12 is shared according to a predetermined bus protocol. Transfer to the bus 180 (step S4). Specifically, as shown in FIG. 7A, the interface unit 14 corresponds to the read control signals SC (1) to SC (6) input from the band smoothing unit 15 at a constant time interval Ts (Ts1). , 6 DMA transfer requests REQ are sequentially output.
  • the interface unit 14 receives a DMA transfer acceptance ACK indicating that the current DMA transfer request REQ has been accepted by the bus arbiter 161. . Then, the interface unit 14 transfers the transfer data read from the buffer unit 12 by the read control unit 13 to the common bus 180 (step S4).
  • the input image data Di that densely includes the six pixel data shown as the first group in FIG. 7B is set in the counter 1503.
  • the transfer data Do is output from the interface unit 14 to the common bus 180 at a time interval Ts1 determined based on the maximum count value.
  • Ts1 the time interval determined based on the maximum count value.
  • the data transfer of the first group of pixel data is completed before the input image data Di including the second group of pixel data densely following the first group is input. Data interference between groups does not occur.
  • the bus arbiter 161 can appropriately adjust and accept the DMA transfer request REQ of each functional block. As a result, the load on the bus arbiter 161 can be reduced.
  • the frequency with which the DMA transfer request REQ of the other functional blocks 130, 140, 150 is accepted by the bus arbiter 161 increases. For this reason, even in the arbitration by the bus arbiter 161, even if the priority of the functional block 120 for transferring the pixel data of the image sensor 110 to the DRAM 163 is set high, the influence on the processing of the other functional blocks 130, 140, 150 is exerted. It is possible to suppress the stagnation of processing of other functional blocks.
  • the write control unit 11 writes the write completion notification each time the input image data Di including the pixel data acquired from the image sensor 110 is written to the buffer unit 12.
  • the signal SW is sequentially output (step S1).
  • the band smoothing unit 15 sequentially outputs the read control signal SC with a certain time interval Ts (Ts1) (step S2).
  • the read control unit 13 reads the transfer data from the buffer unit 12 in response to the read control signal SC output from the band smoothing unit 15 (step S3).
  • the interface unit 14 outputs a DMA transfer request REQ for the transfer data read by the read control unit 13 in response to the read control signal SC, and transfers the transfer data (step S4).
  • the bus arbiter 161 it takes a long time until the first DMA transfer request REQ output from the interface unit 14 in response to the first read control signal SC (1) is received by the bus arbiter 161 due to congestion of the common bus 180, for example.
  • the bus arbiter 161 it takes a long time for the first DMA transfer request REQ output from the interface unit 14 at time t0 to be accepted by the bus arbiter 161 at time t1.
  • the DMA transfer acceptance ACK for the first DMA transfer request REQ is received by the interface unit 14 at time t1 after the third read control signal SC (3) is output.
  • step S3 the read control unit 13 responds to the second read control signal SC (2) and transfers the next transfer from the buffer unit 12.
  • Read data In step S4 described above, the interface unit 14 outputs a DMA transfer request REQ for the transfer data read by the read control unit 13 in response to the second read control signal SC (2). Transfer to the common bus 180.
  • the transfer data read from the buffer unit 12 by the read control unit 13 temporarily stays in response to the second and subsequent read control signals SC (2) to SC (6).
  • the transfer data that stays is transferred quickly at a short time interval. You can make up for the transfer delay.
  • the second read control signal SC (2) and the third read control signal SC (3) are sent from the band smoothing unit 15. It has already been output to the read control unit 13. Therefore, when the DMA transfer acceptance ACK of the first transfer data read from the buffer unit 12 is received from the buffer unit 12 in response to the first read control signal SC (1), the read control unit 13 immediately in step S3 described above. In response to the second read control signal SC (2) from the buffer unit 12, the next transfer data is read. In step S4 described above, the interface unit 14 outputs the DMA transfer request REQ of the transfer data read in response to the second read control signal SC (2) to the common bus 180, and the transfer data is shared. Transfer to bus 180.
  • the DMA transfer request REQ is not limited to the maximum value of the count value of the counter 1503 as long as the situation in which the DMA transfer request REQ is promptly accepted after the time t1 is maintained. Is output from the interface unit 14. For this reason, the remaining second and subsequent transfer data are promptly transferred, and the delay in transfer of the transfer data can be compensated.
  • the delay in data transfer of the pixel data of the first group is compensated before the input image data Di that densely contains the pixel data of the second group next to the first group is input. . Therefore, it is possible to prevent the influence of processing due to the delay in the transfer of the first transfer data of the first group. Therefore, according to the first embodiment, it is possible to quickly perform the retained data transfer while effectively using the bandwidth of the common bus 180.
  • the write control unit 11 writes the input image data Di to the buffer unit 12 as transfer data to be transferred to the common bus 180 (step S1).
  • the image extraction unit 122 determines the position of the pixel data (transfer data) on the frame image sequentially input to the light control unit 11. Then, it is determined whether or not it is the position of the final transfer data of the frame image.
  • the image extraction unit 122 sends a setting signal E3 including final transfer information indicating that the position of the transfer data is the position of the final transfer data to the selector 1505. Output.
  • the read control unit 13 reads the transfer data from the buffer unit and transfers it to the common bus 180 (steps S2 to S4). More specifically, the band smoothing unit 15 generates a read control signal SC for reading transfer data from the buffer unit 12 so as to smooth the band of the common bus 180 based on the write completion notification signal SW. (Step S2). At this time, the band smoothing unit 15 switches between the transfer data transferred to the common bus 180 by switching the time interval of the read control signal SC according to whether the transfer data is the final transfer data in the frame. Switch the time interval.
  • the setting signal E3 including the final transfer information is input from the image extraction unit 122 to the selector 1505.
  • the selector 1505 selects the setting signal E2 and transmits it to the counter 1503 when the transfer data is read from the buffer unit 12.
  • the band smoothing unit 15 sets the time interval Ts between the transfer data to the time interval Ts2 based on the setting signal E2. Specifically, the band smoothing unit 15 sequentially inputs the write completion notification signal SW sequentially output from the write control unit 11 to the FIFO memory 1501 shown in FIG. Then, the band smoothing unit 15 outputs the write completion notification signal SW held in the FIFO memory 1501 as a read control signal SC in the order of input with a fixed time interval Ts (Ts2) determined based on the setting signal E2. . Thereby, as illustrated in FIG. 9A, the time interval Ts of the read control signal SC is set to a predetermined time interval Ts2 determined based on the setting signal E2.
  • write completion notification signals SW (1) to SW (6) output from the write control unit 11 to the band smoothing unit 15 and read control signals SC (1) to SW (6) output from the band smoothing unit 15 are used.
  • SC (6) is shown schematically.
  • the predetermined time interval Ts2 is a time interval shorter than the predetermined time interval Ts1 (FIGS. 7A, 7B, and 8A) set by the setting signal E1 when data other than the final transfer data is transferred.
  • the time interval Ts (Ts2) between the read control signals SC (1) to SC (6) is determined based on the maximum value of the count value set in the counter 1503 shown in FIG. 3 described above by the setting signal E2. A duplicate description is omitted.
  • the read control unit 13 reads the transfer data from the buffer unit 12 in response to the read control signal SC input from the band smoothing unit 15 (step S3). Then, the interface unit 14 transfers the transfer data read from the buffer unit 12 by the read control unit 13 to the common bus 180 (step S4). Except for the operation related to the setting of the time interval Ts, the operation when the transfer data is the final transfer data is the same as the operation described above when the transfer data is data other than the final transfer data.
  • the time interval between transfer data (that is, the time interval of the read control signal SC) is switched based on the setting signal E2
  • the final frame transfer is performed even if the bandwidth of the common bus 180 is smoothed.
  • the data transfer rate is increased, thereby suppressing data interference in the vicinity of the frame boundary.
  • the time interval Ts between transfer data is not switched and is fixed to the time interval Ts1.
  • the period from time t1 to time t3 corresponds to the first frame
  • the time after time t3 corresponds to the second frame
  • the transfer of the third group serving as the final transfer data is started at time t2.
  • the setting signal E3 including the final transfer information becomes high level.
  • the selector 1505 outputs the setting signal E2 to the counter 1503 in response to the setting signal E3 including the final transfer information.
  • the maximum value of the counter 1503 is set by the setting signal E2 at time t2. Therefore, after time t2, the time interval Ts of the read control signal SC is set to the time interval Ts2 ( ⁇ Ts1) (FIG. 10), and the time interval of the transfer data Do output from the data transfer apparatus 10 to the common bus 180 is also set.
  • the time interval Ts1 is shortened to the time interval Ts2 ( ⁇ Ts1).
  • the band of the common bus 180 is smoothed when transferring the third group which is the final transfer data of the first frame. There are cases where it is not.
  • the smoothing of the bandwidth of the common bus 180 is effectively performed during other data transfers, the bandwidth of the common bus 180 can be utilized as a whole, and the processing load on the bus arbiter side is reduced. Can be reduced. Therefore, according to the first embodiment, it is possible to smooth the bandwidth of the common bus while suppressing data interference between frames. That is, the final transfer data can be correctly transferred while controlling the bandwidth of the common bus 180.
  • FIG. 11 shows, as a reference example, the relationship between the transfer data of each frame when the time interval Ts of the read control signal SC is not switched to the time interval Ts2 but is maintained at the time interval Ts1 when the final transfer data is transferred.
  • the time interval Ts of the read control signal SC is maintained at the time interval Ts1
  • the time interval of the transfer data Do transferred to the common bus 180 is also maintained at the time interval Ts1.
  • a part of data Do (6) of the final transfer data (third group) of the first frame interferes with the data of the first group of the second frame.
  • the processing using the data of the first frame and the second frame may not be normally performed.
  • the bandwidth of the common bus 180 is smoothed, data interference between frames can be suppressed and processing stagnation is avoided. can do.
  • the setting signal E3 is assumed to be a signal indicating a set of data densely present in the lower image area A3 of the shooting screen P shown in FIG. 5A. 12, a signal including coordinate information indicating the position of a single piece of data that is finally transferred in an arbitrary image area where data is densely present on the frame image forming the shooting screen P is set as a setting signal.
  • the band smoothing unit 15 adjusts the time interval Ts between the transfer data based on the coordinate information indicating the position of the single transfer data on the frame image forming the photographing screen P. Others are the same as in the first embodiment.
  • image areas Y11, Y21, Y31 (hatched area) adjacent to the upper side of the evaluation areas X1 to X3 set in the frame image forming the shooting screen P, and the image adjacent to the lower side Areas Y12, Y22, and Y32 (shaded areas) are correction areas for acquiring data used to correct the evaluation value.
  • the correction area is an image area where transfer data is densely present.
  • the coordinate position of the last single data in each of the image areas Y11, Y21, Y31, Y12, Y22, and Y32 is schematically shown by a black circle.
  • the setting signal E3 includes information related to the coordinate position of a single piece of data exemplified by a black circle in FIG.
  • a signal indicating the coordinate position of such single image data for example, an existing signal generated in the image extraction process in the image extraction unit 122 can be used.
  • the image area Y12 and the image area Y21 are separated by an interval L
  • the image area Y22 and the image area Y31 are separated by an interval L.
  • the setting signal E3 including information on the coordinate position is output from the image extraction unit 122.
  • the band smoothing unit 15 sets the maximum value of the count value of the counter 1503 based on the setting signal E3 supplied from the image extracting unit 122, and sets the time interval of the read control signal SC to the time interval Ts2.
  • the time interval of the read control signal SC is switched to the time interval Ts2 at time t2A when the setting signal E3 related to the coordinate position of the last data Di (6) of the third group is output. That is, in the example of FIG. 13, the image extraction unit 122 acquires the coordinate position of the last data Di (6) of the third group at time t2A and reflects the information in the setting signal E3.
  • the band smoothing unit 15 sets the time interval Ts of the read control signal SC as the setting signal. The time interval Ts2 determined based on E2 is set.
  • the time interval of the transfer data Do transferred to the common bus 180 is shortened to the time interval Ts2.
  • the transfer of all data of the first frame is completed before the data of the second frame is transferred.
  • the time interval between transfer data is set to the time interval Ts1 by the setting signal E1, and the bandwidth of the common bus 180 is set. Is smoothed.
  • the maximum value of the counter value of the counter 1503 is smaller by the setting signal E2 than the maximum value of the counter value of the counter 1503 set by the setting signal E1.
  • the time interval Ts of the read control signal SC is shortened, and the time interval Tr of the DMA transfer request REQ is also shortened.
  • the band of the common bus 180 is not smoothed, but the data transfer speed increases, so that data interference between image areas and between frames can be prevented.
  • the second embodiment it is possible to smooth the bandwidth of the common bus while suppressing data interference regardless of the inside or outside of the frame. Further, according to the second embodiment, since the time interval Ts between transfer data is switched according to the coordinate position of each data, each image area can be obtained even if a plurality of image areas having different sizes are included in the frame. The bandwidth of the common bus can be smoothed while suppressing the data interference between them.
  • FIG. 14 is a block diagram showing a configuration example of the data transfer apparatus 30 according to the third embodiment of the present invention.
  • the data transfer device 30 includes a band smoothing unit 35 instead of the band smoothing unit 15 in the configuration of the data transfer device 10 shown in FIG. 2 according to the first embodiment described above.
  • the other configuration of the data transfer device 30 is the same as the configuration of the data transfer device 10 of the first embodiment.
  • FIG. 15 is a block diagram illustrating a configuration example of the band smoothing unit 35 included in the data transfer device 30 according to the third embodiment of the present invention.
  • the band smoothing unit 35 further includes a buffer margin determination unit 1506 in the configuration of the band smoothing unit 15 shown in FIG. 3 according to the first embodiment described above.
  • Other configurations of the band smoothing unit 35 are the same as the configurations of the band smoothing unit 15 of the first embodiment.
  • the buffer margin determination unit 1506 determines the remaining capacity (buffer margin) of the buffer unit 12.
  • the band smoothing unit 35 adjusts the time interval between the transfer data transferred to the common bus 180 (time intervals Ts1, Ts2 set by the setting signals E1, E2) according to the determination result of the buffer margin determination unit 1506. To do. Specifically, the band smoothing unit 35 decreases the time interval Ts between the transfer data as the remaining capacity of the buffer unit 12 is smaller.
  • the band smoothing unit 35 sets the time interval of the read control signal SC according to the setting signals E1 and E2 as in the first embodiment, and the read control signal according to the remaining capacity of the buffer unit 12. Adjust the SC time interval. The adjustment of the time interval of the read control signal SC by the setting signals E1 and E2 may be omitted. In this case, the band of the common bus 180 is not smoothed.
  • the band smoothing unit 35 calculates the number of write completion notification signals SW (ie, the number of data written to the buffer unit 12) and the number of read control signals SC (ie, the number of data read from the buffer unit 12).
  • the remaining capacity of the buffer unit 12 is grasped from the difference. When the remaining capacity of the buffer unit 12 is small, it means that the possibility that data cannot be written to the buffer unit 12 increases and the function of the buffer unit 12 is likely to be impaired.
  • the buffer margin determination unit 1506 outputs a signal M indicating the remaining capacity (buffer margin) of the buffer unit 12 to the counter 1503. In the third embodiment, the signal M indicates that the remaining capacity of the buffer unit 12 has a margin, the remaining capacity is small, or that there is almost no remaining capacity.
  • the counter 1503 adjusts the maximum value of the count value set according to the setting signals E1 and E2 based on the signal M input from the buffer margin determination unit 1506.
  • the band smoothing unit 35 applies a predetermined first coefficient “1” to the time interval Ts1 determined based on the setting signal E1.
  • the time interval Ts11 obtained by multiplication is set as the time interval Ts of the read control signal SC.
  • the time interval Ts of the transfer data Do transferred to the common bus 180 is set to a value equal to the time interval Ts1.
  • the band smoothing unit 35 multiplies the time interval Ts1 determined based on the setting signal E1 by a predetermined second coefficient “0.5”.
  • the time interval Ts12 is set as the time interval Ts of the read control signal SC.
  • the band smoothing unit 35 applies a predetermined third coefficient “0.2” to the time interval Ts1 determined based on the setting signal E1.
  • the multiplied time interval Ts13 is set as the time interval Ts of the read control signal SC.
  • the numerical values of the first coefficient, the second coefficient, and the third coefficient are only examples, and the numerical values of the coefficients are arbitrarily set as long as the remaining capacity of the buffer unit 12 can be adjusted. Can be set.
  • the band smoothing unit 35 decreases the time interval Ts1 of the read control signal SC set by the setting signal E1 as the remaining capacity of the buffer unit 12 indicated by the signal M decreases, and the time between transfer data.
  • the read speed from the buffer unit 12 is relatively higher than the write speed to the buffer unit 12, thereby increasing the remaining capacity of the buffer unit 12.
  • the data write operation to the buffer unit 12 can be stabilized, and the buffer of the buffer unit 12 can be stabilized.
  • the function can be stably maintained.
  • FIG. 17A and FIG. 17B are diagrams for explaining an operation example of the data transfer apparatus according to the related art for supplementing the effects of the data transfer apparatus according to the embodiment of the present invention.
  • FIG. 17A is a timing chart for explaining the operation when the time until the DMA transfer request is accepted is short.
  • FIG. 17B is a timing chart for explaining the operation when the time until the DMA transfer request is accepted is long.
  • the time interval TINT of the DMA transfer request REQ is fixed. For this reason, as illustrated in FIG. 17B, when it takes a long time from when the first DMA transfer request REQ is output to the common bus at time t10 to when the DMA transfer acceptance ACK is received at time t11, The next DMA transfer request REQ is output at time t12 after a certain time interval TINT is left from the DMA transfer request REQ. In other words, even if the first DMA transfer request REQ is accepted, the next DMA transfer request REQ is not output unless the time corresponding to the certain time interval TINT has elapsed. For this reason, transfer data staying until the first DMA transfer request REQ is accepted cannot be transferred promptly.
  • the time interval Tr of the DMA transfer request REQ is set to be a band smoothing.
  • the DMA transfer request REQ is output at the minimum time interval without being limited to the time interval Ts of the read control signal SC output from the unit 15. Therefore, it is possible to promptly output a DMA transfer request REQ after a DMA transfer request REQ that takes a long time to be accepted by the bus arbiter 161. Therefore, even if a long time is required until the DMA transfer request REQ is accepted, the transfer data staying in the meantime can be transferred quickly, and a decrease in the data transfer rate can be suppressed.
  • the DMA transfer request REQ in a situation where the DMA transfer request REQ is promptly accepted, the DMA transfer request REQ is set to smooth the bandwidth of the common bus 180.
  • the time interval Tr is set according to the time interval Ts of the read control signal SC output from the band smoothing unit 15. Even if the time interval Tr of the DMA transfer request REQ is set in this way, as illustrated in FIG. 17A, under the situation where the DMA transfer request REQ is promptly received, the pixel data of each group is inherently mutually Since there is no interference, the data transfer rate is not impaired.
  • the main effects of the embodiment of the present invention are summarized.
  • it is possible to smooth the bandwidth of the common bus 180 while suppressing data interference between frames.
  • it is possible to quickly transfer the retained data while effectively using the bandwidth of the common bus 180.
  • the time interval Ts between transfer data is adjusted according to the remaining capacity of the buffer unit 12, the buffer function of the buffer unit 12 can be stabilized.
  • a DMA transfer request REQ it is possible to output a DMA transfer request REQ according to the transfer data amount held in the buffer unit 12, thereby smoothing the bandwidth of the common bus 180 according to the transfer data amount. Even when a DMA transfer request is not accepted for a long time, the retention of processing as a buffer for transfer data can be suppressed. Further, the bandwidth can be controlled before the DMA transfer request REQ is output, and the bandwidth of the common bus 180 can be easily controlled. In addition, since it is not necessary to provide a complicated circuit for controlling the time interval Tr of the DMA transfer request REQ, the circuit scale can be reduced.
  • the bandwidth of the common bus 180 can be smoothed. Therefore, it is possible to secure the processing of the functional block with the low priority while executing the processing of the functional block with the high priority in the arbitration by the bus arbiter 161.
  • the DMA transfer request REQ is It is possible to make up for the delay in data transfer that has accumulated due to the long time required for acceptance.
  • the bandwidth of the common bus 180 can be smoothed by spreading the DMA transfer request REQ on the time axis.
  • time interval Tr of the DMA transfer request REQ can be adjusted with a simple configuration. Even if the rule of arbitration by the bus arbiter 161 is changed, the bandwidth of the common bus 180 can be smoothed by adjusting the maximum value of the counter 1503 by the setting signal E.
  • the present invention can be widely applied to data transfer apparatuses and data transfer methods, and can smooth the bandwidth of a common bus while suppressing data interference between frames.

Abstract

共通バスに転送される転送データを一時的に格納するバッファ部と、入力データを前記転送データとして前記バッファ部にライトするライト制御部と、前記バッファ部から前記転送データをリードするリード制御部と、前記リード制御部により前記バッファ部からリードされた前記転送データを、所定のバスプロトコルに従って前記共通バスに転送するインターフェイス部と、前記転送データのフレーム画像上における位置に基づき、前記転送データを前記共通バスに転送する際の転送データ間の時間間隔を切り替えることにより、前記共通バスの帯域を平滑化する帯域平滑部と、を備えたデータ転送装置。

Description

データ転送装置およびデータ転送方法
　本発明は、データ転送装置およびデータ転送方法に関する。
　本願は、２０１５年６月１５日に、日本に出願された特願２０１５－１２００７４号に基づき優先権を主張し、その内容をここに援用する。
　従来、デジタルカメラ等の撮像システムは、各種の機能ブロックが割り当てられた複数のＬＳＩ(Large Scale Integration)を備えている。複数のＬＳＩは、ＤＭＡ(Direct Memory Access)用の共通バスに接続されている。複数のＬＳＩにそれぞれ割り当てられた複数の機能ブロックが共通バスを介して１つのＤＲＡＭ(Dynamic Random Access Memory)を共有している。複数の機能ブロックが共通バスを共有するために、この種の撮像システムは、バスアービタを備える。
　一般に、バスアービタによるアービトレーションによれば、優先度の高い機能ブロックがＤＭＡ転送要求を連続的に出力した場合、他の機能ブロックにバス権が渡らず、他の機能ブロックの処理が滞留する場合がある。この問題の解決を図った従来技術として、特許文献１に開示された技術がある。特許文献１の技術では、優先度の高い機能ブロックが一定の時間間隔を空けてＤＭＡ転送要求を出力し、共通バスの帯域を平滑化することにより、たとえ優先度の高い機能ブロックのＤＭＡ転送要求が連続したとしても、バスアービタが優先度の低い他の機能ブロックのＤＭＡ転送要求を受け付けることをできるようにしている。
日本国特開２００６－３９６７２号公報
　しかしながら、特許文献１の技術によれば、共通バスを平滑化した結果、或るフレームの転送データが次のフレームの転送データと共通バス上で干渉し、転送データの転送処理が困難になる場合がある。これについて、図６および図１１を参照して具体的に説明する。図６は、転送対象の連続した複数のフレーム画像の例を説明するための図である。図６には、時間的に連続する複数のフレーム画像Ｐ１，Ｐ２，…が示されている。フレーム画像Ｐ１，Ｐ２…はこの順序で順次転送される。フレーム画像Ｐ１には転送データが密に存在する画像領域Ａ１１～Ａ１３が存在する。フレーム画像Ｐ２には転送データが密に存在する画像領域Ａ２１～Ａ２３が存在する。図６に示す例では、先頭のフレーム画像Ｐ１の下側に、転送対象のデータが密に存在する画像領域Ａ１３が存在し、次のフレーム画像Ｐ２の上側に、転送対象のデータが密に存在する画像領域Ａ２１が存在している。
　図６に例示する複数のフレーム画像Ｐ１，Ｐ２…を順次転送する過程で、先頭のフレーム画像Ｐ１の画像領域のうち最後に転送される画像領域Ａ１３に含まれる第３グループのデータを転送する場合について説明する。図１１は、フレーム間の転送データの関係を示す図である。図１１において、第１フレームはフレーム画像Ｐ１に対応し、第２フレームはフレーム画像Ｐ２に対応する。また、第１フレームの、第１グループは画像領域Ａ１１に対応し、第２グループは画像領域Ａ１２に対応し、第３グループは画像領域Ａ１３に対応する。第２フレームの、第１グループは画像領域Ａ２１に対応する。図１１では、各グループ（画像領域）に含まれる、入力画像データＤｉ（１）～Ｄｉ（６）と、対応する出力転送データＤｏ（１）～Ｄｏ（６）が記載されている。
　第３グループのデータを転送する際に共通バスの帯域を平滑化しようとすると、図１１に示すように、先頭の第１フレーム（フレーム画像Ｐ１）の第３グループ（画像領域Ａ１３）に含まれるデータＤｏ（６）が次の第２フレーム（フレーム画像Ｐ２）の第１グループ（画像領域Ａ２１）に含まれるデータＤｏ（１）等と共通バス上で干渉する。即ち、転送データがフレームを跨いで共通バスに出力され、フレーム間でデータが干渉する。この結果、共通バス上に転送された転送データを用いた処理が滞留する場合がある。
　本発明は、上記事情に鑑みてなされたものであり、フレーム間のデータ干渉を抑制しつつ、共通バスの帯域を平滑化することができるデータ転送装置およびデータ転送方法を提供することを課題とする。
　本発明の第１態様によれば、データ転送装置は、共通バスに転送される転送データを一時的に格納するバッファ部と、入力データを前記転送データとして前記バッファ部にライトするライト制御部と、前記バッファ部から前記転送データをリードするリード制御部と、前記リード制御部により前記バッファ部からリードされた前記転送データを、所定のバスプロトコルに従って前記共通バスに転送するインターフェイス部と、前記転送データのフレーム画像上における位置に基づき、前記転送データを前記共通バスに転送する際の転送データ間の時間間隔を切り替えることにより、前記共通バスの帯域を平滑化する帯域平滑部と、を備える。
　本発明の第２態様によれば、第１態様のデータ転送装置において、前記帯域平滑部は、前記転送データの前記フレーム画像上における位置を示す座標情報に基づき前記時間間隔を切り替えてもよい。
　本発明の第３態様によれば、第１態様または第２態様のデータ転送装置において、前記帯域平滑部は、前記フレーム画像に含まれる最終転送データ以外の転送データを転送する際の前記時間間隔に関する第１パラメータと、前記最終転送データを転送する際の前記時間間隔に関する第２パラメータとを有し、前記転送データの前記フレーム画像上における位置が、前記最終転送データ以外の転送データの位置である場合、前記第１パラメータを用いて前記時間間隔を設定し、前記転送データの前記フレーム画像上における位置が、前記最終転送データの位置である場合、前記第２パラメータを用いて前記時間間隔を設定し、前記第２パラメータを用いて設定される前記時間間隔は、前記第１パラメータを用いて設定される前記時間間隔よりも短くてもよい。
　本発明の第４態様によれば、第１態様から第３態様の何れか１つのデータ転送装置は、前記バッファ部の残容量を判定する判定部を更に備え、前記帯域平滑部は、前記判定部の判定結果に応じて、前記時間間隔を調整してもよい。
　本発明の第５態様によれば、第４態様のデータ転送装置において、前記帯域平滑部は、前記バッファ部の残容量が少ない程、前記時間間隔を減少させてもよい。
　本発明の第６態様によれば、データ転送方法は、共通バスに転送される転送データとして入力データをバッファ部にライトする第１段階と、前記バッファ部から前記転送データをリードし、前記バッファ部からリードされた前記転送データを、所定のバスプロトコルに従って前記共通バスに転送する第２段階と、を含み、前記第２段階では、前記転送データのフレーム画像上における位置に基づき、前記転送データを前記共通バスに転送する際の転送データ間の時間間隔を切り替えることにより、前記共通バスの帯域を平滑化する。
　本発明の各態様によれば、フレーム間のデータ干渉を抑制しつつ、共通バスの帯域を平滑化することができる。
本発明の第１実施形態に係るデータ転送装置が適用された撮像システムの構成例を示すブロック図である。 本発明の第１実施形態に係るデータ転送装置の構成例を示すブロック図である。 本発明の第１実施形態に係るデータ転送装置が備える帯域平滑部の構成例を示すブロック図である。 本発明の第１実施形態に係るデータ転送装置の動作フローの一例を示すフローチャートである。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、転送対象の画像データの例を説明するための図である。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、転送対象の画像データの例を説明するための図である。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、転送対象の画像データの例を説明するための図である。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、転送対象の画像データの例を説明するための図である。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、転送対象の連続した複数のフレーム画像の例を説明するための図である。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、最終転送データ以外のデータを転送する場合の動作を説明するためのタイミングチャートである。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、最終転送データ以外のデータを転送する場合の入力データと出力データとの関係を説明するための図である。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、ＤＭＡ転送要求が受け付けられるまでの時間が長い場合の動作を説明するためのタイミングチャートである。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、ＤＭＡ転送要求が受け付けられるまでの時間が長い場合の入力データと出力データとの関係を説明するための図である。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、最終転送データを転送する場合の動作を説明するためのタイミングチャートである。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、最終転送データを転送する場合の入力データと出力データとの関係を説明するための図である。 本発明の第１実施形態に係るデータ転送装置の動作を説明するための図であり、フレーム間の転送データの関係を示す図である。 本発明の第１実施形態に係るデータ転送装置の動作を補足説明するための図であり、転送データ間の時間間隔を切り替えない場合のフレーム間の転送データの関係を示す図である。 本発明の第２実施形態に係るデータ転送装置の動作を説明するための図であり、転送対象のフレーム画像の例を説明するための図である。 本発明の第２実施形態に係るデータ転送装置の動作を補足説明するための図であり、フレーム間の転送データの関係を示す図である。 本発明の第３実施形態に係るデータ転送装置の構成例を示すブロック図である。 本発明の第３実施形態に係るデータ転送装置が備える帯域平滑部の構成例を示すブロック図である。 本発明の第３実施形態に係るデータ転送装置が備える帯域平滑部の動作を説明するための図であり、バッファ部の残容量と転送データ間の時間間隔との関係を説明するための図である。 本発明の実施形態に係るデータ転送装置の効果を補足するための従来技術に係るデータ転送装置の動作例を説明するための図であり、ＤＭＡ転送要求が受け付けられるまでの時間が短い場合の動作を説明するためのタイミングチャートである。 本発明の実施形態に係るデータ転送装置の効果を補足するための従来技術に係るデータ転送装置の動作例を説明するための図であり、ＤＭＡ転送要求が受け付けられるまでの時間が長い場合の動作を説明するためのタイミングチャートである。
　以下、図面を参照しながら、本発明の実施形態を説明する。
（第１実施形態）
　先ず、本発明の第１実施形態を説明する。
　図１は、本発明の第１実施形態に係るデータ転送装置が適用された撮像システム１００の構成例を示すブロック図である。
　撮像システム１００は、例えばデジタルカメラである。撮像システム１００は、イメージセンサ１１０、機能ブロック１２０～１５０、バスアービタ１６１、ＤＲＡＭインターフェイス部１６２、ＤＲＡＭ１６３、中央演算処理装置（ＣＰＵ；Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１７０、共通バス１８０を備えている。なお、図１では、イメージセンサ１１０の撮像面に被写体の光像を結像させるための光学系等は省略されている。
　イメージセンサ１１０は、被写体の光像を光電変換して画素データ（画素信号）を生成する。イメージセンサ１１０は、例えばＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）イメージセンサまたはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサである。イメージセンサ１１０は、例えばＲＧＢ表色系の画像データを出力する。
　機能ブロック１２０は、イメージセンサ１１０により得られた画像データを共通バス１８０に出力するためのバスインターフェイスとして機能する。機能ブロック１２０は、前処理部１２１、画像抽出部１２２，１２３、評価値生成部１２４、データ転送部１２５～１２７を備えている。前処理部１２１は、イメージセンサ１１０により得られた画像データに対し、例えばキズ補正やシェーディング補正等の前処理を施す。
　画像抽出部１２２，１２３は、イメージセンサ１１０により得られた画像データの一部を切り出すことにより、上記画像データから表示画像や記録画像等の画像データを抽出する。評価値生成部１２４は、露出、ホワイトバランス、フォーカス等の制御に用いられる評価値を生成する。データ転送部１２５は、画像抽出部１２２により抽出された画像データを共通バス１８０に転送する。データ転送部１２６は、画像抽出部１２３により抽出された画像データを共通バス１８０に転送する。データ転送部１２７は、評価値生成部１２４により生成された評価値を共通バス１８０に転送する。
　機能ブロック１３０は、画像を表示する。機能ブロック１３０は、データ転送部１３１、表示処理部１３２、表示デバイス１３３を備えている。データ転送部１３１は、表示デバイス１３３に表示される画像（以下、表示画像と称す。）の画像データを共通バス１８０から表示処理部１３２に転送する。表示処理部１３２は、ＤＲＡＭ１６３から表示画像の画像データを取得し、この画像データにＯＳＤ（Ｏｎ　Ｓｃｒｅｅｎ　Ｄｉｓｐｌａｙ）重畳処理等の表示処理を施す。表示デバイス１３３は、表示処理部１３２により処理された画像データを可視化する。表示デバイス１３３は、例えばＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）液晶デバイスや有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）表示デバイスである。
　機能ブロック１４０は、画像データを記憶する。機能ブロック１４０は、データ転送部１４１，１４２、カードインターフェイス部１４３、記録媒体１４４を備えている。データ転送部１４１は、カードインターフェイス部１４３から供給される画像データを共通バス１８０に転送する。データ転送部１４２は、共通バス１８０から供給される画像データをカードインターフェイス部１４３に転送する。カードインターフェイス部１４３は、ＤＲＡＭ１６３から画像データをリードして記録媒体１４４にライトし、記録媒体１４４から画像データをリードしてＤＲＡＭ１６３にライトする。記録媒体１４４は、例えばＳＤ（Ｓｅｃｕｒｅ　Ｄｉｇｉｔａｌ）カードやＣＦ（Ｃｏｍｐａｃｔ　Ｆｌａｓｈ）等、カードインターフェイス部１４３に着脱できるようなメモリカードである。
　機能ブロック１５０は、ＤＲＡＭ１６３に格納された画像データ（前処理された画像データ）に対し、ノイズ除去処理、ＹＣ変換処理、リサイズ処理、ＪＰＥＧ圧縮処理等の所定の画像処理を施して表示画像や記録画像を生成する。機能ブロック１５０は、データ転送部１５１，１５２、画像処理部１５３を備えている。データ転送部１５１は、画像処理部１５３から供給された画像データを共通バス１８０に転送する。データ転送部１５２は、共通バス１８０から供給された画像データを画像処理部１５３に転送する。画像処理部１５３は、上記所定の画像処理を実施する。画像処理部１５３により上記所定の画像処理が施された画像データは、ＤＲＡＭ１６３に転送されて格納される。
　バスアービタ１６１は、共通バス１８０に接続された機能ブロック１２０～１５０から出力されるＤＭＡ転送要求を調整して受け付ける。バスアービタ１６１は、ＤＲＡＭ１６３に対するアクセスを許可するためのバス権が付与される機能ブロックを決定する。ＤＲＡＭインターフェイス部１６２は、ＤＲＡＭ１６３への画像データのライトとＤＲＡＭ１６３からの画像データのリードとを実施する。ＤＲＡＭ１６３は、機能ブロック１２０～１５０により共有された半導体メモリである。ＤＲＡＭ１６３は、例えばシンクロナスＤＲＡＭである。
　中央演算処理装置１７０は、撮像システム１００の全体動作を制御する。なお、中央演算処理装置１７０も、上述の機能ブロック１２０～１５０と同様に、ＤＲＡＭ１６３を共有する機能ブロックの一つである。
　第１実施形態に係るデータ転送装置は、上述した撮像システム１００に備えられたデータ転送部１２５～１２７，１３１，１４１，１４２，１５１，１５２のうち、共通バス１８０に画像データを出力するデータ転送部１２５～１２７，１４１，１５１のそれぞれに相当する。以下の説明において、機能ブロック１２０に備えられたデータ転送部１２５に着目し、データ転送部１２５を「データ転送装置１０」と称す。
　なお、第１実施形態に係るデータ転送装置は、図１に示す撮像システム１００に備えられた全てのデータ転送部に適用することもでき、一部のデータ転送部にのみ適用することもできる。
　図２は、本発明の第１実施形態に係るデータ転送装置１０の構成例を示すブロック図である。
　データ転送装置１０は、ライト制御部１１、バッファ部１２、リード制御部１３、インターフェイス部（Ｉ／Ｆ部）１４、帯域平滑部１５を備えている。
　なお、帯域平滑部１５とライト制御部１１とを一体化してもよく、帯域平滑部１５とリード制御部１３とを一体化してもよい。また、リード制御部１３とインターフェイス部１４とを一体化してもよい。
　ライト制御部１１は、イメージセンサ１１０によって取得された画素データのデータ列からなる入力画像データＤｉを転送データとしてバッファ部１２の記憶領域Ｍ０～Ｍ１５に順次的にライトする。ライト制御部１１は、入力画像データＤｉを構成する所定数の画素分の画素データ（例えば３２画素分の画素データ）のライトが完了する都度、入力画像データＤｉをバッファ部１２にライトした旨を示すライト完了通知信号ＳＷを出力する。ライト完了通知信号ＳＷには、入力画像データＤｉがライトされた記憶領域Ｍ０～Ｍ１５の何れかを示すアドレス情報が含まれている。第１実施形態では、ライト制御部１１は、入力画像データＤｉを構成する３２画素分の画素データのライトが完了する都度、ライト完了通知信号ＳＷを出力するが、本発明はこの例に限定されない。
　また、ライト制御部１１は、後述するリード制御部１３からリード完了通知信号ＳＲを受信すると、そのリード完了通知信号ＳＲに基づいて、バッファ部１２の記憶領域Ｍ０～Ｍ１５のうち、転送データがリードされた記憶領域（即ち、空いた記憶領域）を特定する。ライト制御部１１は、バッファ部１２の空いた記憶領域に入力画像データＤｉをライトする。
　バッファ部１２は、共通バス１８０に転送される転送データを一時的に格納する。バッファ部１２は、例えばＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）から構成される。第１実施形態では、バッファ部１２は、記憶領域Ｍ０～Ｍ１５の合計１６個の記憶領域を含む。各記憶領域には、入力画像データＤｉを構成する上記所定数の画素分の画素データが転送データとして格納される。第１実施形態では、記憶領域Ｍ０～Ｍ１５のそれぞれには、３２画素分の画素データが格納される。１画素分の画素データを２バイトとすれば、記憶領域Ｍ０～Ｍ１５のそれぞれには、６４（＝２×３２）バイトの画素データが格納される。従って、記憶領域Ｍ０～Ｍ１５のそれぞれは、少なくとも６４バイトの記憶容量を有している。
　バッファ部１２は、記憶領域Ｍ０から記憶領域Ｍ１５に向けて、入力画像データＤｉを構成する画素データを６４バイト単位で順次的に格納する。具体的には、バッファ部１２は、入力画像データＤｉを構成する最初の３２画素分の６４バイトの画素データを先頭の記憶領域Ｍ０に格納し、次の３２画素分の６４バイトの画素データを記憶領域Ｍ１に格納する。以下同様にして、バッファ部１２は、入力画像データＤｉを構成する後続の画素データを６４バイト単位で記憶領域Ｍ２～Ｍ１５に順次格納する。最後の記憶領域Ｍ１５に入力画像データＤｉが格納されると、バッファ部１２は、再び先頭の記憶領域Ｍ０から記憶領域Ｍ１５に向けて、入力画像データＤｉを構成する新たな後続の各画素データを６４バイト単位で各記憶領域に順次的に格納する。即ち、バッファ部１２の記憶領域Ｍ０から記憶領域Ｍ１５には、イメージセンサ１１０から順次出力される入力画像データＤｉの各画素データがライト制御部１１によって巡回的にライトされる。以下の説明において、バッファ部１２に画素データをライトすることは、記憶領域Ｍ０～Ｍ１５に入力画像データＤｉを３２画素分の６４バイト単位でライトすることを意味する。
　なお、撮像システム１００の構成上、バッファ部１２に入力画像データＤｉをライトするためのライトクロック信号と、バッファ部１２から転送データをリードするためのリードクロック信号とが、相互に異なるクロック信号である場合、バッファ部１２として、例えば、ライトクロック信号とリードクロック信号とを個別に入力可能なタイプのＳＲＡＭ（例えば、デュアルポートＳＲＡＭ）を用いることができる。
　リード制御部１３は、帯域平滑部１５から出力される後述のリード制御信号ＳＣに応答して、バッファ部１２から転送データをリードする。リード制御信号ＳＣは、ライト完了通知信号ＳＷを遅延させた信号である。従って、リード制御信号ＳＣは、ライト完了通知信号ＳＷと同様に、バッファ部１２に入力画像データＤｉがライトされた旨を示す情報と、入力画像データＤｉがライトされた記憶領域を示すアドレス情報とを含んでいる。リード制御部１３は、帯域平滑部１５からリード制御信号ＳＣを受信すると、このリード制御信号ＳＣに含まれるアドレス情報によって示されるバッファ部１２の記憶領域Ｍ０～Ｍ１５から３２画素分の６４バイト単位で画素データを転送データとしてリードする。以下の説明において、バッファ部１２から転送データをリードすることは、記憶領域Ｍ０～Ｍ１５から画素データを転送データとして３２画素分の６４バイト単位でリードすることを意味する。
　リード制御部１３は、バッファ部１２から３２画素分の６４バイトの転送データのリードを完了する都度、その転送データをリードした旨を示すリード完了通知信号ＳＲをライト制御部１１に出力する。リード完了通知信号ＳＲには、リードされた転送データが格納されていたバッファ部１２の記憶領域を示すアドレス情報（即ち、空いた記憶領域を示す情報）が含まれている。
　インターフェイス部１４は、リード制御部１３によりバッファ部１２からリードされた転送データを、所定のバスプロトコルに従って共通バス１８０に転送する。具体的には、インターフェイス部１４は、転送データを共通バス１８０に転送するために、ＤＭＡ転送要求ＲＥＱの送信、ＤＭＡ転送受付ＡＣＫの受信、転送データの転送先を示すＤＲＡＭ上のアドレスＡＤＤの送信、転送データ（画素データ）本体の送信等を行う。
　帯域平滑部１５は、共通バス１８０の帯域を平滑化する。帯域平滑部１５は、ライト制御部１１から入力されるライト完了通知信号ＳＷに基づいて、リード制御部１３がバッファ部１２から転送データをリードするタイミングを制御することにより、共通バス１８０の帯域を平滑化する。帯域平滑部１５は、ライト制御部１１から入力されたライト完了通知信号ＳＷを遅延させることにより、バッファ部１２から転送データをリードするタイミングを制御するためのリード制御信号ＳＣを生成してリード制御部１３に出力する。ライト完了通知信号ＳＷを遅延させることは、ライト完了通知信号ＳＷを平滑化することを意味する。従って、ライト完了通知信号ＳＷを遅延させることにより生成されるリード制御信号ＳＣは、平滑化後のライト完了通知信号ＳＷである。
　具体的には、帯域平滑部１５は、入力画像データＤｉを構成する画素データがライト制御部１１によりバッファ部１２に順次的にライトされるに従ってライト制御部１１から順次的に出力されるライト完了通知信号ＳＷを遅延させることにより、所定の時間間隔を空けて、前記ライト完了通知信号を前記リード制御信号としてリード制御部１３へ順次的に出力する。帯域平滑部１５には、上記所定の時間間隔を設定するための設定信号Ｅが中央演算処理装置１７０（図１）等から入力される。ただし、設定信号Ｅは、外部から直接的に帯域平滑部１５に入力されてもよい。
　なお、第１実施形態では、帯域平滑部１５は、バッファ部１２から転送データをリードするタイミングを制御することにより、共通バス１８０の帯域を平滑化しているが、共通バス１８０の帯域の平滑化の手法は任意に選択できる。
　また、帯域平滑部１５は、共通バス１８０に転送される転送データのフレーム画像上における位置に基づき、転送データを共通バス１８０に転送する際の転送データ間の時間間隔を決める上記所定の時間間隔を切り替える。これにより、帯域平滑部１５は、共通バス１８０の帯域を平滑化する。帯域平滑部１５は、上記所定の時間間隔を設定するためのパラメータとして、フレーム画像に含まれる最終転送データ以外の転送データを転送する際の転送データ間の時間間隔に関する第１パラメータと、最終転送データを転送する際の転送データ間の時間間隔に関する第２パラメータとを有している。第２パラメータを用いて設定される転送データ間の時間間隔は、第１パラメータを用いて設定される転送データ間の時間間隔よりも短い。
　帯域平滑部１５は、転送データのフレーム画像上における位置が最終転送データ以外の転送データの位置である場合、第１パラメータを用いて転送データ間の時間間隔を設定する。また、帯域平滑部１５は、転送データのフレーム画像上における位置が最終転送データの位置である場合、第２パラメータを用いて転送データ間の時間間隔を設定する。第１パラメータおよび第２パラメータから、帯域平滑部１５を構成する後述のカウンタ１５０３（図３）のカウント値の最大値が決まる。
　図３は、本発明の第１実施形態に係るデータ転送装置１０が備える帯域平滑部１５の構成例を示すブロック図である。
　帯域平滑部１５は、ＦＩＦＯ（Ｆｉｒｓｔ－Ｉｎ　Ｆｉｒｓｔ－ＯＵＴ）メモリ１５０１、カウンタ１５０２，１５０３、リード判定部１５０４、セレクタ１５０５を備えている。ＦＩＦＯメモリ１５０１は、ライト制御部１１から順次的に出力されるライト完了通知信号ＳＷを一時的に保持する。ＦＩＦＯメモリ１５０１は、例えば、従属接続された複数のレジスタから構成される。ＦＩＦＯメモリ１５０１は、ライト完了通知信号ＳＷを一時的に保持することにより、ライト完了通知信号ＳＷを遅延させ、後述するリード判定部１５０４から入力されるＦＩＦＯリード命令に従ってライト完了通知信号ＳＷをリード制御信号ＳＣとして出力する。
　カウンタ１５０２は、ライト制御部１１から順次的に出力されるライト完了通知信号ＳＷに応答して、ＦＩＦＯメモリ１５０１に既に保持されたライト完了通知信号ＳＷのうち、ＦＩＦＯメモリ１５０１からリードされていないライト完了通知信号ＳＷの数をカウントする。カウンタ１５０２は、ライト制御部１１からＦＩＦＯメモリ１５０１にライト完了通知信号ＳＷが入力される都度、カウントアップする。また、カウンタ１５０２は、ＦＩＦＯメモリ１５０１からライト完了通知信号ＳＷがリードされる都度、カウントダウンする。
　カウンタ１５０２のカウント値は、ＦＩＦＯメモリ１５０１に入力されたライト完了通知信号ＳＷの数とＦＩＦＯメモリ１５０１から出力されたライト完了通知信号ＳＷの数との差分（ゼロを含む自然数）を表す。従って、カウンタ１５０２のカウント値から、ＦＩＦＯメモリ１５０１からリードされていないライト完了通知信号ＳＷの有無を知ることができる。カウンタ１５０２のカウント値が１以上の値であれば、ＦＩＦＯメモリ１５０１からリードされていないライト完了通知信号ＳＷがＦＩＦＯメモリ１５０１に存在する。また、カウンタ１５０２のカウント値が０であれば、ＦＩＦＯメモリ１５０１に入力されたライト完了通知信号ＳＷは全てリードされ、ＦＩＦＯメモリ１５０１からリードされていないライト完了通知信号ＳＷはＦＩＦＯメモリ１５０１に存在しない。
　カウンタ１５０３は、セレクタ１５０５から供給される設定信号Ｅ１または設定信号Ｅ２によってカウンタ１５０３に設定されるカウント値の最大値にカウント値が到達するまで所定周期でカウントアップする。カウンタ１５０３のカウント値が、設定信号Ｅ１または設定信号Ｅ２によって設定される最大値に到達すると、カウンタ１５０３は、カウント値が最大値に到達した旨を示す信号をリード判定部１５０４に出力し、その後、カウンタ１５０３は、ＦＩＦＯメモリ１５０１のリードのタイミングで初期化される。即ち、カウンタ１５０３のカウント値は、ＦＩＦＯメモリ１５０１からライト完了通知信号ＳＷがリードされる度に初期化される。具体的には、カウンタ１５０３は、リード判定部１５０４がＦＩＦＯリード命令を出力すると、そのＦＩＦＯリード命令に応答して初期化される。カウンタ１５０３は、初期化された後、カウント値が最大値に到達するか、または、再度初期化されるまで、繰り返しカウントアップする。
　設定信号Ｅ１，Ｅ２によってカウンタ１５０３に設定されるカウント値の最大値に基づいて、帯域平滑部１５から順次的に出力されるリード制御信号ＳＣの時間間隔Ｔｓが決まる。ここで、設定信号Ｅ１は前述の第１パラメータに相当し、設定信号Ｅ２は前述の第２パラメータに相当する。カウンタ１５０３に設定されるカウント値の最大値を増加させる程、リード制御信号ＳＣの時間間隔Ｔｓ（図７）が大きくなる。この場合、共通バス１８０の帯域の平滑化が進む一方、データの転送速度が低下する。逆に、上記最大値を減少させる程、リード制御信号ＳＣの時間間隔が小さくなる。この場合、データの転送速度が上昇する一方、共通バス１８０の帯域の平滑化があまりされない。カウンタ１５０３に設定されるカウント値の最大値は、必要とされるデータ転送速度や共通バス１８０の帯域の平滑化の程度等に応じて任意に設定され得る。ただし、第１実施形態では、カウンタ１５０３に設定されるカウント値の最大値は、セレクタ１５０５から供給される設定信号Ｅ１および設定信号Ｅ２のそれぞれに対応した二つの値のうちの何れかに設定される。
　リード判定部１５０４は、カウンタ１５０２，１５０３のカウント値に基づいてＦＩＦＯメモリ１５０１のリードを制御する。即ち、リード判定部１５０４は、カウンタ１５０３のカウント値が上記最大値に基づいて決まる所定値に到達し、且つ、カウンタ１５０２のカウント値がＦＩＦＯメモリ１５０１からリードされていないライト完了通知信号ＳＷがＦＩＦＯメモリ１５０１に存在することを示す値である場合、ライト完了通知信号ＳＷのリードを指示するためのＦＩＦＯリード命令をＦＩＦＯメモリ１５０１に出力する。
　リード判定部１５０４は、上記ＦＩＦＯリード命令をＦＩＦＯメモリ１５０１に出力することにより、ＦＩＦＯメモリ１５０１からリードされていないライト完了通知信号ＳＷをＦＩＦＯメモリ１５０１からリード制御信号ＳＣとしてリードして出力させる。このとき、リード制御信号ＳＣは、カウンタ１５０３に設定されるカウント値の最大値によって定まる所定の時間間隔Ｔｓ（図７）を空けて、帯域平滑部１５のＦＩＦＯメモリ１５０１からリード制御部１３へ順次的に出力される。このように、リード制御信号ＳＣが時間間隔Ｔｓを空けてリード制御部１３に入力されることにより、後述するように、共通バス１８０の帯域が平滑化される。
　セレクタ１５０５は、カウンタ１５０３のカウント値の最大値を設定するための設定信号Ｅ１，Ｅ２の何れかを選択してカウンタ１５０３に供給する。セレクタ１５０５には、例えば図１に示す中央演算処理装置１７０から２種類の設定信号Ｅ１，Ｅ２が入力される。設定信号Ｅ１，Ｅ２に基づいて、それぞれ、カウンタ１５０３のカウント値の最大値を設定するための上述の第１パラメータおよび第２パラメータが決まる。
　設定信号Ｅ２（第２パラメータ）によって設定されるカウント値の最大値は、設定信号Ｅ１（第１パラメータ）によって設定されるカウント値の最大値よりも小さい。従って、設定信号Ｅ２によってカウンタ１５０３のカウント値の最大値が設定された場合には、設定信号Ｅ１によってカウンタ１５０３のカウント値の最大値が設定された場合に比較して、ＤＭＡ転送要求ＲＥＱの時間間隔Ｔｓが短くなる。
　また、セレクタ１５０５には、図１に示す画像抽出部１２２から設定信号Ｅ３が入力される。設定信号Ｅ３は、リード制御部１３によってバッファ部１２からリードされる転送データが最終転送データであること、即ち、バッファ部１２からリードされる上記転送データのフレーム画像上における位置がこのフレーム画像上の最終転送データの位置であることを示す最終転送情報信号である。第１実施形態では、設定信号Ｅ３は、各フレーム画像に密に存在するデータの集合のうち、フレーム内で最後に転送対象となるデータの集合を示す信号である。具体的には、図１０の最上段に例示するように、設定信号Ｅ３は、例えば図５Ａに示す下側の画像領域Ａ３に密に存在するデータ（第３グループ）を転送する際にローレベルからハイレベルに遷移する信号である。第１実施形態では、設定信号Ｅ３として、画像抽出部１２２が画像抽出処理を実施する過程で生成する既存の信号を用いる。
　セレクタ１５０５は、設定信号Ｅ３によって示される転送データの位置がフレーム画像上の最終転送データの位置を示す場合、設定信号Ｅ２を選択してカウンタ１５０３およびリード判定部１５０４に出力する。その他の場合、即ち、設定信号Ｅ３によって示される転送データの位置がフレーム画像上の最終転送データ以外の転送データの位置を示す場合、セレクタ１５０５は、設定信号Ｅ１を選択してカウンタ１５０３およびリード判定部１５０４に出力する。
　次に、図４に示すフローに沿って、図５Ａから図１１を参照しながら、第１実施形態に係るデータ転送装置１０の動作（データ転送方法）を説明する。
　ここでは、理解の容易化のため、転送データがフレーム画像内の最終転送データでない場合と、転送データがフレーム画像内の最終転送データである場合とに分けて、データ転送装置１０の動作を説明する。なお、フレーム画像内の「最終転送データ」とは、フレーム画像内に密に存在するデータの集合のうち、時間的に最後に転送対象となるデータの集合を指し、例えば、図５Ａに例示する撮影画面Ｐを形成するフレーム画像の画像領域Ａ１～Ａ３のうち、最後に転送対象となる画像領域Ａ３に含まれるデータの集合である。
　図４は、本発明の第１実施形態に係るデータ転送装置１０の動作フローの一例を示すフローチャートである。図５Ａ～図５Ｄは、本発明の第１実施形態に係るデータ転送装置１０の動作を説明するための図であり、転送対象の画像データの例を説明するための図である。図６は、本発明の第１実施形態に係るデータ転送装置１０の動作を説明するための図であり、転送対象の連続した複数のフレーム画像の例を説明するための図である。図７Ａおよび図７Ｂは、本発明の第１実施形態に係るデータ転送装置１０の動作を説明するための図である。図７Ａは、最終転送データ以外のデータを転送する場合の動作を説明するためのタイミングチャートである。図７Ｂは、最終転送データ以外のデータを転送する場合の入力画像データＤｉと出力転送データＤｏとの関係を説明するための図である。図８Ａおよび図８Ｂは、本発明の第１実施形態に係るデータ転送装置１０の動作を説明するための図である。図８Ａは、ＤＭＡ転送要求が受け付けられるまでの時間が長い場合の動作を説明するためのタイミングチャートである。図８Ｂは、ＤＭＡ転送要求が受け付けられるまでの時間が長い場合の入力画像データＤｉと出力転送データＤｏとの関係を説明するための図である。図９Ａおよび図９Ｂは、本発明の第１実施形態に係るデータ転送装置１０の動作を説明するための図である。図９Ａは、最終転送データを転送する場合の動作を説明するためのタイミングチャートである。図９Ｂは、最終転送データを転送する場合の入力データと出力データとの関係を説明するための図である。図１０は、本発明の第１実施形態に係るデータ転送装置１０の動作を説明するための図であり、フレーム間の転送データの関係を示す図である。図１１は、本発明の第１実施形態に係るデータ転送装置１０の動作を補足説明するための図であり、転送データ間の時間間隔を切り替えない場合のフレーム間の転送データの関係を示す図である。
　画像抽出部１２２は、入力画像データＤｉ（前処理部１２１によって前処理が施された入力画像データ）から画像データを抽出する際に、入力画像データＤｉがフレーム内の最終転送データであるか否かを判定する。そして、画像抽出部１２２は、入力画像データＤｉが最終転送データであるか否かを示す情報を含む設定信号Ｅ３を帯域平滑部２５のセレクタ１５０５に出力する。
　ここでは、転送データがフレーム画像内の最終転送データでない場合と、転送データがフレーム画像内の最終転送データである場合とに分けて、データ転送装置１０の動作を説明する。
１．転送データがフレーム画像内の最終転送データでない場合
　転送データの位置がフレーム画像内の最終転送データの位置でない場合には、通常、共通バスの帯域を平滑化しても、フレーム間のデータ干渉は発生し得ない。従って、この場合は、共通バス１８０の帯域の平滑化の動作のみ行い、フレーム間のデータ干渉の抑制に関連する動作は行わない。
　転送データの位置がフレーム画像内の最終転送データの位置でない場合、画像抽出部１２２から帯域平滑部１５に供給される設定信号Ｅ３は、最終転送データの位置以外の位置を示す。この場合、セレクタ１５０５は、設定信号Ｅ１を選択してカウンタ１５０３に供給する。従ってこの場合、カウンタ１５０３のカウント値の最大値は、設定信号Ｅ１に基づいて設定される値となり、設定信号Ｅ２に基づいて設定される値よりも大きい値になる。このことは、後述するように、転送データがフレーム画像内の最終転送データでない場合の転送データ間の時間間隔が、転送データがフレーム画像内の最終転送データである場合の転送データ間の時間間隔よりも大きくなることを意味する。
　ここでは、第１実施形態に係る効果に関する理解を容易化するため、入力画像データＤｉには、画素データが密に含まれる領域（密の領域）と、画素データが殆ど含まれない領域（疎の領域）が存在するとする。一般に、画素データが密に含まれる入力画像データＤｉを或る機能ブロックから共通バス１８０に転送する場合、当該機能ブロックはＤＭＡ転送要求を連続的に出力する。このため、ＤＭＡ転送要求が出力される期間、他の機能ブロックのＤＭＡ転送要求がバスアービタに受け付けられなくなる状況が発生し得る。このような状況を回避するため、第１実施形態では、帯域平滑部１５が共通バス１８０の帯域を平滑化する。
　図５Ａ～図５Ｄには、データ転送装置１０によるデータ転送の対象となる画素データが密に含まれる領域（密の領域）と画素データが殆ど含まれない領域（疎の領域）とが存在する入力画像データＤｉによる撮影画面Ｐの例が示されている。図５Ａに示された撮影画面Ｐは、画像（転送対象となる画素データ）の取り込みが行われる画像領域Ａ１～Ａ３と、画像の取り込みが殆ど行われない画像領域（画像領域Ａ１～Ａ３以外の領域）とを含んでいる。イメージセンサ１１０から取得される入力画像データＤｉには、画像領域Ａ１～Ａ３を表示するための画素データが密に含まれている。換言すれば、画像領域Ａ１～Ａ３には、画素データが密に含まれている（密の領域）。これに対し、入力画像データＤｉには、画像領域Ａ１～Ａ３以外の領域を表示するための画素データは殆ど含まれていない。換言すれば、画像領域Ａ１～Ａ３以外の領域には、画素データが殆ど含まれていない（疎の領域）。このため、図５Ａに例示する撮影画面Ｐの走査線に沿ってイメージセンサ１１０から順次的に出力される入力画像データＤｉには、画素データが密に含まれる領域（密の領域）と画素データが殆ど含まれない領域（疎の領域）とが交互に存在する。
　図５Ｂに示された撮影画面Ｐは、図５Ａに示す例と同様に、画像（転送対象となる画素データ）の取り込みが行われる画像領域Ａ１～Ａ３と、画像の取り込みが殆ど行われない画像領域（画像領域Ａ１～Ａ３以外の領域）とを含んでいる。ただし、図５Ｂの例では、実際に転送対象となる画素データは、点線で示される各画像領域Ａ１～Ａ３の上辺側の一部の画素データと、下辺側の一部の画素データのみである。この場合、点線で示される領域の画素データが入力画像データＤｉに密に含まれている（密の領域）。その他の領域の画素データは入力画像データＤｉに殆ど含まれていない（疎の領域）。この場合も、撮影画面Ｐの走査線に沿ってイメージセンサ１１０から順次的に出力される入力画像データＤｉには、画素データが密に含まれる領域（密の領域）と画素データが殆ど含まれない領域（疎の領域）とが交互に存在する。
　図５Ｃに示された撮影画面Ｐは、広角画像ＰＷと望遠画像ＰＴとを含む。マルチレコーディングでは、広角画像ＰＷと望遠画像ＰＴとを含む撮影画面Ｐの画素データが転送される。マルチレコーディングでは、望遠画像ＰＴの領域が、画像（転送対象となる画素データ）の取り込みが行われる領域に相当する。すなわち、望遠画像ＰＴの領域の画素データは入力画像データＤｉに密に含まれる（密の領域）。その他の領域（広角画像ＰＷの領域）は、画像の取り込みが殆ど行われない領域に相当する。すなわち、その他の領域（広角画像ＰＷの領域）の画素データは、入力画像データＤｉに殆ど含まれていない（疎の領域）。この場合も、撮影画面Ｐの走査線に沿ってイメージセンサ１１０から順次的に出力される入力画像データＤｉには、画素データが密に含まれる領域（密の領域）と画素データが殆ど含まれない領域（疎の領域）とが交互に存在する。所謂デジタルズーミングによりイメージセンサ１１０から取得される入力画像データも同様である。
　図５Ｄに示された撮影画面Ｐは、露出やホワイトバランス等の評価値を取得するための複数の評価領域を含んでいる。図５Ｄでは、複数の評価領域は、点線によって示されている。上記評価値は、各評価領域の最後の走査線に対応した入力画像データＤｉに含まれている。このため、各評価領域の最後の走査線に対応した入力画像データＤｉには、上記評価値が密に含まれている。即ち、各評価領域の最後の走査線に対応した領域には、評価のための画素データが密に含まれる（密の領域）。その他の領域には、評価のための画素データが殆ど含まれない（疎の領域）。従って、この場合も、撮影画面Ｐの走査線に沿ってイメージセンサ１１０から順次的に出力される入力画像データＤｉには、評価値に関し、画素データが密に含まれる領域（密の領域）と画素データが殆ど含まれない領域（疎の領域）とが存在する。
　図６には、図５Ａに例示する撮影画面Ｐを形成する複数のフレーム画像Ｐ１，Ｐ２が連続する場合において、転送データが密に存在する画像領域Ａ１１～Ａ１３，Ａ２１～Ａ２３の位置関係が示されている。図６の例では、先頭のフレーム画像Ｐ１の下側の画像領域Ａ１３と、次のフレーム画像Ｐ２の上側の画像領域Ａ２１との間の時間間隔が小さくなることに留意されたい。このようなフレーム画像の境界では、フレーム間で転送データの干渉が発生しやすくなるが、その詳細については後述する（「２．転送データがフレーム画像内の最終転送データである場合」の説明参照）。
　次に、上述した図５Ａ～図５Ｄに例示する撮影画面Ｐを形成する入力画像データＤｉがイメージセンサ１１０からデータ転送装置１０に入力されたときの動作について、（１）データ転送装置１０から出力されるＤＭＡ転送要求ＲＥＱがバスアービタ１６１に速やかに受け付けられる場合と、（２）データ転送装置１０から出力されるＤＭＡ転送要求ＲＥＱが受け付けられるまでに長時間を要する場合とに分けて説明する。
　なお、理解の容易化のため、入力画像データＤｉの画素データが密に含まれる領域には、６個の画素データが連続して存在するとする。また、入力画像データＤｉには、連続した６個の画素データを１つのグループとして、複数のグループが含まれているとする。ただし、この例に限定されず、入力画像データＤｉに含まれる画素データの配列は任意に設定できる。
（１）ＤＭＡ転送受付ＡＣＫが速やかに受信される場合
　図７Ａおよび図７Ｂを参照して、ＤＭＡ転送受付ＡＣＫが速やかに受信される場合の動作を説明する。イメージセンサ１１０から出力された入力画像データＤｉを構成する画素データが、３２画素分の画素データに相当する６４バイト単位で画像抽出部１２２からデータ転送部１２５であるデータ転送装置１０のライト制御部１１へ順次入力される。ライト制御部１１は、入力画像データＤｉを、共通バス１８０に転送される転送データとして３２画素分の６４バイト単位でバッファ部１２にライトする（ステップＳ１）。また、ライト制御部１１は、入力画像データＤｉに含まれる３２画素分の６４バイトの画素データをバッファ部１２にライトする都度、図７Ａに示すように、入力画像データＤｉをバッファ部１２にライトした旨を示すライト完了通知信号ＳＷを出力する（ステップＳ１）。
　図７Ａでは、ライト完了通知信号ＳＷを模式的に示す四角形の中の数字は、入力画像データＤｉに密に含まれる６個の画素データに対応している。例えば「１」という表記は、入力画像データＤｉに密に含まれる６個の画素データのうち、先頭の（１番目の）画素データがバッファ部１２にライトされた場合にライト制御部１１から出力される信号ＳＷ（１）を表している。このような信号の表記はリード制御信号ＳＣについても同様である。すなわち、図６Ａにおいて、ライト完了通知信号ＳＷの「１」～「６」という標記は、ライト完了通知信号ＳＷ（１）～ＳＷ（６）を示す。リード制御信号ＳＣの「１」～「６」という標記は、リード制御信号ＳＣ（１）～ＳＣ（６）を示す。
　入力画像データＤｉを構成する画素データがライト制御部１１に順次入力される過程で、画像抽出部１２２は、ライト制御部１１に順次入力されるフレーム画像上の画素データの位置がそのフレーム画像の最終転送データの位置であるか否かを判定する。画素データの位置がフレーム画像の最終転送データの位置である場合、画像抽出部１２２は、画素データ（転送データ）の位置がフレーム画像の最終転送データの位置である旨を示す最終転送情報を含む設定信号Ｅ３をセレクタ１５０５に出力する。セレクタ１５０５は、画像抽出部１２２から最終転送情報を含む設定信号Ｅ３が入力された場合、その画素データが転送データとしてバッファ部１２からリードされる際に設定信号Ｅ２を選択する。
　ここでは、ライト制御部１１に順次入力される画素データ（転送データ）は最終転送データではないので、次に説明するように、セレクタ１５０５は、設定信号Ｅ１を選択してカウンタ１５０３およびリード判定部１５０４に出力する。この場合、リード制御信号ＳＣの時間間隔Ｔｓは、上述した設定信号Ｅ１によって所定の時間間隔Ｔｓ１に設定される。この所定の時間間隔Ｔｓ１は、最終転送データを転送する場合に設定信号Ｅ２によって設定される後述の所定の時間間隔Ｔｓ２（図９）よりも長い。
　具体的には、帯域平滑部１５は、ライト完了通知信号ＳＷに基づいて、共通バス１８０の帯域を平滑化するようにバッファ部１２から転送データをリードするためのリード制御信号ＳＣを生成する（ステップＳ２）。即ち、帯域平滑部１５は、ライト制御部１１から順次出力されるライト完了通知信号ＳＷを、図３に示すＦＩＦＯメモリ１５０１へ順次入力する。そして、帯域平滑部１５は、ＦＩＦＯメモリ１５０１に保持されたライト完了通知信号ＳＷをリード制御信号ＳＣとして一定の時間間隔Ｔｓを空けて入力順にリード制御部１３に出力する。
　また、帯域平滑部１５は、ライト制御部１１に入力される画素データ（転送データ）がフレーム内の最終転送データであるか否かを示す設定信号Ｅ３に応じて、リード制御信号ＳＣの時間間隔を切り替える。これにより、帯域平滑部１５は、共通バス１８０に転送される転送データ間の時間間隔Ｔｓを切り替える。ここでは、ライト制御部１１に入力される画素データ（転送データ）がフレーム内の最終転送データではないので、帯域平滑部１５のセレクタ１５０５は設定信号Ｅ１を選択し、帯域平滑部１５は、設定信号Ｅ１に基づいて転送データ間の時間間隔Ｔｓを時間間隔Ｔｓ１に設定する。
　図７Ａの例では、ライト制御部１１から帯域平滑部１５に出力されるライト完了通知信号ＳＷ（１）～ＳＷ（６）と、帯域平滑部１５から出力されるリード制御信号ＳＣ（１）～ＳＣ（６）とが模式的に示されている。図７Ａの例に示すように、リード制御信号ＳＣ（１）～ＳＣ（６）の時間間隔Ｔｓは、設定信号Ｅ１によってカウンタ１５０３に設定されるカウント値の最大値に基づいて決まる時間間隔Ｔｓ１に設定される。
　ここで、入力画像データＤｉに画素データの疎密が存在する場合、共通バス１８０の帯域を平滑化するためには（即ち、共通バス１８０に出力されるＤＭＡ転送要求ＲＥＱの送信間隔を均一化するためには）、画素データが密に存在する入力画像データＤｉを転送する際のＤＭＡ転送要求ＲＥＱの送信間隔を長くすればよい。この観点から、図３に示すカウンタ１５０３に設定されるカウント値の最大値は、上述のように、リード制御信号ＳＣの時間間隔Ｔｓ（Ｔｓ１）がライト完了通知信号ＳＷの時間間隔よりも大きくなるように設定される。ライト完了通知信号ＳＷの時間間隔は、入力画像データＤｉに含まれる画素データの時間間隔に対応する。
　なお、リード制御信号ＳＣの時間間隔Ｔｓが大きくなる程、ＤＭＡ転送要求ＲＥＱの時間間隔Ｔｒも大きくなるので、データ転送速度が低下する傾向にある。また、リード制御信号ＳＣの時間間隔Ｔｓが大き過ぎると、その後のデータ転送を伴う処理を阻害する場合がある。このため、カウンタ１５０３に設定されるカウント値の最大値は、必要なデータ転送速度が得られる範囲で設定される。
　続いて、リード制御部１３は、帯域平滑部１５から入力されるリード制御信号ＳＣに応答して、バッファ部１２から転送データをリードする（ステップＳ３）。ここで、リード制御部１３は、前回のリード制御信号ＳＣに応答してバッファ部１２から既にリードした前回の転送データが存在する場合、その前回の転送データのＤＭＡ転送要求ＲＥＱに対するＤＭＡ転送受付ＡＣＫがインターフェイス部１４で受信されていることを条件に、バッファ部１２から今回の転送データをリードする。
　インターフェイス部１４は、リード制御部１３によりバッファ部１２から転送データがリードされると、ＤＭＡ転送要求ＲＥＱを共通バス１８０に出力し、バッファ部１２からリードされた転送データを所定のバスプロトコルに従って共通バス１８０に転送する（ステップＳ４）。具体的には、図７Ａに示すように、インターフェイス部１４は、一定の時間間隔Ｔｓ（Ｔｓ１）で帯域平滑部１５から入力されるリード制御信号ＳＣ（１）～ＳＣ（６）に対応して、６個のＤＭＡ転送要求ＲＥＱを順次出力する。
　ここでは、インターフェイス部１４から出力されたＤＭＡ転送要求ＲＥＱがバスアービタ１６１で速やかに受け付けられる場合を想定している。したがって、図７Ａに例示するように、インターフェイス部１４は、次回のＤＭＡ転送要求ＲＥＱを出力する前に、今回のＤＭＡ転送要求ＲＥＱがバスアービタ１６１に受け付けられた旨を示すＤＭＡ転送受付ＡＣＫを受信する。そして、インターフェイス部１４は、リード制御部１３によりバッファ部１２からリードされた転送データを共通バス１８０に転送する（ステップＳ４）。
　このようにＤＭＡ転送要求ＲＥＱがバスアービタ１６１に速やかに受け付けられる状況下では、図７Ｂにおいて第１グループとして示されている６個の画素データを密に含む入力画像データＤｉは、カウンタ１５０３に設定されたカウント値の最大値に基づいて決まる時間間隔Ｔｓ１で転送データＤｏとしてインターフェイス部１４から共通バス１８０に出力される。図７Ｂに示す例では、第１グループの後ろに続く第２グループの画素データを密に含む入力画像データＤｉが入力される前に、第１グループの画素データのデータ転送が完了しているので、グループ間でのデータ干渉は発生しない。
　従って、図７Ａおよび図７Ｂの例では、ＤＭＡ転送要求ＲＥＱが速やかに受け付けられる状況下では、共通バス１８０の帯域を平滑化することにより、ＤＭＡ転送要求ＲＥＱの時間間隔Ｔｒに余裕が生まれる。このため、画素データが密に存在する入力画像データＤｉを転送する際、バスアービタ１６１が各機能ブロックのＤＭＡ転送要求ＲＥＱを適切に調整して受け付けることができる。これにより、バスアービタ１６１の負担を軽減することができるようになる。
　また、図７Ａおよび図７Ｂの例では、画素データが密に存在する入力画像データＤｉを転送する際のＤＭＡ転送要求ＲＥＱの時間間隔Ｔｒを長くしても、各グループの画素データのデータ転送は、相互に干渉することなく行われる。このため、共通バス１８０の帯域を平滑化しても、データ転送速度を低下させることなく、バスアービタ１６１によるアービトレーションに従って、イメージセンサ１１０の画素データをＤＲＡＭ１６３に転送することができるようになる。
　また、図７Ａおよび図７Ｂの例では、共通バス１８０の帯域を平滑化することにより、イメージセンサ１１０から取得された画素データをＤＲＡＭ１６３に転送する機能ブロック１２０によって共通バス１８０が占有される頻度が低下し、他の機能ブロック１３０，１４０，１５０のＤＭＡ転送要求ＲＥＱがバスアービタ１６１で受け付けられる頻度が高まる。このため、バスアービタ１６１によるアービトレーションにおいて、イメージセンサ１１０の画素データをＤＲＡＭ１６３に転送するための機能ブロック１２０の優先度を高く設定しても、他の機能ブロック１３０，１４０，１５０の処理に与える影響を抑制することができ、他の機能ブロックの処理の滞留を防止することができるようになる。
（２）ＤＭＡ転送要求ＲＥＱが受け付けられるまでに長時間を要する場合
　次に、図８Ａおよび図８Ｂを参照して、ＤＭＡ転送要求に対するＤＭＡ転送受付ＡＣＫが受信されるまでに長時間を要する場合の動作を説明する。
　なお、ライト完了通知信号ＳＷおよびリード制御信号ＳＣの表記については、図７Ａおよび図７Ｂの例に示す場合と同様である。
　上述したＤＭＡ転送受付ＡＣＫが速やかに受信される場合と同様に、ライト制御部１１は、イメージセンサ１１０から取得された画素データを含む入力画像データＤｉをバッファ部１２にライトする都度、ライト完了通知信号ＳＷを順次出力する（ステップＳ１）。帯域平滑部１５からは、ライト制御部１１から出力されるライト完了通知信号ＳＷに応答して、リード制御信号ＳＣを一定の時間間隔Ｔｓ（Ｔｓ１）を空けて順次出力する（ステップＳ２）。リード制御部１３は、帯域平滑部１５から出力されるリード制御信号ＳＣに応答して、バッファ部１２から転送データをリードする（ステップＳ３）。インターフェイス部１４は、リード制御信号ＳＣに応答してリード制御部１３によりリードされた転送データのＤＭＡ転送要求ＲＥＱを出力し、その転送データを転送する（ステップＳ４）。
　ここで、最初のリード制御信号ＳＣ（１）に応答してインターフェイス部１４から出力された最初のＤＭＡ転送要求ＲＥＱが、例えば共通バス１８０の輻輳等により、バスアービタ１６１に受け付けられるまでに長時間を要した場合を考える。図８Ａの例では、時刻ｔ０でインターフェイス部１４から出力された最初のＤＭＡ転送要求ＲＥＱが時刻ｔ１でバスアービタ１６１に受け付けられるまでに長時間を要している。その結果、最初のＤＭＡ転送要求ＲＥＱに対するＤＭＡ転送受付ＡＣＫは、３番目のリード制御信号ＳＣ（３）が出力された後の時刻ｔ１でインターフェイス部１４に受信されている。
　時刻ｔ１でＤＭＡ転送受付ＡＣＫがインターフェイス部１４に受信されると、上述のステップＳ３において、リード制御部１３は、２番目のリード制御信号ＳＣ（２）に応答してバッファ部１２から次の転送データをリードする。そして、上述のステップＳ４において、インターフェイス部１４は、２番目のリード制御信号ＳＣ（２）に応答してリード制御部１３によりリードされた転送データのＤＭＡ転送要求ＲＥＱを出力し、その転送データを共通バス１８０に転送する。
　この場合、２番目以降のリード制御信号ＳＣ（２）～ＳＣ（６）に応答してリード制御部１３によってバッファ部１２からリードされる転送データが一時的に滞留する。図８Ｂの例では、最初のリード制御信号ＳＣ（１）に応答してバッファ部１２からリードされた転送データのＤＭＡ転送要求ＲＥＱがバスアービタ１６１に受け付けられるまでに長時間を要したため、その間、２番目以降のリード制御信号ＳＣ（２）～ＳＣ（６）に応答して転送されるべき転送データＤｏ（２）～Ｄｏ（３）の転送が滞留している。
　しかしながら、第１実施形態によれば、次に説明するように、ＤＭＡ転送要求ＲＥＱが速やかに受け付けられる状況が回復すれば、滞留した転送データの転送が短い時間間隔で速やかに行われ、転送データの転送の遅れを挽回することができる。
　具体的に説明する。図８Ａの例では、時刻ｔ１で、最初のリード制御信号ＳＣ（１）に加えて、２番目のリード制御信号ＳＣ（２）および３番目のリード制御信号ＳＣ（３）が帯域平滑部１５からリード制御部１３に既に出力されている。このため、リード制御部１３は、最初のリード制御信号ＳＣ（１）に応答してバッファ部１２からリードした最初の転送データのＤＭＡ転送受付ＡＣＫが受信されると、上述のステップＳ３において、即座に、バッファ部１２から２番目のリード制御信号ＳＣ（２）に応答して次の転送データをリードする。そして、上述のステップＳ４において、インターフェイス部１４は、２番目のリード制御信号ＳＣ（２）に応答してリードされた転送データのＤＭＡ転送要求ＲＥＱを共通バス１８０に出力し、その転送データを共通バス１８０に転送する。
　ここで、時刻ｔ１の後、ＤＭＡ転送要求ＲＥＱが速やかに受け付けられる状況が維持される限り、ＤＭＡ転送要求ＲＥＱは、カウンタ１５０３のカウント値の最大値に制限されることなく、最小限の時間間隔でインターフェイス部１４から出力される。このため、滞留した２番目以降の転送データが速やかに転送され、転送データの転送の遅れを挽回することができる。
　図８Ｂに示す例では、第１グループの次の第２グループの画素データを密に含む入力画像データＤｉが入力される前に、第１グループの画素データのデータ転送の遅れが挽回されている。従って、第１グループの最初の転送データの転送が遅れたことによる処理の影響を防止することができる。
　従って、第１実施形態によれば、共通バス１８０の帯域を有効に利用しつつ、滞留したデータ転送を速やかに行うことができる。
２．転送データがフレーム画像内の最終転送データである場合
　次に、フレーム内の最終転送データを転送する場合のデータ転送装置１０の動作を詳細に説明する。ここでも、ライト制御部１１に順次入力される画素データ（転送データ）は最終転送データではないとし、リード制御信号ＳＣの時間間隔Ｔｓは、上述した設定信号Ｅ１によって所定の時間間隔Ｔｓ１に設定されるとする。
　転送データがフレーム画像内の最終転送データでない場合と同様に、ライト制御部１１は、入力画像データＤｉを、共通バス１８０に転送される転送データとしてバッファ部１２にライトする（ステップＳ１）。入力画像データＤｉを構成する画素データがライト制御部１１に順次入力される過程で、画像抽出部１２２は、ライト制御部１１に順次入力されるフレーム画像上の画素データ（転送データ）の位置が、そのフレーム画像の最終転送データの位置であるか否かを判定する。画像抽出部１２２は、転送データの位置がフレーム画像の最終転送データの位置である場合、転送データの位置が最終転送データの位置である旨を示す最終転送情報を含む設定信号Ｅ３をセレクタ１５０５に出力する。
　続いて、リード制御部１３は、バッファ部から転送データをリードして、共通バス１８０に転送する（ステップＳ２～Ｓ４）。具体的に説明すると、帯域平滑部１５は、ライト完了通知信号ＳＷに基づいて、共通バス１８０の帯域を平滑化するようにバッファ部１２から転送データをリードするためのリード制御信号ＳＣを生成する（ステップＳ２）。このとき、帯域平滑部１５は、転送データがフレーム内の最終転送データであるか否かに応じて、リード制御信号ＳＣの時間間隔を切り替えることにより、共通バス１８０に転送される転送データ間の時間間隔を切り替える。ここでは、転送データがフレーム内の最終転送データであるため、画像抽出部１２２からセレクタ１５０５に最終転送情報を含む設定信号Ｅ３が入力される。セレクタ１５０５は、最終転送情報を含む設定信号Ｅ３が入力された場合、その転送データがバッファ部１２からリードされる際に設定信号Ｅ２を選択してカウンタ１５０３に送信する。
　帯域平滑部１５は、設定信号Ｅ２に基づいて転送データ間の時間間隔Ｔｓを時間間隔Ｔｓ２に設定する。具体的には、帯域平滑部１５は、ライト制御部１１から順次出力されるライト完了通知信号ＳＷを、図３に示すＦＩＦＯメモリ１５０１に順次入力する。そして、帯域平滑部１５は、ＦＩＦＯメモリ１５０１に保持されたライト完了通知信号ＳＷを、設定信号Ｅ２に基づいて決まる一定の時間間隔Ｔｓ（Ｔｓ２）を空けて、リード制御信号ＳＣとして入力順に出力する。これにより、図９Ａに例示するように、リード制御信号ＳＣの時間間隔Ｔｓは、設定信号Ｅ２に基づいて決まる所定の時間間隔Ｔｓ２に設定される。
　図９Ａの例では、ライト制御部１１から帯域平滑部１５に出力されるライト完了通知信号ＳＷ（１）～ＳＷ（６）と、帯域平滑部１５から出力されるリード制御信号ＳＣ（１）～ＳＣ（６）とが模式的に示されている。所定の時間間隔Ｔｓ２は、最終転送データ以外のデータを転送する場合に設定信号Ｅ１によって設定される上述の所定の時間間隔Ｔｓ１（図７Ａ、図７Ｂ、図８Ａ）よりも短い時間間隔である。なお、リード制御信号ＳＣ（１）～ＳＣ（６）の時間間隔Ｔｓ（Ｔｓ２）は、設定信号Ｅ２によって前述した図３に示すカウンタ１５０３に設定されるカウント値の最大値に基づいて決まるが、重複する説明は省略する。
　続いて、リード制御部１３は、帯域平滑部１５から入力されるリード制御信号ＳＣに応答して、バッファ部１２から転送データをリードする（ステップＳ３）。そして、インターフェイス部１４は、リード制御部１３によりバッファ部１２からリードされた転送データを共通バス１８０に転送する（ステップＳ４）。
　時間間隔Ｔｓの設定に関する動作を除けば、転送データが最終転送データである場合の動作は、転送データが最終転送データ以外のデータである場合の上述した動作と同様である。
　上述のように、設定信号Ｅ２に基づいて転送データ間の時間間隔（即ち、リード制御信号ＳＣの時間間隔）を切り替えるようにしたので、共通バス１８０の帯域を平滑化しても、フレームの最終転送データの転送速度が上昇し、これによりフレームの境界付近におけるデータの干渉を抑制することができる。
　ここで、図１０を参照してデータ干渉の抑制について具体的に説明する。
　図１０の例では、転送データ間の時間間隔Ｔｓは切り替えられず、時間間隔Ｔｓ１に固定されている。図１０において、時刻ｔ１から時刻ｔ３までの期間が第１フレームに相当し、時刻ｔ３以降が第２フレームに相当し、時刻ｔ２で、最終転送データとなる第３グループの転送が開始されている。時刻ｔ２で最終転送データの転送が開始される際に、最終転送情報を含む設定信号Ｅ３がハイレベルになる。
　セレクタ１５０５は、最終転送情報を含む設定信号Ｅ３に応答して設定信号Ｅ２をカウンタ１５０３に出力する。これにより、時刻ｔ２でカウンタ１５０３のカウント値の最大値が設定信号Ｅ２により設定される。このため、時刻ｔ２以降においてリード制御信号ＳＣの時間間隔Ｔｓが時間間隔Ｔｓ２（＜Ｔｓ１）に設定され（図１０）、データ転送装置１０から共通バス１８０に出力される転送データＤｏの時間間隔も時間間隔Ｔｓ１から時間間隔Ｔｓ２（＜Ｔｓ１）に短縮される。
　図１０から理解されるように、時刻ｔ２で転送データＤｏの時間間隔が時間間隔Ｔｓ２に短縮されると、時刻ｔ２以降、第１フレームの最終転送データ（第３グループ）の転送速度が上昇する。このため、第２フレームの先頭のデータ（第１グループ）の転送を開始する前に、第１フレームのデータ転送が完了する。このため、第１フレームの第１グループと第２グループのデータを転送する際に共通バス１８０の帯域を平滑化しても、第１フレームと第２フレームとの間で転送データの干渉は生じない。
　ただし、リード制御信号ＳＣの時間間隔を時間間隔Ｔｓ２（＜Ｔｓ１）に設定することにより、第１フレームの最終転送データである第３グループを転送する際、共通バス１８０の帯域の平滑化が行われない場合がある。しかしながら、その他のデータ転送の際には共通バス１８０の帯域の平滑化が有効に実施されるので、全体としてみれば、共通バス１８０の帯域を活用することができ、バスアービタ側の処理の負担を軽減することができる。
　従って、第１実施形態によれば、フレーム間のデータ干渉を抑制しつつ、共通バスの帯域を平滑化することができる。即ち、共通バス１８０の帯域を制御しつつ、最終転送データも正しく転送することができる。
　図１１には、参考例として、最終転送データを転送する際にリード制御信号ＳＣの時間間隔Ｔｓを時間間隔Ｔｓ２に切り替えず、時間間隔Ｔｓ１に維持した場合の各フレームの転送データの関係が示されている。図１１に例示するように、リード制御信号ＳＣの時間間隔Ｔｓを時間間隔Ｔｓ１に維持した場合、共通バス１８０に転送される転送データＤｏの時間間隔も時間間隔Ｔｓ１に維持される。この結果、図１１の例では、第１フレームの最終転送データ（第３グループ）の一部のデータＤｏ（６）が、第２フレームの第１グループのデータと干渉している。この場合、第１フレームおよび第２フレームのデータを用いた処理が正常に実施されないおそれがある。しかしながら、本発明の第１実施形態によれば、図１０に例示したように、共通バス１８０の帯域を平滑化しても、フレーム間でのデータ干渉を抑制することができ、処理の滞留を回避することができる。
（第２実施形態）
　次に、本発明の第２実施形態を説明する。
　上述の第１実施形態では、設定信号Ｅ３として、図５Ａに示す撮影画面Ｐの下側の画像領域Ａ３に密に存在するデータの集合を示す信号を想定したが、第２実施形態では、図１２に例示するように、撮影画面Ｐを形成するフレーム画像上でデータが密に存在する任意の画像領域内で最後に転送される単一のデータの位置を示す座標情報を含む信号を設定信号Ｅ３として用いる。従って、第２実施形態では、帯域平滑部１５は、撮影画面Ｐを形成するフレーム画像上の単一の転送データの位置を示す座標情報に基づき、転送データ間の時間間隔Ｔｓを調整する。その他は、第１実施形態と同様である。
　図１２の例では、撮影画面Ｐを形成するフレーム画像内に設定された評価エリアＸ１～Ｘ３の上側に隣接する画像領域Ｙ１１，Ｙ２１，Ｙ３１（斜線部の領域）と、下側に隣接する画像領域Ｙ１２，Ｙ２２，Ｙ３２（斜線部の領域）は、評価値を補正するために使用されるデータを取得するための補正領域である。補正領域は、転送データが密に存在する画像領域である。図１２において、画像領域Ｙ１１，Ｙ２１，Ｙ３１，Ｙ１２，Ｙ２２，Ｙ３２のそれぞれの最後の単一のデータの座標位置は、黒丸で模式的に示されている。第２実施形態では、設定信号Ｅ３は、図１２に黒丸で例示された単一のデータの座標位置に関する情報を含んでいる。このような単一の画像データの座標位置を示す信号として、例えば画像抽出部１２２における画像抽出処理の過程で生成される既存の信号を利用することができる。図１２の例では、画像領域Ｙ１２と画像領域Ｙ２１は間隔Ｌだけ離れており、画像領域Ｙ２２と画像領域Ｙ３１は間隔Ｌだけ離れている。
　第２実施形態によれば、撮影画面Ｐを形成するフレーム画像内の各画像領域の最後のデータを転送する場合、その座標位置に関する情報を含む設定信号Ｅ３が画像抽出部１２２から出力される。そして、帯域平滑部１５は、画像抽出部１２２から供給される設定信号Ｅ３に基づいてカウンタ１５０３のカウント値の最大値を設定し、リード制御信号ＳＣの時間間隔を時間間隔Ｔｓ２に設定する。
　図１３の例では、第３グループの最後のデータＤｉ（６）の座標位置に関する設定信号Ｅ３が出力される時刻ｔ２Ａで、リード制御信号ＳＣの時間間隔を時間間隔Ｔｓ２に切り替えている。即ち、図１３の例では、時刻ｔ２Ａで画像抽出部１２２が第３グループの最後のデータＤｉ（６）の座標位置を取得し、その情報を設定信号Ｅ３に反映させている。設定信号Ｅ３が、第１フレームの第３グループに含まれる最後のデータＤｉ（６）の座標位置を示す情報を含む場合、帯域平滑部１５は、リード制御信号ＳＣの時間間隔Ｔｓを、設定信号Ｅ２に基づいて決まる時間間隔Ｔｓ２に設定する。これにより、時刻ｔ２Ａ以降では、共通バス１８０に転送される転送データＤｏの時間間隔が時間間隔Ｔｓ２に短縮される。この結果、前述の図１０の例と同様に、第２フレームのデータが転送される前に、第１フレームの全てのデータの転送が完了している。
　第２実施形態によれば、フレーム内の各画像領域の最終のデータ転送以外の通常のデータ転送では、設定信号Ｅ１により転送データ間の時間間隔が時間間隔Ｔｓ１に設定され、共通バス１８０の帯域の平滑化が実施される。また、フレーム内の各画像領域の最後のデータ転送では、設定信号Ｅ１により設定されるカウンタ１５０３のカウント値の最大値と比較して、設定信号Ｅ２によりカウンタ１５０３のカウント値の最大値が小さい値に設定される。これにより、リード制御信号ＳＣの時間間隔Ｔｓが短縮され、ＤＭＡ転送要求ＲＥＱの時間間隔Ｔｒも短縮される。この場合、共通バス１８０の帯域の平滑化はあまりされないが、データの転送速度が上昇するので、画像領域間およびフレーム間のデータ干渉を防止することができるようになる。
　従って、第２実施形態によれば、フレームの内外を問わず、データ干渉を抑制しつつ、共通バスの帯域を平滑化することができる。
　また、第２実施形態によれば、個々のデータの座標位置に応じて転送データ間の時間間隔Ｔｓを切り替えるので、フレーム内にサイズが異なる複数の画像領域が含まれていても、各画像領域間のデータ干渉を抑制しつつ、共通バスの帯域を平滑化することができる。
（第３実施形態）
　次に、本発明の第３実施形態を説明する。
　図１４は、本発明の第３実施形態に係るデータ転送装置３０の構成例を示すブロック図である。データ転送装置３０は、上述した第１実施形態に係る図２に示すデータ転送装置１０の構成において、帯域平滑部１５に代えて、帯域平滑部３５を備えている。その他のデータ転送装置３０の構成は、第１実施形態のデータ転送装置１０の構成と同様である。
　図１５は、本発明の第３実施形態に係るデータ転送装置３０が備える帯域平滑部３５の構成例を示すブロック図である。帯域平滑部３５は、上述した第１実施形態に係る図３に示す帯域平滑部１５の構成において、バッファ余裕度判定部１５０６を更に備えている。その他の帯域平滑部３５の構成は、第１実施形態の帯域平滑部１５の構成と同様である。
　バッファ余裕度判定部１５０６は、バッファ部１２の残容量（バッファ余裕度）を判定する。帯域平滑部３５は、バッファ余裕度判定部１５０６の判定結果に応じて、共通バス１８０に転送される転送データ間の時間間隔（設定信号Ｅ１，Ｅ２により設定された時間間隔Ｔｓ１，Ｔｓ２）を調整する。具体的には、帯域平滑部３５は、バッファ部１２の残容量が少ない程、転送データ間の時間間隔Ｔｓを減少させる。第３実施形態では、帯域平滑部３５は、第１実施形態と同様に設定信号Ｅ１，Ｅ２に応じてリード制御信号ＳＣの時間間隔を設定し、バッファ部１２の残容量に応じてリード制御信号ＳＣの時間間隔を調整する。
　なお、設定信号Ｅ１，Ｅ２によるリード制御信号ＳＣの時間間隔の調整を省略してもよく、この場合、共通バス１８０の帯域の平滑化は行われない。
　帯域平滑部３５は、ライト完了通知信号ＳＷの数（即ち、バッファ部１２にライトされたデータの数）とリード制御信号ＳＣの数（即ち、バッファ部１２からリードされたデータの数）との差分から、バッファ部１２の残容量を把握する。バッファ部１２の残容量が少ないことは、バッファ部１２にライトできなくなる可能性が高まり、バッファ部１２の機能が損なわれる可能性が高まることを意味する。バッファ余裕度判定部１５０６は、バッファ部１２の残容量（バッファ余裕度）を示す信号Ｍをカウンタ１５０３に出力する。第３実施形態では、信号Ｍは、バッファ部１２の残容量に余裕があること、残容量が少ないこと、残容量が殆どないことの何れかを示す。
　図１６は、本発明の第３実施形態に係るデータ転送装置３０が備える帯域平滑部３５の動作を説明するための図であり、バッファ部１２の残容量と転送データ間の時間間隔Ｔｓ１１（＝Ｔｓ１），Ｔｓ１２，Ｔｓ１３の関係を説明するための図である。
　カウンタ１５０３は、バッファ余裕度判定部１５０６から入力される信号Ｍに基づいて、設定信号Ｅ１，Ｅ２に応じて設定されたカウント値の最大値を調整する。図１６の例では、帯域平滑部３５は、バッファ部１２の残容量に余裕があることを信号Ｍが示す場合、設定信号Ｅ１に基づいて決まる時間間隔Ｔｓ１に所定の第１係数「１」を乗じて得られる時間間隔Ｔｓ１１をリード制御信号ＳＣの時間間隔Ｔｓとして設定する。この場合、共通バス１８０に転送される転送データＤｏの時間間隔Ｔｓが時間間隔Ｔｓ１と等しい値に設定される。
　また、帯域平滑部３５は、時刻ｔ３１でバッファ部１２の残容量が少ないことを信号Ｍが示す場合、設定信号Ｅ１に基づいて決まる時間間隔Ｔｓ１に所定の第２係数「０．５」を乗じた時間間隔Ｔｓ１２をリード制御信号ＳＣの時間間隔Ｔｓとして設定する。この場合、共通バス１８０に転送される転送データＤｏの時間間隔Ｔｓが時間間隔Ｔｓ１の２分の１の値（＝Ｔｓ１×０．５）に設定される。
　更に、帯域平滑部３５は、時刻ｔ３２でバッファ部１２の残容量が殆どないことを信号Ｍが示す場合、設定信号Ｅ１に基づいて決まる時間間隔Ｔｓ１に所定の第３係数「０．２」を乗じた時間間隔Ｔｓ１３をリード制御信号ＳＣの時間間隔Ｔｓとして設定する。これにより、共通バス１８０に転送される転送データＤｏの時間間隔が時間間隔Ｔｓ１の５分の１の値（＝Ｔｓ１×０．２）に設定される。
　なお、上述の例において、第１係数、第２係数、第３係数の各数値は一例に過ぎず、バッファ部１２の残容量を調整することができることを限度に、各係数の数値を任意に設定することができる。
　上述のように、帯域平滑部３５は、信号Ｍによって示されるバッファ部１２の残容量が少ない程、設定信号Ｅ１によって設定されたリード制御信号ＳＣの時間間隔Ｔｓ１を減少させ、転送データ間の時間間隔Ｔｓ（＝Ｔｓ１）を減少させる。同様に、帯域平滑部３５は、信号Ｍによって示されるバッファ部１２の残容量が少ない程、設定信号Ｅ２によって設定されたリード制御信号ＳＣの時間間隔Ｔｓ２を減少させ、転送データ間の時間間隔Ｔｓ（＝Ｔｓ２）を減少させる。この結果、バッファ部１２へのライト速度よりもバッファ部１２からのリード速度が相対的に増加し、これにより、バッファ部１２の残容量が増えるようになる。
　第３実施形態によれば、バッファ部１２の残容量に応じて転送データ間の時間間隔Ｔｓを制御するので、バッファ部１２に対するデータのライト動作を安定化させることができ、バッファ部１２のバッファ機能を安定的に維持することができる。
　次に、上述した第１実施形態から第３実施形態による効果を、特許文献１による技術と比較して検証する。
　図１７Ａおよび図１７Ｂは、本発明の実施形態に係るデータ転送装置の効果を補足するための従来技術に係るデータ転送装置の動作例を説明するための図である。ここで、図１７Ａは、ＤＭＡ転送要求が受け付けられるまでの時間が短い場合の動作を説明するためのタイミングチャートである。図１７Ｂは、ＤＭＡ転送要求が受け付けられるまでの時間が長い場合の動作を説明するためのタイミングチャートである。
　特許文献１の技術によれば、図１７Ａに例示するように、ＤＭＡ転送要求ＲＥＱの時間間隔ＴＩＮＴは一定に固定される。このため、図１７Ｂに例示するように、時刻ｔ１０で最初のＤＭＡ転送要求ＲＥＱが共通バスに出力されてから時刻ｔ１１でＤＭＡ転送受付ＡＣＫが受信されるまでに長時間を要した場合、最初のＤＭＡ転送要求ＲＥＱから一定の時間間隔ＴＩＮＴを空けて、時刻ｔ１２で次のＤＭＡ転送要求ＲＥＱが出力される。換言すれば、最初のＤＭＡ転送要求ＲＥＱが受け付けられても、一定の時間間隔ＴＩＮＴに相当する時間が経過しなければ、次のＤＭＡ転送要求ＲＥＱは出力されない。このため、最初のＤＭＡ転送要求ＲＥＱが受け付けられるまでに滞留した転送データを速やかに転送することができない。
　これに対し、前述した本発明の第１実施形態から第３実施形態によれば、ＤＭＡ転送要求ＲＥＱが受け付けられるまで長時間を要する状況下では、ＤＭＡ転送要求ＲＥＱの時間間隔Ｔｒは、帯域平滑部１５から出力されるリード制御信号ＳＣの時間間隔Ｔｓに制限されず、最小の時間間隔でＤＭＡ転送要求ＲＥＱが出力される。このため、バスアービタ１６１に受け付けられるまでに長時間を要したＤＭＡ転送要求ＲＥＱの後のＤＭＡ転送要求ＲＥＱを速やかに出力することができる。従って、ＤＭＡ転送要求ＲＥＱが受け付けられるまでに長時間を要したとしても、その間に滞留した転送データを速やかに転送することができ、データ転送速度の低下を抑制することができる。
　また、前述した本発明の第１実施形態から第３実施形態によれば、ＤＭＡ転送要求ＲＥＱが速やかに受け付けられる状況下では、共通バス１８０の帯域を平滑化するために、ＤＭＡ転送要求ＲＥＱの時間間隔Ｔｒは、帯域平滑部１５から出力されるリード制御信号ＳＣの時間間隔Ｔｓに応じて設定される。このようにＤＭＡ転送要求ＲＥＱの時間間隔Ｔｒが設定されたとしても、図１７Ａに例示したように、ＤＭＡ転送要求ＲＥＱが速やかに受け付けられる状況下では、本来的に各グループの画素データは相互に干渉しないので、データ転送速度は損なわれない。
　従って、上述した実施形態によれば、共通バス１８０を平滑化することにより、優先度の低い機能ブロックのＤＭＡ転送要求ＲＥＱの受け付けをできるようにしておくことで、優先度の高い機能ブロックのＤＭＡ転送要求ＲＥＱが長時間にわたって受け付けられない状況が発生しても、データ転送の遅れを挽回することができる。従って、優先度の高い機能ブロックの処理を優先的に実施し、優先度の低い機能ブロックの処理の滞留を有効に防止することができる。
　次に、本発明の実施形態の主要な効果をまとめる。
　本発明の第１実施形態から第３実施形態によれば、フレーム間のデータ干渉を抑制しつつ、共通バス１８０の帯域を平滑化することができる。また、本発明の実施形態によれば、共通バス１８０の帯域を有効に利用しつつ、滞留したデータ転送を速やかに行うことができる。更に、バッファ部１２の残容量に応じて転送データ間の時間間隔Ｔｓを調整するようにしたので、バッファ部１２のバッファ機能を安定化させることができる。
　また、バッファ部１２に保持されている転送データ量に応じてＤＭＡ転送要求ＲＥＱを出力することができ、これにより、転送データ量に応じて共通バス１８０の帯域を平滑化することができる。
　また、ＤＭＡ転送要求が長時間にわたって受け付けられない場合であっても、転送データのバッファとしての処理の滞留を抑制することができる。
　また、ＤＭＡ転送要求ＲＥＱを出力する前に帯域を制御することができ、共通バス１８０の帯域の制御が容易になる。
　また、ＤＭＡ転送要求ＲＥＱの時間間隔Ｔｒを制御するための複雑な回路を備える必要がないので、回路の規模を小さくすることができる。
　また、ＤＭＡ転送要求ＲＥＱがバスアービタ１６１に速やかに受け付けられる状況下では、共通バス１８０の帯域を平滑化することができる。従って、バスアービタ１６１によるアービトレーションにおける優先度の高い機能ブロックの処理を実施しつつ、優先度の低い機能ブロックの処理を確保することができる。
　また、ＤＭＡ転送要求ＲＥＱがバスアービタ１６１に受け付けられるまでに長時間を要する状況が発生しても、その後、ＤＭＡ転送要求ＲＥＱがバスアービタ１６１に速やかに受け付けられる状況が回復すれば、ＤＭＡ転送要求ＲＥＱが受け付けられるまでに長時間を要したことにより滞留したデータ転送の遅れを挽回することができる。
　また、画素データの疎密を有する入力画像データＤｉが入力された場合、ＤＭＡ転送要求ＲＥＱを時間軸上で拡散させることにより、共通バス１８０の帯域を平滑化することができる。
　また、ＤＭＡ転送によるデータレートが高い状態に合わせて各機能ブロックの優先度をバスアービタに設定した場合、優先度の機能ブロックのＤＭＡ転送要求が連続しても、優先度の低い他の機能ブロックのＤＭＡ転送要求をバスアービタで受け付けることができるようになる。このため、優先度の高い機能ブロックにバス権が占有されることがなくなり、優先度の低い機能ブロックがバス権を確保することができるようになる。従って、優先度の低い機能ブロックの処理の滞留を防止することができる。
　また、簡易な構成により、ＤＭＡ転送要求ＲＥＱの時間間隔Ｔｒを調整することができる。
　また、バスアービタ１６１によるアービトレーションのルールが変更されても、設定信号Ｅによりカウンタ１５０３のカウント値の最大値を調整することにより、共通バス１８０の帯域を平滑化することができる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更ができる。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　本発明は、データ転送装置およびデータ転送方法に広く適用でき、フレーム間のデータ干渉を抑制しつつ、共通バスの帯域を平滑化することをできるようにする。
　１０，３０　データ転送装置
　１１　ライト制御部
　１２　バッファ部
　１３　リード制御部
　１４　インターフェイス部（Ｉ／Ｆ部）
　１５，３５　帯域平滑部
　１００　撮像システム
　１１０　イメージセンサ
　１２０，１３０，１４０，１５０　機能ブロック
　１２１　前処理部
　１２２，１２３　画像抽出部
　１２４　評価値生成部
　１２５～１２７　データ転送部
　１３１　データ転送部
　１３２　表示処理部
　１３３　表示デバイス
　１４１，１４２　データ転送部
　１４３　カードインターフェイス部
　１４４　記録媒体
　１５１，１５２　データ転送部
　１５３　画像処理部
　１６１　バスアービタ
　１６２　ＤＲＡＭインターフェイス部
　１６３　ＤＲＡＭ
　１７０　中央演算処理装置
　１８０　共通バス
　１５０１　ＦＩＦＯメモリ
　１５０２，１５０３　カウンタ
　１５０４　リード判定部
　１５０５　セレクタ
　１５０６　バッファ余裕度判定部
　Ａ１～Ａ３、Ａ１１～Ａ１３、Ａ２１～Ａ２３　画像領域
　ＡＣＫ　ＤＭＡ転送受付
　Ｄｉ　入力画像データ
　Ｄｏ　出力転送データ
　Ｅ、Ｅ１～Ｅ３　設定信号
　Ｌ　画像領域の間隔
　Ｍ　信号
　Ｍ０～Ｍ１５　記憶領域
　Ｐ　撮影画面
　Ｐ１、Ｐ２　フレーム画像
　ＰＴ　望遠画像
　ＰＷ　広角画像
　ＲＥＱ　ＤＭＡ転送要求
　ＳＣ　リード制御信号
　ＳＲ　リード完了通知信号
　ＳＷ　ライト完了通知信号
　ＴＩＮＴ　ＤＭＡ転送要求ＲＥＱの時間間隔
　Ｔｒ　ＤＭＡ転送要求ＲＥＱの時間間隔
　Ｔｓ　リード制御信号ＳＣの時間間隔
　Ｔｓ１、Ｔｓ２　所定の時間間隔
　Ｔｓ１１～Ｔｓ１３　転送データ間の時間間隔
　Ｘ１～Ｘ３　評価エリア
　Ｙ１１、Ｙ１２、Ｙ２１、Ｙ２２、Ｙ３１、Ｙ３２　画像領域

Claims (6)

  1. 　共通バスに転送される転送データを一時的に格納するバッファ部と、
    　入力データを前記転送データとして前記バッファ部にライトするライト制御部と、
    　前記バッファ部から前記転送データをリードするリード制御部と、
    　前記リード制御部により前記バッファ部からリードされた前記転送データを、所定のバスプロトコルに従って前記共通バスに転送するインターフェイス部と、
    　前記転送データのフレーム画像上における位置に基づき、前記転送データを前記共通バスに転送する際の転送データ間の時間間隔を切り替えることにより、前記共通バスの帯域を平滑化する帯域平滑部と、
    　を備えたデータ転送装置。
  2. 　前記帯域平滑部は、
    　前記転送データの前記フレーム画像上における位置を示す座標情報に基づき前記時間間隔を切り替えることを特徴とする請求項１に記載のデータ転送装置。
  3. 　前記帯域平滑部は、
    　前記フレーム画像に含まれる最終転送データ以外の転送データを転送する際の前記時間間隔に関する第１パラメータと、前記最終転送データを転送する際の前記時間間隔に関する第２パラメータとを有し、
    　前記転送データの前記フレーム画像上における位置が前記最終転送データ以外の転送データの位置である場合、前記第１パラメータを用いて前記時間間隔を設定し、
    　前記転送データの前記フレーム画像上における位置が前記最終転送データの位置である場合、前記第２パラメータを用いて前記時間間隔を設定し、
    　前記第２パラメータを用いて設定される前記時間間隔は、前記第１パラメータを用いて設定される前記時間間隔よりも短いことを特徴とする請求項１または２に記載のデータ転送装置。
  4. 　前記バッファ部の残容量を判定する判定部を更に備え、
    　前記帯域平滑部は、
    　前記判定部の判定結果に応じて、前記時間間隔を調整することを特徴とする請求項１から３の何れか１項に記載のデータ転送装置。
  5. 　前記帯域平滑部は、
    　前記バッファ部の残容量が少ない程、前記時間間隔を減少させることを特徴とする請求項４に記載のデータ転送装置。
  6. 　共通バスに転送される転送データとして入力データをバッファ部にライトする第１段階と、
    　前記バッファ部から前記転送データをリードし、前記バッファ部からリードされた前記転送データを、所定のバスプロトコルに従って前記共通バスに転送する第２段階と、
    　を含み、
    　前記第２段階では、
    　前記転送データのフレーム画像上における位置に基づき、前記転送データを前記共通バスに転送する際の転送データ間の時間間隔を切り替えることにより、前記共通バスの帯域を平滑化する、データ転送方法。
PCT/JP2016/066585 2015-06-15 2016-06-03 データ転送装置およびデータ転送方法 WO2016203996A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE112016002163.1T DE112016002163T5 (de) 2015-06-15 2016-06-03 Datentransfervorrichtung und Datentransferverfahren
CN201680034255.7A CN107710178B (zh) 2015-06-15 2016-06-03 数据输送装置和数据输送方法
US15/814,879 US10452583B2 (en) 2015-06-15 2017-11-16 Data transfer device and data transfer method having a shorter time interval between pieces of final transfer data in a frame image

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-120074 2015-06-15
JP2015120074A JP6564625B2 (ja) 2015-06-15 2015-06-15 データ転送装置およびデータ転送方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/814,879 Continuation US10452583B2 (en) 2015-06-15 2017-11-16 Data transfer device and data transfer method having a shorter time interval between pieces of final transfer data in a frame image

Publications (1)

Publication Number Publication Date
WO2016203996A1 true WO2016203996A1 (ja) 2016-12-22

Family

ID=57545675

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/066585 WO2016203996A1 (ja) 2015-06-15 2016-06-03 データ転送装置およびデータ転送方法

Country Status (5)

Country Link
US (1) US10452583B2 (ja)
JP (1) JP6564625B2 (ja)
CN (1) CN107710178B (ja)
DE (1) DE112016002163T5 (ja)
WO (1) WO2016203996A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7072404B2 (ja) * 2018-03-01 2022-05-20 キヤノン株式会社 画像処理装置及びその制御方法、プログラム、記憶媒体

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006039672A (ja) * 2004-07-22 2006-02-09 Olympus Corp バス要求制御回路
JP2015053643A (ja) * 2013-09-09 2015-03-19 オリンパス株式会社 撮像装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829421A (en) * 1984-11-05 1989-05-09 S. C. Yuter, J.S.D. Data transfer regulating system for recording data at a varying recording
DE3639361A1 (de) * 1986-11-18 1988-05-19 Luther Erich Geraet zum pruefen von leiterplatten
KR100703406B1 (ko) * 2005-02-04 2007-04-03 삼성전자주식회사 Ｄｍａ 제어 장치 및 방법
EP1844805A1 (de) 2006-04-13 2007-10-17 Boehringer Ingelheim Pharma GmbH & Co.KG Inhalator
JP5057360B2 (ja) * 2006-08-08 2012-10-24 ルネサスエレクトロニクス株式会社 半導体装置、データ処理装置、及び記憶装置へのアクセス方法
ATE530014T1 (de) * 2007-02-01 2011-11-15 Sony Corp Bildwiedergabevorrichtung, bildwiedergabeverfahren, abbildungsvorrichtung und verfahren zur steuerung der abbildungsvorrichtung
US20100228863A1 (en) * 2007-03-28 2010-09-09 Pioneer Corporation Content distribution system and its control method
JP4692621B2 (ja) * 2008-12-12 2011-06-01 ソニー株式会社 情報処理装置、バッファ制御方法およびコンピュータプログラム
JP2010199880A (ja) * 2009-02-24 2010-09-09 Olympus Imaging Corp 撮像装置
WO2012014400A1 (ja) * 2010-07-27 2012-02-02 パナソニック株式会社 データ転送制御装置及びデータ転送制御方法
JP5744650B2 (ja) * 2011-07-06 2015-07-08 オリンパス株式会社 バスモニタ装置、バスモニタ方法、およびプログラム
CN102869046A (zh) * 2011-07-08 2013-01-09 杭州海康威视数字技术股份有限公司 无线网络中视频传输方法及其装置
JP5829106B2 (ja) * 2011-11-16 2015-12-09 オリンパス株式会社 信号転送回路
JP6403430B2 (ja) * 2014-05-23 2018-10-10 キヤノン株式会社 画像処理装置および画像処理方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006039672A (ja) * 2004-07-22 2006-02-09 Olympus Corp バス要求制御回路
JP2015053643A (ja) * 2013-09-09 2015-03-19 オリンパス株式会社 撮像装置

Also Published As

Publication number Publication date
CN107710178A (zh) 2018-02-16
US20180081842A1 (en) 2018-03-22
US10452583B2 (en) 2019-10-22
CN107710178B (zh) 2021-01-08
JP2017004409A (ja) 2017-01-05
DE112016002163T5 (de) 2018-04-19
JP6564625B2 (ja) 2019-08-21

Similar Documents

Publication Publication Date Title
US9645957B2 (en) Data processing device and data transfer control device
US10346323B2 (en) Data transfer device and data transfer method for smoothing data to a common bus
US20120203942A1 (en) Data processing apparatus
JP2007199815A (ja) メモリ制御装置およびメモリ制御方法
US9253401B2 (en) Imaging device and imaging method where shake adjusted image is divided into regions for parallel processing
WO2016203996A1 (ja) データ転送装置およびデータ転送方法
WO2017187508A1 (ja) 表示処理装置および撮像装置
US20190324646A1 (en) Memory access device, image-processing device, and imaging device
US10719458B2 (en) Data transfer device, image processing device, and imaging device
JP6473049B2 (ja) 表示制御装置及び撮像装置
US11314664B2 (en) Memory access device, image processing device and imaging device
WO2019043822A1 (ja) メモリアクセス装置、画像処理装置、および撮像装置
US20120144150A1 (en) Data processing apparatus
US9672174B2 (en) Data-processing apparatus and data transfer control device
JP4436626B2 (ja) 画像処理装置
JP2017055309A (ja) 撮像装置及びその制御方法
JP5224492B2 (ja) 画像データ転送制御装置及び画像データ転送方法並びに該画像データ転送装置を有するカメラ
JP2014075625A (ja) データ転送装置、データ転送方法、半導体装置
JP2018005389A (ja) 画像変形回路、画像処理装置、及び画像変形方法
WO2019153264A1 (zh) 图像预处理方法及装置、图像传感器接口、图像处理方法及装置
WO2020008522A1 (ja) バス調停装置、バス調停システム、および撮像装置
JP2005227479A (ja) 画像処理装置、画像処理方法及び画像処理方法をコンピュータに実行させるためのプログラム
JP2009020894A (ja) 画像処理装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16811471

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 112016002163

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16811471

Country of ref document: EP

Kind code of ref document: A1