WO2016194376A1 - 駆動回路及び表示装置 - Google Patents

駆動回路及び表示装置 Download PDF

Info

Publication number
WO2016194376A1
WO2016194376A1 PCT/JP2016/002669 JP2016002669W WO2016194376A1 WO 2016194376 A1 WO2016194376 A1 WO 2016194376A1 JP 2016002669 W JP2016002669 W JP 2016002669W WO 2016194376 A1 WO2016194376 A1 WO 2016194376A1
Authority
WO
WIPO (PCT)
Prior art keywords
resistor
lead
resistance value
drive circuit
electrically connected
Prior art date
Application number
PCT/JP2016/002669
Other languages
English (en)
French (fr)
Inventor
石井　正宏
由博 今城
健太 遠藤
徹夫 深海
Original Assignee
パナソニック液晶ディスプレイ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック液晶ディスプレイ株式会社 filed Critical パナソニック液晶ディスプレイ株式会社
Publication of WO2016194376A1 publication Critical patent/WO2016194376A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • the present invention relates to a drive circuit and a display device including the drive circuit.
  • gate lines extend in the row direction (horizontal direction) and are arranged at a predetermined pitch in the column direction (vertical direction), and data lines extend in the column direction. They are arranged at a predetermined pitch in the row direction.
  • a data signal is supplied from the source driver IC to the data line, and a gate signal is supplied from the gate driver IC to the gate line. Since the pitch of the terminal of the driver IC is smaller than the pitch of the signal line (data line, gate line), the length of the lead line that relays between the terminal of the driver IC and the signal line differs depending on the location.
  • Patent Document 1 discloses a technique for making the resistance of a lead line uniform by adjusting the width (line width) of the lead line.
  • the spacing between adjacent lead lines is becoming narrower with higher definition and smaller size.
  • the extending direction of the lead lines is an oblique direction with respect to the extending direction of the signal lines, and the interval is narrower.
  • the present invention has been made in view of the above problems, and an object of the present invention is to improve display quality in a display device by equalizing the resistance of a lead line connected to a drive circuit.
  • a drive circuit includes an output circuit that outputs a signal to a lead line electrically connected to a signal line provided in a display panel, and at least one of the plurality of output circuits.
  • a resistor electrically connected to an output terminal of one of the output circuits, and a resistance value of the resistor is set according to a resistance value of the lead wire electrically connected to the resistor It is characterized by being.
  • the resistance value of the resistor is such that the longer the length of the lead wire electrically connected to the resistor, the smaller the value, and the shorter the length of the lead wire, the larger the resistance value. It may be set.
  • a plurality of the resistors are arranged in a first direction in which the plurality of signal lines electrically connected to the drive circuit are arranged, and the respective resistance values of the plurality of resistors. May be set so as to decrease from the center of the driving circuit toward both ends in the first direction.
  • each resistance value of the plurality of resistors may be set so as to decrease from the center of the drive circuit toward both ends in the first direction.
  • a plurality of the resistors are provided for each of the plurality of output circuits, and the resistance values of the plurality of resistors connected to the respective output circuits are , Different values may be set.
  • a first resistor and a second resistor set to a resistance value smaller than that of the first resistor are connected in parallel to the output terminal of each output circuit. Also good.
  • a display device includes a display panel provided with a plurality of signal lines and a plurality of lead lines electrically connected to the plurality of signal lines, and a plurality of signals that output signals to the plurality of lead lines. And a drive circuit including a resistor electrically connected to an output terminal of at least one of the plurality of output circuits, and the resistance value of the resistor is It is set according to the resistance value of the lead wire electrically connected to the resistor.
  • a first resistor and a second resistor set to a resistance value smaller than that of the first resistor are connected in parallel to the output terminals of the output circuits.
  • the plurality of lead lines may be patterned so as to be electrically connected to the plurality of first resistors or the plurality of second resistors.
  • a first resistor and a second resistor set to a resistance value smaller than that of the first resistor are connected in parallel to the output terminals of the output circuits.
  • the plurality of lead wires are electrically connected to the plurality of first resistors, the plurality of second resistors, or both of the plurality of first resistors and the plurality of second resistors.
  • the pattern may be formed as described above.
  • some of the plurality of lead lines extend in an oblique direction with respect to a direction in which the plurality of signal lines electrically connected to the drive circuit extend. Also good.
  • the width of the lead line may be thicker as the length of the lead line is shorter, and may be thinner as the length of the lead line is longer.
  • the width of the lead line connected to the center side of the drive circuit may be larger than the width of the lead line connected to both ends of the drive circuit.
  • the resistance of the lead line connected to the drive circuit can be made uniform, so that the display quality of the display device can be improved.
  • FIG. 17 It is a top view which shows the other structural example of a leader line. It is a graph which shows the result of having simulated the resistance distribution of the leader line shown to Fig.17 (a). It is a graph which shows distribution of the resistance value set to a resistor corresponding to resistance distribution in the leader line of FIG.
  • a liquid crystal display device is taken as an example of the display device, but the present invention is not limited to this, and may be, for example, an organic EL display device.
  • a COG (Chip On Glass) type display device is taken as an example, but the present invention is not limited to this.
  • a COF (Chip On Film) type display device or a TCP (Tape Carrier Package) method is used.
  • the display device or the like may be used.
  • FIG. 1 is a plan view showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 100 includes a display panel 10, a plurality of source driver ICs 20 (driving circuits), a plurality of gate driver ICs 30 (driving circuits), a control circuit (not shown), and a backlight device (not shown). It consists of The number of source driver ICs 20 and gate driver ICs 30 is not limited.
  • the source driver IC 20 and the gate driver IC 30 are individually arranged in a line along two different sides (the upper side and the left side in the figure) of the display panel 10. They may be arranged in a line.
  • the display panel 10 includes a display area 10a and a frame area around the display area 10a (outside the display area). In the frame region, a lead line 11a electrically connected to the output terminal of the source driver IC 20 and a lead line 12a electrically connected to the output terminal of the gate driver IC 30 are provided. A plurality of lead lines 11 a are electrically connected to each source driver IC 20, and a plurality of lead lines 12 a are electrically connected to each gate driver IC 30.
  • the source driver IC 20 outputs a data signal (data voltage) to the lead line 11a
  • the gate driver IC 30 outputs a gate signal (gate voltage) to the lead line 12a.
  • FIG. 2 is a plan view showing a schematic configuration of the display panel 10.
  • the display area 10a of the display panel 10 includes a plurality of data lines 11 extending in the column direction and arranged at a predetermined pitch in the row direction, and a plurality of data lines 11 extending in the row direction and arranged at a predetermined pitch in the column direction.
  • Gate line 12 is provided.
  • each data line 11 is electrically connected to each lead line 11a
  • each gate line 12 is electrically connected to each lead line 12a. That is, each data line 11 is electrically connected to a corresponding source driver IC 20 via each lead line 11a, and each gate line 12 is electrically connected to a corresponding gate driver IC 30 via each lead line 12a.
  • the arrangement pitch of the output terminals of the source driver IC 20 is smaller than the arrangement pitch of the data lines 11, and the arrangement pitch of the output terminals of the gate driver IC 30 is smaller than the arrangement pitch of the gate lines 12.
  • a part of the plurality of lead lines 11a extends obliquely with respect to the column direction, and a part of the plurality of lead lines 12a extends obliquely with respect to the row direction. For this reason, the length of each lead-out line 11a, 12a changes with places.
  • a thin film transistor 13 is provided at each intersection of each data line 11 and each gate line 12.
  • a plurality of pixels 14 are arranged in a matrix (row direction and column direction) corresponding to each intersection of each data line 11 and each gate line 12.
  • the display panel 10 includes a thin film transistor substrate (TFT substrate), a color filter substrate (CF substrate), and a liquid crystal layer sandwiched between the substrates.
  • the TFT substrate is provided with a plurality of pixel electrodes 15 corresponding to each pixel 14 and a common electrode 16 common to each pixel 14.
  • the common electrode 16 may be provided on the CF substrate.
  • a data signal (data voltage) is supplied to each data line 11 from the corresponding source driver IC 20 via each lead line 11a.
  • Each gate line 12 is supplied with a gate signal (gate voltage) from the corresponding gate driver IC 30 via the lead line 12a.
  • a common voltage Vcom is supplied to the common electrode 16 from a common driver (not shown) via a common wiring.
  • an on voltage (gate on voltage) of the gate signal is supplied to the gate line 12
  • the thin film transistor 13 connected to the gate line 12 is turned on, and the data voltage is supplied to the pixel electrode via the data line 11 connected to the thin film transistor 13. 15 is supplied.
  • An electric field is generated by the difference between the data voltage supplied to the pixel electrode 15 and the common voltage Vcom supplied to the common electrode 16.
  • the liquid crystal is driven by this electric field, and the image display is performed by controlling the light transmittance of the backlight.
  • a desired data voltage is applied to each data line 11 connected to the pixel electrode 15 of each pixel 14 corresponding to red, green, blue, etc. formed by a striped color filter. This is realized by supplying
  • the lead line 12a connected to the gate driver IC 30 is taken as an example.
  • the lead line 12a depends on the location of the output terminal of the gate driver IC 30 to which the lead line 12a is connected. The length is different.
  • the lead wire 12a connected to the output terminal arranged on the center side of the gate driver IC 30 has a short length, and the lead wire connected to the output terminals arranged on both end sides. The line 12a becomes longer.
  • FIG. 3A shows a configuration in which the length of the lead line 12a is vertically symmetrical. However, as shown in FIG. 3B, the length of the lead line 12a is vertically asymmetric.
  • An arranged configuration may be used.
  • the lead wire 12a connected to the output terminal disposed on one end side (the upper end side in the drawing) of the gate driver IC 30 has a short length and is connected to the other end side (the lower end side in the drawing).
  • the length of the lead wire 12a connected to the arranged output terminal is increased.
  • the resistance of the lead line 12a varies depending on the location where the lead line 12a is disposed.
  • FIG. 4 is a graph showing the result of simulating the resistance distribution of the lead wire 12a shown in FIG.
  • the horizontal axis of the graph in FIG. 4 indicates the number (ch) of the output terminal of the gate driver IC 30, and the vertical axis indicates the resistance value ( ⁇ ) of the lead line 12a.
  • the resistance values shown in FIG. 4 are specific resistance values according to the characteristics (length, width, etc.) of the lead wire 12a.
  • 0ch on the horizontal axis represents an output terminal at one end of the gate driver IC 30 (the upper end of FIG. 3A), 350ch represents an output terminal at the center of the gate driver IC 30, and 700ch represents the other end of the gate driver IC 30 (FIG. 3 ( The output terminal of the lower end of a) is shown.
  • the lead line 12a connected to the center output terminal of the gate driver IC 30 has the smallest resistance, and the resistance of the lead line 12a increases linearly from the center to the end output terminal. I understand that. This resistance difference appears as a luminance difference of the display panel, resulting in a decrease in display quality.
  • the liquid crystal display device 100 particularly a driver IC (source driver IC, gate driver IC), has a configuration for reducing the resistance difference (making the resistance value uniform). Details of this configuration will be described below.
  • the gate driver IC 30 will be described as an example, but the same applies to the source driver IC 20.
  • FIG. 5 is a diagram showing a circuit configuration of the gate driver IC 30.
  • the gate driver IC 30 includes a plurality of shift register circuits SR1 to SRn.
  • the clock CK1 and the start pulse SP are input to the first-stage shift register circuit SR1.
  • the output signal of the shift register circuit SR1 is input to the first-stage resistor R1 and the second-stage shift register circuit SR2.
  • the clock CK2 and the output signal of the shift register circuit SR1 are input to the second-stage shift register circuit SR2.
  • the output signal of the second-stage shift register circuit SR2 is input to the second-stage resistor R2, the third-stage shift register circuit SR3, and the first-stage shift register circuit SR1 as a reset signal.
  • the clock CK1 and the output signal of the shift register circuit SR2 are input to the third-stage shift register circuit SR3.
  • the output signal of the third-stage shift register circuit SR3 is input to the third-stage resistor R3, the fourth-stage shift register circuit SR4, and the second-stage shift register circuit SR2 as a reset signal. In this way, the shift operation of the shift register circuits SR1 to SR700 is performed.
  • the structure of the shift register circuit SR is not limited to the above structure, and a known structure can be applied.
  • One end (input terminal) of the resistor R is connected to the output terminal of each shift register circuit SR.
  • the other end (output terminal) of the resistor R is connected to the output terminal OUT of the gate driver IC 30.
  • each resistor R is set to a different value depending on where the resistor R is arranged in the gate driver IC 30.
  • the resistance value of the resistor R is the largest for the resistor R connected to the center output terminal OUT of the gate driver IC 30 and the smallest for the resistor R connected to the output terminal OUT at the end of the gate driver IC 30. It is set to be.
  • FIG. 6 is a graph showing a distribution of resistance values set in the resistor R, corresponding to the resistance distribution in the lead line 12a of FIG. As shown in FIG.
  • the resistance value of the resistor R connected to the center output terminal OUT (350ch) of the gate driver IC 30 is the largest, and the distance from the center to the end output terminal OUT (0ch, 700ch) increases.
  • the resistance value of the resistor R is set to be small.
  • resistance value is changing linearly, it is not limited to this.
  • the inherent resistance value of the lead line (see FIG. 4) and the set resistance value of the resistor R (see FIG. 6) are combined, and as shown in FIG. Is made uniform.
  • the luminance difference is reduced, it is possible to prevent the display quality from being deteriorated due to the wiring resistance.
  • there is no need to adjust the width of the lead lines contact or disconnection between the lead lines can be prevented, and the area of the frame region can be reduced.
  • the configuration of the gate driver IC 30 is not limited to the configuration of FIG.
  • FIG. 8 is a diagram showing another circuit configuration of the gate driver IC 30. Hereinafter, description of the same configuration as that of FIG. 5 is omitted.
  • the gate driver IC 30 includes a plurality of shift register circuits SR1 to SRn. One end (input terminal) of each of the first resistor Ra and the second resistor Rb connected in parallel to each other is connected to the output terminal of each shift register circuit SR. The other end (output terminal) of the first resistor Ra is connected to the first output terminal OUT1 of the gate driver IC30, and the other end (output terminal) of the second resistor Rb is the second output terminal OUT2 of the gate driver IC30. It is connected to the.
  • the output signal of the shift register circuit SR at each stage is input to the first resistor Ra and the second resistor Rb at each stage.
  • each first resistor Ra is set to a different value depending on the location where the first resistor Ra is arranged in the gate driver IC 30, and the resistance value of each second resistor Rb is set in the gate driver IC 30.
  • the resistance value of the plurality of first resistors Ra is the largest at the first resistor Ra connected to the center output terminal OUT of the gate driver IC 30 and is connected to the output terminal OUT at the end of the gate driver IC 30.
  • the first resistor Ra is set to be the smallest.
  • the resistance value of the plurality of second resistors Rb is the largest at the second resistor Rb connected to the center output terminal OUT of the gate driver IC 30 and is connected to the output terminal OUT at the end of the gate driver IC 30.
  • the set second resistor Rb is set to be the smallest.
  • FIG. 9 is a graph showing a distribution of resistance values set in the first resistor Ra and the second resistor Rb.
  • the resistance value set in the first resistor Ra and the second resistor Rb is the highest in the resistance value of the resistor R connected to the output terminal OUT in the center of the gate driver IC 30.
  • the resistance value of the resistor R is set so as to decrease from the output terminal OUT to the end.
  • the resistance value of the second resistor Rb is set to be smaller than the resistance value of the first resistor Ra.
  • FIG. 9 shows a resistance value (combined resistance value) obtained by combining the resistance values of the first resistor Ra and the second resistor Rb connected in parallel.
  • Each resistance distribution shown in FIG. 9 has different functional characteristics (here, linearity).
  • three patterns of resistance distribution can be set by one gate driver IC 30. Therefore, for example, in the case of the display panel 10 in which the lead line 12a has the resistance distribution shown in FIG. 10, the lead line 12a is connected to the first resistor Ra (first pattern), whereby the resistance of each lead line 12a. The value can be made uniform. Further, for example, in the case of the display panel 10 in which the lead line 12a has the resistance distribution shown in FIG. 11, the resistance value of each lead line 12a is obtained by connecting the lead line 12a to the second resistor Rb (second pattern). Can be made uniform. Further, for example, in the case of the display panel 10 in which the lead line 12a has the resistance distribution shown in FIG. 12, by connecting the lead line 12a to the first resistor Ra and the second resistor Rb in parallel (third pattern), The resistance value of each lead line 12a can be made uniform.
  • connection destination output terminal of the gate driver IC 30
  • the resistance value of the lead line 12a can be made uniform.
  • FIG. 13 shows the connection configuration of the first pattern
  • FIG. 14 shows the connection configuration of the second pattern
  • FIG. 15 shows the connection configuration of the third pattern.
  • the connection method of the first to third patterns can be realized by forming a corresponding wiring pattern in the TFT substrate manufacturing process.
  • FIG. 16 is a diagram illustrating another circuit configuration of the gate driver IC 30.
  • the gate driver IC 30 includes a switching circuit SW between the output terminals of the first resistor Ra and the second resistor Rb connected in parallel and the output terminal OUT of the gate driver IC 30. Yes.
  • the first to third patterns are switched by the switching circuit SW according to the type of the display panel 10. Thereby, according to the kind of display panel 10, the resistance value of each leader line 12a can be equalize
  • the resistor R may not be provided in the region where the resistance value of the lead wire 12a is high (both ends in FIG. 4).
  • the number of resistors R connected to one shift register circuit SR is not limited.
  • three resistors R are connected to the shift register circuit SR on the center side, and the number of resistors R connected to one shift register circuit SR decreases as it goes to both ends.
  • the shift register circuit SR may not be connected to the resistor R.
  • the widths of the lead lines 12a may be equal to each other or different from each other. For example, you may form so that the width
  • the lead line 12a connected to the output terminal disposed on the center side of the gate driver IC 30 has a large width and is connected to the output terminal disposed on both ends. The line 12a may be narrowed.
  • the lead wire 12a connected to the output terminal disposed on one end side (the upper end side in the drawing) of the gate driver IC 30 has a larger width and the other end side (in the drawing). The width of the lead wire 12a connected to the output terminal arranged on the lower end side may be reduced.
  • the width of the lead line 12a shown in FIG. 17A is equal to the width of the lead line shown in FIG. It is equal to the width of 12a and is thicker than the width of the lead line 12a shown in FIG.
  • FIG. 18 is a graph showing a result of simulating the resistance distribution of the lead line 12a shown in FIG. In FIG. 18, the resistance distribution (see FIG. 4) of the lead line 12a corresponding to the configuration of FIG. As shown in FIG. 18, it can be seen that the resistance value of the lead-out line 12 a decreases from the output terminal at the end toward the center output terminal as compared with the configuration of FIG.
  • FIG. 19 is a graph showing a distribution of resistance values set in the resistor R, corresponding to the resistance distribution in the lead line 12a of FIG.
  • the distribution of resistance values set in the resistor R (see FIG. 6) corresponding to the resistance distribution in the lead line 12a of FIG. 4 is indicated by a dotted line.
  • the resistance value of the resistor R may be set in consideration of both the length and width of the leader line.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Logic Circuits (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

駆動回路に接続される引き出し線の抵抗を均一化することによって、表示装置における表示品位の向上を図る。駆動回路は、表示パネルに設けられた信号線に電気的に接続された引き出し線に信号を出力する出力回路と、複数の前記出力回路のうち少なくとも１つの前記出力回路の出力端子に電気的に接続された抵抗器と、を含み、前記抵抗器の抵抗値は、該抵抗器に電気的に接続された前記引き出し線の抵抗値に応じて設定されている。

Description

駆動回路及び表示装置
　本発明は、駆動回路及び駆動回路を備えた表示装置に関する。
　表示装置の表示領域には、例えば、ゲート線が行方向（水平方向）に延在して列方向（垂直方向）に所定のピッチで配列されており、データ線が列方向に延在して行方向に所定のピッチで配列されている。データ線にはソースドライバＩＣからデータ信号が供給され、ゲート線にはゲートドライバＩＣからゲート信号が供給される。ドライバＩＣの端子のピッチは、信号線（データ線、ゲート線）のピッチよりも小さいため、ドライバＩＣの端子と信号線との間を中継する引き出し線の長さは場所によって異なる。
　引き出し線の長さが異なると、場所によってドライバＩＣの端子から信号線までの電気抵抗が異なる。その結果、表示領域内で輝度差が生じ、表示品位が低下する。特許文献１には、引き出し線の幅（線幅）を調整することによって、引き出し線の抵抗を均一化する技術が開示されている。
特開平８－７６１３６号公報
　しかしながら、近年の表示装置は、高精細化、小型化等に伴い、隣り合う引き出し線同士の間隔が狭くなっている。特に、上記引き出し線は、その延在方向が信号線の延在方向に対して斜め方向となり、上記間隔がより狭くなっている。このため、従来の技術では、例えば、引き出し線の幅を太くすることによって隣り合う配線同士が互いに接触したり、引き出し線の幅を細くすることによって断線が生じたりする問題が生じる。
　本発明は、上記課題に鑑みてなされたものであり、その目的は、駆動回路に接続される引き出し線の抵抗を均一化することによって、表示装置における表示品位の向上を図ることにある。
　本発明に係る駆動回路は、上記課題を解決するために、表示パネルに設けられた信号線に電気的に接続された引き出し線に信号を出力する出力回路と、複数の前記出力回路のうち少なくとも１つの前記出力回路の出力端子に電気的に接続された抵抗器と、を含み、前記抵抗器の抵抗値は、該抵抗器に電気的に接続された前記引き出し線の抵抗値に応じて設定されている、ことを特徴とする。
　本発明に係る駆動回路では、前記抵抗器の抵抗値は、該抵抗器に電気的に接続された前記引き出し線の長さが長い程小さく、前記引き出し線の長さが短い程大きくなるように設定されていてもよい。
　本発明に係る駆動回路では、前記抵抗器は、当該駆動回路に電気的に接続された複数の前記信号線が並ぶ第１方向に複数配列されており、複数の前記抵抗器のそれぞれの抵抗値は、当該駆動回路の中央から前記第１方向の両端側にいく程、小さくなるように設定されていてもよい。
　本発明に係る駆動回路では、複数の前記抵抗器のそれぞれの抵抗値は、当該駆動回路の中央から前記第１方向の両端側に向かって小さくなるように設定されていてもよい。
　本発明に係る駆動回路では、前記抵抗器は、複数の前記出力回路のそれぞれに対して複数個ずつ設けられており、前記各出力回路に接続された複数の前記抵抗器のそれぞれの抵抗値は、互いに異なる値に設定されていてもよい。
　本発明に係る駆動回路では、前記各出力回路の出力端子には、第１抵抗器と、前記第１抵抗器よりも小さい抵抗値に設定された第２抵抗器とが並列に接続されていてもよい。
　本発明に係る表示装置は、複数の信号線と、前記複数の信号線に電気的に接続された複数の引き出し線とが設けられた表示パネルと、前記複数の引き出し線に信号を出力する複数の出力回路と、前記複数の出力回路のうち少なくとも１つの前記出力回路の出力端子に電気的に接続された抵抗器と、を含む駆動回路と、を含み、前記抵抗器の抵抗値は、該抵抗器に電気的に接続された前記引き出し線の抵抗値に応じて設定されている、ことを特徴とする。
　本発明に係る表示装置では、前記各出力回路の出力端子には、第１抵抗器と、前記第１抵抗器よりも小さい抵抗値に設定された第２抵抗器とが並列に接続されており、前記複数の引き出し線は、複数の前記第１抵抗器又は複数の前記第２抵抗器に電気的に接続されるようにパターン形成されてもよい。
　本発明に係る表示装置では、前記各出力回路の出力端子には、第１抵抗器と、前記第１抵抗器よりも小さい抵抗値に設定された第２抵抗器とが並列に接続されており、前記複数の引き出し線は、前記複数の第１抵抗器、前記複数の第２抵抗器、又は、前記複数の第１抵抗器及び前記複数の第２抵抗器の両方、に電気的に接続されるようにパターン形成されてもよい。
　本発明に係る表示装置では、複数の前記引き出し線のうち一部は、前記駆動回路に電気的に接続された前記複数の信号線が延在する方向に対して斜め方向に延在していてもよい。
　本発明に係る表示装置では、前記引き出し線の幅は、該引き出し線の長さが短い程太く、該引き出し線の長さが長い程細くてもよい。
　本発明に係る表示装置では、前記駆動回路の中央側に接続された前記引き出し線の幅は、前記駆動回路の両端側に接続された前記引き出し線の幅よりも太くてもよい。
　本発明に係る駆動装置の構成によれば、駆動回路に接続される引き出し線の抵抗を均一化することができるため、表示装置における表示品位の向上を図ることができる。
本実施形態に係る液晶表示装置の概略構成を示す平面図である。 表示パネルの概略構成を示す平面図である。 引き出し線の構成例を示す平面図である。 図３（ａ）に示す引き出し線の抵抗の分布をシミュレーションした結果を示すグラフである。 ゲートドライバＩＣの回路構成を示す図である。 図４の引き出し線における抵抗分布に対応する、抵抗器に設定される抵抗値の分布を示すグラフである。 引き出し線の抵抗の分布を示すグラフである。 ゲートドライバＩＣの他の回路構成を示す図である。 第１抵抗器及び第２抵抗器に設定される抵抗値の分布を示すグラフである。 引き出し線の抵抗の分布を示すグラフである。 引き出し線の抵抗の分布を示すグラフである。 引き出し線の抵抗の分布を示すグラフである。 ゲートドライバＩＣ及び引き出し線の第１パターンの接続構成を示す平面図である。 ゲートドライバＩＣ及び引き出し線の第２パターンの接続構成を示す平面図である。 ゲートドライバＩＣ及び引き出し線の第３パターンの接続構成を示す平面図である。 ゲートドライバＩＣの他の回路構成を示す図である。 引き出し線の他の構成例を示す平面図である。 図１７（ａ）に示す引き出し線の抵抗の分布をシミュレーションした結果を示すグラフである。 図１８の引き出し線における抵抗分布に対応する、抵抗器に設定される抵抗値の分布を示すグラフである。
　本発明の一実施形態について、図面を用いて以下に説明する。本実施形態では、表示装置として、液晶表示装置を例に挙げるが、本発明はこれに限定されず、例えば有機ＥＬ表示装置等であってもよい。また本実施形態では、ＣＯＧ（Chip On Glass）方式の表示装置を例に挙げるが、本発明はこれに限定されず、例えばＣＯＦ（Chip On Film）方式の表示装置やＴＣＰ（Tape Carrier Package）方式の表示装置等であってもよい。
　図１は、本実施形態に係る液晶表示装置の概略構成を示す平面図である。液晶表示装置１００は、表示パネル１０、複数のソースドライバＩＣ２０（駆動回路）、複数のゲートドライバＩＣ３０（駆動回路）、制御回路（図示せず）、及び、バックライト装置（図示せず）を含んで構成されている。ソースドライバＩＣ２０及びゲートドライバＩＣ３０の数は限定されない。また、図１では、ソースドライバＩＣ２０及びゲートドライバＩＣ３０は、それぞれ、表示パネル１０の異なる２辺（図中の上辺及び左辺）に沿って個別に一列に並んで配置されているが、１辺に一列に並んで配置されていてもよい。表示パネル１０は、表示領域１０ａと、表示領域１０ａの周囲（表示領域外）の額縁領域とを含んでいる。額縁領域には、ソースドライバＩＣ２０の出力端子に電気的に接続された引き出し線１１ａと、ゲートドライバＩＣ３０の出力端子に電気的に接続された引き出し線１２ａとが設けられている。各ソースドライバＩＣ２０に複数本の引き出し線１１ａが電気的に接続され、各ゲートドライバＩＣ３０に複数本の引き出し線１２ａが電気的に接続されている。ソースドライバＩＣ２０は引き出し線１１ａにデータ信号（データ電圧）を出力し、ゲートドライバＩＣ３０は引き出し線１２ａにゲート信号（ゲート電圧）を出力する。
　図２は、表示パネル１０の概略構成を示す平面図である。表示パネル１０の表示領域１０ａには、列方向に延在し行方向に所定のピッチで配列された複数のデータ線１１と、行方向に延在し列方向に所定のピッチで配列された複数のゲート線１２とが設けられている。額縁領域において、各データ線１１は、各引き出し線１１ａに電気的に接続されており、各ゲート線１２は、各引き出し線１２ａに電気的に接続されている。すなわち、各データ線１１は各引き出し線１１ａを介して対応するソースドライバＩＣ２０に電気的に接続されており、各ゲート線１２は各引き出し線１２ａを介して対応するゲートドライバＩＣ３０に電気的に接続されている。
　ソースドライバＩＣ２０の出力端子の配列ピッチは、データ線１１の配列ピッチよりも小さく、ゲートドライバＩＣ３０の出力端子の配列ピッチは、ゲート線１２の配列ピッチよりも小さい。複数の引き出し線１１ａのうち一部は、列方向に対して斜め方向に延在し、複数の引き出し線１２ａのうち一部は、行方向に対して斜め方向に延在している。このため、各引き出し線１１ａ，１２ａの長さは場所によって異なっている。
　各データ線１１と各ゲート線１２との各交差部には、薄膜トランジスタ１３（ＴＦＴ）が設けられている。表示パネル１０には、各データ線１１と各ゲート線１２との各交差部に対応して、複数の画素１４がマトリクス状（行方向及び列方向）に配置されている。なお、図示はしないが、表示パネル１０は、薄膜トランジスタ基板（ＴＦＴ基板）と、カラーフィルタ基板（ＣＦ基板）と、両基板間に挟持された液晶層とを含んでいる。ＴＦＴ基板には、各画素１４に対応する複数の画素電極１５と、各画素１４に共通する共通電極１６とが設けられている。共通電極１６はＣＦ基板に設けられていてもよい。
　各データ線１１には、対応するソースドライバＩＣ２０から各引き出し線１１ａを介してデータ信号（データ電圧）が供給される。各ゲート線１２には、対応するゲートドライバＩＣ３０から引き出し線１２ａを介してゲート信号（ゲート電圧）が供給される。共通電極１６には、コモンドライバ（図示せず）から共通配線を介して共通電圧Ｖｃｏｍが供給される。ゲート信号のオン電圧（ゲートオン電圧）がゲート線１２に供給されると、ゲート線１２に接続された薄膜トランジスタ１３がオンし、薄膜トランジスタ１３に接続されたデータ線１１を介して、データ電圧が画素電極１５に供給される。画素電極１５に供給されたデータ電圧と、共通電極１６に供給された共通電圧Ｖｃｏｍとの差により電界が生じる。この電界により液晶を駆動してバックライトの光の透過率を制御することによって画像表示を行う。なお、カラー表示を行う場合は、ストライプ状のカラーフィルタで形成された赤色、緑色、青色等に対応するそれぞれの画素１４の画素電極１５に接続されたそれぞれのデータ線１１に、所望のデータ電圧を供給することにより実現される。
　ここで、引き出し線の抵抗（配線抵抗）について考察する。ここでは、ゲートドライバＩＣ３０に接続される引き出し線１２ａを例に挙げる。上述のように、ゲートドライバＩＣ３０の出力端子の配列ピッチは、ゲート線１２の配列ピッチよりも小さいため、引き出し線１２ａは、引き出し線１２ａが接続されるゲートドライバＩＣ３０の出力端子の場所によって、その長さが異なる。例えば、図３（ａ）に示すように、ゲートドライバＩＣ３０の中央側に配置された出力端子に接続される引き出し線１２ａは長さが短く、両端側に配置された出力端子に接続される引き出し線１２ａは長さが長くなる。図３（ａ）は引き出し線１２ａの長さが上下対称となるように配置した構成を示しているが、図３（ｂ）に示すように引き出し線１２ａの長さが上下非対称となるように配置した構成でも良い。図３（ｂ）では、ゲートドライバＩＣ３０の一端側（図中の上端側）に配置された出力端子に接続される引き出し線１２ａは長さが短く、他端側（図中の下端側）に配置された出力端子に接続される引き出し線１２ａは長さが長くなる。このように、引き出し線１２ａの抵抗は、引き出し線１２ａが配置される場所によって異なる。
　図４は、図３（ａ）に示す引き出し線１２ａの抵抗の分布をシミュレーションした結果を示すグラフである。図４のグラフの横軸は、ゲートドライバＩＣ３０の出力端子の番号（ｃｈ）を示し、縦軸は引き出し線１２ａの抵抗値（Ω）を示している。なお、図４に示す抵抗値は、引き出し線１２ａの特性（長さ、幅等）に応じた固有の抵抗値を示している。横軸の０ｃｈがゲートドライバＩＣ３０の一端（図３（ａ）の上端）の出力端子を示し、３５０ｃｈがゲートドライバＩＣ３０の中央の出力端子を示し、７００ｃｈがゲートドライバＩＣ３０の他端（図３（ａ）の下端）の出力端子を示している。図４に示すように、ゲートドライバＩＣ３０の中央の出力端子に接続された引き出し線１２ａは抵抗が最も小さく、中央から端部の出力端子にいく程、引き出し線１２ａの抵抗が線形的に大きくなることが分かる。この抵抗差が、表示パネルの輝度差となって表れ、表示品位の低下を招く。
　本実施形態に係る液晶表示装置１００、特にはドライバＩＣ（ソースドライバＩＣ、ゲートドライバＩＣ）は、上記抵抗差を低減（上記抵抗値を均一化）するための構成を備えている。以下、この構成の詳細について説明する。以下では、ゲートドライバＩＣ３０を例に挙げて説明するが、ソースドライバＩＣ２０についても同様である。
　図５は、ゲートドライバＩＣ３０の回路構成を示す図である。ゲートドライバＩＣ３０は、複数のシフトレジスタ回路ＳＲ１～ＳＲｎを含んでいる。図４に示すグラフに対応するゲートドライバＩＣ３０は、７００個のシフトレジスタ回路ＳＲ１～ＳＲ７００（ｎ＝７００）を含んで構成される。１段目のシフトレジスタ回路ＳＲ１には、クロックＣＫ１と、スタートパルスＳＰが入力される。シフトレジスタ回路ＳＲ１の出力信号は、１段目の抵抗器Ｒ１と２段目のシフトレジスタ回路ＳＲ２に入力される。２段目のシフトレジスタ回路ＳＲ２には、クロックＣＫ２と、シフトレジスタ回路ＳＲ１の出力信号が入力される。２段目のシフトレジスタ回路ＳＲ２の出力信号は、２段目の抵抗器Ｒ２と、３段目のシフトレジスタ回路ＳＲ３と、リセット信号として１段目のシフトレジスタ回路ＳＲ１に入力される。３段目のシフトレジスタ回路ＳＲ３には、クロックＣＫ１と、シフトレジスタ回路ＳＲ２の出力信号が入力される。３段目のシフトレジスタ回路ＳＲ３の出力信号は、３段目の抵抗器Ｒ３と、４段目のシフトレジスタ回路ＳＲ４と、リセット信号として２段目のシフトレジスタ回路ＳＲ２に入力される。このようにして、シフトレジスタ回路ＳＲ１～ＳＲ７００のシフト動作が行われる。なお、シフトレジスタ回路ＳＲの構成は、上記構成に限定されず、周知の構成を適用することができる。各シフトレジスタ回路ＳＲの出力端子には、抵抗器Ｒの一端（入力端子）が接続されている。抵抗器Ｒの他端（出力端子）は、ゲートドライバＩＣ３０の出力端子ＯＵＴに接続されている。
　各抵抗器Ｒの抵抗値は、ゲートドライバＩＣ３０内において抵抗器Ｒが配置される場所によって異なる値に設定されている。例えば、抵抗器Ｒの抵抗値は、ゲートドライバＩＣ３０の中央の出力端子ＯＵＴに接続された抵抗器Ｒが最も大きく、ゲートドライバＩＣ３０の端部の出力端子ＯＵＴに接続された抵抗器Ｒが最も小さくなるように設定されている。図６は、図４の引き出し線１２ａにおける抵抗分布に対応する、抵抗器Ｒに設定される抵抗値の分布を示すグラフである。図６に示すように、ゲートドライバＩＣ３０の中央の出力端子ＯＵＴ（３５０ｃｈ）に接続された抵抗器Ｒの抵抗値が最も大きく、中央から端部の出力端子ＯＵＴ（０ｃｈ、７００ｃｈ）にいく程、抵抗器Ｒの抵抗値が小さくなるように設定されている。なお、図６では、抵抗値が線形に変化しているがこれに限定されない。
　上記構成によれば、引き出し線の固有の抵抗値（図４参照）と抵抗器Ｒの設定抵抗値（図６参照）とが合成されて、図７に示すように、各引き出し線の抵抗値が均一化される。これにより、輝度差が低減されるため、配線抵抗に起因する表示品位の低下を防ぐことができる。また、引き出し線の幅を調整する必要がないため、引き出し線同士の接触や断線を防ぐことができ、額縁領域の面積を縮小することができる。
　ゲートドライバＩＣ３０の構成は、図５の構成に限定されない。図８は、ゲートドライバＩＣ３０の他の回路構成を示す図である。以下では、図５の構成と同一の構成については説明を省略する。
　ゲートドライバＩＣ３０は、複数のシフトレジスタ回路ＳＲ１～ＳＲｎを含んでいる。各シフトレジスタ回路ＳＲの出力端子には、互いに並列接続された第１抵抗器Ｒａ及び第２抵抗器Ｒｂのそれぞれの一端（入力端子）が接続されている。第１抵抗器Ｒａの他端（出力端子）は、ゲートドライバＩＣ３０の第１出力端子ＯＵＴ１に接続され、第２抵抗器Ｒｂの他端（出力端子）は、ゲートドライバＩＣ３０の第２出力端子ＯＵＴ２に接続されている。各段のシフトレジスタ回路ＳＲの出力信号は、各段の第１抵抗器Ｒａ及び第２抵抗器Ｒｂに入力される。
　各第１抵抗器Ｒａの抵抗値は、ゲートドライバＩＣ３０内において第１抵抗器Ｒａが配置される場所によって異なる値に設定されており、各第２抵抗器Ｒｂの抵抗値は、ゲートドライバＩＣ３０内において第２抵抗器Ｒｂが配置される場所によって異なる値に設定されている。例えば、複数の第１抵抗器Ｒａについて、抵抗値は、ゲートドライバＩＣ３０の中央の出力端子ＯＵＴに接続された第１抵抗器Ｒａが最も大きく、ゲートドライバＩＣ３０の端部の出力端子ＯＵＴに接続された第１抵抗器Ｒａが最も小さくなるように設定されている。同様に、複数の第２抵抗器Ｒｂについて、抵抗値は、ゲートドライバＩＣ３０の中央の出力端子ＯＵＴに接続された第２抵抗器Ｒｂが最も大きく、ゲートドライバＩＣ３０の端部の出力端子ＯＵＴに接続された第２抵抗器Ｒｂが最も小さくなるように設定されている。
　また、第１抵抗器Ｒａの抵抗値と、第２抵抗器Ｒｂの抵抗値とは、互いに異なる値に設定されている。図９は、第１抵抗器Ｒａ及び第２抵抗器Ｒｂに設定される抵抗値の分布を示すグラフである。図９に示すように、第１抵抗器Ｒａ及び第２抵抗器Ｒｂに設定される抵抗値は、ゲートドライバＩＣ３０の中央の出力端子ＯＵＴに接続された抵抗器Ｒは抵抗値が最も大きく、中央から端部の出力端子ＯＵＴにいく程、抵抗器Ｒの抵抗値が小さくなるように設定されている。また、第２抵抗器Ｒｂの抵抗値は、第１抵抗器Ｒａの抵抗値よりも小さくなるように設定されている。また、図９には、並列接続された第１抵抗器Ｒａ及び第２抵抗器Ｒｂの抵抗値を合成した抵抗値（合成抵抗値）を示している。図９に示す各抵抗分布は、互いに異なる関数特性（ここでは線形性）を有している。
　上記構成によれば、１つのゲートドライバＩＣ３０によって、３パターンの抵抗分布を設定することができる。このため、例えば、引き出し線１２ａが図１０に示す抵抗分布を有する表示パネル１０の場合は、引き出し線１２ａを第１抵抗器Ｒａに接続（第１パターン）することにより、各引き出し線１２ａの抵抗値を均一化できる。また、例えば、引き出し線１２ａが図１１に示す抵抗分布を有する表示パネル１０の場合は、引き出し線１２ａを第２抵抗器Ｒｂに接続（第２パターン）することにより、各引き出し線１２ａの抵抗値を均一化できる。さらに、例えば、引き出し線１２ａが図１２に示す抵抗分布を有する表示パネル１０の場合は、引き出し線１２ａを第１抵抗器Ｒａ及び第２抵抗器Ｒｂに並列接続（第３パターン）することにより、各引き出し線１２ａの抵抗値を均一化できる。
　このように、ゲートドライバＩＣ３０の設計を変更することなく、表示パネル１０の種類（サイズ、解像度等）に応じて引き出し線１２ａの接続先（ゲートドライバＩＣ３０の出力端子）を変更することにより、各引き出し線１２ａの抵抗値の均一化を図ることができる。図１３は、第１パターンの接続構成を示し、図１４は、第２パターンの接続構成を示し、図１５は、第３パターンの接続構成を示している。第１～第３パターンの接続方法は、ＴＦＴ基板の製造工程において、対応する配線パターンを形成することにより実現できる。
　また、第１～第３パターンの接続の切り替えを、切替回路により行ってもよい。図１６は、ゲートドライバＩＣ３０の他の回路構成を示す図である。図１６に示すように、ゲートドライバＩＣ３０は、並列接続された第１抵抗器Ｒａ及び第２抵抗器Ｒｂの出力端子と、ゲートドライバＩＣ３０の出力端子ＯＵＴとの間に切替回路ＳＷが設けられている。上記構成において、表示パネル１０の種類に応じて切替回路ＳＷによって第１～第３パターンを切り替える。これにより、表示パネル１０の種類に応じて、各引き出し線１２ａの抵抗値を均一化できる。
　本発明は上記実施形態に限定されない。例えば、引き出し線１２ａの抵抗値が高い領域（図４の両端側）においては、抵抗器Ｒを設けなくてもよい。また、１つのシフトレジスタ回路ＳＲに接続される抵抗器Ｒの数は限定されない。例えば、中央側のシフトレジスタ回路ＳＲには３個の抵抗器Ｒが接続されており、両端側にいく程、１つのシフトレジスタ回路ＳＲに接続される抵抗器Ｒの数が少なくなり、両端側のシフトレジスタ回路ＳＲには抵抗器Ｒが接続されていない構成であってもよい。
　また、各引き出し線１２ａの幅は、互いに等しくてもよいし、異なっていてもよい。例えば、引き出し線１２ａの長さが短くなる程、引き出し線１２ａの幅が太くなるように形成してもよい。例えば、図１７（ａ）に示すように、ゲートドライバＩＣ３０の中央側に配置された出力端子に接続される引き出し線１２ａは幅を太くし、両端側に配置された出力端子に接続される引き出し線１２ａは幅を細くしてもよい。また、図１７（ｂ）に示すように、ゲートドライバＩＣ３０の一端側（図中の上端側）に配置された出力端子に接続される引き出し線１２ａは幅を太くし、他端側（図中の下端側）に配置された出力端子に接続される引き出し線１２ａは幅を細くしてもよい。
　図１７（ａ）の構成と図３（ａ）の構成を比較すると、図１７（ａ）に示す引き出し線１２ａの幅は、ゲートドライバＩＣ３０の両端側では、図３（ａ）に示す引き出し線１２ａの幅と等しく、ゲートドライバＩＣ３０の中央側向かって、図３（ａ）に示す引き出し線１２ａの幅よりも太くなっている。図１８は、図１７（ａ）に示す引き出し線１２ａの抵抗の分布をシミュレーションした結果を示すグラフである。図１８には、図３（ａ）の構成に対応する引き出し線１２ａの抵抗の分布（図４参照）を点線で示している。図１８に示すように、図３（ａ）の構成と比較して、端部の出力端子から中央の出力端子に向かって引き出し線１２ａの抵抗値が低くなることが分かる。
　図１７（ａ）に示す構成の場合、抵抗器Ｒの抵抗値は、図３（ａ）の構成に対応する抵抗器Ｒの抵抗値（図６参照）よりも高く設定される。図１９は、図１８の引き出し線１２ａにおける抵抗分布に対応する、抵抗器Ｒに設定される抵抗値の分布を示すグラフである。図１９には、図４の引き出し線１２ａにおける抵抗分布に対応する、抵抗器Ｒに設定される抵抗値の分布（図６参照）を点線で示している。このように、引き出し線の長さ及び幅の両方を考慮して、抵抗器Ｒの抵抗値を設定してもよい。
　以上、本発明の実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。

Claims (12)

  1. 　表示パネルに設けられた信号線に電気的に接続された引き出し線に信号を出力する出力回路と、
    　複数の前記出力回路のうち少なくとも１つの前記出力回路の出力端子に電気的に接続された抵抗器と、
    　を含み、
    　前記抵抗器の抵抗値は、該抵抗器に電気的に接続された前記引き出し線の抵抗値に応じて設定されている、
    　ことを特徴とする駆動回路。
  2. 　前記抵抗器の抵抗値は、該抵抗器に電気的に接続された前記引き出し線の長さが長い程小さく、前記引き出し線の長さが短い程大きくなるように設定されている、
    　ことを特徴とする請求項１に記載の駆動回路。
  3. 　前記抵抗器は、当該駆動回路に電気的に接続された複数の前記信号線が並ぶ第１方向に複数配列されており、
    　複数の前記抵抗器のそれぞれの抵抗値は、当該駆動回路の中央から前記第１方向の両端側にいく程、小さくなるように設定されている、
    　ことを特徴とする請求項１に記載の駆動回路。
  4. 　複数の前記抵抗器のそれぞれの抵抗値は、当該駆動回路の中央から前記第１方向の両端側に向かって小さくなるように設定されている、
    　ことを特徴とする請求項３に記載の駆動回路。
  5. 　前記抵抗器は、複数の前記出力回路のそれぞれに対して複数個ずつ設けられており、
    　前記各出力回路に接続された複数の前記抵抗器のそれぞれの抵抗値は、互いに異なる値に設定されている、
    　ことを特徴とする請求項１に記載の駆動回路。
  6. 　前記各出力回路の出力端子には、第１抵抗器と、前記第１抵抗器よりも小さい抵抗値に設定された第２抵抗器とが並列に接続されている、
    　ことを特徴とする請求項５に記載の駆動回路。
  7. 　複数の信号線と、前記複数の信号線に電気的に接続された複数の引き出し線とが設けられた表示パネルと、
    　前記複数の引き出し線に信号を出力する複数の出力回路と、前記複数の出力回路のうち少なくとも１つの前記出力回路の出力端子に電気的に接続された抵抗器と、を含む駆動回路と、
    　を含み、
    　前記抵抗器の抵抗値は、該抵抗器に電気的に接続された前記引き出し線の抵抗値に応じて設定されている、
    　ことを特徴とする表示装置。
  8. 　前記各出力回路の出力端子には、第１抵抗器と、前記第１抵抗器よりも小さい抵抗値に設定された第２抵抗器とが並列に接続されており、
    　前記複数の引き出し線は、複数の前記第１抵抗器又は複数の前記第２抵抗器に電気的に接続されるようにパターン形成される、
    　ことを特徴とする請求項７に記載の表示装置。
  9. 　前記各出力回路の出力端子には、第１抵抗器と、前記第１抵抗器よりも小さい抵抗値に設定された第２抵抗器とが並列に接続されており、
    　前記複数の引き出し線は、前記複数の第１抵抗器、前記複数の第２抵抗器、又は、前記複数の第１抵抗器及び前記複数の第２抵抗器の両方、に電気的に接続されるようにパターン形成される、
    　ことを特徴とする請求項７に記載の表示装置。
  10. 　複数の前記引き出し線のうち一部は、前記駆動回路に電気的に接続された前記複数の信号線が延在する方向に対して斜め方向に延在している、
    　ことを特徴とする請求項７に記載の表示装置。
  11. 　前記引き出し線の幅は、該引き出し線の長さが短い程太く、該引き出し線の長さが長い程細い、
    　ことを特徴とする請求項７に記載の表示装置。
  12. 　前記駆動回路の中央側に接続された前記引き出し線の幅は、前記駆動回路の両端側に接続された前記引き出し線の幅よりも太い、
    　ことを特徴とする請求項７に記載の表示装置。
PCT/JP2016/002669 2015-06-02 2016-06-02 駆動回路及び表示装置 WO2016194376A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-112411 2015-06-02
JP2015112411A JP2016224341A (ja) 2015-06-02 2015-06-02 駆動回路及び表示装置

Publications (1)

Publication Number Publication Date
WO2016194376A1 true WO2016194376A1 (ja) 2016-12-08

Family

ID=57440883

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/002669 WO2016194376A1 (ja) 2015-06-02 2016-06-02 駆動回路及び表示装置

Country Status (2)

Country Link
JP (1) JP2016224341A (ja)
WO (1) WO2016194376A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6933515B2 (ja) 2017-07-10 2021-09-08 株式会社ジャパンディスプレイ 表示装置
KR102563847B1 (ko) * 2018-07-19 2023-08-04 주식회사 엘엑스세미콘 소스 드라이버 집적 회로와 그 제조방법 및 그를 포함한 표시장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57140704U (ja) * 1981-02-25 1982-09-03
JPH07134305A (ja) * 1993-09-17 1995-05-23 Citizen Watch Co Ltd 表示装置およびその駆動集積回路
JP2005099414A (ja) * 2003-09-25 2005-04-14 Chi Mei Electronics Corp 画像表示装置、集積回路
JP2008026513A (ja) * 2006-07-20 2008-02-07 Sony Corp 表示装置
JP2012098464A (ja) * 2010-11-01 2012-05-24 Hitachi Displays Ltd 液晶表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57140704U (ja) * 1981-02-25 1982-09-03
JPH07134305A (ja) * 1993-09-17 1995-05-23 Citizen Watch Co Ltd 表示装置およびその駆動集積回路
JP2005099414A (ja) * 2003-09-25 2005-04-14 Chi Mei Electronics Corp 画像表示装置、集積回路
JP2008026513A (ja) * 2006-07-20 2008-02-07 Sony Corp 表示装置
JP2012098464A (ja) * 2010-11-01 2012-05-24 Hitachi Displays Ltd 液晶表示装置

Also Published As

Publication number Publication date
JP2016224341A (ja) 2016-12-28

Similar Documents

Publication Publication Date Title
KR101365055B1 (ko) 표시 장치
US7760314B2 (en) Display device
KR101778650B1 (ko) 표시 패널 및 이를 포함하는 표시 장치
US20080137016A1 (en) Fanout line structure and flat display device including fanout line structure
KR20050113907A (ko) 액정 표시 장치 및 그의 구동 방법
US7852437B2 (en) Display device
JP2006209089A (ja) 表示装置
WO2021031280A1 (zh) 栅极驱动阵列型显示面板
US10854681B2 (en) Display device
JP2017090683A (ja) 表示装置
WO2016194376A1 (ja) 駆動回路及び表示装置
WO2017006566A1 (ja) 駆動回路及び表示装置
WO2019017301A1 (ja) タッチパネル付き表示装置
JP2008309825A (ja) 液晶表示装置
US20190287473A1 (en) Liquid crystal display device and drive method for same
JP2005266394A (ja) 表示装置
WO2013099189A1 (ja) 表示装置
WO2021134836A1 (zh) 一种显示装置
JP2011164236A (ja) 表示装置
CN111752055B (zh) 显示装置
KR20030057636A (ko) 액정 표시 장치
JP4440941B2 (ja) 表示装置
TWI440944B (zh) 主動元件陣列基板
KR20060020174A (ko) 가요성 인쇄 회로 기판, 테이프 캐리어 패키지 및 이를포함하는 표시 장치
KR20080024755A (ko) 표시장치 및 이의 구동방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16802816

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16802816

Country of ref document: EP

Kind code of ref document: A1