WO2016190127A1 - イメージセンサ、処理方法、及び、電子機器 - Google Patents

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WO2016190127A1
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pixels
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read
signal
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弘康 近藤
清茂 辻
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present technology relates to an image sensor, a processing method, and an electronic device, and more particularly, to an image sensor, a processing method, and an electronic device that can prevent, for example, image quality deterioration.
  • VSL Vertical Signal Line
  • the pixel region of the pixel array unit having pixels arranged in a matrix is divided into two upper and lower pixel regions.
  • An image sensor (hereinafter also referred to as a divided VSL sensor) in which VSL is separately provided in each of the upper pixel region and the lower pixel region has been proposed (see, for example, Patent Document 1). ).
  • a column processing unit that processes a signal read from a pixel and outputs a pixel value is provided in each of the upper and lower pixel regions.
  • the pixel processing in the upper pixel region is processed in the column processing unit in the upper pixel region, and the pixels in the lower pixel region are processed in the column processing unit in the lower pixel region.
  • Signals can be processed, and pixel values can be output at high speed.
  • the interface with the split VSL sensor may be a low-speed interface due to restrictions on the processor and memory that make up the interface. In this case, with a low-speed interface, it may be difficult to receive pixel values output simultaneously by the column processing units in the upper and lower pixel regions.
  • pixel signal processing and pixel value output can be alternately performed by the column processing units in the upper and lower pixel regions.
  • the pixel values output from the divided VSL sensor can be received through a low-speed interface.
  • the pixel signal processing is performed, so that the division VSL sensor obtains.
  • the resulting image may have horizontal stripes, shading, etc., and the image quality may deteriorate.
  • the present technology has been made in view of such a situation, and is intended to prevent deterioration in image quality of an image.
  • An image sensor or an electronic apparatus includes a pixel array unit including a pixel that outputs a signal that is a pixel value of an image and a dummy pixel, and a first and a first that process a signal read from the pixel. 2 processing units, one of the first processing unit and the second processing unit processes a signal read from the pixel, and the other processing unit from the dummy pixel.
  • a pixel array unit including a pixel that outputs a signal that is a pixel value of an image and a dummy pixel, and a first and a first that process a signal read from the pixel.
  • a processing method includes a pixel array unit including pixels that output signals serving as pixel values of an image and dummy pixels, and first and second processing units that process signals read from the pixels.
  • One processing unit of the first and second processing units of the image sensor including the above processes a signal read from the pixel, and the other processing unit reads from the dummy pixel.
  • a processing method including processing the received signal.
  • An image sensor, a processing method, and an electronic device process a signal read from the pixel of a pixel array unit including a pixel that outputs a signal that is a pixel value of an image and a dummy pixel.
  • the signal read from the pixel is processed in one of the second processing units, and the signal read from the dummy pixel is processed in the other processing unit.
  • the image sensor may be an independent device or an internal block constituting one device.
  • FIG. 2 is a block diagram illustrating a configuration example of an image sensor 2.
  • FIG. 3 is a block diagram illustrating a detailed configuration example of a pixel access unit 11.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a pixel 41.
  • FIG. 6 is a diagram illustrating an example of the operation of the pixel access unit 11.
  • FIG. It is a timing chart explaining operation of column processing parts 23N and 23S. It is a timing chart explaining the fall of a power supply voltage which arises when the column process part 23S starts operation
  • 6 is a diagram illustrating another example of the operation of the pixel access unit 11.
  • FIG. 6 is a diagram illustrating a first example of the operation of the pixel access unit 11.
  • FIG. It is a timing chart explaining operation of column processing parts 71N and 71S. 6 is a diagram illustrating a second example of the operation of the pixel access unit 11.
  • FIG. It is a timing chart explaining operation of column processing parts 71N and 71S. 11 is a diagram for explaining a third example of the operation of the pixel access unit 11.
  • FIG. It is a timing chart explaining operation of column processing parts 71N and 71S. 11 is a diagram for explaining a fourth example of the operation of the pixel access unit 11.
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a camera unit to which the present technology is applied.
  • the camera unit can capture both still images and moving images.
  • the camera unit includes an optical system 1, an image sensor 2, a memory 3, a signal processing unit 4, an output unit 5, and a control unit 6.
  • the optical system 1 has, for example, a zoom lens, a focus lens, a diaphragm, and the like (not shown), and makes light from the outside enter the image sensor 2.
  • the image sensor 2 is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor that receives incident light from the optical system 1, performs photoelectric conversion, and outputs image data corresponding to the incident light from the optical system 1. To do.
  • CMOS Complementary Metal Oxide Semiconductor
  • the memory 3 temporarily stores image data output from the image sensor 2.
  • the signal processing unit 4 performs processing such as noise removal and white balance adjustment as signal processing using the image data stored in the memory 3 and supplies the processed signal to the output unit 5.
  • the output unit 5 outputs the image data from the signal processing unit 4.
  • the output unit 5 has a display (not shown) made of, for example, liquid crystal, and displays an image corresponding to the image data from the signal processing unit 4 as a so-called through image.
  • the output unit 5 includes a driver (not shown) that drives a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk, and records the image data from the signal processing unit 4 on the recording medium.
  • a driver (not shown) that drives a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk, and records the image data from the signal processing unit 4 on the recording medium.
  • the control unit 6 controls each block constituting the camera unit in accordance with a user operation or the like.
  • the image sensor 2 receives incident light from the optical system 1 and outputs image data according to the incident light.
  • the image data output from the image sensor 2 is supplied to and stored in the memory 3.
  • the image data stored in the memory 3 is subjected to signal processing by the signal processing unit 4, and the resulting image data is supplied to the output unit 5 and output.
  • FIG. 2 is a block diagram showing a configuration example of the image sensor 2 of FIG.
  • the image sensor 2 includes a pixel access unit 11, a column I / F (Interface) unit 12, a signal processing unit 13, and a timing control unit 14.
  • the pixel access unit 11 includes a pixel 41 (FIG. 3) that performs photoelectric conversion, accesses the pixel 41, and acquires and outputs a pixel value that is image data.
  • the pixel access unit 11 includes a pixel array unit 21, a row control unit 22, and column processing units 23N and 23S.
  • the pixel array unit 21 is configured by regularly arranging a plurality of pixels 41 that output electrical signals by photoelectric conversion in two dimensions.
  • the pixel array unit 21 reads out an electrical signal from the pixels 41 constituting the pixel array unit 21 under the control of the row control unit 22 and supplies it to the column processing units 23N and 23S.
  • the row control unit 22 performs access control for reading electrical signals from the pixels 41 of the pixel array unit 21.
  • the column processing units 23N and 23S perform processing such as AD (Analog-to-Digital) conversion and CDS (Correlated-Double Sampling) of the electric signal (voltage) read and supplied from the pixels 41 of the pixel array unit 21, The resulting digital signal is supplied (output) to the column I / F unit 12 as a pixel value.
  • AD Analog-to-Digital
  • CDS Correlated-Double Sampling
  • the column I / F unit 12 has a built-in memory (not shown), and temporarily stores pixel values from the pixel access unit 11 (column processing units 23N and 23S thereof), thereby receiving the pixel values.
  • the signal processing unit 13 performs, for example, pixel rearrangement, pixel centroid correction, and other necessary signal processing using the pixel values stored in the column I / F unit 12 (memory built therein). And output to the outside of the image sensor 2 (for example, the memory 3 (FIG. 1)).
  • the timing control unit 14 generates a timing signal for controlling the operation timing of each block constituting the image sensor 2 and supplies the timing signal to a necessary block.
  • FIG. 3 is a block diagram illustrating a detailed configuration example of the pixel access unit 11 of FIG.
  • the pixel access unit 11 includes the pixel array unit 21, the row control unit 22, and the column processing units 23N and 23S.
  • the pixel array section 21 is configured by regularly arranging two or more pixels 41 in two dimensions. In FIG. 2, two or more pixels 41 are arranged in a matrix.
  • the pixels 41 are arranged in a matrix, but the arrangement of the pixels 41 is not limited to the matrix arrangement. That is, for example, the pixels 41 may be arranged such that the even-numbered pixels 41 are arranged at a position shifted from the odd-numbered pixels 41 by a half of the horizontal interval between the pixels 41. it can.
  • the pixels 41 arranged in a two-dimensional manner are provided with, for example, a Bayer array color filter (not shown) as a predetermined color array.
  • a pixel 41 as a Gb pixel that receives G (Green) component light is located at the upper left
  • a pixel 41 as an R pixel that receives R (Red) component light is located at the upper right.
  • a pixel 41 as a Gr pixel that receives light of G component are arranged in the lower right, respectively.
  • a pixel is a basic unit, and the basic unit is repeatedly arranged horizontally and vertically.
  • the pixels 41 arranged in a two-dimensional manner are, for example, the pixels 41 in the upper pixel region 21N and the pixels in the lower pixel region 21S as the pixels of the first and second groups. 41.
  • VSLs are wired in the column direction (vertical direction) for each column of the pixels 41.
  • the VSL is divided into a VSL 42N in the upper pixel region 21N and a VSL 42S in the lower pixel region 21S, and the VSL 42N and 42S are not (physically) connected.
  • the VSL 42N in each column of the upper pixel region 21N is connected to the pixel 41 in the upper pixel region 21N and the upper column processing unit 23N in the left column of the VSL 42N.
  • the VSL 42S in each column of the lower pixel area 21S is connected to the pixel 41 in the lower pixel area 21S and the lower column processing unit 23S in the left column of the VSL 42S.
  • a pixel signal that is an electrical signal read from the pixel 41 in the upper pixel region 21N is supplied to the upper column processing unit 23N via the VSL 42N. Further, a pixel signal that is an electrical signal read from the pixel 41 in the lower pixel region 21S is supplied to the lower column processing unit 23S via the VSL 42S.
  • the VSL 42N in each column connected to the pixel 41 in the upper pixel region 21N is connected to the column processing unit 23N, and the VSL 42S in each column connected to the pixel 41 in the lower pixel region 21S.
  • the pixel access unit 11 includes, for example, one row of pixels 41 in the upper pixel region 21N and one row of pixels 41 in the lower pixel region 21S. The pixel signals can be read and processed simultaneously.
  • a pixel signal read from one row of pixels 41 in the upper pixel area 21N can be supplied to the column processing unit 23N via the VSL 42N for processing.
  • pixel signals read from one row of pixels 41 in the lower pixel region 21S can be supplied to the column processing unit 23S via the VSL 42S for processing.
  • pixel signals read from two rows of pixels 41 that is, one row of pixels 41 in the upper pixel region 21N and one row of pixels 41 in the lower pixel region 21S. Can be processed simultaneously.
  • control signal lines 43 are wired in the row direction (left-right direction) for each row of the pixels 41.
  • the control signal line 43 in each row is connected to the pixel 41 in the lower row of the control signal line 43 and the row control unit 22.
  • the row control unit 22 performs access control on the pixels 41 in each row by supplying (flowing) a control signal to the control signal line 43.
  • the column processing unit 23N includes, for example, the same number of ADCs (AD Converters) 51N as the number of columns of the pixels 41 constituting the pixel array unit 21.
  • the x-th ADC 51N performs AD conversion and CDS of the pixel signal supplied from the x-th column pixel 41 of the upper pixel region 21N via the x-th row VSL 42N.
  • the ADC 51N outputs a digital pixel signal as a pixel value obtained as a result of AD conversion or the like to the column I / F unit 12 (FIG. 2).
  • the column processing unit 23S has X ADCs 51S, which is the same number as the column number X of the pixels 41 constituting the pixel array unit 21, similarly to the column processing unit 23N.
  • the x-th ADC 51S is connected to the x-th column VSL 42S. Therefore, the x-th ADC 51S reads out from the x-th column pixel 41 of the lower pixel region 21S. The pixel signal is supplied via the VSL 42S in the x-th column.
  • the x-th ADC 51S performs AD conversion of a pixel signal supplied from the pixel 41 in the x-th column of the lower pixel region 21S via the VSL 42N in the x-th column.
  • the ADC 51S outputs a pixel value which is a digital pixel signal as a pixel value obtained as a result of AD conversion or the like to the column I / F unit 12 (FIG. 2).
  • one ADC 51N is provided for one column of pixels 41 in the column processing unit 23N.
  • one ADC 51N can be provided for a plurality of columns of pixels 41.
  • FIG. 4 is a circuit diagram illustrating a configuration example of the pixel 41.
  • 4 includes a pixel unit 61 and a reading unit 62.
  • the pixel unit 61 includes a PD (Photo diode) 63 and a FET (Field Effect Transistor) 64.
  • the pixel unit 61 receives light incident thereon and photoelectrically converts the light to output charges corresponding to the light.
  • the readout unit 62 includes an FET 65, an FD (Floating Diffusion) 66, and FETs 67 and 68, and reads out a pixel signal corresponding to the electric charge obtained in the pixel unit 61 from the pixel unit 61 onto the VSL 42N or 42S.
  • the FETs 64, 65, 67, and 68 are configured by NMOS (NNchannel Metal Oxide Semiconductor).
  • the PD 63 receives the incident light and performs photoelectric conversion for accumulating charges corresponding to the incident light.
  • the anode of the PD 63 is connected to the ground (grounded), and the cathode of the PD 63 is connected to the source of the FET 64.
  • the FET 64 is a transistor (Tr) for transferring the charge accumulated in the PD 63 from the PD 63 to the FD 66, and is also referred to as a transfer Tr 64 hereinafter.
  • the source of the transfer Tr 64 is connected to the cathode of the PD 63, and the drain of the transfer Tr 64 is connected to the gate of the FET 64 via the FD 66.
  • the gate of the transfer Tr 64 is connected to the control signal line 43, and the transfer pulse TRG is supplied to the gate of the transfer Tr 64 via the control signal line 43.
  • the transfer pulse TRG is one of the control signals that the row control unit 22 (FIG. 3) passes through the control signal line 43 in order to drive (access control) the pixel 41 via the control signal line 43. is there.
  • Control signals that the row control unit 22 (FIG. 3) passes through the control signal line 43 include a transfer pulse TRG, a reset pulse RST, and a selection pulse SEL, which will be described later.
  • the FET 65 is a transistor for resetting the electric charge (voltage (potential)) accumulated in the FD 66, and hereinafter also referred to as a reset Tr 65.
  • the drain of the reset Tr 65 is connected to the power supply Vdd, and the source is connected to the FD 66.
  • the gate of the reset Tr 65 is connected to the control signal line 43, and the reset pulse RST is supplied to the gate of the reset Tr 65 via the control signal line 43.
  • the FD 66 is a region formed at the connection point between the source of the FET 65 and the gate of the FET 67. In the FD 66, the charge supplied thereto is converted into a voltage as a pixel signal like a capacitor.
  • the FET 67 is a transistor for buffering (amplifying) the voltage of the FD 66, and hereinafter also referred to as an amplifying Tr 67.
  • the gate of the amplification Tr 67 is connected to the FD 66, and the drain of the amplification Tr 67 is connected to the power supply Vdd.
  • the source of the amplification Tr 67 is connected to the drain of the FET 68.
  • the FET 68 is an FET for selecting the output of the pixel signal (the voltage of the FD 66) to the VSL 42N or 42S, and is hereinafter also referred to as a selection Tr 68.
  • the source of the selected Tr 68 is connected to the VSL 42N or 42S.
  • the gate of the selection Tr 68 is connected to the control signal line 43, and the selection pulse SEL is supplied to the gate of the selection Tr 68 via the control signal line 43.
  • a current source (not shown) is connected to the VSLs 42N and 42S connected to the source of the selected Tr 68, and this current source and the amplified Tr 67 are SF (Source (Follower) via the selected Tr 68.
  • the circuit is configured. Therefore, the FD 66 is connected to the VSL 42N or 42S via the SF circuit.
  • the pixel 41 can be configured without the selection Tr 68.
  • the drain of the reset Tr 65 and the drain of the amplification Tr 67 are connected to the same power source Vdd, but the drain of the reset Tr 65 and the drain of the amplification Tr 67 may be connected to different power sources. it can.
  • the configuration of the pixel 41 for example, a configuration of a shared pixel in which a plurality of pixel units 61 such as four or eight is provided in the pixel 41 and the readout unit 62 is shared by the plurality of pixel units 61 is adopted. can do.
  • a plurality of FDs 66 such as two are provided in the reading unit 62, and one FD 66 of the two FDs 66 is shared by the pixel unit 61 that is half of the plurality of pixel units 61, and the other FD 66 is shared.
  • the FD 66 can be shared by the remaining half of the pixel unit 61.
  • the PD 63 receives light incident thereon and performs photoelectric conversion to start accumulation of electric charges according to the amount of received incident light.
  • the selection pulse SEL is at the H level and the selection Tr 68 is in the ON state.
  • the row control unit 22 temporarily sets the reset pulse RST to the H level (from the L (Low) level to the H (High) level), thereby turning the reset Tr 65 on temporarily.
  • the FD 66 When the reset Tr 65 is turned on, the FD 66 is connected to the power supply Vdd via the reset Tr 65, and the charge in the FD 66 is swept out to the power supply Vdd via the reset Tr 65 and reset.
  • the row control unit 22 After the charge of the FD 66 is reset, the row control unit 22 temporarily sets the transfer pulse TRG to the H level, whereby the transfer Tr 64 is temporarily turned on.
  • the transfer Tr 64 When the transfer Tr 64 is turned on, the charge stored in the PD 63 is transferred to the FD 66 after reset via the transfer Tr 64 and stored.
  • a voltage (potential) corresponding to the charge accumulated in the FD 66 is output as a pixel signal on the VSL 42N or 42S via the amplification Tr 67 and the selection Tr 68.
  • the reset level that is the pixel signal on the VSL 42N or 42S immediately after the pixel 41 is reset is AD-converted.
  • a level and a level to be a pixel value are AD-converted.
  • CDS Correlated Double Sampling
  • FIG. 5 is a diagram for explaining an example of the operation of the pixel access unit 11 of FIG.
  • the pixel array unit 21 is configured by eight rows of pixels 41, and the upper four rows of pixels 41 configure the upper pixel region 21 ⁇ / b> N and the lower four The pixels 41 in the row constitute the lower pixel region 21S. Therefore, in FIG. 5, one frame is composed of 8 (horizontal) lines.
  • FIG. 5 illustration of portions other than the pixel 41 of the pixel access unit 11 and the column processing units 23N and 23S is omitted.
  • the column processing units 23 ⁇ / b> N and 23 ⁇ / b> S include two pixels 41 in the upper pixel region 21 ⁇ / b> N and two pixels 41 in the lower pixel region 21 ⁇ / b> S. Pixel signals read from the pixels 41 in a row can be processed simultaneously.
  • the memory 3 (FIG. 1) as an interface with the image sensor 2 in FIG. 2 is a low-speed interface
  • the memory 3 is simultaneously processed by the column processing units 23N and 23S and output. It may be difficult to receive the pixel signal being processed.
  • pixel signal processing and output can be alternately performed by the column processing units 23N and 23S.
  • the pixel signals are alternately output from the column processing units 23N and 23S, the pixel signal output from the image sensor 2 can be received in the memory 3 that is a low-speed interface.
  • FIG. 5 shows an example of reading a pixel signal from the pixel 41 when the pixel processing and output are alternately performed by the column processing units 23N and 23S.
  • readout of pixel signals from the eight rows of pixels 41 constituting the pixel array unit 21 is performed alternately for the pixels 41 in the upper pixel region 21N and the pixels 41 in the lower pixel region 21S. Done in units.
  • the readout of the pixel signals constituting the frame is performed in the 8th row, the 1st row, the 7th row, and the 2nd row among the 8 rows of pixels 41 constituting the pixel array unit 21. This is performed in the readout order of the pixels 41 in the first, sixth, third, fifth, and fourth rows.
  • Pixel signals read from the pixels 41 in the first to fourth rows, which are the pixels 41 in the upper pixel area 21N, are supplied to the upper column processing unit 23N, and the pixels 41 in the lower pixel area 21S.
  • Pixel signals read from the pixels 41 in the eighth row are supplied to the lower column processing unit 23S.
  • the upper column processing unit 23N processes the pixel signals read from the pixels 41 in the first to fourth rows
  • the lower column processing unit 23S processes the pixels read from the pixels 41 in the fifth to eighth rows. The signal is processed.
  • the column processing unit 23N processes the pixel signal read from the pixels 41 in the upper pixel region 21N in units of rows, and the column processing unit 23S performs the unit of rows from the pixels 41 in the lower pixel region 21S.
  • the processing of the pixel signal read out in (3) is alternately performed.
  • FIG. 6 illustrates the column processing unit 23N when pixel signals are read out in units of rows alternately from the pixels 41 of the upper pixel region 21N and the lower pixel region 21S. It is a timing chart explaining operation of 23S.
  • the head timing signal is a signal that represents the start timing of processing of one line as an L level. The same applies to the drawings described later.
  • pixel signals are read out from the pixels 41 in the eighth row, the first row, the seventh row, the second row, the sixth row, the third row, the fifth row, and the fourth row. It is performed in the reading order (order).
  • the pixel signals read from the pixels 41 in the first to fourth rows are supplied to the upper column processing unit 23N and processed.
  • the pixel signals read from the pixels 41 in the fifth to eighth rows are supplied to the lower column processing unit 23S for processing.
  • the upper column processing unit 23N processes the pixel signals read from the pixels 41 in the first to fourth rows, so that the pixel signals are in the second, fourth, sixth, and eighth reading order timings. It operates when read from the pixels 41 in the first to fourth rows.
  • the upper column processing unit 23N does not process the pixel signals read from the pixels 41 in the fifth to eighth rows, the pixel signals are in the first, third, fifth, and seventh timings of reading order. , When reading from the pixels 41 in the 8th to 5th rows, respectively.
  • the lower column processing unit 23S processes the pixel signals read from the pixels 41 in the 5th to 8th rows, so that the pixel signals are read at the timing of the first, third, fifth and seventh reading orders. , Operates when read out from the pixels 41 in the 8th to 5th rows.
  • the lower column processing unit 23S does not process the pixel signals read from the pixels 41 in the first to fourth rows, the pixel signals are read in the second, fourth, sixth, and eighth timings of reading order. Thus, when reading from the pixels 41 in the first to fourth rows, the operation stops.
  • FIG. 7 is a timing chart for explaining the power supply voltage drop that occurs when the lower column processing unit 23S starts operation.
  • the power supply voltage of the column processing unit 23S is reduced from VDD by the IR drop due to the IR drop.
  • the power supply voltage of the column processing unit 23S varies until the settling time elapses after the column processing unit 23S enters the operating state.
  • the fluctuation of the power supply voltage of the column processing unit 23S affects the pixel signal processing in the column processing unit 23S, that is, for example, AD conversion of the pixel signal, and may cause an error in the AD conversion result. As a result, horizontal streaks, shading, etc. may occur in the image obtained by the image sensor 2 and the image quality may deteriorate.
  • FIG. 8 is a diagram for explaining another example of the operation of the pixel access unit 11 of FIG.
  • FIG. 8 shows another example of reading out the pixel signal from the pixel 41 when the processing and output of the pixel signal are alternately performed by the column processing units 23N and 23S.
  • pixel signals are read out in units of rows alternately for all the pixels 41 in the upper pixel region 21N and for all the pixels 41 in the lower pixel region 21S. .
  • the readout of the pixel signals constituting the frame is the 8th row, the 7th row, the 6th row, the 5th row, the 4th row among the 8 rows of pixels 41 constituting the pixel array unit 21. This is performed in the order of pixels 41 in the first, third, second, and first rows (reading order).
  • Pixel signals read from the pixels 41 in the first to fourth rows, which are the pixels 41 in the upper pixel area 21N, are supplied to the upper column processing unit 23N, and the pixels 41 in the lower pixel area 21S.
  • Pixel signals read from the pixels 41 in the eighth row are supplied to the lower column processing unit 23S.
  • the upper column processing unit 23N processes the pixel signals read from the pixels 41 in the first to fourth rows
  • the lower column processing unit 23S processes the pixels read from the pixels 41 in the fifth to eighth rows. The signal is processed.
  • the column processing unit 23S processes the pixel signals read out in units of rows from the pixels 41 in the lower pixel region 21S for all the pixels 41 in the lower pixel region 21S, and the column processing unit 23N
  • the pixel signals read from the pixels 41 in the upper pixel region 21N in units of rows are alternately processed for all the pixels 41 in the upper pixel region 21N.
  • pixel signals are read out in units of rows from all the pixels 41 in the upper pixel region 21N and from all the pixels 41 in the lower pixel region 21S. It is a timing chart explaining operation
  • pixel signals are read out from the pixels 41 in the eighth row, the seventh row, the sixth row, the fifth row, the fourth row, the third row, the second row, and the first row. Done in order.
  • the pixel signals read from the pixels 41 in the first to fourth rows are supplied to the upper column processing unit 23N and processed.
  • the pixel signals read from the pixels 41 in the fifth to eighth rows are supplied to the lower column processing unit 23S for processing.
  • the upper column processing unit 23N processes the pixel signals read from the pixels 41 in the first to fourth rows, so that the pixel signals are transferred to the fourth to first rows at the timing of the fifth to eighth reading orders. Operates when read from each pixel 41 of the eye.
  • the upper column processing unit 23N does not process the pixel signals read from the pixels 41 in the 5th to 8th rows, the pixel signals are 8th to 5th at the timing of the 1st to 4th readout order. Stops when reading from each pixel 41 in the row.
  • the lower column processing unit 23S processes the pixel signals read from the pixels 41 in the 5th to 8th rows, so that the pixel signals are 8th to 5th in the timing of the 1st to 4th readout order. It operates when it is read from each pixel 41 in the row.
  • the lower column processing unit 23S since the lower column processing unit 23S does not process the pixel signals read from the pixels 41 in the first to fourth rows, the pixel signals are read out at the timing of the fifth to eighth reading orders for the frame. When read from the pixels 41 in the fourth or first row, the operation stops.
  • the upper column processing unit 23N is in a stopped state until the pixel signal is read from the pixel 41 in the fifth row at the timing of the fourth readout order.
  • the upper column processing unit 23N changes from the stopped state to the operating state.
  • noise in a fixed pattern such as a step, a horizontal stripe, and shading is generated in a portion corresponding to the boundary between the upper pixel region 21N and the lower pixel region 21S of the image obtained by the image sensor 2.
  • noise in a fixed pattern such as a step, a horizontal stripe, and shading is generated in a portion corresponding to the boundary between the upper pixel region 21N and the lower pixel region 21S of the image obtained by the image sensor 2.
  • the pixel signal is read out from the pixel 41 in the bottom row of the eight rows 41 constituting the pixel array unit 21 toward the upper row.
  • the pixel signal can be read out, for example, from the first pixel 41 in the uppermost row toward the lower row.
  • the lower column processing unit 23S changes from the stopped state to the operating state.
  • the power supply voltage of the column processing unit 23S fluctuates, and the image quality of the image obtained by the image sensor 2 is deteriorated.
  • FIG. 10 is a block diagram showing another detailed configuration example of the pixel access unit 11 of FIG.
  • the pixel access unit 11 in FIG. 10 includes a pixel array unit 21, a row control unit 22, and column processing units 71N and 71S.
  • the pixel access unit 11 in FIG. 10 has the pixel array unit 21 and the row control unit 22 in common with the case of FIG.
  • the pixel access unit 11 of FIG. 10 is different from the case of FIG. 3 in that it has column processing units 71N and 71S instead of the column processing units 23N and 23S.
  • the pixel access unit 11 of FIG. 10 is different from the case of FIG. 3 in that the pixel array unit 21 has dummy pixels 81.
  • the pixel array unit 21 outputs pixel signals that are not employed in the pixel values that constitute the image, in addition to the pixels 41 that output pixel signals that are the pixel values that constitute the image (hereinafter also referred to as normal pixels) 41.
  • a dummy pixel (hereinafter also referred to as a dummy pixel) 81 is provided.
  • the uppermost pixel which is one row with the upper pixel region 21 ⁇ / b> N, is a dummy pixel 81.
  • the pixel in the lowermost row which is one row having the lower pixel region 21 ⁇ / b> S, is the dummy pixel 81.
  • the dummy pixel 81 it is effective to stabilize the operation of the image sensor 2 if a pixel having the same (equivalent) configuration as the normal pixel 41 is physically disposed.
  • the dummy pixel 81 is, for example, a light-shielded pixel (a pixel in which light incident on the PD 62 (FIG. 4) is blocked) for obtaining optical black. Can be adopted.
  • the dummy pixel 81 provided in the upper pixel region 21N is connected to the VSL 42N in the same manner as the normal pixel 41 in the upper pixel region 21N.
  • a pixel signal is read from the dummy pixel 81 provided in the upper pixel area 21N and supplied to the upper column processing unit 71N via the VSL 42N.
  • the dummy pixel 81 provided in the lower pixel region 21S is connected to the VSL 42S in the same manner as the normal pixel 41 in the lower pixel region 21S.
  • the pixel signal is read from the dummy pixel 81 provided in the lower pixel region 21S in the same manner as the normal pixel 41, and is supplied to the lower column processing unit 71S via the VSL 42S.
  • the column processing unit 71N reads out pixel signals from the normal pixels 41 in the upper pixel region 21N in units of rows and processes pixel signals supplied via the VSL 42N in the same manner as the column processing unit 23N.
  • the pixel signals read out from one row of the dummy pixels 81 and supplied via the VSL 42N are processed.
  • the column processing unit 71S reads pixel signals from the normal pixels 41 in the lower pixel region 21S in units of rows and processes the pixel signals supplied via the VSL 42S in the same manner as the column processing unit 23S. A pixel signal read from one row of dummy pixels 81 in the region 21N and supplied via the VSL 42S is processed.
  • the processing result of the pixel signal of the dummy pixel 81 in the column processing units 71N and 71S is not output from the image sensor 2.
  • the processing result of the pixel signal of the dummy pixel 81 in the column processing units 71N and 71S can also be output from the image sensor 2.
  • one of the column processing units 71N and 71S processes the pixel signal read from the normal pixel 41, and the other column processing unit The pixel signal read from the dummy pixel 81 is processed.
  • the other column processing unit processes the pixel signal read from the dummy pixel 81, the pixel signal read from the normal pixel 41 is processed in FIG. It is possible to prevent the fluctuation of the power supply voltage due to the IR drop as described. As a result, it is possible to prevent the image quality of the image obtained by the image sensor 2 from deteriorating due to fluctuations in the power supply voltage.
  • FIG. 11 is a diagram for explaining a first example of the operation of the pixel access unit 11 of FIG.
  • the pixel array unit 21 is configured by 10 rows of pixels, and the upper 5 rows of pixels constitute the upper pixel region 21N and the lower 5 rows. These pixels constitute the lower pixel region 21S.
  • the pixel in the top row of the five rows of pixels in the upper pixel region 21N is a dummy pixel 81, and the remaining four rows of pixels are normal pixels 41. Yes. Further, of the five rows of pixels in the lower pixel region 21 ⁇ / b> S, the pixel in the bottom row is a dummy pixel 81, and the remaining four rows of pixels are normal pixels 41.
  • the 2nd row of pixels of the 1st row and the 10th row are the dummy pixels 81, and the 8th row of pixels of the 2nd to 9th rows are usually This is a pixel 41.
  • one frame (image) is composed of pixel values obtained from the pixel signals of the normal pixels 41 in the 8th row of the 2nd to 9th rows, that is, the pixel values of 8 lines.
  • FIG. 11 illustrations of portions other than the normal pixel 41 and the dummy pixel 81 and the column processing units 71N and 71S of the pixel access unit 11 are omitted.
  • FIG. 11 shows an example of reading a pixel signal from the pixel 41 when pixel signal processing and output are alternately performed by the column processing units 71N and 71S.
  • pixel signals are read from the normal pixels 41 in the eight rows for each of the normal pixels 41 in the upper pixel region 21 ⁇ / b> N and the normal pixels 41 in the lower pixel region 21 ⁇ / b> S. It is done alternately.
  • pixel signals are read out from the dummy pixels 81 in the first row and the second row of the tenth row, the dummy pixels 81 in the upper pixel region 21N, and the dummy pixels 81 in the lower pixel region 21S. Are alternately performed in units of rows.
  • readout of the pixel signal from the normal pixel 41 is performed in the 9th row, the 2nd row, and the 8th row among the 10 rows of pixels (the normal pixel 41 and the dummy pixel 81) constituting the pixel array unit 21. This is performed in the order (reading order) of the normal pixels 41 in the 3rd, 3rd, 7th, 4th, 6th, and 5th rows.
  • pixel signals are read alternately from the dummy pixels 81 in the first row and the tenth row.
  • the pixel signals are read from the normal pixels 41 in the ninth to sixth rows of the lower pixel region 21S, that is, the reading order of the pixel signals from the normal pixels 41 is the first, third, fifth, and seventh.
  • the pixel signal is read out from the dummy pixel 81 in the upper pixel region 21N.
  • the reading order of the pixel signals from the normal pixels 41 is the second, fourth, sixth, and eighth readings.
  • the pixel signal is read from the dummy pixel 81 in the lower pixel region 21S.
  • the pixel signals read from the normal pixels 41 in the second to fifth rows in the upper pixel region 21N are supplied to the upper column processing unit 71N, and the normal pixels 41 in the sixth to ninth rows in the lower pixel region 21S.
  • the pixel signal read from is supplied to the lower column processing unit 71S.
  • the pixel signal read from the first row of dummy pixels 81 in the upper pixel region 21N is supplied to the upper column processing unit 71N and read from the tenth row of dummy pixels 81 in the lower pixel region 21S.
  • the output pixel signal is supplied to the lower column processing unit 71S.
  • the upper column processing unit 71N processes pixel signals read from the normal pixels 41 in the second to fifth rows, and the lower column processing unit 71S reads out the normal signals 41 in the sixth to ninth rows.
  • the processed pixel signal is processed.
  • the pixel signal read from the dummy pixel 81 in the first row is processed in the upper column processing unit 71N, and the pixel read from the dummy pixel 81 in the tenth row is processed in the lower column processing unit 71S.
  • the signal is processed.
  • the column processing unit 71 ⁇ / b> N processes the pixel signal read out in units of rows from the normal pixels 41 in the upper pixel region 21 ⁇ / b> N, and the column processing unit 71 ⁇ / b> S Processing pixel signals read out in units of rows from the normal pixels 41 in the pixel region 21S on the side is alternately performed.
  • FIG. 12 illustrates the column processing unit 71N in the case where pixel signal readout in units of rows is alternately performed from the pixels 41 of the upper pixel region 21N and the lower pixel region 21S. It is a timing chart explaining operation of 71S.
  • pixel signals are read out from the normal pixels 41 in the ninth row, the second row, the eighth row, the third row, the seventh row, the fourth row, the sixth row, and the fifth row. (In reading order).
  • the pixel signals read from the normal pixels 41 in the second to fifth rows at the timings of the second, fourth, sixth, and eighth reading orders are supplied to the upper column processing unit 71N for processing.
  • the pixel signals read from the normal pixels 41 in the sixth to ninth rows at the first, third, fifth, and seventh reading order timings are supplied to the lower column processing unit 71S for processing.
  • the pixel signals read from the dummy pixels 81 in the 10th row at the timings of the second, fourth, sixth and eighth reading orders are supplied to the lower column processing unit 71S for processing.
  • the pixel signals read from the dummy pixels 81 in the first row at the first, third, fifth, and seventh reading order timings are supplied to the upper column processing unit 71N for processing.
  • the upper column processing unit 71N processes the pixel signals read from the normal pixels 41 in the second to fifth rows, so that the pixel signals are read in the second, fourth, sixth, and eighth timings of reading order. It operates when read from the normal pixels 41 in the second to fifth rows.
  • the upper column processing unit 71N has a pixel signal of 1 at the timing of the first, third, fifth, and seventh reading orders. It also operates when it is read from the dummy pixel 81 in the row (the portion indicated by “operation (dummy)” in FIG. 12).
  • the lower column processing unit 71S processes the pixel signals read from the normal pixels 41 in the 6th to 9th rows, so that the pixel signals are read out in the first, third, fifth and seventh reading order timings. Thus, it operates when it is read from each of the pixels 41 in the ninth to sixth rows.
  • the lower column processing unit 71S has a pixel signal at the timing of the second, fourth, sixth, and eighth reading orders. It also operates when it is read from the dummy pixel 81 in the 10th row (the portion indicated by “Operation (Dummy)” in FIG. 12).
  • one of the column processing units 71N and 71S operates to process the pixel signals for one row read from the normal pixels 41. Meanwhile, the other column processing unit operates to process the pixel signals for one row read from the dummy pixels 81.
  • the column processing units 71N and 71S operate constantly, the column processing units 71N and 71S prevent the fluctuation of the power supply voltage that occurs when the column processing units 71N and 71S change from the stopped state to the operating state, and the image quality is deteriorated due to the fluctuation. Can be prevented.
  • FIG. 13 is a diagram for explaining a second example of the operation of the pixel access unit 11 of FIG.
  • FIG. 13 shows an example of reading a pixel signal from the normal pixel 41 when pixel signal processing and output are alternately performed by the column processing units 71N and 71S.
  • pixel signals are read in units of rows for all the normal pixels 41 in the upper pixel region 21 ⁇ / b> N and for all the normal pixels 41 in the lower pixel region 21 ⁇ / b> S. Are performed alternately.
  • the readout of the pixel signals constituting the frame is performed in the ninth row, the eighth row, the seventh row, the sixth row, and the fifth row among the eight rows of normal pixels 41 constituting the pixel array unit 21.
  • the process is repeated in the order of the normal pixels 41 in the fourth, fourth, third, and second lines.
  • the pixel signal is read from the normal pixel 41 as the first to eighth reading orders in the 9th, 8th, 7th, 6th, 5th, 4th, 3rd, Pixel signals are read from the normal pixels 41 in the second and second rows.
  • Pixels from the normal pixels 41 in the 9th, 8th, 7th, 6th, 5th, 4th, 3rd, and 2nd rows as readouts in the 1st to 8th readout order When the signal reading, that is, the reading of the pixel signal for one frame is completed, the reading of the pixel signal of the next frame is performed.
  • the readout of the pixel signal from the normal pixel 41 in the ninth row is performed again as the readout in the ninth readout order, and the readout of the pixel signal from the regular pixel 41 in the eighth row is performed as the readout in the tenth readout order.
  • the readout is performed again, and thereafter the pixel signal is read out from the normal pixel 41 in the same manner.
  • Pixel signals read from the normal pixels 41 in the second to fifth rows, which are the pixels 41 in the upper pixel region 21N, are supplied to the upper column processing unit 71N and are the normal pixels 41 in the lower pixel region 21S.
  • Pixel signals read from the normal pixels 41 in the sixth to ninth rows are supplied to the lower column processing unit 71S.
  • the upper column processing unit 71N processes pixel signals read from the normal pixels 41 in the second to fifth rows, and the lower column processing unit 71S reads out the normal signals 41 in the sixth to ninth rows.
  • the processed pixel signal is processed.
  • the column processing unit 71S processes the pixel signals read out in units of rows from the normal pixels 41 in the lower pixel region 21S for all the normal pixels 41 in the lower pixel region 21S, and column processing.
  • the unit 71N alternately processes pixel signals read out in units of rows from the normal pixels 41 in the upper pixel region 21N for all the normal pixels 41 in the upper pixel region 21N.
  • the pixel signal is read from the normal pixel 41 in the lower pixel region 21 ⁇ / b> S, that is, the normal pixels 41 in the 1st to 4, 9, 10,...
  • the pixel signal is read from the dummy pixel 81 in the upper pixel region 21N and supplied to the upper column processing unit 71N during the period in which the pixel signal is read from the upper pixel region 21N.
  • the pixel signal is read from the normal pixel 41 in the upper pixel region 21N, that is, the pixels from the normal pixel 41 in the fifth to eighth, 13,... During the period in which the signal is read, the pixel signal is read from the dummy pixel 81 in the lower pixel region 21S and is supplied to the lower column processing unit 71S.
  • reading of pixel signals in units of rows is performed from all the normal pixels 41 in the upper pixel region 21 ⁇ / b> N, and all the normal pixels in the lower pixel region 21 ⁇ / b> S.
  • 41 is a timing chart for explaining the operation of the column processing units 71N and 71S in the case where the process from 41 is performed alternately.
  • pixel signals are read out from the normal pixels 41 in the lower pixel region 21 ⁇ / b> S at the timing of the 1st to 4, 9, 10... It is supplied to the column processing unit 71S for processing.
  • a pixel signal is read from the dummy pixel 81 in the upper pixel region 21N and supplied to the upper column processing unit 71N for processing. Is done.
  • pixel signals are read from the normal pixels 41 in the upper pixel region 21N and supplied to the upper column processing unit 71N. Processed.
  • a pixel signal is read from the dummy pixel 81 in the lower pixel region 21S and supplied to the lower column processing unit 71S for processing. Is done.
  • the upper column processing unit 71N operates to process pixel signals read from the normal pixels 41 in the second to fifth rows at the timing of the fifth to eighth, thirteenth,. .
  • the upper column processing unit 71N operates to process the pixel signals read from the dummy pixels 81 in the first row at the timing of the 1st to 4, 9, 10,. (In FIG. 14, a portion indicated by “operation (dummy)”).
  • the lower column processing unit 71S processes the pixel signals read from the normal pixels 41 in the 6th to 9th rows at the timing of the 1st to 4, 9, 10,. To work.
  • the lower column processing unit 71S operates to process the pixel signal read from the dummy pixel 81 in the 10th row at the timing of the fifth to eighth, thirteenth,.
  • FIG. 14 shows a portion indicated by “operation (dummy)”.
  • one of the column processing units 71N and 71S operates to process pixel signals for one row read from the normal pixels 41. Meanwhile, the other column processing unit operates to process the pixel signals for one row read from the dummy pixels 81.
  • the column processing units 71N and 71S operate constantly, the column processing units 71N and 71S prevent the fluctuation of the power supply voltage that occurs when the column processing units 71N and 71S change from the stopped state to the operating state, and the image quality is deteriorated due to the fluctuation. Can be prevented.
  • the pixel signal is read out from the normal pixels 41 in the bottom row out of the eight normal pixels 41 configuring the pixel array unit 21 toward the upper row.
  • the pixel signal can be read out from the uppermost normal pixel 41 toward the lower row.
  • FIG. 15 is a diagram for explaining a third example of the operation of the pixel access unit 11 of FIG.
  • FIG. 15 shows an example of reading out a pixel signal from the normal pixel 41 when pixel signal processing and output are alternately performed by the column processing units 71N and 71S.
  • pixel signals are read from the normal pixels 41 in the same manner as in FIG. 13, the ninth row, the eighth row, the seventh row, the sixth row, the fifth row, the fourth row, the third row, This is repeated in the order of the normal pixels 41 in the row.
  • the readout of the pixel signal from the normal pixel 41 in the ninth row is performed again as the readout in the ninth readout order, and the readout of the pixel signal from the regular pixel 41 in the eighth row is performed as the readout in the tenth readout order.
  • the readout is performed again, and thereafter the pixel signal is read out from the normal pixel 41 in the same manner.
  • the pixels from the dummy pixel 81 in the upper pixel region 21N are covered over the entire period in which the pixel signal is read from the normal pixel 41 in the lower pixel region 21S. Signals are read out and supplied to the upper column processing unit 71N.
  • the pixel signal from the dummy pixel 81 in the lower pixel region 21S is read over the entire period in which the pixel signal is read from the normal pixel 41 in the upper pixel region 21N. Is read out and supplied to the lower column processing unit 71S.
  • both the column processing units 71N and 71S are always in an operating state.
  • the pixel signal is read from the normal pixel 41 in one of the upper pixel region 21N and the lower pixel region 21S, and the other The pixel signal is read from the dummy pixel 81 only immediately before the pixel signal is read from the normal pixel 41 in the pixel area.
  • reading of pixel signals in units of rows is performed from all the normal pixels 41 in the upper pixel region 21 ⁇ / b> N, and all the normal pixels in the lower pixel region 21 ⁇ / b> S.
  • 41 is a timing chart for explaining the operation of the column processing units 71N and 71S in the case where the process from 41 is performed alternately.
  • the pixel signal is read from the normal pixel 41 in the lower pixel region 21 ⁇ / b> S at the timing of the first to fourth, ninth, tenth,. It is supplied to the column processing unit 71S for processing.
  • the pixel signal is read out from the dummy pixel 81 in the upper pixel region 21N and supplied to the upper column processing unit 71N for processing.
  • the pixel signal is read from the normal pixel 41 in the upper pixel region 21N and supplied to the upper column processing unit 71N. Processed.
  • the pixel signal is read out from the dummy pixel 81 in the lower pixel region 21S and supplied to the lower column processing unit 71S for processing. .
  • the lower column processing unit 71S operates to process pixel signals read from the normal pixels 41 in the lower pixel region 21S. .
  • the lower column processing unit 71S does not operate. To stop.
  • the lower column processing unit 71S also stops at the timing of the sixth and seventh reading orders.
  • the lower column processing unit 71S starts operation to process the pixel signal read from the dummy pixel 81 in the lower pixel region 21S (FIG. 16). In FIG. 5, the portion indicated by “operation (dummy)”.
  • the lower column processing unit 71S operates to process the pixel signal read from the normal pixel 41 in the lower pixel region 21S.
  • the power supply voltage of the lower column processing unit 71S is stable at the timing of the ninth reading order. ing. Therefore, it is possible to prevent the deterioration of the image quality due to the fluctuation of the power supply voltage.
  • the upper column processing unit 71N starts the operation in order to process the pixel signal read from the dummy pixel 81 in the upper pixel region 21N (in FIG. 16, “Operation (dummy)”)
  • the upper column processing unit 71N operates to process the pixel signal read from the normal pixel 41 in the upper pixel region 21N.
  • the power supply voltage of the upper column processing unit 71N is stable at the timing of the fifth reading order. . Therefore, it is possible to prevent the deterioration of the image quality due to the fluctuation of the power supply voltage.
  • the upper column processing unit 71N stops without operating. To do.
  • the upper column processing unit 71N starts reading pixels signals from the normal pixels 41 in the lower pixel region 21S, and then the pixels from all the normal pixels 41 in the lower pixel region 21S.
  • a predetermined time of the first end timing t2 at which the signal reading ends for example, up to the first pre-end timing t1 that is the previous pixel signal processing time for one line (hereinafter also referred to as line processing time)
  • the operation is stopped for a while.
  • the upper column processing unit 71N starts operation from the first pre-end timing t1, and is read from the dummy pixel 81 from the first pre-end timing t1 to the first end timing t2.
  • the processed pixel signal is processed.
  • the upper column processing unit 71N processes the pixel signal read from the normal pixel 41 in the upper pixel region 21N after the first end timing t2.
  • the lower column processing unit 71S starts reading the pixel signal from the normal pixel 41 in the upper pixel region 21N (from timing t2), and then from all the normal pixels 41 in the upper pixel region 21N. The operation is stopped for a predetermined time of the second end timing t4 when the reading of the pixel signal ends, for example, until a second pre-end timing t3 that is one line processing time before.
  • the lower column processing unit 71S starts the operation from the second pre-end timing t3, and reads from the dummy pixel 81 from the second pre-end timing t3 to the second end timing t4.
  • the processed pixel signal is processed.
  • the lower column processing unit 71S processes the pixel signal read from the normal pixel 41 in the lower pixel region 21S after the second end timing t4.
  • the upper column processing unit 71N starts processing the pixel signal read from the dummy pixel 81 from the first pre-end timing t1 that is one line processing time before the first end timing t2. Therefore, the power supply voltage is stabilized by the first end timing t2.
  • the upper column processing unit 71N can process a pixel signal read from the normal pixel 41 in the upper pixel region 21N after the first end timing t2 in a state where the power supply voltage is stable. It is possible to prevent image quality deterioration due to fluctuations in the power supply voltage.
  • the lower column processing unit 71S starts processing the pixel signal read from the dummy pixel 81 from the second pre-end timing t3 that is one line processing time before the second end timing t4. Therefore, the power supply voltage is stabilized by the second end timing t4.
  • the lower column processing unit 71N can process a pixel signal read from the normal pixel 41 in the lower pixel region 21S after the second end timing t4 in a state where the power supply voltage is stable. Therefore, it is possible to prevent image quality deterioration due to fluctuations in the power supply voltage.
  • the upper column processing unit 71N stops operating until the first pre-end timing t1 after the reading of the pixel signal from the normal pixel 41 in the lower pixel region 21S is started.
  • the lower column processing unit 71S stops operating until the second pre-end timing t3 after reading of the pixel signal from the normal pixel 41 in the upper pixel region 21N is started.
  • the interval between the first pre-end timing t1 that is the timing at which the upper column processing unit 71N starts the operation (processing of the pixel signal read from the dummy pixel 81) and the first end timing t2 is 0.
  • a variable time longer than the line processing time can be set.
  • the interval between the first pre-end timing t1 and the first end timing t2 can be set to the minimum necessary time for the power supply voltage to stabilize after the upper column processing unit 71N starts operating, for example. .
  • the interval between the first pre-end timing t1 and the first end timing t2 can be set in consideration of both a viewpoint for stabilizing the power supply voltage and a viewpoint for suppressing an increase in power consumption, for example. it can.
  • FIG. 17 is a diagram illustrating a fourth example of the operation of the pixel access unit 11 of FIG.
  • FIG. 17 shows an example of reading out a pixel signal from the normal pixel 41 when pixel signal processing and output are alternately performed by the column processing units 71N and 71S.
  • the pixel signal is read from the pixel 41, the pixel signal is read from the dummy pixel 81 in the lower pixel region 21S and supplied to the lower column processing unit 71S.
  • pixel signals are read out in the same manner as in FIG. 15 except that pixel signals are not read from the dummy pixels 81 in the lower pixel region 21S.
  • the image sensor 2 can be configured without providing the dummy pixel 81 in the lower pixel region 21S. .
  • FIG. 18 is a timing chart for explaining the operations of the column processing units 71N and 71S when the pixel signals described in FIG. 17 are read.
  • the timing at which the reading of the pixel signal from the normal pixel 41 in the lower pixel area 21S switches to the reading of the pixel signal from the normal pixel 41 in the upper pixel area 21N is the pixel signal of the image of one frame.
  • the intermediate timing of the reading period in this embodiment, it is a reading period for 8 lines and is also referred to as a frame reading period hereinafter).
  • the timing at which the reading of the pixel signal from the normal pixel 41 in the upper pixel area 21N is switched to the reading of the pixel signal from the normal pixel 41 in the lower pixel area 21S is the end of the frame reading period. Is the timing.
  • next frame reading period starts immediately after the end of the frame reading period and a case where the next frame reading period starts after a predetermined period such as several line processing time.
  • the predetermined period is also referred to as a preparation period.
  • the lower column processing unit 71S starts operation after the end of the frame readout period. Then, after the start of the next frame readout period, the pixel signal read from the normal pixel 41 in the lower pixel region 21S can be processed.
  • the lower column processing unit 71S starts operation after the end of the frame readout period, so that the power supply voltage is stabilized during the preparation period.
  • the lower column processing unit 71S processes the pixel signal read from the normal pixel 41 in the lower pixel region 21S in the next frame reading period after the preparation period in a state where the power supply voltage is stable. Therefore, it is possible to prevent deterioration in image quality due to fluctuations in power supply voltage.
  • FIG. 18 is a timing chart showing the operation of the column processing units 71N and 71S when there is a preparation period between the end of the frame readout period and the start of the next frame readout period as described above.
  • the lower column processing unit 71S operates to process the pixel signals read from the normal pixels 41 in the lower pixel region 21S.
  • the lower column processing unit 71S does not operate. To stop.
  • the lower column processing unit 71S also stops at the timing of the sixth to eighth reading orders.
  • the preparation period is a two-line processing time.
  • the preparation period is not limited to the two-line processing time.
  • the lower column processing unit 71S starts operation during the preparation period, but the pixel signal to be processed is not supplied. However, in the preparation period, a pixel signal can be read from the dummy pixel 81 in the lower pixel region 21S, and the pixel signal can be processed by the lower column processing unit 71S.
  • the lower column processing unit 71S processes the pixel signal read from the normal pixel 41 in the lower pixel region 21S.
  • the power supply of the lower column processing unit 71S is used at the timing of the ninth readout order.
  • the voltage is stable. Therefore, it is possible to prevent the deterioration of the image quality due to the fluctuation of the power supply voltage.
  • the upper column processing unit 71N starts an operation in order to process the pixel signal read from the dummy pixel 81 in the upper pixel region 21N (in FIG. 18, “Operation (dummy)”)
  • the upper column processing unit 71N operates to process the pixel signal read from the normal pixel 41 in the upper pixel region 21N.
  • the power supply voltage of the upper column processing unit 71N is stable at the timing of the fifth reading order. . Therefore, it is possible to prevent the deterioration of the image quality due to the fluctuation of the power supply voltage.
  • the upper column processing unit 71N then reads from the dummy pixel 81 in the upper pixel region 21N. The operation is stopped until the timing of the readout order (in this embodiment, the 12th readout order) for processing the output pixel signal.
  • the upper column processing unit 71N receives the first end when performing the upward reading.
  • the operation is started from the first timing t1 before the end of the line processing time of the timing t2, the pixel signal read from the dummy pixel 81 is processed, and the lower column processing unit 71S is started from the preparation period.
  • FIG. 19 is a diagram illustrating a usage example in which the above-described image sensor 2 is used.
  • the image sensor 2 (or the camera unit having the image sensor 2) described above is used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as follows. be able to.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • the grouping of the normal pixels 41 in the pixel array unit 21 is limited to the grouping in which the normal pixels 41 are divided into the normal pixels 41 in the upper pixel region 21N and the normal pixels 41 in the lower pixel region 21S. It is not a thing.
  • the normal pixels 41 of the pixel array unit 21 can be grouped into, for example, odd-numbered normal pixels 41 and even-numbered normal pixels 41.
  • the pixel signal read from the normal pixel 41 in one of the odd and even rows is processed by one of the column processing units 71N and 71S, and the other row is processed.
  • the pixel signal read from the normal pixel 41 can be processed by the other column processing unit.
  • the pixel array unit 21 (the normal pixel 41) can be divided into two or more areas including an upper pixel area 21N and a lower pixel area 21S.
  • a column processing unit can be provided for each of the three or more regions.
  • the present technology performs AD conversion other than column parallel AD conversion, for example, area AD conversion. It can also be applied to an image sensor.
  • a processing unit that performs processing such as AD conversion is provided for each predetermined area, and the processing unit in each area is responsible for AD conversion of pixel signals of normal pixels in the area.
  • the present invention can be applied to an image sensor that performs the above.
  • AD conversion for example, in each area, AD conversion for each pixel can be performed simultaneously for E areas.
  • E areas are grouped into a first group and a second group of E / 2 areas, and each of the first and second groups is divided into E / 2.
  • AD conversion of the predetermined unit can be performed alternately between the first group and the second group.
  • a dummy pixel is provided in each area in addition to the normal pixel, and the processing unit of one of the first and second groups is caused to process a signal read from the normal pixel, while the other
  • the signals read from the dummy pixels can be processed by the processing units of the groups.
  • this technique can take the following structures.
  • a pixel array unit having pixels that output signals serving as pixel values of an image and dummy pixels; And first and second processing units for processing signals read from the pixels, One of the first and second processing units processes a signal read from the pixel, and the other processing unit processes a signal read from the dummy pixel.
  • the first processing unit processes signals read in the predetermined unit from the pixels of the first group;
  • the first processing unit processing signals read in the predetermined unit from the pixels of the first group for all of the pixels of the first group; Alternately, the second processing unit performs processing on the signals read from the second group of pixels in the predetermined unit for all of the pixels of the second group. Perform The image sensor according to ⁇ 2>.
  • the first processing unit includes: The first end before the predetermined end time of the first end timing at which the signal reading from all the pixels of the second group ends after the signal reading from the pixels of the second group starts.
  • the image sensor according to ⁇ 4> wherein signals read from the pixels of the first group are processed after the first end timing.
  • the second processing unit includes: A second end that is a predetermined time before a second end timing at which reading of signals from all of the pixels of the first group ends after reading of signals from the pixels of the first group starts Stop operation until the previous timing, Start the operation from the second pre-end timing and process the signal read from the dummy pixel until the second end timing, The image sensor according to ⁇ 6>, wherein signals read from the pixels of the second group are processed after the second end timing.
  • the pixels of the first and second groups are pixels in the upper half and the lower half of the pixel array unit, respectively.
  • the uppermost row and the lowermost row of the pixel array unit are the dummy pixels,
  • the first processing unit processes a signal read from the dummy pixel in the uppermost row;
  • a pixel array unit having pixels that output signals serving as pixel values of an image and dummy pixels;
  • One of the first and second processing units of an image sensor including a first and a second processing unit that processes a signal read from the pixel is read from the pixel
  • a processing method including processing a signal and the other processing unit processing a signal read from the dummy pixel.
  • An optical system that collects the light;
  • An image sensor that receives light and captures an image,
  • the image sensor is A pixel array unit having pixels that output signals serving as pixel values of an image and dummy pixels;
  • first and second processing units for processing signals read from the pixels, One of the first and second processing units processes a signal read from the pixel, and the other processing unit processes a signal read from the dummy pixel.

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Abstract

本技術は、画質の劣化を防止することができるようにするイメージセンサ、処理方法、及び、電子機器に関する。 画素アレイ部は、画像の画素値となる信号を出力する画素とダミーの画素とを有する。第１及び第２の処理部のうちの一方の処理部が、画素から読み出された信号を処理するとともに、他方の処理部が、ダミーの画素から読み出された信号を処理する。本技術は、例えば、画像を撮影するイメージセンサに適用することができる。

Description

イメージセンサ、処理方法、及び、電子機器
　本技術は、イメージセンサ、処理方法、及び、電子機器に関し、特に、例えば、画像の画質の劣化を防止することができるようにするイメージセンサ、処理方法、及び、電子機器に関する。
　例えば、イメージセンサのVSL(Vertical Signal Line)（垂直信号線）の負荷の低減等のために、行列状に配列された画素を有する画素アレイ部の画素の画素領域を、上下の２つの画素領域に分割し、上側の画素領域と下側の画素領域とのそれぞれに、別個に、VSLを設けたイメージセンサ（以下、分割VSLセンサともいう）が提案されている（例えば、特許文献１を参照）。
　分割VSLセンサでは、上下の画素領域のそれぞれに、画素から読み出された信号を処理して、画素値を出力するカラム処理部が設けられる。これにより、分割VSLセンサでは、上側の画素領域のカラム処理部において、上側の画素領域の画素の信号を処理するとともに、下側の画素領域のカラム処理部において、下側の画素領域の画素の信号を処理することができ、画素値の出力を、高速に行うことができる。
特開2010-098516号公報
　ところで、分割VSLセンサとのインターフェースが、そのインターフェースを構成するプロセッサやメモリの制約により、低速なインターフェースであることがある。この場合、低速なインターフェースでは、上下の画素領域のカラム処理部それぞれが同時に出力する画素値を受信することが困難であることがある。
　そこで、分割VSLセンサでは、画素の信号の処理、及び、画素値の出力を、上下の画素領域のカラム処理部それぞれで、交互に行うことができる。この場合、上下の画素領域のカラム処理部それぞれから、画素値が交互に出力されるので、低速なインターフェースで、分割VSLセンサが出力する画素値を受信することができる。
　上下の画素領域のカラム処理部それぞれで、画素の信号の処理、及び、画素値の出力が、交互に行われる場合、分割VSLセンサでは、上下の画素領域のカラム処理部のうちの一方のカラム処理部が動作するとともに、他方のカラム処理部が停止することと、一方のカラム処理部が停止するとともに、他方のカラム処理部が動作することとが、交互に繰り返される。
　カラム処理部の動作と停止とが交互に繰り返される場合、カラム処理部が動作を開始するときに、いわゆるIRドロップにより、カラム処理部の電源電圧が降下するが、その降下する電源電圧が安定（整定）するまでに、ある程度の整定時間を要する。
　そして、カラム処理部において、動作の開始後、整定時間が経過する前、つまり、電源電圧が安定していないときに、画素の信号の処理が行われることに起因して、分割VSLセンサで得られる画像に、横筋やシェーディング等が発生し、画質が劣化することがある。
　本技術は、このような状況に鑑みてなされたものであり、画像の画質の劣化を防止することができるようにするものである。
　本技術のイメージセンサ、又は、電子機器は、画像の画素値となる信号を出力する画素とダミーの画素とを有する画素アレイ部と、前記画素から読み出された信号を処理する第１及び第２の処理部とを備え、前記第１及び第２の処理部のうちの一方の処理部が、前記画素から読み出された信号を処理するとともに、他方の処理部が、前記ダミーの画素から読み出された信号を処理するイメージセンサ、又は、そのようなイメージセンサを有する電子機器である。
　本技術の処理方法は、画像の画素値となる信号を出力する画素とダミーの画素とを有する画素アレイ部と、前記画素から読み出された信号を処理する第１及び第２の処理部とを備えるイメージセンサの前記第１及び第２の処理部のうちの一方の処理部が、前記画素から読み出された信号を処理するとともに、他方の処理部が、前記ダミーの画素から読み出された信号を処理することを含む処理方法である。
　本技術のイメージセンサ、処理方法、及び、電子機器は、画像の画素値となる信号を出力する画素とダミーの画素とを有する画素アレイ部の前記画素から読み出された信号を処理する第１及び第２の処理部のうちの一方の処理部において、前記画素から読み出された信号が処理されるとともに、他方の処理部において、前記ダミーの画素から読み出された信号が処理される。
　なお、イメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術によれば、画像の画質の劣化を防止することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したカメラユニットの一実施の形態の構成例を示すブロック図である。 イメージセンサ２の構成例を示すブロック図である。 画素アクセス部１１の詳細な構成例を示すブロック図である。 画素４１の構成例を示す回路図である。 画素アクセス部１１の動作の例を説明する図である。 カラム処理部２３Ｎ及び２３Ｓの動作を説明するタイミングチャートである。 カラム処理部２３Ｓが動作を開始するときに生じる、電源電圧の降下を説明するタイミングチャートである。 画素アクセス部１１の動作の他の例を説明する図である。 カラム処理部２３Ｎ及び２３Ｓの動作を説明するタイミングチャートである。 画素アクセス部１１の他の詳細な構成例を示すブロック図である。 画素アクセス部１１の動作の第１の例を説明する図である。 カラム処理部７１Ｎ及び７１Ｓの動作を説明するタイミングチャートである。 画素アクセス部１１の動作の第２の例を説明する図である。 カラム処理部７１Ｎ及び７１Ｓの動作を説明するタイミングチャートである。 画素アクセス部１１の動作の第３の例を説明する図である。 カラム処理部７１Ｎ及び７１Ｓの動作を説明するタイミングチャートである。 画素アクセス部１１の動作の第４の例を説明する図である。 カラム処理部７１Ｎ及び７１Ｓの動作を説明するタイミングチャートである。 イメージセンサ２を使用する使用例を示す図である。
　＜本技術を適用したカメラユニットの一実施の形態＞
　図１は、本技術を適用したカメラユニットの一実施の形態の構成例を示すブロック図である。
　なお、カメラユニットは、静止画、及び、動画のいずれも撮像することができる。
　図１において、カメラユニットは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
　光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
　イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
　メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
　信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
　出力部５は、信号処理部４からの画像データを出力する。
　すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
　また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
　制御部６は、ユーザの操作等に従い、カメラユニットを構成する各ブロックを制御する。
　以上のように構成されるカメラユニットでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
　イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データが、出力部５に供給されて出力される。
　＜イメージセンサ２の構成例＞
　図２は、図１のイメージセンサ２の構成例を示すブロック図である。
　図２において、イメージセンサ２は、画素アクセス部１１、カラムI/F(Interface)部１２、信号処理部１３、及び、タイミング制御部１４を有する。
　画素アクセス部１１は、光電変換を行う画素４１（図３）を内蔵し、その画素４１にアクセスして、画像データとなる画素値を取得して出力する。
　すなわち、画素アクセス部１１は、画素アレイ部２１、行制御部２２、並びに、カラム処理部２３Ｎ及び２３Ｓを有する。
　画素アレイ部２１は、光電変換によって電気信号を出力する複数の画素４１が２次元に規則的に配列されて構成される。
　画素アレイ部２１は、行制御部２２の制御にしたがって、画素アレイ部２１を構成する画素４１から電気信号を読み出し、カラム処理部２３Ｎ及び２３Ｓに供給する。
　行制御部２２は、画素アレイ部２１の画素４１から電気信号の読み出すためのアクセス制御を行う。
　カラム処理部２３Ｎ及び２３Ｓは、画素アレイ部２１の画素４１から読み出されて供給される電気信号（電圧）のAD(Analog to Digital)変換やCDS(Correlated Double Sampling)等の処理を行い、その結果得られるディジタル信号を、画素値として、カラムI/F部１２に供給（出力）する。
　カラムI/F部１２は、図示せぬメモリを内蔵し、画素アクセス部１１（のカラム処理部２３Ｎ及び２３Ｓ）からの画素値を一時記憶することで、その画素値を受け取る。
　信号処理部１３は、カラムI/F部１２（が内蔵するメモリ）に記憶された画素値を用いて、例えば、画素の並べ替えや、画素重心の補正、その他の必要な信号処理を行って、イメージセンサ２の外部（例えば、メモリ３（図１））に出力する。
　タイミング制御部１４は、イメージセンサ２を構成する各ブロックの動作のタイミングを制御するタイミング信号を生成し、必要なブロックに供給する。
　＜画素アクセス部１１の詳細構成例＞
　図３は、図２の画素アクセス部１１の詳細な構成例を示すブロック図である。
　図２で説明したように、画素アクセス部１１は、画素アレイ部２１、行制御部２２、及び、カラム処理部２３Ｎ及び２３Ｓを有する。
　カラム処理部２３Ｎ及び２３Ｓは、それぞれ、画素アレイ部２１の上側及び下側に設けられている。
　画素アレイ部２１は、２個以上の画素４１が２次元に規則的に配列されて構成される。図２では、２個以上の画素４１が行列状に配列されている。
　また、図３では、画素アレイ部２１において、画素４１は、行列状に配列されているが、画素４１の配列は、行列状の配列に限定されるものではない。すなわち、画素４１は、例えば、偶数行の画素４１が、奇数行の画素４１に対して、画素４１どうしの水平方向の間隔の1/2だけずれた位置に配置されるように配列することができる。
　画素アレイ部２１において、２次元に配列された画素４１には、所定の色配列としての、例えば、ベイヤ配列のカラーフィルタ（図示せず）が設けられている。
　ベイヤ配列では、例えば、左上に、G(Green)成分の光を受光するGb画素としての画素４１が、左下に、R(Red)成分の光を受光するR画素としての画素４１が、右上に、B(Blue)成分の光を受光するB画素としての画素４１が、右下に、G成分の光を受光するGr画素としての画素４１が、それぞれ配列された、横×縦が2×2画素を基本単位として、その基本単位が、横及び縦に繰り返し並んでいる。
　また、画素アレイ部２１において、２次元に配列された画素４１は、第１及び第２のグループの画素としての、例えば、上側の画素領域２１Ｎの画素４１と、下側の画素領域２１Ｓの画素４１とにグループ分けされている。
　そして、画素アレイ部２１では、画素４１の各列に対して、VSLが、列方向（上下方向）に配線されている。但し、そのVSLは、上側の画素領域２１ＮのVSL４２Ｎと、下側の画素領域２１ＳのVSL４２Ｓとに分かれており、VSL４２Ｎと４２Ｓとは、（物理的に）接続されていない。
　上側の画素領域２１Ｎの各列のVSL４２Ｎは、そのVSL４２Ｎの左側の列の、上側の画素領域２１Ｎの画素４１と、上側のカラム処理部２３Ｎとに接続されている。
　下側の画素領域２１Ｓの各列のVSL４２Ｓは、そのVSL４２Ｓの左側の列の、下側の画素領域２１Ｓの画素４１と、下側のカラム処理部２３Ｓとに接続されている。
　これにより、上側の画素領域２１Ｎの画素４１から読み出された電気信号である画素信号は、VSL４２Ｎを介して、上側のカラム処理部２３Ｎに供給される。また、下側の画素領域２１Ｓの画素４１から読み出された電気信号である画素信号は、VSL４２Ｓを介して、下側のカラム処理部２３Ｓに供給される。
　以上のように、上側の画素領域２１Ｎの画素４１と接続されている各列のVSL４２Ｎは、カラム処理部２３Ｎに接続され、下側の画素領域２１Ｓの画素４１と接続されている各列のVSL４２Ｓは、カラム処理部２３Ｓに接続されているので、画素アクセス部１１では、例えば、上側の画素領域２１Ｎのある１行の画素４１と、下側の画素領域２１Ｓのある１行の画素４１とから、画素信号を同時に読み出して処理することができる。
　すなわち、上側の画素領域２１Ｎのある１行の画素４１から読み出された画素信号については、VSL４２Ｎを介して、カラム処理部２３Ｎに供給して処理することができる。
　また、下側の画素領域２１Ｓのある１行の画素４１から読み出された画素信号については、VSL４２Ｓを介して、カラム処理部２３Ｓに供給して処理することができる。
　以上のように、画素アクセス部１１では、上側の画素領域２１Ｎの１行の画素４１と、下側の画素領域２１Ｓの１行の画素４１との２行の画素４１から読み出された画素信号を、同時に処理することができる。
　また、画素アレイ部２１では、画素４１の各行に対して、制御信号線４３が、行方向（左右方向）に配線されている。
　各行の制御信号線４３は、その制御信号線４３の下側の行の画素４１と、行制御部２２とに接続されている。
　行制御部２２は、制御信号線４３に制御信号を供給する（流す）ことで、各行の画素４１に対するアクセス制御を行う。
　カラム処理部２３Ｎは、例えば、画素アレイ部２１を構成する画素４１の列数と同一の数のADC(AD Converter)５１Ｎを有する。
　いま、画素４１の列数をXで表すこととすると、X個のADC５１Ｎのうちのx番目(x=1,2,...,X)のADC５１Ｎは、x列目のVSL４２Ｎに接続されており、したがって、x番目のADC５１Ｎには、上側の画素領域２１Ｎのx列目の画素４１から読み出された画素信号が、x列目のVSL４２Ｎを介して供給される。
　x番目のADC５１Ｎは、上側の画素領域２１Ｎのx列目の画素４１から、x列目のVSL４２Ｎを介して供給される画素信号のAD変換及びCDSを行う。
　そして、ADC５１Ｎは、AD変換等の結果得られる画素値としてのディジタルの画素信号を、カラムI/F部１２（図２）に出力する。
　カラム処理部２３Ｓは、カラム処理部２３Ｎと同様に、画素アレイ部２１を構成する画素４１の列数Xと同一の数であるX個のADC５１Ｓを有する。
　X個のADC５１Ｓのうちのx番目のADC５１Ｓは、x列目のVSL４２Ｓに接続されており、したがって、x番目のADC５１Ｓには、下側の画素領域２１Ｓのx列目の画素４１から読み出された画素信号が、x列目のVSL４２Ｓを介して供給される。
　x番目のADC５１Ｓは、ADC５１Ｎと同様に、下側の画素領域２１Ｓのx列目の画素４１から、x列目のVSL４２Ｎを介して供給される画素信号のAD変換等を行う。
　そして、ADC５１Ｓは、AD変換等の結果得られる画素値としてのディジタルの画素信号である画素値を、カラムI/F部１２（図２）に出力する。
　なお、図３では、カラム処理部２３Ｎにおいて、１列の画素４１に対して、１個のADC５１Ｎを設けるようにしたが、複数列の画素４１に対して、１個のADC５１Ｎを設けることができる。但し、この場合、１個のADC５１Ｎにおいて、複数列の画素４１からの画素信号のAD変換を、時分割で行う必要がある。カラム処理部２３ＳのADC５１Ｓについても、同様である。
　＜画素４１の構成例＞
　図４は、画素４１の構成例を示す回路図である。
　図４の画素４１は、画素部６１と読み出し部６２とを有する。
　画素部６１は、PD(Photo diode)６３とFET(Field Effect Transistor)６４とを有し、そこに入射する光を受光して光電変換することにより、その光に対応する電荷を出力する。
　読み出し部６２は、FET６５，FD(Floating Diffusion)６６，FET６７及び６８を有し、画素部６１から、その画素部６１で得られた電荷に対応する画素信号を、VSL４２Ｎ又は４２Ｓ上に読み出す。
　ここで、FET６４，６５，６７、及び、６８は、NMOS(N channel Metal Oxide Semiconductor)で構成される。
　PD６３は、入射光を受光して、その入射光に対応する電荷を蓄積する光電変換を行う。
　PD６３のアノードはグランド(ground)に接続され（接地され）、PD６３のカソードは、FET６４のソースに接続されている。
　FET６４は、PD６３に蓄積された電荷を、PD６３からFD６６に転送するためのトランジスタ(Tr)であり、以下、転送Tr６４ともいう。
　転送Tr６４のソースは、PD６３のカソードに接続され、転送Tr６４のドレインは、FD６６を介して、FET６４のゲートに接続されている。
　また、転送Tr６４のゲートは、制御信号線４３に接続されており、転送Tr６４のゲートには、制御信号線４３を介して、転送パルスTRGが供給される。
　ここで、転送パルスTRGは、行制御部２２（図３）が、制御信号線４３を介して、画素４１を駆動（アクセス制御）するために、制御信号線４３に流す制御信号の１つである。
　行制御部２２（図３）が、制御信号線４３に流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
　FET６５は、FD６６に蓄積された電荷（電圧（電位））をリセットするためのトランジスタであり、以下、リセットTr６５ともいう。
　リセットTr６５のドレインは、電源Vddに接続され、ソースは、FD６６に接続されている。
　また、リセットTr６５のゲートは、制御信号線４３に接続されており、リセットTr６５のゲートには、制御信号線４３を介して、リセットパルスRSTが供給される。
　FD６６は、FET６５のソースとFET６７のゲートとの接続点に形成された領域であり、FD６６では、そこに供給された電荷が、コンデンサの如く、画素信号としての電圧に変換される。
　FET６７は、FD６６の電圧をバッファリング（増幅）するためのトランジスタであり、以下、増幅Tr６７ともいう。
　増幅Tr６７のゲートは、FD６６に接続され、増幅Tr６７のドレインは、電源Vddに接続されている。また、増幅Tr６７のソースは、FET６８のドレインに接続されている。
　FET６８は、VSL４２Ｎ又は４２Ｓへの画素信号（FD６６の電圧）の出力を選択するためのFETであり、以下、選択Tr６８ともいう。
　選択Tr６８のソースは、VSL４２Ｎ又は４２Ｓに接続されている。
　また、選択Tr６８のゲートは、制御信号線４３に接続されており、選択Tr６８のゲートには、制御信号線４３を介して、選択パルスSELが供給される。
　ここで、選択Tr６８のソースに接続されているVSL４２Ｎ及び４２Ｓには、図示せぬ電流源が接続されており、この電流源と、増幅Tr６７とは、選択Tr６８を介して、SF(Source Follower)の回路を構成する。したがって、FD６６は、SFの回路を介して、VSL４２Ｎ又は４２Ｓに接続される。
　なお、画素４１は、選択Tr６８なしで構成することができる。
　さらに、図４では、リセットTr６５のドレインと、増幅Tr６７のドレインとが、同一の電源Vddに接続されているが、リセットTr６５のドレインと、増幅Tr６７のドレインとは、異なる電源に接続することができる。
　また、画素４１の構成としては、画素４１に、例えば、４個や８個等の複数の画素部６１を設け、その複数の画素部６１によって、読み出し部６２を共有する共有画素の構成を採用することができる。
　共有画素では、読み出し部６２に、例えば、２個等の複数のFD６６を設け、２個のFD６６のうちの一方のFD６６を、複数の画素部６１の半分の画素部６１で共有し、他方のFD６６を、残りの半分の画素部６１で共有することができる。
　以上のように構成される画素４１では、PD６３は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷の蓄積を開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr６８はオン状態であることとする。
　行制御部２２は、リセットパルスRSTを、一時的に、Hレベルにし（L(Low)レベルからH(High)レベルにし）、これにより、リセットTr６５を、一時的に、オン状態にする。
　リセットTr６５がオン状態になることにより、FD６６は、リセットTr６５を介して、電源Vddに接続され、FD６６にある電荷は、リセットTr６５を介して、電源Vddに掃き出されてリセットされる。
　FD６６の電荷のリセット後、行制御部２２は、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr６４は、一時的に、オン状態になる。
　転送Tr６４がオン状態になることにより、PD６３に蓄積された電荷は、転送Tr６４を介して、リセット後のFD６６に転送されて蓄積される。
　そして、FD６６に蓄積された電荷に対応する電圧（電位）が、増幅Tr６７及び選択Tr６８を介して、画素信号として、VSL４２Ｎ又は４２Ｓ上に出力される。
　VSL４２Ｎ又は４２Ｓに接続されているADC５１Ｎ又は５１Ｓ（図３）では、画素４１のリセットが行われた直後のVSL４２Ｎ又は４２Ｓ上の画素信号であるリセットレベルがAD変換される。
　さらに、ADC５１Ｎ又は５１Ｓでは、転送Tr６４が一時的にオン状態になった後のVSL４２Ｎ又は４２Ｓ上の画素信号（PD６３に蓄積され、FD６６に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
　そして、ADC５１Ｎ又は５１Ｓでは、リセットレベルのAD変換結果と、信号レベルのAD変換結果との差分を、画素値として求めるCDS(Correlated Double Sampling)が行われ、そのCDSの結果得られる画素信号が、画素値として、カラムI/F部１２（図２）に出力される。
　＜画素アクセス部１１の動作＞
　図５は、図３の画素アクセス部１１の動作の例を説明する図である。
　なお、図５では、説明を簡単にするため、画素アレイ部２１が８行の画素４１で構成され、上側の４行の画素４１が、上側の画素領域２１Ｎを構成するとともに、下側の４行の画素４１が、下側の画素領域２１Ｓを構成することとする。したがって、図５では、１フレームは、８（水平）ラインで構成される。
　また、図５では、画素アクセス部１１の画素４１、並びに、カラム処理部２３Ｎ及び２３Ｓ以外の部分の図示は、省略してある。
　後述する図でも、同様である。
　図３で説明したように、画素アクセス部１１では、カラム処理部２３Ｎ及び２３Ｓにおいて、上側の画素領域２１Ｎの１行の画素４１と、下側の画素領域２１Ｓの１行の画素４１との２行の画素４１から読み出された画素信号を、同時に処理することができる。
　但し、図２のイメージセンサ２とのインターフェースとしての、例えば、メモリ３（図１）が、低速なインターフェースである場合には、そのメモリ３が、カラム処理部２３Ｎ及び２３Ｓで同時に処理されて出力される画素信号を受信することが困難であることがある。
　そこで、図２のイメージセンサ２では、画素信号の処理及び出力を、カラム処理部２３Ｎ及び２３Ｓで、交互に行うことができる。この場合、カラム処理部２３Ｎ及び２３Ｓそれぞれからは、画素信号が交互に出力されるので、低速なインターフェースであるメモリ３において、イメージセンサ２から出力される画素信号を受信することができる。
　図５は、画素信号の処理及び出力を、カラム処理部２３Ｎ及び２３Ｓで、交互に行う場合の、画素４１からの画素信号の読み出しの例を示している。
　図５では、画素アレイ部２１を構成する８行の画素４１からの画素信号の読み出しが、上側の画素領域２１Ｎの画素４１と、下側の画素領域２１Ｓの画素４１とについて、交互に、行単位で行われる。
　すなわち、図５では、フレームを構成する画素信号の読み出しが、画素アレイ部２１を構成する８行の画素４１のうちの、（上から）８行目、１行目、７行目、２行目、６行目、３行目、５行目、４行目の画素４１の読み出し順で行われる。
　上側の画素領域２１Ｎの画素４１である１ないし４行目の画素４１から読み出された画素信号は、上側のカラム処理部２３Ｎに供給され、下側の画素領域２１Ｓの画素４１である５ないし８行目の画素４１から読み出された画素信号は、下側のカラム処理部２３Ｓに供給される。
　上側のカラム処理部２３Ｎでは、１ないし４行目の画素４１から読み出された画素信号が処理され、下側のカラム処理部２３Ｓでは、５ないし８行目の画素４１から読み出された画素信号が処理される。
　したがって、カラム処理部２３Ｎが、上側の画素領域２１Ｎの画素４１から行単位で読み出された画素信号を処理することと、カラム処理部２３Ｓが、下側の画素領域２１Ｓの画素４１から行単位で読み出された画素信号を処理することとが、交互に行われる。
　図６は、図５で説明したように、行単位での画素信号の読み出しが、上側の画素領域２１Ｎと下側の画素領域２１Ｓとの画素４１から交互に行われる場合のカラム処理部２３Ｎ及び２３Ｓの動作を説明するタイミングチャートである。
　なお、図６において、先頭タイミング信号は、１ラインの処理の開始のタイミングを、Lレベルで表す信号である。後述する図でも、同様である。
　図５では、上述したように、画素信号の読み出しが、８行目、１行目、７行目、２行目、６行目、３行目、５行目、４行目の画素４１の読み出し順（順番）で行われる。
　そして、１ないし４行目の画素４１から読み出された画素信号は、上側のカラム処理部２３Ｎに供給されて処理される。また、５ないし８行目の画素４１から読み出された画素信号は、下側のカラム処理部２３Ｓに供給されて処理される。
　したがって、上側のカラム処理部２３Ｎは、１ないし４行目の画素４１から読み出された画素信号を処理するために、画素信号が、２，４，６，８番目の読み出し順のタイミングで、１ないし４行目の画素４１からそれぞれ読み出されるときに動作する。
　また、上側のカラム処理部２３Ｎは、５ないし８行目の画素４１から読み出された画素信号の処理を行わないため、画素信号が、１，３，５，７番目の読み出し順のタイミングで、８ないし５行目の画素４１からそれぞれ読み出されるときには、停止する。
　一方、下側のカラム処理部２３Ｓは、５ないし８行目の画素４１から読み出された画素信号を処理するために、画素信号が、１，３，５，７番目の読み出し順のタイミングで、８ないし５行目の画素４１からそれぞれ読み出されるときには動作する。
　また、下側のカラム処理部２３Ｓは、１ないし４行目の画素４１から読み出された画素信号の処理を行わないため、画素信号が、２，４，６，８番目の読み出し順のタイミングで、１ないし４行目の画素４１からそれぞれ読み出されるときには、停止する。
　以上から、カラム処理部２３Ｎ及び２３Ｓは、一方が動作しているときに、他方は停止する。さらに、カラム処理部２３Ｎ及び２３Ｓは、それぞれ、１ラインの処理ごとに、動作と停止とを繰り返す。
　ところで、カラム処理部２３Ｎ及び２３Ｓが動作を開始するときには、IRドロップにより、カラム処理部２３Ｎ及び２３Ｓの電源電圧が降下する。
　図７は、下側のカラム処理部２３Ｓが動作を開始するときに生じる、電源電圧の降下を説明するタイミングチャートである。
　いま、カラム処理部２３Ｓが停止しており、IRドロップが生じていないときの電源電圧が、VDDであるとする。
　カラム処理部２３Ｓが動作しているときには、IRドロップにより、カラム処理部２３Ｓの電源電圧は、VDDから、IRドロップ分だけ低下した電圧となる。
　カラム処理部２３Ｓが、動作と停止とを交互に繰り返す場合には、カラム処理部２３Ｓが、動作状態から停止状態になったときに、IRドロップがなくなり、カラム処理部２３Ｓの電源電圧は、VDDに回復する。
　カラム処理部２３Ｓが、動作状態から停止状態になった後、カラム処理部２３Ｓの電源電圧が、VDDに整定するまでには、キャパシタンスの影響により、ある程度の整定時間を要する。
　その後、カラム処理部２３Ｓが、停止状態から、再び、動作状態になると、カラム処理部２３Ｓに流れる電流により生じるIRドロップによって、カラム処理部２３Ｓの電源電圧が低下する。
　カラム処理部２３Ｓが動作状態になってから、カラム処理部２３Ｓの電源電圧が整定するまでには、やはり、キャパシタンスの影響により、ある程度の整定時間を要する。
　したがって、カラム処理部２３Ｓが動作状態になってから整定時間を経過するまでは、カラム処理部２３Ｓの電源電圧が変動する。
　カラム処理部２３Ｓの電源電圧の変動は、カラム処理部２３Ｓでの画素信号の処理、すなわち、例えば、画素信号のAD変換等に影響し、AD変換の結果に誤差を生じさせることがある。その結果、イメージセンサ２で得られる画像に、横筋やシェーディング等が発生し、画質が劣化することがある。
　以上の点、カラム処理部２３Ｎについても、同様である。
　図８は、図３の画素アクセス部１１の動作の他の例を説明する図である。
　すなわち、図８は、画素信号の処理及び出力を、カラム処理部２３Ｎ及び２３Ｓで、交互に行う場合の、画素４１からの画素信号の読み出しの他の例を示している。
　図８では、行単位での画素信号の読み出しを、上側の画素領域２１Ｎの画素４１のすべてについて行うことと、下側の画素領域２１Ｓの画素４１のすべてについて行うこととが、交互に行われる。
　すなわち、図８では、フレームを構成する画素信号の読み出しが、画素アレイ部２１を構成する８行の画素４１のうちの、８行目、７行目、６行目、５行目、４行目、３行目、２行目、１行目の画素４１の順番(読み出し順)で行われる。
　上側の画素領域２１Ｎの画素４１である１ないし４行目の画素４１から読み出された画素信号は、上側のカラム処理部２３Ｎに供給され、下側の画素領域２１Ｓの画素４１である５ないし８行目の画素４１から読み出された画素信号は、下側のカラム処理部２３Ｓに供給される。
　上側のカラム処理部２３Ｎでは、１ないし４行目の画素４１から読み出された画素信号が処理され、下側のカラム処理部２３Ｓでは、５ないし８行目の画素４１から読み出された画素信号が処理される。
　したがって、カラム処理部２３Ｓが、下側の画素領域２１Ｓの画素４１から行単位で読み出された画素信号を、下側の画素領域２１Ｓの画素４１すべてについて処理することと、カラム処理部２３Ｎが、上側の画素領域２１Ｎの画素４１から行単位で読み出された画素信号を、上側の画素領域２１Ｎの画素４１すべてについて処理することとが、交互に行われる。
　図９は、図８で説明したように、行単位での画素信号の読み出しが、上側の画素領域２１Ｎのすべての画素４１から行われることと、下側の画素領域２１Ｓのすべての画素４１から行われることとが交互に行われる場合のカラム処理部２３Ｎ及び２３Ｓの動作を説明するタイミングチャートである。
　図８では、上述したように、画素信号の読み出しが、８行目、７行目、６行目、５行目、４行目、３行目、２行目、１行目の画素４１の順番で行われる。
　そして、１ないし４行目の画素４１から読み出された画素信号は、上側のカラム処理部２３Ｎに供給されて処理される。また、５ないし８行目の画素４１から読み出された画素信号は、下側のカラム処理部２３Ｓに供給されて処理される。
　したがって、上側のカラム処理部２３Ｎは、１ないし４行目の画素４１から読み出された画素信号を処理するために、画素信号が、５ないし８番目の読み出し順のタイミングで、４ないし１行目の画素４１からそれぞれ読み出されるときに動作する。
　また、上側のカラム処理部２３Ｎは、５ないし８行目の画素４１から読み出された画素信号の処理を行わないため、画素信号が、１ないし４番目の読み出し順のタイミングで、８ないし５行目の画素４１からそれぞれ読み出されるときには、停止する。
　一方、下側のカラム処理部２３Ｓは、５ないし８行目の画素４１から読み出された画素信号を処理するために、画素信号が、１ないし４番目の読み出し順のタイミングで、８ないし５行目の画素４１からそれぞれ読み出されるときに動作する。
　また、下側のカラム処理部２３Ｓは、１ないし４行目の画素４１から読み出された画素信号の処理を行わないため、フレームについて、画素信号が、５ないし８番目の読み出し順のタイミングで、４ないし１行目の画素４１からそれぞれ読み出されるときには、停止する。
　したがって、図８では、画素信号が、４番目の読み出し順のタイミングで、５行目の画素４１から読み出されるまでは、上側のカラム処理部２３Ｎは、停止状態になっているが、画素信号が、５番目の読み出し順のタイミングで、４行目の画素４１から読み出されるときに、上側のカラム処理部２３Ｎは、停止状態から動作状態になる。
　この、上側のカラム処理部２３Ｎが、停止状態から動作状態になるときも、図７で説明した、カラム処理部２３Ｎの電源電圧の変動が生じ、イメージセンサ２で得られる画像の画質が劣化する。
　すなわち、この場合、イメージセンサ２で得られる画像の、上側の画素領域２１Ｎと下側の画素領域２１Ｓとの境界に対応する部分において、段差や、横筋、シェーディング等の固定パターンのノイズが発生することがある。
　ここで、図８及び図９では、画素アレイ部２１を構成する８行の画素４１のうちの、最下行の８行目の画素４１から上方向の行に向かって、画素信号の読み出しを行うこととしたが、画素信号の読み出しは、その他、例えば、最上行の１行目の画素４１から、下方向の行に向かって行うことができる。
　画素信号の読み出しを、最上行の１行目の画素４１から行う場合には、画素信号が、４番目の読み出し順のタイミングで、４行目の画素４１から読み出されるまでは、下側のカラム処理部２３Ｎは、停止状態になっている。そして、画素信号が、５番目の読み出し順のタイミングで、５行目の画素４１から読み出されるときに、下側のカラム処理部２３Ｓは、停止状態から動作状態になる。
　このとき、図７で説明したように、カラム処理部２３Ｓの電源電圧の変動が生じ、やはり、イメージセンサ２で得られる画像の画質が劣化する。
　＜画素アクセス部１１の詳細構成例＞
　図１０は、図２の画素アクセス部１１の他の詳細な構成例を示すブロック図である。
　なお、図中、図３の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１０の画素アクセス部１１は、画素アレイ部２１、行制御部２２、並びに、カラム処理部７１Ｎ及び７１Ｓを有する。
　したがって、図１０の画素アクセス部１１は、画素アレイ部２１、及び、行制御部２２を有する点で、図３の場合と共通する。
　但し、図１０の画素アクセス部１１は、カラム処理部２３Ｎ及び２３Ｓに代えて、カラム処理部７１Ｎ及び７１Ｓを有する点で、図３の場合と相違する。
　また、図１０の画素アクセス部１１は、画素アレイ部２１が、ダミーの画素８１を有する点で、図３の場合と相違する。
　図１０では、画素アレイ部２１において、画像を構成する画素値となる画素信号を出力する画素（以下、通常画素ともいう）４１の他に、画像を構成する画素値に採用されない画素信号を出力するダミーの画素（以下、ダミー画素ともいう）８１が設けられている。
　図１０では、上側の画素領域２１Ｎのある１行である、例えば、最上行の画素が、ダミー画素８１になっている。さらに、図１０では、下側の画素領域２１Ｓのある１行である、例えば、最下行の画素が、ダミー画素８１になっている。
　ここで、ダミー画素８１としては、通常画素４１と同様（等価）の構成の画素を、物理的に配置することが、イメージセンサ２の動作の安定化に効果的である。
　ダミー画素８１が出力する画素信号は、画像を構成しないので、ダミー画素８１としては、例えば、オプティカルブラックを得るための遮光画素（PD６２（図４）への光の入射が遮断された画素）を採用することができる。
　上側の画素領域２１Ｎに設けられたダミー画素８１は、上側の画素領域２１Ｎの通常画素４１と同様に、VSL４２Ｎに接続されている。
　そして、上側の画素領域２１Ｎに設けられたダミー画素８１からは、通常画素４１と同様に、画素信号が読み出され、VSL４２Ｎを介して、上側のカラム処理部７１Ｎに供給される。
　下側の画素領域２１Ｓに設けられたダミー画素８１は、下側の画素領域２１Ｓの通常画素４１と同様に、VSL４２Ｓに接続されている。
　そして、下側の画素領域２１Ｓに設けられたダミー画素８１からは、通常画素４１と同様に、画素信号が読み出され、VSL４２Ｓを介して、下側のカラム処理部７１Ｓに供給される。
　カラム処理部７１Ｎは、上側の画素領域２１Ｎの通常画素４１から行単位で読み出され、VSL４２Ｎを介して供給される画素信号を、カラム処理部２３Ｎと同様に処理する他、上側の画素領域２１Ｎの１行のダミー画素８１から読み出され、VSL４２Ｎを介して供給される画素信号を処理する。
　カラム処理部７１Ｓは、下側の画素領域２１Ｓの通常画素４１から行単位で読み出され、VSL４２Ｓを介して供給される画素信号を、カラム処理部２３Ｓと同様に処理する他、下側の画素領域２１Ｎの１行のダミー画素８１から読み出され、VSL４２Ｓを介して供給される画素信号を処理する。
　カラム処理部７１Ｎ及び７１Ｓでの、ダミー画素８１の画素信号の処理結果は、イメージセンサ２から出力されない。但し、カラム処理部７１Ｎ及び７１Ｓでの、ダミー画素８１の画素信号の処理結果は、イメージセンサ２から出力することもできる。
　以上のように構成される画素アクセス部１１では、カラム処理部７１Ｎ及び７１Ｓのうちの一方のカラム処理部が、通常画素４１から読み出された画素信号を処理するとともに、他方のカラム処理部が、ダミー画素８１から読み出された画素信号を処理する。
　したがって、他方のカラム処理部は、ダミー画素８１から読み出された画素信号を処理しているので、その後、通常画素４１から読み出された画素信号を処理することになっても、図７で説明したようなIRドロップに起因する電源電圧の変動を防止することができる。その結果、電源電圧が変動することによって、イメージセンサ２で得られる画像の画質が劣化することを防止することができる。
　＜画素アクセス部１１の動作＞
　図１１は、図１０の画素アクセス部１１の動作の第１の例を説明する図である。
　なお、図１１では、説明を簡単にするため、画素アレイ部２１が、１０行の画素で構成され、上側の５行の画素が、上側の画素領域２１Ｎを構成するとともに、下側の５行の画素が、下側の画素領域２１Ｓを構成することとする。
　また、図１１では、上側の画素領域２１Ｎの５行の画素のうちの最上行の１行の画素が、ダミー画素８１になっており、残りの４行の画素が、通常画素４１になっている。さらに、下側の画素領域２１Ｓの５行の画素のうちの最下行の１行の画素が、ダミー画素８１になっており、残りの４行の画素が、通常画素４１になっている。
　すなわち、画素アレイ部２１の１０行の画素のうちの、１行目と１０行目の２行の画素が、ダミー画素８１になっており、２ないし９行目の８行の画素が、通常画素４１になっている。
　そして、図１１において、１フレーム（の画像）は、２ないし９行目の８行の通常画素４１の画素信号から得られる画素値、すなわち、８ラインの画素値で構成される。
　また、図１１では、画素アクセス部１１の通常画素４１及びダミー画素８１、並びに、カラム処理部７１Ｎ及び７１Ｓ以外の部分の図示は、省略してある。
　後述する図でも、同様である。
　図１１は、画素信号の処理及び出力を、カラム処理部７１Ｎ及び７１Ｓで、交互に行う場合の、画素４１からの画素信号の読み出しの例を示している。
　図１１では、図５と同様に、８行の通常画素４１からの画素信号の読み出しが、上側の画素領域２１Ｎの通常画素４１と、下側の画素領域２１Ｓの通常画素４１とについて、行単位で、交互に行われる。
　さらに、図１１では、１行目と１０行目の２行のダミー画素８１からの画素信号の読み出しが、上側の画素領域２１Ｎのダミー画素８１と、下側の画素領域２１Ｓのダミー画素８１とについて、行単位で、交互に行われる。
　すなわち、図１１では、通常画素４１からの画素信号の読み出しが、画素アレイ部２１を構成する１０行の画素（通常画素４１及びダミー画素８１）のうちの、９行目、２行目、８行目、３行目、７行目、４行目、６行目、５行目の通常画素４１の順番（読み出し順）で行われる。
　さらに、図１１では、１行目と１０行目のダミー画素８１からの画素信号の読み出しが、交互に行われる。
　その結果、下側の画素領域２１Ｓの９ないし６行目の通常画素４１から、画素信号が読み出されるとき、すなわち、通常画素４１からの画素信号の読み出し順が、１，３，５，７番目の読み出し順であるとき、上側の画素領域２１Ｎのダミー画素８１から、画素信号が読み出される。
　また、上側の画素領域２１Ｎの２ないし５行目の通常画素４１から、画素信号が読み出されるとき、すなわち、通常画素４１からの画素信号の読み出し順が、２，４，６，８番目の読み出し順であるとき、下側の画素領域２１Ｓのダミー画素８１から、画素信号が読み出される。
　上側の画素領域２１Ｎの２ないし５行目の通常画素４１から読み出された画素信号は、上側のカラム処理部７１Ｎに供給され、下側の画素領域２１Ｓの６ないし９行目の通常画素４１から読み出された画素信号は、下側のカラム処理部７１Ｓに供給される。
　さらに、上側の画素領域２１Ｎの１行目のダミー画素８１から読み出された画素信号は、上側のカラム処理部７１Ｎに供給され、下側の画素領域２１Ｓの１０行目のダミー画素８１から読み出された画素信号は、下側のカラム処理部７１Ｓに供給される。
　上側のカラム処理部７１Ｎでは、２ないし５行目の通常画素４１から読み出された画素信号が処理され、下側のカラム処理部７１Ｓでは、６ないし９行目の通常画素４１から読み出された画素信号が処理される。
　さらに、上側のカラム処理部７１Ｎでは、１行目のダミー画素８１から読み出された画素信号が処理され、下側のカラム処理部７１Ｓでは、１０行目のダミー画素８１から読み出された画素信号が処理される。
　したがって、図１１では、図５と同様に、カラム処理部７１Ｎが、上側の画素領域２１Ｎの通常画素４１から行単位で読み出された画素信号を処理することと、カラム処理部７１Ｓが、下側の画素領域２１Ｓの通常画素４１から行単位で読み出された画素信号を処理することとが、交互に行われる。
　さらに、図１１では、カラム処理部７１Ｎ及び７１Ｓのうちの一方のカラム処理部が、通常画素４１から読み出された画素信号を処理しているときに、他方のカラム処理部が、ダミー画素８１から読み出された画素信号を処理する。
　図１２は、図１１で説明したように、行単位での画素信号の読み出しが、上側の画素領域２１Ｎと下側の画素領域２１Ｓとの画素４１から交互に行われる場合のカラム処理部７１Ｎ及び７１Ｓの動作を説明するタイミングチャートである。
　図１１では、上述したように、画素信号の読み出しが、９行目、２行目、８行目、３行目、７行目、４行目、６行目、５行目の通常画素４１の順番(読み出し順)で行われる。
　そして、２，４，６，８番目の読み出し順のタイミングで、２ないし５行目の通常画素４１から読み出された画素信号は、上側のカラム処理部７１Ｎに供給されて処理される。また、１，３，５，７番目の読み出し順のタイミングで、６ないし９行目の通常画素４１から読み出された画素信号は、下側のカラム処理部７１Ｓに供給されて処理される。
　さらに、図１１では、２，４，６，８番目の読み出し順のタイミングで、１０行目のダミー画素８１から読み出された画素信号は、下側のカラム処理部７１Ｓに供給されて処理される。また、１，３，５，７番目の読み出し順のタイミングで、１行目のダミー画素８１から読み出された画素信号は、上側のカラム処理部７１Ｎに供給されて処理される。
　したがって、上側のカラム処理部７１Ｎは、２ないし５行目の通常画素４１から読み出された画素信号を処理するために、画素信号が、２，４，６，８番目の読み出し順のタイミングで、２ないし５行目の通常画素４１からそれぞれ読み出されるときに動作する。
　さらに、上側のカラム処理部７１Ｎは、１行目のダミー画素８１から読み出された画素信号を処理するために、画素信号が、１，３，５，７番目の読み出し順のタイミングで、１行目のダミー画素８１から読み出されるときも動作する（図１２において、「動作（ダミー）」で示す部分）。
　一方、下側のカラム処理部７１Ｓは、６ないし９行目の通常画素４１から読み出された画素信号を処理するために、画素信号が、１，３，５，７番目の読み出し順のタイミングで、９ないし６行目の画素４１からそれぞれ読み出されるときに動作する。
　さらに、下側のカラム処理部７１Ｓは、１０行目のダミー画素８１から読み出された画素信号を処理するために、画素信号が、２，４，６，８番目の読み出し順のタイミングで、１０行目のダミー画素８１から読み出されるときも動作する（図１２において、「動作（ダミー）」で示す部分）。
　以上のように、図１１及び図１２では、カラム処理部７１Ｎ及び７１Ｓのうちの一方のカラム処理部が、通常画素４１から読み出された１行分の画素信号を処理するために動作している間、他方のカラム処理部は、ダミー画素８１から読み出された１行分の画素信号を処理するために動作している。
　したがって、カラム処理部７１Ｎ及び７１Ｓは、常時、動作するので、カラム処理部７１Ｎや７１Ｓが、停止状態から動作状態になるときに生じる電源電圧の変動を防止し、その変動に起因する画質の劣化を防止することができる。
　図１３は、図１０の画素アクセス部１１の動作の第２の例を説明する図である。
　すなわち、図１３は、画素信号の処理及び出力を、カラム処理部７１Ｎ及び７１Ｓで、交互に行う場合の、通常画素４１からの画素信号の読み出しの例を示している。
　図１３では、図８と同様に、行単位での画素信号の読み出しを、上側の画素領域２１Ｎの通常画素４１のすべてについて行うことと、下側の画素領域２１Ｓの通常画素４１のすべてについて行うこととが、交互に行われる。
　すなわち、図１３では、フレームを構成する画素信号の読み出しが、画素アレイ部２１を構成する８行の通常画素４１のうちの、９行目、８行目、７行目、６行目、５行目、４行目、３行目、２行目の通常画素４１の順番で、繰り返し行われる。
　したがって、通常画素４１からの画素信号の読み出しとしては、１ないし８番目の読み出し順の読み出しとして、９行目、８行目、７行目、６行目、５行目、４行目、３行目、２行目の通常画素４１からの画素信号の読み出しが行われる。
　１ないし８番目の読み出し順の読み出しとしての、９行目、８行目、７行目、６行目、５行目、４行目、３行目、２行目の通常画素４１からの画素信号の読み出し、すなわち、１フレーム分の画素信号の読み出しが終了すると、次のフレームの画素信号の読み出しが行われる。
　すなわち、９番目の読み出し順の読み出しとして、９行目の通常画素４１からの画素信号の読み出しが再度行われ、１０番目の読み出し順の読み出しとして、８行目の通常画素４１からの画素信号の読み出しが再度行われ、以下同様にして、通常画素４１からの画素信号の読み出しが行われる。
　上側の画素領域２１Ｎの画素４１である２ないし５行目の通常画素４１から読み出された画素信号は、上側のカラム処理部７１Ｎに供給され、下側の画素領域２１Ｓの通常画素４１である６ないし９行目の通常画素４１から読み出された画素信号は、下側のカラム処理部７１Ｓに供給される。
　上側のカラム処理部７１Ｎでは、２ないし５行目の通常画素４１から読み出された画素信号が処理され、下側のカラム処理部７１Ｓでは、６ないし９行目の通常画素４１から読み出された画素信号が処理される。
　したがって、カラム処理部７１Ｓが、下側の画素領域２１Ｓの通常画素４１から行単位で読み出された画素信号を、下側の画素領域２１Ｓの通常画素４１のすべてについて処理することと、カラム処理部７１Ｎが、上側の画素領域２１Ｎの通常画素４１から行単位で読み出された画素信号を、上側の画素領域２１Ｎの通常画素４１のすべてについて処理することとが、交互に行われる。
　また、図１３では、下側の画素領域２１Ｓの通常画素４１からの画素信号の読み出しが行われている期間、すなわち、１ないし４，９，１０，・・・番目の読み出し順の通常画素４１からの画素信号の読み出しが行われている期間に、上側の画素領域２１Ｎのダミー画素８１からの画素信号の読み出しが行われ、上側のカラム処理部７１Ｎに供給される。
　さらに、図１３では、上側の画素領域２１Ｎの通常画素４１からの画素信号の読み出しが行われている期間、すなわち、５ないし８，１３，・・・番目の読み出し順の通常画素４１からの画素信号の読み出しが行われている期間に、下側の画素領域２１Ｓのダミー画素８１からの画素信号の読み出しが行われ、下側のカラム処理部７１Ｓに供給される。
　図１４は、図１３で説明したように、行単位での画素信号の読み出しが、上側の画素領域２１Ｎのすべての通常画素４１から行われることと、下側の画素領域２１Ｓのすべての通常画素４１から行われることとが交互に行われる場合のカラム処理部７１Ｎ及び７１Ｓの動作を説明するタイミングチャートである。
　図１３では、上述したように、１ないし４，９，１０，・・・番目の読み出し順のタイミングにおいて、下側の画素領域２１Ｓの通常画素４１から、画素信号が読み出され、下側のカラム処理部７１Ｓに供給されて処理される。
　さらに、１ないし４，９，１０，・・・番目の読み出し順のタイミングでは、上側の画素領域２１Ｎのダミー画素８１から、画素信号が読み出され、上側のカラム処理部７１Ｎに供給されて処理される。
　また、図１３では、５ないし８，１３，・・・番目の読み出し順のタイミングにおいて、上側の画素領域２１Ｎの通常画素４１から、画素信号が読み出され、上側のカラム処理部７１Ｎに供給されて処理される。
　さらに、５ないし８，１３，・・・番目の読み出し順のタイミングでは、下側の画素領域２１Ｓのダミー画素８１から、画素信号が読み出され、下側のカラム処理部７１Ｓに供給されて処理される。
　したがって、上側のカラム処理部７１Ｎは、５ないし８，１３，・・・番目の読み出し順のタイミングにおいて、２ないし５行目の通常画素４１から読み出された画素信号を処理するために動作する。
　また、上側のカラム処理部７１Ｎは、１ないし４，９，１０，・・・番目の読み出し順のタイミングにおいて、１行目のダミー画素８１から読み出された画素信号を処理するために動作する（図１４において、「動作（ダミー）」で示す部分）。
　一方、下側のカラム処理部７１Ｓは、１ないし４，９，１０，・・・番目の読み出し順のタイミングにおいて、６ないし９行目の通常画素４１から読み出された画素信号を処理するために動作する。
　また、下側のカラム処理部７１Ｓは、５ないし８，１３，・・・番目の読み出し順のタイミングにおいて、１０行目のダミー画素８１から読み出された画素信号を処理するために動作する（図１４において、「動作（ダミー）」で示す部分）。
　以上のように、図１３及び図１４では、カラム処理部７１Ｎ及び７１Ｓのうちの一方のカラム処理部が、通常画素４１から読み出された１行分の画素信号を処理するために動作している間、他方のカラム処理部は、ダミー画素８１から読み出された１行分の画素信号を処理するために動作している。
　したがって、カラム処理部７１Ｎ及び７１Ｓは、常時、動作するので、カラム処理部７１Ｎや７１Ｓが、停止状態から動作状態になるときに生じる電源電圧の変動を防止し、その変動に起因する画質の劣化を防止することができる。
　なお、図１３及び図１４では、画素アレイ部２１を構成する８行の通常画素４１のうちの、最下行の通常画素４１から上方向の行に向かって、画素信号の読み出しを行うこととしたが、画素信号の読み出しは、最上行の通常画素４１から、下方向の行に向かって行うことができる。
　後述する図でも、同様である。
　図１５は、図１０の画素アクセス部１１の動作の第３の例を説明する図である。
　すなわち、図１５は、画素信号の処理及び出力を、カラム処理部７１Ｎ及び７１Ｓで、交互に行う場合の、通常画素４１からの画素信号の読み出しの例を示している。
　図１５では、通常画素４１からの画素信号の読み出しは、図１３と同様に、９行目、８行目、７行目、６行目、５行目、４行目、３行目、２行目の通常画素４１の順番で、繰り返し行われる。
　すなわち、図１５では、１ないし８番目の読み出し順の読み出しとして、９行目、８行目、７行目、６行目、５行目、４行目、３行目、２行目の通常画素４１からの画素信号の読み出しが行われる。
　そして、１ないし８番目の読み出し順の読み出しとしての、９行目、８行目、７行目、６行目、５行目、４行目、３行目、２行目の通常画素４１からの画素信号の読み出し、すなわち、１フレーム分の画素信号の読み出しが終了すると、次のフレームの画素信号の読み出しが行われる。
　すなわち、９番目の読み出し順の読み出しとして、９行目の通常画素４１からの画素信号の読み出しが再度行われ、１０番目の読み出し順の読み出しとして、８行目の通常画素４１からの画素信号の読み出しが再度行われ、以下同様にして、通常画素４１からの画素信号の読み出しが行われる。
　ここで、図１３及び図１４では、下側の画素領域２１Ｓの通常画素４１からの画素信号の読み出しが行われている期間の全体に亘って、上側の画素領域２１Ｎのダミー画素８１からの画素信号の読み出しが行われ、上側のカラム処理部７１Ｎに供給される。
　さらに、図１３及び図１４では、上側の画素領域２１Ｎの通常画素４１からの画素信号の読み出しが行われている期間の全体に亘って、下側の画素領域２１Ｓのダミー画素８１からの画素信号の読み出しが行われ、下側のカラム処理部７１Ｓに供給される。
　そのため、図１３及び図１４では、カラム処理部７１Ｎ及び７１Ｓの両方が、常時、動作状態になる。
　カラム処理部７１Ｎ及び７１Ｓの両方が、常時、動作状態である場合には、電源電圧の変動に起因する画質の劣化を防止することができるが、消費電力が大になる。
　そこで、消費電力の増加を抑制するために、図１５では、上側の画素領域２１Ｎ、及び、下側の画素領域２１Ｓのうちの一方の画素領域の通常画素４１からの画素信号の読み出しから、他方の画素領域の通常画素４１からの画素信号の読み出しに切り替わる直前だけ、ダミー画素８１からの画素信号の読み出しが行われる。
　すなわち、図１５では、下側の画素領域２１Ｓの通常画素４１からの画素信号の読み出しが行われる期間が終了する直前の、例えば、４，１２，・・・番目の読み出し順の通常画素４１からの画素信号の読み出しが行われるときに、上側の画素領域２１Ｎのダミー画素８１からの画素信号の読み出しが行われ、上側のカラム処理部７１Ｎに供給される。
　さらに、図１５では、上側の画素領域２１Ｎの通常画素４１からの画素信号の読み出しが行われる期間が終了する直前の、例えば、８，１６，・・・番目の読み出し順の通常画素４１からの画素信号の読み出しが行われるときに、下側の画素領域２１Ｓのダミー画素８１からの画素信号の読み出しが行われ、下側のカラム処理部７１Ｓに供給される。
　図１６は、図１５で説明したように、行単位での画素信号の読み出しが、上側の画素領域２１Ｎのすべての通常画素４１から行われることと、下側の画素領域２１Ｓのすべての通常画素４１から行われることとが交互に行われる場合のカラム処理部７１Ｎ及び７１Ｓの動作を説明するタイミングチャートである。
　図１５では、上述したように、１ないし４，９，１０，・・・番目の読み出し順のタイミングにおいて、下側の画素領域２１Ｓの通常画素４１から、画素信号が読み出され、下側のカラム処理部７１Ｓに供給されて処理される。
　さらに、４，１２，・・・番目の読み出し順のタイミングにおいて、上側の画素領域２１Ｎのダミー画素８１から、画素信号が読み出され、上側のカラム処理部７１Ｎに供給されて処理される。
　また、図１５では、５ないし８，１３，・・・番目の読み出し順のタイミングにおいて、上側の画素領域２１Ｎの通常画素４１から、画素信号が読み出され、上側のカラム処理部７１Ｎに供給されて処理される。
　さらに、８，１６，・・・番目の読み出し順のタイミングにおいて、下側の画素領域２１Ｓのダミー画素８１から、画素信号が読み出され、下側のカラム処理部７１Ｓに供給されて処理される。
　したがって、図１６では、１ないし４番目の読み出し順のタイミングでは、下側のカラム処理部７１Ｓは、下側の画素領域２１Ｓの通常画素４１から読み出された画素信号を処理するために動作する。
　そして、５番目の読み出し順のタイミングでは、下側の画素領域２１Ｓの通常画素４１及びダミー画素８１のいずれからも、画素信号が読み出されないため、下側のカラム処理部７１Ｓは、動作せずに停止する。
　同様に、６及び７番目の読み出し順のタイミングでも、下側のカラム処理部７１Ｓは、停止する。
　そして、８番目の読み出し順のタイミングでは、下側の画素領域２１Ｓのダミー画素８１から読み出された画素信号を処理するために、下側のカラム処理部７１Ｓは、動作を開始する（図１６において、「動作（ダミー）」で示す部分）。
　その後、９番目の読み出し順のタイミングでは、下側のカラム処理部７１Ｓは、下側の画素領域２１Ｓの通常画素４１から読み出された画素信号を処理するために動作する。
　下側のカラム処理部７１Ｓは、８番目の読み出し順のタイミングで、既に動作を開始しているため、９番目の読み出し順のタイミングでは、下側のカラム処理部７１Ｓの電源電圧は、安定している。したがって、電源電圧の変動に起因する画質の劣化を防止することができる。
　また、図１６では、１ないし３番目の読み出し順のタイミングでは、上側の画素領域２１Ｎの通常画素４１及びダミー画素８１のいずれからも、画素信号が読み出されないため、上側のカラム処理部７１Ｎは、動作せずに停止している。
　そして、４番目の読み出し順のタイミングでは、上側の画素領域２１Ｎのダミー画素８１から読み出された画素信号を処理するために、上側のカラム処理部７１Ｎは、動作を開始する（図１６において、「動作（ダミー）」で示す部分）。
　その後の５ないし８番目の読み出し順のタイミングでは、上側のカラム処理部７１Ｎは、上側の画素領域２１Ｎの通常画素４１から読み出された画素信号を処理するために動作する。
　上側のカラム処理部７１Ｎは、４番目の読み出し順のタイミングで、既に動作を開始しているため、５番目の読み出し順のタイミングでは、上側のカラム処理部７１Ｎの電源電圧は、安定している。したがって、電源電圧の変動に起因する画質の劣化を防止することができる。
　その後、９番目の読み出し順のタイミングでは、上側の画素領域２１Ｎの通常画素４１及びダミー画素８１のいずれからも、画素信号が読み出されないため、上側のカラム処理部７１Ｎは、動作せずに停止する。
　以上のように、上側のカラム処理部７１Ｎは、下側の画素領域２１Ｓの通常画素４１からの画素信号の読み出しが開始されてから、下側の画素領域２１Ｓの通常画素４１のすべてからの画素信号の読み出しが終了する第１の終了タイミングt2の所定時間としての、例えば、１ライン分の画素信号の処理時間（以下、ライン処理時間ともいう）だけ前の第１の終了前タイミングt1までの間、動作を停止している。
　そして、上側のカラム処理部７１Ｎは、第１の終了前タイミングt1から、動作を開始し、第１の終了前タイミングt1から、第１の終了タイミングt2までの間、ダミー画素８１から読み出された画素信号を処理する。
　さらに、上側のカラム処理部７１Ｎは、第１の終了タイミングt2の後、上側の画素領域２１Ｎの通常画素４１から読み出された画素信号を処理する。
　一方、下側のカラム処理部７１Ｓは、上側の画素領域２１Ｎの通常画素４１からの画素信号の読み出しが開始されてから(タイミングt2から)、上側の画素領域２１Ｎの通常画素４１のすべてからの画素信号の読み出しが終了する第２の終了タイミングt4の所定時間としての、例えば、１ライン処理時間だけ前の第２の終了前タイミングt3までの間、動作を停止している。
　そして、下側のカラム処理部７１Ｓは、第２の終了前タイミングt3から、動作を開始し、第２の終了前タイミングt3から、第２の終了タイミングt4までの間、ダミー画素８１から読み出された画素信号を処理する。
　さらに、下側のカラム処理部７１Ｓは、第２の終了タイミングt4の後、下側の画素領域２１Ｓの通常画素４１から読み出された画素信号を処理する。
　以上のように、上側のカラム処理部７１Ｎは、第１の終了タイミングt2の１ライン処理時間だけ前の第１の終了前タイミングt1から、ダミー画素８１から読み出された画素信号の処理を開始するので、第１の終了タイミングt2までには、電源電圧が安定する。
　その結果、上側のカラム処理部７１Ｎでは、電源電圧が安定した状態で、第１の終了タイミングt2の後に、上側の画素領域２１Ｎの通常画素４１から読み出される画素信号を処理することができるので、電源電圧の変動に起因する画質の劣化を防止することができる。
　同様に、下側のカラム処理部７１Ｓは、第２の終了タイミングt4の１ライン処理時間だけ前の第２の終了前タイミングt3から、ダミー画素８１から読み出された画素信号の処理を開始するので、第２の終了タイミングt4までには、電源電圧が安定する。
　その結果、下側のカラム処理部７１Ｎでは、電源電圧が安定した状態で、第２の終了タイミングt4の後に、下側の画素領域２１Ｓの通常画素４１から読み出される画素信号を処理することができるので、電源電圧の変動に起因する画質の劣化を防止することができる。
　さらに、上側のカラム処理部７１Ｎは、下側の画素領域２１Ｓの通常画素４１からの画素信号の読み出しが開始されてから、第１の終了前タイミングt1まで、動作を停止している。同様に、下側のカラム処理部７１Ｓは、上側の画素領域２１Ｎの通常画素４１からの画素信号の読み出しが開始されてから、第２の終了前タイミングt3まで、動作を停止している。
　したがって、消費電力の増加を抑制することができる。
　なお、上側のカラム処理部７１Ｎが動作（ダミー画素８１から読み出された画素信号の処理）を開始するタイミングである第１終了前タイミングt1と、第１終了タイミングt2との間隔としては、０ライン処理時間以上の可変の時間（ライン処理時間単位の時間）を設定することができる。
　すなわち、第１終了前タイミングt1と第１終了タイミングt2との間隔は、例えば、上側のカラム処理部７１Ｎが動作を開始してから電源電圧が安定する必要最低限の時間に設定することができる。
　また、第１終了前タイミングt1と第１終了タイミングt2との間隔は、例えば、電源電圧を安定させるための観点と、消費電力の増加を抑制する観点との両方を考慮して設定することができる。
　以上の点、下側のカラム処理部７１Ｓの第２終了前タイミングt3と第２終了タイミングt4との間隔についても、同様である。
　図１７は、図１０の画素アクセス部１１の動作の第４の例を説明する図である。
　すなわち、図１７は、画素信号の処理及び出力を、カラム処理部７１Ｎ及び７１Ｓで、交互に行う場合の、通常画素４１からの画素信号の読み出しの例を示している。
　ここで、上述の図１５では、上側の画素領域２１Ｎの通常画素４１からの画素信号の読み出しが行われる期間が終了する直前の、例えば、８，１６，・・・番目の読み出し順の通常画素４１からの画素信号の読み出しが行われるときに、下側の画素領域２１Ｓのダミー画素８１からの画素信号の読み出しが行われ、下側のカラム処理部７１Ｓに供給される。
　一方、図１７では、上側の画素領域２１Ｎの通常画素４１からの画素信号の読み出しが行われる期間が終了する直前の、８，１６，・・・番目の読み出し順の通常画素４１からの画素信号の読み出しが行われるときに、下側の画素領域２１Ｓのダミー画素８１からの画素信号の読み出しが行われない。
　以上のように、図１７では、下側の画素領域２１Ｓのダミー画素８１からの画素信号の読み出しが行われない点を除き、図１５の場合と同様の画素信号の読み出しが行われる。
　図１７では、下側の画素領域２１Ｓのダミー画素８１からの画素信号の読み出しが行われないので、イメージセンサ２を、下側の画素領域２１Ｓのダミー画素８１を設けずに構成することができる。
　図１８は、図１７で説明した画素信号の読み出しが行われる場合のカラム処理部７１Ｎ及び７１Ｓの動作を説明するタイミングチャートである。
　ここで、図１７及び図１８では、図１５及び図１６と同様に、画素アレイ部２１を構成する８行の通常画素４１のうちの、最下行の通常画素４１から上方向の行に向かって、画素信号の読み出しが行われるが、このような画素信号の読み出しを、上方向読み出しともいう。
　上方向読み出しでは、下側の画素領域２１Ｓの通常画素４１からの画素信号の読み出しから、上側の画素領域２１Ｎの通常画素４１からの画素信号の読み出しに切り替わるタイミングは、１フレームの画像の画素信号の読み出しの期間（本実施の形態では、８ライン分の読み出しの期間であり、以下、フレーム読み出し期間ともいう）の中間のタイミングである。
　さらに、上方向読み出しでは、上側の画素領域２１Ｎの通常画素４１からの画素信号の読み出しから、下側の画素領域２１Ｓの通常画素４１からの画素信号の読み出しに切り替わるタイミングは、フレーム読み出し期間の終了のタイミングである。
　イメージセンサ２の仕様によっては、フレーム読み出し期間の終了後、次のフレーム読み出し期間が、即座に開始する場合と、数ライン処理時間等の所定の期間だけ空けてから開始する場合とがあり、この所定の期間を、準備期間ともいうこととする。
　フレーム読み出し期間の終了後、準備期間だけ間を空けて、次のフレーム読み出し期間が開始する場合、上方向読み出しでは、下側のカラム処理部７１Ｓは、フレーム読み出し期間の終了後から、動作を開始し、次のフレーム読み出し期間の開始後に、下側の画素領域２１Ｓの通常画素４１から読み出された画素信号を処理することができる。
　この場合、下側のカラム処理部７１Ｓは、フレーム読み出し期間の終了後から、動作を開始するので、準備期間の間に、電源電圧が安定する。
　その結果、下側のカラム処理部７１Ｓでは、電源電圧が安定した状態で、準備期間の後の次のフレーム読み出し期間において、下側の画素領域２１Ｓの通常画素４１から読み出される画素信号を処理することができるので、電源電圧の変動に起因する画質の劣化を防止することができる。
　図１８は、以上のように、フレーム読み出し期間の終了から、次のフレーム読み出し期間の開始までの間に、準備期間がある場合の、カラム処理部７１Ｎ及び７１Ｓの動作を表すタイミングチャートである。
　図１８では、１ないし４番目の読み出し順のタイミングでは、下側のカラム処理部７１Ｓは、下側の画素領域２１Ｓの通常画素４１から読み出された画素信号を処理するために動作する。
　そして、５番目の読み出し順のタイミングでは、下側の画素領域２１Ｓの通常画素４１及びダミー画素８１のいずれからも、画素信号が読み出されないため、下側のカラム処理部７１Ｓは、動作せずに停止する。
　同様に、６ないし８番目の読み出し順のタイミングでも、下側のカラム処理部７１Ｓは、停止する。
　そして、８番目の読み出し順のタイミングの後、すなわち、フレーム読み出し期間の終了後の準備期間では、下側のカラム処理部７１Ｓの電源電圧を、次のフレーム読み出し期間の開始までに安定させるために、下側のカラム処理部７１Ｓは、動作を開始する。
　ここで、図１８では、準備期間は、２ライン処理時間になっている。但し、準備期間は、２ライン処理時間に限定されるものではない。
　なお、図１７及び図１８では、下側のカラム処理部７１Ｓは、準備期間に、動作を開始するが、処理の対象となる画素信号は、供給されない。但し、準備期間では、下側の画素領域２１Ｓのダミー画素８１から画素信号を読み出し、その画素信号を、下側のカラム処理部７１Ｓで処理することができる。
　準備期間が終了し、９番目の読み出し順のタイミングになると、下側のカラム処理部７１Ｓは、下側の画素領域２１Ｓの通常画素４１から読み出された画素信号を処理する。
　下側のカラム処理部７１Ｓは、９番目の読み出し順のタイミングの前の準備期間で、既に動作を開始しているため、９番目の読み出し順のタイミングでは、下側のカラム処理部７１Ｓの電源電圧は、安定している。したがって、電源電圧の変動に起因する画質の劣化を防止することができる。
　また、図１８では、１ないし３番目の読み出し順のタイミングでは、上側の画素領域２１Ｎの通常画素４１及びダミー画素８１のいずれからも、画素信号が読み出されないため、上側のカラム処理部７１Ｎは、動作せずに停止している。
　そして、４番目の読み出し順のタイミングでは、上側の画素領域２１Ｎのダミー画素８１から読み出された画素信号を処理するために、上側のカラム処理部７１Ｎは、動作を開始する（図１８において、「動作（ダミー）」で示す部分）。
　その後の５ないし８番目の読み出し順のタイミングでは、上側のカラム処理部７１Ｎは、上側の画素領域２１Ｎの通常画素４１から読み出された画素信号を処理するために動作する。
　上側のカラム処理部７１Ｎは、４番目の読み出し順のタイミングで、既に動作を開始しているため、５番目の読み出し順のタイミングでは、上側のカラム処理部７１Ｎの電源電圧は、安定している。したがって、電源電圧の変動に起因する画質の劣化を防止することができる。
　そして、８番目の読み出し順のタイミングの後、すなわち、フレーム読み出し期間の終了後（準備期間の開始後）、上側のカラム処理部７１Ｎは、次に、上側の画素領域２１Ｎのダミー画素８１から読み出された画素信号を処理する読み出し順（本実施の形態では、１２番目の読み出し順）のタイミングになるまで、動作を停止する。
　以上のように、フレーム読み出し期間の終了後、準備期間だけ間を空けて、次のフレーム読み出し期間が開始する場合において、上方向読み出しを行うときには、上側のカラム処理部７１Ｎに、第１の終了タイミングt2のライン処理時間だけ前の第１の終了前タイミングt1から、動作を開始させ、ダミー画素８１から読み出された画素信号を処理させるとともに、下側のカラム処理部７１Ｓに、準備期間から、動作を開始させることで、画質の劣化を防止するとともに、消費電力の増加を抑制することができる。
　なお、上方向読み出しではなく、画素アレイ部２１を構成する８行の画素４１のうちの、最上行の１行目の画素４１から、下方向の行に向かって、画素信号の読み出しを行うときにも、上方向読み出しを行うときと同様に、画質の劣化を防止するとともに、消費電力の増加を抑制することができる。
　＜イメージセンサの使用例＞
　図１９は、上述のイメージセンサ２を使用する使用例を示す図である。
　上述したイメージセンサ２（あるいは、イメージセンサ２を有するカメラユニット）は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、画素アレイ部２１の通常画素４１のグループ分けは、通常画素４１を、上側の画素領域２１Ｎの通常画素４１と、下側の画素領域２１Ｓの通常画素４１とに分けるグループ分けに限定されるものではない。
　すなわち、画素アレイ部２１の通常画素４１は、例えば、奇数行の通常画素４１と、偶数行の通常画素４１とにグループ分けすることができる。この場合、奇数行と偶数行とのうちの一方の行の通常画素４１から読み出された画素信号は、カラム処理部７１Ｎ及び７１Ｓのうちの一方のカラム処理部で処理し、他方の行の通常画素４１から読み出された画素信号は、他方のカラム処理部で処理することができる。
　また、画素アレイ部２１（の通常画素４１）は、上側の画素領域２１Ｎと下側の画素領域２１Ｓとの２つの領域にグループ分けるする他、３つ以上の領域に分けることができ、この場合、その３つ以上の領域のそれぞれごとに、カラム処理部を設けることができる。
　さらに、本実施の形態では、本技術を、列並列AD変換を行うイメージセンサ２に適用した場合について説明したが、本技術は、列並列AD変換以外のAD変換、例えば、エリアAD変換を行うイメージセンサにも適用することができる。
　すなわち、本技術は、例えば、所定のエリアごとにAD変換等の処理を行う処理部が設けられ、各エリアの処理部がそのエリア内の通常画素の画素信号のAD変換を担当するエリアAD変換を行うイメージセンサ等に適用することができる。
　いま、エリアの総数をEと表すこととすると、エリアAD変換では、例えば、各エリアにおいて、１画素ごとのAD変換を、E個のエリアについて同時に行うことができる。
　また、エリアADCでは、例えば、E個のエリアを、E/2個のエリアずつの第１のグループと第２のグループとにグループ分けし、その第１及び第２のグループそれぞれのE/2個の画素を、所定の単位として、その所定の単位のAD変換を、第１のグループと第２のグループとで、交互に行うことができる。
　この場合、各エリアに、通常画素の他に、ダミー画素を設け、第１及び第２のグループのうちの一方のグループの処理部に、通常画素から読み出された信号を処理させるとともに、他方のグループの処理部に、ダミー画素から読み出された信号を処理させることができる。
　なお、本技術は、以下のような構成をとることができる。
　＜１＞
　画像の画素値となる信号を出力する画素とダミーの画素とを有する画素アレイ部と、
　前記画素から読み出された信号を処理する第１及び第２の処理部と
　を備え、
　前記第１及び第２の処理部のうちの一方の処理部が、前記画素から読み出された信号を処理するとともに、他方の処理部が、前記ダミーの画素から読み出された信号を処理する
　イメージセンサ。
　＜２＞
　前記第１の処理部は、前記画素アレイ部を構成する画素のうちの、第１のグループの画素から、所定の単位で読み出される信号を処理し、
　前記第２の処理部は、前記画素アレイ部を構成する画素のうちの、第２のグループの画素から、前記所定の単位で読み出される信号を処理する
　＜１＞に記載のイメージセンサ。
　＜３＞
　前記第１の処理部が、前記第１のグループの画素から、前記所定の単位で読み出された信号を処理することと、
　前記第２の処理部が、前記第２のグループの画素から、前記所定の単位で読み出された信号を処理することと
　を、交互に行う
　＜２＞に記載のイメージセンサ。
　＜４＞
　前記第１の処理部が、前記第１のグループの画素から、前記所定の単位で読み出された信号を処理することを、前記第１のグループの画素のすべてについて行うことと、
　前記第２の処理部が、前記第２のグループの画素から、前記所定の単位で読み出された信号を処理することを、前記第２のグループの画素のすべてについて行うことと
　を、交互に行う
　＜２＞に記載のイメージセンサ。
　＜５＞
　前記第１の処理部が、前記第１のグループの画素から読み出された信号を処理している期間、前記第２の処理部が、前記ダミーの画素から読み出された信号を処理し、
　前記第２の処理部が、前記第２のグループの画素から読み出された信号を処理している期間、前記第１の処理部が、前記ダミーの画素から読み出された信号を処理する
　＜４＞に記載のイメージセンサ。
　＜６＞
　前記第１の処理部は、
　　前記第２のグループの画素からの信号の読み出しが開始されてから、前記第２のグループの画素のすべてからの信号の読み出しが終了する第１の終了タイミングの所定時間だけ前の第１の終了前タイミングまでの間、動作を停止し、
　　前記第１の終了前タイミングから動作を開始して、前記第１の終了タイミングまでの間、前記ダミーの画素から読み出された信号を処理し、
　　前記第１の終了タイミングの後、前記第１のグループの画素から読み出された信号を処理する
　＜４＞に記載のイメージセンサ。
　＜７＞
　前記第２の処理部は、
　　前記第１のグループの画素からの信号の読み出しが開始されてから、前記第１のグループの画素のすべてからの信号の読み出しが終了する第２の終了タイミングの所定時間だけ前の第２の終了前タイミングまでの間、動作を停止し、
　　前記第２の終了前タイミングから動作を開始して、前記第２の終了タイミングまでの間、前記ダミーの画素から読み出された信号を処理し、
　　前記第２の終了タイミングの後、前記第２のグループの画素から読み出された信号を処理する
　＜６＞に記載のイメージセンサ。
　＜８＞
　前記所定の単位は、１行単位である
　＜２＞ないし＜７＞のいずれかに記載のイメージセンサ。
　＜９＞
　前記第１及び第２のグループの画素は、それぞれ、前記画素アレイ部を構成する上半分及び下半分の行の画素であり、
　前記画素アレイ部の最上行及び最下行が、前記ダミーの画素であり、
　前記第１の処理部が、前記最上行の前記ダミーの画素から読み出された信号を処理し、
　前記第２の処理部が、前記最下行の前記ダミーの画素から読み出された信号を処理する
　＜８＞に記載のイメージセンサ。
　＜１０＞
　画像の画素値となる信号を出力する画素とダミーの画素とを有する画素アレイ部と、
　前記画素から読み出された信号を処理する第１及び第２の処理部と
　を備えるイメージセンサの
　前記第１及び第２の処理部のうちの一方の処理部が、前記画素から読み出された信号を処理するとともに、他方の処理部が、前記ダミーの画素から読み出された信号を処理する
　ことを含む処理方法。
　＜１１＞
　光を集光する光学系と、
　光を受光し、画像を撮影するイメージセンサと
　を備え、
　前記イメージセンサは、
　画像の画素値となる信号を出力する画素とダミーの画素とを有する画素アレイ部と、
　前記画素から読み出された信号を処理する第１及び第２の処理部と
　を備え、
　前記第１及び第２の処理部のうちの一方の処理部が、前記画素から読み出された信号を処理するとともに、他方の処理部が、前記ダミーの画素から読み出された信号を処理する
　電子機器。
　１　光学系，　２　イメージセンサ，　３　メモリ，　４　信号処理部，　５　出力部，　６　制御部，　１１　画素アクセス部，　１２　カラムI/F部，　１３　信号処理部，　１４　タイミング制御部，　２１　画素アレイ部，　２２　行制御部，　２３Ｎ，２３Ｓ　カラム処理部，　４１　通常画素，　４２Ｎ，４２Ｓ　VSL，　４３　制御信号線，　５１Ｎ，５１Ｓ　ADC，　６１　画素部，　６２　読み出し部，　６３　PD，　６４，６５　FET，　６６　FD，　６７，６８　FET，　７１Ｎ，７１Ｓ　カラム処理部，　８１　ダミー画素

Claims (11)

  1. 　画像の画素値となる信号を出力する画素とダミーの画素とを有する画素アレイ部と、
    　前記画素から読み出された信号を処理する第１及び第２の処理部と
    　を備え、
    　前記第１及び第２の処理部のうちの一方の処理部が、前記画素から読み出された信号を処理するとともに、他方の処理部が、前記ダミーの画素から読み出された信号を処理する
    　イメージセンサ。
  2. 　前記第１の処理部は、前記画素アレイ部を構成する画素のうちの、第１のグループの画素から、所定の単位で読み出される信号を処理し、
    　前記第２の処理部は、前記画素アレイ部を構成する画素のうちの、第２のグループの画素から、前記所定の単位で読み出される信号を処理する
    　請求項１に記載のイメージセンサ。
  3. 　前記第１の処理部が、前記第１のグループの画素から、前記所定の単位で読み出された信号を処理することと、
    　前記第２の処理部が、前記第２のグループの画素から、前記所定の単位で読み出された信号を処理することと
    　を、交互に行う
    　請求項２に記載のイメージセンサ。
  4. 　前記第１の処理部が、前記第１のグループの画素から、前記所定の単位で読み出された信号を処理することを、前記第１のグループの画素のすべてについて行うことと、
    　前記第２の処理部が、前記第２のグループの画素から、前記所定の単位で読み出された信号を処理することを、前記第２のグループの画素のすべてについて行うことと
    　を、交互に行う
    　請求項２に記載のイメージセンサ。
  5. 　前記第１の処理部が、前記第１のグループの画素から読み出された信号を処理している期間、前記第２の処理部が、前記ダミーの画素から読み出された信号を処理し、
    　前記第２の処理部が、前記第２のグループの画素から読み出された信号を処理している期間、前記第１の処理部が、前記ダミーの画素から読み出された信号を処理する
    　請求項４に記載のイメージセンサ。
  6. 　前記第１の処理部は、
    　　前記第２のグループの画素からの信号の読み出しが開始されてから、前記第２のグループの画素のすべてからの信号の読み出しが終了する第１の終了タイミングの所定時間だけ前の第１の終了前タイミングまでの間、動作を停止し、
    　　前記第１の終了前タイミングから動作を開始して、前記第１の終了タイミングまでの間、前記ダミーの画素から読み出された信号を処理し、
    　　前記第１の終了タイミングの後、前記第１のグループの画素から読み出された信号を処理する
    　請求項４に記載のイメージセンサ。
  7. 　前記第２の処理部は、
    　　前記第１のグループの画素からの信号の読み出しが開始されてから、前記第１のグループの画素のすべてからの信号の読み出しが終了する第２の終了タイミングの所定時間だけ前の第２の終了前タイミングまでの間、動作を停止し、
    　　前記第２の終了前タイミングから動作を開始して、前記第２の終了タイミングまでの間、前記ダミーの画素から読み出された信号を処理し、
    　　前記第２の終了タイミングの後、前記第２のグループの画素から読み出された信号を処理する
    　請求項６に記載のイメージセンサ。
  8. 　前記所定の単位は、１行単位である
    　請求項２に記載のイメージセンサ。
  9. 　前記第１及び第２のグループの画素は、それぞれ、前記画素アレイ部を構成する上半分及び下半分の行の画素であり、
    　前記画素アレイ部の最上行及び最下行が、前記ダミーの画素であり、
    　前記第１の処理部が、前記最上行の前記ダミーの画素から読み出された信号を処理し、
    　前記第２の処理部が、前記最下行の前記ダミーの画素から読み出された信号を処理する
    　請求項８に記載のイメージセンサ。
  10. 　画像の画素値となる信号を出力する画素とダミーの画素とを有する画素アレイ部と、
    　前記画素から読み出された信号を処理する第１及び第２の処理部と
    　を備えるイメージセンサの
    　前記第１及び第２の処理部のうちの一方の処理部が、前記画素から読み出された信号を処理するとともに、他方の処理部が、前記ダミーの画素から読み出された信号を処理する
    　ことを含む処理方法。
  11. 　光を集光する光学系と、
    　光を受光し、画像を撮影するイメージセンサと
    　を備え、
    　前記イメージセンサは、
    　画像の画素値となる信号を出力する画素とダミーの画素とを有する画素アレイ部と、
    　前記画素から読み出された信号を処理する第１及び第２の処理部と
    　を備え、
    　前記第１及び第２の処理部のうちの一方の処理部が、前記画素から読み出された信号を処理するとともに、他方の処理部が、前記ダミーの画素から読み出された信号を処理する
    　電子機器。
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