WO2016178281A1 - Electric signal transmission apparatus - Google Patents

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Abstract

The present invention addresses the problem of reducing reflection between wires during high-speed operation. Provided is an electric signal transmission apparatus comprising: a first circuit board which includes a first signal transmission path; a second circuit board which is mounted on the first circuit board and which includes a second signal transmission path; and a semiconductor integrated circuit device which is mounted on the second circuit board, to/from which an electric signal having a transmission rate of 14 Gbps or higher is inputted/outputted, and which includes an internal signal path. Here, included are a first connection member which is disposed between the first circuit board and the second circuit board, and which connects the first signal path and the second signal path; and a second connection member which is disposed between the second circuit board and the semiconductor integrated circuit device, and which connects the second signal path and the internal signal path. In this apparatus, when the semiconductor integrated circuit device is in operation, in a frequency band of a signal transmitted through the first and second signal paths, the impedance of the second signal transmission path is lower, by 20% or more, than the impedance of the first signal transmission path, and the impedance of the second signal transmission path matches the impedance of the first or second connection members within a range of ±35%.

Description

電気信号伝送装置Electrical signal transmission device
　本発明は、電気伝送装置に関し、特に、伝送路とその両端に存在する半田ボールやビアなどとの間に発生する、インピーダンス不整合による反射を軽減するための伝送路構成に関するものである。 The present invention relates to an electric transmission apparatus, and more particularly to a transmission path configuration for reducing reflection caused by impedance mismatching that occurs between a transmission path and solder balls or vias existing at both ends of the transmission path.
　近年，ブロードバンド通信技術の普及により，高スループットの高速Ｓｅｒｉａｌ　Ｌｉｎｋへのニーズが様々な分野で高まっている。特に、サーバやルータ等のＩＴ装置内部データバス向けの技術分野では，１０Ｇｂｐｓ級の高速通信装置が普及し始めている。このような高速化に伴い，伝送路のインピーダンス整合による反射の低減の重要度は増してきている。 In recent years, with the spread of broadband communication technology, the need for high-throughput high-speed serial links is increasing in various fields. In particular, in the technical field for internal data buses of IT devices such as servers and routers, high-speed communication devices of 10 Gbps class are beginning to spread. With this increase in speed, the importance of reducing reflection by impedance matching of transmission lines is increasing.
　一般に、伝送路設計では、インピーダンス不整合で発生する反射を防止するために、基板内のすべての経路を差動インピーダンス１００Ωで設計し、差動インピーダンス１００Ωの外部インターフェース（電気ケーブルや測定器）と整合させている。特に線路損失が小さい場合は、減衰量が小さいため反射ノイズが大きく、インピーダンス不整合で発生する反射の影響が大きいので注意が必要である。 In general, in the transmission line design, in order to prevent reflection caused by impedance mismatch, all paths in the board are designed with a differential impedance of 100Ω, and an external interface (electric cable or measuring instrument) with a differential impedance of 100Ω is used. Aligned. In particular, when the line loss is small, the amount of reflection noise is large because the attenuation is small, and the influence of reflection caused by impedance mismatching is large.
　図１１（ａ）に従来のインピーダンス整合の構成図を、図１１（ｂ）にブロック図を示す。伝送路基板1001と半導体パッケージ（ＰＫＧ）1010と半導体集積回路装置1009を、ＢＧＡ（ボールグリッドアレイ：Ball Grid Array）1006と半田ボール1008を介して接続する伝送路構成である。この構成において、従来のような低速動作（＜１０Ｇｂｐｓ）では，半田ボール1008等のインピーダンスＺｃは，ほぼ差動インピーダンス１００Ωに設計され，伝送路基板1001の配線層1002やビア1003,1004で構成される伝送路1005と、ＰＫＧ配線1007のインピーダンス（ＺｌｉｎｅとＺｐｋｇ）も、差動インピーダンス１００Ωで設計されている。これは、入出力1011を介して接続する差動インピーダンス１００Ωの外部インターフェース1012（電気ケーブルや測定器）と整合させるためである。従来のインピーダンスの整合技術については、例えば特許文献１がある。 FIG. 11A shows a configuration diagram of conventional impedance matching, and FIG. 11B shows a block diagram. This is a transmission path configuration in which a transmission path substrate 1001, a semiconductor package (PKG) 1010, and a semiconductor integrated circuit device 1009 are connected via a BGA (ball grid array) 1006 and solder balls 1008. In this configuration, in the conventional low-speed operation (<10 Gbps), the impedance Zc of the solder ball 1008 or the like is designed to have a substantially differential impedance of 100Ω, and is composed of the wiring layer 1002 of the transmission line substrate 1001 and the vias 1003 and 1004. The impedances (Zline and Zpkg) of the transmission line 1005 and the PKG wiring 1007 are also designed with a differential impedance of 100Ω. This is for matching with an external interface 1012 (electric cable or measuring instrument) having a differential impedance of 100Ω connected via the input / output 1011. For example, Patent Literature 1 discloses a conventional impedance matching technique.
特開２０１１－１９２７１５公報JP 2011-192715 A
　発明者らは、装置が扱う信号の高速化に伴い，伝送路のインピーダンス整合が受ける影響を以下のように検討した。 The inventors examined the influence of impedance matching on the transmission line as the signal speed handled by the device increases as follows.
　図１２に、図１１の構成に対応させてＴＤＲ（Time Domain Reflectometry）法を用いて出力したインピーダンス特性のイメージ図を示す。横軸が物理構成の順番通りに現れる各線路の電気長を示し、縦軸がインピーダンスを示している。基板配線ＺｌｉｎｅおよびＰＫＧ配線Ｚｐｋｇが、差動インピーダンス１００Ωに対して、ＢＧＡＺｂｇａと半田ボールＺｃもほぼ差動インピーダンス１００Ωの特性になっている。つまり、インピーダンス不整合で発生する反射を防止し、反射ノイズで発生するジッタ特性劣化を防止している。 FIG. 12 shows an image of the impedance characteristic output using the TDR (Time Domain Reflectometry) method corresponding to the configuration of FIG. The horizontal axis indicates the electrical length of each line appearing in the order of the physical configuration, and the vertical axis indicates the impedance. The board wiring Zline and the PKG wiring Zpkg have a differential impedance of 100Ω, and the BGAZbga and the solder ball Zc also have characteristics of a differential impedance of 100Ω. In other words, reflection caused by impedance mismatching is prevented, and jitter characteristic deterioration caused by reflection noise is prevented.
　一方，特性インピーダンスの高速化と容量に対する影響を、計算｛（Ｒ＋ｊωＬ）／（Ｇ＋ｊωＣ）｝により求めてみた。 On the other hand, the speed of the characteristic impedance and the influence on the capacity were obtained by calculation {(R + jωL) / (G + jωC)}.
　図１３に半田ボールの差動インピーダンスの周波数依存性の計算結果を示す。上記計算式から周波数、抵抗、インダクタンスと容量を、パラメータとして計算した。容量値は、小さい半田ボール（φ０．１ｍｍ）からＢＧＡ（φ０．７ｍｍ）のように大きい半田ボールを想定して、５０ｆＦ、１００ｆＦ、２５０ｆＦの条件で計算した。抵抗値も半田ボールのサイズに応じて２～２０Ωとした。また、インダクタンスは、伝送路モデルのＴＤＲシミュレーションからフィッティングして求め、数１０ｐＨとして計算した。 Fig. 13 shows the calculation results of the frequency dependence of the differential impedance of the solder balls. Frequency, resistance, inductance and capacity were calculated as parameters from the above formula. The capacitance value was calculated under the conditions of 50 fF, 100 fF, and 250 fF assuming a large solder ball such as a small solder ball (φ0.1 mm) to BGA (φ0.7 mm). The resistance value was also set to 2 to 20Ω depending on the size of the solder ball. The inductance was obtained by fitting from a TDR simulation of a transmission line model, and calculated as several tens pH.
　その結果、図１３から分かるように、インピーダンスは、従来の低速動作領域1301では高く、本発明が想定している高速動作領域1302（＞７ＧＨｚ）では，小さくなっている。また、インピーダンス曲線は、速度上昇に伴い、インダクタの影響で一定値に収束する傾向である。更に、インピーダンスは、容量増加に伴い、小さくなる傾向である。つまり，容量が大きい性質を持っている伝送線路内のＢＧＡ、半田ボールとビアは，インピーダンスが小さくなる傾向である。 As a result, as can be seen from FIG. 13, the impedance is high in the conventional low-speed operation region 1301, and is small in the high-speed operation region 1302 (> 7 GHz) assumed by the present invention. The impedance curve tends to converge to a constant value due to the influence of the inductor as the speed increases. Furthermore, the impedance tends to decrease as the capacity increases. That is, the impedance of BGA, solder balls and vias in a transmission line having a large capacity tends to be small.
　図１４に、ＴＤＲ法を用いて出力した高速動作時（＞７ＧＨｚ）のインピーダンス特性イメージ図を示す。基板配線の伝送路インピーダンス（Ｚｌｉｎｅ）とＰＫＧ配線のインピーダンス（Ｚｐｋｇ）が、差動インピーダンス１００Ωに対して、ＢＧＡのインピーダンス（Ｚｂｇａ）と半田ボールのインピーダンス（Ｚｃ）が、共に差動インピーダンス６０Ωまで低下していて、インピーダンス整合できていないのが分かる。 FIG. 14 shows an impedance characteristic image diagram at high speed operation (> 7 GHz) output using the TDR method. The transmission line impedance (Zline) of the substrate wiring and the impedance (Zpkg) of the PKG wiring are reduced to 100Ω differential impedance, and the BGA impedance (Zbga) and the solder ball impedance (Zc) are both reduced to the differential impedance 60Ω. It can be seen that impedance matching is not achieved.
　一般的な伝送設計のように、外部インターフェース（例えば差動インピーダンス１００Ω）にすべての経路のインピーダンスを整合させる場合、容量が大きい特性を持っている半田ボールやビアなどの部品では、伝送速度の増加に伴いインピーダンスが小さくなる傾向がある。そのため、差動インピーダンス１００Ωと整合できなくなる問題が発生する。 When matching the impedance of all paths to an external interface (for example, differential impedance 100Ω) as in a general transmission design, the transmission speed increases for parts such as solder balls and vias that have large capacitance characteristics. As a result, the impedance tends to decrease. Therefore, there arises a problem that the differential impedance cannot be matched with 100Ω.
　また、線路長が長い線路の両端でインピーダンスの不整合がある場合は、線路損失が大きいため、インピーダンス不整合で発生する反射ノイズも減衰する。そのため、多重反射の影響によるジッタ増加は小さい。しかし、線路長が短い線路（例えば伝送時間が２００psec以下）の両端でインピーダンスの不整合がある場合は、線路損失が小さいため、インピーダンス不整合で発生する反射ノイズの減衰が小さい。そのため、多重反射の影響によるジッタ増加が大きい。 Also, if there is an impedance mismatch at both ends of the line with a long line length, the line loss is large, so the reflection noise generated by the impedance mismatch is also attenuated. Therefore, the increase in jitter due to the influence of multiple reflection is small. However, when there is an impedance mismatch at both ends of a line with a short line length (for example, transmission time of 200 psec or less), the line loss is small, so that the attenuation of reflected noise caused by the impedance mismatch is small. Therefore, the jitter increase due to the influence of multiple reflection is large.
　本発明の課題は、周辺に近接したＧＮＤとの間で容量特性を持つ半田ボールやビアなどは、高速動作時のインピーダンスが伝送線路などの特性インピーダンスと異なる点に着目し、高速動作時において、損失が小さい短い線路の両端に半田ボールやビアなどが存在する場合、インピーダンスの不整合により多重反射が発生し、ジッタ特性が劣化することを防止することにある。 The problem of the present invention is that solder balls and vias having capacitance characteristics with GND close to the periphery pay attention to the fact that the impedance at high speed operation is different from the characteristic impedance of the transmission line, etc. When solder balls or vias are present at both ends of a short line with a small loss, it is to prevent multiple reflections due to impedance mismatch and deterioration of jitter characteristics.
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
　本発明の着想の一つは、高速動作時のインピーダンスが小さくなる特性を持つ半田ボールやビアなどの接続部材に、伝送線路のインピーダンスを整合させ，多重反射の影響を小さくすることである。 One of the ideas of the present invention is to match the impedance of the transmission line with a connection member such as a solder ball or a via that has a characteristic of reducing the impedance during high-speed operation, thereby reducing the influence of multiple reflection.
　本発明の一側面は、第１の信号伝送経路を備える第１の基板と、第１の基板に搭載され、第２の信号伝送経路を備える第２の基板と、第２の基板に搭載され、伝送レートが１４Ｇｂｐｓ以上の電気信号が入出力され、内部信号経路を備える半導体集積回路装置とで構成される電気信号伝送装置である。この装置は、第１の基板と第２の基板の間に配置され、第１の信号経路と第２の信号経路を接続する第１の接続部材と、第２の基板と半導体集積回路装置の間に配置され、第２の信号経路と内部信号経路を接続する第２の接続部材とを有する。そして、半導体集積回路装置が動作する際に、第１及び第２の信号経路に伝送される信号の周波数帯域において、第２の信号伝送線路のインピーダンスは、第１の信号伝送線路のインピーダンスより２０％以上低く、第２の信号伝送線路のインピーダンスは、第１または第２の接続部材のインピーダンスに対してプラスマイナス３５％の範囲で一致している。 One aspect of the present invention is mounted on a first substrate including a first signal transmission path, a second substrate mounted on the first substrate and including a second signal transmission path, and the second substrate. This is an electric signal transmission device composed of a semiconductor integrated circuit device having an internal signal path through which an electric signal having a transmission rate of 14 Gbps or more is input / output. The device is disposed between a first substrate and a second substrate, and includes a first connection member that connects the first signal path and the second signal path, a second substrate, and a semiconductor integrated circuit device. And a second connecting member disposed between the second signal path and the internal signal path. When the semiconductor integrated circuit device operates, the impedance of the second signal transmission line is 20 times higher than the impedance of the first signal transmission line in the frequency band of the signal transmitted to the first and second signal paths. The impedance of the second signal transmission line is in the range of plus or minus 35% with respect to the impedance of the first or second connection member.
　上記側面の具体的な適用例を示せば、半導体集積回路装置は情報通信用途の情報処理を行い、第１の基板は伝送路基板を構成し、第２の基板は半導体集積回路装置を格納する半導体パッケージを構成し、第１の接続部材はボールグリッドアレイであり、第２の接続部材は半田ボールであり、伝送される信号の周波数帯域は７ＧＨｚ以上である。 If a specific application example of the above aspect is shown, the semiconductor integrated circuit device performs information processing for information communication, the first substrate constitutes a transmission path substrate, and the second substrate stores the semiconductor integrated circuit device. The semiconductor package is configured, the first connecting member is a ball grid array, the second connecting member is a solder ball, and the frequency band of the transmitted signal is 7 GHz or more.
　本発明の他の具体的な例を示せば、第２の信号伝送線路のインピーダンスは、第１の信号伝送線路のインピーダンスより小さく、第１及び第２の接続部材のインピーダンスより大きい。インピーダンスの調整の具体的手法は、種々の例が考えられる。特に、電気容量の大きさを制御することで、インピーダンスを調整することができる。電気容量を調整するためには、例えば、配線の間隔を調整したり、絶縁体の誘電率を変更したり、グランド配線の形状を変更する。 In another specific example of the present invention, the impedance of the second signal transmission line is smaller than the impedance of the first signal transmission line and larger than the impedances of the first and second connection members. There are various examples of specific methods for adjusting the impedance. In particular, the impedance can be adjusted by controlling the electric capacity. In order to adjust the electric capacity, for example, the interval between the wirings is adjusted, the dielectric constant of the insulator is changed, or the shape of the ground wiring is changed.
　本発明の設計的な数値例を示すと、半導体集積回路装置が動作する際に、第１及び第２の信号経路に伝送される信号の周波数帯域において、第２の信号経路のインピーダンスを７５Ω、第１の信号経路のインピーダンスを１００Ωとする。ただし、製造条件等による特性ばらつきを考慮し、当該数値のプラスマイナス１０％程度の誤差を許容するものとする。 In the design numerical example of the present invention, when the semiconductor integrated circuit device operates, the impedance of the second signal path is 75Ω in the frequency band of the signal transmitted to the first and second signal paths, The impedance of the first signal path is 100Ω. However, in consideration of characteristic variations due to manufacturing conditions and the like, an error of about plus or minus 10% of the numerical value is allowed.
　本発明の他の一側面は、能動もしくは受動素子が形成され、内部信号経路を備える半導体集積回路装置と、第１の信号伝送経路を備える第１の基板と、第２の信号伝送経路を備える第２の基板とを備える電気信号伝送装置である。当該装置は、第１の基板と第２の基板の間に配置され、第１の信号経路と第２の信号経路を接続する第１の接続部材と、第２の基板と半導体集積回路装置の間に配置され、第２の信号経路と内部信号経路を接続する第２の接続部材とを有する。そして、能動もしくは受動素子が動作する際に、第１及び第２の信号経路に伝送される信号の周波数帯域において、第２の信号伝送経路のインピーダンスは、第１の信号伝送経路のインピーダンスと第１または第２の接続部材のインピーダンスの間の値を取る。 Another aspect of the present invention includes a semiconductor integrated circuit device in which active or passive elements are formed and having an internal signal path, a first substrate having a first signal transmission path, and a second signal transmission path. An electrical signal transmission device comprising a second substrate. The device is disposed between the first substrate and the second substrate, and includes a first connection member that connects the first signal path and the second signal path, a second substrate, and a semiconductor integrated circuit device. And a second connecting member disposed between the second signal path and the internal signal path. When the active or passive element operates, the impedance of the second signal transmission path is the same as the impedance of the first signal transmission path in the frequency band of the signal transmitted to the first and second signal paths. It takes a value between the impedances of the first or second connecting member.
　具体的な例を挙げれば、第２の信号伝送経路のインピーダンスは、第１の信号伝送経路のインピーダンスよりも、第１または第２の接続部材のインピーダンスに近い。 As a specific example, the impedance of the second signal transmission path is closer to the impedance of the first or second connecting member than the impedance of the first signal transmission path.
　他の具体的な例を挙げれば、第２の信号伝送線路のインピーダンスは、第１の信号伝送線路のインピーダンスより２０％以上低い。 As another specific example, the impedance of the second signal transmission line is 20% or more lower than the impedance of the first signal transmission line.
　他の具体的な例を挙げれば、第２の信号伝送線路のインピーダンスは、第１または第２の接続部材のインピーダンスに対してプラスマイナス３５％の範囲で一致している。 As another specific example, the impedance of the second signal transmission line is in the range of plus or minus 35% with respect to the impedance of the first or second connecting member.
　本発明のさらに他の一側面は、第１の基板と、第２の基板と、コネクタを備える電気伝送装置である。第１の基板は、第１の信号伝送線路と、第１の信号伝送線路から信号を伝送するための第１の信号端子、を有する。第２の基板は、第２の信号伝送線路と、第２の信号伝送線路から信号を伝送するための第２の信号端子を有する。コネクタは、コネクタ信号伝送線路と、コネクタ信号伝送線路の両端にそれぞれ接続される第１および第２のコネクタ端子、を有する。そして、第１の信号端子と第１のコネクタ端子が接続され、第２の信号端子と第２のコネクタ端子が接続される。この構成において、コネクタ信号伝送線路のインピーダンスは、第１および第２の信号伝送線路のインピーダンスと、第１の信号端子と第１のコネクタ端子の接続部および第２の信号端子と第２のコネクタ端子の接続部のインピーダンスの、中間の値に設定される。 Still another aspect of the present invention is an electrical transmission device including a first substrate, a second substrate, and a connector. The first substrate has a first signal transmission line and a first signal terminal for transmitting a signal from the first signal transmission line. The second substrate has a second signal transmission line and a second signal terminal for transmitting a signal from the second signal transmission line. The connector includes a connector signal transmission line and first and second connector terminals connected to both ends of the connector signal transmission line. The first signal terminal and the first connector terminal are connected, and the second signal terminal and the second connector terminal are connected. In this configuration, the impedance of the connector signal transmission line includes the impedance of the first and second signal transmission lines, the connection portion between the first signal terminal and the first connector terminal, and the second signal terminal and the second connector. Set to an intermediate value of the impedance of the terminal connection.
　接続部は、例えば半田や、ピンとＶＩＡの嵌合構造により構成することができる。ＶＩＡにスタブを付加する等することで、電気容量の大きさを制御することもできる。 The connecting part can be constituted by, for example, solder or a pin / VIA fitting structure. The size of the electric capacity can be controlled by adding a stub to the VIA.
　また、さらに、好ましい具体例では、第２の基板に搭載され、第３の信号伝送経路を備える第３の基板と、第３の基板に搭載され、伝送レートが１４Ｇｂｐｓ以上の電気信号が入出力され、内部信号経路を備える半導体集積回路装置とを備える。この構成では、第２の基板と第３の基板の間に配置され、第２の信号経路と第３の信号経路を接続する第１の接続部材と、第３の基板と半導体集積回路装置の間に配置され、第３の信号経路と前記内部信号経路を接続する第２の接続部材とを有する。そして、半導体集積回路装置が動作する際に、第１及び第２の信号経路に伝送される信号の周波数帯域において、第３の信号伝送線路のインピーダンスは、第２の信号伝送線路のインピーダンスより２０％以上低く、第３の信号伝送線路のインピーダンスは、第１または第２の接続部材のインピーダンスに対してプラスマイナス３５％の範囲で一致している。 Furthermore, in a preferred specific example, a third board mounted on the second board and having a third signal transmission path, and an electric signal mounted on the third board and having a transmission rate of 14 Gbps or more are input / output. And a semiconductor integrated circuit device having an internal signal path. In this configuration, the first connection member disposed between the second substrate and the third substrate and connecting the second signal path and the third signal path, and the third substrate and the semiconductor integrated circuit device And a third signal path and a second connection member connecting the internal signal path. When the semiconductor integrated circuit device operates, the impedance of the third signal transmission line is 20 times higher than the impedance of the second signal transmission line in the frequency band of the signal transmitted to the first and second signal paths. The impedance of the third signal transmission line is in the range of plus or minus 35% with respect to the impedance of the first or second connection member.
　本発明の他の側面は、伝送線路のインピーダンスの整合方法であり、その要旨とするところは、例えば伝送レートが１４Ｇｂｐｓ以上の電気信号が入出力される伝送経路を備える装置同士を電気的に結合する際に、装置同士の接続部分（半田やコネクタなど）のインピーダンスに、装置のインピーダンスを整合させることである。 Another aspect of the present invention is a transmission line impedance matching method, the gist of which is to electrically couple devices having a transmission path through which an electric signal with a transmission rate of 14 Gbps or more is input / output, for example. In this case, the impedance of the device is matched with the impedance of the connection portion (solder, connector, etc.) between the devices.
　本願発明によれば、高速動作時における配線間の反射を低減でき、ジッタ特性を向上させることが出来る。 According to the present invention, reflection between wirings during high-speed operation can be reduced, and jitter characteristics can be improved.
本発明の実施の形態１による伝送路基板を示す上断面構成図およびブロック図である。It is the upper section lineblock diagram and block diagram showing the transmission line substrate by Embodiment 1 of the present invention. 本発明の実施の形態１による伝送路基板を示すＰＫＧ上面の上断面構成図およびブロック図である。It is the upper cross-section block diagram and block diagram of the PKG upper surface which show the transmission line board | substrate by Embodiment 1 of this invention. 本発明の実施の形態１のインピーダンス整合度合いをシミュレーションした結果のグラフ図である。It is a graph of the result of having simulated the impedance matching degree of Embodiment 1 of this invention. 本発明のジッタ低減効果を確認したシミュレーション結果のグラフ図である。It is a graph figure of the simulation result which confirmed the jitter reduction effect of the present invention. 本発明の実施の形態２による伝送路基板を示す上断面構成図およびブロック図である。It is the upper section lineblock diagram and block diagram showing the transmission line substrate by Embodiment 2 of the present invention. 本発明の実施の形態２のインピーダンス整合度合いをシミュレーションした結果のグラフ図である。It is a graph of the result of having simulated the impedance matching degree of Embodiment 2 of this invention. 本発明の実施の形態３による伝送路基板を示す上断面構成図およびブロック図である。It is the upper cross-section block diagram and block diagram which show the transmission line board | substrate by Embodiment 3 of this invention. 本発明の実施の形態３による伝送路基板を示すＰＫＧ上断面構成図およびブロック図である。It is the cross-sectional block diagram on PKG which shows the transmission line board | substrate by Embodiment 3 of this invention, and a block diagram. 本発明の実施の形態４による伝送路基板を示す構成図およびブロック図である。It is the block diagram and the block diagram which show the transmission line board | substrate by Embodiment 4 of this invention. 本発明の実施の形態５による伝送路基板を示す構成図およびブロック図である。It is the block diagram which shows the transmission line board | substrate by Embodiment 5 of this invention. 従来の伝送路基板を示す構成およびブロックイメージ図である。It is the structure and block image figure which show the conventional transmission line board | substrate. 従来の伝送路基板のＴＤＲ特性イメージのグラフ図である。It is a graph figure of the TDR characteristic image of the conventional transmission line board | substrate. 半田ボールのインピーダンスの周波数特性計算結果のグラフ図である。It is a graph of the frequency characteristic calculation result of the impedance of a solder ball. 高速動作時の従来のインピーダンス特性イメージのグラフ図である。It is a graph figure of the conventional impedance characteristic image at the time of high speed operation.
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted. The present invention is not construed as being limited to the description of the embodiments below. Those skilled in the art will readily understand that the specific configuration can be changed without departing from the spirit or the spirit of the present invention.
　本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。 In this specification and the like, notations such as “first”, “second”, and “third” are attached to identify the constituent elements, and do not necessarily limit the number or order. In addition, a number for identifying a component is used for each context, and a number used in one context does not necessarily indicate the same configuration in another context. Further, it does not preclude that a component identified by a certain number also functions as a component identified by another number.
　図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。 The position, size, shape, range, etc. of each component shown in the drawings and the like may not represent the actual position, size, shape, range, etc. in order to facilitate understanding of the invention. For this reason, the present invention is not necessarily limited to the position, size, shape, range, and the like disclosed in the drawings and the like.
　本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。 In this specification, a component expressed in the singular shall include the plural unless specifically indicated otherwise.
　図１は、本発明の実施例１による電気伝送装置の構成を示す図である。本実施例では、各伝送路は７ＧＨｚ以上の高速動作を想定している。用途としては、例えば、通信装置や情報処理装置である。 FIG. 1 is a diagram illustrating a configuration of an electric transmission apparatus according to a first embodiment of the present invention. In this embodiment, each transmission path is assumed to operate at a high speed of 7 GHz or higher. Applications include, for example, communication devices and information processing devices.
　図１（ａ）が装置構成の透過上面図、（ｂ）が装置構成の断面図（Ａ－Ｂ断面）、（ｃ）が回路ブロック図である。電気伝送装置は、下から、伝送路基板101、半導体パッケージ（ＰＫＧ）160、および半導体集積回路装置111が、ＢＧＡ105と半田ボール110を介して接続される構成である。半導体集積回路装置111は半導体集積回路技術により、種々の能動または受動素子が形成されている。半導体ＰＫＧ160は、半導体集積回路装置111と伝送路基板101との間の信号を伝達する、信号伝送線路として機能する。半導体ＰＫＧ160は、通常、半導体集積回路装置111と伝送路基板101に形成される端子相互の精度差を吸収したり、半導体集積回路装置111を保護したりするため等に用いられる。半導体ＰＫＧ160は、その内部に半導体集積回路装置を搭載するように構成されており、図１（ｂ）ではその一部の断面のみを示している。 1A is a transparent top view of the device configuration, FIG. 1B is a cross-sectional view (AB cross section) of the device configuration, and FIG. 1C is a circuit block diagram. The electrical transmission device has a configuration in which a transmission path substrate 101, a semiconductor package (PKG) 160, and a semiconductor integrated circuit device 111 are connected via a BGA 105 and solder balls 110 from below. In the semiconductor integrated circuit device 111, various active or passive elements are formed by semiconductor integrated circuit technology. The semiconductor PKG 160 functions as a signal transmission line that transmits a signal between the semiconductor integrated circuit device 111 and the transmission path substrate 101. The semiconductor PKG 160 is normally used for absorbing a difference in accuracy between terminals formed on the semiconductor integrated circuit device 111 and the transmission path substrate 101, protecting the semiconductor integrated circuit device 111, and the like. The semiconductor PKG 160 is configured to have a semiconductor integrated circuit device mounted therein, and FIG. 1B shows only a partial cross section thereof.
　図１（ｂ）に示すように、伝送路基板101に形成された第１の信号伝送線路102と第１のＶＩＡ103を介して、ＢＧＡ105が接続している。そのＢＧＡ105と半導体ＰＫＧ106に形成された第２の信号伝送線路107とが、第２のＶＩＡ108を介して接続している。さらに、第３のＶＩＡ109を介して、第２の信号伝送線路107と半田ボール110とが接続している。最後に、半田ボール110と半導体集積回路装置111とが接続する構成である。 As shown in FIG. 1B, a BGA 105 is connected via a first signal transmission line 102 formed on a transmission line substrate 101 and a first VIA 103. The BGA 105 and the second signal transmission line 107 formed in the semiconductor PKG 106 are connected via the second VIA 108. Further, the second signal transmission line 107 and the solder ball 110 are connected via the third VIA 109. Finally, the solder ball 110 and the semiconductor integrated circuit device 111 are connected.
　また、図１（ａ）（ｂ）に示すように、伝送路基板101の第１の信号線伝送線路102、および、半導体ＰＫＧ160第２の信号伝送線路107は、其々が１対の差動線路の構成となっている。第１の信号線伝送線路102は、上下を第１のＧＮＤベタ層（GROUND PLANE）112で挟まれている。第２の信号線伝送線路107は、上下を第２のＧＮＤベタ層（GROUND PLANE）113で挟まれている。 Also, as shown in FIGS. 1A and 1B, the first signal line transmission line 102 of the transmission line substrate 101 and the second signal transmission line 107 of the semiconductor PKG 160 are each a pair of differentials. It has a track structure. The first signal line transmission line 102 is sandwiched between first GND solid layers (GROUND PLANE) 112 at the top and bottom. The second signal line transmission line 107 is sandwiched between the upper and lower GND solid layers (GROUND PLANE) 113.
　差動線路の其々に対応する一対の信号ＢＧＡ105は、周辺に配置されたＧＮＤ電位となっている複数のＧＮＤ－ＢＧＡ114に囲まれる。そのＧＮＤ－ＢＧＡ114間には容量成分が形成されている。更に、信号ＢＧＡ105と、伝送路基板101の第１のＧＮＤベタ層（GROUND PLANE）112、および、半導体ＰＫＧ160の第２のＧＮＤベタ層（GROUND PLANE）113との間には容量成分が形成される。差動線路の其々に対応する一対の信号半田ボール110は、周辺に配置されたＧＮＤ電位となっている複数のＧＮＤ－半田ボール115に囲まれている。そのＧＮＤ－半田ボール115間には容量成分が形成されている。更に、信号半田ボール110と第２のＧＮＤベタ層（GROUND PLANE）113との間には容量成分が形成される。 A pair of signals BGA 105 corresponding to each of the differential lines are surrounded by a plurality of GND-BGAs 114 having a GND potential arranged in the periphery. A capacitive component is formed between the GND and the BGA 114. Further, a capacitive component is formed between the signal BGA 105 and the first GND solid layer (GROUND PLANE) 112 of the transmission path substrate 101 and the second GND solid layer (GROUND PLANE) 113 of the semiconductor PKG160. . A pair of signal solder balls 110 corresponding to each of the differential lines are surrounded by a plurality of GND-solder balls 115 having a GND potential arranged around the periphery. A capacitive component is formed between the GND and the solder ball 115. Further, a capacitive component is formed between the signal solder ball 110 and the second GND solid layer (GROUND PLANE) 113.
　図２は本発明の実施例１による電気伝送装置の構成を他の観点から示す図である。図２（ａ）が装置構成の透過上面図、（ｂ）が装置構成の透過側面図、（ｃ）が回路ブロック図である。図２（ａ）に、半導体ＰＫＧ160が有するＧＮＤベタ層（GROUND PLANE）113が存在する部分を、斜線を施して示した。図２（ａ）で示すように、ＧＮＤベタ層（GROUND PLANE）113が信号ＢＧＡ105と重なる部分は、楕円形状にくりぬかれており、余分な容量が付加されないようにしている。 FIG. 2 is a diagram showing the configuration of the electric transmission apparatus according to the first embodiment of the present invention from another viewpoint. 2A is a transparent top view of the device configuration, FIG. 2B is a transparent side view of the device configuration, and FIG. 2C is a circuit block diagram. In FIG. 2A, a portion where the GND solid layer (GROUND PLANE) 113 included in the semiconductor PKG 160 exists is shown by hatching. As shown in FIG. 2A, the portion where the GND solid layer (GROUND PLANE) 113 overlaps the signal BGA 105 is hollowed out in an elliptical shape so that no extra capacity is added.
　基板101に形成されている第１の信号伝送線路102は、長さ１００ｍｍ程度の差動線路であり、差動インピーダンス１００Ωに整合するために、比誘電率εｒ＝３．６、配線幅＝０．０９ｍｍ、配線スペース＝０．１ｍｍ、配線厚さ＝０．０１３ｍｍで構成している。半導体ＰＫＧ106に形成されている第２の信号伝送線路107は、配線長３～７ｍｍの差動配線であり、差動インピーダンスを７５Ωにするために、比誘電率εｒ＝３～５、配線幅＝０．０３５ｍｍ、配線スペース＝０．５５ｍｍ、配線厚さ＝０．０１５ｍｍで構成している。差動インイーダンス１００Ωの配線仕様を参考に示すと、配線幅＝０．０２３ｍｍ、配線スペース＝０．７０ｍｍ、配線厚さ＝０．０１５ｍｍで構成している。つまり、配線インピーダンスを低くするためには、配線幅を広げることで対応することができる。 The first signal transmission line 102 formed on the substrate 101 is a differential line having a length of about 100 mm. In order to match the differential impedance of 100Ω, the relative dielectric constant εr = 3.6, and the wiring width = 0. .09 mm, wiring space = 0.1 mm, and wiring thickness = 0.013 mm. The second signal transmission line 107 formed in the semiconductor PKG 106 is a differential wiring having a wiring length of 3 to 7 mm. In order to set the differential impedance to 75Ω, the relative dielectric constant εr = 3 to 5, the wiring width = The configuration is 0.035 mm, wiring space = 0.55 mm, and wiring thickness = 0.015 mm. When the wiring specification of differential impedance of 100Ω is shown for reference, the wiring width is 0.023 mm, the wiring space is 0.70 mm, and the wiring thickness is 0.015 mm. That is, to reduce the wiring impedance, it is possible to cope with it by widening the wiring width.
　直径がφ０．６ｍｍ程度のＢＧＡ105は、１ｍｍピッチで配置されており、ＢＧＡサイズとＧＮＤ116との間隔の関係から２００～２５０ｆＦの容量と見積もられる。直径がφ０．1ｍｍ程度の半田ボール110は、０．２ｍｍピッチで配置されており、半田ボールサイズとＧＮＤ115との間隔の関係から５０～１００ｆＦの容量と見積もられる。図１３で説明したように、動作周波数が高くなるとインピーダンスは、低下する傾向である。また、容量値にも依存し変動する。図１３からＢＧＡ105や半田ボール110の差動インピーダンスを見積もると、１４ＧＨｚ動作と容量値５０～２５０ｆＦから５０～７０Ωと見積もれる。 The BGA105 with a diameter of about φ0.6 mm is arranged at a pitch of 1 mm, and the capacity is estimated to be 200 to 250 fF from the relationship between the BGA size and the GND 116. The solder balls 110 having a diameter of about 0.1 mm are arranged at a pitch of 0.2 mm, and the capacity is estimated to be 50 to 100 fF from the relationship between the solder ball size and the GND 115. As described with reference to FIG. 13, the impedance tends to decrease as the operating frequency increases. It also varies depending on the capacitance value. When the differential impedance of the BGA 105 and the solder ball 110 is estimated from FIG. 13, it can be estimated from 14 GHz operation and a capacitance value of 50 to 250 fF to 50 to 70Ω.
　また、半導体集積回路111の受端構成は、受端抵抗119を差動インピーダンス１００Ωとし、内部回路120の静電破壊を防止するために、静電保護容量２５０ｆＦ程度が付加されている。 Further, the receiving end configuration of the semiconductor integrated circuit 111 is such that the receiving end resistor 119 has a differential impedance of 100Ω, and an electrostatic protection capacitance of about 250 fF is added to prevent electrostatic breakdown of the internal circuit 120.
　図１（ｃ）のブロック図に示すように、第２の信号伝送線路107のインピーダンスＺｐｋｇをＢＧＡ105や半田ボール110のインピーダンスＺｂｇａ、Ｚｃに近い値に設定する構成とした。具体的には、反射の影響が大きい短い配線のＰＫＧ配線の多重反射の影響を抑えるために、ＢＧＡ105と半田ボール110のインピーダンスＺｂｇａ、Ｚｃを５０～７０Ωに対して第２の信号伝送線路107のインピーダンスＺｐｋｇを６０～８０Ωに設定する構成とした。 As shown in the block diagram of FIG. 1C, the impedance Zpkg of the second signal transmission line 107 is set to a value close to the impedances Zbga and Zc of the BGA 105 and the solder ball 110. Specifically, in order to suppress the influence of the multiple reflection of the short PKG wiring having a large influence of reflection, the impedance of the second signal transmission line 107 with respect to the impedances Zbga and Zc of the BGA 105 and the solder ball 110 is set to 50 to 70Ω. The impedance Zpkg is set to 60 to 80Ω.
　図３～４にその具体的な効果を示す。 Figures 3 to 4 show the specific effects.
　図３は、本実施例のインピーダンスを示すＴＤＲ特性シミュレーション結果である。横軸が物理構成の順番通りに現れる各線路の電気長を示し、縦軸がインピーダンスを示している。第１の信号伝送線路102のインピーダンスＺｌｉｎｅと半導体集積回路111受端のインピーダンスが、差動インピーダンス約１００Ω、ＢＧＡ105のインピーダンスＺｂｇａが差動インピーダンス６０Ω以下、半田ボール110のインピーダンスＺｃが差動インピーダンス６０Ωに対して、第２の信号伝送線路（ＰＫＧ配線）107のインピーダンスＺｐｋｇが差動インピーダンス７５Ωまで低下しており、意図通りの特性になっているのが確認できる。 FIG. 3 is a TDR characteristic simulation result showing the impedance of this example. The horizontal axis indicates the electrical length of each line appearing in the order of the physical configuration, and the vertical axis indicates the impedance. The impedance Zline of the first signal transmission line 102 and the impedance of the receiving end of the semiconductor integrated circuit 111 are about 100Ω differential impedance, the impedance Zbga of the BGA 105 is 60Ω or less, and the impedance Zc of the solder ball 110 is 60Ω differential impedance. On the other hand, the impedance Zpkg of the second signal transmission line (PKG wiring) 107 is reduced to a differential impedance of 75Ω, and it can be confirmed that the characteristics are as intended.
　図３に示したように、本実施例では、１４Ｇｂｐｓ以上の電気信号が入出力される半導体集積回路装置111を用いた場合、第２の信号伝送線路107のインピーダンスは、第１の信号伝送線路102に整合させるのではなく、ＢＧＡ105や半田ボール110のインピーダンスに整合させる。この結果、第２の信号伝送経路のインピーダンスは、第１の信号伝送経路のインピーダンスよりも、第１または第２の接続部材のインピーダンスに近い。本実施例では、第２の信号伝送線路107のインピーダンスは、第１の信号伝送線路102のインピーダンスより２０％以上低くなっている。また、第２の信号伝送線路のインピーダンスは、ＢＧＡ105や半田ボール110のインピーダンスに対してプラスマイナス３５％の範囲で調整されている。図３の例では、通常用いられているＢＧＡ105や半田ボール110のインピーダンスを想定する場合、第２の信号伝送線路107のインピーダンスは、第１の信号伝送線路102のインピーダンスと、ＢＧＡ105や半田ボール110のインピーダンスの間になる。 As shown in FIG. 3, in the present embodiment, when the semiconductor integrated circuit device 111 that inputs and outputs an electric signal of 14 Gbps or more is used, the impedance of the second signal transmission line 107 is the first signal transmission line. Instead of matching with 102, it is matched with the impedance of BGA 105 or solder ball 110. As a result, the impedance of the second signal transmission path is closer to the impedance of the first or second connection member than the impedance of the first signal transmission path. In the present embodiment, the impedance of the second signal transmission line 107 is 20% or more lower than the impedance of the first signal transmission line 102. The impedance of the second signal transmission line is adjusted in a range of plus or minus 35% with respect to the impedance of the BGA 105 or the solder ball 110. In the example of FIG. 3, when assuming the impedance of the BGA 105 and the solder ball 110 that are normally used, the impedance of the second signal transmission line 107 is the impedance of the first signal transmission line 102, the BGA 105 and the solder ball 110. Between the impedances.
　図４は、本実施例のジッタ低減効果を確認したシミュレーション結果である。横軸が動作速度で、縦軸がＺｐｋｇ＝差動インピーダンス１００Ωのときの、２８Ｇｂｐｓ動作時のジッタに対するジッタ割合を示している。Ｚｐｋｇを１００Ωから８５Ω、および７５Ωと低下させたときの効果が確認できる。低速動作では、１００Ω時のジッタが小さい。一方、高速動作時には、７５Ωの方がジッタが小さい傾向になっている。具体的には、１４ＧＨｚ以上でＺｐｋｇをＺｂｇａおよびＺｃに近づけるように小さくすると効果があり、ジッタを～１０％低減できることが確認できる。 FIG. 4 is a simulation result confirming the jitter reduction effect of this example. The horizontal axis represents the operation speed, and the vertical axis represents the jitter ratio with respect to the jitter at the time of 28 Gbps operation when Zpkg = differential impedance 100Ω. The effect when Zpkg is lowered from 100Ω to 85Ω and 75Ω can be confirmed. In low-speed operation, jitter at 100Ω is small. On the other hand, at high speed operation, 75Ω tends to have smaller jitter. Specifically, it is effective to reduce Zpkg to be close to Zbga and Zc at 14 GHz or higher, and it can be confirmed that jitter can be reduced by ˜10%.
　このように、ＢＧＡ105と半田ボール110に挟まれた第２の信号伝送路107の差動インピーダンスをＺｂｇａ＝Ｚｃ＝６０Ωに近いＺｐｋｇ＝７５Ωにする構成は、第２の信号伝送線路107とＢＧＡ105や半田ボール110間のインピーダンス不整合の割合を軽減でき，反射を低減できるため，ジッタ特性を向上させる効果がある。 Thus, the configuration in which the differential impedance of the second signal transmission path 107 sandwiched between the BGA 105 and the solder ball 110 is set to Zpkg = 75Ω close to Zbga = Zc = 60Ω is the second signal transmission line 107 and the BGA 105 Since the ratio of impedance mismatch between the solder balls 110 can be reduced and reflection can be reduced, there is an effect of improving jitter characteristics.
　以上、本実施例１のインピーダンス整合方法を用いることにより、電気伝送装置のジッタ特性の向上が実現可能となる。 As described above, by using the impedance matching method of the first embodiment, it is possible to improve the jitter characteristics of the electric transmission apparatus.
　以上のように、図１の構成によると、その内部に一対の第１の信号伝送線路102を有する基板101と、半導体集積回路装置111を搭載するように構成され、かつ、その一の面に一対のＢＧＡ105を有する半導体ＰＫＧ106とを有し、半導体ＰＫＧ106に設けられた一対の半田ボール110は、半導体集積回路装置111の内部信号回路と電気的に接続される。 As described above, according to the configuration of FIG. 1, the substrate 101 having the pair of first signal transmission lines 102 and the semiconductor integrated circuit device 111 are mounted therein, and on one surface thereof. The pair of solder balls 110 provided on the semiconductor PKG 106 is electrically connected to the internal signal circuit of the semiconductor integrated circuit device 111.
　基板101は、一の第１の信号伝送線路102と、一の第１の信号伝送線路102を挟むように対向して設けられた一対の第１のＧＮＤベタ層（GROUND PLANE）112と、一の第１の信号伝送線路と一対の第１のＧＮＤベタ層（GROUND PLANE）112の間を囲むように設けられた第１誘電体104とが設けられ、一の第１の信号伝送線路102および一対の第１のＧＮＤベタ層（GROUND PLANE）112から、それぞれその外部へ信号を伝送するための一対の第１の信号ＶＩＡ103がその内部に設けられ、その一対の第１の信号ＶＩＡ103の一端は一対のＢＧＡ105にそれぞれ電気的に接続される。 The substrate 101 includes one first signal transmission line 102, a pair of first GND solid layers (GROUND PLANE) 112 provided so as to sandwich the first signal transmission line 102, and one And a first dielectric 104 provided so as to surround between the first signal transmission line and the pair of first GND solid layers (GROUND PLANE) 112, A pair of first signals VIA103 for transmitting signals from the pair of first GND solid layers (GROUND PLANE) 112 to the outside of each pair is provided inside, and one end of the pair of first signals VIA103 is A pair of BGAs 105 are electrically connected to each other.
　半導体ＰＫＧは、一対の第２の信号伝送線路107と、第２の信号伝送線路107を挟むように対向して設けられた一対の第２のＧＮＤベタ層（GROUND PLANE）113と、第２の信号伝送線路107と一対の第２のＧＮＤベタ層（GROUND PLANE）113の間を囲むように設けられた第２誘電体117とが設けられる。そして、一対の第２の信号伝送線路107からその外部へ信号を伝送するための一対の第２の信号ＶＩＡがその内部に設けられ、一対の第２の信号ＶＩＡ108の一端は、一対のＢＧＡ105と電気的に接続され、かつ、一対の第２の信号ＶＩＡ108と電気的に接続された一対の第３の信号ＶＩＡ109の一端は、一対の半田ボール110と電気的に接続されている。また、一対のＢＧＡ105の周辺に配置されたＧＮＤ電位となっている複数のＧＮＤ-ＢＧＡ114は、第１のＧＮＤ-ＢＧＡよりなり、ＢＧＡ105と第１のＧＮＤ-ＢＧＡ114との間には、高周波信号を電気伝送路に流したときに第１の容量成分が形成され、ＢＧＡ105と第１のＧＮＤベタ層（GROUND PLANE）112との間には、高周波信号を電気伝送路に流したときに第２の容量成分が形成され、ＢＧＡ105と第２のＧＮＤベタ層（GROUND PLANE）113との間には、高周波信号を電気伝送路に流したときに第３の容量成分が形成され、一対の半田ボール110の周辺に配置されたＧＮＤ電位となっている複数のＧＮＤ-半田ボールは、第１のＧＮＤ-半田ボール115よりなり、半田ボール110と第２のＧＮＤベタ層（GROUND PLANE）113との間には、高周波信号を電気伝送路に流したときに第４の容量成分が形成され、半田ボール110と第１のＧＮＤ半田ボール115との間には、高周波信号を電気伝送路に流したときに第５の容量成分が形成され、その装置の伝送レートは、１４Ｇｂｐｓ以上であり、第１の信号伝送線路102の差動インピーダンスＺｌｉｎｅは１００Ωであり、ＢＧＡ105の差動インピーダンスＺｂｇａは５０～７０Ωであり、第２の信号伝送線路107の差動インピーダンスＺｐｋｇは６０～８０Ωであり、半田ボール110の差動インピーダンスＺｃは５０～７０Ωであることを特徴とする。 The semiconductor PKG includes a pair of second signal transmission lines 107, a pair of second GND solid layers (GROUND PLANE) 113 provided so as to sandwich the second signal transmission lines 107, a second A second dielectric 117 is provided so as to surround between the signal transmission line 107 and the pair of second GND solid layers (GROUND PLANE) 113. A pair of second signals VIA for transmitting a signal from the pair of second signal transmission lines 107 to the outside thereof is provided therein, and one end of the pair of second signals VIA 108 is connected to the pair of BGAs 105. One end of the pair of third signals VIA 109 that is electrically connected and electrically connected to the pair of second signals VIA 108 is electrically connected to the pair of solder balls 110. A plurality of GND-BGAs 114 having a GND potential arranged around the pair of BGAs 105 are composed of the first GND-BGA, and a high-frequency signal is transmitted between the BGA 105 and the first GND-BGA 114. A first capacitive component is formed when flowing through the electrical transmission line, and a second capacitance is generated between the BGA 105 and the first GND solid layer (GROUND PLANE) 112 when a high-frequency signal is passed through the electrical transmission line. A capacitive component is formed, and a third capacitive component is formed between the BGA 105 and the second GND solid layer (GROUND PLANE) 113 when a high-frequency signal is passed through the electrical transmission path. A plurality of GND-solder balls having a GND potential arranged around the first electrode are composed of a first GND-solder ball 115, and between the solder ball 110 and the second GND solid layer (GROUND PLANE) 113. When a high frequency signal is passed through the electrical transmission line 4 capacitive component is formed, and a fifth capacitive component is formed between the solder ball 110 and the first GND solder ball 115 when a high frequency signal is passed through the electrical transmission path, and the transmission rate of the device Is 14 Gbps or more, the differential impedance Zline of the first signal transmission line 102 is 100Ω, the differential impedance Zbga of the BGA 105 is 50 to 70Ω, and the differential impedance Zpkg of the second signal transmission line 107 is The differential impedance Zc of the solder ball 110 is 50 to 70Ω, which is 60 to 80Ω.
　このように、ＢＧＡ105と半田ボール110に挟まれたＰＫＧ配線のインピーダンスをＺｂｇａ＝Ｚｃ＝５０～７０Ωに近いＺｐｋｇ＝６０～８０Ωにしているため，パッケージ配線と半田ボール間のインピーダンス不整合を回避でき，反射を低減でき，ジッタ特性を向上可能である。 As described above, the impedance of the PKG wiring sandwiched between the BGA 105 and the solder ball 110 is set to Zbkg = 60 to 80Ω which is close to Zbga = Zc = 50 to 70Ω, so that impedance mismatch between the package wiring and the solder ball can be avoided. , Reflection can be reduced, and jitter characteristics can be improved.
　図５は、本発明の実施例２による伝送路基板構成を示す図であり、図５（ａ）が基板構成の透過上面図、（ｂ）が基板構成の断面図（Ａ－Ｂ断面）、（ｃ）が回路ブロック図である。 FIGS. 5A and 5B are diagrams showing a transmission path board configuration according to the second embodiment of the present invention, FIG. 5A is a transparent top view of the board configuration, FIG. (C) is a circuit block diagram.
　図５（ｂ）に示すように、例えば第１の基板201が装置筐体の一部を構成するバックプレーン基板であり、第２の基板209がバックプレーン基板に垂直に配置さるインタフェース基板のように構成される。第１の基板201には、第１の信号伝送線路202と、これに電気的に接続される第１のＶＩＡ203が形成されている。第２の基板209には、第２の信号伝送線路210と、これに電気的に接続される第２のＶＩＡ207が形成されている。第１の基板201と第２の基板209を接続するコネクタ205には、第１のコネクタ接続ピン204と、コネクタ信号伝送線路206と、第２のコネクタ接続ピン208があり、これらは電気的に接続されている。第１のコネクタ接続ピン204が第１のＶＩＡ203に嵌合し、第２のコネクタ接続ピン208が第２のＶＩＡ207に嵌合することにより、第１の信号伝送線路202と第２の信号伝送線路210が、コネクタ信号伝送線路206を介して電気的に接続する構成である。 As shown in FIG. 5B, for example, the first substrate 201 is a backplane substrate constituting a part of the apparatus housing, and the second substrate 209 is an interface substrate arranged perpendicularly to the backplane substrate. Configured. A first signal transmission line 202 and a first VIA 203 electrically connected to the first signal transmission line 202 are formed on the first substrate 201. The second substrate 209 is formed with a second signal transmission line 210 and a second VIA 207 electrically connected thereto. The connector 205 connecting the first substrate 201 and the second substrate 209 includes a first connector connection pin 204, a connector signal transmission line 206, and a second connector connection pin 208, which are electrically connected. It is connected. When the first connector connection pin 204 is fitted to the first VIA 203 and the second connector connection pin 208 is fitted to the second VIA 207, the first signal transmission line 202 and the second signal transmission line are connected. 210 is configured to be electrically connected via the connector signal transmission line 206.
　また、図５（ａ）（ｂ）に示すように、第１の信号線伝送線路202および第２の信号伝送線路210は、差動線路であり、それぞれ一対の第１のＧＮＤベタ層（GROUND PLANE）211、第２のＧＮＤベタ層（GROUND PLANE）212で挟むように対向して設けられている。一対の信号ＶＩＡ203は、周辺に配置されたＧＮＤ電位となっている複数のＧＮＤ－ＶＩＡ213に囲まれ、そのＧＮＤ－ＶＩＡ213間に容量成分を形成されている。同様に第２のＶＩＡ207にも容量成分が形成される。特に、ＶＩＡ207のスタブ214が余分な配線となっており、容量を大きくしている。 Further, as shown in FIGS. 5A and 5B, the first signal transmission line 202 and the second signal transmission line 210 are differential lines, and each has a pair of first GND solid layers (GROUND PLANE) 211 and the second GND solid layer (GROUND PLANE) 212. The pair of signals VIA 203 is surrounded by a plurality of GND-VIA 213 having a GND potential arranged in the periphery, and a capacitive component is formed between the GND-VIA 213. Similarly, a capacitive component is also formed in the second VIA 207. In particular, the stub 214 of the VIA 207 is an extra wiring, which increases the capacity.
　基板201に形成されている第１の信号伝送線路102および第２の信号伝送線路210は、長さ１００ｍｍ程度の差動線路であり、差動インピーダンス１００Ωに整合するために、比誘電率εｒ＝３．６、配線幅＝０．０９ｍｍ、配線スペース＝０．１ｍｍ、配線厚さ＝０．０１３ｍｍで構成している。コネクタ205に形成されているコネクタ信号伝送線路206は、配線長～２０ｍｍの差動配線であり、差動インピーダンスを９２．５Ωで構成している。 The first signal transmission line 102 and the second signal transmission line 210 formed on the substrate 201 are differential lines having a length of about 100 mm, and in order to match the differential impedance 100Ω, the relative dielectric constant εr = 3.6, wiring width = 0.09 mm, wiring space = 0.1 mm, wiring thickness = 0.013 mm. The connector signal transmission line 206 formed on the connector 205 is a differential wiring having a wiring length of 20 mm, and has a differential impedance of 92.5Ω.
　直径がφ０．4ｍｍ程度のＶＩＡ203、207は、１．３５ｍｍピッチで配置されており、ＶＩＡスタブ214の長さとＧＮＤ212との間隔の関係から容量が見積もられる。図１１に半田ボールの例で説明したのと同様に、動作周波数が高くなるとインピーダンスは、低下する傾向である。また、容量値にも依存し変動する。但し、ＶＩＡの容量が実施例1の半田ボールに対して少し小さいことから、ＶＩＡの差動インピーダンスは９０Ω程度のようである。 The VIA 203 and 207 having a diameter of about 0.4 mm are arranged at a pitch of 1.35 mm, and the capacity can be estimated from the relationship between the length of the VIA stub 214 and the GND 212. Similar to the solder ball example shown in FIG. 11, the impedance tends to decrease as the operating frequency increases. It also varies depending on the capacitance value. However, since the VIA capacitance is slightly smaller than that of the solder ball of Example 1, the differential impedance of VIA seems to be about 90Ω.
　図５（ｃ）のブロック図に示すように、コネクタ信号伝送線路206のインピーダンスＺｃｏｎをＶＩＡ203、207のインピーダンスＺｖｉａに近い値に設定する構成とした。具体的には、反射の影響が大きい短い配線のコネクタ配線の多重反射の影響を抑えるために、第１のＶＩＡ203と第２のＶＩＡ207のインピーダンスＺｖｉａを８０～９０Ωに対してコネクタ信号伝送線路206のインピーダンスＺｃｏｎを８５～９２．５Ωに設定する構成とした。 As shown in the block diagram of FIG. 5C, the impedance Zcon of the connector signal transmission line 206 is set to a value close to the impedance Zvia of the VIA 203 and 207. Specifically, in order to suppress the influence of the multiple reflection of the connector wiring of the short wiring having a large influence of reflection, the impedance Zvia of the first VIA 203 and the second VIA 207 is set to 80 to 90Ω with respect to the connector signal transmission line 206. The impedance Zcon is set to 85-92.5Ω.
　図６は、本実施例のインピーダンスを示すＴＤＲ特性シミュレーション結果である。横軸が物理構成の順番通りに現れる各線路の電気長を示し、縦軸がインピーダンスを示している。第１の信号伝送線路202のインピーダンスＺｌｉｎｅと第２の信号伝送線路210のインピーダンスＺｌｉｎｅが、差動インピーダンス約１００Ω、第１のＶＩＡ203のインピーダンスＺｖｉａ１が差動インピーダンス９０Ω、第２のＶＩＡ207のインピーダンスＺｖｉａ２が差動インピーダンス９０Ωに対して、コネクタ信号伝送線路206のインピーダンスＺｃｏｎが差動インピーダンス９２．５Ωまで低下しており、意図通りの特性になっているのが確認できる。図６から分かるように、コネクタ信号伝送線路206のインピーダンスZconは、第１および第２の信号伝送線路202、210のインピーダンスZlineと、第１および第２のＶＩＡ203、207のインピーダンスZvia1,Zvia2の間に設定されている。また、ジッタ低減効果は、実施例１と同様で、１４ＧＨｚ以上でＺｃｏｎをＺｖｉａに近づけるように小さくすると効果があり、ジッタを～１０％低減する効果が期待できる。 FIG. 6 is a TDR characteristic simulation result showing the impedance of this example. The horizontal axis indicates the electrical length of each line appearing in the order of the physical configuration, and the vertical axis indicates the impedance. The impedance Zline of the first signal transmission line 202 and the impedance Zline of the second signal transmission line 210 are about 100Ω differential impedance, the impedance Zvia1 of the first VIA 203 is 90Ω differential, and the impedance Zvia2 of the second VIA 207 is With respect to the differential impedance of 90Ω, the impedance Zcon of the connector signal transmission line 206 is reduced to the differential impedance of 92.5Ω, and it can be confirmed that the characteristics are as intended. As can be seen from FIG. 6, the impedance Zcon of the connector signal transmission line 206 is between the impedance Zline of the first and second signal transmission lines 202 and 210 and the impedance Zvia1 and Zvia2 of the first and second VIA 203 and 207. Is set to The jitter reduction effect is the same as that of the first embodiment, and it is effective to reduce Zcon so as to approach Zvia at 14 GHz or higher, and an effect of reducing jitter by ˜10% can be expected.
　このように、ＶＩＡ203とＶＩＡ207に挟まれたコネクタ信号伝送線路206の差動インピーダンスをＺｖｉａ＝９０Ωに近いＺｃｏｎ＝９２．５Ωにする構成は、コネクタ信号伝送線路206とＶＩＡ203、207間のインピーダンス不整合の割合を軽減でき，反射を低減できるため，ジッタ特性を向上させる効果がある。 Thus, the configuration in which the differential impedance of the connector signal transmission line 206 sandwiched between the VIA 203 and the VIA 207 is Zcon = 92.5Ω close to Zvia = 90Ω is the impedance mismatch between the connector signal transmission line 206 and the VIA 203, 207. This can reduce the rate of reflection and reduce reflection, which has the effect of improving jitter characteristics.
　以上、本実施例２のインピーダンス整合方法を用いることにより、電気伝送装置のジッタ特性の向上が実現可能となる。 As described above, it is possible to improve the jitter characteristics of the electric transmission apparatus by using the impedance matching method of the second embodiment.
　以上のように図５に示した構成によると、その内部に一対の第１の信号伝送線路202を有する第１の基板201と、その内部に一対のコネクタ信号伝送線路206を有するコネクタ205と、その内部に一対の第２の信号伝送線路210を有する第２の基板209とを有する。第１の信号伝送線路202から、その外部へ信号を伝送するための一対の第１の信号ＶＩＡ203がその内部に設けられ、第２の信号伝送線路210から、その外部へ信号を伝送するための一対の第２の信号ＶＩＡ207がその内部に設けられる。 As described above, according to the configuration shown in FIG. 5, the first substrate 201 having the pair of first signal transmission lines 202 therein, the connector 205 having the pair of connector signal transmission lines 206 therein, A second substrate 209 having a pair of second signal transmission lines 210 therein is included. A pair of first signals VIA 203 for transmitting a signal from the first signal transmission line 202 to the outside thereof is provided therein, and a signal for transmitting the signal from the second signal transmission line 210 to the outside thereof. A pair of second signals VIA 207 are provided therein.
　コネクタ205に設けられた第１の接続ピン204と第２の接続ピン207は、コネクタ信号伝送線路206の両端に、それぞれ接続される。第１の基板201は、第１の信号伝送線路202と、第１の信号伝送線路202を挟むように対向して設けられた一対の第１のＧＮＤベタ層（GROUND PLANE）211と、第１の信号伝送線路202と一対の第１のＧＮＤベタ層（GROUND PLANE）211の間を囲むように設けられた第１誘電体216とが設けられる。第２の基板209は、第２の信号伝送線路210と、第２の信号伝送線路210を挟むように対向して設けられた一対の第２のＧＮＤベタ層（GROUND PLANE）212と、第２の信号伝送線路210と一対の第２のＧＮＤベタ層（GROUND PLANE）212の間を囲むように設けられた第２誘電体217とが設けられる。 The first connection pin 204 and the second connection pin 207 provided on the connector 205 are connected to both ends of the connector signal transmission line 206, respectively. The first substrate 201 includes a first signal transmission line 202, a pair of first GND solid layers (GROUND PLANE) 211 provided so as to sandwich the first signal transmission line 202, and a first And a first dielectric 216 provided so as to surround the pair of first GND solid layers (GROUND PLANE) 211. The second substrate 209 includes a second signal transmission line 210, a pair of second GND solid layers (GROUND PLANE) 212 provided to face each other so as to sandwich the second signal transmission line 210, and a second And a second dielectric 217 provided so as to surround between the pair of second GND solid layers (GROUND PLANE) 212.
　また、第１のＶＩＡ203は、第１のメインＶＩＡと第１のスタブで構成され、第２のＶＩＡは、第２のメインＶＩＡ215と第２のスタブ214で構成され、第１のスタブと第１のＧＮＤベタ層（GROUND PLANE）211との間には、高周波信号を電気伝送路に流したときに第１の容量成分が形成され、同様に第２のスタブ214と第２のＧＮＤベタ層（GROUND PLANE）212との間には、高周波信号を電気伝送路に流したときに第２の容量成分が形成される。その装置の伝送レートは、１４Ｇｂｐｓ以上であり、伝送線路１と２の差動インピーダンスＺｌｉｎｅは１００Ωであり、ＶＩＡ１と２の差動インピーダンスＺｖｉａは８０～９０Ωであり、コネクタの差動インピーダンスＺｃｏｎは８５～９２．５Ωであることを特徴とする。なお、場合により上記構成で、接続ピンとＶＩＡの配置を入れ替えてもよい。 The first VIA 203 is composed of a first main VIA and a first stub, and the second VIA is composed of a second main VIA 215 and a second stub 214, and the first stub and the first stub. The first capacitive component is formed between the second solid layer (GROUND PLANE) 211 and the second capacitive layer (GROUND PLANE) 211 when a high frequency signal is passed through the electric transmission line. (GROUND と き に PLANE) 212, a second capacitance component is formed when a high-frequency signal is passed through the electrical transmission path. The transmission rate of the device is 14 Gbps or more, the differential impedance Zline of the transmission lines 1 and 2 is 100Ω, the differential impedance Zvia of VIA1 and 2 is 80 to 90Ω, and the differential impedance Zcon of the connector is 85 It is characterized by being 92.5Ω. In some cases, the arrangement of the connection pins and the VIA may be exchanged in the above configuration.
　このように、ＶＩＡ１とＶＩＡ２に挟まれたコネクタ信号伝送線路のインピーダンスをＺｖｉａ＝８０～９０Ωに近いＺｃｏｎ＝８５～９２．５Ωにしているため，コネクタ配線とＶＩＡ間のインピーダンス不整合を回避でき，反射を低減でき，ジッタ特性を向上可能である。 Thus, since the impedance of the connector signal transmission line sandwiched between VIA1 and VIA2 is Zcon = 85-92.5Ω, which is close to Zvia = 80-90Ω, impedance mismatch between the connector wiring and VIA can be avoided, Reflection can be reduced and jitter characteristics can be improved.
　図７は、本発明の実施例３による装置構成を示す図であり、図７（ａ）が装置構成の透過上面図、（ｂ）が装置構成の断面図（Ａ－Ｂ断面）、（ｃ）が回路ブロック図である。動作周波数領域は、図１と同様のものを想定している。図１が差動線路を構成しているのに対して、本実施例ではシングル線路で構成する。 7A and 7B are diagrams showing a device configuration according to the third embodiment of the present invention. FIG. 7A is a transparent top view of the device configuration, FIG. 7B is a sectional view of the device configuration (cross section AB), and FIG. ) Is a circuit block diagram. The operating frequency region is assumed to be the same as in FIG. While FIG. 1 constitutes a differential line, this embodiment is constituted by a single line.
　図７（ｂ）に示すように、基板301に形成された第１の信号伝送線路302と第１のＶＩＡ303を介して接続するＢＧＡ305と、そのＢＧＡ305と半導体ＰＫＧ306に形成された第２の信号伝送線路307と第２のＶＩＡ308を介して接続し、第３のＶＩＡ309を介して半田ボール310と接続し、その半田ボール310と半導体集積回路装置311と接続する構成である。 As shown in FIG. 7B, the BGA 305 connected to the first signal transmission line 302 formed on the substrate 301 via the first VIA 303, and the second signal transmission formed on the BGA 305 and the semiconductor PKG 306. The line 307 is connected via the second VIA 308, the solder ball 310 is connected via the third VIA 309, and the solder ball 310 is connected to the semiconductor integrated circuit device 311.
　また、図７（ａ）（ｂ）に示すように、第１の信号線伝送線路302および第２の信号伝送線路307は、シングル線路であり、それぞれ一対の第１のＧＮＤベタ層（GROUND PLANE）312、第２ＧＮＤベタ層（GROUND PLANE）313で挟むように対向して設けられている。シングル信号ＢＧＡ305には、周辺に配置されたＧＮＤ電位となっている複数のＧＮＤ－ＢＧＡ314に囲まれ、そのＧＮＤ－ＢＧＡ314間に容量成分を形成されている。更に、信号ＢＧＡ305と第１のＧＮＤベタ層（GROUND PLANE）312および第２のＧＮＤベタ層（GROUND PLANE）313との間には容量成分が形成される。シングル信号半田ボール310には、周辺に配置されたＧＮＤ電位となっている複数のＧＮＤ－半田ボール315に囲まれ、そのＧＮＤ－半田ボール315間に容量成分を形成されている。更に、信号半田ボール310と第２のＧＮＤベタ層（GROUND PLANE）313との間には容量成分が形成される。 Further, as shown in FIGS. 7A and 7B, the first signal transmission line 302 and the second signal transmission line 307 are single lines, each of which is a pair of first GND solid layers (GROUND PLANE). ) 312 and the second GND solid layer (GROUNDLANPLANE) 313 are provided to face each other. The single signal BGA 305 is surrounded by a plurality of GND-BGAs 314 having a GND potential arranged in the periphery, and a capacitance component is formed between the GND-BGAs 314. Further, a capacitive component is formed between the signal BGA 305 and the first GND solid layer (GROUND PLANE) 312 and the second GND solid layer (GROUND PLANE) 313. The single signal solder ball 310 is surrounded by a plurality of GND-solder balls 315 having a GND potential arranged in the periphery, and a capacitance component is formed between the GND-solder balls 315. Further, a capacitance component is formed between the signal solder ball 310 and the second GND solid layer (GROUND PLANE) 313.
　図８に本発明の実施例１による伝送路基板のＰＫＧ上面の断面構成を示す図であり、図８（ａ）が基板構成の上面図（ＰＫＧ断面）、（ｂ）が基板構成の側面図、（ｃ）がブロック図である。図（ａ）にＧＮＤベタ層（GROUND PLANE）313の例を示すように、信号ＢＧＡ305と平面図上で重なる部分は、円形状にくりぬき、余分な容量が付加されないようにしている。 FIG. 8 is a diagram showing a cross-sectional configuration of the PKG upper surface of the transmission line substrate according to the first embodiment of the present invention, FIG. 8A is a top view of the substrate configuration (PKG cross section), and FIG. 8B is a side view of the substrate configuration. (C) is a block diagram. As shown in the example of the GND solid layer (GROUND PLANE) 313 in FIG. 5A, the portion overlapping the signal BGA 305 on the plan view is hollowed out in a circular shape so that no extra capacity is added.
　基板301に形成されている第１の信号伝送線路302は、長さ１００ｍｍ程度のシングル線路であり、特性インピーダンス５０Ωに整合するために、比誘電率εｒ＝３．６、配線幅＝０．０９ｍｍ、配線スペース＝０．１ｍｍ、配線厚さ＝０．０１３ｍｍで構成している。半導体ＰＫＧ306に形成されている第２の信号伝送線路307は、配線長３～７ｍｍのシングル配線であり、特性インピーダンスを３７．５Ωにするために、比誘電率εｒ＝３～５、配線幅＝０．０３５ｍｍ、配線スペース＝０．５５ｍｍ、配線厚さ＝０．０１５ｍｍで構成している。特性インイーダンス５０Ωの配線仕様を参考に示す。配線幅＝０．０２３ｍｍ、配線スペース＝０．７０ｍｍ、配線厚さ＝０．０１５ｍｍで構成している。つまり、配線インピーダンスを低くするためには、配線幅を広げることで対応することができる。 The first signal transmission line 302 formed on the substrate 301 is a single line having a length of about 100 mm. In order to match the characteristic impedance of 50Ω, the relative dielectric constant εr = 3.6, and the wiring width = 0.09 mm. The wiring space is 0.1 mm, and the wiring thickness is 0.013 mm. The second signal transmission line 307 formed in the semiconductor PKG 306 is a single wiring having a wiring length of 3 to 7 mm. In order to set the characteristic impedance to 37.5Ω, the relative dielectric constant εr = 3 to 5, the wiring width = The configuration is 0.035 mm, wiring space = 0.55 mm, and wiring thickness = 0.015 mm. The wiring specifications of characteristic impedance 50Ω are shown for reference. The wiring width is 0.023 mm, the wiring space is 0.70 mm, and the wiring thickness is 0.015 mm. That is, to reduce the wiring impedance, it is possible to cope with it by widening the wiring width.
　直径がφ０．６ｍｍ程度のＢＧＡ305は、１ｍｍピッチで配置されており、ＢＧＡサイズとＧＮＤ316との間隔の関係から２００～２５０ｆＦの容量と見積もられる。直径がφ０．1ｍｍ程度の半田ボール310は、0.2ｍｍピッチで配置されており、半田ボールサイズとＧＮＤ315との間隔の関係から５０～１００ｆＦの容量と見積もられる。図１１に実施例１の半田ボールの差動インピーダンスの例で説明したのと同様に、動作周波数が高くなるとインピーダンスは、低下する傾向である。また、容量値にも依存し変動する。図１１からＢＧＡ305や半田ボール310の特性インピーダンスを類推すると差動インピーダンスの１／2倍に見積もれ、１４ＧＨｚ動作と容量５０～２５０ｆＦから２５～３５Ωとなる。 BGA305 with a diameter of about 0.6 mm is arranged at a pitch of 1 mm, and it is estimated that the capacity is 200 to 250 fF from the relationship between the BGA size and the distance between GND316. The solder balls 310 having a diameter of about 0.1 mm are arranged at a pitch of 0.2 mm, and the capacity is estimated to be 50 to 100 fF from the relationship between the solder ball size and the GND 315. Similar to the example of the differential impedance of the solder ball of the first embodiment shown in FIG. 11, the impedance tends to decrease as the operating frequency increases. It also varies depending on the capacitance value. By analogizing the characteristic impedance of the BGA 305 and the solder ball 310 from FIG. 11, it can be estimated to be 1/2 of the differential impedance, and the 14 GHz operation and the capacity from 50 to 250 fF to 25 to 35 Ω.
　また、半導体集積回路311の受端構成は、シングル５０Ωとし、内部回路の静電破壊を防止するために、静電保護容量２５０ｆＦ程度が付加されている。 Further, the receiving end configuration of the semiconductor integrated circuit 311 is a single 50Ω, and an electrostatic protection capacitor of about 250 fF is added to prevent electrostatic breakdown of the internal circuit.
　図７（ｃ）のブロック図に示すように、第２の信号伝送線路307のインピーダンスＺｐｋｇをＢＧＡ305や半田ボール310のインピーダンスＺｂｇａ、Ｚｃに近い値に設定する構成とした。具体的には、反射の影響が大きい短い配線のＰＫＧ配線の多重反射の影響を抑えるために、ＢＧＡ305と半田ボール310の特性インピーダンスＺｂｇａ、Ｚｃを２５～３５Ωに対してパッケージ第２の信号伝送線路307の特性インピーダンスＺｐｋｇを３０～４０Ωに設定する構成とした。 As shown in the block diagram of FIG. 7C, the impedance Zpkg of the second signal transmission line 307 is set to a value close to the impedances Zbga and Zc of the BGA 305 and the solder ball 310. Specifically, in order to suppress the influence of the multiple reflection of the short PKG wiring having a large influence of the reflection, the second signal transmission line of the package with respect to the characteristic impedances Zbga and Zc of the BGA 305 and the solder ball 310 of 25 to 35Ω. The characteristic impedance Zpkg of 307 is set to 30 to 40Ω.
　具体的なその効果の詳細説明は省略するが、実施例１の差動インピーダンスの例と同等である。 Although detailed description of the specific effect is omitted, it is equivalent to the differential impedance example of the first embodiment.
　このように、ＢＧＡ305と半田ボール310に挟まれた第２の信号伝送線路307の特性インピーダンスをＺｂｇａ＝Ｚｃ＝３０Ωに近いＺｐｋｇ＝３７．５Ωにする構成は、第２の信号伝送線路307とＢＧＡ305や半田ボール310間のインピーダンス不整合の割合を軽減でき，反射を低減できるため，ジッタ特性を向上させる効果がある。 Thus, the configuration in which the characteristic impedance of the second signal transmission line 307 sandwiched between the BGA 305 and the solder ball 310 is Zbkg = 37.5Ω, which is close to Zbga = Zc = 30Ω, is the same as that of the second signal transmission line 307 and the BGA305. In addition, since the ratio of impedance mismatch between the solder balls 310 can be reduced and reflection can be reduced, there is an effect of improving the jitter characteristics.
　以上、本実施例３のインピーダンス整合方法を用いることにより、電気伝送装置のジッタ特性の向上が実現可能となる。 As described above, by using the impedance matching method of the third embodiment, it is possible to improve the jitter characteristics of the electric transmission apparatus.
　以上のように図７の構成によると、その内部に第１の信号伝送線路302を有する基板301と、その内部に半導体集積回路装置311を搭載するように構成され、かつ、その一の面にＢＧＡ305を有する半導体ＰＫＧ306とを有し、半導体ＰＫＧ306に設けられた半田ボール310は、半導体集積回路装置311の内部信号回路と電気的に接続される。 As described above, according to the configuration of FIG. 7, the substrate 301 having the first signal transmission line 302 therein and the semiconductor integrated circuit device 311 are mounted therein, and on one surface thereof. A solder ball 310 provided on the semiconductor PKG 306 is electrically connected to an internal signal circuit of the semiconductor integrated circuit device 311.
　基板301は、一の第１の信号伝送線路302と、一の第１の信号伝送線路302を挟むように対向して設けられた一対の第１のＧＮＤベタ層（GROUND PLANE）312と、一の第１の信号伝送線路302と一対の第１のＧＮＤベタ層（GROUND PLANE）312の間を囲むように設けられた第１誘電体304とが設けられる。 The substrate 301 includes one first signal transmission line 302, a pair of first GND solid layers (GROUND PLANE) 312 provided to face each other so as to sandwich the first signal transmission line 302, and one The first signal transmission line 302 and a first dielectric 304 provided so as to surround the pair of first GND solid layers (GROUND PLANE) 312 are provided.
　一の第１の信号伝送線路302および一対の第１のＧＮＤベタ層（GROUND PLANE）312から、それぞれその外部へ信号を伝送するための第１の信号ＶＩＡ303がその内部に設けられる。その第１の信号ＶＩＡ303の一端はＢＧＡ305にそれぞれ電気的に接続され、半導体ＰＫＧ306は、第２の信号伝送線路307と、第２の信号伝送線路307を挟むように対向して設けられた一対の第２のＧＮＤベタ層（GROUND PLANE）313と、第２の信号伝送線路307と一対の第２のＧＮＤベタ層（GROUND PLANE）313の間を囲むように設けられた第２誘電体317とが設けられ、第２の信号伝送線路307からその外部へ信号を伝送するための第２の信号ＶＩＡ308がその内部に設けられる。 A first signal VIA 303 for transmitting a signal from one first signal transmission line 302 and a pair of first GND solid layers (GROUND PLANE) 312 to the outside thereof is provided therein. One end of the first signal VIA 303 is electrically connected to the BGA 305, and the semiconductor PKG 306 is paired with a second signal transmission line 307 and a pair of signals provided so as to sandwich the second signal transmission line 307. A second GND solid layer (GROUND PLANE) 313, and a second dielectric 317 provided so as to surround the second signal transmission line 307 and the pair of second GND solid layers (GROUND PLANE) 313. A second signal VIA 308 is provided in the second signal transmission line 307 for transmitting a signal from the second signal transmission line 307 to the outside thereof.
　一対の第２の信号ＶＩＡ308の一端は、ＢＧＡ305と電気的に接続され、かつ、第２の信号ＶＩＡ308と電気的に接続された第３の信号ＶＩＡ309の一端は、半田ボール310と電気的に接続されている。ＢＧＡ305の周辺に配置されたＧＮＤ電位となっている複数のＧＮＤ-ＢＧＡは、第１のＧＮＤ-ＢＧＡ314よりなり、ＢＧＡ305と第１のＧＮＤ-ＢＧＡ314との間には、高周波信号を電気伝送路に流したときに第１の容量成分が形成される。ＢＧＡ305と第１のＧＮＤベタ層（GROUND PLANE）312との間には、高周波信号を電気伝送路に流したときに第２の容量成分が形成され、ＢＧＡ305と第２のＧＮＤベタ層（GROUND PLANE）313との間には、高周波信号を電気伝送路に流したときに第３の容量成分が形成される。一対の半田ボール310の周辺に配置されたＧＮＤ電位となっている複数のＧＮＤ-半田ボールは、第１のＧＮＤ-半田ボール315よりなり、半田ボール310と第２のＧＮＤベタ層（GROUND PLANE）313との間には、高周波信号を電気伝送路に流したときに第４の容量成分が形成され、半田ボール310と第１のＧＮＤ半田ボール315との間には、高周波信号を電気伝送路に流したときに第５の容量成分が形成される。 One end of the pair of second signals VIA 308 is electrically connected to the BGA 305, and one end of the third signal VIA 309 electrically connected to the second signal VIA 308 is electrically connected to the solder ball 310. Has been. A plurality of GND-BGAs arranged at the periphery of the BGA 305 and having a GND potential are composed of the first GND-BGA 314. Between the BGA 305 and the first GND-BGA 314, a high-frequency signal is used as an electric transmission path. A first capacitive component is formed when flowed. A second capacitive component is formed between the BGA 305 and the first GND solid layer (GROUND PLANE) 312 when a high-frequency signal is passed through the electric transmission line, and the BGA305 and the second GND solid layer (GROUND PLANE) 312. ) 313, a third capacitance component is formed when a high-frequency signal is passed through the electrical transmission line. A plurality of GND-solder balls having the GND potential arranged around the pair of solder balls 310 are composed of the first GND-solder balls 315, and the solder balls 310 and the second GND solid layer (GROUND PLANE). A fourth capacitive component is formed between the solder ball 310 and the first GND solder ball 315 when a high frequency signal is passed through the electrical transmission path. A fifth capacitive component is formed when flowing through
　その装置の伝送レートは、１４Ｇｂｐｓ以上であり、第１の信号伝送線路302のインピーダンスＺｌｉｎｅは５０Ωであり、ＢＧＡのインピーダンスＺｂｇａは２５～３５Ωであり、第２の信号伝送線路のインピーダンスＺｐｋｇは３０～４０Ωであり、半田ボールのインピーダンスＺｃは２５～３５Ωである。 The transmission rate of the device is 14 Gbps or more, the impedance Zline of the first signal transmission line 302 is 50Ω, the impedance Zbga of the BGA is 25 to 35Ω, and the impedance Zpkg of the second signal transmission line is 30 to 30Ω. The impedance is 40Ω, and the impedance Zc of the solder ball is 25 to 35Ω.
　図９は、本発明の実施例３による伝送路基板構成を示す図であり、図９（ａ）が構成図、（ｂ）がブロック図である。シングルインピーダンス構成であり、実施例３との違いは、第１の信号伝送線路402aとＢＧＡ405の間にＤＣカット容量421が配置されている点である。間にＤＣカット容量421が配置されても、インピーダンスＺｌｉｎｅは５０Ωで変わりはなく、実施例３と同様の動作と効果が得られる。図９（ａ）の構成図に信号線伝送線路を挟み込むＧＮＤベタ層（GROUND PLANE）を省略しているが、実施例３と同様にＢＧＡ405や半田ボール410とＧＮＤとの間には容量成分が形成される。 FIG. 9 is a diagram showing a transmission path board configuration according to the third embodiment of the present invention, FIG. 9A is a configuration diagram, and FIG. 9B is a block diagram. The single impedance configuration is different from the third embodiment in that a DC cut capacitor 421 is disposed between the first signal transmission line 402a and the BGA 405. Even if the DC cut capacitor 421 is disposed between them, the impedance Zline remains unchanged at 50Ω, and the same operation and effect as in the third embodiment can be obtained. Although a GND solid layer (GROUND PLANE) sandwiching the signal line transmission line is omitted in the configuration diagram of FIG. It is formed.
　このように、ＢＧＡ405と半田ボール410に挟まれたＰＫＧ配線第２の信号伝送線路407のインピーダンスをＺｂｇａ＝Ｚｃ＝３０Ωに近いＺｐｋｇ＝４０Ωにする構成は、第２の信号伝送路407とＢＧＡ405や半田ボール410間のインピーダンス不整合を回避でき，反射を低減できるため，ジッタ特性を向上させる効果がある。なお、差動インピーダンス構成でも構わないし、同様の効果が得られる。 As described above, the configuration in which the impedance of the second signal transmission line 407 between the PKG wires sandwiched between the BGA 405 and the solder ball 410 is Zbkg = 40Ω, which is close to Zbga = Zc = 30Ω, Impedance mismatch between the solder balls 410 can be avoided and reflection can be reduced, which has the effect of improving jitter characteristics. A differential impedance configuration may be used, and the same effect can be obtained.
　以上、本実施例４のインピーダンス整合方法を用いることにより、電気伝送装置のジッタ特性の向上が実現可能となる。 As described above, by using the impedance matching method of the fourth embodiment, it is possible to improve the jitter characteristics of the electric transmission apparatus.
　図１０は、本発明の実施例５による伝送路基板構成を示す図であり、図１０（ａ）が構成図、（ｂ）がブロック図である。シングルインピーダンス構成であり、実施例３との違いは、バックプレーン基板501の両端にコネクタ505a,505bを介して第１の伝送路基板509aと第２の伝送路基板509bが接続される構成である。 FIG. 10 is a diagram showing a transmission path board configuration according to the fifth embodiment of the present invention, FIG. 10 (a) is a configuration diagram, and FIG. 10 (b) is a block diagram. The single impedance configuration is different from the third embodiment in that the first transmission path board 509a and the second transmission path board 509b are connected to both ends of the backplane board 501 via connectors 505a and 505b. .
　図１０（ａ）に示すように、基板501に形成された第１の信号伝送線路502の第１端に第１のＶＩＡ503a、第２端に第２のＶＩＡ503bを備える。第１のＶＩＡ503aには、コネクタ505aの第１のコネクタ接続ピン504aが接続される。第１のコネクタ接続ピン504aは、コネクタ505aに形成された第２の信号伝送線路506aの一端が接続されている。第２の信号伝送線路506aの他端には第２のコネクタ接続ピン506aが接続されている。第２の信号伝送線路506aは、第２接続ピン506aと第１の基板509aに形成された第２のＶＩＡ507aを介して、第１の伝送路基板509aの第３の信号伝送路510aと接続される。第３の信号線路510aは、それに接続してある第３のＶＩＡ511aを介してＢＧＡ512aと接続されている。さらに、ＢＧＡ512aは、第４のＶＩＡ513aと第４の信号伝送線路514aを介して半田ボール515aと接続する。その半田ボール515aを介して、半導体集積回路装置516aと接続し、第１の信号線路502の第２端側も第１端と同様に接続する構成である。第２の基板509b側も同様の構成である。 As shown in FIG. 10A, the first signal transmission line 502 formed on the substrate 501 has a first VIA 503a at the first end and a second VIA 503b at the second end. The first connector connection pin 504a of the connector 505a is connected to the first VIA 503a. One end of a second signal transmission line 506a formed on the connector 505a is connected to the first connector connection pin 504a. A second connector connection pin 506a is connected to the other end of the second signal transmission line 506a. The second signal transmission line 506a is connected to the third signal transmission line 510a of the first transmission line substrate 509a via the second connection pin 506a and the second VIA 507a formed on the first substrate 509a. The The third signal line 510a is connected to the BGA 512a via a third VIA 511a connected thereto. Further, the BGA 512a is connected to the solder ball 515a via the fourth VIA 513a and the fourth signal transmission line 514a. The solder ball 515a is connected to the semiconductor integrated circuit device 516a, and the second end of the first signal line 502 is connected in the same manner as the first end. The second substrate 509b side has the same configuration.
　図１０の構成を図７に示した実施例３と対比すると、図１０の第１の基板509aは図７の基板301に対応し、ＰＫＧ500aはＰＫＧ306に対応し、半導体集積回路装置516aは半導体集積回路装置311に対応し、この部分は同様の構成とすることができる。 10 is compared with the third embodiment shown in FIG. 7, the first substrate 509a in FIG. 10 corresponds to the substrate 301 in FIG. 7, the PKG 500a corresponds to the PKG 306, and the semiconductor integrated circuit device 516a is a semiconductor integrated circuit. Corresponding to the circuit device 311, this part can have the same configuration.
　信号伝送線路502、510a、510bのインピーダンスＺｌｉｎｅは５０Ωで変わりはなく、実施例３と同様の動作とそれ以上の効果が得られる。Ｚｐｋｇを小さくする効果とＺｃｏｎを小さくする効果が、それぞれ２つ存在するため、実施例３に対して約４倍の反射低減効果が得られる。図１０（ａ）の構成図に信号線伝送線路を挟み込むＧＮＤベタ層（GROUND PLANE）を省略しているが、実施例２と同様にＶＩＡスタブとＧＮＤとの間には容量成分が形成される。実施例３と同様にＢＧＡや半田ボールとＧＮＤとの間には容量成分が形成される。 The impedance Zline of the signal transmission lines 502, 510a, and 510b is 50Ω, and the same operation as in the third embodiment and further effects can be obtained. Since there are two effects of reducing Zpkg and Zcon, respectively, a reflection reduction effect of about four times that of Example 3 can be obtained. Although the GND solid layer (GROUND PLANE) sandwiching the signal line transmission line is omitted in the configuration diagram of FIG. 10A, a capacitive component is formed between the VIA stub and GND as in the second embodiment. . As in the third embodiment, a capacitive component is formed between the BGA or solder ball and GND.
　このように、ＢＧＡと半田ボールに挟まれたＰＫＧ配線のインピーダンスをＺｂｇａ＝Ｚｃ＝３０Ωに近いＺｐｋｇ＝４０Ωにする構成は、パッケージ配線と半田ボール間のインピーダンス不整合の割合を軽減でき，反射を低減できるため，ジッタ特性を向上させる効果がある。また、ＶＩＡに挟まれたコネクタ配線のインピーダンスをＺｖｉａ＝４５Ωに近いＺｃｏｍ＝４７．５Ωにする構成は、コネクタ配線とＶＩＡ間のインピーダンス不整合の割合を軽減でき，反射を低減できるため，ジッタ特性を向上させる効果がある。なお、実施例５はシングルインピーダンス構成としたが、図１のように差動インピーダンス構成でも構わないし、同様の効果が得られる。 Thus, the configuration in which the impedance of the PKG wiring sandwiched between the BGA and the solder ball is set to Zpkg = 40Ω, which is close to Zbga = Zc = 30Ω, can reduce the ratio of impedance mismatch between the package wiring and the solder ball and reduce reflection. Since it can be reduced, it has the effect of improving the jitter characteristics. In addition, the configuration in which the impedance of the connector wiring sandwiched between the VIAs is Zcom = 47.5Ω, which is close to Zvia = 45Ω, can reduce the ratio of impedance mismatch between the connector wiring and the VIA and reduce the reflection, so that the jitter characteristics There is an effect of improving. Although the fifth embodiment has a single impedance configuration, a differential impedance configuration as shown in FIG. 1 may be used, and similar effects can be obtained.
　以上、本実施例５のインピーダンス整合方法を用いることにより、電気伝送装置のジッタ特性の向上が実現可能となる。 As described above, by using the impedance matching method of the fifth embodiment, it is possible to improve the jitter characteristics of the electric transmission apparatus.
　本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。 The present invention is not limited to the above-described embodiment, and includes various modifications. For example, a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. Further, it is possible to add, delete, and replace the configurations of other embodiments with respect to a part of the configurations of the embodiments.
　本発明は、通信装置、情報処理装置等、電気信号を伝送する種々の装置分野に利用可能である。 The present invention can be used in various device fields for transmitting electrical signals, such as communication devices and information processing devices.
101,301,401　基板
102,202,302,402a,402b,502　第１の信号伝送路
103,203,303,403,503a　第１のＶＩＡ
104,216,304,404　第１の誘電体
105,305,405,512a　ＢＧＡ
106,306,406　半導体ＰＫＧ
206　コネクタ信号伝送線路
107,210,307,407,506a　第２の信号伝送線路
108,207,308,408,507a　第２のＶＩＡ
109,309,409,511a　第３のＶＩＡ
110,301,410,515a　半田ボール
111,311,411,516a　半導体集積回路装置
112,211,311　第１のＧＮＤベタ層（GROUND PLANE）
113,212,312　第２のＧＮＤベタ層（GROUND PLANE）
114,314　ＧＮＤ－ＢＧＡ
115,315　ＧＮＤ－半田ボール
116,316　第１のＧＮＤ－ＢＧＡ
117,217,317,417　第２の誘電体
118,318　信号ＰＡＤ
119,319,419　受端抵抗
120,320,420　内部回路201　第１の基板
204,504a　第１のコネクタ接続ピン
208,508a　第２のコネクタ接続ピン
205　コネクタ
209　第２の基板
214　ＶＩＡスタブ
213　ＧＮＤ－ＶＩＡ
421　ＤＣカット容量
501　バックプレーン基板
505a,505b　コネクタ
509a　第２の伝送路基板
509b　第３の伝送路基板
510a　第３の信号伝送線路
513a　第４のＶＩＡ
514a　第４の信号伝送線路 101,301,401 substrate
102,202,302,402a, 402b, 502 First signal transmission line
103,203,303,403,503a First VIA
104,216,304,404 First dielectric
105,305,405,512a BGA
106,306,406 Semiconductor PKG
206 Connector signal transmission line
107,210,307,407,506a Second signal transmission line
108,207,308,408,507a Second VIA
109,309,409,511a Third VIA
110,301,410,515a Solder ball
111,311,411,516a Semiconductor integrated circuit device
112,211,311 1st GND solid layer (GROUND PLANE)
113,212,312 2nd GND solid layer (GROUND PLANE)
114,314 GND-BGA
115,315 GND-Solder ball
116,316 First GND-BGA
117,217,317,417 Second dielectric
118,318 Signal PAD
119,319,419 Receiver resistance
120,320,420 Internal circuit 201 First board
204,504a First connector connection pin
208,508a Second connector connection pin
205 connector
209 Second substrate
214 VIA Stub
213 GND-VIA
421 DC cut capacity
501 Backplane board
505a, 505b connector
509a Second transmission line substrate
509b Third transmission line board
510a Third signal transmission line
513a Fourth VIA
514a Fourth signal transmission line

Claims (15)

  1. 　第１の信号伝送経路を備える第１の基板と、
    　前記第１の基板に搭載され、第２の信号伝送経路を備える第２の基板と、
    　前記第２の基板に搭載され、伝送レートが１４Ｇｂｐｓ以上の電気信号が入出力され、内部信号経路を備える半導体集積回路装置と、
    　前記第１の基板と前記第２の基板の間に配置され、前記第１の信号経路と前記第２の信号経路を接続する第１の接続部材と、
    　前記第２の基板と前記半導体集積回路装置の間に配置され、前記第２の信号経路と前記内部信号経路を接続する第２の接続部材と、
    　を有する電気信号伝送装置であって、
    　前記半導体集積回路装置が動作する際に、前記第１及び第２の信号経路に伝送される信号の周波数帯域において、
    　前記第２の信号伝送線路のインピーダンスは、前記第１の信号伝送線路のインピーダンスより２０％以上低く、
    　前記第２の信号伝送線路のインピーダンスは、前記第１または第２の接続部材のインピーダンスに対してプラスマイナス３５％の範囲で一致していることを特徴とする、
    　電気信号伝送装置。     A first substrate comprising a first signal transmission path;
    A second substrate mounted on the first substrate and comprising a second signal transmission path;
    A semiconductor integrated circuit device which is mounted on the second substrate and receives and outputs an electrical signal having a transmission rate of 14 Gbps or more; and an internal signal path;
    A first connecting member disposed between the first substrate and the second substrate and connecting the first signal path and the second signal path;
    A second connecting member disposed between the second substrate and the semiconductor integrated circuit device and connecting the second signal path and the internal signal path;
    An electrical signal transmission device having
    When the semiconductor integrated circuit device operates, in a frequency band of a signal transmitted to the first and second signal paths,
    The impedance of the second signal transmission line is 20% or more lower than the impedance of the first signal transmission line,
    The impedance of the second signal transmission line is in a range of plus or minus 35% with respect to the impedance of the first or second connection member,
    Electrical signal transmission device.
  2. 　前記半導体集積回路装置は情報通信用途の情報処理を行い、
    　前記第１の基板は伝送路基板を構成し、
    　前記第２の基板は前記半導体集積回路装置を格納する半導体パッケージを構成し、
    　前記第１の接続部材はボールグリッドアレイであり、
    　前記第２の接続部材は半田ボールであり、
    　前記伝送される信号の周波数帯域は７ＧＨｚ以上であることを特徴とする、
    　請求項１記載の電気信号伝送装置。     The semiconductor integrated circuit device performs information processing for information communication use,
    The first substrate constitutes a transmission line substrate;
    The second substrate constitutes a semiconductor package storing the semiconductor integrated circuit device;
    The first connecting member is a ball grid array;
    The second connecting member is a solder ball;
    The frequency band of the transmitted signal is 7 GHz or more,
    The electric signal transmission device according to claim 1.
  3. 　前記第２の信号伝送線路のインピーダンスは
    　前記第１の信号伝送線路のインピーダンスより小さく、前記第１及び第２の接続部材のインピーダンスより大きいことを特徴とする、
    　請求項１記載の電気信号伝送装置。     The impedance of the second signal transmission line is smaller than the impedance of the first signal transmission line and larger than the impedances of the first and second connection members,
    The electric signal transmission device according to claim 1.
  4. 　前記半導体集積回路装置が動作する際に、前記第１及び第２の信号経路に伝送される信号の周波数帯域において、
    　前記第２の信号経路のインピーダンスを７５Ω、前記第１の信号経路のインピーダンスを１００Ωとすることを特徴とする、
    　請求項３記載の電気信号伝送装置。     When the semiconductor integrated circuit device operates, in a frequency band of a signal transmitted to the first and second signal paths,
    The impedance of the second signal path is 75Ω, and the impedance of the first signal path is 100Ω,
    The electric signal transmission device according to claim 3.
  5. 　能動もしくは受動素子が形成され、内部信号経路を備える半導体集積回路装置と、
    　第１の信号伝送経路を備える第１の基板と、
    　第２の信号伝送経路を備える第２の基板と、
    　前記第１の基板と前記第２の基板の間に配置され、前記第１の信号経路と前記第２の信号経路を接続する第１の接続部材と、
    　前記第２の基板と前記半導体集積回路装置の間に配置され、前記第２の信号経路と前記内部信号経路を接続する第２の接続部材と、
    　を有する電気信号伝送装置であって、
    　前記能動もしくは受動素子が動作する際に、前記第１及び第２の信号経路に伝送される信号の周波数帯域において、
    　前記第２の信号伝送経路のインピーダンスは、前記第１の信号伝送経路のインピーダンスと前記第１または第２の接続部材のインピーダンスの間の値を取ることを特徴とする、
    　電気信号伝送装置。     A semiconductor integrated circuit device in which active or passive elements are formed and provided with an internal signal path;
    A first substrate comprising a first signal transmission path;
    A second substrate comprising a second signal transmission path;
    A first connecting member disposed between the first substrate and the second substrate and connecting the first signal path and the second signal path;
    A second connecting member disposed between the second substrate and the semiconductor integrated circuit device and connecting the second signal path and the internal signal path;
    An electrical signal transmission device having
    When the active or passive element operates, in the frequency band of the signal transmitted to the first and second signal paths,
    The impedance of the second signal transmission path takes a value between the impedance of the first signal transmission path and the impedance of the first or second connection member,
    Electrical signal transmission device.
  6. 　前記第２の信号伝送経路のインピーダンスは、前記第１の信号伝送経路のインピーダンスよりも、前記第１または第２の接続部材のインピーダンスに近いことを特徴とする、
    　請求項５記載の電気信号伝送装置。     The impedance of the second signal transmission path is closer to the impedance of the first or second connection member than the impedance of the first signal transmission path,
    The electric signal transmission device according to claim 5.
  7. 　前記第２の信号伝送線路のインピーダンスは、前記第１の信号伝送線路のインピーダンスより２０％以上低いことを特徴とする、
    　請求項５記載の電気信号伝送装置。     The impedance of the second signal transmission line is 20% or more lower than the impedance of the first signal transmission line,
    The electric signal transmission device according to claim 5.
  8. 　前記第２の信号伝送線路のインピーダンスは、前記第１または第２の接続部材のインピーダンスに対してプラスマイナス３５％の範囲で一致していることを特徴とする、
    　請求項５記載の電気信号伝送装置。     The impedance of the second signal transmission line is in a range of plus or minus 35% with respect to the impedance of the first or second connection member,
    The electric signal transmission device according to claim 5.
  9. 　前記第１の基板は伝送路基板を構成し、
    　前記第２の基板は前記半導体集積回路装置を格納する半導体パッケージを構成し、
    　前記第１の接続部材はボールグリッドアレイであり、
    　前記第２の接続部材は半田ボールであり、
    　前記信号の周波数帯域は７ＧＨｚ以上であることを特徴とする、
    　請求項５記載の電気信号伝送装置。     The first substrate constitutes a transmission line substrate;
    The second substrate constitutes a semiconductor package storing the semiconductor integrated circuit device;
    The first connecting member is a ball grid array;
    The second connecting member is a solder ball;
    The frequency band of the signal is 7 GHz or more,
    The electric signal transmission device according to claim 5.
  10. 　前記信号伝送線路で伝送される信号の伝送レートは、１４Ｇｂｐｓ以上であり、
    　前記第１の信号伝送線路は差動構成であって、差動インピーダンスは１００Ωであり、
    　前記ボールグリッドアレイの差動インピーダンスは５０～７０Ωであり、
    　前記第２の信号伝送線路は差動構成であって、差動インピーダンスは６０～８０Ωであり、
    　前記半田ボールの差動インピーダンスは５０～７０Ωであることを特徴とする、
    　請求項９記載の電気信号伝送装置。     The transmission rate of the signal transmitted through the signal transmission line is 14 Gbps or more,
    The first signal transmission line has a differential configuration, and a differential impedance is 100Ω,
    The ball grid array has a differential impedance of 50 to 70Ω,
    The second signal transmission line has a differential configuration and a differential impedance of 60 to 80Ω;
    The solder ball has a differential impedance of 50 to 70Ω,
    The electrical signal transmission device according to claim 9.
  11. 　前記信号伝送線路で伝送される信号の伝送レートは、１４Ｇｂｐｓ以上であり、
    　前記第１の信号伝送線路のインピーダンスは５０Ωであり、
    　前記ボールグリッドアレイのインピーダンスは２５～３５Ωであり、
    　前記第２の信号伝送線路のインピーダンスは３０～４０Ωであり、
    　前記半田ボールのインピーダンスは２５～３５Ωであることを特徴とする、
    　請求項９記載の電気信号伝送装置。     The transmission rate of the signal transmitted through the signal transmission line is 14 Gbps or more,
    The impedance of the first signal transmission line is 50Ω,
    The impedance of the ball grid array is 25-35Ω,
    The impedance of the second signal transmission line is 30-40Ω,
    The impedance of the solder ball is 25 to 35Ω,
    The electrical signal transmission device according to claim 9.
  12. 　第１の信号伝送線路と、前記第１の信号伝送線路から信号を伝送するための第１の信号端子、を有する第１の基板と、
    　第２の信号伝送線路と、前記第２の信号伝送線路から信号を伝送するための第２の信号端子、を有する第２の基板と、
    　コネクタ信号伝送線路と、前記コネクタ信号伝送線路の両端にそれぞれ接続される第１および第２のコネクタ端子、を有するコネクタと、を備え、
    　前記第１の信号端子と前記第１のコネクタ端子が接続され、
    　前記第２の信号端子と前記第２のコネクタ端子が接続され、
    　前記コネクタ信号伝送線路のインピーダンスは、前記第１および第２の信号伝送線路のインピーダンスと、前記第１の信号端子と前記第１のコネクタ端子の接続部および前記第２の信号端子と前記第２のコネクタ端子の接続部のインピーダンスの、中間の値に設定される、
    　電気信号伝送装置。     A first substrate having a first signal transmission line and a first signal terminal for transmitting a signal from the first signal transmission line;
    A second substrate having a second signal transmission line and a second signal terminal for transmitting a signal from the second signal transmission line;
    A connector having a connector signal transmission line and first and second connector terminals respectively connected to both ends of the connector signal transmission line;
    The first signal terminal and the first connector terminal are connected;
    The second signal terminal and the second connector terminal are connected;
    The impedance of the connector signal transmission line is the impedance of the first and second signal transmission lines, the connection portion of the first signal terminal and the first connector terminal, the second signal terminal and the second signal terminal. Set to an intermediate value of the impedance of the connector terminal connection
    Electrical signal transmission device.
  13. 　前記第１および第２の信号伝送線路の差動インピーダンスは１００Ωであり、
    　前記第１の信号端子と前記第１のコネクタ端子の接続部、及び、前記第２の信号端子と前記第２のコネクタ端子の接続部の差動インピーダンスは８０～９０Ωであり、
    　前記コネクタ信号伝送線路の差動インピーダンスは８５～９２．５Ωである、
    　請求項１２記載の電気信号伝送装置。     The differential impedance of the first and second signal transmission lines is 100Ω,
    The differential impedance of the connection portion between the first signal terminal and the first connector terminal and the connection portion between the second signal terminal and the second connector terminal is 80 to 90Ω,
    The differential impedance of the connector signal transmission line is 85-92.5Ω,
    The electrical signal transmission device according to claim 12.
  14. 　前記第１の信号端子または前記第１のコネクタ端子は、第１のメインＶＩＡと第１のスタブを備えるＶＩＡであり、
    　前記第１の信号端子がＶＩＡである場合は、前記第１のコネクタ端子は、前記第１のメインＶＩＡに嵌合する第１の接続ピンであり、
    　前記第１のコネクタ端子がＶＩＡである場合は、前記第１の信号端子は、前記第１のメインＶＩＡに嵌合する第１の接続ピンであり、
    　前記第２の信号端子または前記第２のコネクタ端子は、第２のメインＶＩＡと第２のスタブを備えるＶＩＡであり、
    　前記第２の信号端子がＶＩＡである場合は、前記第２のコネクタ端子は、前記第２のメインＶＩＡに嵌合する第２の接続ピンであり、
    　前記第２のコネクタ端子がＶＩＡである場合は、前記第２の信号端子は、前記第２のメインＶＩＡに嵌合する第２の接続ピンである、
    　請求項１２記載の電気信号伝送装置。     The first signal terminal or the first connector terminal is a VIA including a first main VIA and a first stub,
    When the first signal terminal is a VIA, the first connector terminal is a first connection pin that fits into the first main VIA;
    When the first connector terminal is a VIA, the first signal terminal is a first connection pin that fits into the first main VIA;
    The second signal terminal or the second connector terminal is a VIA including a second main VIA and a second stub,
    When the second signal terminal is a VIA, the second connector terminal is a second connection pin that fits into the second main VIA;
    When the second connector terminal is a VIA, the second signal terminal is a second connection pin that fits into the second main VIA.
    The electrical signal transmission device according to claim 12.
  15. 　前記第２の基板に搭載され、第３の信号伝送経路を備える第３の基板と、
    　前記第３の基板に搭載され、伝送レートが１４Ｇｂｐｓ以上の電気信号が入出力され、内部信号経路を備える半導体集積回路装置と、
    　前記第２の基板と前記第３の基板の間に配置され、前記第２の信号経路と前記第３の信号経路を接続する第１の接続部材と、
    　前記第３の基板と前記半導体集積回路装置の間に配置され、前記第３の信号経路と前記内部信号経路を接続する第２の接続部材と、
    　を有し、
    　前記半導体集積回路装置が動作する際に、前記第１及び第２の信号経路に伝送される信号の周波数帯域において、
    　前記第３の信号伝送線路のインピーダンスは、前記第２の信号伝送線路のインピーダンスより２０％以上低く、
    　前記第３の信号伝送線路のインピーダンスは、前記第１または第２の接続部材のインピーダンスに対してプラスマイナス３５％の範囲で一致していることを特徴とする、
    　請求項１２記載の電気信号伝送装置。     A third substrate mounted on the second substrate and comprising a third signal transmission path;
    A semiconductor integrated circuit device that is mounted on the third substrate and that has an internal signal path for inputting and outputting electrical signals having a transmission rate of 14 Gbps or more;
    A first connecting member disposed between the second substrate and the third substrate and connecting the second signal path and the third signal path;
    A second connecting member disposed between the third substrate and the semiconductor integrated circuit device and connecting the third signal path and the internal signal path;
    Have
    When the semiconductor integrated circuit device operates, in a frequency band of a signal transmitted to the first and second signal paths,
    The impedance of the third signal transmission line is 20% or more lower than the impedance of the second signal transmission line,
    The impedance of the third signal transmission line is in a range of plus or minus 35% with respect to the impedance of the first or second connection member,
    The electrical signal transmission device according to claim 12.
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