WO2015132934A1 - 情報処理装置および情報処理方法 - Google Patents

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WO2015132934A1
WO2015132934A1 PCT/JP2014/055804 JP2014055804W WO2015132934A1 WO 2015132934 A1 WO2015132934 A1 WO 2015132934A1 JP 2014055804 W JP2014055804 W JP 2014055804W WO 2015132934 A1 WO2015132934 A1 WO 2015132934A1
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logic
power supply
count value
unit
information processing
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PCT/JP2014/055804
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English (en)
French (fr)
Inventor
敬 飯田
恵一 日下田
高橋　英行
大坂　英樹
植松　裕
正義 柳生
鳥羽　忠信
Original Assignee
株式会社日立製作所
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Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's

Definitions

  • the present invention relates to an information processing apparatus and an information processing method.
  • a CPU that loads a program from the first storage unit to the second storage unit and executes an instruction, and an address in the second storage unit of data to be fetched by the CPU from the second storage unit are fetched.
  • a determination unit that determines whether the error content is a soft error or a hard error, and the determination unit When the error is determined to be a soft error and the data in which the error is detected is the instruction fetch target data, at least the instruction fetch target data indicated by the address stored in the first register is stored in the first memory.
  • An information processing apparatus includes a soft error processing unit that loads data from a storage unit, restores data in the second storage unit, and causes the CPU to re-execute the instruction indicated by the address (for example, a patent) Reference 1).
  • an object of the present invention is to provide a technique capable of determining whether a malfunction of a semiconductor chip is caused by a power supply abnormality or a soft error.
  • an information processing apparatus includes a power supply abnormality detection unit that detects abnormality of a power supply voltage supplied to a logic circuit, a logic abnormality detection unit that detects a logic abnormality of the logic circuit, A counter unit that outputs a count value, and stores the count value output from the counter unit when the power supply voltage abnormality is detected by the power supply abnormality detection unit, and the logic abnormality detection unit detects the logic abnormality.
  • a count value storage unit that stores the count value output from the counter unit.
  • the present invention it can be determined whether the malfunction of the semiconductor chip is due to a power failure or a soft error.
  • FIG. 1 is a diagram illustrating a configuration example of an information processing apparatus according to the first embodiment.
  • the information processing apparatus 10 includes a power supply abnormality detection unit 11, a logic abnormality detection unit 12, a counter unit 13, and a count value storage unit 14.
  • An information processing apparatus 10 illustrated in FIG. 1 is mounted in a semiconductor chip (for example, in an LSI) such as an application specific integrated circuit (ASIC) or a field programmable gate array (FPGA).
  • ASIC application specific integrated circuit
  • FPGA field programmable gate array
  • the power supply abnormality detector 11 detects an abnormality of the power supply voltage supplied to the logic circuit in the semiconductor chip. For example, the power supply abnormality detection unit 11 detects a power supply voltage abnormality when the power supply voltage supplied to the logic circuit exceeds a predetermined threshold. When detecting an abnormality in the power supply voltage supplied to the logic circuit, the power supply abnormality detection unit 11 outputs a power supply abnormality detection signal to the count value storage unit 14.
  • the logic circuit in the semiconductor chip includes, for example, a memory circuit and a CPU core circuit.
  • the logic abnormality detection unit 12 detects a logic abnormality of the logic circuit in the semiconductor chip. For example, the logic abnormality detection unit 12 monitors logic logic inversion (bit inversion) or the like of the logic circuit to detect a logic abnormality in the logic circuit. When detecting a logic circuit abnormality, the logic abnormality detection unit 12 outputs a logic abnormality detection signal to the count value storage unit 14.
  • the logic abnormality detection unit 12 can be realized by, for example, an ECC (Error Correcting Code) circuit or a parity check circuit that detects and corrects a logic error in the logic circuit.
  • the logic abnormality detection unit 12 can be realized by a signal transmission error detection circuit or the like in the signal demodulation of the receiver.
  • the counter unit 13 counts the count value and outputs the counted value to the count value storage unit 14.
  • the count value storage unit 14 stores the count value output from the counter unit 13 when a power supply abnormality is detected by the power supply abnormality detection unit 11. Further, the count value storage unit 14 stores the count value output from the counter unit 13 when a logic abnormality is detected by the logic abnormality detection unit 12. That is, the count value storage unit 14 stores the count value output from the counter unit 13 when the power supply abnormality detection signal is output from the power supply abnormality detection unit 11, and the logic abnormality detection signal is output from the logic abnormality detection unit 12. When output, the count value output from the counter unit 13 is stored.
  • FIG. 2 is a diagram for explaining the operation of the information processing apparatus.
  • “Verr” illustrated in FIG. 2 indicates a power supply abnormality detection signal output from the power supply abnormality detection unit 11.
  • “Lerr” indicates a logic abnormality detection signal output from the logic abnormality detection unit 12.
  • “Count value” indicates a count value output from the counter unit 13.
  • Three right-pointing arrows (horizontal axes) shown in FIG. 2 indicate a time axis.
  • the power supply abnormality detection unit 11 detects a power supply abnormality detection signal (the occurrence of an abnormality in the power supply voltage as indicated by an arrow A1 in FIG. Output flag signal). Further, when a logic abnormality occurs in the logic circuit, the logic abnormality detection unit 12 outputs a logic abnormality detection signal (a flag signal indicating that a logic abnormality has occurred) as indicated by arrows A2a and A2b in FIG.
  • the count value storage unit 14 stores the count value output from the counter unit 13 when the power supply abnormality detection signal is output from the power supply abnormality detection unit 11. For example, when the power supply abnormality detection signal indicated by the arrow A1 is output from the power supply abnormality detection unit 11, the count value output from the counter unit 13 is “t1”. In this case, the count value storage unit 14 stores the count value “t1”.
  • the count value storage unit 14 stores the count value output from the counter unit 13 when the logic abnormality detection signal is output from the logic abnormality detection unit 12. For example, when the logic abnormality detection signal indicated by the arrow A2a is output from the logic abnormality detection unit 12, the count value output from the counter unit 13 is “t2”. In this case, the count value storage unit 14 stores the count value “t2”. Further, when the logic abnormality detection signal indicated by the arrow A2b is output from the logic abnormality detection unit 12, the count value output from the counter unit 13 is “t3”. In this case, the count value storage unit 14 stores the count value “t3”.
  • the malfunction of the logic circuit of the semiconductor chip is caused by the power supply abnormality due to power supply noise or the like, it is considered that the malfunction of the logic circuit and the power supply voltage abnormality occur almost simultaneously. If the malfunction of the logic circuit is caused by a soft error, it is considered that the malfunction of the logic circuit and the power supply voltage abnormality do not occur at the same time. That is, by comparing the count value when the power failure detection signal is output with the count value when the logic failure detection signal is output, the malfunction of the logic circuit is due to power failure or soft error. Can be determined.
  • the difference between the count value when a power supply abnormality is detected and the count value when a logic abnormality is detected is within a predetermined range, a malfunction of the logic circuit and a power supply voltage abnormality occur almost simultaneously. Therefore, it can be determined that the logic abnormality of the logic circuit is caused by the power supply abnormality. Specifically, when the difference between the count values “t1” and “t2” shown in FIG. 2 is within a predetermined range, it can be determined that the logic abnormality indicated by the arrow A2a is caused by the power supply abnormality. .
  • the logic abnormality of the logic circuit is caused by a soft error.
  • the logic abnormality indicated by the arrow A2b in FIG. 2 can be determined to be caused by a soft error because there is no count value “t3” and no power abnormality count value within a predetermined range.
  • the count value stored in the count value storage unit 14 is output to an analysis device (not shown) such as an external personal computer, for example.
  • an electronic device mounted with a semiconductor chip on which the information processing apparatus 10 is mounted is connected to the analysis device via a cable such as USB (Universal Serial Bus) or Ethernet (registered trademark).
  • storage part 14 is connected to the output terminal of the semiconductor chip which mounted the information processing apparatus 10, connectors, such as USB and Ethernet connected with the output terminal by wiring, and the connector.
  • the data is output to the analysis device via a cable such as USB or Ethernet.
  • an electronic device mounted with a semiconductor chip on which the information processing apparatus 10 is mounted may transmit the count value to the analysis device wirelessly.
  • the analysis apparatus displays, for example, the count value when the power supply abnormality is detected and the count value when the logic abnormality is detected, received from the information processing apparatus 10, on the display device.
  • the user can determine whether the malfunction of the semiconductor chip or the electronic device on which the semiconductor chip is mounted is due to a power supply abnormality or a soft error.
  • FIG. 3 is a diagram showing a circuit example of the power supply abnormality detection unit. As illustrated in FIG. 3, the power supply abnormality detection unit 11 includes a comparator 21 and an FF (Flip Flop) 22.
  • FF Flip Flop
  • the power supply voltage supplied to the logic circuit and the threshold voltage Vth are input to the comparator 21.
  • the threshold voltage Vth is, for example, the upper limit value of the power supply voltage.
  • the comparator 21 outputs, for example, an “H state” signal while the power supply voltage exceeds the threshold voltage Vth, and outputs an “L state” signal, for example, when the power supply voltage falls below the threshold voltage Vth. .
  • the comparison result of the comparator 21 and the clock CLK are input to the FF 22.
  • a system clock of a semiconductor chip is used as the clock CLK.
  • the FF22 outputs a one-shot pulse power supply abnormality detection signal in synchronization with the clock CLK. For example, when the power supply voltage exceeds the threshold voltage Vth, the power supply abnormality detection unit 11 outputs one pulse signal (flag signal) as indicated by an arrow A1 in FIG. Does not continue to output pulses even if exceeded. Then, the power supply abnormality detection unit 11 outputs one pulse signal when the power supply voltage becomes equal to or lower than the threshold voltage Vth and the power supply voltage next exceeds the threshold voltage Vth.
  • FIG. 4 is a diagram showing a circuit example of the count value storage unit.
  • FIG. 4 also shows the counter unit 13.
  • the count value storage unit 14 includes registers 31 and 32.
  • the power supply abnormality detection signal output from the power supply abnormality detection unit 11 and the count value output from the counter unit 13 are input to the register 31.
  • the register 31 stores the count value output from the counter unit 13 when the power supply abnormality detection signal is output from the power supply abnormality detection unit 11.
  • the register 32 receives the logic abnormality detection signal output from the logic abnormality detection unit 12 and the count value output from the counter unit 13. When the logic abnormality detection signal is output from the logic abnormality detection unit 12, the register 32 stores the count value output from the counter unit 13.
  • the count values output from one counter unit 13 are input to the registers 31 and 32.
  • the registers 31 and 32 store the generation times of the power supply abnormality detection signal and the logic abnormality detection signal based on the count value that is engraved on the common time axis (for example, on the “count value” time axis in FIG. 2). can do. In other words, it is possible to determine whether the malfunction of the logic circuit is due to a power failure or a soft error by comparing the power failure detection signal and the count value (timing) when the logic failure detection signal is generated. .
  • the count value based on the power abnormality detection signal is stored in the register 31, and the count value based on the logic abnormality detection signal is stored in the register 32. That is, it is determined whether the count value output from the counter unit 13 is based on detection of a logic abnormality by the logic abnormality detection unit 12 or based on detection of an abnormality in the power supply voltage by the power supply abnormality detection unit 11. It is memorized separately. Thereby, it is possible to distinguish whether the count value stored in the count value storage unit 14 is due to the power supply abnormality detection signal or the logic abnormality detection signal. Whether the malfunction of the logic circuit is due to the power supply abnormality or the software It can be determined whether it is due to an error.
  • registers 31 and 32 output the stored count value to the external analysis device, for example, in response to a read request from the external analysis device.
  • the information processing apparatus 10 stores the count value output from the counter unit 13 when the power supply voltage abnormality detection unit 11 detects a power supply voltage abnormality, and the logic abnormality detection unit 12 detects a logic abnormality. When this is done, the count value output from the counter unit 13 is stored. Thus, the user can determine whether the malfunction of the semiconductor chip is due to a power supply abnormality or a soft error.
  • the information processing apparatus 10 is mounted inside the semiconductor chip.
  • the information processing apparatus 10 may be mounted on the substrate separately from the semiconductor chip.
  • the semiconductor chip is provided with a terminal for outputting the power supply voltage supplied to the logic circuit to the outside and a terminal for outputting the logic information of the logic circuit to the outside.
  • the terminal which outputs the power supply voltage of a semiconductor chip and the power supply abnormality detection part 11 are connected, and the terminal which outputs the logic information of a semiconductor chip and the logic abnormality detection part 12 are connected.
  • the threshold voltage Vth input to the comparator 21 in FIG. 3 is the upper limit value of the power supply voltage, but may be the lower limit value of the power supply voltage.
  • the comparator 21 When the input power supply voltage falls below the lower limit value of the power supply voltage, the comparator 21 outputs, for example, an “H state” signal.
  • the comparator 21 may compare the input power supply voltage with the upper limit value and the lower limit value of the power supply voltage. When the input power supply voltage exceeds the upper limit value of the power supply voltage or falls below the lower limit value of the power supply voltage, the comparator 21 outputs, for example, an “H state” signal.
  • Each of the registers 31 and 32 shown in FIG. 4 may store a plurality of count values.
  • FIG. 5 is a diagram illustrating a configuration example of the information processing apparatus according to the second embodiment. 5, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
  • the information processing apparatus 40 has a waveform storage unit 41.
  • the waveform storage unit 41 includes an AD (Analog-to-Digital) conversion unit 42 and a data storage unit 43.
  • the waveform storage unit 41 stores the voltage waveform of the power supply voltage in response to the detection of the power supply voltage abnormality by the power supply abnormality detection unit 11.
  • a power supply voltage supplied to the logic circuit is input to the AD conversion unit 42.
  • the AD conversion unit 42 converts the input power supply voltage into a digital signal and outputs the digital signal to the data storage unit 43.
  • the data storage unit 43 receives the digital signal output from the AD conversion unit 42 and the power supply abnormality detection signal output from the power supply abnormality detection unit 11. When the power supply abnormality detection signal is output from the power supply abnormality detection unit 11, the data storage unit 43 stores the digital signal output from the AD conversion unit 42 before and after the time when the power supply abnormality detection signal is output.
  • the data storage unit 43 outputs the stored digital signal of the power supply voltage to the count value storage unit 14 in response to a read request from the count value storage unit 14.
  • the count value storage unit 14 reads out a digital signal stored in the data storage unit 43 in response to a read request from the external analysis device, and outputs the digital signal to the external analysis device.
  • FIG. 6 is a diagram illustrating a circuit example of the waveform storage unit.
  • FIG. 6 also shows the power supply abnormality detection unit 11.
  • the same components as those in FIG. 6 are identical to those in FIG.
  • the delay circuit 44 of the power supply abnormality detection unit 11 delays the power supply abnormality detection signal output from the FF 22 and outputs it to the data storage unit 43. For example, when the “H state” power supply abnormality detection signal output from the FF 22 is input, the delay circuit 44 outputs the “H state” power supply abnormality detection signal with a predetermined time delay.
  • the delay circuit 44 continues to output the power supply abnormality detection signal thereafter. For example, when the one-shot “H state” pulse is output from the FF 22, the delay circuit 44 continues to output the “H state” signal thereafter.
  • the AD conversion unit 42 includes a MOS (Metal Oxide Semiconductor) transistor M1, resistors R1 to R4, and comparators 42a to 42d.
  • MOS Metal Oxide Semiconductor
  • the power supply voltage supplied to the logic circuit is input to the gate of the MOS transistor M1.
  • the drain of the MOS transistor M1 is connected to resistors R1 to R4 constituting a level shift circuit. Therefore, the drain voltage of the MOS transistor M1 is stepped down and input to the comparators 42a to 42d.
  • the comparators 42a to 42d are input with the power supply voltage stepped down in steps and the common threshold voltage Vth. For example, if the power supply voltage stepped down stepwise is higher than the threshold voltage Vth, the comparators 42a to 42d output an “H state” signal to the data storage unit 43. As a result, the power supply voltages converted into digital signals are output from the comparators 42a to 42d.
  • each of the resistors R1 to R4 and the comparators 42a to 42d of the AD conversion unit 42 is required in a number that makes the power supply voltage discrete.
  • the data storage unit 43 includes FFs 43aa to 43ad, shift registers 43ba to 43bd, and NOR circuits Z1 to Z8.
  • the digital signals output from the comparators 42a to 42d and the clock CLK via the NOR circuits Z1 to Z4 are input to the FFs 43aa to 43ad.
  • the FFs 43aa to 43ad output the digital signal output from the AD conversion unit 42 at the rising timing of the clock CLK.
  • the FFs 43aa to 43ad output a digital signal of the power supply voltage synchronized with the clock CLK.
  • the NOR circuit Z1 to Z4 receives the clock CLK and the power supply abnormality detection signal output from the delay circuit 44 of the power supply abnormality detection unit 11.
  • the NOR circuits Z1 to Z4 output the clock CLK to the FFs 43aa to 43ad.
  • the NOR circuits Z1 to Z4 always output the “L state” signal to the FFs 43aa to 43ad.
  • the NOR circuits Z1 to Z4 stop outputting the clock CLK to the FFs 43aa to 43ad when the power supply abnormality detection signal is output from the delay circuit 44 (when the “H state” signal is output). Accordingly, when the power failure detection signal is output from the delay circuit 44, the FFs 43aa to 43ad stop outputting the digital signal output from the AD conversion unit 42 to the shift registers 43ba to 43bd.
  • the digital signals output from the FFs 43aa to 43ad and the clock CLK via the NOR circuits Z5 to Z8 are input to the shift registers 43ba to 43bd.
  • the shift registers 43ba to 43bd store digital signals for a certain period (the bit length of the shift registers 43ba to 43bd). For example, the shift registers 43ba to 43bd sequentially store the digital signals output from the FFs 43aa to 43ad in synchronization with the clock CLK output from the NOR circuits Z5 to Z8, and sequentially store the most recently stored digital signals. Discard it. Therefore, when the output of the clock CLK from the NOR circuits Z5 to Z8 is stopped, the shift registers 43ba to 43bd store digital signals that are traced back for a certain period from when the output of the clock CLK is stopped.
  • the NOR circuits Z5 to Z8 In the NOR circuits Z5 to Z8, the clock CLK and the power supply abnormality detection signal output from the delay circuit 44 of the power supply abnormality detection unit 11 are input.
  • the NOR circuits Z5 to Z8 When the “L state” signal is output from the delay circuit 44, the NOR circuits Z5 to Z8 output the clock CLK to the shift registers 43ba to 43bd.
  • the NOR circuits Z5 to Z8 always output the “L state” signal to the shift registers 43ba to 43bd when the “H state” signal is output from the delay circuit 44.
  • the NOR circuits Z5 to Z8 stop outputting the clock CLK to the shift registers 43ba to 43bd. To do.
  • the shift registers 43ba to 43bd continue to store the stored digital signal.
  • the delay circuit 44 delays the power supply abnormality detection signal and outputs it to the NOR circuits Z1 to Z8. Accordingly, the shift registers 43ba to 43bd store the digital signal of the power supply voltage before and after the occurrence of the power supply abnormality.
  • the information processing apparatus 40 stores the waveform of the power supply voltage in response to the abnormality detection of the power supply voltage by the power supply abnormality detection unit 11. Thereby, the user can know what kind of power supply noise is generated when a power supply abnormality occurs.
  • the information processing apparatus 40 stores the waveform of the power supply voltage according to the detection of the power supply voltage abnormality by the power supply abnormality detection unit 11, but the power supply voltage is detected according to the detection of the logic abnormality by the logic abnormality detection unit 12.
  • a voltage waveform may be stored.
  • FIG. 7 is a diagram showing a configuration example of the information processing apparatus in the case of storing a power supply voltage waveform in response to detection of a logic abnormality.
  • the information processing apparatus 50 in FIG. 7 is different from the information processing apparatus 40 in FIG.
  • the waveform storage unit 51 stores the voltage waveform of the power supply voltage in response to the detection of the logic abnormality by the logic abnormality detection unit 12.
  • the configuration of the waveform storage unit 51 is the same as that in FIG. 6, and detailed description thereof is omitted.
  • the information processing apparatus 50 stores the waveform of the power supply voltage in response to the detection of the logic abnormality by the logic abnormality detection unit 12. Thereby, the user can know what kind of power supply noise is generated when a logic abnormality occurs.
  • the delay circuit 44 can be omitted.
  • the waveform storage units 41 and 51 store the power supply voltage waveform retroactive for a certain period from when the power supply abnormality is detected or when the logic abnormality is detected.
  • the waveform storage unit 51 in FIG. 7 stores the voltage waveform of the power supply voltage even when the power supply abnormality detection unit 11 detects a power supply abnormality. That is, the waveform storage unit 51 stores the voltage waveform of the power supply voltage when a power supply abnormality is detected or when a logic abnormality of the logic circuit is detected.
  • the power supply abnormality detection unit 11 may be omitted. That is, the information processing apparatus 50 includes a logic abnormality detection unit 12 that detects a logic abnormality of a logic circuit, a counter unit 13 that outputs a count value, and a counter unit 13 that detects a logic abnormality by the logic abnormality detection unit 12.
  • a count value storage unit 14 that stores the output count value and a waveform storage unit 51 that stores a voltage waveform of the power supply voltage supplied to the logic circuit in response to the detection of the logic abnormality by the logic abnormality detection unit 12. May be. This also allows the user to determine whether the malfunction of the semiconductor chip is due to a power failure or a soft error.
  • FIG. 8 is a diagram illustrating a configuration example of an information processing apparatus according to the third embodiment.
  • FIG. 8 shows an electronic device 60. 8, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
  • the electronic device 60 includes two information processing apparatuses 10, a count value synchronization unit 61, and a count value integration unit 62.
  • the two information processing apparatuses 10 may be mounted in one semiconductor chip or may be mounted in separate semiconductor chips.
  • the count value synchronization unit 61 is mounted in the semiconductor chip. Further, when the two information processing devices 10 are mounted in different semiconductor chips, the count value synchronization unit 61 is mounted in one of the semiconductor chips. Further, the count value synchronization unit 61 may be mounted on the substrate separately from the semiconductor chip on which the two information processing devices 10 are mounted. The same applies to the count value integration unit 62.
  • the two information processing apparatuses 10 each have a counter unit 13. Therefore, the count values counted by the counter units 13 of the two information processing apparatuses 10 may not be synchronized. In this case, the timing at which the power failure occurs and the timing at which the logic failure occurs are not counted on the same time axis, so that it is difficult to determine the cause of malfunction due to power failure and soft error. Therefore, the count value synchronization unit 61 synchronizes the count values of the counter units 13 of the two information processing apparatuses 10.
  • the count value synchronization unit 61 outputs a synchronization signal to the two counter units 13 via the count value storage unit 14.
  • the two counter units 13 start counting up from a predetermined count value. For example, the two counter units 13 start counting up from the count value “0”.
  • the count value synchronization unit 61 outputs, for example, a synchronization signal when the electronic device 60 starts operating. Alternatively, the count value synchronization unit 61 may output a synchronization signal during the operation of the electronic device 60. For example, the count value synchronization unit 61 outputs a synchronization signal during the operation of the electronic device 60 in response to an operation instruction from the user.
  • the count value integration unit 62 outputs the count value stored in the count value storage unit 14 to an external analysis device.
  • the count value integration unit 62 is connected to an external output terminal included in the electronic device 60, and when there is a count value read request from an external analyzer connected via the external output terminal, The count value stored in the count value storage unit 14 is read and output to an external analyzer.
  • the count value synchronization unit 61 outputs a synchronization signal to the counter unit 13 of each information processing apparatus 10.
  • the count value synchronization unit 61 outputs a synchronization signal for synchronizing the count value to each of the counter units 13.
  • each of the information processing apparatuses 10 synchronizes the count value, and thus the user determines the cause of malfunction caused by the other information processing apparatuses 10. be able to.
  • FIG. 8 it is assumed that the two information processing apparatuses 10 are connected via a bus. Then, it is assumed that a logic abnormality in the right information processing apparatus 10 occurs due to power supply noise of the left information processing apparatus 10.
  • the arrival time of the synchronization signal from the count value synchronization unit 61 to the two counter units 13 may differ depending on the mounting positions of the count value synchronization unit 61 and the two counter units 13. In this case, even if the count value synchronization unit 61 transmits synchronization signals to the two counter units 13 at the same time, the reception times of the synchronization signals at the two counter units 13 are different, and the count values are shifted.
  • the count value synchronization unit 61 transmits an initial signal to the two counter units 13 and measures the arrival time of the initial signal between the count value synchronization unit 61 and the two counter units 13. Then, the count value synchronization unit 61 transmits the synchronization signal to the two counter units 13 in consideration of the measured arrival times of the two initial signals.
  • the count value synchronization unit 61 in FIG. 8 calculates the count value synchronization unit from the time when the initial signal is transmitted to the left counter unit 13 and the time when the initial signal is received back from the left counter unit 13. The arrival time of the initial signal from 61 to the counter unit 13 on the left side is measured. Further, the count value synchronization unit 61 of FIG. 8 is based on the time when the initial signal is transmitted to the right counter unit 13 and the time when the initial signal is received back from the right counter unit 13. The arrival time of the initial signal from 61 to the counter unit 13 on the right side is measured.
  • the count value synchronization unit 61 quickly outputs the difference between the arrival times of the two measured initial signals and the synchronization signal to the left counter unit 13.
  • the two counter units 13 can simultaneously receive the synchronization signal, and the count values of the two counter units 13 can be synchronized.
  • the count value synchronization unit 61 may transmit initial signals to the plurality of counter units 13 and measure the arrival times of the respective initial signals.
  • the count value synchronization unit 61 may output a synchronization signal to the plurality of counter units 13 in consideration of the plurality of measured arrival times.
  • the count value synchronization unit 61 outputs an initial signal before, for example, synchronizing the count value, and measures the arrival time of the initial signal.
  • FIG. 9 is a diagram illustrating a configuration example of an information processing apparatus according to the fourth embodiment. 9, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
  • the electronic device 70 includes information processing apparatuses 71 and 72, a counter unit 73, and a count value storage unit 74.
  • Each of the information processing devices 71 and 72 has code generation units 71a and 72a.
  • the code generation unit 71a receives the initial signal output from the count value storage unit 74. When the code generation unit 71a receives the initial signal, the code generation unit 71a generates a code and outputs the generated code to the logic abnormality detection unit 12.
  • the code generation unit 72a receives the initial signal output from the count value storage unit 74. When receiving the initial signal, the code generation unit 72a generates a code and outputs the generated code to the logic abnormality detection unit 12.
  • the counter unit 73 counts the count value and outputs the counted value to the count value storage unit 74.
  • the count value storage unit 74 has the same function as the count value storage unit 14 described in FIG. However, the count value storage unit 74 is different in that it receives power supply abnormality detection signals output from the plurality of power supply abnormality detection units 11 and receives logic abnormality detection signals output from the plurality of logic abnormality detection units 12. That is, the count value storage unit 74 centrally stores the occurrence timing of power abnormality in the plurality of information processing devices 71 and 72 and the occurrence timing of logic abnormality in the plurality of information processing devices 71 and 72.
  • the arrival times of the power supply abnormality detection signal and the logic abnormality detection signal output from the information processing devices 71 and 72 to the count value storage unit 74 are different.
  • the count value storage unit 74 is mounted at a position closer to the information processing device 71 than the information processing device 72.
  • the arrival time of the power supply abnormality detection signal and logic abnormality detection signal output from the information processing device 71 to the count value storage unit 74 is the same as that of the power supply abnormality detection signal and logic abnormality detection signal output from the information processing device 72. It becomes shorter than the arrival time to the count value storage unit 74. For this reason, the count value stored in the count value storage unit 74 varies depending on the mounting positions of the information processing devices 71 and 72 and the count value storage unit 74.
  • the count value storage unit 74 transmits an initial signal to the code generation units 71a and 72a.
  • the code generation units 71 a and 72 a receive the initial signal, the code generation units 71 a and 72 a output a pseudo code for detecting a logical abnormality by the logical abnormality detection unit 12 to the logical abnormality detection unit 12.
  • the count value storage unit 74 includes a time at which the code generation units 71a and 72a are instructed to output a code (a time at which the initial signal is output), and a logic abnormality detection signal output from the plurality of logic abnormality detection units 12.
  • the count value output from the counter unit 73 is corrected and stored based on the time at which the signal is received.
  • the count value storage unit 74 outputs the initial signal to the code generation unit 71a, the time from when the logical abnormality detection signal is received from the logical abnormality detection unit 12 of the information processing device 71, the code The difference between the time from the output of the initial signal to the generation unit 72a to the reception of the logic abnormality detection signal from the logic abnormality detection unit 12 of the information processing device 72 is calculated.
  • the count value storage unit 74 stores the count value according to the power supply abnormality detection signal or the logic abnormality detection signal output from the information processing devices 71 and 72
  • the count value storage unit 74 calculates the count value with the later arrival time. The count value of the time difference is subtracted and stored.
  • the difference in arrival time between the voltage abnormality detection signal and the logic abnormality detection signal from the information processing devices 71 and 72 is small, the correction of the count value in the count value storage unit 74 is not necessary. Further, the code generators 71a and 72a are not required.
  • FIG. 10 is a diagram showing an application example of the information processing apparatus of FIG. FIG. 10 shows a semiconductor chip 80.
  • the semiconductor chip 80 has a plurality of CPU core circuits 81 and a plurality of I / O (Input / Output) circuits 82.
  • the semiconductor chip 80 has 16 CPU core circuits 81 and four I / O circuits 82 around it.
  • Each of the plurality of CPU core circuits 81 has an information processing device 81a.
  • the information processing apparatus 81a corresponds to, for example, the information processing apparatus 71 (or information processing apparatus 72) illustrated in FIG. That is, each of the plurality of CPU core circuits 81 has one power supply abnormality detection unit, one code generation unit, and one logic abnormality detection unit.
  • any one of the plurality of I / O circuits 82 has a count management unit 82a.
  • the count management unit 82a corresponds to, for example, the counter unit 73 and the count value storage unit 74 illustrated in FIG.
  • any one of the plurality of I / O circuits 82 includes one counter unit and one count value storage unit.
  • the power supply abnormality detection unit, the logic abnormality detection unit, and the code generation unit provided in each of the plurality of CPU core circuits 81 are connected to the count value storage unit provided in any one of the plurality of I / O circuits 82. Has been. Thereby, the count value storage unit of the count management unit 82a can output the initial signal to the code generation unit provided in each of the plurality of CPU core circuits 81. Further, the power supply abnormality detection unit and the logic abnormality detection unit provided in each of the plurality of CPU core circuits 81 may output a power supply abnormality detection signal and a logic abnormality detection signal to the count value storage unit of the count management unit 82a. it can.
  • Each of the plurality of information processing apparatuses 81a illustrated in FIG. 10 may include the waveform storage unit described with reference to FIGS.
  • the external analysis device can display the potential fluctuation of the semiconductor chip 80 on the display device.
  • the waveform storage unit included in each of the plurality of information processing devices 81a simultaneously stores the power supply voltage waveform. .
  • the power supply voltage waveform in each of the plurality of CPU core circuits 81 is output to an external analysis device.
  • FIG. 11 is a diagram for explaining the potential fluctuation of the semiconductor chip.
  • FIG. 11 shows the semiconductor chip 80 and the CPU core circuit 81 shown in FIG.
  • a voltage waveform 91 shown in FIG. 11 shows a power supply voltage waveform when a power supply abnormality or a logic abnormality is detected in the plurality of CPU core circuits 81 shown in FIG.
  • the analysis device performs Fourier transform on the voltage waveform 91 and calculates the frequency characteristic 92 of the power supply voltage of each of the plurality of CPU core circuits 81.
  • FIG. 11 only four voltage waveforms 91 and frequency characteristics 92 are shown, but there are as many as the number of CPU core circuits 81 (16 in FIG. 11).
  • the analysis device arranges frequency components on the map of the semiconductor chip 80 based on the frequency characteristics 92 and creates a frequency component-specific map 93.
  • the analysis device integrates the created frequency component-specific maps 93 to create a voltage fluctuation amount map 94 of the power supply voltage.
  • one information processing device 71 and 72 share one counter unit 73 and one count value storage unit 74. Thereby, power consumption can be reduced.
  • the shared count value storage unit 74 corrects the arrival times of the voltage abnormality detection signals and the logic abnormality detection signals from the plurality of information processing devices 71 and 72 and stores the count values, so that the malfunction of the semiconductor chip However, it is possible to appropriately determine whether this is due to a power failure or a soft error.
  • the count value is corrected and stored, so that the user may determine a malfunction caused by the other information processing devices 71 and 72. It can.
  • FIG. 9 it is assumed that two information processing apparatuses 71 and 72 are connected via a bus. Then, it is assumed that the logic abnormality of the information processing device 72 has occurred due to power supply noise of the information processing device 71.
  • the corrected count value of the shared counter unit 73 is stored in the shared count value storage unit 14, when the power supply noise of the information processing device 72 occurs.
  • the count value can be compared with the count value when the logic abnormality of the information processing device 71 occurs, and it is determined whether the malfunction of the semiconductor chip is due to a power supply abnormality or a soft error. Can do.
  • FIG. 10 shows an example in which the information processing apparatus 81a is mounted at the center of the CPU core circuit 81, the present invention is not limited to this.
  • FIG. 12 is a diagram showing another implementation example of the power supply abnormality detection unit and the logic abnormality detection unit. 12, the same components as those in FIG. 10 are denoted by the same reference numerals, and the description thereof is omitted.
  • the CPU core circuit 100 shown in FIG. 12 is an enlargement of the CPU core circuit 81.
  • the CPU core circuit 100 has a power supply abnormality detection unit 101a in the central part and a logic abnormality detection unit 101b in the peripheral part.
  • the logic abnormality detection unit 101b may be replaced with, for example, an ECC circuit or a parity check circuit mounted on the CPU core circuit 81. That is, the logical abnormality detection result detected by the ECC circuit or parity check circuit mounted on the CPU core circuit 81 may be output to the count value storage unit 74.
  • control is performed so that the semiconductor chip operates normally when a power supply voltage abnormality is detected or when a logic abnormality is detected.
  • FIG. 13 is a diagram showing a semiconductor chip to which the information processing apparatus according to the fifth embodiment is applied.
  • the semiconductor chip 110 has a plurality of CPU core circuit blocks 111.
  • Each of the plurality of CPU core circuit blocks 111 has a plurality of CPU core circuits. In the example of FIG. 13, there are nine CPU core circuit blocks 111.
  • Each of the plurality of CPU core circuit blocks 111 includes an information processing device 112 and a control unit 113.
  • the information processing apparatus 112 has the same configuration as the information processing apparatus 10 illustrated in FIG. 1, for example.
  • Each of the plurality of CPU core circuit blocks 111 individually has a power supply unit and a clock supply unit. That is, the power supplies and clocks of the plurality of CPU core circuit blocks 111 are independent.
  • FIG. 14 is a diagram showing a configuration example of a CPU core circuit block.
  • the CPU core circuit block 111 includes an information processing device 112, a control unit 113, a power supply unit 121, and a clock supply unit 122.
  • the control unit 113 receives the count value stored in the count value storage unit included in the information processing apparatus 112. Based on the input count value, the control unit 113 determines whether the malfunction of the CPU core circuit block 111 is due to a power supply abnormality or a soft error.
  • the malfunction is determined by determining whether a difference between a count value when a power supply abnormality is detected and a count value when a logic abnormality is detected is within a predetermined range. It can be done depending on whether or not it is inside. Specifically, when the difference between the count value when the power supply abnormality is detected and the count value when the logic abnormality is detected is within a predetermined range, the control unit 113 controls the CPU core circuit block 111. It can be determined that the malfunction is due to power supply abnormality.
  • control unit 113 determines that the malfunction of the CPU core circuit block 111 is soft. Can be determined to be due to an error.
  • the control unit 113 controls the power supply unit 121 and the clock supply unit 122 to change the power supply voltage and the clock frequency. .
  • the control unit 113 instructs the power supply unit 121 to increase the power supply voltage by “1%”, and the clock supply unit 122 is instructed to set the clock frequency to “1 ⁇ 2”.
  • control unit 113 does not operate the CPU core circuit block 111 even if the power supply voltage and the clock frequency are changed a predetermined number of times, or the CPU core circuit block 111 is restarted a predetermined number of times. If a malfunction of the CPU core circuit block 111 occurs, a stop signal for stopping the operation of the CPU core circuit block 111 is output. This is because the CPU circuit block 111 in which the malfunction occurs causes the influence of the malfunction to other CPU circuit blocks 111 to be prevented.
  • the control unit 113 when it is determined that the malfunction of the CPU core circuit block 111 is due to a soft error, the control unit 113 outputs a restart signal for restarting the CPU core circuit block 111. This is because the CPU core circuit block 111 may eliminate a malfunction by restarting in the case of a soft error.
  • the power supply unit 121 changes the power supply voltage supplied to the CPU core circuit block 111 under the control of the control unit 113.
  • the power supply unit 121 receives the reference voltage Vref, and the power supply unit 121 boosts the reference voltage Vref to change the power supply voltage.
  • the clock supply unit 122 changes the frequency of the clock supplied to the CPU core circuit block 111 according to the control of the control unit 113.
  • the reference clock CLKref is input to the clock supply unit 122, and the clock supply unit 122 divides the reference clock CLKref to change the clock.
  • FIG. 15 is a flowchart showing an operation example of the control unit. For example, when power is supplied to the semiconductor chip 110, the control unit 113 executes the flowchart shown in FIG.
  • the control unit 113 reads the count value stored in the count value storage unit of the information processing apparatus 112, and determines the cause of malfunction of the CPU core circuit block 111 from the read count value (step S1).
  • step S3 determines that the cause of malfunction of the CPU core circuit block 111 is a soft error
  • step S4 determines that the cause of malfunction of the CPU core circuit block 111 is power supply noise
  • step S5 determines that a predetermined number of clock down controls and power supply voltage boosting control have been performed, or if it is determined that the CPU core circuit block 111 has been restarted a predetermined number of times
  • step S3 the control unit 113 determines in step S2 that the cause of malfunction of the CPU core circuit block 111 is a soft error
  • the control unit 113 outputs a restart signal for restarting the CPU core circuit block 111 (step S3).
  • the CPU core circuit block 111 restarts.
  • control unit 113 determines in step S2 that the cause of malfunction of the CPU core circuit block 111 is power supply noise, the control unit 113 instructs the power supply unit 121 to boost the power supply voltage, and also instructs the clock supply unit 122. Then, it instructs to output a clock that has been clocked down (step S4). As a result, the power supply unit 121 outputs the boosted power supply voltage to the CPU core circuit block 111, and the clock supply unit 122 outputs the clock down to the CPU core circuit block 111.
  • step S5 When determining in step S2 that the power supply voltage boosting control and clock down control have been performed a predetermined number of times, or when determining that the CPU core circuit block 111 has been restarted a predetermined number of times, A stop signal for stopping the operation of the circuit block 111 is output (step S5). For example, when the process of step S3 is performed a predetermined number of times, or when the process of step S4 is performed a predetermined number of times, the control unit 113 outputs a stop signal. Thereby, the CPU core circuit block 111 stops the operation.
  • the control unit 113 determines whether or not the CPU core circuit block 111 is malfunctioning (step S6). For example, the control unit 113 can read the count value stored in the count value storage unit of the information processing apparatus 112 and determine whether the CPU core circuit block 111 is malfunctioning. If the control unit 113 determines that there is no malfunction, the control unit 113 ends the process. If the control unit 133 determines that there is a malfunction, the control unit 133 proceeds to the process of step S2. That is, when it is determined that there is a malfunction in step S6, the control unit 113 outputs a restart signal again (step S3), or performs clock down and power supply voltage control (step S4). Alternatively, the control unit 133 performs circuit stop control (step S5).
  • control unit 113 determines the cause of the malfunction of the CPU core circuit block 111 and controls the power supply voltage and clock supplied to the CPU core circuit block 111. Thereby, for example, even if a malfunction occurs after a product on which the semiconductor chip 110 is mounted enters the field, the user does not have to take measures against the malfunction at the field destination.
  • each processing unit of the flowchart shown in FIG. 15 is divided according to the main processing contents in order to make the processing of the control unit 113 easy to understand.
  • the present invention is not limited by the way of dividing the processing unit or the name.
  • the processing of the control unit 113 can be divided into more processing units according to the processing content. Moreover, it can also divide
  • the information processing apparatus does not include the counter unit and the count value storage unit, and the external analysis apparatus includes these functions.
  • FIG. 16 is a diagram illustrating a configuration example of an information processing device according to the sixth embodiment. 16, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 16, the analysis device 132 is shown.
  • the information processing apparatus 131 does not have the counter unit 13 and the count value 14 as compared with the information processing apparatus 10 of FIG.
  • the analysis device 132 has the functions of the counter unit 13 and the count value 14.
  • the power failure detection signal output from the power failure detection unit 11 is output to the external analysis device 132. Further, the logic abnormality detection signal output from the logic abnormality detection unit 12 is output to the external analysis device 132.
  • the information processing device 131 is mounted, for example, in a semiconductor chip.
  • the semiconductor chip on which the information processing device 131 is mounted is mounted on a substrate, for example, and the information processing device 131 and the analysis device 132 are connected in a probable test pattern on the substrate.
  • the analysis device 132 includes a counter unit 132a that counts a count value.
  • the analysis device 132 includes a count value storage unit 132b that stores the count value output from the counter unit 132a.
  • the count value storage unit 132b receives the power supply abnormality detection signal from the power supply abnormality detection unit 11
  • the count value storage unit 132b stores the count value output from the counter unit 132a.
  • the count value storage unit 132b stores the count value output from the counter unit 132a.
  • FIG. 17 is a diagram showing an example of a screen displayed on the display device of the analysis device.
  • the display device of the analysis device 132 displays a count value 141 when a power supply abnormality is detected and a count value 142 when a logic abnormality is detected.
  • the display device of the analysis device 132 displays an event 143 indicating whether the count values 141 and 142 are based on detection of power supply abnormality or logic abnormality.
  • the display device of the analysis device 132 displays position information 144 indicating which event value 143 has occurred in which part (for example, which CPU core circuit) of which semiconductor chip the count values 141 and 142 and the event 143 are displayed.
  • the information processing apparatus 131 outputs the power supply abnormality detection signal and the logic abnormality detection signal to the external analysis device 132 that stores the count value when the power supply abnormality detection signal and the logic abnormality detection signal are input.
  • the user can determine whether the malfunction of the semiconductor chip is due to a power supply abnormality or a soft error.
  • the user can determine from the count values 141 and 142 and the event 143 on the screen 140 whether the malfunction of the semiconductor chip is due to a power supply abnormality or a soft error. Further, it is possible to determine in which part (for example, which CPU core circuit) of which semiconductor chip the malfunction has occurred based on the position information 144.
  • the output form of the count value is not limited to the display by the display device.
  • the count value may be output by voice or the like.
  • 10 Information processing device
  • 11 Power supply abnormality detection unit
  • 12 Logic abnormality detection unit
  • 13 Counter unit
  • 14 Count value storage unit
  • 21 Comparison unit
  • 22 FF, 31, 32: Register.

Landscapes

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Abstract

　半導体チップの誤動作が、電源異常による誤動作であるか、ソフトエラーによる誤動作であるかを判断することができる。　電源異常検出部１１は、論理回路に供給される電源電圧の異常を検出する。論理異常検出部１２は、論理回路の論理異常を検出する。カウンタ部１３は、カウント値を出力する。カウント値記憶部１４は、電源異常検出部１１によって電源電圧の異常が検出されたとき、カウンタ部１３から出力されたカウント値を記憶し、また論理異常検出部１２によって論理異常が検出されたとき、カウンタ部１３から出力されたカウント値を記憶する。

Description

情報処理装置および情報処理方法
　本発明は、情報処理装置および情報処理方法に関するものである。
　近年、ＬＳＩ（Large Scale Integrated circuit）の微細化、高速化に伴いＬＳＩが誤動作する事例が散見されている。この原因としては、回路が不可逆的に破壊されたハードエラー、中性子線の照射によるソフトエラー、ＬＳＩ動作時に発生する電源ノイズ、または信号ノイズなどによるノイズ起因がある。
　なお、従来、第１記憶部から第２記憶部へとプログラムをロードして命令を実行するＣＰＵと、ＣＰＵによる前記第２記憶部からの命令フェッチの対象データの前記第２記憶部におけるアドレスを格納する第１レジスタと、ＣＰＵによる前記第２記憶部からの命令フェッチ又はオペランドフェッチの対象データのエラーを検出するエラー検出部と、前記エラー検出部によりエラーが検出されると、前記第１レジスタのアドレスをホールドし、当該第１レジスタに格納されたアドレスで示される命令をＣＰＵに再実行させる再実行部と、前記再実行部によりＣＰＵにおいて命令が再実行された結果、再度エラーが検出されたときに、エラー内容がソフトエラー又はハードエラーのいずれであるかを判定する判定部と、前記判定部によりエラー内容がソフトエラーと判定され、かつ、エラーが検出されたデータが命令フェッチの対象データであったとき、少なくとも前記第１レジスタに格納されたアドレスで示される命令フェッチの対象データを前記第１記憶部からロードして前記第２記憶部のデータを修復し、当該アドレスで示される命令をＣＰＵにさらに再実行させるソフトエラー処理部と、を備えた情報処理装置が提案されている（例えば、特許文献１参照）。
国際公開番号ＷＯ２０１０／１０９６３１
　ところで、例えば、上記のようなＬＳＩを搭載した製品が、フィールド上で誤動作を起こした場合、その誤動作の原因を特定する必要がある。
　しかし、ＬＳＩの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することは困難であるという問題がある。
　例えば、電源ノイズ等の電源異常による誤動作およびソフトエラーによる誤動作は、再現しにくい間欠的な事象であるため、ＬＳＩの誤動作の原因が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することは困難である。
　そこで本発明は、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる技術を提供することを目的とする。
　本願は、上記課題の少なくとも一部を解決する手段を複数含んでいるが、その例を挙げるならば、以下の通りである。上記課題を解決すべく、本発明に係る情報処理装置は、論理回路に供給される電源電圧の異常を検出する電源異常検出部と、前記論理回路の論理異常を検出する論理異常検出部と、カウント値を出力するカウンタ部と、前記電源異常検出部によって前記電源電圧の異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶し、前記論理異常検出部によって前記論理異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶するカウント値記憶部と、を有する。
　本発明によれば、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。
　上記した以外の課題、構成、および効果は、以下の実施形態の説明により明らかにされる。
第１の実施形態に係る情報処理装置の構成例を示した図である。 情報処理装置の動作を説明する図である。 電源異常検出部の回路例を示した図である。 カウント値記憶部の回路例を示した図である。 第２の実施の形態に係る情報処理装置の構成例を示した図である。 波形記憶部の回路例を示した図である。 論理異常の検出に応じて、電源電圧の波形を記憶する場合の情報処理装置の構成例を示した図である。 第３の実施形態に係る情報処理装置の構成例を示した図である。 第４の実施形態に係る情報処理装置の構成例を示した図である。 図９の情報処理装置の適用例を示した図である。 半導体チップの電位変動を説明する図である。 電源異常検出部および論理異常検出部の他の実装例を示した図である。 第５の実施の形態に係る情報処理装置が適用された半導体チップを示した図である。 ＣＰＵコア回路ブロックの構成例を示した図である。 制御部の動作例を示したフローチャートである。 第６の実施の形態に係る情報処理装置の構成例を示した図である。 解析装置の表示装置に表示される画面例を示した図である。
　［第１の実施の形態］
　図１は、第１の実施形態に係る情報処理装置の構成例を示した図である。図１に示すように、情報処理装置１０は、電源異常検出部１１と、論理異常検出部１２と、カウンタ部１３と、カウント値記憶部１４とを有している。図１に示す情報処理装置１０は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）などの半導体チップ内（例えば、ＬＳＩ内）に実装される。
　電源異常検出部１１は、半導体チップ内の論理回路に供給される電源電圧の異常を検出する。例えば、電源異常検出部１１は、論理回路に供給される電源電圧が所定の閾値より大きくなった場合、電源電圧の異常を検出する。電源異常検出部１１は、論理回路に供給される電源電圧の異常を検出すると、電源異常検出信号をカウント値記憶部１４に出力する。なお、半導体チップ内の論理回路には、例えば、メモリ回路やＣＰＵコア回路などがある。
　論理異常検出部１２は、半導体チップ内の論理回路の論理異常を検出する。例えば、論理異常検出部１２は、論理回路の論理情報の反転（ビット反転）などを監視して、論理回路の論理異常を検出する。論理異常検出部１２は、論理回路の異常を検出すると、論理異常検出信号をカウント値記憶部１４に出力する。
　論理異常検出部１２は、例えば、論理回路の論理の誤りを検出して訂正するＥＣＣ（Error Correcting Code）回路やパリティチェック回路などで実現することができる。または、論理異常検出部１２は、レシーバの信号復調における信号伝送誤り検出回路などで実現することができる。
　カウンタ部１３は、カウント値をカウントし、カウントしているカウント値をカウント値記憶部１４に出力する。
　カウント値記憶部１４は、電源異常検出部１１によって電源異常が検出されたとき、カウンタ部１３から出力されているカウント値を記憶する。また、カウント値記憶部１４は、論理異常検出部１２によって論理異常が検出されたとき、カウンタ部１３から出力されているカウント値を記憶する。すなわち、カウント値記憶部１４は、電源異常検出部１１から電源異常検出信号が出力されたとき、カウンタ部１３から出力されているカウント値を記憶し、論理異常検出部１２から論理異常検出信号が出力されたとき、カウンタ部１３から出力されているカウント値を記憶する。
　図２は、情報処理装置の動作を説明する図である。図２に示す「Ｖｅｒｒ」は、電源異常検出部１１から出力される電源異常検出信号を示している。「Ｌｅｒｒ」は、論理異常検出部１２から出力される論理異常検出信号を示している。「カウント値」は、カウンタ部１３から出力されるカウント値を示している。図２に示す３つの右方向矢印（横軸）は、時間軸を示している。
　電源異常検出部１１は、半導体チップ内の論理回路に供給されている電源電圧に異常が発生すると、図２の矢印Ａ１に示すような、電源異常検出信号（電源電圧に異常が発生したことを示すフラグ信号）を出力する。また、論理異常検出部１２は、論理回路に論理異常が発生すると、図２の矢印Ａ２ａ，Ａ２ｂに示すような、論理異常検出信号（論理異常が発生したことを示すフラグ信号）を出力する。
　カウント値記憶部１４は、電源異常検出部１１から電源異常検出信号が出力されると、カウンタ部１３から出力されているカウント値を記憶する。例えば、矢印Ａ１に示す電源異常検出信号が、電源異常検出部１１から出力されたとき、カウンタ部１３から出力されているカウント値が「ｔ１」であったとする。この場合、カウント値記憶部１４は、カウント値「ｔ１」を記憶する。
　また、カウント値記憶部１４は、論理異常検出部１２から論理異常検出信号が出力されると、カウンタ部１３から出力されているカウント値を記憶する。例えば、矢印Ａ２ａに示す論理異常検出信号が、論理異常検出部１２から出力されたとき、カウンタ部１３から出力されているカウント値が「ｔ２」であったとする。この場合、カウント値記憶部１４は、カウント値「ｔ２」を記憶する。また、矢印Ａ２ｂに示す論理異常検出信号が、論理異常検出部１２から出力されたとき、カウンタ部１３から出力されているカウント値が「ｔ３」であったとする。この場合、カウント値記憶部１４は、カウント値「ｔ３」を記憶する。
　ここで、半導体チップの論理回路の誤動作が、電源ノイズなどによる電源異常に起因するものであれば、論理回路の誤動作と電源電圧異常とがほぼ同時に発生すると考えられる。また、論理回路の誤動作が、ソフトエラーに起因するものであれば、論理回路の誤動作と電源電圧異常とは同時に発生しないと考えられる。すなわち、電源異常検出信号が出力されたときのカウント値と、論理異常検出信号が出力されたときのカウント値とを比較することによって、論理回路の誤動作が、電源異常によるものか、またはソフトエラーによるものか判断することができる。
　例えば、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値との差が、所定の範囲内にある場合、論理回路の誤動作と電源電圧異常とがほぼ同時に発生していると考えられ、論理回路の論理異常は、電源異常によって生じたものであると判断することができる。具体的には、図２に示すカウント値「ｔ１」，「ｔ２」の差が、所定の範囲内にある場合、矢印Ａ２ａに示す論理異常は、電源異常に起因するものと判断することができる。
　一方、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値との差が、所定の範囲内にない場合、論理回路の誤動作と電源電圧異常とがほぼ同時に発生していないと考えられ、論理回路の論理異常は、ソフトエラーによって生じたものであると判断することができる。具体的には、図２の矢印Ａ２ｂに示す論理異常は、カウント値「ｔ３」と、所定の範囲内にある電源異常のカウント値がないため、ソフトエラーによるものと判断することができる。
　なお、カウント値記憶部１４に記憶されたカウント値は、例えば、外部のパーソナルコンピュータなどの解析装置（図示略）に出力される。例えば、情報処理装置１０を実装した半導体チップを搭載した電子機器は、ＵＳＢ（Universal Serial Bus）やイーサネット（登録商標）などのケーブルを介して、解析装置に接続される。そして、カウント値記憶部１４に記憶されたカウント値は、情報処理装置１０を実装した半導体チップの出力端子、その出力端子と配線によって接続されたＵＳＢやイーサネットなどのコネクタ、およびそのコネクタに接続されたＵＳＢやイーサネットなどのケーブルを介して、解析装置に出力される。また、情報処理装置１０を実装した半導体チップを搭載した電子機器は、無線によって、解析装置にカウント値を送信してもよい。
　解析装置は、例えば、情報処理装置１０から受信した、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値とを表示装置に表示する。これにより、ユーザは、半導体チップ、または半導体チップを搭載した電子機器の誤動作が、電源異常によるものか、ソフトエラーによるものかを判断することができる。
　図３は、電源異常検出部の回路例を示した図である。図３に示すように、電源異常検出部１１は、比較器２１およびＦＦ（Flip Flop）２２を有している。
　比較器２１には、論理回路に供給されている電源電圧と、閾値電圧Ｖｔｈとが入力される。閾値電圧Ｖｔｈは、例えば、電源電圧の上限値である。比較器２１は、電源電圧が閾値電圧Ｖｔｈを超えている間、例えば、「Ｈ状態」の信号を出力し、電源電圧が閾値電圧Ｖｔｈ以下になると、例えば、「Ｌ状態」の信号を出力する。
　ＦＦ２２には、比較器２１の比較結果とクロックＣＬＫとが入力される。クロックＣＬＫには、例えば、半導体チップのシステムクロックを用いる。
　ＦＦ２２は、クロックＣＬＫに同期して、ワンショットパルスの電源異常検出信号を出力する。例えば、電源異常検出部１１は、電源電圧が閾値電圧Ｖｔｈを超えると、図２の矢印Ａ１に示すような、１つのパルス信号（フラグ信号）を出力し、その後も電源電圧が閾値電圧Ｖｔｈを超えていても、パルスを出力し続けない。そして、電源異常検出部１１は、電源電圧が閾値電圧Ｖｔｈ以下になり、次に電源電圧が閾値電圧Ｖｔｈを超えると、１つのパルス信号を出力する。
　図４は、カウント値記憶部の回路例を示した図である。図４には、カウンタ部１３も示してある。図４に示すように、カウント値記憶部１４は、レジスタ３１，３２を有している。
　レジスタ３１には、電源異常検出部１１から出力される電源異常検出信号と、カウンタ部１３から出力されるカウント値とが入力される。レジスタ３１は、電源異常検出部１１から電源異常検出信号が出力されると、カウンタ部１３から出力されているカウント値を記憶する。
　レジスタ３２には、論理異常検出部１２から出力される論理異常検出信号と、カウンタ部１３から出力されるカウント値とが入力される。レジスタ３２は、論理異常検出部１２から論理異常検出信号が出力されると、カウンタ部１３から出力されているカウント値を記憶する。
　レジスタ３１，３２には、１つのカウンタ部１３から出力されるカウント値が入力される。これにより、レジスタ３１，３２は、共通の時間軸上（例えば、図２の「カウント値」の時間軸上）で刻まれるカウント値によって、電源異常検出信号および論理異常検出信号の発生時刻を記憶することができる。つまり、論理回路の誤動作は、電源異常検出信号および論理異常検出信号が発生したときのカウント値（タイミング）を比較することにより、電源異常によるものか、ソフトエラーによるものかを判断することができる。
　電源異常検出信号によるカウント値は、レジスタ３１に記憶され、論理異常検出信号によるカウント値は、レジスタ３２に記憶される。すなわち、カウンタ部１３から出力されるカウント値は、論理異常検出部１２による論理異常の検出に基づくものであるか、また電源異常検出部１１による電源電圧の異常検出に基づくものであるかを区別して記憶される。これにより、カウント値記憶部１４に記憶されたカウント値は、電源異常検出信号によるものかまたは論理異常検出信号によるものか区別することができ、論理回路の誤動作が、電源異常によるものか、ソフトエラーによるものかを判断することができる。
　なお、レジスタ３１，３２は、例えば、外部の解析装置からの読み出し要求に応じて、記憶しているカウント値を、外部の解析装置に出力する。
　このように、情報処理装置１０は、電源異常検出部１１によって電源電圧の異常が検出されたとき、カウンタ部１３から出力されたカウント値を記憶し、また論理異常検出部１２によって論理異常が検出されたとき、カウンタ部１３から出力されたカウント値を記憶する。これにより、ユーザは、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。
　また、半導体チップの誤動作原因を判断することができるので、半導体チップの再設計が容易となる。
　なお、上記では、情報処理装置１０は、半導体チップ内部に実装されるとしたが、半導体チップとは別に基板上に実装してもよい。この場合、半導体チップには、論理回路に供給されている電源電圧を外部に出力する端子と、論理回路の論理情報を外部に出力する端子とを設ける。そして、半導体チップの電源電圧を出力する端子と、電源異常検出部１１とを接続し、半導体チップの論理情報を出力する端子と、論理異常検出部１２とを接続する。
　また、図３の比較器２１に入力される閾値電圧Ｖｔｈは、電源電圧の上限値としたが、電源電圧の下限値であってもよい。比較器２１は、入力される電源電圧が、電源電圧の下限値を下回ると、例えば、「Ｈ状態」の信号を出力する。また、比較器２１は、入力される電源電圧と、電源電圧の上限値および下限値とを比較してもよい。比較器２１は、入力される電源電圧が、電源電圧の上限値を超えた場合、または、電源電圧の下限値を下回った場合、例えば、「Ｈ状態」の信号を出力する。
　また、図４に示したレジスタ３１，３２のそれぞれは、複数のカウント値を記憶してもよい。
　［第２の実施の形態］
　第２の実施の形態では、電源異常または論理異常が発生したとき、電源電圧の波形を記憶する。
　図５は、第２の実施の形態に係る情報処理装置の構成例を示した図である。図５において、図１と同じものには同じ符号を付し、その説明を省略する。
　図５に示すように、情報処理装置４０は、波形記憶部４１を有している。波形記憶部４１は、ＡＤ（Analog to Digital）変換部４２と、データ記憶部４３とを有している。波形記憶部４１は、電源異常検出部１１による電源電圧の異常検出に応じて、電源電圧の電圧波形を記憶する。
　ＡＤ変換部４２には、論理回路に供給されている電源電圧が入力される。ＡＤ変換部４２は、入力される電源電圧をデジタル信号に変換し、データ記憶部４３に出力する。
　データ記憶部４３には、ＡＤ変換部４２から出力されるデジタル信号と、電源異常検出部１１から出力される電源異常検出信号とが入力される。データ記憶部４３は、電源異常検出部１１から電源異常検出信号が出力されると、電源異常検出信号が出力された時間の前後における、ＡＤ変換部４２から出力されたデジタル信号を記憶する。
　データ記憶部４３は、カウント値記憶部１４からの読み出し要求に応じて、記憶していた電源電圧のデジタル信号を、カウント値記憶部１４へ出力する。なお、カウント値記憶部１４は、外部の解析装置からの読み出し要求に応じて、データ記憶部４３に記憶されているデジタル信号を読み出し、外部の解析装置へ出力する。
　図６は、波形記憶部の回路例を示した図である。図６には、電源異常検出部１１も示してある。図６に示す電源異常検出部１１において、図３と同じものには同じ符号を付し、その説明を省略する。
　電源異常検出部１１の遅延回路４４は、ＦＦ２２から出力される電源異常検出信号を遅延して、データ記憶部４３に出力する。例えば、遅延回路４４は、ＦＦ２２から出力された「Ｈ状態」の電源異常検出信号が入力されると、その入力から所定時間遅れて、「Ｈ状態」の電源異常検出信号を出力する。
　遅延回路４４は、ＦＦ２２から電源異常検出信号が出力されると、その後も電源異常検出信号を出力し続ける。例えば、遅延回路４４は、ＦＦ２２からワンショットの「Ｈ状態」のパルスが出力されると、その後も「Ｈ状態」の信号を出力し続ける。
　ＡＤ変換部４２は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタＭ１と、抵抗Ｒ１～Ｒ４と、比較器４２ａ～４２ｄとを有している。
　ＭＯＳトランジスタＭ１のゲートには、論理回路に供給されている電源電圧が入力される。ＭＯＳトランジスタＭ１のドレインは、レベルシフト回路を構成している抵抗Ｒ１～Ｒ４に接続されている。従って、ＭＯＳトランジスタＭ１のドレイン電圧は、段階的に降圧されて、比較器４２ａ～４２ｄに入力される。
　比較器４２ａ～４２ｄには、段階的に降圧された電源電圧と、共通の閾値電圧Ｖｔｈとが入力される。比較器４２ａ～４２ｄは、例えば、段階的に降圧された電源電圧が、閾値電圧Ｖｔｈより大きければ、「Ｈ状態」の信号をデータ記憶部４３に出力する。これにより、比較器４２ａ～４２ｄからは、デジタル信号に変換された電源電圧が出力される。
　なお、ＡＤ変換部４２の抵抗Ｒ１～Ｒ４および比較器４２ａ～４２ｄのそれぞれは、電源電圧を離散化する数だけ必要となる。
　データ記憶部４３は、ＦＦ４３ａａ～４３ａｄと、シフトレジスタ４３ｂａ～４３ｂｄと、ＮＯＲ回路Ｚ１～Ｚ８とを有している。
　ＦＦ４３ａａ～４３ａｄには、比較器４２ａ～４２ｄから出力されるデジタル信号と、ＮＯＲ回路Ｚ１～Ｚ４を介したクロックＣＬＫとが入力される。ＦＦ４３ａａ～４３ａｄは、例えば、クロックＣＬＫの立ち上がりのタイミングで、ＡＤ変換部４２から出力されるデジタル信号を出力する。これにより、ＦＦ４３ａａ～４３ａｄからは、クロックＣＬＫに同期した、電源電圧のデジタル信号が出力される。
　ＮＯＲ回路Ｚ１～Ｚ４には、クロックＣＬＫと、電源異常検出部１１の遅延回路４４から出力される電源異常検出信号とが入力される。ＮＯＲ回路Ｚ１～Ｚ４は、遅延回路４４から「Ｌ状態」の信号が出力されているとき、クロックＣＬＫをＦＦ４３ａａ～４３ａｄに出力する。また、ＮＯＲ回路Ｚ１～Ｚ４は、遅延回路４４から「Ｈ状態」の信号が出力されているとき、常に「Ｌ状態」の信号をＦＦ４３ａａ～４３ａｄに出力する。
　すなわち、ＮＯＲ回路Ｚ１～Ｚ４は、遅延回路４４から、電源異常検出信号が出力されると（「Ｈ状態」の信号が出力されると）、クロックＣＬＫのＦＦ４３ａａ～４３ａｄへの出力を停止する。これにより、ＦＦ４３ａａ～４３ａｄは、遅延回路４４から、電源異常検出信号が出力されると、ＡＤ変換部４２から出力されるデジタル信号の、シフトレジスタ４３ｂａ～４３ｂｄへの出力を停止する。
　シフトレジスタ４３ｂａ～４３ｂｄには、ＦＦ４３ａａ～４３ａｄから出力されるデジタル信号と、ＮＯＲ回路Ｚ５～Ｚ８を介したクロックＣＬＫとが入力される。
　シフトレジスタ４３ｂａ～４３ｂｄは、一定期間（シフトレジスタ４３ｂａ～４３ｂｄのビット長分）のデジタル信号を記憶する。例えば、シフトレジスタ４３ｂａ～４３ｂｄは、ＮＯＲ回路Ｚ５～Ｚ８から出力されるクロックＣＬＫに同期して、ＦＦ４３ａａ～４３ａｄから出力されるデジタル信号を順次記憶していき、最も過去に記憶したデジタル信号を順次破棄していく。従って、ＮＯＲ回路Ｚ５～Ｚ８からのクロックＣＬＫの出力が停止されると、シフトレジスタ４３ｂａ～４３ｂｄには、クロックＣＬＫの出力が停止されたたときから一定期間遡ったデジタル信号が保存される。
　ＮＯＲ回路Ｚ５～Ｚ８には、クロックＣＬＫと、電源異常検出部１１の遅延回路４４から出力される電源異常検出信号とが入力される。ＮＯＲ回路Ｚ５～Ｚ８は、遅延回路４４から「Ｌ状態」の信号が出力されているとき、クロックＣＬＫをシフトレジスタ４３ｂａ～４３ｂｄに出力する。また、ＮＯＲ回路Ｚ５～Ｚ８は、遅延回路４４から「Ｈ状態」の信号が出力されているとき、常に「Ｌ状態」の信号をシフトレジスタ４３ｂａ～４３ｂｄに出力する。
　すなわち、ＮＯＲ回路Ｚ５～Ｚ８は、遅延回路４４から、電源異常検出信号が出力されると（「Ｈ状態」の信号が出力されると）、クロックＣＬＫのシフトレジスタ４３ｂａ～４３ｂｄへの出力を停止する。これにより、シフトレジスタ４３ｂａ～４３ｂｄは、遅延回路４４から、電源異常検出信号が出力されると、記憶しているデジタル信号を保存し続ける。
　なお、遅延回路４４は、上記したように、電源異常検出信号を遅延して、ＮＯＲ回路Ｚ１～Ｚ８に出力する。従って、シフトレジスタ４３ｂａ～４３ｂｄには、電源異常が発生したときの前後における電源電圧のデジタル信号が記憶される。
　このように、情報処理装置４０は、電源異常検出部１１による電源電圧の異常検出に応じて、電源電圧の波形を記憶する。これにより、ユーザは、電源異常が発生した場合、どのような電源ノイズが発生しているか、知ることができる。
　なお、上記では、情報処理装置４０は、電源異常検出部１１による電源電圧の異常検出に応じて、電源電圧の波形を記憶したが、論理異常検出部１２による論理異常の検出に応じて、電源電圧の波形を記憶してもよい。
　図７は、論理異常の検出に応じて、電源電圧の波形を記憶する場合の情報処理装置の構成例を示した図である。図７の情報処理装置５０は、図５の情報処理装置４０に対し、波形記憶部５１が異なる。
　波形記憶部５１は、論理異常検出部１２による論理異常の検出に応じて、電源電圧の電圧波形を記憶する。波形記憶部５１の構成は、図６と同様であり、その詳細な説明は省略する。
　このように、情報処理装置５０は、論理異常検出部１２による論理異常の検出に応じて、電源電圧の波形を記憶する。これにより、ユーザは、論理異常が発生した場合、どのような電源ノイズが発生しているか、知ることができる。
　なお、遅延回路４４は、省略することもできる。この場合、波形記憶部４１，５１は、電源異常が検出されたときまたは論理異常が検出されたときから一定期間遡って、電源電圧波形を記憶する。
　また、図５の情報処理装置４０と図７の情報処理装置５０とを組み合わせることもできる。例えば、図７の波形記憶部５１は、電源異常検出部１１によって電源異常が検出されたときも、電源電圧の電圧波形を記憶する。すなわち、波形記憶部５１は、電源異常が検出されたとき、また論理回路の論理異常が検出されたとき、電源電圧の電圧波形を記憶する。
　また、図７において、電源異常検出部１１を省略してもよい。すなわち、情報処理装置５０は、論理回路の論理異常を検出する論理異常検出部１２と、カウント値を出力するカウンタ部１３と、論理異常検出部１２によって論理異常が検出されたときカウンタ部１３から出力されたカウント値を記憶するカウント値記憶部１４と、論理異常検出部１２による論理異常の検出に応じて、論理回路に供給される電源電圧の電圧波形を記憶する波形記憶部５１とによって構成してもよい。これによっても、ユーザは、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。
　［第３の実施の形態］
　第３の実施の形態では、情報処理装置が複数存在する場合について説明する。
　図８は、第３の実施形態に係る情報処理装置の構成例を示した図である。図８には、電子機器６０が示してある。図８において、図１と同じものには同じ符号を付し、その説明を省略する。
　図８に示すように、電子機器６０は、２つの情報処理装置１０と、カウント値同期部６１と、カウント値統合部６２とを有している。２つの情報処理装置１０は、１つの半導体チップ内に実装されてもよいし、別々の半導体チップ内に実装されてもよい。
　カウント値同期部６１は、２つの情報処理装置１０が１つの半導体チップ内に実装される場合、その半導体チップ内に実装される。また、カウント値同期部６１は、２つの情報処理装置１０が別々の半導体チップ内に実装される場合、どちらか一方の半導体チップ内に実装される。また、カウント値同期部６１は、２つの情報処理装置１０が実装された半導体チップとは別に、基板上に実装されてもよい。カウント値統合部６２も同様である。
　２つの情報処理装置１０は、個々にカウンタ部１３を有している。そのため、２つの情報処理装置１０のカウンタ部１３がカウントするカウント値は、同期していない場合がある。この場合、電源異常が発生したタイミングと、論理異常が発生したタイミングとが同一の時間軸上でカウントされないため、電源異常およびソフトエラーによる誤動作要因を判断することが困難となる。そこで、カウント値同期部６１は、２つの情報処理装置１０のカウンタ部１３のカウント値の同期をとる。
　カウント値同期部６１は、カウント値記憶部１４を介して、同期信号を２つのカウンタ部１３に出力する。２つのカウンタ部１３は、同期信号を受信すると、所定のカウント値からカウントアップを開始する。例えば、２つのカウンタ部１３は、カウント値「０」からカウントアップを開始する。
　カウント値同期部６１は、例えば、同期信号を電子機器６０の動作開始時に出力する。または、カウント値同期部６１は、同期信号を電子機器６０の動作途中に出力してもよい。例えば、カウント値同期部６１は、ユーザからの操作指示に応じて、同期信号を電子機器６０の動作途中に出力する。
　カウント値統合部６２は、カウント値記憶部１４に記憶されているカウント値を外部の解析装置に出力する。例えば、カウント値統合部６２は、電子機器６０が有している外部出力端子と接続されており、その外部出力端子を介して接続された外部の解析装置からカウント値の読み出し要求があると、カウント値記憶部１４に記憶されているカウント値を読み出し、外部の解析装置に出力する。
　上記では、情報処理装置１０が２つ存在する場合について説明したが、３つ以上存在する場合にも適用できる。この場合、カウント値同期部６１は、それぞれの情報処理装置１０のカウンタ部１３に、同期信号を出力する。
　このように、情報処理装置１０が複数存在し、カウンタ部１３が複数存在する場合、カウント値同期部６１は、カウンタ部１３のそれぞれに、カウント値を同期するための同期信号を出力する。これにより、情報処理装置１０が複数存在する場合でも、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。
　また、情報処理装置１０が複数存在する場合であっても、情報処理装置１０のそれぞれは、カウント値の同期をとるので、ユーザは、他の情報処理装置１０に起因する誤動作の原因を判断することができる。例えば、図８において、２つの情報処理装置１０は、バスを介して接続されているとする。そして、右側の情報処理装置１０の論理異常は、左側の情報処理装置１０の電源ノイズに起因して発生したとする。このような場合であっても、２つの情報処理装置１０のカウント値記憶部１４には、同期がとれたカウント値が記憶されているので、右側の情報処理装置１０の電源ノイズが発生したときのカウント値と、左側の情報処理装置１０の論理異常が発生したときのカウント値とを比較することができ、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるか判断することができる。
　なお、カウント値同期部６１と２つのカウンタ部１３との実装位置によっては、カウント値同期部６１から２つのカウンタ部１３への同期信号の到達時間が異なる場合がある。この場合、カウント値同期部６１が、２つのカウンタ部１３へ同時に同期信号を送信しても、２つのカウンタ部１３での同期信号の受信時間が異なり、カウント値がずれてしまう。
　そこで、カウント値同期部６１は、イニシャル信号を２つのカウンタ部１３へ送信し、カウント値同期部６１と２つのカウンタ部１３との間の、イニシャル信号の到達時間を測定する。そして、カウント値同期部６１は、測定した２つのイニシャル信号の到達時間を考慮して、同期信号を２つのカウンタ部１３へ送信する。
　例えば、図８のカウント値同期部６１は、左側のカウンタ部１３にイニシャル信号を送信したときの時刻と、左側のカウンタ部１３からイニシャル信号を折り返し受信したときの時刻とから、カウント値同期部６１から左側のカウンタ部１３へのイニシャル信号の到達時間を測定する。また、図８のカウント値同期部６１は、右側のカウンタ部１３にイニシャル信号を送信したときの時刻と、右側のカウンタ部１３からイニシャル信号を折り返し受信したときの時刻とから、カウント値同期部６１から右側のカウンタ部１３へのイニシャル信号の到達時間を測定する。
　ここで、左側のカウンタ部１３へのイニシャル信号の到達時間は、右側のカウンタ部１３へのイニシャル信号の到達時間より遅かったとする。この場合、カウント値同期部６１は、測定した２つのイニシャル信号の到達時間の差分、左側のカウンタ部１３への同期信号を早く出力する。これにより、２つのカウンタ部１３は、同時に同期信号を受信することができ、２つのカウンタ部１３のカウント値は同期をとることができる。
　なお、上記では、カウンタ部１３（情報処理装置１０）が２つの場合について説明したが、３つ以上の場合でも同様に適用することができる。すなわち、カウント値同期部６１は、複数のカウンタ部１３にイニシャル信号を送信し、それぞれのイニシャル信号の到達時間を測定すればよい。そして、カウント値同期部６１は、測定した複数の到達時間を考慮して、複数のカウンタ部１３に同期信号を出力すればよい。
　また、カウント値同期部６１は、例えば、カウント値の同期をとる前にイニシャル信号を出力し、イニシャル信号の到達時間を測定する。
　［第４の実施の形態］
　第４の実施の形態では、複数の情報処理装置において、カウント値記憶部とカウンタ部とを共用する場合の例について説明する。
　図９は、第４の実施形態に係る情報処理装置の構成例を示した図である。図９において、図１と同じものには同じ符号を付し、その説明を省略する。
　図９に示すように、電子機器７０は、情報処理装置７１，７２と、カウンタ部７３と、カウント値記憶部７４とを有している。情報処理装置７１，７２のそれぞれは、コード生成部７１ａ，７２ａを有している。
　コード生成部７１ａは、カウント値記憶部７４から出力されるイニシャル信号を受信する。コード生成部７１ａは、イニシャル信号を受信するとコードを生成し、生成したコードを論理異常検出部１２に出力する。
　コード生成部７２ａは、カウント値記憶部７４から出力されるイニシャル信号を受信する。コード生成部７２ａは、イニシャル信号を受信するとコードを生成し、生成したコードを論理異常検出部１２に出力する。
　カウンタ部７３は、カウント値をカウントし、カウントしているカウント値をカウント値記憶部７４に出力する。
　カウント値記憶部７４は、図１で説明したカウント値記憶部１４と同様の機能を有する。ただし、カウント値記憶部７４は、複数の電源異常検出部１１から出力される電源異常検出信号を受信し、また複数の論理異常検出部１２から出力される論理異常検出信号を受信するところが異なる。すなわち、カウント値記憶部７４は、複数の情報処理装置７１，７２における電源異常の発生タイミングおよび複数の情報処理装置７１，７２における論理異常の発生タイミングを一元的に記憶する。
　情報処理装置７１，７２とカウント値記憶部７４との実装位置によっては、情報処理装置７１，７２からカウント値記憶部７４に出力される電源異常検出信号および論理異常検出信号の到達時間が異なる。例えば、カウント値記憶部７４は、情報処理装置７２より、情報処理装置７１に近い位置に実装されているとする。この場合、情報処理装置７１から出力される電源異常検出信号および論理異常検出信号のカウント値記憶部７４への到達時間は、情報処理装置７２から出力される電源異常検出信号および論理異常検出信号のカウント値記憶部７４への到達時間より短くなる。このため、カウント値記憶部７４に記憶されるカウント値は、情報処理装置７１，７２とカウント値記憶部７４との実装位置によってずれが生じる。
　そこで、カウント値記憶部７４は、コード生成部７１ａ，７２ａにイニシャル信号を送信する。コード生成部７１ａ，７２ａは、イニシャル信号を受信すると、論理異常検出部１２によって論理異常が検出されるための、擬似のコードを論理異常検出部１２に出力する。そして、カウント値記憶部７４は、コード生成部７１ａ，７２ａにコードを出力するように指示した時刻（イニシャル信号を出力した時刻）と、複数の論理異常検出部１２から出力された論理異常検出信号を受信した時刻とに基づいて、カウンタ部７３から出力されるカウント値を補正して記憶する。
　より具体的には、カウント値記憶部７４は、コード生成部７１ａにイニシャル信号を出力してから、情報処理装置７１の論理異常検出部１２から論理異常検出信号を受信するまでの時間と、コード生成部７２ａにイニシャル信号を出力してから、情報処理装置７２の論理異常検出部１２から論理異常検出信号を受信するまでの時間との差を算出する。カウント値記憶部７４は、情報処理装置７１，７２から出力される電源異常検出信号または論理異常検出信号に応じてカウント値を記憶する際、到達時間の遅い方のカウント値に対しては、算出した時間差分のカウント値を減算して記憶する。
　なお、電圧異常検出信号および論理異常検出信号の情報処理装置７１，７２からの到達時間の差が小さい場合、カウント値記憶部７４のカウント値の補正は不要である。また、コード生成部７１ａ，７２ａも不要となる。
　図１０は、図９の情報処理装置の適用例を示した図である。図１０には、半導体チップ８０が示してある。
　半導体チップ８０は、複数のＣＰＵコア回路８１と、複数のＩ／Ｏ（Input/Output）回路８２とを有している。図１０の例の場合、半導体チップ８０は、１６個のＣＰＵコア回路８１を有し、周囲に４個のＩ／Ｏ回路８２を有している。
　複数のＣＰＵコア回路８１のそれぞれは、情報処理装置８１ａを有している。情報処理装置８１ａは、例えば、図９に示した情報処理装置７１（または情報処理装置７２）に対応する。すなわち、複数のＣＰＵコア回路８１のそれぞれは、１個の電源異常検出部と、１個のコード生成部と、１個の論理異常検出部とを有している。
　複数のＩ／Ｏ回路８２のいずれか１つは、カウント管理部８２ａを有している。カウント管理部８２ａは、例えば、図９に示したカウンタ部７３とカウント値記憶部７４とに対応する。すなわち、複数のＩ／Ｏ回路８２のいずれか１つは、１個のカウンタ部と１個のカウント値記憶部とを有している。
　複数のＣＰＵコア回路８１のそれぞれに設けられた電源異常検出部、論理異常検出部、およびコード生成部は、複数のＩ／Ｏ回路８２のいずれか１つに設けられたカウント値記憶部と接続されている。これにより、カウント管理部８２ａのカウント値記憶部は、複数のＣＰＵコア回路８１のそれぞれに設けられたコード生成部に、イニシャル信号を出力することができる。また、複数のＣＰＵコア回路８１のそれぞれに設けられた電源異常検出部および論理異常検出部は、カウント管理部８２ａのカウント値記憶部に、電源異常検出信号および論理異常検出信号を出力することができる。
　図１０に示す複数の情報処理装置８１ａのそれぞれは、図５および図７で説明した波形記憶部を有していてもよい。この場合、外部の解析装置は、半導体チップ８０の電位変動を表示装置に表示することができる。ただし、複数の情報処理装置８１ａのそれぞれが有する波形記憶部は、ＣＰＵコア回路８１のどこか１つで電源電圧の異常または論理異常が検出されると、その全てが同時に電源電圧波形を記憶する。そして、複数のＣＰＵコア回路８１のそれぞれにおける電源電圧波形は、外部の解析装置に出力される。
　図１１は、半導体チップの電位変動を説明する図である。図１１には、図１０で示した半導体チップ８０とＣＰＵコア回路８１とが示してある。
　図１１に示す電圧波形９１は、図１０に示した複数のＣＰＵコア回路８１の、電源異常または論理異常が検出されたときの電源電圧波形を示している。解析装置は、電圧波形９１をフーリエ変換し、複数のＣＰＵコア回路８１のそれぞれの、電源電圧の周波数特性９２を算出する。なお、図１１では、電圧波形９１と周波数特性９２のそれぞれは、４つしか示していないが、ＣＰＵコア回路８１の数分（図１１の場合１６個）、存在する。
　解析装置は、周波数特性９２をもとに、半導体チップ８０のマップ上に、周波数成分を配置し、周波数成分別マップ９３を作成する。解析装置は、作成した周波数成分別マップ９３を積算し、電源電圧の電圧変動量マップ９４を作成する。
　このように、情報処理装置７１，７２が複数存在する場合、複数の情報処理装置７１，７２で１つのカウンタ部７３と１つのカウント値記憶部７４とを共用する。これにより、消費電力を低減することができる。
　また、共用されるカウント値記憶部７４は、複数の情報処理装置７１，７２からの電圧異常検出信号および論理異常検出信号の到達時間を補正して、カウント値を記憶するので、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるか、適切に判断することができる。
　また、情報処理装置７１，７２が複数存在する場合であっても、カウント値は、補正して記憶されるので、ユーザは、他の情報処理装置７１，７２に起因する誤動作を判断することができる。例えば、図９において、２つの情報処理装置７１，７２は、バスを介して接続されているとする。そして、情報処理装置７２の論理異常は、情報処理装置７１の電源ノイズに起因して発生したとする。このような場合であっても、共用されるカウント値記憶部１４には、共用されるカウンタ部７３の補正されたカウント値が記憶されるので、情報処理装置７２の電源ノイズが発生したときのカウント値と、情報処理装置７１の論理異常が発生したときのカウント値とを比較することができ、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるか判断することができる。
　なお、図１０では、ＣＰＵコア回路８１の中央に情報処理装置８１ａが実装された例を示したが、これに限られない。
　図１２は、電源異常検出部および論理異常検出部の他の実装例を示した図である。図１２において、図１０と同じものには同じ符号を付し、その説明を省略する。
　図１２に示すＣＰＵコア回路１００は、ＣＰＵコア回路８１を拡大したものである。ＣＰＵコア回路１００は、中心部分に電源異常検出部１０１ａを有し、周辺部分に論理異常検出部１０１ｂを有している。論理異常検出部１０１ｂは、例えば、ＣＰＵコア回路８１に実装されているＥＣＣ回路やパリティチェック回路で置き換えてもよい。すなわち、ＣＰＵコア回路８１に実装されているＥＣＣ回路やパリティチェック回路で検出された論理異常検出結果を、カウント値記憶部７４に出力するようにしてもよい。
　［第５の実施の形態］
　第５の実施の形態では、電源電圧の異常が検出されたとき、また論理異常が検出されたとき、半導体チップが正常動作するように制御を行う。
　図１３は、第５の実施の形態に係る情報処理装置が適用された半導体チップを示した図である。図１３に示すように、半導体チップ１１０は、複数のＣＰＵコア回路ブロック１１１を有している。複数のＣＰＵコア回路ブロック１１１のそれぞれは、複数のＣＰＵコア回路を有している。なお、図１３の例の場合、複数のＣＰＵコア回路ブロック１１１は、９個存在している。
　複数のＣＰＵコア回路ブロック１１１のそれぞれは、情報処理装置１１２と制御部１１３とを有している。情報処理装置１１２は、例えば、図１に示した情報処理装置１０と同様の構成を有している。
　複数のＣＰＵコア回路ブロック１１１のそれぞれは、個別に電源部とクロック供給部とを有している。すなわち、複数のＣＰＵコア回路ブロック１１１のそれぞれの電源およびクロックは、独立している。
　図１４は、ＣＰＵコア回路ブロックの構成例を示した図である。図１４に示すように、ＣＰＵコア回路ブロック１１１は、情報処理装置１１２と、制御部１１３と、電源部１２１と、クロック供給部１２２とを有している。
　制御部１１３には、情報処理装置１１２が有するカウント値記憶部に記憶されたカウント値が入力される。制御部１１３は、入力されたカウント値に基づいて、ＣＰＵコア回路ブロック１１１の誤動作が、電源異常によるものか、ソフトエラーによるものか判定する。
　なお、誤動作の判定は、例えば、第１の実施の形態で説明したように、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値との差が所定の範囲内にあるか否かによって行うことができる。具体的には、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値との差が所定の範囲内にある場合、制御部１１３は、ＣＰＵコア回路ブロック１１１の誤動作は電源異常によるものと判定できる。また、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値との差が所定の範囲内にない場合、制御部１１３は、ＣＰＵコア回路ブロック１１１の誤動作はソフトエラーによるものと判定できる。
　制御部１１３は、ＣＰＵコア回路ブロック１１１の誤動作が、電源異常によるものであると判定した場合、電源部１２１とクロック供給部１２２とに対し、電源電圧とクロックの周波数を変更するように制御する。例えば、制御部１１３は、ＣＰＵコア回路ブロック１１１の誤動作が、電源異常によるものであると判定した場合、電源部１２１に対し、電源電圧を「１％」上昇するように指示し、クロック供給部１２２に対し、クロックの周波数を「１／２」にするように指示する。
　また、制御部１１３は、電源電圧の変更およびクロック周波数の変更を所定回数行っても、ＣＰＵコア回路ブロック１１１の誤動作が発生する場合、または、ＣＰＵコア回路ブロック１１１の再起動を所定回数行っても、ＣＰＵコア回路ブロック１１１の誤動作が発生する場合、ＣＰＵコア回路ブロック１１１の動作を停止するための停止信号を出力する。誤動作が発生するＣＰＵ回路ブロック１１１によって、他のＣＰＵ回路ブロック１１１への誤動作による影響を防止するためである。
　また、制御部１１３は、ＣＰＵコア回路ブロック１１１の誤動作が、ソフトエラーによるものであると判定した場合、ＣＰＵコア回路ブロック１１１を再起動するための再起動信号を出力する。ＣＰＵコア回路ブロック１１１は、ソフトエラーの場合、再起動によって、誤動作が解消される場合があるからである。
　電源部１２１は、制御部１１３の制御に応じて、ＣＰＵコア回路ブロック１１１に供給する電源電圧を変更する。電源部１２１には、基準電圧Ｖｒｅｆが入力されており、電源部１２１は、基準電圧Ｖｒｅｆを昇圧して、電源電圧を変更する。
　クロック供給部１２２は、制御部１１３の制御に応じて、ＣＰＵコア回路ブロック１１１に供給するクロックの周波数を変更する。クロック供給部１２２には、基準クロックＣＬＫｒｅｆが入力されており、クロック供給部１２２は、基準クロックＣＬＫｒｅｆを分周して、クロックを変更する。
　図１５は、制御部の動作例を示したフローチャートである。制御部１１３は、例えば、半導体チップ１１０に電源が供給されると、図１５に示すフローチャートを実行する。
　制御部１１３は、情報処理装置１１２のカウント値記憶部に記憶されているカウント値を読み出し、読み出したカウント値から、ＣＰＵコア回路ブロック１１１の誤動作原因を判定する（ステップＳ１）。
　制御部１１３は、ＣＰＵコア回路ブロック１１１の誤動作原因がソフトエラーであると判定した場合、ステップＳ３の処理へ移行する（ステップＳ２）。また、制御部１１３は、ＣＰＵコア回路ブロック１１１の誤動作原因が電源ノイズであると判定した場合、ステップＳ４の処理へ移行する（ステップＳ２）。また、制御部１１３は、所定回数のクロックダウン制御および電源電圧の昇圧制御を行ったと判定した場合、または、ＣＰＵコア回路ブロック１１１の再起動を所定回数行ったと判定した場合、ステップＳ５の処理へ移行する（ステップＳ２）。
　制御部１１３は、ステップＳ２にて、ＣＰＵコア回路ブロック１１１の誤動作原因がソフトエラーであると判定した場合、ＣＰＵコア回路ブロック１１１を再起動するための再起動信号を出力する（ステップＳ３）。これにより、ＣＰＵコア回路ブロック１１１は、再起動を行う。
　制御部１１３は、ステップＳ２にて、ＣＰＵコア回路ブロック１１１の誤動作原因が電源ノイズであると判定した場合、電源部１２１に対し、電源電圧を昇圧するよう指示し、またクロック供給部１２２に対し、クロックダウンしたクロックを出力するよう指示する（ステップＳ４）。これにより、電源部１２１は、昇圧した電源電圧をＣＰＵコア回路ブロック１１１に出力し、クロック供給部１２２は、クロックダウンしたクロックをＣＰＵコア回路ブロック１１１に出力する。
　制御部１１３は、ステップＳ２にて、電源電圧の昇圧制御およびクロックダウン制御を所定回数実施したと判定した場合、または、ＣＰＵコア回路ブロック１１１の再起動を所定回数行ったと判定した場合、ＣＰＵコア回路ブロック１１１の動作を停止するための停止信号を出力する（ステップＳ５）。例えば、制御部１１３は、ステップＳ３の処理を所定回数行った場合、またはステップＳ４の処理を所定回数行った場合、停止信号を出力することになる。これにより、ＣＰＵコア回路ブロック１１１は、動作を停止する。
　制御部１１３は、ＣＰＵコア回路ブロック１１１が誤動作を起こしているか否か判定する（ステップＳ６）。制御部１１３は、例えば、情報処理装置１１２のカウント値記憶部に記憶されているカウント値を読み出し、ＣＰＵコア回路ブロック１１１が誤動作を起こしているか否か判定することができる。制御部１１３は、誤動作がないと判定した場合、処理を終了する。また、制御部１３３は、誤動作があると判定した場合、ステップＳ２の処理へ移行する。すなわち、制御部１１３は、ステップＳ６にて誤動作があると判定した場合、再度、再起動信号を出力し（ステップＳ３）、または、クロックダウンおよび電源電圧の制御（ステップＳ４）を行う。または、制御部１３３は、回路停止の制御（ステップＳ５）を行う。
　このように、制御部１１３は、ＣＰＵコア回路ブロック１１１の誤動作の原因を判定し、ＣＰＵコア回路ブロック１１１に供給される電源電圧およびクロックを制御する。これにより、例えば、半導体チップ１１０を搭載した製品がフィールドに出た後に誤動作が生じても、ユーザは、フィールド先で誤動作に対する処置を施さなくて済む。
　なお、図１５に示したフローチャートの各処理単位は、制御部１１３の処理を理解容易にするために、主な処理内容に応じて分割したものである。処理単位の分割の仕方や名称によって、本願発明が制限されることはない。制御部１１３の処理は、処理内容に応じて、さらに多くの処理単位に分割することもできる。また、１つの処理単位がさらに多くの処理を含むように分割することもできる。
　［第６の実施の形態］
　第６の実施の形態では、情報処理装置は、カウンタ部およびカウント値記憶部を備えず、外部の解析装置がこれらの機能を備える。
　図１６は、第６の実施の形態に係る情報処理装置の構成例を示した図である。図１６において、図１と同じものには同じ符号を付し、その説明を省略する。なお、図１６には、解析装置１３２が示してある。
　情報処理装置１３１は、図１の情報処理装置１０に対し、カウンタ部１３およびカウント値１４を有していない。解析装置１３２がカウンタ部１３およびカウント値１４の機能を有している。
　電源異常検出部１１から出力される電源異常検出信号は、外部の解析装置１３２に出力される。また、論理異常検出部１２から出力される論理異常検出信号は、外部の解析装置１３２に出力される。
　情報処理装置１３１は、例えば、半導体チップ内に実装される。情報処理装置１３１を実装した半導体チップは、例えば、基板に実装され、基板上のプロービング可能なテストパターンにおいて、情報処理装置１３１と解析装置１３２は接続される。
　解析装置１３２は、カウント値をカウントするカウンタ部１３２ａを有している。また、解析装置１３２は、カウンタ部１３２ａから出力されるカウント値を記憶するカウント値記憶部１３２ｂを有している。カウント値記憶部１３２ｂは、電源異常検出部１１から電源異常検出信号を受信すると、カウンタ部１３２ａから出力されているカウント値を記憶する。また、カウント値記憶部１３２ｂは、論理異常検出部１２から論理異常検出信号を受信すると、カウンタ部１３２ａから出力されているカウント値を記憶する。
　図１７は、解析装置の表示装置に表示される画面例を示した図である。画面１４０に示すように、解析装置１３２の表示装置には、電源異常が検出されたときのカウント値１４１と、論理異常が検出されたときのカウント値１４２とが表示される。また、解析装置１３２の表示装置には、カウント値１４１，１４２が、電源異常の検出に基づくものであるか、また論理異常に基づくものであるかを示すイベント１４３が表示される。また、解析装置１３２の表示装置には、カウント値１４１，１４２およびイベント１４３が、どの半導体チップのどの部位（例えば、どのＣＰＵコア回路）で、イベント１４３が生じたかを示す位置情報１４４が表示される。
　このように、情報処理装置１３１は、電源異常検出信号および論理異常検出信号を、電源異常検出信号および論理異常検出信号を入力したときのカウント値を記憶する外部の解析装置１３２に出力する。これにより、ユーザは、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。
　例えば、ユーザは、画面１４０のカウント値１４１，１４２およびイベント１４３によって、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。また、位置情報１４４によって、どの半導体チップのどの部位（例えば、どのＣＰＵコア回路）で誤動作が生じたか判断することができる。
　また、カウント値の出力形態は、表示装置による表示に限られない。例えば、音声等によってカウント値を出力してもよい。
　以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に多様な変更または改良を加えることが可能であることが当業者には明らかである。また、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。また、各実施の形態を組み合わせることも可能である。
１０：情報処理装置、１１：電源異常検出部、１２：論理異常検出部、１３：カウンタ部、
１４：カウント値記憶部、２１：比較部、２２：ＦＦ、３１，３２：レジスタ。

Claims (14)

  1. 　論理回路に供給される電源電圧の異常を検出する電源異常検出部と、
    　前記論理回路の論理異常を検出する論理異常検出部と、
    　カウント値を出力するカウンタ部と、
    　前記電源異常検出部によって前記電源電圧の異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶し、前記論理異常検出部によって前記論理異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶するカウント値記憶部と、
    　を有することを特徴とする情報処理装置。
  2. 　請求項１に記載の情報処理装置であって、
    　前記カウント値記憶部は、前記カウンタ部から出力されるカウント値を、前記論理異常検出部による前記論理異常の検出に基づくものであるか、また前記電源異常検出部による前記電源電圧の異常検出に基づくものであるかを区別して記憶する、
    　ことを特徴とする情報処理装置。
  3. 　請求項１に記載の情報処理装置であって、
    　前記電源異常検出部は、
    　前記論理回路に供給される前記電源電圧と閾値電圧とを比較する比較部と、
    　前記比較部の比較結果に基づいて、前記電源電圧の異常を検出したことを示す電源異常検出信号を前記カウント値記憶部に出力する異常検出信号出力部と、
    　を有することを特徴とする情報処理装置。
  4. 　請求項１に記載の情報処理装置であって、
    　前記電源異常検出部による前記電源電圧の異常検出に応じて、前記電源電圧の電圧波形を記憶する波形記憶部、
    　をさらに有することを特徴とする情報処理装置。
  5. 　請求項１に記載の情報処理装置であって、
    　前記論理異常検出部による前記論理異常の検出に応じて、前記電源電圧の電圧波形を記憶する波形記憶部、
    　をさらに有することを特徴とする情報処理装置。
  6. 　請求項１に記載の情報処理装置であって、
    　前記電源異常検出部、前記論理異常検出部、前記カウンタ部、および前記カウント値記憶部は複数存在し、
    　複数の前記カウンタ部が出力するカウント値の同期をとるカウント値同期部、
    　をさらに有することを特徴とする情報処理装置。
  7. 　請求項１に記載の情報処理装置であって、
    　前記電源異常検出部および前記論理異常検出部は複数存在し、
    　前記カウント値記憶部は、１個の前記カウンタ部から出力されるカウント値を記憶する、
    　ことを特徴とする情報処理装置。
  8. 　請求項７に記載の情報処理装置であって、
    　複数の前記論理異常検出部にコードを出力する複数のコード生成部をさらに有し、
    　前記カウント値記憶部は、複数の前記コード生成部に前記コードを出力するように指示した時刻と、複数の前記論理異常検出部から、前記コードに基づいて論理異常を検出したことを示す検出信号を受信した時刻とに基づいて、前記カウンタ部から出力されたカウント値を補正して記憶する、
    　することを特徴とする情報処理装置。
  9. 　請求項１に記載の情報処理装置であって、
    　前記カウント値記憶部によって記憶されたカウント値に基づいて、前記論理回路の誤動作原因を判定し、判定結果に基づいて前記論理回路に供給される前記電源電圧と前記論理回路に供給されるクロックとを制御する制御部と、
    　をさらに有することを特徴とする情報処理装置。
  10. 　論理回路の論理異常を検出する論理異常検出部と、
    　カウント値を出力するカウンタ部と、
    　前記論理異常検出部によって前記論理異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶するカウント値記憶部と、
    　前記論理異常検出部による前記論理異常の検出に応じて、前記論理回路に供給される電源電圧の電圧波形を記憶する波形記憶部と、
    　を有することを特徴とする情報処理装置。
  11. 　論理回路に供給される電源電圧の異常を検出し、電源異常検出信号を出力する電源異常検出部と、
    　前記論理回路の論理異常を検出し、論理異常検出信号を出力する論理異常検出部と、を有し、
    　前記電源異常検出信号および前記論理異常検出信号は、前記電源異常検出信号および前記論理異常検出信号を入力したときのカウント値を記憶する外部の解析装置に出力される、
    　ことを特徴とする情報処理装置。
  12. 　情報処理装置の情報処理方法であって、
    　論理回路に供給される電源電圧の異常を検出する電源異常検出ステップと、
    　前記論理回路の論理異常を検出する論理異常検出ステップと、
    　電源異常検出ステップによって前記電源電圧の異常が検出されたときカウンタ部から出力されたカウント値を記憶し、前記論理異常検出ステップによって前記論理異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶するカウント値記憶部と、
    　を有することを特徴とする情報処理方法
  13. 　情報処理装置の情報処理方法であって、
    　論理回路の論理異常を検出する論理異常検出ステップと、
    　前記論理異常検出ステップによって前記論理異常が検出されたときカウンタ部から出力されたカウント値を記憶するカウント値記憶ステップと、
    　前記論理異常検出ステップによる前記論理異常の検出に応じて、前記論理回路に供給される電源電圧の電圧波形を記憶する波形記憶ステップと、
    　を有することを特徴とする情報処理方法。
  14. 　情報処理装置の情報処理方法であって、
    　論理回路に供給される電源電圧の異常を検出し、電源異常検出信号を出力する電源異常検出ステップと、
    　前記論理回路の論理異常を検出し、論理異常検出信号を出力する論理異常検出ステップと、を有し、
    　前記電源異常検出信号および前記論理異常検出信号は、前記電源異常検出信号および前記論理異常検出信号を入力したときのカウント値を記憶する外部の解析装置に出力される、
    　ことを特徴とする情報処理方法。
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2005165653A (ja) * 2003-12-02 2005-06-23 Hitachi Ltd 情報処理装置の障害情報採取システム
JP2008187288A (ja) * 2007-01-26 2008-08-14 Fuji Xerox Co Ltd 電圧記録装置及び画像処理装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005165653A (ja) * 2003-12-02 2005-06-23 Hitachi Ltd 情報処理装置の障害情報採取システム
JP2008187288A (ja) * 2007-01-26 2008-08-14 Fuji Xerox Co Ltd 電圧記録装置及び画像処理装置

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