WO2015107091A1 - Delta-sigma-modulator - Google Patents

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WO2015107091A1
WO2015107091A1 PCT/EP2015/050615 EP2015050615W WO2015107091A1 WO 2015107091 A1 WO2015107091 A1 WO 2015107091A1 EP 2015050615 W EP2015050615 W EP 2015050615W WO 2015107091 A1 WO2015107091 A1 WO 2015107091A1
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dac
digital
signal
current
digital signal
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PCT/EP2015/050615
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Matthias Völker
Johann Hauer
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Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
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    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/464—Details of the digital/analogue conversion in the feedback path

Definitions

  • Embodiments of the present invention relate to a delta-sigma modulator for providing an output signal based on an input signal. Further embodiments of the present invention relate to a method for providing an output signal based on an input signal and to a computer program.
  • the output current can be expressed by the following relationship:
  • FIG. 2b A schematic representation of a resulting curve of the amplifier current I VER ⁇ STARKER is shown in FIG. 2b.
  • FIG. 2a shows underlying profiles of the input signal l
  • Demands on the amplifier can be reduced as the resolutions of the DAC and ADC are increased. This is possible if the DAC is continuously ierlich works, that is, so-called non-return-to-zero (NRZ) outputs pulses.
  • NRZ pulses A disadvantage of NRZ pulses is that a feedback charge quantity depends on the pulse train of the data stream.
  • the charge quantity varies, for example, between the signal sequence -1, 1, -1, 1, -1, 1 and the sequence 1, 1, 1, -1, -1, -1.
  • This problem can be solved by so-called Return-to-Zero (RZ) pulses.
  • RZ Return-to-Zero
  • the pulse duration is reduced, and at the end of a pulse the DAC is turned off, that is, the signal returns to a zero value.
  • the current for providing the amount of charge must be increased accordingly to couple back the same amount of charge as NRZ pulses.
  • Fig. 9 shows a comparison of the pulse shapes NRZ and RZ.
  • the amplifier In the case of RZ pulses, the amplifier must deliver a higher current because the difference between the input signal and the feedback signal is greatly increased.
  • the delay of the path from DAC to ADC in Fig. 8 must be minimized as much as possible to ensure the stability of the system.
  • the amplifier can be designed for these higher requirements, which leads to a higher power consumption and an increased space requirement.
  • a compensation DAC is connected to the output of the amplifier.
  • the amplifier need only supply the input current I ! N , which changes at a lower frequency than the feedback signal.
  • errors in the integration of the input current do not lead to instabilities.
  • This variant is shown schematically in FIG. 10.
  • WO 2010/1 19456 A2 describes one approach to solving this problem for voltage input circuits, but this method can not be applied to current input modulators.
  • An object of the present invention is to provide delta-sigma modulators which provide reduced demands on the amplifier, e.g. For example, low output current may allow for use of small scale amplifiers, thus providing delta-sigma modulators of smaller size and more energy efficient.
  • Embodiments of the present invention relate to a delta-sigma modulator for providing an output signal based on an input signal.
  • the delta-sigma modulator includes an integrator circuit, a first digital-to-analog converter, a second digital-to-analog converter, an analog-to-digital converter, and a control circuit.
  • the integrator circuit is configured to provide the output signal in an analog form at an integrator output.
  • the first digital-to-analog converter is coupled to an integrator input and configured to provide a current based on a first digital signal that describes pulses and returns to a zero between pulses.
  • the second digital-to-analog converter is coupled to the integrator output and configured to provide a current based on the output signal in the analog form based on a second digital signal that includes a superposition of pulses and a variable offset following the input signal.
  • the analog-to-digital converter is coupled to the integrator output and configured to provide the output signal in a digital form.
  • the control circuit is coupled to the analog-to-digital converter and configured to generate the first digital signal and the second digital signal based on the digital output signal of the analog-to-digital converter.
  • the second digital signal can be generated in such a way that a current of the second digital-to-analog converter based on the second digital signal compensates for a current of the amplifier, ie instead of the amplifier, so that The amplifier can provide a lower output current and thus the requirements for the amplifier with respect to the provision of power is reduced.
  • control circuit is configured to provide the second digital signal such that the offset of the second digital signal at a time when the first digital signal leaves the zero value , is varied.
  • the second digital signal can also be different from zero at times in which the first digital signal has returned to the zero value, and thus over the entire time span a higher charge quantity for compensation of the amplifier current is available.
  • the second digital signal can be differently calculated for times in which the first digital signal has returned to the zero value and for periods in which the pulses of the first digital signal can assume a value other than zero, such as by variable offset.
  • control circuit is configured to determine the offset of the second digital signal to correspond to an estimate of the input signal.
  • An advantage of this embodiment is that at times when the first digital signal has the zero value by means of the second digital signal can be compensated for the input signal and that this compensation can be done by means of the variable offset, resulting in an amplitude of the current is to be supplied through the amplifier is reduced.
  • a delta-sigma modulator further comprising a filter circuit coupled to the second digital-to-analog converter and configured to provide an average of the first digital signal over a number of time increments a resolution of the second digital-to-analog converter is greater than a resolution of the first digital-to-analog converter.
  • An advantage of this embodiment is that the second digital signal can be generated so that a peak-to-peak value of the amplifier current is further reduced by an amplifier current based on quantization errors of the analog-to-digital converter, by the averaging or Averaging can be reduced.
  • 1 is a schematic block diagram of a delta-sigma modulator for providing an output signal based on an input signal according to an embodiment of the present invention
  • Fig. 2a shows the input signals of the integrator circuit in Fig. 1 in a current-time diagram over a time t having five periods.
  • Fig. 2b is a schematic current-time diagram with a profile of an amplifier current of a system belonging to the prior art and having only the first DAC;
  • FIG. 2c shows a schematic current-time diagram with a profile of the current of the second DAC from FIG. 1 and a resulting amplifier current according to an exemplary embodiment of the present invention
  • Fig. 3a 3b shows a more detailed current-time diagram of the current waveforms of Fig. 2c with the same abscissa as Fig. 3a.
  • FIG. 4 is a schematic block diagram of a delta-sigma modulator according to another embodiment of the present invention.
  • 5a shows a schematic current-time diagram of a signal waveform of the current I DA c and the input signal I IN according to FIG. 2a.
  • 5b shows a schematic current-time diagram whose ordinate describes a current intensity I and whose abscissa represents the time axis t according to FIGS. 2a-c, 3a, 3b and 5a.
  • FIG. 6 shows a current-time diagram analogous to FIG. 3b, with exemplary current curves, as can be obtained, for example, with a filtering of the output signal described in FIG. 4;
  • FIG. 6 shows a current-time diagram analogous to FIG. 3b, with exemplary current curves, as can be obtained, for example, with a filtering of the output signal described in FIG. 4;
  • FIG. 7 shows a schematic representation of a graph on whose abscissa the time and on whose ordinate current values are plotted and in which the course of an estimated current ISCH ⁇ TZ is represented, according to an exemplary embodiment of the present invention
  • Fig. 9 is a schematic representation of the differences between NRZ and RZ pulses according to the prior art
  • FIG. 10 is a schematic block diagram of another prior art delta-sigma modulator
  • FIG. 11 a shows a schematic current-time diagram of the input signals I DAC and I ! N analogous to FIGS. 2 a and 5 a;
  • 1 1 b shows a schematic current-time diagram over the time t, the courses of DAC currents and a resulting amplifier current according to the delta current.
  • FIG. 1 shows a schematic block diagram of a delta-sigma modulator 100 for providing an output signal D A DC based on an input signal (input) N.
  • the delta-sigma modulator 100 has an integrator circuit 110 which is designed to provide an analog form A ADC of the output signal D ADC at an integrator output 1 12.
  • the delta-sigma modulator 100 further includes an analog-to-digital converter (ADC) 102 coupled to the integrator output 112.
  • ADC analog-to-digital converter
  • the ADC 102 is configured to receive the output signal in an analog form A ADC , to convert it to a digital form D AD c, and to provide the output signal in the digital form D AD c. That is, the ADC 102 is configured to digitize an analog signal provided by the integrator circuit 110 at the integrator output 12.
  • the output signal exists in an analog form A ADC and / or a digital form D ADC . Neglecting deviations between the two forms, for example by quantization errors, both signals are referred to as output and are equal in terms of their information content.
  • the delta-sigma modulator 100 includes a first digital-to-analog converter (DAC) 104 coupled to an integrator input 14.
  • the first DAC 104 is configured to provide a current I DA c based on a first digital signal D DAC .
  • the current I DAC is an analogue or analogized form of the digital signal D DA c-
  • the delta-sigma modulator 100 further includes a second DAC 106 coupled to the integrator output 112.
  • the second DAC 106 may be described as a support DAC and is configured to provide a current I S UPPPORT DAC based on a second digital signal D S UPPO T_DAC. take.
  • the stream ISUPPORT_DAC is an analogue or analogized form of the digital signal DSUPPORT_DAC-
  • the first digital signal D DA c is a return-to-zero-RZ signal or a signal returning to zero, that is to say it describes pulses, the signal returning to a zero value between the pulses.
  • the second digital signal D SUPPO PRT_DAC describes a superposition of pulses and a variable offset. The Offs et follows the input signal l
  • the delta sigma modulator 100 further includes a control circuit 108.
  • the control circuit 108 is coupled to the ADC 102 and configured to receive the digital form D A DC of the output signal and based on the digital form D A DC of the output signal, the first digital Signal D D AC and the second digital signal D SUP PORT_DAC ZU generate.
  • the control circuit 108 may be, for example, a hardware circuit.
  • the control circuit 108 may be implemented at least partially in software, for example in the form of a microcontroller which receives the output signal D A DC in digital form at one input and the first digital signal D DA c and the second digital signal D at one or more outputs SU PPORT_DAC provides.
  • the control circuit 108 may be an integrated circuit, a Field Programmable Gate Array (FPGA).
  • the integrator circuit comprises an amplifier circuit 1 16 and an integrator 1 18.
  • the amplifier circuit 16 may be, for example, one or more operational amplifiers, one or more transistors or the like or a combination thereof.
  • the integrator 1 18 may be, for example, a capacitor or a capacitive circuit.
  • the integrator 1 18 is coupled between an input and an output of the amplifier circuit 16 1. If the input signal I ! N is applied, for example, to an inverting input of the amplifier circuit 16, if the amplifier circuit 16 is an operational amplifier, then the integration element 118 is also connected to the inverting input of the amplifier circuit 16. The inverting amplifier input has a negligible current consumption.
  • the integrator circuit 110 may be implemented as an integrator which integrates the current based on the difference I ! N -I D AC.
  • the control circuit 108 is designed to provide the first digital signal D DA c such that the resulting current I DA c the input current I
  • the control circuit 108 is configured to provide the second digital signal D SU PPORT_DAC SO such that the output current IVERST ⁇ RKER is reduced or minimized.
  • a current or a charge quantity which is provided by the second DAC 106 per bit of the digital signal D S UPPORT_DAC can be determined, for example, by the manufacturer or in the course of a calibration routine, so that this value is provided to or stored in the control circuit 108 can, for example, when the control circuit has a memory.
  • the control circuit 108 is designed to generate a corresponding bit sequence of the second digital signal D S UPPORT_DAC ZU.
  • FIG. 2c A schematic profile of the amplifier current IVERST ⁇ RKER is shown in FIG. 2c.
  • the first digital signal D DA c is an RZ signal.
  • This can be formulated such that a pulse or a duration of a (theoretical) DAC RZ pulse is reduced by means of a factor a, the factor a being in a range of greater than zero or 0% and less than 1 or 100%. is arbitrary. For an RZ pulse that returns to zero after half the pulse duration, this means that the factor a equals 0.5 or 50%.
  • a back current to be coupled which permits a compensation of the current amplifier IVER ST ⁇ ⁇ AMPLIFIER, may, for example from the control circuit 108th by the provision
  • the control circuit 108 is configured to drive the DAC 104 with the first digital signal DDAC, which is an RZ signal.
  • the RZ signal has a phase 1 in which the first digital signal D D AC may have a nonzero value, that is, the DAC is active.
  • the control circuit 108 is further configured to provide the second digital signal DSUPPORT_DAC such that the relationship
  • ISUPPORT_DAC -IDAC_RZ + IDAC_NRZ (4) is essentially met.
  • the relationship may be said to be substantially satisfied when the actual result, that is, the ISUPPORT_DAC current, has a deviation of less than 5%, less than 10% or less than 50% from the result of formula (4) ,
  • the second digital signal D S UPPORT_DAC also has a phase 2 in which the first digital signal D D AC has returned to zero, that is, the first DAC 104 is off or inactive.
  • the control circuit 108 is configured to provide the second digital signal D S UPPORT_DAC SO such that for phase 2 a relationship
  • IsUPPORT_DAC I DAC.
  • the relationship may, for example, as substantially fulfilled be referred to when the actual outcome, i.e., the current iSUPPORT DAC a deviation of less than 5%, less than 10% or less than 50% to the result of the formula (5).
  • N_ABGESCH ⁇ TZT I DAC_NRZ
  • the delta-sigma modulator can be used, for example, as a multi-bit delta-sigma modulator.
  • the second DAC 106 may be described as a support digital-to-analog converter for delta-sigma analog-to-digital converters with return-to-zero feedback.
  • the second digital signal D S UPPORT_DAC describes a drive of the second DAC 106 to support an amplifier.
  • the drive is designed so that the speed and output current of an amplifier can be reduced.
  • FIGS. 2a-c show various current profiles over a common time axis for the purpose of illustrating different current signals.
  • Fig. 2a shows the input signals I DAC and I iN of the integrator circuit I 10 in FIG. 1 over a time t which has five periods, that is to say pulse intervals, Pi-P 5 .
  • the periods P, - P 5 are each a clock cycle of the first digital signal and thus the current waveform l DAC .
  • the amplitude of the current I DA c decreases as an example with decreasing amplitude of the input signal.
  • Signal l iN which means that the first digital signal or an amplitude of the first digital signal follows the input signal.
  • I IN can be, for example, a sensor signal of a sensor. Based on a measured value of the sensor, l IN can assume any values.
  • the second digital signal and therefore the current profile ISUPPORT_DAC is isochronous with respect to the first digital signal.
  • Each of the periods has a phase 1 (Ph1) and a phase 2 (Ph2), wherein the respective first phase is characterized in that the first DAC is active, that is, may have a non-zero signal amplitude with a corresponding input signal I ! N , In Phase 2, the first DAC is inactive, so the IDAC signal returns to the zero value.
  • the current I, N has a continuous course, which changes only slowly compared to the current I D AC.
  • FIG. 2b shows a profile of an amplifier current I * AMPLIFIER of a system which has only the first DAC but no second DAC and can be described as a delta-sigma modulator without a support DAC.
  • Amplifier current I * AMPLIFIER can be calculated according to formula 1.
  • the amplifier current AMPLIFIER has a maximum value max and a peak-to-peak (pp) value l * pp .
  • a maximum peak-to-peak value of the amplifier current may be a design basis for a maximum amount of current to be provided by the amplifier.
  • Fig. 2c shows a profile of the current I SUPPORT_DAC of the second DAC 106 of Fig. 1 and a resulting amplifier current IVERST ⁇ RKER-
  • the current ISUPPORT_DAC can be calculated for the phase 1 and phase 2 according to the formulas (4) and (5). Offsets Oi, 0 2 and 0 5 on the ordinate have the respective first and second periods P, and P 2 the respective variable offset for each period.
  • the offset values OL 0 2 and 0 5 can be calculated according to formula (5). In one over time falling amplitude of the input signal I IN, the offset values can Oj - 0 5 have decreasing values. In other words, the variable offset of the second digital signal can follow the input signal I IN , since I D AC_NRZ or I DAC_RZ also follow the input signal.
  • the digital signal D A DC may be, for example, an estimate of the input signal I ! N.
  • the variable offset may correspond to an estimate of the input current or signal.
  • the variable offset may also correspond to an estimate of the output signal ADC of the analog-to-digital converter.
  • a corresponding control circuit such as the control circuit 108, may be configured to generate the second digital signal, based on which the current I SUPPORT_DAC is provided, such that the variable offset is varied at times when the first digital signal compares l DAC in Fig. 2a, the zero value leaves.
  • the control circuit can also be designed to leave the offset unchanged, that is to say constant, during a period P 1 -P 5 .
  • control circuit is designed to vary the variable offset also during the periods Pi - P 5 , for example in order to reduce or avoid current peaks of the amplifier current.
  • the signal I S UPPORT_DAC has a sign change during a period P 1 -P 5 at times at which the first digital signal or the current I D AC that is thereby induced or generated returns to the zero value. on.
  • the input signal I ! N is approximately zero, compare Fig. 2a.
  • the current I D AC may result in a value of zero over this period, such as when I D AC is an optionally scaled estimate of the input signal N and having the value of about zero. Consequently, a compensation of the current I DA c can be omitted, so that the current ISUPPORT_DAC in period 4 can have values of zero.
  • a maximum amplifier current I max of a delta-sigma modulator, as shown, for example, in FIG. 1, may be less than the maximum amplifier current I * max .
  • a maximum peak-to-peak value l pp may be less than the peak-to-peak value l * pp . That is, adding an independent support DAC can reduce the maximum amplifier current I max, the amplifier current IVER, and / or the peak-peak current I pp, respectively.
  • a reduced amplifier current allows faster clock cycles of the signals.
  • the control circuit is configured to provide the second digital signal such that the current ISUPPORT_DAC through the second digital signal at the amplifier output is approximately in sync with the current through the first digital signal. That is, the first and second digital signals are provided by the control circuit such that any time differences between a path "control circuit, first DAC, amplifier” to the amplifier output and a path "control circuit, second DAC” to the amplifier output are negligible. Negligible means that any jitter, and therefore any power fluctuations or spikes, will not affect system stability.
  • An acceptable upper limit of Jitter between the first digital signal and the second digital signal or the resulting currents may be at the amplifier output, for example, at 1%, 5% or 10% of the period.
  • the second digital signal compare ISUPPORT_DAC, may be considered as having a variable offset Oi . 2.5 provided, inverted first digital signal, or resulting current can be called. Thus, the second digital signal may be described as following the first digital signal.
  • FIG. 3a shows a detailed illustration of the current I D AC from FIG. 2a.
  • the ordinate of the graph shows normalized current values I.
  • I D AC has a normalized amplitude I D AC1 with a value of 3.
  • I D AC has a normalized amplitude I DA c2 with a value of 2.
  • l DA c has a normalized amplitude I D AC3 with a value of 1.
  • I D AC has a normalized amplitude I DAC 4 with a value of zero.
  • I D AC has a normalized amplitude I DA c5 with a value of 1 and a negative sign.
  • FIG. 3b shows a more detailed representation of the graph from FIG. 2c with the same abscissa as FIG. 3a.
  • the signal ISUPPORT_DAC has a peak, ie a peak-to-peak value of ⁇ , between +1, 5 and -1, 5, ie a value of 3, in period P, which is the normalized amplitude in FIG. 3 l DA c1 corresponds.
  • a signal swing ⁇ 2 in period P 2 has a value of 2, which corresponds to the normalized amplitude I DAC 2 in FIG. 3a.
  • variable offset of a period P ( -P 5) can be half the value of the respective normalized amplitude I DA c -5 taking into account the sign of the current I DAC of first DACs, for example of the DAC 1 04, and a signal deviation ⁇ , - ⁇ 5 correspond to the signal swing or the normalized amplitude I D AC1 -5, so that the second digital signal, or the resulting current can follow the first digital signal or the resulting current.
  • the delta sigma ⁇ Modulator 400 includes integrator circuit 110 which is coupled to analog-to-digital converter 102.
  • the delta-sigma modulator 400 has a digital-to-analog converter 404 which is coupled to the integrator input 1 14.
  • the DAC 404 is configured to provide a current I ' DA c based on a first digital signal D' DAC .
  • the delta-sigma modulator 400 further includes a digital-to-analog converter 406 coupled to the integrator output 112.
  • the DAC 406 is configured to _ a current I 'SUPPORT_DAC based on a second digital signal D' SU p P0RT provide DAC.
  • the delta-sigma modulator 400 has a control circuit 408 coupled to the ADC 102.
  • the control circuit 408 is configured to generate the first digital signal D ' D AC and the second digital signal D'SUPPORT DAC.
  • the control circuit 408 is connected to the DAC 404 and the DAC 406.
  • the control circuit 408 includes a filter circuit 409 connected to the ADC 102.
  • the filter circuit 409 is a digital filter circuit and configured to receive the digital version D ' ADC of the output signal D A DC ZU and to form an average value of the output signal over a number of time steps, that is, pulse durations or periods.
  • the filter circuit 409 may be configured to form an average over two periods, three periods, five periods, or any other number of periods.
  • the filter circuit 409 may also be implemented as an analog filter circuit and connected to an input side of the ADC 102 or an output side of the integrator circuit 110 so that the filter circuit 409 may be configured to provide an analog version of the output signal A ' AD c receive and form the average over a number or period of analog values.
  • the DAC 406 has a higher resolution than the DAC 404.
  • the filter circuit 409 is configured to average the output signal D'ADC over two periods, then the DAC 406 has at least one bit higher resolution than the DAC 404.
  • a higher resolution of the DAC 406 compared to the DAC 404 allows a representation of intermediate values of the value range of the DAC 404 and thus a generation of current amplitudes of the current 1'supportDAc, which are between the quantization levels of the signal D ' DA c and the current amplitudes of the current I' DAC.
  • the filter circuit 409 may also be a stand alone component and disposed between the control circuit 408 and the ADC 102. Then, for example, the control circuit 408 may be the control circuit 108. If the DAC 406 has a higher resolution than the DAC 104, the DAC 404 can also be the DAC 104. If the DAC 404 or the DAC 104 has a lower resolution than the DAC 106, the DAC 406 may also be the DAC 106.
  • IIN_AUTHORIZED can be formed by averaging over two or more values of D'ADC. Thereby, a reduction of the maximum current or the peak-to-peak value at the amplifier output by a factor, for example 2, can be made possible.
  • Fig. 5a shows a waveform of the current I D AC and the input signal N of FIG. 2a.
  • Fig. 5b shows a schematic representation of a graph whose ordinate a current strength I and whose abscissa the time axis t according to the figures 2a-c, 3 and 5a be written.
  • a waveform of the amplifier current ⁇ ERST ⁇ RKER schematically shows a possible reduction of a maximum peak-to-peak value ⁇ by using a delta-sigma modulator, such as the delta-sigma modulator 400.
  • a peak Peak value ⁇ ⁇ of the amplifier current is smaller than the peak-to-peak value Ipp in FIG. 2c, for example because the negative values of the current IVERST ⁇ RKER omitted.
  • the amplifier current I AMP is also described as an output current based on a delta-sigma modulator with support DAC low pass filters in the input signal estimate.
  • An advantage of the described embodiments is that the requirements for the output current of the amplifier or the amplifier circuit 1 16 in the case of a multi-bit delta-sigma modulator can be greatly reduced.
  • the advantages of the multi-bit delta-sigma method ie a lower output current, can also be achieved when using "return-to-zero" pulses, which was only possible with “non-return-to-zero” pulses.
  • RZ Pulse higher linearity can be achieved, as the influence of turn-on and turn-off times is less or because a number of signal edges are increased, so that synchronization based on the signal edges is simplified.
  • the exemplary embodiments described can be used, for example, as sigma-delta ADCs for a current measurement or for a charge measurement in the form of the input signal.
  • FIG. 6 shows a current-time diagram analogous to FIG. 3b, with exemplary current profiles I and ⁇ , as can be obtained, for example, with the filtering of the output signal D described in FIG. 4, over the periods P-P 5 .
  • N and the current of the first DAC I are unchanged from FIG. 3b.
  • the variable offsets remain unchanged from the unfiltered digital signals as described in FIG. 1.
  • 0 2 has a normalized amplitude of 1, 0 and is unchanged from 0 2 in Fig. 3b.
  • the strokes of the signals such as ⁇ '2 are changed.
  • the change may result from the formation of the average of the signal D or the low-pass filtered signal I.
  • the resulting residual error in the form of the amplifier current I can be amplified by the value of the reduction, ie approximately 0, 25, be postponed.
  • a smaller size of the amplifier can be achieved.
  • the described sigma-delta modulators or the activation of the support DACs can be used for both multi-bit and single-bit delta-sigma ADCs become. An application with a multi-bit ADC can be much more effective compared to a use in a single-bit ADC.
  • the increased resolution compared to single-bit ADC allows a more accurate estimation of the output signals, thus also allowing a more accurate estimation of the amplifier current.
  • a more accurate estimation allows lower errors or deviations, for example quantization errors, so that with multi-bit ADC a lower amplifier current may be required which can then be further reduced by the illustrated embodiments.
  • the method of targeted control of the support DAC can also be used for higher-order ADCs. This can apply to all ADCs with a current input.
  • FIG. 7 shows a schematic representation of a graph on whose abscissa the time axis and at whose ordinate current amplitudes are plotted.
  • N is unchanged from the previous embodiments.
  • the course of the current IDAC_NRZ is an estimate of the input signal l
  • the value of IDAC_NRZ equals the value of l
  • a map ISCH ⁇ TZ describes the average value of two consecutive values of the current IDAC_NRZ-ISCH ⁇ TZ each has an amplitude value between the value of IDAC_NRZ the current period, such as period P 2 and the previous period, such as period Pi.
  • Fig. 8 shows a delta-sigma modulator.
  • an integrator circuit 81 which may be, for example, the integrator circuit 1 1 0, a DAC 804, such as the DAC 1 04 or 404, is arranged.
  • the DAC 804 is configured to receive the digital signal D DA c ZU.
  • the integrator circuit 81 0 is configured to provide the amplifier current I "AMPLIFIER
  • An analog-to-digital converter 802 is configured to provide a digital output signal D * A DC based on the amplifier current I * AMPLIFIER.
  • Fig. 9 shows a schematic representation of the differences between NRZ and RZ pulses.
  • NRZ pulses have during each period P '- P' 6 to a respective unchanged amplitude.
  • RZ pulses return to zero after one part of the period ⁇ -P ' 6 , before a new amplitude value from the corresponding signal is assumed in the next period.
  • a portion of the period ⁇ , - P ' 6 in which the Signal can assume a non-zero value can be described as the factor a.
  • Fig. 10 is a schematic block diagram of a prior art delta-sigma modulator.
  • a second DAC 1002 is connected to an output of an integrator circuit 1010.
  • a DAC 1004 is connected to an input of the integrator circuit 1010.
  • the DAC 1002 is configured to receive the signal D D AC inverted by means of an inversion 1006, resulting in an amplifier current f ERST ⁇ RKER which approximately corresponds to the inverted input current I tN , as shown in Fig. 1 1.
  • FIG. 11 a shows the input signals I D AC and N analogously to FIGS. 2 a and 5 a.
  • Fig. 1 1 b shows a time axis t, the curves of the currents f D AC and a resulting amplifier current I "VERSTARKER-
  • aspects have been described in the context of a device, it will be understood that these aspects also constitute a description of the corresponding method, so that a block or a component of a device is also to be understood as a corresponding method step or as a feature of a method step , Similarly, aspects described in connection with or as a method step also represent a description of a corresponding block or detail or feature of a corresponding device.
  • embodiments of the invention may be implemented in hardware or in software.
  • the implementation may be performed using a digital storage medium, such as a floppy disk, a DVD, a Blu-ray Disc, a CD, a ROM, a PROM, an EPROM, an EEPROM or FLASH memory, a hard disk, or other magnetic disk or optical memory are stored on the electronically readable control signals, which can cooperate with a programmable computer system or cooperate such that the respective method is performed. Therefore, the digital storage medium can be computer readable.
  • some embodiments according to the invention include a data carrier having electronically readable control signals capable of interacting with a programmable computer system such that one of the methods described herein is performed.
  • embodiments of the present invention may be implemented as a computer program product having a program code, wherein the program code is operable to perform one of the methods when the computer program product runs on a computer.
  • the program code can also be stored, for example, on a machine-readable carrier.
  • inventions include the computer program for performing any of the methods described herein, wherein the computer program is stored on a machine-readable medium.
  • an embodiment of the method according to the invention is thus a computer program which has a program code for performing one of the methods described herein when the computer program runs on a computer.
  • a further embodiment of the inventive method is thus a data carrier (or a digital storage medium or a computer-readable medium) on which the computer program is recorded for carrying out one of the methods described herein.
  • a further exemplary embodiment of the method according to the invention is thus a data stream or a sequence of signals which represents or represents the computer program for performing one of the methods described herein.
  • the data stream or the sequence of signals may be configured, for example, to be transferred via a data communication connection, for example via the Internet.
  • Another embodiment includes a processing device, such as a computer or a programmable logic device, that is configured or adapted to perform one of the methods described herein.
  • a processing device such as a computer or a programmable logic device
  • Another embodiment includes a computer on which the computer program is installed to perform one of the methods described herein.
  • a programmable logic device eg, a field programmable gate array, an FPGA
  • a field programmable gate array may cooperate with a microprocessor to perform any of the methods described herein.
  • the methods are performed by a any hardware device performed. This may be a universal hardware such as a computer processor (CPU) or hardware specific to the process, such as an ASIC.
  • CPU computer processor
  • ASIC application specific integrated circuit

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Abstract

Ausführungsbeispiele schaffen einen Delta-Sigma-Modulator zum Bereitstellen eines Ausgangssignals basierend auf einem Eingangssignal mit einer Integratorschaltung, einem ersten Digital-Analog-Umsetzer, einem zweiten-Digital-Analog-Umsetzer, einem Analog-Digital-Umsetzer und einer Steuerschaltung. Die Integratorschaltung ist ausgebildet, um das Ausgangssignal an einem Integratorausgang bereitzustellen. Der erste Digital-Analog-Umsetzer (DAC) ist mit einem Integratoreingang gekoppelt und ausgebildet, um einen Strom basierend auf einem ersten digitalen Signal bereitzustellen. Der zweite DAC ist mit dem Integratorausgang gekoppelt und ausgebildet, um einen Strom basierend auf einem zweiten digitalen Signal bereitzustellen. Der Analog-Digital-Umsetzer ist mit dem Integratorausgang gekoppelt und ausgebildet, um das Ausgangssignal in einer digitalen Form bereitzustellen. Die Steuerschaltung ist mit dem Analog-Digital-Umsetzer gekoppelt und ausgebildet, um das erste digitale Signal und das zweite digitale Signal basierend auf dem digitalen Ausgangssignal zu erzeugen. Das erste digitale Signal beschreibt Pulse, wobei das digitale Signal zwischen den Pulsen auf einen Nullwert zurückkehrt. Das zweite digitale Signal beschreibt eine Überlagerung von Pulsen sowie eines variablen Offsets, der dem Eingangssignal folgt.

Description

Delta-Sigma- odulator
Beschreibung
Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf einen Delta-Sigma- Modulator zum Bereitstellen eines Ausgangssignals basierend auf einem Eingangssignal. Weitere Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf ein Verfahren zum Bereitstellen eines Ausgangssignals basierend auf einem Eingangssignal und auf ein Computerprogramm.
Stand der Technik Bei im Zeitbereich kontinuierlich arbeitenden Delta-Sigma-Modulatoren (Continuous Time Delta-Sigma-Modulatoren) wird die Summe eines Eingangssignals (l!N) und eines Rückkopplungssignals (IDAC) integriert. Typischerweise sind die Frequenzanteile im Eingangssignal deutlich geringer als die verwendete Taktfrequenz des Rückkopplungssignals. Die Ausgangsspannung des Integrators wird durch einen Analog-Digital-Umsetzer (Analog-to- Digital-Converter - ADC) in eine digitale Darstellung (DADC) gewandelt. Ein Digital-Analog- Umsetzer (Digital-to-Analog-Converter - DAC) wird mit Hilfe eines Algorithmus so angesteuert, dass der von dem DAC bereitgestellte Strom lDAC dem Eingangsstrom l!N möglichst gut entspricht, das heißt diesen approximiert. Ein Verstärker des Delta-Sigma- Modulators liefert einen Ausgangsstrom (I VERSTÄRKER), der der Differenz zwischen lDAC und l|N entspricht, wie es in der Fig. 8 dargestellt ist.
Der Ausgangsstrom kann mittels folgender Beziehung ausgedrückt werden:
IvERSTÄRKER = iDAcHl (1 )
Eine schematische Darstellung eines resultierenden Verlaufs des Verstärkerstroms I VER¬ STARKER ist in der Fig. 2b dargestellt. Fig. 2a zeigt zugrunde liegende Verläufe des Eingangssignals l|N und lDAC. Die Anforderungen an den Verstärker können reduziert werden, wenn die Auflösungen des DACs und des ADCs erhöht werden. Dies ist dann möglich, wenn der DAC kontinu- ierlich arbeitet, das heißt sogenannte Non-Return-to-Zero (NRZ) Pulse ausgibt. Ein Nachteil von NRZ Pulsen ist, dass eine rückgekoppelte Ladungsmenge von der Impulsfolge des Datenstroms abhängt. Aufgrund der Anstiegs- und Abfallszeiten sowie kapazitiven Eigenschaften in Integratoren variiert die Ladungsmenge beispielsweise zwischen der Signalfolge -1 , 1 , -1 , 1 , -1 , 1 und der Folge 1 , 1 , 1 , -1 , -1 , -1. Dieses Problem kann durch sogenannte Return-to-Zero (RZ) Pulse gelöst werden. In diesem Fall wird die Impulsdauer reduziert, und am Ende eines Pulses der DAC ausgeschaltet, das heißt, dass das Signal kehrt zu einem Nullwert zurück. Der Strom zur Bereitstellung der Ladungsmenge muss entsprechend erhöht werden, um die gleiche Ladungsmenge wie bei NRZ Pulsen zurück zu koppeln. Fig. 9 zeigt eine Gegenüberstellung der Impulsformen NRZ und RZ.
Im Falle von RZ Pulsen muss der Verstärker einen höheren Strom liefern, da der Unterschied zwischen dem Eingangssignal und dem Rückkopplungssignal stark erhöht wird. Die Verzögerung des Pfades von DAC zum ADC in Fig. 8 muss möglichst minimiert wer- den, um die Stabilität des Systems sicherzustellen.
Das bedeutet, dass bei RZ Pulsen höhere Anforderungen an den Verstärker gestellt werden. Gemäß einer ersten Lösungsvariante kann der Verstärker für diese höheren Anforderungen ausgelegt werden, was zu einem höheren Stromverbrauch und einem erhöhten Flächenbedarf führt.
Gemäß einer zweiten Lösungsvariante, wie sie beispielsweise aus der WO 2010/1 19456 A2 bekannt ist, wird ein Kompensations-DAC am Ausgang des Verstärkers angeschlossen. Dadurch braucht der Verstärker nur den Eingangsstrom l!N zu liefern, welcher sich mit einer geringeren Frequenz als das Rückkopplungssignal ändert. Außerdem führen Fehler bei der Integration des Eingangsstroms nicht zu Instabilitäten. Diese Variante ist schematisch in Fig. 10 dargestellt.
Nachteil dieses Verfahrens ist, dass ein Verstärkerausgangsstrom (I**VERSTÄRKER) im Be- trag gleich dem Eingangsstrom (l|N) sein muss. Dadurch werden die Anforderungen an den Verstärkerausgangsstrom erhöht.
WO 2010/1 19456 A2 beschreibt einen Ansatz, um dieses Problem für Schaltungen mit einem Spannungseingang zu lösen, jedoch kann dieses Verfahren nicht für Modulatoren mit Stromeingang angewendet werden. Eine schematische Darstellung eines resultierenden Verstärkerstroms, wie ihn ein System gemäß Fig. 10 ermöglicht, ist in Fig. 1 1 dargestellt.
Wünschenswert wäre demnach ein Delta-Sigma-Modulator, der eine hohe Systemstabili- tat, einen geringen Verstärkerstrom und mithin eine geringe Stromaufnahme des Verstärkers ermöglicht.
Eine Aufgabe der vorliegenden Erfindung besteht darin, Delta-Sigma-Modulatoren zu schaffen, die verringerte Anforderungen an den Verstärker stellen, Bspw. kann ein gerin- ger Ausgangsstrom eine Verwendung von klein bauenden Verstärkern ermöglichen, so dass Delta-Sigma-Modulatoren mit einer geringeren Baugröße und energieeffizienter bereitgestellt werden.
Diese Aufgabe wird durch den Gegenstand der unabhängigen Patentansprüche gelöst.
Weitere vorteilhafte Ausführungsformen sind der Gegenstand der abhängigen Patentansprüche.
Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf einen Delta-Sigma- Modulator zum Bereitstellen eines Ausgangssignals basierend auf einem Eingangssignal. Der Delta-Sigma-Modulator weist eine Integratorschaltung, einen ersten Digital-Analog- Umsetzer, einen zweiten Digital-Analog-Umsetzer, einen Analog-Digital-Umsetzer und eine Steuerschaltung auf. Die Integratorschaltung ist ausgebildet, um das Ausgangssignal in einer analogen Form an einem Integratorausgang bereitzustellen. Der erste Digital- Analog-Umsetzer ist mit einem Integratoreingang gekoppelt und ausgebildet, um einen Strom basierend auf einem ersten digitalen Signal, das Pulse beschreibt und zwischen den Pulsen auf einen Nullwert zurückkehrt, bereitzustellen. Der zweite Digital-Analog- Umsetzer ist mit dem Integratorausgang gekoppelt und ausgebildet, um basierend auf dem Ausgangssignal in der analogen Form einen Strom basierend auf einem zweiten digitalen Signal, das eine Überlagerung von Pulsen sowie eines variablen Offsets, der dem Eingangssignal folgt, bereitzustellen. Der Analog-Digital-Umsetzer ist mit dem Integratorausgang gekoppelt und ausgebildet, um das Ausgangssignal in einer digitalen Form bereitzustellen. Die Steuerschaltung ist mit dem Analog-Digital-Umsetzer gekoppelt und ausgebildet, um das erste digitale Signal und das zweite digitale Signal basierend auf dem digitalen Ausgangssignal des Analog-Digital-Umsetzers zu erzeugen. Vorteilhaft an diesem Ausführungsbeispiel ist, dass das zweite digitale Signal so erzeugt werden kann, dass ein Strom des zweiten Digital-Analog-Umsetzers, der auf dem zweiten digitalen Signal basiert, einen Strom des Verstärkers derart kompensiert, d. h. anstelle des Verstärkers bereitstellt, so dass der Verstärker einen geringeren Ausgangsstrom be- reitstellen kann und mithin die Anforderungen an den Verstärker bezüglich der Strombereitstellung verringert ist.
Weitere Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf einen Delta- Sigma-Modulator, bei dem die Steuerschaltung ausgebildet ist, um das zweite digitale Signal so bereitzustellen, dass der Offset des zweiten digitalen Signals zu einem Zeitpunkt, an dem das erste digitale Signal den Nullwert verlässt, variiert wird.
Vorteilhaft an diesem Ausführungsbeispiel ist, dass basierend auf einem variierendem Offset das zweite digitale Signal auch zu Zeiten, in denen das erste digitale Signal zu dem Nullwert zurückgekehrt ist, von Null verschieden sein kann und so über die gesamte Zeitspanne eine höhere Ladungsmenge zur Kompensation des Verstärkerstroms bereitstellbar ist. Damit kann eine erhöhte Kompensation des Verstärkerstroms und mithin ein weiter reduzierter Verstärkerstrom erreicht werden. Ferner kann das zweite digitale Signal für Zeiten, in denen das erste digitale Signal zu dem Nullwert zurückgekehrt ist, und für Zei- ten, in denen die Pulse des ersten digitalen Signals einen von Null verschiedenen Wert annehmen können, verschieden berechnet werden, etwa durch den variablen Offset.
Weitere Ausführungsbeispiele schaffen Delta-Sigma-Modulatoren, bei denen die Steuerschaltung ausgebildet ist, um den Offset des zweiten digitalen Signals so zu bestimmen, dass er einer Abschätzung des Eingangssignals entspricht.
Vorteilhaft an diesem Ausführungsbeispiel ist, dass zu Zeitpunkten an denen das erste digitale Signal den Nullwert aufweist mittels des zweiten digitalen Signals eine Kompensation des Eingangssignals erfolgen kann und dass diese Kompensation mittels des variab- len Offsets erfolgen kann, wodurch sich eine Amplitude des Stroms, der durch den Verstärker geliefert werden muss, verringert ist.
Weitere Ausführungsbeispiele der vorliegenden Erfindung schaffen einen Delta-Sigma- Modulator, der ferner eine Filterschaltung aufweist, die mit dem zweiten Digital-Analog- Umsetzer gekoppelt ist und die ausgebildet ist, um einen Mittelwert des ersten digitalen Signals über eine Anzahl von Zeitschritten bereitzustellen, wobei eine Auflösung des zweiten Digital-Analog-Umsetzers größer ist als eine Auflösung des ersten Digital-Analog- Umsetzers.
Vorteilhaft an diesem Ausführungsbeispiel ist, dass das zweite digitale Signal so erzeugt werden kann, dass ein Spitze-zu-Spitze Wert des Verstärkerstroms weiter reduzierbar ist, indem ein Verstärkerstrom, der auf Quantisierungsfehlern des Analog-Digital-Umsetzers basiert, durch die Mittelung bzw. Mittelwertbildung reduziert werden kann.
Weitere Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf ein Verfahren und ein Computerprogramm zum Bereitstellen eines Ausgangssignals basierend auf einem Eingangssignal.
Kurzbeschreibung der Figuren Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen erläutert. Es zeigen:
Fig. 1 ein schematisches Blockschaltbild eines Delta-Sigma-Modulators zum Bereitstellen eines Ausgangssignals basierend auf einem Eingangssignal gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 2a die Eingangssignale der Integratorschaltung in Fig. 1 in einem Strom-Zeit- Diagramm über eine Zeit t, die fünf Perioden aufweist. Fig. 2b ein schematisches Strom-Zeit-Diagramm mit einem Verlauf eines Verstärkerstroms eines Systems das zum Stand der Technik gehört und welches lediglich den ersten DAC aufweist;
Fig. 2c ein schematisches Strom-Zeit-Diagramm mit einem Verlauf des Stroms des zweiten DAC aus Fig. 1 und eines resultierenden Verstärkerstroms gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 3a Fig. 3b eine detaillierteres Strom-Zeit-Diagramm der Stromverläufe aus Fig. 2c mit der gleichen Abszisse wie Fig. 3a.
Fig. 4 ein schematisches Blockschaltbild eines Delta-Sigma-Modulators gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 5a eine schematisches Strom-Zeit-Diagramm eines Signalverlaufs des Stroms lDAc und des Eingangssignals lIN gemäß Fig. 2a. Fig. 5b eine schematisches Strom-Zeit-Diagramm, dessen Ordinate eine Stromstärke I und dessen Abszisse die Zeitachse t gemäß den Figuren 2a-c, 3a, 3b und 5a beschreibt.
Fig. 6 ein Strom-Zeit-Diagramm analog zu Fig. 3b, mit beispielhaften Stromverläufen, wie sie bspw. mit einer in Fig. 4 beschriebenen Filterung des Ausgangssignals erhalten werden können;
Fig. 7 eine schematische Darstellung eines Graphen an dessen Abszisse die Zeit und an dessen Ordinate Stromwerte angetragen sind und in dem der der Verlauf ei- nes geschätzten Stroms ISCHÄTZ dargestellt ist, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 8 einen Delta-Sigma-Modulator, gemäß dem Stand der Technik; Fig. 9 eine schematische Darstellung der Unterschiede zwischen NRZ und RZ Pulsen gemäß dem Stand der Technik;
Fig. 10 ein schematisches Blockschaltbild eines weiteren Delta-Sigma-Modulators gemäß dem Stand der Technik;
Fig. 1 1 a ein schematisches Strom-Zeit-Diagramm der Eingangssignale lDAC und l!N analog den Figuren 2a und 5a; und
Fig. 1 1 b ein schematisches Strom-Zeit-Diagramm über die Zeit t, das Verläufe von DAC- Strömen und eines daraus resultierenden Verstärkerstroms gemäß dem Delta-
Sigma-Modulators aus Fig. 10 darstellt.
Detaillierte Beschreibung von Ausführungsbeispielen der vorliegenden Erfindung Bevor nachfolgend Ausführungsbeispiele der vorliegenden Erfindung im Detail anhand der Zeichnungen näher erläutert werden, wird darauf hingewiesen, dass identische, funktionsgleiche oder gleichwirkende Elemente, Objekte und/oder Strukturen in den unter- schiedlichen Figuren mit den gleichen Bezugszeichen versehen sind, so dass die in unterschiedlichen Ausführungsbeispielen dargestellte Beschreibung dieser Elemente untereinander austauschbar ist bzw. aufeinander angewendet werden kann.
Fig. 1 zeigt ein schematisches Blockschaltbild eines Delta-Sigma-Modulators 100 zum Bereitstellen eines Ausgangssignals DADC basierend auf einem Eingangssignal (Eingang, engl. Input - In) l|N. Der Delta-Sigma-Modulator 100 weist eine Integratorschaltung 1 10 auf, die ausgebildet ist, um eine analoge Form AADC des Ausgangssignals DADC an einem Integratorausgang 1 12 bereitzustellen.
Der Delta-Sigma-Modulator 100 weist ferner einen Analog-Digital-Umsetzer (Analog-to- Digital-Converter - ADC) 102 auf, der mit dem Integratorausgang 1 12 gekoppelt ist. Der ADC 102 ist ausgebildet, um das Ausgangssignal in einer analogen Form AADC zu empfangen, in eine digitale Form DADc zu überführen und das Ausgangssignal in der digitalen Form DADc bereitzustellen. Das bedeutet, dass der ADC 102 ausgebildet ist, um ein von der Integratorschaltung 1 10 an dem Integratorausgang 1 12 bereitgestelltes analoges Signal zu digitalisieren. Das Ausgangssignal existiert in einer analogen Form AADC und/oder einer digitalen Form DADC. Unter Vernachlässigung von Abweichungen zwischen den beiden Formen, beispielsweise durch Quantisierungsfehler, werden beide Signale als Ausgangssignal bezeichnet und sind bezüglich ihres Informationsgehaltes gleich.
Der Delta-Sigma-Modulator 100 umfasst einen ersten Digital-Analog-Umsetzer (Digital-to- Analog-Converter - DAC) 104, der mit einem Integratoreingang 1 14 gekoppelt ist. Der erste DAC 104 ist ausgebildet, um einen Strom lDAc basierend auf einem ersten digitalen Signal DDAC bereitzustellen bzw. aufzunehmen. In anderen Worten ist der Strom I DAC eine analoge bzw. analogisierte Form des digitalen Signals DDAc-
Der Delta-Sigma-Modulator 100 umfasst ferner einen zweiten DAC 106, der mit dem Integratorausgang 1 12 gekoppelt ist. Der zweite DAC 106 kann als Unterstützungs-DAC (engl. Support-DAC) beschrieben werden und ist ausgebildet, um einen Strom ISUPP- PORT DAC basierend auf einem zweiten digitalen Signal DSUPPO T_DAC bereitzustellen bzw. aufzunehmen. In anderen Worten ist der Strom ISUPPORT_DAC eine analoge bzw. analogi- sierte Form des digitalen Signals DSUPPORT_DAC-
Das erste digitale Signal DDAc ist ein return-to-zero - RZ - Signal bzw. ein auf Null zu- rückkehrendes Signal, das heißt es beschreibt Pulse, wobei das Signal zwischen den Pulsen auf einen Nullwert zurückkehrt. Das zweite digitale Signal DSUPPOPRT_DAC beschreibt eine Überlagerung von Pulsen und eines variablen Offsets. Der Offs et folgt dem Eingangssignal l|N. Der Delta-Sigma-Modulator 100 umfasst ferner eine Steuerschaltung 108. Die Steuerschaltung 108 ist mit dem ADC 102 gekoppelt und ausgebildet, um die digitale Form DADC des Ausgangssignals zu empfangen und basierend auf der digitalen Form DADC des Ausgangssignals das erste digitale Signal DDAC und das zweite digitale Signal DSUPPORT_DAC ZU erzeugen.
Die Steuerschaltung 108 kann beispielsweise eine Hardware-Schaltung sein. Alternativ kann die Steuerschaltung 108 zumindest teilweise in Software implementiert sein, etwa in Form eines Mikrocontrollers, der an einem Eingang das Ausgangssignal DADC in digitaler Form empfängt und an einem oder mehreren Ausgängen das erste digitale Signal DDAc und das zweite digitale Signal DSUPPORT_DAC bereitstellt. Alternativ kann es sich bei der Steuerschaltung 108 um eine integrierte Schaltung, um einen programmierbaren Baustein (Feldprogrammierbares Gatterg Id, engl. Field Programmable Gate Array - FPGA) handeln. Die Integratorschaltung umfasst eine Verstärkerschaltung 1 16 und ein Integrationsglied 1 18. Bei der Verstärkerschaltung 1 16 kann es sich beispielsweise um einen oder mehrere Operationsverstärker, einen oder mehrere Transistoren oder dergleichen bzw. eine Kombination davon handeln. Bei dem Integrationsglied 1 18 kann es sich beispielsweise um einen Kondensator oder eine kapazitive Schaltung handeln. Das Integrationsglied 1 18 ist zwischen einen Eingang und einen Ausgang der Verstärkerschaltung 1 16 gekoppelt. Wird das Eingangssignal l!N beispielsweise an einem invertierenden Eingang der Verstärkerschaltung 1 16 angelegt, wenn die Verstärkerschaltung 1 16 ein Operationsverstärker ist, so ist das Integrationselement 1 18 ebenfalls mit dem invertierenden Eingang der Verstärkerschaltung 1 16 verbunden. Der invertierende Verstärkereingang weist eine vernachläs- sigbare Stromaufnahme auf. Die Integratorschaltung 1 10 kann als Integrierer ausgeführt sein, der den Strom basierend auf der Differenz l!N - IDAC integriert. Die Verstärkerschal- tung 1 16 ist aufgrund der Beschaltung ausgebildet, um den Verstärkerstrom I VERSTÄRKER bereitzustellen oder aufzunehmen, mit dem die Integratorschaltung 1 18 beaufschlagt wird, soweit dieser Strom, bspw. ausgedrückt durch I ERSTÄRKER = IDAC - IIN + ISUPPORT_DAC nicht von dem zweiten DAC bzw. dem Strom ISUPPORT_DAC ausgeglichen wird.
Die Steuerschaltung 108 ist ausgebildet, um das erste digitale Signal DDAc so bereitzustellen, dass der resultierende Strom lDAc den Eingangsstrom l|N zumindest teilweise zu kompensieren und, um eine Ausgangsspannung des Verstärkers klein zu halten. Dies kann zu einem verringerten Verstärkerstrom IVERSTÄRKER führen.
Die Steuerschaltung 108 ist ausgebildet, um das zweite digitale Signal DSUPPORT_DAC SO bereitzustellen dass der Ausgangsstrom IVERSTÄRKER reduziert oder minimal wird. Ein Strom bzw. eine Ladungsmenge, die pro Bit des digitalen Signals DSUPPORT_DAC von dem zweiten DAC 106 bereitgestellt wird, kann beispielsweise herstellerseitig oder im Zuge einer Kalib- rierungsroutine ermittelt werden, so dass dieser Wert der Steuerschaltung 108 bereitgestellt oder in dieser hinterlegt werden kann, etwa, wenn die Steuerschaltung einen Speicher aufweist. Abhängig davon, welche Ladungsmengen die Steuerschaltung 108 als an dem Ausgang der Integratorschaltung 1 10 in Form des Stroms ISUPPORT_DAC bereitzustellen ermittelt, ist die Steuerschaltung 108 ausgebildet, eine entsprechende Bitfolge des zwei- ten digitalen Signals DSUPPORT_DAC ZU erzeugen.
Ein schematischer Verlauf des Verstärkerstroms IVERSTÄRKER ist in der Fig. 2c dargestellt.
Das erste digitale Signal DDAc ist ein RZ Signal. Dies kann so formuliert werden, dass ein Puls bzw. eine Dauer eines (theoretischen) DAC RZ Pulses mittels eines Faktors a reduziert ist, wobei der Faktor a in einem Bereich von größer als null bzw. 0% und kleiner als 1 bzw. 100% beliebig ist. Für einen RZ Puls, der nach der halben Pulsdauer zu einem Nullwert zurückkehrt, bedeutet dies, dass der Faktor a einem Wert von 0,5 bzw. 50% entspricht.
Ein zurück zu koppelnder Strom, welcher eine Kompensation des Verstärkerstroms IVER¬ STÄRKER ermöglicht, kann von der Steuerschaltung 108 bspw. mittels der Vorschrift
IDÄC_NRZ *TRER|ODE = 'DÄC_RZ *a*TpER|0DE (2) bestimmt werden, wobei TP ERI0DE eine Periodendauer des entsprechenden Signaltakts oder Bits beschreibt. Umgeformt ergibt sich
Figure imgf000012_0001
Das bedeutet, dass der Strom I DAC_RZ mittels des Faktors 1/a gegenüber einem Strom !DAC_NRZ, der benötigt werden würde, wenn der erste DAC 104 NRZ Pulsen empfangen würde, erhöht ist. Die Steuerschaltung 108 ist ausgebildet, um den DAC 104 mit dem ersten digitalen Signal DDAC anzusteuern, das ein RZ Signal ist. Das RZ Signal weist eine Phase 1 auf, in der das erste digitale Signal DDAC einen Wert von ungleich null aufweisen kann, das heißt der DAC ist aktiv. Die Steuerschaltung 108 ist ferner ausgebildet, um das zweite digitale Signal DSUPPORT_DAC so bereitzustellen, dass die Beziehung
ISUPPORT_DAC = -IDAC_RZ + IDAC_NRZ (4) im Wesentlichen erfüllt ist. Die Beziehung kann bspw. als im Wesentlichen erfüllt bezeichnet werden, wenn das tatsächliche Ergebnis, das heißt der Strom ISUPPORT_DAC eine Abwei- chung von weniger als 5 %, weniger als 10 % oder weniger als 50 % zu dem Ergebnis der Formel (4) aufweist.
Das zweite digitale Signal DSUPPORT_DAC weist ferner eine Phase 2 auf, in der das erste digitale Signal DDAC ZU dem Nullwert zurückgekehrt ist, das bedeutet, dass der erste DAC 104 aus bzw. inaktiv ist. Die Steuerschaltung 108 ist ausgebildet, um das zweite digitale Signal DSUPPORT_DAC SO bereitzustellen, dass für die Phase 2 eine Beziehung
IsUPPORT_DAC = I DAC . RZ = "3 1DAC_RZ (5) im Wesentlichen erfüllt ist. Die Beziehung kann bspw. als im Wesentlichen erfüllt bezeichnet werden, wenn das tatsächliche Ergebnis, das heißt der Strom ISUPPORT DAC eine Abweichung von weniger als 5 %, weniger als 10 % oder weniger als 50 % zu dem Ergebnis der Formel (5) aufweist. Alternativ oder zusätzlich kann der Strom ISUPPORT_DAC kann auch als Kombination des invertierten RZ Feedbackstromes und einer Abschätzung des Eingangssignals aufgefasst werden. Das bedeutet, dass obige Gleichung (4) ISUPPORT_DAC = -IDAC_RZ + IDAC_NRZ (4)
Für Phase 1 als lsUPPORT_DAC = "IDAC_RZ + ' |N_ABGESCHATZT (6) darstellbar ist.
Im einfachsten Fall, beispielsweise bei einem Multi-bit-Delta-Sigma-Modulator kann in Phase 1 l|N_ABGESCHÄTZT = I DAC_NRZ gelten. Der Delta-Sigma-Modulator kann beispielsweise als Multi-bit Delta-Sigma-Modulator eingesetzt werden.
In anderen Worten kann der zweite DAC 106 als Unterstützungs-Digital-Analog-Umsetzer für Delta-Sigma-Analog-Digital-Wandler mit Return-to-Zero Rückkopplung beschrieben werden. Das zweite digitale Signal DSUPPORT_DAC beschreibt eine Ansteuerung des zweiten DAC 106 zur Unterstützung eines Verstärkers. Die Ansteuerung ist so ausgelegt, dass die Geschwindigkeit und der Ausgangsstrom eines Verstärkers reduziert werden kann. Somit ist eine Energieeinsparung möglich. Die Figuren 2a-c zeigen verschiedene Stromverläufe über eine gemeinsame Zeitachse zur Verdeutlichung unterschiedlicher Stromsignale.
Fig . 2a zeigt die Eingangssignale lDAC und liN der Integratorschaltung 1 10 in Fig. 1 über eine Zeit t, die fünf Perioden, das heißt Pulsintervalle, Pi - P5 aufweist. Die Perioden P, - P5 sind je ein Taktzyklus des ersten digitalen Signals und mithin des Stromverlaufs lDAC. Die Amplitude des Stroms lDAc nimmt beispielhaft mit sinkender Amplitude des Eingangs- Signals liN ab, das bedeutet, dass das erste digitale Signal bzw. eine Amplitude des ersten digitalen Signals dem Eingangssignal folgt. IIN kann bspw. ein Sensorsignal eines Sensors sein. Basierend auf einem Messwert des Sensors kann lIN beliebige Werte annehmen. Das zweite digitale Signal und mithin der Stromverlauf ISUPPORT_DAC ist taktsynchron zum ersten digitalen Signal. Jede der Perioden weist eine Phase 1 (Ph1 ) und eine Phase 2 (Ph2) auf, wobei die jeweils erste Phase dadurch gekennzeichnet ist, dass der erste DAC aktiv ist, das heißt bei einem entsprechenden Eingangssignal l!N eine Signalamplitude ungleich null aufweisen kann. In Phase 2 ist der erste DAC inaktiv, so dass das Signal IDAC zu dem Nullwert zurückkehrt. Der Strom l,N weist einen kontinuierlichen Verlauf auf, der sich gegenüber dem Strom IDAC nur langsam ändert.
Fig. 2b zeigt einen Verlauf eines Verstärkerstroms I*VERSTÄRKER eines Systems, welches lediglich den ersten DAC, jedoch keinen zweiten DAC aufweist und als ein Delta-Sigma- Modulator ohne Support-DAC beschrieben werden kann. Ein solches System ist beispielhaft in Fig. 8 dargestellt. Der Verstärkerstrom I*VERSTÄRKER kann gemäß Formel 1 berechnet werden. Der Verstärkerstrom VERSTÄRKER weist einen Maximalwert max und einen Spitze-Spitze- (engl. Peak-to-Peak - pp) Wert l*pp auf. Ein maximaler Spitze-Spitze-Wert des Verstärkerstroms kann einen Auslegungsgrundlage für einen maximal von dem Ver- stärker bereitzustellenden Strom sein.
Fig. 2c zeigt einen Verlauf des Stroms I SUPPORT_DAC des zweiten DAC 106 aus Fig. 1 und einem resultierenden Verstärkerstrom IVERSTÄRKER- Der Strom ISUPPORT_DAC kann für die Phase 1 und Phase 2 gemäß den Formeln (4) und (5) berechnet werden. Off setwerte Oi , 02 und 05 an der Ordinate weisen für die erste und die zweite Periode P, und P2 den jeweiligen, für jede Periode variablen, Offset auf. Die Offsetwerte OL 02 und 05 können gemäß Formel (5) berechnet werden. Bei einer über die Zeit abfallenden Amplitude des Eingangssignals lIN können auch die Offsetwerte Oj - 05 abnehmende Werte aufweisen. In anderen Worten kann der variable Offset des zweiten digitalen Signals dem Eingangs- signal lIN folgen, da auch IDAC_NRZ bzw. I DAC_RZ dem Eingangssignal folgen.
In anderen Worten kann das digitale Signal DADC beispielsweise eine Abschätzung des Eingangssignals l!N sein. Somit kann der variable Offset einer Abschätzung des Eingangsstroms bzw. des Eingangssignals entsprechen. Alternativ oder zusätzlich kann der variable Offset auch eine Abschätzung des Ausgangssignals DADC des Analog-Digital- Umsetzers entsprechen. Eine entsprechende Steuerschaltung, etwa die Steuerschaltung 108, kann ausgebildet sein, um das zweite digitale Signal, auf dessen Basis der Strom I SUPPORT_DAC bereitgestellt wird, so zu erzeugen, dass der variable Offset zu Zeitpunkten variiert wird, an denen das erste digitale Signal, vergleiche lDAC in Fig. 2a, den Nullwert verlässt. Die Steuerschaltung kann ferner ausgebildet sein, um den Offset während einer Periode P, - P5 unverändert, das heißt konstant, zu lassen. Alternativ ist ebenfalls vorstellbar, dass die Steuerschaltung ausgebildet ist, um den variablen Offset auch während der Perioden Pi - P5 zu variieren, etwa um Stromspitzen des Verstärkerstroms zu reduzieren oder zu vermeiden. Mit Aus- nähme der Periode P4 weist das Signal ISUPPORT_DAC während einer Periode P-, - P5 einen Vorzeichenwechsel zu Zeitpunkten, an denen das erste digitale Signal bzw. der dadurch induzierte oder generierte Strom IDAC ZU dem Nullwert zurückkehrt, auf.
Zu Beginn der Periode P4 ist das Eingangssignal l!N in etwa null, vergleiche Fig. 2a. Dadurch kann der Strom IDAC mit einem Wert von null über diese Periode resultieren, etwa wenn IDAC eine, gegebenenfalls skalierte, Schätzung des Eingangssignals N ist und dieses den Wert von etwa null aufweist. Folglich kann eine Kompensation des Stroms lDAc entfallen, so dass der Strom ISUPPORT_DAC in Periode 4 Werte von null aufweisen kann. Ein maximaler Verstärkerstrom lmax eines Delta-Sigma-Modulators, wie er beispielsweise in Fig. 1 dargestellt ist, kann geringer sein, als der maximale Verstärkerstrom l*max. Ein maximaler Spitze-Spitze-Wert lpp kann geringer sein, als der Spitze-Spitze-Wert l*pp. Das heißt, dass ein Hinzufügen eines unabhängigen Unterstützungs-DAC (Support-DAC) den maximalen Verstärkerstrom lmax bzw. den Verstärkerstrom IVERSTÄRKER und/oder den Spit- ze-Spitze Strom lpp reduzieren kann. Ein reduzierter Verstärkerstrom ermöglicht schnellere Taktzyklen der Signale.
Die Steuerschaltung ist ausgebildet, um das zweite digitale Signal so bereitzustellen, dass der Strom ISUPPORT_DAC durch das zweite digitale Signal an dem Verstärkerausgang in etwa taktsynchron zu dem Strom durch das erste digitale Signal ist. Das bedeutet, dass das erste und das zweite digitale Signal so von der Steuerschaltung bereitgestellt werden, dass eventuelle Zeitunterschiede zwischen einem Pfad „Steuerschaltung, erster DAC, Verstärker" hin zum Verstärkerausgang und einem Pfad„Steuerschaltung, zweiter DAC" hin zum Verstärkerausgang vernachlässigbar sind. Vernachlässigbar bedeutet, dass ein eventueller Zeitversatz (Jitter) und mithin möglicherweise Stromschwankungen oder Stromspitzen die Systemstabilität nicht beeinträchtigen. Eine akzeptable Obergrenze des Jitters zwischen dem ersten digitalen Signal und dem zweiten digitalen Signal bzw. der daraus resultierenden Ströme kann am Verstärkerausgang beispielsweise bei 1 %, 5% oder 10% der Periodendauer liegen. Das zweite digitale Signal, vergleiche ISUPPORT_DAC, kann als mit einem variablen Offset Oi .2.5 versehenes, invertiertes erstes digitales Signal, bzw. daraus resultierender Strom bezeichnet werden. Somit kann das zweite digitale Signal als dem ersten digitalen Signal folgend beschrieben werden. Fig. 3a zeigt eine detaillierte Darstellung des Stroms IDAC aus Fig. 2a. Die Abszisse des Graphen ist eine Zeitachse mit den Zeitschritten t=0 bis t=10, wobei je zwei aufeinanderfolgende Zeitschritte eine Periode P^ - P5 bilden. Das bedeutet, dass die Periode -ι von T=0 bis 1=2 und die Periode P2 von T=2 bis T=4, usw. dauert. Die Ordinate des Graphen zeigt normierte Stromwerte I . In Periode P-, weist IDAC eine normierte Amplitude IDAC1 mit einem Wert von 3 auf. In Periode P2 weist IDAC eine normierte Amplitude lDAc2 mit einem Wert von 2 auf. In der Periode P3 weist lDAc eine normierte Amplitude IDAC3 mit einem Wert von 1 auf. In Periode P4 weist I DAC eine normierte Amplitude lDAC4 mit einem Wert von null auf. In Periode P5 weist IDAC eine normierte Amplitude lDAc5 mit einem Wert von 1 und einem negativen Vorzeichen auf.
Fig. 3b zeigt eine detailliertere Darstellung des Graphen aus Fig. 2c mit der gleichen Abszisse wie Fig. 3a. Das Signal ISUPPORT_DAC weist in Periode P, einen Hub, das heißt einen Spitze-zu-Spitze Wert von Δ, zwischen +1 ,5 und -1 ,5, das heißt einen Wert von 3 auf, was in Fig. 3 der normierten Amplitude lDAc1 entspricht. Der Offset 0 weist einen Wert von 1 ,5 auf. Dies kann beispielsweise basierend auf einer mittels des Faktors a=0,5 reduzierten Pulsbreite multipliziert mit der normierten Amplitude lDAC1 = 3 erhalten werden. Ein Signalhub Δ2 in Periode P2 weist einen Wert von 2 auf, was der normierten Amplitude lDAC2 in Fig. 3a entspricht. Das bedeutet, dass der variable Offset einer Periode P( - P5 der halbe Wert der jeweiligen normierten Amplitude lDAc -5 unter Berücksichtigung des Vorzeichens des Stroms lDAC ersten DACs, etwa des DACs 1 04, sein kann und ein Signalhub Δ, - Δ5 dem Signalhub bzw. der normierten Amplitude IDAC1 -5 entsprechen, so dass das zweite digitale Signal, bzw. der daraus resultierende Strom dem ersten digitalen Signal bzw. dem daraus resultierenden Strom folgen kann.
Fig. 4 zeigt ein schematisches Blockschaltbild eines Delta-Sigma-Modulators 400 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Der Delta-Sigma- cc ^ Modulator 400 weist die Integratorschaltung 1 10 auf, die mit dem Analog-Digital-Umsetzer 102 gekoppelt ist. Der Delta-Sigma-Modulator 400 weist einen Digital-Analog-Umsetzer 404 auf, der mit dem Integratoreingang 1 14 gekoppelt ist. Der DAC 404 ist ausgebildet, um einen Strom l'DAc basierend auf einem ersten digitalen Signal D'DAC bereitzustellen. Der Delta-Sigma-Modulator 400 weist ferner einen Digital-Analog-Umsetzer 406 auf, der mit dem Integratorausgang 1 12 gekoppelt ist. Der DAC 406 ist ausgebildet, um einen Strom I 'SUPPORT_DAC basierend auf einem zweiten digitalen Signal D'SUpP0RT_DAC bereitzustellen. Der Delta-Sigma-Modulator 400 weist eine Steuerschaltung 408 auf, die mit dem ADC 102 gekoppelt ist. Die Steuerschaltung 408 ist ausgebildet, um das erste digitale Signal D'DAC und das zweite digitale Signal D'SUPPORT DAC ZU erzeugen. Die Steuerschaltung 408 ist mit dem DAC 404 und dem DAC 406 verbunden. Die Steuerschaltung 408 weist eine Filterschaltung 409 auf, die mit dem ADC 102 verbunden ist. Die Filterschaltung 409 ist eine digitale Filterschaltung und ausgebildet, um die digitale Version D'ADC des Ausgangssignals DADC ZU empfangen und, um einen Mittelwert des Ausgangssignals über eine Anzahl von Zeitschritten, das heißt Pulsdauern oder Perioden, zu bilden. Beispielsweise kann die Filterschaltung 409 ausgebildet sein, um einen Mittelwert über zwei Perioden, drei Perioden, fünf Perioden oder eine beliebige andere Anzahl von Perioden zu bilden. Alternativ kann die Filterschaltung 409 auch als eine analoge Filterschaltung ausgeführt sein und mit einer Eingangsseite des ADC 102 bzw. einer Ausgangsseite der Integratorschaltung 1 10 verbunden sein, so dass die Filterschaltung 409 ausgebildet sein kann, um eine analoge Version des Ausgangssignals A'ADc zu empfangen und den Mittelwert über eine Anzahl oder einen Zeitraum von Analogwerten bildet.
Dies ermöglicht, dass in Formel 6 IIN_ABGESCHÄTZT mittels der Filterung von D'ADC oder A'ADC ein Fehler des Signals, das heißt eine Abweichung zwischen dem Schätzwert und dem tatsächlichen Eingangssignal l!N, reduziert bzw. eine Genauigkeit erhöht werden kann. Dies ermöglicht die Verwendung des Delta-Sigma-Modulators als Single-bit Delta-Sigma- Modulator.
Der DAC 406 weist eine höhere Auflösung auf als der DAC 404. Ist die Filterschaltung 409 beispielsweise ausgebildet, um einen Mittelwert des Ausgangssignals D'ADC über zwei Perioden zu bilden, so weist der DAC 406 eine um zumindest 1 Bit höhere Auflösung auf als der DAC 404. Eine gegenüber dem DAC 404 erhöhte Auflösung des DAC 406 ermöglicht eine Darstellung von Zwischenwerten des Wertebereichs des DAC 404 und mithin eine Generierung von Stromamplituden des Stroms 1'supportDAc, die zwischen den Quantisierungsstufen des Signals D'DAc bzw. den Stromamplituden des Stroms I 'DAC liegen.
Alternativ kann die Filterschaltung 409 auch eine eigenständige Komponente sein und zwischen der Steuerschaltung 408 und dem ADC 102 angeordnet sein. Dann kann beispielsweise die Steuerschaltung 408 die Steuerschaltung 108 sein. Weist der DAC 406 eine höhere Auflösung auf als der DAC 104, so kann der DAC 404 auch der DAC 104 sein. Weist der DAC 404 oder der DAC 104 eine geringere Auflösung auf als der DAC 106, so kann der DAC 406 auch der DAC 106 sein.
In anderen Worten kann in Formel (6) IIN_ABGESCHÄTZT durch die Mittelwertbildung über zwei oder mehrere Werte von D'ADC gebildet werden. Dadurch kann eine Reduzierung des maximalen Stroms oder des Spitze-zu-Spitze Wertes am Verstärkerausgang um einen Faktor, beispielsweise 2, ermöglicht werden.
Fig. 5a zeigt einen Signalverlauf des Stroms I DAC und des Eingangssignals N gemäß Fig. 2a.
Fig. 5b zeigt eine schematische Darstellung eines Graphen, dessen Ordinate eine Strom stärke I und dessen Abszisse die Zeitachse t gemäß den Figuren 2a-c, 3 und 5a be schreibt.
Ein Verlauf des Verstärkerstroms Γ ERSTÄRKER zeigt schematisch eine mögliche Reduktion eines maximalen Spitze-Spitze Wertes ρρ durch Verwendung eines Delta-Sigma- Modulators, wie etwa dem Delta-Sigma-Modulator 400. Bei gleichen Signalen lDAC und l!N kann ein Spitze-Spitze Wert Γρρ des Verstärkerstroms kleiner sein als der Spitze-Spitze- Wert Ipp in Fig. 2c, etwa da die negativen Werte des Stroms IVERSTÄRKER entfallen.
Der Verstärkerstrom I VERSTÄRKER kann auch als Ausgangsstrom basierend auf einem Del- ta-Sigma-Modulator mit Unterstützungs- bzw. Support DAC-Tiefpassfilter in der Eingangssignalabschätzung beschrieben werden.
Vorteilhaft an den beschriebenen Ausführungsbeispielen ist, dass die Anforderungen an den Ausgangsstrom des Verstärkers bzw. der Verstärkerschaltung 1 16 im Falle eines Multi-bit Delta-Sigma-Modulators stark reduziert werden können. Dabei können die Vorteile des Multi-bit Delta-Sigma-Verfahrens, das heißt ein geringerer Ausgangsstrom, auch bei einer Verwendung von„return-to-zero"-Pulsen genutzt werden. Dies war bislang nur bei„non-return-to-zero"-Pulsen möglich. Durch RZ Pulse kann eine höhere Linearität erreicht werden, da der Einfluss der Ein- und Ausschaltzeiten geringer ist oder da eine Anzahl von Signalflanken erhöht ist, so dass eine Synchronisation basierend auf den Signal- flanken vereinfacht ist. Das bedeutet, dass die Stromaufnahme des Verstärkers verringert werden kann und/oder Eingangsströme verarbeitet werden können, die mit bisherigen Delta-Sigma-Modulatoren nicht verarbeitet werden konnten, da beispielsweise ein basierend auf dem Eingangsstrom benötigter Ausgangsstrom zu groß für den jeweiligen Verstärker bzw. Verstärkerschaltung wäre. Die beschriebenen Ausführungsbeispiele können beispielsweise als Sigma-Delta-ADCs für eine Strommessung oder für eine Ladungsmessung in Form des Eingangssignals verwendet werden.
Fig. 6 zeigt ein Strom-Zeit-Diagramm analog zu Fig. 3b, mit beispielhaften Stromverläufen I und Γ , wie sie bspw. mit der in Fig. 4 beschriebenen Filterung des Ausgangssignals D erhalten werden können, über die Perioden P - P5. Das Eingangssignal l|N und der Strom des ersten DAC I sind gegenüber der Fig. 3b unverändert.
Wie es beispielhaft für die Periode P2 gezeigt ist, bleiben die variablen Offsets gegenüber den ungefilterten digitalen Signalen, wie es in der Fig. 1 beschrieben ist, unverändert. Beispielsweise weist 02 eine normierten Amplitude von 1 ,0 auf und ist gegenüber 02 in Fig. 3b unverändert. Gegenüber der Darstellung in der Fig. 3b sind jedoch die Hübe der Signale, etwa Δ'2 verändert. Die Veränderung kann aus der Bildung des Mittelwerts des Signals D bzw. dem tiefpassgefilterten Signal I resultieren. Basierend auf dem geringeren Wert des Kompensationsstroms (beispielsweise ca. -0,75 in Fig. 6 gegenüber -1 in Fig. 3b) kann der resultierende Restfehler in Form des Verstärkerstroms I in seiner Amplitude um den Wert der Verringerung, also in etwa 0,25, verschoben sein. Gegenüber den Ausführungen in Fig. 3b bedeutet dies, dass ein Strom, der von dem Verstärker bereitgestellt werden muss, von einem Wert zwischen -0,25 und +0,25 auf einen Wert zwischen 0 und 0,25 reduzierbar ist, so dass die Anforderungen an den Verstärker bezüglich des bereitzustellenden Maximalstroms oder Spitze-Spitze-Stroms weiter reduziert werden können. Damit kann eine geringere Baugröße des Verstärkers erreicht werden. Dabei können die beschriebenen Sigma-Delta-Modulatoren bzw. die Ansteuerung des Support-DACs sowohl für Multi-bit als auch für Single-bit Delta-Sigma-ADCs eingesetzt werden. Ein Einsatz bei einem Multi-bit ADC kann gegenüber einem Einsatz in einem Single-bit ADC deutlich effektiver sein. Durch die gegenüber Single-bit ADC erhöhte Auflösung kann eine genauere Abschätzung der Ausgangssignale ermöglicht werden, so dass ebenfalls eine genauere Abschätzung des Verstärkerstroms ermöglicht wird. Eine genauere Abschätzung ermöglicht geringere Fehler bzw. Abweichungen, bspw. Quantisierungsfehler, so dass bei Multi-bit ADC ein geringerer Verstärkerstrom erforderlich sein kann, der dann durch die dargestellten Ausführungsbeispiele weiter reduzierbar ist.
Prinzipiell kann das Verfahren der gezielten Ansteuerung der Support-DAC auch für ADCs höherer Ordnung eingesetzt werden. Dies kann für alle ADC mit einem Stromeingang gelten.
Fig. 7 zeigt eine schematische Darstellung eines Graphen an dessen Abszisse die Zeitachse und an dessen Ordinate Stromamplituden angetragen sind. Der Verlauf des Ein- gangssignals l|N ist gegenüber den vorangegangenen Ausführungsbeispielen unverändert. Der Verlauf des Stroms IDAC_NRZ ist eine Schätzung des Eingangssignals l|N. In etwa der Hälfte einer jeden Periode P-i - P5 entspricht der Wert von IDAC_NRZ dem Wert von l|N. Ein Verlauf ISCHÄTZ beschreibt den Mittelwert von zwei aufeinanderfolgenden Werten des Stroms IDAC_NRZ- ISCHÄTZ weist jeweils einen Amplitudenwert zwischen dem Wert von IDAC_NRZ der aktuellen Periode, etwa Periode P2 und der vorangegangenen Periode, etwa Periode Pi , auf.
Fig. 8 zeigt einen Delta-Sigma-Modulator. bei dem am Eingang einer Integratorschaltung 81 0, die beispielsweise die Integratorschaltung 1 1 0 sein kann, ein DAC 804, etwa der DAC 1 04 oder 404, angeordnet ist. Der DAC 804 ist ausgebildet, um das digitale Signal DDAc ZU empfangen. Die Integratorschaltung 81 0 ist ausgebildet, um den Verstärkerstrom I "VERSTÄRKER bereitzustellen. Ein Analog-Digital-Umsetzer 802 ist ausgebildet, um basierend auf dem Verstärkerstrom I *VERSTÄRKER ein digitales Ausgangssignal D* ADC bereitzustellen.
Fig. 9 zeigt eine schematische Darstellung der Unterschiede zwischen NRZ und RZ Pulsen. NRZ Pulse weisen während einer jeweiligen Periode P'-, - P'6 eine jeweils unveränderte Amplitude auf. RZ Pulse kehren nach einem der Teil der Periode ΡΊ - P'6 zu dem Nullwert zurück, bevor in der nächsten Periode ein neuer Amplitudenwert von dem ent- sprechenden Signal angenommen wird. Ein Anteil an der Periode ΡΊ , - P'6 in welcher das Signal einen Wert von ungleich null annehmen kann, kann als der Faktor a beschrieben werden.
Fig. 10 zeigt ein schematisches Blockschaltbild eines Delta-Sigma-Modulators gemäß dem Stand der Technik. Ein zweiter DAC 1002 ist mit einem Ausgang einer Integratorschaltung 1010 verbunden. Ein DAC 1004 ist mit einem Eingang der Integratorschaltung 1010 verbunden Der DAC 1002 ist ausgebildet, um das mittels eines Invertierens 1006 invertierte Signal DDAC zu empfangen, was zu einem Verstärkerstrom f ERSTÄRKER führt, der in etwa dem invertierten Eingangsstrom ltN entspricht, wie es in der Fig. 1 1 dargestellt ist.
Fig. 1 1 a zeigt die Eingangssignale I DAC und N analog den Figuren 2a und 5a. Fig. 1 1 b zeigt über eine Zeitachse t die Verläufe der Ströme f DAC und eines daraus resultierenden Verstärkerstroms I "VERSTARKER-
Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu ver- stehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar.
Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer Blu-ray Disc, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers, einer Festplatte oder eines anderen magnetischen oder optischen Speichers durchgeführt werden, auf dem elektronisch lesbare Steu- ersignale gespeichert sind, die mit einem programmierbaren Computersystem derart zusammenwirken können oder zusammenwirken, dass das jeweilige Verfahren durchgeführt wird. Deshalb kann das digitale Speichermedium computerlesbar sein. Manche Ausführungsbeispiele gemäß der Erfindung umfassen also einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Com- putersystem derart zusammenzuwirken, dass eines der hierin beschriebenen Verfahren durchgeführt wird. Allgemein können Ausführungsbeispiele der vorliegenden Erfindung als Computerprogrammprodukt mit einem Programmcode implementiert sein, wobei der Programmcode dahin gehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft. Der Programmcode kann beispielsweise auch auf einem maschinenlesbaren Träger gespeichert sein.
Andere Ausführungsbeispiele umfassen das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, wobei das Computerprogramm auf einem maschinenlesbaren Träger gespeichert ist.
Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchführen eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft. Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Da- tenstrom oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.
Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen. Ein weiteres Ausführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.
Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterfeld, ein FPGA) dazu verwendet werden, manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterfeld mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren bei einigen Ausführungsbeispielen seitens einer beliebigen Hardwarevorrichtung durchgeführt. Diese kann eine universell einsetzbare Hardware wie ein Computerprozessor (CPU) sein oder für das Verfahren spezifische Hardware, wie beispielsweise ein ASIC. Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden Patentansprüche und nicht durch die spezifischen Ein- zelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.

Claims

Patentansprüche
Delta-Sigma-Modulator (100) zum Bereitstellen eines Ausgangssignals (AADC; A'AOCI DADCI D'ADC) basierend auf einem Eingangssignal (lIN) mit folgenden Merkmalen: einer Integratorschaltung ( 1 10), die ausgebildet ist, um das Ausgangssignal (AADC; A'ADC; DADC; D'ADC) einem Integratorausgang (1 12) bereitzustellen: einem ersten Digital-Analog-Umsetzer (104; 404), der mit einem Integratoreingang (1 14) gekoppelt ist und der ausgebildet ist, um einen Strom (IDAC; I'DAC) basierend auf einem ersten digitalen Signal (DDAc; D'0AC) bereitzustellen; einem zweiten Digital-Analog-Umsetzer (106 ; 406), der mit dem Integratorausgang (1 12) gekoppelt ist und der ausgebildet ist, um einen Strom (ISUPPORT_DAC; TSUPPORT DAC) basierend auf einem zweiten digitalen Signal (DSUPPORT_DAC; D'SUPPORT DAC) bereitzustellen; einem Analog-Digital-Umsetzer ( 102), der mit dem Integratorausgang (1 1 2) gekoppelt ist und der ausgebildet ist, um das Ausgangssignal (AADC; A'ADC; DADC', D'adc) in einer digitalen Form (DADC! D'ADC) bereitzustellen; und einer Steuerschaltung (108; 408), die mit dem Analog-Digital-Umsetzer ( 102) gekoppelt ist und die ausgebildet ist, um das erste digitale Signa! (DAAC; D'DAC) und das zweite digitale Signal (DSUPPORT_DAC; D'SUPPORT DAC) basierend auf dem digitalen Ausgangssignal (DADC; D'adc) ZU erzeugen; wobei das erste digitale Signal (DDAC; D'DAC) Pulse beschreibt und zwischen den Pulsen auf einen Nullwert zurückkehrt; und wobei das zweite digitale Signal (DSUPPORT_DAC; D'SUPPORTDAC) eine Überlagerung von Pulsen sowie eines variablen Offsets, der dem Eingangssignai (l!N) folgt, beschreibt.
Delta-Sigma-Modulator gemäß Anspruch 1 , bei dem die Integratorschaltung (1 10) eine Verstärkerschaltung (1 16) und ein Integrationsglied ( 1 18) aufweist, das mit der Verstärkerschaltung (1 16) gekoppelt ist, wobei das Verstärkerschaltung ( 1 16) ausgebildet ist, um einen Verstärkerstrom {IVERSTAR ER; I 'VERSTÄRKER) basierend auf dem Eingangssignal (l|N) und dem Strom (IDAC; I 'DAC) des ersten Digital-Analog-Umsetzers (104; 404) bereitzustellen, wobei das Integrationsglied (1 1 8) ausgebildet ist, um den Verstärkerstrom (I VERSTÄRKE*; l 'VERSTARKER) zumindest teilweise von einer Verstärkerausgangsseite zu einer Verstärkereingangsseite zu leiten, so dass der Strom (lSUP. PORT DAC; I suppoRT_DAc) des zweiten Digital-Analog-Wandlers (106; 406} den Verstärkerstrom (IVERSTÄRKERI I 'VERSTARKER) zumindest teilweise kompensiert.
Delta-Sigma-Modulator gemäß Anspruch 1 oder 2, bei dem die Steuerschaltung ausgebildet ist, um das zweite digitale Signal so zu bereitzustellen, dass der Strom durch das zweite digitale Signal an dem Verstärkerausgang taktsynchron zu dem Strom durch das erste digitale Signal ist und der Offset des zweiten digitalen Signals zu einem Zeitpunkt, an dem das erste digitale Signal auf den Nullwert zurückkehrt variiert wird.
Delta-Sigma-Modulator gemäß einem der vorangehenden Ansprüche, bei dem die Steuerschaltung ausgebildet ist, um das zweite digitale Signal so bereitzustellen, dass der variable Offset (d; 02; Os) des zweiten digitalen Signals zu einem Zeitpunkt, an dem das erste digitale Signal (DDAC; D'DAC) den Nullwert verlässt, variiert wird, eine Amplitude des zweiten digitalen Signals (DSUPPORT_DAC; D'SUPPORT DAC) bezogen auf die Periodendauer des ersten oder zweiten digitalen Signals konstant bleibt.
Delta-Sigma-Modulator gemäß einem der vorangehenden Ansprüche, bei dem die Steuerschaltung (108; 408) ausgebildet ist, um das zweite digitale Signal so bereitzustellen, dass der Strom (ISUPPORT_DAC; I'SUPPORT_DAC) des zweiten Digital-Analog-Umsetzers (106; 406) während einer Zeitspanne, in welcher das erste digitale Signal nicht zu dem Nullwert zurückgekehrt ist, einem Ergebnis einer Berechnungsvorschrift uPFORTDA C = -I und während einer Zeitspanne, in welcher das erste digitale Signal zu dem Nullwert zurückgekehrt ist, einem Ergebnis einer Berechnungsvorschrift
entspricht; wobei ISUPPORT DAC den Strom des zweiten Digital-Analog-Umsetzers (106; 406),
-IDAC RZ den invertierten Strom des ersten Digital-Analog-Umsetzers {104; 404), und
!DAC_NRZ den variablen Offset (O*; 0?; 05) bezeichnet.
6. Delta-Sigma-Modulator gemäß Anspruch 5, bei dem die Steuerschaltung ausgebildet ist, um den variablen Offset (Oi ; 02; 05) so bereitzustellen, dass der variable Offset (d ; 02; O«) einer Abschätzung des Eingangsstromes entspricht.
7. Delta-Sigma-Modulator gemäß Anspruch 6, bei dem die Steuerschaltung ausgebildet ist, um dem variablen Offset (Ot ; 02; 05) so bereitzustellen dass die Abschätzung des Eingangssignals auf dem Ausgangssignals der Analog-Digital-Umsetzers (ADC) basiert.
8. Delta-Sigma-Modulator gemäß einem der Ansprüche 5-7, bei dem die Steuerschaltung (108; 408) ausgebildet ist, um das zweite digitale Signal (DSUPPORT_DAC; D'SUPPORT_DAC) so bereitzustellen, dass der Strom (ISUPPORT_DAC; I'SUPPORT.DAC) des zweiten Digital-Analog-Umsetzers (106; 406) während einer Zeitspanne, in welcher das erste digitale Signal (DDAC; D'DAc) zu dem Nullwert zurückgekehrt ist, einem Ergebnis einer Berechnungsvorschrift
entspricht; wobei a ein Maß für die Zeit einer Periode des ersten digitalen Sig- nals(DDAc; D'DAC), in welcher das erste digitale Signal {DDAc; D'DAC) nicht zu dem Nullwert zurückkehrt, bezeichnet.
9. Delta-Sigma-Modulator gemäß einem der Ansprüche 5-8, bei dem die Steuerschaltung (108; 408) ausgebildet ist, um das erste digitale Signal (DDAc; D'DAC) SO bereitzustellen, dass eine Amplitude des ersten digitalen Signals (DDAC; D'DAC) dem Eingangssignal (l!N) folgt und bei dem die Steuerschaltung (1 08; 408) ferner ausgebildet ist, um das zweite digitale Signal {DSUPPORT_DAC; D'SÜPPORT_DAC) so bereitzustellen, dass eine Amplitude des Stroms (ISJPPO T DAC; I 'SUPPORTJJAC) des zweiten digitalen Signals (DSUPPORT_DAC; D'SUPPORT_DAC) dem Strom (lDAC; I ) des ersten digitalen Signals (DOAC; D'OAC) folgt.
10. Delta-Sigma-Modulator gemäß einem der vorangehenden Ansprüche, der ferner eine Filterschaltung (409) aufweist, die mit dem Analog-Digital-Umsetzer (102) gekoppelt ist und die ausgebildet ist, um einen Mittelwert des Ausgangssignals (AADc; A'ADC; DADC; D'ADC) über eine Anzahl von Zeitschritten bereitzustellen, wobei eine zweite Auflösung des zweiten Digital-Analog-Umsetzers (106; 406) größer ist als eine erste Auflösung des ersten Digital-Analog-Umsetzers (104; 404).
1 1 . Delta-Sigma-Modulator gemäß Anspruch 10, bei der die Filterschaltung (409) Teil der Steuerschaltung (408) ist.
12. Delta-Sigma-Modulator (100) zum Bereitstellen eines digitalen Ausgangssignals (DADC; D'ADC) basierend auf einem Eingangssignal (l!N) mit folgenden Merkmalen: einer Integratorschaltung (1 10), die ausgebildet ist, um ein analoges Ausgangssig- nai (AADC; A'ACC) an einem Integratorausgang (1 12) bereitzustellen; einem ersten Digital-Analog-Umsetzer (104; 404), der mit einem Integratoreingang (114) gekoppelt ist und der ausgebildet ist, um einen Strom (!DAC ; I'DAC) basierend auf einem ersten digitalen Signal (DDAC; D'DAC) bereitzustellen; einem zweiten Digital-Analog-Umsetzer (106; 406), der mit dem Integratorausgang (112) gekoppelt ist und der ausgebildet ist, um einen Strom (ISUPPORT DAC; I 'SUPPORT_DAC) basierend auf einem zweiten digitalen Signal (DSJPPORT DAC! D'siiPPCRT_DAc) bereitzustellen; und einem Analog-Digital-Umsetzer (102), der mit dem Integratorausgang (112) gekoppelt ist und der ausgebildet ist, um das digitale Ausgangssignal (DADC; D'ADC) bereitzustellen; einer Steuerschaltung (108; 408), die mit dem Analog-Digital-Umsetzer (102) gekoppelt ist und die ausgebildet ist, um das erste digitale Signal (DDAC; D'DAC) und das zweite digitale Signal (DSJPPORT_CAC ; D'SUPFORT DAC) basierend auf dem digitalen Ausgangssignal (DADC; D'ADC) ZU erzeugen; wobei das erste digitale Signal (D0AC; D'DAC) Pulse beschreibt und zwischen den Pulsen auf einen Nuüwert zurückkehrt; und wobei das zweite digitale Signal {DSUPPORT_DAC; D'SUPPORT DAC) eine Überlagerung von Pulsen sowie eines variablen Offsets, der dem Eingangssignal (ljN) folgt, beschreibt.
1 3. Verfahren zum Bereitstellen eines Ausgangssignals (AADC; A'ADC; DAoci D'ADC) basierend auf einem Eingangssignal (l|N) mit folgenden Schritten:
Bereitstellen des Ausgangssignal (AADC; A'ADC; DADC; D'ADC) an einem Integratorausgang (1 12);
Bereitstellen eines Stroms (l0AC; I 'DAC) basierend auf einem ersten digitalen Signal (DOACI D'DAC);
Bereitstellen eines Stroms (ISUPPORT.DAC; I'SUPPORT.DAC) basierend auf einem zweiten digitalen Signal (DSUPPORTJWC; D'SUPPOHT_L:AC); und
Bereitstellen des Ausgangssignals (AADC; A'ADC; DADC; D'ADC) in einer digitalen Form
Figure imgf000028_0001
Erzeugen des ersten digitale Signals (DDAC; D'DAC) und des zweiten digitalen Signals (DSUPPO T.DAC; D'SUPPORT DAC) basierend auf dem digitalen Ausgangssignal (DADC;
14. Verfahren zum Bereitstellen eines digitalen Ausgangssignals (DADC; D'ADC) basierend auf einem Eingangssignal (l!K) mit folgenden Schritten:
Bereitstellen eines analogen Ausgangssignals (AADC; A'ADC) an einem Integratorausgang (1 1 2);
Bereitstellen eines Stroms (IDAC; I 'ÜÄC) basierend auf einem ersten digitalen Signal (DDAC; D'DAC), das Pulse beschreibt und zwischen den Pulsen auf einen Nullwert zurückkehrt;
Bereitstellen eines Stroms (ISUPPORT DA.C; I'SUPPORT_OAC) basierend auf einem zweiten digitalen Signal (DSUPPORTJMC; D'SUPpoRT_DAC), das eine Überlagerung von Pulsen sowie eines variablen Offsets, der dem Eingangssignal (!|N) folgt, beschreibt; und Bereitstellen des digitalen Ausgangssignals (DADC; D'ADC); und
Erzeugen des ersten digitalen Signals (DDAc; D'DAC) und des zweiten digitalen Signais (DEPORT DAci D'SUPFORT. DAC) basierend auf dem digitalen Ausgangssignal (DADCI D'ADC).
15. Computerprogramm mit einem Programmcode zur Durchführung des Verfahrens nach Anspruch 13 oder 14, wenn das Programm auf einem Computer läuft.
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