WO2015102359A1 - 랜덤한 디지털 값을 생성하는 장치 및 방법 - Google Patents

랜덤한 디지털 값을 생성하는 장치 및 방법 Download PDF

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WO2015102359A1
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김동규
최병덕
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(주) 아이씨티케이
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    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
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    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Definitions

  • PUF Physical Unclonable Function
  • PUFs Physically Unclonable Functions
  • PUF may be referred to as Physical One-Way Function practically impossible to be duplicated (POWF) or Physical Random Function (PRF).
  • PWF Physical One-Way Function practically impossible to be duplicated
  • PRF Physical Random Function
  • PUF Physical Uplink Detection Function
  • PUF may be used to provide a unique key to distinguish devices from one another.
  • Korean Patent Registration No. 10-1139630 (hereinafter '630 patent) has been presented a method for implementing the PUF.
  • a process variation of a semiconductor is used to probabilistically determine whether an inter-layer contact or via is generated between conductive layers or conductive nodes of the semiconductor.
  • a method for generating a PUF has been presented.
  • One of the embodiments presented in the '630 patent is to design a small size of the via to be formed between the conductive layers so that the vias are formed randomly and when they are not. Thus, random digital values were generated that were not possible to artificially guess.
  • the size of the optical via is set so that the individual bit values included in the digital value generated by the PUF are not randomly shifted to' 0 'or' 1 'so that they are true random numbers. You need to decide.
  • the optical via size determined for use in the particular process may be a value that is not optimal for some wafers and / or chips. In the same process, process variations can occur to different degrees per individual wafer and / or per individual chip. Furthermore, even in the same process and the same line, the optical value may change according to changes in the process environment or various factors over time. Therefore, there is a need for a method capable of increasing the yield of PUF generation.
  • an apparatus for generating digital values using semiconductor process variations is provided.
  • the device comprises: a generator for generating a plurality of digital values using the semiconductor process variation; And a processor configured to process the plurality of digital values to provide a first digital value.
  • the generation unit may include a plurality of PUFs, and at least some of the plurality of PUFs are manufactured by applying at least one parameter that causes the process variation to be different from each other, and each of the plurality of PUFs may generate a digital value. Can be.
  • At least one of the plurality of PUFs includes at least one via formed between conductive layers of a semiconductor, and whether the conductive layers are shorted by the at least one via.
  • the parameter comprises a size of the via.
  • the size of the via is less than or equal to the minimum value or less than the maximum value of the via size, which is found to be short-circuited or not short-circuited between the conductive layers in a preliminary test process for producing the device. Is selected from a range (which may be referred to as an 'effective interval'), and different via sizes may be applied to each of the plurality of PUFs.
  • the processor may select a value corresponding to a predetermined condition from among the plurality of digital values as the first digital value.
  • the predetermined condition may be generated by a PUF having the minimum applied parameter among at least one PUF for which a bit sequence provides a digital value including both '1' and '0'.
  • the predetermined condition is that, among at least one PUF that provides a digital value in which the bit sequence includes both '1' and '0', the applied parameter is the minimum value and the maximum value. It may be generated by the median PUF.
  • the processor may calculate the first digital value by performing a logical operation on the plurality of digital values for each bit sequence.
  • the logical operation may be an Exclusive Or (XOR) logical operation.
  • a plurality of PUFs manufactured by applying at least one parameter that causes the process variation different from each other Generating three digital values; And processing by the processor to process the plurality of digital values to provide a first digital value.
  • At least one of the plurality of PUFs may include at least one via formed between conductive layers of a semiconductor, and the generating of the at least one via may be performed by the at least one via. At least one of the plurality of digital values may be generated according to whether or not they are short-circuited.
  • the parameter may include the size of the via.
  • the size of the via is in the range of the minimum value or the maximum value of the via size which is confirmed to be short-circuited or not short-circuited between the conductive layers in a test process which has been conducted in advance of the process for generating the device. Can be selected.
  • different via sizes may be applied to each of the plurality of PUFs within the above range.
  • the processing may include selecting, as the first digital value, a value that meets a predetermined condition from among the plurality of digital values.
  • the predetermined condition may be generated by a PUF having the minimum applied parameter among at least one PUF for which a bit sequence provides a digital value including both '1' and '0'.
  • the predetermined condition is generated by the PUF of the at least one PUF of the bit sequence provides a digital value including both '1' and '0'
  • the applied parameter is the median of the minimum and maximum values It may be.
  • the processing may include calculating the first digital value by performing a logical operation on the plurality of digital values for each bit sequence.
  • the logical operation may be an Exclusive Or (XOR) logical operation.
  • FIG. 1 is a block diagram of a digital value generating apparatus according to an embodiment.
  • FIG. 2 is a conceptual diagram illustrating a detailed configuration of a generation unit according to an embodiment.
  • FIG. 3 is a conceptual diagram illustrating an operation of a processor according to an exemplary embodiment.
  • FIG. 4 is a conceptual diagram illustrating an operation of a processor according to an exemplary embodiment.
  • FIG. 5 is a conceptual diagram illustrating an operation of a processor according to an exemplary embodiment.
  • FIG. 6 is a flowchart illustrating a digital value generating method according to an embodiment.
  • FIG. 7 is a flowchart illustrating a digital value generating method according to another exemplary embodiment.
  • FIG. 8 is a flowchart illustrating a digital value generating method according to an embodiment.
  • the apparatus 100 may include a generator 110 that generates a plurality of digital values using a semiconductor process variation, and a processor 120 that processes the plurality of digital values to provide a first digital value. It may include.
  • the generation unit 110 may include a plurality of physically unclonable functions (PUFs) that generate random digital values according to semiconductor process variations.
  • the plurality of PUFs may be conceptually divided parts of the semiconductor structure included in the generation unit 110.
  • the PUFs PUF 1 to PUF n may generate random digital values according to semiconductor process variations. Each of these digital values may be a bit sequence.
  • PUFs are not all physically replicable, and each digital value generated may be time invariant.
  • PUFs may be classified as PUF i . Where i is an integer and is a conceptual index identifying the PUFs. However, this division may be a different concept from the arrangement or structural division in the actual circuit. Accordingly, it may be understood that the generator 110 itself is a PUF, and each of the PUF i is parts of the generator 110.
  • the generation unit 110 may include n PUFs.
  • n PUFs may include any process element and / or design element that affects the probability that individual bits included in the randomly generated digital value are '0' (or the probability that it is '1').
  • the 'element' may be referred to as a 'parameter').
  • the PUF i may include k vias formed between conductive layers of the semiconductor. Where k is a natural number and the number of vias included in PUF i .
  • a digital value '1' or '0' may be generated for each via depending on whether each of the k vias included in the PUF i is shorted between the conductive layers or not. Accordingly, one PUF i provides a digital value of k bits, and the generation unit 110 generates n digital values.
  • n PUFs may be generated by applying different parameters.
  • this parameter may be the via size.
  • PUF 1 to PUF n may be designed and / or manufactured to have different via sizes, respectively.
  • the embodiment associated with the via is just one embodiment of making a PUF, and in other embodiments of making a PUF, the parameter may vary. Accordingly, unless otherwise stated, the embodiments associated with the vias are to be construed as illustrative in nature. For example, embodiments in which a PUF is implemented by using random differences in electrical characteristics of the same device in an electronic circuit, and embodiments by other types of PUF, such as spacing between conductive layers of a semiconductor, are also possible. . Thus, many other embodiments implementing PUF can be applied in conjunction with and / or in place of the via embodiment.
  • n PUFs have different parameters (such as size).
  • This via size may be the smallest in PUF 1 and the largest in PUF n .
  • the smaller the via size the greater the probability that the processed vias will not normally be created, and the larger the via size, the greater the probability that the vias will be normally generated after the process.
  • the validity interval may mean a range of parameters including both 0 and 1, not all of binary values generated by PUF i or all 1s.
  • the range of the via size in which both 0 and 1 exist in the binary values of PUF i may mean a valid period.
  • FIG. 2 is a conceptual diagram illustrating a detailed configuration of the generation unit 110 according to an embodiment.
  • PUF PUF index i i may have the same size are both k vias. This size may be chosen to be an appropriate size where k vias may or may not randomly short between the conductive layers. Theoretically, there are cases where each of the k vias is equal to 1/2 of the probability of shorting between the conductive layers and the probability of not shorting, and the size of the case is the optical via size described above. As mentioned above, previously, the first pass described above was previously performed for a particular process of generating PUF.
  • the optical via size to be used in the specific process is determined according to the progress of the first pass, and then the second via for mass production of the PUF to be actually used is performed using the optical via size.
  • the second pass is applied by applying the optical via size determined by the first pass, there is a probability that the vias short between the conductive layers for each wafer and / or for each PUF chip (even on one wafer). There may be cases where it is not kept to 1/2. This is recognized as a challenge that needs to be solved in order to utilize random numbers generated by PUF in various industries, especially security.
  • PUFs having various via sizes within a valid interval are generated on one chip, and then an optical PUF i is selected and used, or some PUF values are processed.
  • an optical PUF i is selected and used, or some PUF values are processed.
  • the generated digital value in order for the generated digital value to be a truly random number, it must pass a predetermined test for evaluating whether the occurrence frequency of '0' and '1' is similar.
  • a predetermined test for evaluating whether the occurrence frequency of '0' and '1' is similar.
  • NIST National Institute of Standards and Technology
  • the random numbers used in the security field are those frequencies. It specifies that a test (frequency test or monobit test) must be passed. According to embodiments, the yield of generating a PUF that can pass this randomness test is greatly improved.
  • various via hole sizes are implemented together in the generation unit 110.
  • the above-mentioned 'parameter causing process variation' is 'size of via hole'.
  • the PUFs 1 to PUF n implemented in the generation unit 110 are manufactured to have different via hole sizes.
  • a particular PUF index i there is a bit sequence of k bits length (hereinafter referred to as a 'PUF bit sequence').
  • k-bit digital values there is a bit sequence of k bits length (hereinafter referred to as a 'PUF bit sequence').
  • k-bit digital values k bits length
  • the number of bits k or the type n of different via hole sizes implemented in one chip may be set in various ways depending on the length of the random number required, process progress conditions, requirements for passing the randomness test, and application fields of the PUF. Can be.
  • the via hole size is the smallest in PUF 1 , and is sequentially increased so that the via hole size is largest in PUF n .
  • this order is for convenience of description and does not have to be implemented in the order of increasing size.
  • the size of the via hole may be increased in various ways.
  • the size of the via hole may be increased by a certain ratio, such as by a uniform diameter .
  • the via hole size difference may be greater than that of PUF 1 or PUF n. An example of increasing the accuracy by making it small is possible.
  • a via shorts the conductive layers is described as a binary value '1'
  • a case in which a via cannot be shorted is described as a binary value '0'.
  • determining the binary value to either "1" or "0" based on a short circuit is just an example for clarity, and vice versa depending on whether the read circuit is a pull-down or pull-up configuration. As much as possible.
  • the PUF bit sequences of k bits may all be '0'.
  • all of the k-bit PUF bit sequences may be '1'.
  • the via hole size of PUF 1 may be the minimum via hole size expected to be designed and manufactured in the process to produce '0' and '1', or previously described in the process.
  • the first pass may be the minimum via hole size determined to generate both '0' and '1' as a bit sequence. Embodiments presented in this sense do not exclude the progress of the existing 2-Pass process only.
  • the via hole size of PUF n may be the largest via hole size expected to be designed and manufactured in the process to make '0' and '1', or the first pass described above in advance in the process. As a result, it may be the maximum via hole size found to generate both '0' and '1' as the bit sequence.
  • the processor 120 of FIG. 1 uses the n digital values to provide the final value provided by the digital value generator 100.
  • a digital value hereinafter also referred to as a "first digital value"
  • FIG. 3 to FIG. 6 are conceptual views illustrating some of the embodiments.
  • FIG. 3 is a conceptual diagram illustrating an operation of the processing unit 120 according to an embodiment.
  • the reader 121 of the processor 120 reads each PUF to read the PUF digital values A 1 to A n .
  • PUF 1 has the smallest via hole size and increasingly larger via hole sizes, so A 1 includes more than '0' than '1' and An equals '1'. May contain more than 0 '.
  • some digital values including A 1 may all include only '0', and some digital values including A n may all include only '1'.
  • the determiner 122 of the processor 120 may determine a value from among A p to A q (values of the valid interval) including both digital values '0' and '1' among the read A 1 to A n . Any one may be selected and determined as the first digital value provided by the digital value generating apparatus 100. Various embodiments also exist as to which digital value to select.
  • the determiner 122 may determine the first digital value A p including both the digital values '0' and '1' among A i as the first digital value. According to another embodiment, the determiner 122 may determine the last digital value A q including both the digital values '0' and '1' among the A i as the first digital value. According to another embodiment, the determination unit 122 may determine any value of A p to A q including both digital values '0' and '1' among A i as the first digital value.
  • the determiner 122 may have an index among centers of p and q among A p to A q, which are values of an effective interval including both digital values '0' and '1' among A i .
  • a m may be determined as the first digital value. This embodiment is reasonable in that A m will have a relatively even distribution of digital values '0' and '1'.
  • the determiner 122 may calculate the first digital value by performing a logical operation by bit on at least a portion of the digital values A 1 to A n .
  • This embodiment may make the randomness of the first digital value to a very high level and may be suitable for using the first digital value in security applications.
  • the bits of the first digital value B may be calculated by performing a logical operation on digital values having the same column indexes A 1 to A n .
  • the digital value A i consists of the bit sequences a i1 to a ik .
  • the determiner 122 may calculate bits b j of the first digital value by performing a logical operation on a 1j to a nj having the same column index j (j is a natural number).
  • the logical operation may be an exclusive OR (XOR) operation. XOR operation, if the input values a 1j to the a If nj is '1', includes odd number to output a '1', and inputs a 1j to a nj '1' contains an even number, and outputs "0" .
  • the entropy of the plurality of digital values is summed, thus the overall entropy can be expected to be greatly improved.
  • This XOR operation greatly increases the randomness of the first digital value B because n increases the probability that the bit value is '1' to 50%.
  • the determining unit 122 excludes digital values of the read A 1 to A n having all bit values '0' or all '1', and the bit values are '0' and Only the digital values in the range including '1' may be used by the XOR operation.
  • the first digital value B is calculated by performing an XOR operation on only A p to A q bit by bit.
  • the column index j performs XOR operations on the same bit values.
  • this is just an example, and the method of performing the XOR operation may be modified in any other form. Therefore, in addition to the operation of the same bit values of the column index j, it is also possible to operate the bits according to other predetermined rules or randomly selected bits.
  • the PUF index i it is also possible for the PUF index i to perform XOR operations among the same bit values, among which the digital values of other individual PUF bit sequences are not all '0' and not all '1'. Furthermore, it is also possible to perform any other logical operation using a randomly selected individual PUF bit sequence.
  • the XOR operation may be replaced by another logical operation, and other embodiments may be possible to combine the inputs of the logical operations.
  • the determination unit 122 determines the first digital value A p including both digital values '0' and '1' among the digital values A i generated by the PUFs. Corresponds to an embodiment in which the first digital value B is selected.
  • the initial index i is set to zero, and in step 610 the index i value is incremented by one.
  • a test is performed to determine whether the current index i is equal to the final index n. As a result of the determination of step 620, if i becomes equal to n in a state where the first digital value B has not yet been determined, an error may be returned (621). In operation 620, if i is not equal to n, in operation 630, it is determined whether all bits of the digital value A i corresponding to the current index are '0'.
  • FIG. 7 is a flowchart illustrating a digital value generating method according to another exemplary embodiment.
  • the illustrated flowchart identifies A p to A q including both the digital values '0' and '1' among the digital values A i generated by the PUFs in the embodiment described with reference to FIG. 3, and the index p and the index q Corresponding to an embodiment in which the determiner 122 selects the digital value A m corresponding to the index m, which is the median value, as the first digital value B.
  • the initial index i is set to zero, and in step 710 the index i value is incremented by one.
  • step 730 it is determined at 730 whether all bits of A i are '1'. If all bits of A i are not '1', it is determined in step 740 whether all bits of A i are '0'. In step 740, if all bits of A i are '0', the process returns to step 710 to increase the bit index and then repeats the process. However, if at step 740 the total bits of A i are not '0' then the current index i is determined to be p and the process returns to step 710.
  • q value is determined.
  • the q value may be determined as the current index i, or (i-1), which is not shown but smaller than the current index, may be determined as q (step 760).
  • the current index n may be determined to be q.
  • median (p, q) which is the median value of p and q, is calculated to determine A median (p, q) corresponding to the index median (p, q) as the first digital value B. Can be.
  • FIG. 8 is a flowchart illustrating a digital value generating method according to an embodiment.
  • the plurality of digital values generated by the generation unit 110 of the digital value generation device 100 are read by the reading unit 121.
  • Each of the plurality of digital values may be generated by the PUFs of FIG. 1.
  • the reading process may be a process of reading digital values of A i to A n from PUFs exemplarily described with reference to FIGS. 1 and 2.
  • n digital values (each of k bits) may be transmitted to the determiner 122 by this process.
  • the determiner 122 determines the first digital value, which is a random number provided by the digital value generating apparatus 100, by using the read digital values.
  • the determiner 122 identifies the values A p to A q including both the digital values '0' and '1' among the read digital values A 1 to A n . Then, any one of A p to A q may be selected and determined as the first digital value B. The selection may be by a predetermined rule, or may be a random selection.
  • the determiner 122 may determine the first digital value A p including both the digital values '0' and '1' among the A i as the first digital value B.
  • the determiner 122 may determine the last digital value A q including both digital values '0' and '1' among A i as the first digital value B. According to another embodiment, the determiner 122 may determine an arbitrary value of A p to A q including both digital values '0' and '1' among A i as the first digital value B. . Meanwhile, according to another exemplary embodiment, the determination unit 122 may select A m, which is the center of p and q, of A p to A q including both digital values '0' and '1' among A i . It may be determined as the first digital value B.
  • the determiner 122 performs a logical operation by bit on at least a portion of the digital values A 1 to A n to perform the logical operation.
  • the first digital value B may be calculated.
  • the determiner 122 may calculate a bit value bj included in the first digital value B by performing a logical operation, for example, an XOR operation on a 1j to a nj having the same column index j (j is a natural number). . Details are as described above with reference to FIG.
  • the determination unit 122 excludes digital values in which all bit values of read A 1 to A n are all “0” or all are “1”.
  • the first digital value B may be calculated by performing an XOR operation on digital bits A p to A q in a range in which the bit values include both '0' and '1'.
  • the process of determining the first digital value in step 820 may be variously modified in addition to the exemplary embodiments described with reference to FIGS. 3 to 5.
  • any other operation that can increase the entropy of digital values is possible in addition to the XOR operation.
  • B may be provided as a random number provided by the digital value generating apparatus 100 in operation 830.
  • the entire generation unit chip including the corresponding PUF is available, and thus the PUF manufacturing yield may be increased.
  • the PUFs with various parameters may be implemented at one time, it is possible to save time for performing a separate first pass, thereby minimizing the time required for the PUF process.
  • the finally provided first digital value B has a very high entropy, which increases the probability of being treated as a truly random number. Therefore, the reliability that PUF can be used for applications in which randomness is important, such as security, can be greatly improved.
  • the embodiments described above may be implemented as hardware components, software components, and / or combinations of hardware components and software components.
  • the devices, methods, and components described in the embodiments may include, for example, processors, controllers, arithmetic logic units (ALUs), digital signal processors, microcomputers, field programmable gates (FPGAs). It may be implemented using one or more general purpose or special purpose computers, such as an array, a programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions.
  • the processing device may execute an operating system (OS) and one or more software applications running on the operating system.
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • OS operating system
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • processing device includes a plurality of processing elements and / or a plurality of types of processing elements. It can be seen that it may include.
  • the processing device may include a plurality of processors or one processor and one controller.
  • other processing configurations are possible, such as parallel processors.
  • the software may include a computer program, code, instructions, or a combination of one or more of the above, and configure the processing device to operate as desired, or process it independently or collectively. You can command the device.
  • Software and / or data may be any type of machine, component, physical device, virtual equipment, computer storage medium or device in order to be interpreted by or to provide instructions or data to the processing device. Or may be permanently or temporarily embodied in a signal wave to be transmitted.
  • the software may be distributed over networked computer systems so that they may be stored or executed in a distributed manner.
  • Software and data may be stored on one or more computer readable recording media.
  • the method according to the embodiment may be embodied in the form of program instructions that can be executed by various computer means and recorded in a computer readable medium.
  • the computer readable medium may include program instructions, data files, data structures, etc. alone or in combination.
  • the program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks.
  • Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

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Abstract

랜덤한 디지털 값을 제공하는 디지털 값 생성 장치가 제공된다. 상기 장치는 반도체 공정 변이를 이용하여 상기 디지털 값을 생성한다. 장치는, 상기 반도체 공정 변이를 이용하여 복수 개의 디지털 값을 생성하는 생성부, 및 상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 처리부를 포함할 수 있다. 그리고, 상기 생성부는, 파라미터가 상이하게 적용되어 상기 복수 개의 디지털 값을 생성하는 복수 개의 PUF를 포함할 수 있다.

Description

랜덤한 디지털 값을 생성하는 장치 및 방법
보안 분야에 연관되며, 보다 구체적으로는 공정 변이(Process variation)를 이용하여 랜덤한 디지털 값을 생성하는 PUF (Physically Unclonable Function)에 연관된다.
PUF (Physically Unclonable Function)는 예측 불가능한 (Unpredictable) 디지털 값을 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
PUF는 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated) 또는 PRF (Physical Random Function)로 지칭될 수도 있다.
이러한 PUF의 특성이 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 변이를 이용하여 반도체의 전도성 레이어들(Conductive layers or conductive nodes) 사이의 인터-레이어 콘택(Inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 하여 PUF를 생성하는 방법이 제시되었다. '630 특허에서 제시된 실시예들 중 하나는, 전도성 레이어들 사이에 형성될 비아(Via)의 사이즈를 작게 설계함으로써 비아가 형성되는 경우와 그렇지 않은 경우가 랜덤하게 발생하도록 하는 것이다. 그래서 인위적 추측이 불가능한 랜덤 디지털 값이 생성되었다. 그런데 '630 특허의 경우, PUF의 수율을 높이기 위해서는 PUF가 생성한 디지털 값에 포함된 개별 비트 값들이 '0' 또는 '1'로 치우치지 않아 진정 난수(True random number)되도록 하는 옵티멀 비아 사이즈를 결정할 필요가 있다.
따라서, 특정 공정에 대해 미리 여러 가지의 비아 사이즈들을 이용해서 PUF를 생성한 다음, PUF가 생성한 디지털 값들을 검수하여, 상기 특정 공정에서 사용할 옵티멀 비아 사이즈를 결정하는 1차 패스(First Pass)가 진행된다. 그리고, 이렇게 결정된 단일의 옵티멀 비아 사이즈를 이용하여 실제 PUF를 생성하는 2차 패스(Second Pass)가 진행된다. 그런데, 상기 특정 공정에서 사용하도록 결정한 상기 옵티멀 비아 사이즈가 어떠한 웨이퍼 및/또는 칩에서는 옵티멀하지 않은 값일 수도 있다. 동일한 공정에서도 공정 변이가 개별 웨이퍼 마다 및/또는 개별 칩 마다 다른 정도로 발생할 수 있기 때문이다. 나아가 동일한 공정, 동일한 라인에서라도 시간의 흐름에 따라 공정 환경이나 여러 가지 요인의 변화에 따라, 옵티멀한 값은 변경될 수 있다. 따라서, PUF 생성의 수율을 높일 수 있는 방법이 요구된다.
일측에 따르면, 반도체 공정 변이를 이용하여 디지털 값을 생성하는 장치가 제공된다.
일실시예에 따르면, 상기 장치는: 상기 반도체 공정 변이를 이용하여 복수 개의 디지털 값을 생성하는 생성부; 및 상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 처리부를 포함할 수 있다. 여기서 상기 생성부는, 복수 개의 PUF를 포함하고, 상기 복수 개의 PUF 중 적어도 일부는 상기 공정 변이를 야기하는 적어도 하나의 파라미터가 서로 상이하게 적용되어 제조되며, 상기 복수 개의 PUF 각각이 디지털 값을 생성할 수 있다.
일실시예에 따르면, 상기 복수 개의 PUF 중 적어도 하나는, 반도체의 전도성 레이어들 사이에 형성되는 적어도 하나의 비아(Via)를 포함하며, 상기 적어도 하나의 비아에 의해 상기 전도성 레이어들이 단락되는지의 여부를 이용하여 상기 복수 개의 디지털 값 중 적어도 하나를 생성할 수 있다. 일실시예에 따르면, 상기 파라미터는 상기 비아의 사이즈를 포함한다. 일실시예에 따르면, 상기 비아의 사이즈는 상기 장치를 생성하는 공정에 대해 선 진행한 테스트 공정에서 상기 전도성 레이어들 사이가 단락되기도 하고 단락되지 않기도 하는 것으로 확인된 비아 사이즈의 최소 값 이상 최대 값 이하의 범위(이를 '유효 구간'이라고 할 수 있다)에서 선택되고, 상기 복수 개의 PUF 각각에는 상기 범위 내에서 서로 다른 비아 사이즈가 적용될 수 있다.
한편, 일실시예에 따르면, 상기 처리부는, 상기 복수 개의 디지털 값 중 미리 지정된 조건에 부합하는 값을 상기 제1 디지털 값으로 선택할 수 있다. 이 경우, 상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소인 PUF에 의해 생성되는 것일 수 있다.
또한, 다른 일실시예에 따르면, 상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소 값과 최대 값의 중앙 값인 PUF에 의해 생성되는 것일 수 있다.
또 다른 일실시예에 따르면, 상기 처리부는, 상기 복수 개의 디지털 값을 비트 시퀀스 별로 논리 연산하여 상기 제1 디지털 값을 계산할 수도 있다.
일실시예에 따르면, 상기 논리 연산은 익스클러시브 오어(XOR) 논리 연산일 수 있다.
다른 일측에 따르면, 반도체 공정 변이를 이용하여 디지털 값을 생성하는 장치가 디지털 값을 생성하는 방법에 있어서, 상기 공정 변이를 야기하는 적어도 하나의 파라미터가 서로 상이하게 적용되어 제조된 복수 개의 PUF가 복수 개의 디지털 값을 생성하는 단계; 및 처리부가 상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 단계를 포함하는 방법이 제공된다.
일실시예에 따르면, 상기 복수 개의 PUF 중 적어도 하나는 반도체의 전도성 레이어들 사이에 형성되는 적어도 하나의 비아(Via)를 포함하며, 상기 생성하는 단계는, 상기 적어도 하나의 비아에 의해 상기 전도성 레이어들이 단락되는지의 여부에 따라 상기 복수 개의 디지털 값 중 적어도 하나를 생성할 수 있다.
일실시예에 따르면, 상기 파라미터는 상기 비아의 사이즈를 포함할 수 있다. 이 경우, 상기 비아의 사이즈는 상기 장치를 생성하는 공정에 대해 선 진행한 테스트 공정에서 상기 전도성 레이어들 사이가 단락되기도 하고 단락되지 않기도 하는 것으로 확인된 비아 사이즈의 최소 값 이상 최대 값 이하의 범위에서 선택될 수 있다. 그리고, 상기 복수 개의 PUF 각각에는 상기 범위 내에서 서로 다른 비아 사이즈가 적용될 수 있다.
일실시예에 따르면, 상기 처리하는 단계는, 상기 복수 개의 디지털 값 중 미리 지정된 조건에 부합하는 값을 상기 제1 디지털 값으로 선택할 수 있다.
이 경우, 상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소인 PUF에 의해 생성되는 것일 수 있다.
한편, 상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소 값과 최대 값의 중앙 값인 PUF에 의해 생성되는 것일 수도 있다.
다른 일실시예에 따르면, 상기 처리하는 단계는, 상기 복수 개의 디지털 값을 비트 시퀀스 별로 논리 연산하여 상기 제1 디지털 값을 계산할 수 있다.
이 경우, 상기 논리 연산은 익스클러시브 오어(XOR) 논리 연산일 수 있다.
도 1은 일실시예에 따른 디지털 값 생성 장치의 블록도이다.
도 2는 일실시예에 따른 생성부의 세부 구성을 설명하기 위한 개념도이다.
도 3은 일실시예에 따른 처리부의 동작을 설명하기 위한 개념도이다.
도 4는 일실시예에 따른 처리부의 동작을 설명하기 위한 개념도이다.
도 5는 일실시예에 따른 처리부의 동작을 설명하기 위한 개념도이다.
도 6은 일실시예에 따른 디지털 값 생성 방법을 도시하는 흐름도이다.
도 7은 다른 일실시예에 따른 디지털 값 생성 방법을 도시하는 흐름도이다.
도 8은 일실시예에 따른 디지털 값 생성 방법을 도시하는 흐름도이다.
이하에서, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 권리범위는 이러한 실시예들에 의해 제한되거나 한정되지 않는다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다. 아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다. 또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
도 1은 일실시예에 따른 디지털 값 생성 장치(100)의 블록도이다. 일실시예에 따르면, 장치(100)는 반도체 공정 변이를 이용하여 복수 개의 디지털 값을 생성하는 생성부(110) 및 상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 처리부(120)를 포함할 수 있다.
상기 생성부(110)는 반도체 공정 변이에 따라 랜덤한 디지털 값을 생성하는 PUF (Physically Unclonable Function)를 복수 개 포함할 수 있다. 이러한 복수 개의 PUF들은 생성부(110)에 포함되는 반도체 구조 중 개념적으로 구분되는 부분들일 수 있다. PUF들(PUF1 내지 PUFn)은 반도체 공정 변이에 따라 각각 랜덤한 디지털 값을 생성할 수 있다. 이러한 디지털 값들 각각은 비트 시퀀스일 수 있다. PUF들은 모두 물리적으로 복제 불가능하며, 각각이 생성한 디지털 값들은 시불변성을 가질 수 있다. 이하에서는 PUF들을 PUFi로 구분할 수 있다. 여기서 i는 정수이며, PUF들을 구분하는 개념적 인덱스이다. 다만, 이러한 구분은 실제 회로 내에서의 배치나 구조적 구분과는 다른 개념일 수 있다. 따라서, 생성부(110) 자체가 PUF이고, PUFi들 각각은 생성부(110)의 부분들인 것으로 이해될 수도 있다.
도시된 바와 같이, 생성부(110)에는 PUF들이 n 개 포함될 수 있다. 여기서 n은 자연수이다. 실시예들에 따르면 n 개의 PUF들은, 무작위적으로 생성되는 디지털 값에 포함되는 개별 비트들이 '0'일 확률 (또는 '1'일 확률)에 영향을 주는 여하간의 공정 요소 및/또는 설계 요소 (이하에서는 이 '요소'를 '파라미터'라고 할 수도 있다)를 서로 다르게 하여 생성된다.
일실시예에 따르면, PUFi는 반도체의 전도성 레이어들 사이에 형성되는 k 개의 비아(Via)를 포함할 수 있다. 여기서 k는 자연수이며, PUFi가 포함하는 비아의 수이다. 그리고, PUFi에 포함되는 k 개의 비아 각각이 전도성 레이어들 사이를 단락하는지, 그렇지 않은지에 따라 각각의 비아 마다 디지털 값 '1' 또는 '0'이 생성될 수 있다. 따라서, 하나의 PUFi는 k 비트(bit)의 디지털 값을 제공하며, 생성부(110)에서는 n 개의 디지털 값이 생성된다.
일실시예에 따르면, n 개의 PUF들은 서로 다른 파라미터를 적용하여 생성된 것일 수 있다. 상기 비아에 연관된 실시예에서, 이 파라미터는 비아 사이즈일 수 있다. 이를테면, PUF1 내지 PUFn은 각각 다른 비아 사이즈를 갖도록 설계 및/또는 제조된 것일 수 있다. 물론, 상기한 바와 같이, 비아에 연관된 실시예는 PUF를 만드는 일실시예에 불과하며, PUF를 만드는 다른 실시예들에서는 상기 파라미터는 달라질 수 있다. 따라서, 별다른 언급이 없더라도 상기 비아에 연관된 실시예는 이해를 돕기 위한 예시적인 것으로 해석되어야 한다. 이를테면, 전자회로 내의 동일한 소자의 무작위적인 전기적 특성 차이를 이용하여 PUF를 구현하는 실시예, 반도체의 전도성 레이어 사이의 스패이싱(Spacing between conductive layers) 등 다른 형태의 PUF에 의한 실시예들 또한 가능하다. 따라서, PUF를 구현하는 다른 많은 실시예들이 상기 비아 실시예와 함께 및/또는 이에 대신하여 적용될 수 있다.
한편, 유효 구간의 PUF에 대해 설명한다. 위에서 설명한 바와 같이 n 개의 PUF들은 서로 다른 파라미터(이를 테면 사이즈)를 갖는다. 이 비아 사이즈는 PUF1에서 가장 작고, PUFn에서 가장 클 수 있다. 비아 사이즈가 작을수록 공정을 거친 비아가 정상적으로 생성되지 않을 확률이 크고, 비아 사이즈가 클수록 공정 후 비아가 정상적으로 생성될 확률이 상대적으로 클 것이다. 본 명세서 전반에 걸쳐 유효 구간은 PUFi가 생성하는 바이너리 값들이 모두 0이거나 또는 모두 1인 경우가 아니고, 0과 1이 모두 포함되어 있는 파라미터의 범위를 의미할 수 있다. 이를테면 상기한 비아 관련 실시예에서 PUFi의 바이너리 값들에 0과 1이 모두 존재하는 비아 사이즈의 범위가 유효 구간을 의미할 수 있다. 물론, 이러한 범위에 어느 정도 마진(margin)을 두어 범위를 좀 크게 잡거나 작게 잡는 것도 가능하며, 실질적으로 상기 범위를 포함하는 구간을 유효 구간으로 표현할 수 있다. 유효 구간에서 설정되는 비아 사이즈를 이용하는 상기 실시예에와 연관되는 PUF 구조에 대해 도 2를 참조하여 설명한다.
도 2는 일실시예에 따른 생성부(110)의 세부 구성을 설명하기 위한 개념도이다. PUF 인덱스 i가 동일한 PUFi에서는 k 개의 비아들이 모두 동일한 사이즈를 가질 수 있다. 이 사이즈는 k 개의 비아들이 랜덤하게 전도성 레이어들 사이를 단락 시킬 수도 있고 그렇지 않을 수 있는 적절한 사이즈로 선택될 수 있다. 이론적으로는 k 개의 비아들 각각이 전도성 레이어들 사이를 단락시키는 확률과 단락시키지 못할 확률이 동일하게 1/2이 되는 경우가 있으며, 이 경우의 사이즈가 상기한 옵티멀 비아 사이즈이다. 상기한 바와 같이, 종전에는 PUF를 생성하는 특정 공정에 대해 상기한 1차 패스를 미리 진행시켰다. 그래서, 1차 패스의 진행에 따라 상기 특정 공정에서 사용할 옵티멀 비아 사이즈를 결정한 다음, 이 옵티멀 비아 사이즈를 이용하여 실제 사용될 PUF를 양산하는 2차 패스를 진행시킨다. 그런데, 1차 패스를 진행하여 결정된 이 옵티멀 비아 사이즈를 적용하여 2차 패스를 진행하더라도, 개별 웨이퍼 마다 및/또는 (하나의 웨이퍼 상에서도) 개별 PUF 칩 마다 비아가 전도성 레이어들 사이를 단락시키는 확률이 1/2로 유지되지 않는 경우가 있을 수 있다. 이 점은 PUF에 의해 생성된 난수를 다양한 산업 분야, 특히 보안 분야에서 활용하기 위해 해결되어야 할 과제로 인식된다.
따라서 실시예들에 따르면, 특정한 옵티멀 비아 사이즈를 하나로 선택하지 않고 유효 구간 내의 다양한 비아 사이즈를 갖는 PUF들을 하나의 칩에서 생성한 다음 그 중 옵티멀한 PUFi를 선택하여 사용하거나 일부 PUF들의 값을 가공하여 랜덤성이 높은 값을 사용하도록 함으로써 PUF를 만드는 공정의 수율을 크게 높인다. 다시 말해, 동일한 하나의 사이즈로 PUF를 생성하는 것이 아니라, 여러 가지 값을 갖는 PUF들을 한 칩에서 만든 다음 그 중 일부를 고르거나 가공하여 사용하기 때문에 PUF의 생성 값에서 '0'과 '1'의 비율이 언밸런스 한 문제는 없어질 수 있다. 그러면 생성되어 사용되는 최종 디지털 값에서는 '0'과 '1'의 빈도 차이가 크게 줄어들어 보안용으로 사용될 수 있다. 참고로, 생성된 디지털 값이 진정 난수이기 위해서는 '0'과 '1'의 발생 빈도가 비슷한지를 평가하는 소정의 테스트를 통과해야 한다. 예를 들어, 미국 상무국 기술위원회 산하 NIST(National Institute of Standards and Technology)의 Special Publication 800-22 "A Statistical Test Suite for Random and Pseudorandom Number Generators for Cryptographic Applications"에서도 보안 분야에서 사용되는 난수는 이러한 빈도수 테스트(frequency Test or Monobit Test)를 통과해야 함을 명시하고 있다. 실시예들에 따르면 이러한 랜덤성 테스트를 통과할 수 있는 PUF를 생성하는 수율이 크게 향상된다.
일실시예에 따르면, 어떤 한 가지 비아 홀 사이즈를 미리 결정하여 모든 비아 홀 사이즈를 동일하게 생성하는 대신, 여러 가지 비아 홀 사이즈를 생성부(110) 내에서 함께 구현한다. 이 경우, 상술한 '공정 편차를 야기하는 파라미터'는 '비아 홀의 사이즈'이다. 즉, 개별 비아 홀을 어떤 사이즈로 디자인 하여야 상기 개별 비아가 전도성 레이어들 사이를 단락할 확률과 단락하지 못할 확률이 같아지는 지를 정확히 알기 어렵고, 또 알더라도 실제 공정에서는 다른 결과가 도출될 수 있다는 점을 감안하여, 하나의 칩 내에 다양한 파라미터를 적용한 PUF들을 구현하는 것이다.
도 2에서 도시된 실시예에서는, 생성부(110) 내에 구현된 PUF1 내지 PUFn은 서로 다른 비아 홀 사이즈를 갖도록 제조되었다. 어느 특정한 PUF 인덱스 i에서는 k 비트 길이의 비트 시퀀스(이하에서는 'PUF 비트 시퀀스'라고 할 수 있음)가 존재한다. 이들 각각을 k 비트의 디지털 값으로 사용하면, 서로 다른 n 개의 디지털 값이 생성될 수 있다. 본 명세서에서는 설명의 편의를 위해 동일한 비아 사이즈를 갖는 k 개의 비아로 구성되는 PUFi가 제공하는 k 비트의 바이너리 비트 시퀀스를 하나의 'PUF 디지털 값'으로 설명한다.
한편, 비트 수 k나, 한 칩에서 구현되는 서로 다른 비아 홀 사이즈의 종류 n은 필요한 난수의 길이, 공정 진행 조건, 랜덤성 테스트를 통과하기 위한 요구 조건, PUF의 응용 분야 등에 따라 다양하게 설정될 수 있다. 도 2에서 제시된 바를 참조하면, PUF1에서는 비아 홀 사이즈가 제일 작고, 순차적으로 커져서 PUFn에서는 비아 홀 사이즈가 제일 크다. 물론, 이러한 순서는 설명의 편의를 위한 것이며 꼭 사이즈가 커지는 순서로 구현될 필요는 없다. 또한, 이러한 비아 홀 사이즈가 커지는 정도도 다양하게 설정할 수 있으며, 일정 비율만큼 커지는 예, 균일한 직경만큼 커지는 예, PUF(n/2) 근처에서는 비아 홀 사이즈 차이를 PUF1이나 PUFn 근처보다 더 작게 하여 정밀도를 높이는 예 등이 가능하다.
참고로, 이 명세서 전반에 걸쳐 비아가 전도성 레이어들 사이를 단락 시키는 경우를 바이너리 값 '1'로 설명하고, 단락시키지 못하는 경우를 바이너리 값 '0'으로 설명한다. 물론, 단락 여부에 따라 바이너리 값을 '1'과 '0' 중 어느 하나로 결정하는 것은 이해를 돕기 위한 예시적 설명일 뿐이며, 판독 회로가 풀-다운 구성인지 풀-업 구성인지에 따라 반대의 경우도 얼마든지 가능하다.
다시 도시된 바를 참조하면, 비아 홀 사이즈가 작은 PUF1의 경우 k 비트의 PUF 비트 시퀀스는 모두 '0'이 될 수 있다. 그리고 비아 홀 사이즈가 큰 PUFn의 경우 k 비트의 PUF 비트 시퀀스는 모두 '1'이 될 수 있다. 일실시예에 따르면, PUF1의 비아 홀 사이즈는, 공정에서 설계 및 제조하여 '0'과 '1'을 만들 수 있을 것으로 예상되는 최소의 비아 홀 사이즈일 수도 있고, 또는 미리 그 공정에서 상기한 1차 패스를 진행한 결과 비트 시퀀스로 '0'과 '1'을 모두 발생시키는 것으로 확인된 최소의 비아 홀 사이즈일 수 있다. 이러한 의미에서 제시된 실시예들이 기존의 2-Pass 방식 공정만을 진행하는 것을 배제하지는 않는다.
그리고, PUFn의 비아 홀 사이즈는, 공정에서 설계 및 제조하여 '0'과 '1'을 만들 수 있을 것으로 예상되는 최대의 비아 홀 사이즈일 수도 있고, 또는 미리 그 공정에서 상기한 1차 패스를 진행한 결과 비트 시퀀스로 '0'과 '1'을 모두 발생시키는 것으로 확인된 최대의 비아 홀 사이즈일 수도 있다.
이렇게 다양한 사이즈의 PUFi를 하나의 생성부(110) 내에 동시에 구현함으로써, 생성된 PUF 디지털 값이 랜덤 테스트를 통과하지 못해 칩 전체가 사용되지 못하는 것을 방지할 수 있다. 이는 생성부(110) 및/또는 디지털 값 생성 장치(100)의 수율에 직접 영향이 있는 부분으로 종래 기술에 비해 중요한 개선이 된다.
생성부(110)가 이러한 방식으로 n 개의 디지털 값들(각각이 k 비트)을 생성하면, 도 1의 처리부(120)는 n 개의 디지털 값을 어떻게 이용하여 디지털 값 생성 장치(100)가 제공하는 최종 디지털 값 (이하에서는 이를 "제1 디지털 값"이라고도 한다)을 제공한다. 이러한 처리 과정에도 다양한 실시예가 있을 수 있으며, 도 3 내이 도 6은 실시예들 중 일부를 설명하기 위한 개념도이다.
도 3은 일실시예에 따른 처리부(120)의 동작을 설명하기 위한 개념도이다. 일실시예에 따르면, 처리부(120)의 판독부(121)는 각각의 PUF들을 판독하여 PUF 디지털 값 A1 내지 An을 읽는다. 앞서 설명한 도 2의 실시예에서, PUF1은 비아 홀 사이즈가 제일 작고 점점 더 비아 홀 사이즈들이 커지므로, A1은 '0'을 '1'보다 더 많이 포함하고, An은 '1'을 '0'보다 더 많이 포함할 수 있다. 도 3에서 예시적으로 도시된 바와 같이 A1을 포함하여 일부 디지털 값들은 모두 '0'만을 포함할 수도 있고, An을 포함하여 일부 디지털 값들은 모두 '1'만을 포함할 수도 있다.
일실시예에 따르면, 처리부(120)의 결정부(122)는 판독된 A1 내지 An 중 디지털 값 '0'과 '1'을 모두 포함하는 Ap 내지 Aq (유효 구간의 값들)중 어느 하나를 선택하여 이를 디지털 값 생성 장치(100)이 제공하는 제1 디지털 값으로 결정할 수 있다. 어떤 디지털 값을 선택할 것인지에 관해서도 다양한 실시예들이 존재한다.
일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 최초의 디지털 값 Ap를 상기 제1 디지털 값으로 결정할 수 있다. 다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 마지막 디지털 값 Aq를 상기 제1 디지털 값으로 결정할 수도 있다. 또 다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 Ap 내지 Aq 중 임의의 값을 상기 제1 디지털 값으로 결정할 수도 있다.
한편, 또 다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 유효 구간의 값인 Ap 내지 Aq 중, 인덱스가 p와 q의 중앙인 Am을 상기 제1 디지털 값으로 결정할 수도 있다. Am이 디지털 값 '0'과 '1'의 분포가 비교적 균등할 것이라는 점에서 이러한 실시예는 합리적이다.
한편, 또 다른 일실시예에 따르면, 결정부(122)는 디지털 값 A1 내지 An 중 적어도 일부를 비트 별로(bit by bit) 논리 연산하여 상기 제1 디지털 값을 계산해 낼 수도 있다. 이 실시예는 제1 디지털 값의 랜덤성을 매우 높은 수준으로 만들 수 있어 보안 분야에 제1 디지털 값을 이용하기에 적합할 수 있다. 이 실시예에 포함되는 몇몇 예시적 방법들을 도 4 내지 도 5를 참조하여 상세히 설명한다.
도 4는 일실시예에 따른 처리부의 동작을 설명하기 위한 개념도이다. 도시된 바와 같이 A1 내지 An의 컬럼 인덱스가 같은 디지털 값들을 논리 연산하여 제1 디지털 값 B의 비트들을 계산할 수 있다.
디지털 값 Ai는 비트 시퀀스 ai1 내지 aik로 구성된다. 그러면, 결정부(122)는 컬럼 인덱스 j (j는 자연수)가 같은 a1j 내지 anj를 논리 연산하여 제1 디지털 값의 비트 bj를 계산할 수 있다. 논리 연산에는 다양한 예가 있을 수 있으나, 일실시예에 따르면 상기 논리 연산은 익스클러시브 오어(eXclusive OR: XOR) 연산일 수 있다. XOR 연산은 입력 값 a1j 내지 anj에 '1'이 홀수 개 포함되어 있으면 '1'을 출력하고, 입력 값 a1j 내지 anj에 '1'이 짝수 개 포함되어 있으면 '0'을 출력한다.
XOR 연산을 이용하는 실시예에 따르면, 복수 개의 디지털 값 A1 내지 An을 제1 디지털 값 B 계산에 사용하므로 복수 개의 디지털 값들의 엔트로피가 합쳐지는, 따라서 전체 엔트로피가 크게 향상되는 효과를 기대할 수 있다. 이러한 XOR 연산은 연산에 사용하는 n이 커질수록 비트 값이 '1'일 확률이 50%에 근접하게 만들기 때문에, 제1 디지털 값 B의 랜덤성을 크게 높인다. 본 실시예에서 결정부(122)가 계산한 k 비트의 제1 디지털 값 B (B=b1b2b3b4b5 bk)는 인터페이스(123)에 의해 출력되어 디지털 값 생성 장치(100)의 출력으로서 제공된다.
한편, 도 4의 실시예에서는 A1 내지 An 모두를 XOR 연산에 이용하였으나, 이는 일실시예에 불과하며 다른 많은 응용들이 가능하다. 이하에서는 몇 가지 다른 응용예들을 설명한다.
도 5는 일실시예에 따른 처리부의 동작을 설명하기 위한 개념도이다. 도시된 바와 같이, 일실시예에 따르면 결정부(122)는 판독된 A1 내지 An 중 비트 값이 모두 '0'이거나 모두 '1'인 디지털 값들을 제외하고, 비트 값이 '0' 및 '1'을 모두 포함하는 범위의 디지털 값들만을 상기 XOR 연산이 이용할 수 있다. 이를 테면, Ap 내지 Aq만을 비트 별로 XOR 연산하여 제1 디지털 값 B를 계산하는 방법이다. XOR 연산에 사용되는 입력 비트가 n 개였던 도 4의 실시예에 비해, XOR 연산에 사용되는 비트 수는 (q-p+1)개로 좀 작아졌지만, 논리 연산을 위한 회로가 줄어들 수 있고, 엔트로피가 높은 입력 값들을 미리 선별하여 이용하는 점은 또 다른 장점이 될 수 있다.
한편, 도 4 및 도 5의 실시예에서는 컬럼 인덱스 j가 동일한 비트 값들끼리 XOR 연산을 하였으나, 이 또한 하나의 예에 불과하며 XOR 연산을 하는 방법은 얼마든지 다른 형태로 변형될 수 있다. 따라서, 컬럼 인덱스 j가 동일한 비트 값들끼리 연산을 하는 외에, 미리 정해진 다른 선정 규칙에 의하거나 또는 무작위로 선정된 비트들끼리 연산을 하는 것도 가능하다.
이를테면, 다른 개별 PUF 비트시퀀스의 디지털 값이 모두 '0'이 아니고 모두 '1'이 아닌 것들 중, PUF 인덱스 i가 동일한 비트 값들끼리 XOR 연산을 하는 것도 가능하다. 나아가, 임의로 선정되는 개별 PUF 비트시퀀스를 이용하여 다른 어떠한 논리 연산을 수행하는 것도 가능하다. 이러한 다양한 변형 실시예는 이 명세서를 통해 당업자에게 자명하게 이해될 수 있는 것들이므로 더 구체적인 언급은 생략하기로 한다.
또한, 상기한 바와 같이 XOR 연산은 다른 논리 연산에 의해 대체될 수 있으며, 논리 연산의 입력을 어떻게 조합하는 지도 다른 실시예들이 가능하다.
도 6은 일실시예에 따라 디지털 값 생성 방법을 도시하는 흐름도이다. 도시된 흐름도는 도 3을 참조하여 설명한 실시예 중, PUF들이 생성한 디지털 값 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 최초의 디지털 값 Ap를 결정부(122)가 상기 제1 디지털 값 B로 선택하는 실시예에 대응한다.
최초의 인덱스 i는 0으로 설정되며, 단계(610)에서는 인덱스 i 값이 1씩 증가한다. 그리고, 단계(620)에서 현재 인덱스 i가 최종 인덱스 n과 동일한지의 여부를 테스트 한다. 단계(620)의 판단 결과, 아직 제1 디지털 값 B가 결정되지 못한 상태에서 i가 n과 동일해지면 에러를 리턴할 수도 있다(621). 그리고 단계(620)의 판단 결과, i가 n과 동일하지 않다면 단계(630)에서 현재 인덱스에 대응하는 디지털 값 Ai의 전체 비트들이 '0'인지 판단한다.
단계(630)에서 Ai의 전체 비트들이 '0'이라고 판단되면, 단계(610)으로 돌아가 다음 인덱스에 대해 동일한 과정을 수행하며, Ai의 전체 비트들이 '0'인 경우가 아니라고 판단되면 현재 인덱스 i에 대응하는 Ai를 제1 디지털 값 B로 결정한다(640). 도 3을 참조한 실시예와 비교하면, 단계(640)에서 B = Ap가 될 것이다.
도 7은 다른 일실시예에 따른 디지털 값 생성 방법을 도시하는 흐름도이다.
도시된 흐름도는 도 3을 참조하여 설명한 실시예 중, PUF들이 생성한 디지털 값 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 Ap 내지 Aq를 식별하고, 인덱스 p와 인덱스 q의 중앙 값인 인덱스 m에 대응하는 디지털 값 Am을 결정부(122)가 상기 제1 디지털 값 B로 선택하는 실시예에 대응한다. 최초의 인덱스 i는 0으로 설정되며, 단계(710)에서 인덱스 i 값이 1씩 증가한다.
단계(720)에서 i가 n과 동일하지 않은 경우, 단계(730)에서 Ai의 전체 비트들이 '1'인지가 판단된다. Ai의 전체 비트가 '1'이 아닌 경우에는, 단계(740)에서 Ai의 전체 비트가 '0'인지 판단된다. 이 단계(740)에서 Ai의 전체 비트가 '0'이면 단계(710)으로 돌아가 비트 인덱스를 증가시킨 후 이후 과정이 반복된다. 그러나 단계(740)에서 Ai의 전체 비트가 '0'이 아니라면 현재 인덱스 i를 p로 결정하고 단계(710)으로 돌아간다.
한편, 이러한 아이터레이션(iteration) 과정에서 단계(730)에서 Ai의 전체 비트가 '1'이면 q 값이 결정된다. q 값이 현재 인덱스 i로 결정될 수도 있고, 도시되지는 않았지만 현재 인덱스 보다 작은 (i-1)이 q로 결정될 수도 있다(단계 760). 또한, Ai의 전체 비트가 '1'인 비트 시퀀스를 찾지 못하고 단계(720)에서 i가 n과 동일해지면, 단계(760)에서 현재 인덱스인 n가 q로 결정될 수 있다. 그러면, 단계(770)에서 상기 p와 q의 중앙 값인 median(p, q)를 계산하여, 이 인덱스 median(p, q)에 대응하는 A median(p, q)를 제1 디지털 값 B로 결정할 수 있다.
도 8은 일실시예에 따른 디지털 값 생성 방법을 도시하는 흐름도이다. 단계(810)에서는 디지털 값 생성 장치(100)의 생성부(110)가 생성한 복수 개의 디지털 값들이 판독부(121)에 의해 판독된다. 상기 복수 개의 디지털 값들은 각각 도 1의 PUF들에 의해 생성된 것일 수 있다. 그리고, 상기한 판독 과정은 도 1 및 도 2를 참조하여 예시적으로 설명된 PUF들로부터 Ai 내지 An의 디지털 값을 판독하는 과정일 수 있다.
상기한 바와 같이, 이러한 과정에 의해 n 개의 디지털 값들(각각이 k 비트)이 결정부(122)에 전달될 수 있다. 물론, n 개의 PUF들이 생성한 값들 전부가 판독되어야만 하는 것은 아니고, n 개 중 일부의 디지털 값만 결정부(122)에 전달되는 것도 가능하다. 그러면, 단계(820)에서 결정부(122)가 판독된 디지털 값들을 이용하여 디지털 값 생성 장치(100)가 제공하는 난수인 제1 디지털 값을 결정한다.
일실시예에 따르면, 결정부(122)는 판독된 복수 개의 디지털 값들 A1 내지 An 중, 디지털 값 '0'과 '1'을 모두 포함하는 값들 Ap 내지 Aq를 식별한다. 그리고, Ap 내지 Aq 중 어느 하나를 선택하여 이를 제1 디지털 값 B로 결정할 수 있다. 상기 선택은 미리 결정된 규칙에 의한 것일 수 있으며, 무작위적인 선택일 수도 있다.
이 선택 과정에서 가능한 몇 가지 실시예들이 도 3을 참조하여 설명되었다. 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 최초의 디지털 값 Ap를 상기 제1 디지털 값 B로 결정할 수 있다.
다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 마지막 디지털 값 Aq를 상기 제1 디지털 값 B로 결정할 수도 있다. 또 다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 Ap 내지 Aq 중 임의의 값을 상기 제1 디지털 값 B로 결정할 수도 있다. 한편, 또 다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 Ap 내지 Aq 중, 인덱스가 p와 q의 중앙인 Am을 상기 제1 디지털 값 B로 결정할 수도 있다.
한편, 도 4 내지 도 5를 참조하여 설명한 바와 같이, 또 다른 일실시예에 따르면, 결정부(122)는 디지털 값 A1 내지 An 중 적어도 일부를 비트 별로(bit by bit) 논리 연산하여 상기 제1 디지털 값 B를 계산해 낼 수도 있다. 일실시예에 따르면, 결정부(122)는 컬럼 인덱스 j (j는 자연수)가 같은 a1j 내지 anj를 논리 연산, 이를테면 XOR 연산하여 제1 디지털 값 B에 포함되는 비트 값 bj를 계산할 수 있다. 자세한 내용은 도 4를 참조하여 상술한 바와 같다.
또한, 도 5를 참조하여 상술한 바와 같이, 다른 일실시예에 따르면 결정부(122)는 판독된 A1 내지 An 중 비트 값이 모두 '0'이거나 모두 '1'인 디지털 값들을 제외하고, 비트 값이 '0' 및 '1'을 모두 포함하는 범위의 디지털 값들 (Ap 내지 Aq)를 비트 별로 XOR 연산하여 제1 디지털 값 B를 계산할 수도 있다.
단계(820)에서 제1 디지털 값을 결정하는 과정은 도 3 내지 도 5를 참조하여 예시적으로 설명한 실시예들 외에도 다양한 변형이 가능하다. 또한, 논리 연산을 하는 경우, XOR 연산 외에도 디지털 값들의 엔트로피를 높일 수 있는 다른 어떤 연산도 가능함은 상기한 바와 같다. 이렇게 제1 디지털 값 B가 결정되면, 단계(830)에서 디지털 값 생성 장치(100)가 제공하는 난수로 B가 제공될 수 있다.
이러한 다양한 실시예들에 의해, 일부 파라미터를 적용한 PUF에서 랜덤한 디지털 값이 생성되지 않더라도 해당 PUF를 포함한 생성부(110) 칩 전체는 이용 가능하므로, PUF 제작 수율이 높아질 수 있다. 또한, 다양한 파라미터를 적용한 PUF들을 한 번에 구현하여 별도의 1차 패스를 진행하는 시간을 절약할 수도 있으므로, PUF 공정에 소요되는 시간을 최소화 할 수 있다.
또한, 최종적으로 제공되는 제1 디지털 값 B는 엔트로피가 굉장히 높아져 진정 난수로 취급될 수 있는 확률이 높아진다. 따라서, 보안 분야 등 랜덤성이 중요한 분야 응용에 PUF가 사용될 수 있는 신뢰도가 크게 향상될 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (18)

  1. 반도체 공정 변이를 이용하여 디지털 값을 생성하는 장치에 있어서, 상기 장치는:
    상기 반도체 공정 변이를 이용하여 복수 개의 디지털 값을 생성하는 생성부; 및
    상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 처리부
    를 포함하고,
    상기 생성부는 복수 개의 PUF (Physically Unclonable Function)를 포함하고, 상기 복수 개의 PUF 중 적어도 일부는 상기 공정 변이를 야기하는 적어도 하나의 파라미터가 서로 상이하게 적용되어 제조되며, 상기 복수 개의 PUF가 상기 복수 개의 디지털 값을 생성하는 장치.
  2. 제1항에 있어서,
    상기 복수 개의 PUF 중 적어도 하나는,
    반도체의 전도성 레이어들 사이에 형성되는 적어도 하나의 비아(Via)를 포함하며, 상기 적어도 하나의 비아에 의해 상기 전도성 레이어들이 단락되는지의 여부를 이용하여 상기 복수 개의 디지털 값 중 적어도 하나를 생성하는 장치.
  3. 제2항에 있어서,
    상기 파라미터는 상기 비아의 사이즈를 포함하는 장치.
  4. 제3항에 있어서,
    상기 비아의 사이즈는 상기 장치를 생성하는 공정에 대해 선 진행한 테스트 공정에서 상기 전도성 레이어들 사이가 단락되기도 하고 단락되지 않기도 하는 것으로 확인된 비아 사이즈의 최소 값 이상 최대 값 이하의 범위에서 선택되고, 상기 복수 개의 PUF 각각에는 상기 범위 내에서 서로 다른 비아 사이즈가 적용되는 장치.
  5. 제1항에 있어서,
    상기 처리부는,
    상기 복수 개의 디지털 값 중 미리 지정된 조건에 부합하는 값을 상기 제1 디지털 값으로 선택하는 장치.
  6. 제5항에 있어서,
    상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소인 PUF 에 의해 생성되는 것인 장치.
  7. 제5항에 있어서,
    상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소 값과 최대 값의 중앙 값인 PUF에 의해 생성되는 것인 장치.
  8. 제1항에 있어서,
    상기 처리부는,
    상기 복수 개의 디지털 값을 비트 시퀀스 별로 논리 연산하여 상기 제1 디지털 값을 계산하는 장치.
  9. 제8항에 있어서,
    상기 논리 연산은 익스클러시브 오어(XOR) 논리 연산인 장치.
  10. 반도체 공정 변이를 이용하여 디지털 값을 생성하는 장치가 디지털 값을 생성하는 방법에 있어서,
    상기 공정 변이를 야기하는 적어도 하나의 파라미터가 서로 상이하게 적용되어 제조된 복수 개의 PUF가 복수 개의 디지털 값을 생성하는 단계; 및
    처리부가 상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    상기 복수 개의 PUF 중 적어도 하나는 반도체의 전도성 레이어들 사이에 형성되는 적어도 하나의 비아(Via)를 포함하며,
    상기 생성하는 단계는, 상기 적어도 하나의 비아에 의해 상기 전도성 레이어들이 단락되는지의 여부에 따라 상기 복수 개의 디지털 값 중 적어도 하나를 생성하는 방법.
  12. 제11항에 있어서,
    상기 파라미터는 상기 비아의 사이즈를 포함하는 방법.
  13. 제12항에 있어서,
    상기 비아의 사이즈는 상기 장치를 생성하는 공정에 대해 선 진행한 테스트 공정에서 상기 전도성 레이어들 사이가 단락되기도 하고 단락되지 않기도 하는 것으로 확인된 비아 사이즈의 최소 값 이상 최대 값 이하의 범위에서 선택되고, 상기 복수 개의 PUF 각각에는 상기 범위 내에서 서로 다른 비아 사이즈가 적용되는 방법.
  14. 제10항에 있어서,
    상기 처리하는 단계는, 상기 복수 개의 디지털 값 중 미리 지정된 조건에 부합하는 값을 상기 제1 디지털 값으로 선택하는 방법.
  15. 제14항에 있어서,
    상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소인 PUF에 의해 생성되는 것인 방법.
  16. 제14항에 있어서,
    상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소 값과 최대 값의 중앙 값인 PUF에 의해 생성되는 것인 방법.
  17. 제10항에 있어서,
    상기 처리하는 단계는, 상기 복수 개의 디지털 값을 비트 시퀀스 별로 논리 연산하여 상기 제1 디지털 값을 계산하는 방법.
  18. 제17항에 있어서,
    상기 논리 연산은 익스클러시브 오어(XOR) 논리 연산인 방법.
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