WO2015102359A1 - 랜덤한 디지털 값을 생성하는 장치 및 방법 - Google Patents

랜덤한 디지털 값을 생성하는 장치 및 방법 Download PDF

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Abstract

랜덤한 디지털 값을 제공하는 디지털 값 생성 장치가 제공된다. 상기 장치는 반도체 공정 변이를 이용하여 상기 디지털 값을 생성한다. 장치는, 상기 반도체 공정 변이를 이용하여 복수 개의 디지털 값을 생성하는 생성부, 및 상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 처리부를 포함할 수 있다. 그리고, 상기 생성부는, 파라미터가 상이하게 적용되어 상기 복수 개의 디지털 값을 생성하는 복수 개의 PUF를 포함할 수 있다.

Description

랜덤한 디지털 값을 생성하는 장치 및 방법
보안 분야에 연관되며, 보다 구체적으로는 공정 변이(Process variation)를 이용하여 랜덤한 디지털 값을 생성하는 PUF (Physically Unclonable Function)에 연관된다.
PUF (Physically Unclonable Function)는 예측 불가능한 (Unpredictable) 디지털 값을 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
PUF는 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated) 또는 PRF (Physical Random Function)로 지칭될 수도 있다.
이러한 PUF의 특성이 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 변이를 이용하여 반도체의 전도성 레이어들(Conductive layers or conductive nodes) 사이의 인터-레이어 콘택(Inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 하여 PUF를 생성하는 방법이 제시되었다. '630 특허에서 제시된 실시예들 중 하나는, 전도성 레이어들 사이에 형성될 비아(Via)의 사이즈를 작게 설계함으로써 비아가 형성되는 경우와 그렇지 않은 경우가 랜덤하게 발생하도록 하는 것이다. 그래서 인위적 추측이 불가능한 랜덤 디지털 값이 생성되었다. 그런데 '630 특허의 경우, PUF의 수율을 높이기 위해서는 PUF가 생성한 디지털 값에 포함된 개별 비트 값들이 '0' 또는 '1'로 치우치지 않아 진정 난수(True random number)되도록 하는 옵티멀 비아 사이즈를 결정할 필요가 있다.
따라서, 특정 공정에 대해 미리 여러 가지의 비아 사이즈들을 이용해서 PUF를 생성한 다음, PUF가 생성한 디지털 값들을 검수하여, 상기 특정 공정에서 사용할 옵티멀 비아 사이즈를 결정하는 1차 패스(First Pass)가 진행된다. 그리고, 이렇게 결정된 단일의 옵티멀 비아 사이즈를 이용하여 실제 PUF를 생성하는 2차 패스(Second Pass)가 진행된다. 그런데, 상기 특정 공정에서 사용하도록 결정한 상기 옵티멀 비아 사이즈가 어떠한 웨이퍼 및/또는 칩에서는 옵티멀하지 않은 값일 수도 있다. 동일한 공정에서도 공정 변이가 개별 웨이퍼 마다 및/또는 개별 칩 마다 다른 정도로 발생할 수 있기 때문이다. 나아가 동일한 공정, 동일한 라인에서라도 시간의 흐름에 따라 공정 환경이나 여러 가지 요인의 변화에 따라, 옵티멀한 값은 변경될 수 있다. 따라서, PUF 생성의 수율을 높일 수 있는 방법이 요구된다.
일측에 따르면, 반도체 공정 변이를 이용하여 디지털 값을 생성하는 장치가 제공된다.
일실시예에 따르면, 상기 장치는: 상기 반도체 공정 변이를 이용하여 복수 개의 디지털 값을 생성하는 생성부; 및 상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 처리부를 포함할 수 있다. 여기서 상기 생성부는, 복수 개의 PUF를 포함하고, 상기 복수 개의 PUF 중 적어도 일부는 상기 공정 변이를 야기하는 적어도 하나의 파라미터가 서로 상이하게 적용되어 제조되며, 상기 복수 개의 PUF 각각이 디지털 값을 생성할 수 있다.
일실시예에 따르면, 상기 복수 개의 PUF 중 적어도 하나는, 반도체의 전도성 레이어들 사이에 형성되는 적어도 하나의 비아(Via)를 포함하며, 상기 적어도 하나의 비아에 의해 상기 전도성 레이어들이 단락되는지의 여부를 이용하여 상기 복수 개의 디지털 값 중 적어도 하나를 생성할 수 있다. 일실시예에 따르면, 상기 파라미터는 상기 비아의 사이즈를 포함한다. 일실시예에 따르면, 상기 비아의 사이즈는 상기 장치를 생성하는 공정에 대해 선 진행한 테스트 공정에서 상기 전도성 레이어들 사이가 단락되기도 하고 단락되지 않기도 하는 것으로 확인된 비아 사이즈의 최소 값 이상 최대 값 이하의 범위(이를 '유효 구간'이라고 할 수 있다)에서 선택되고, 상기 복수 개의 PUF 각각에는 상기 범위 내에서 서로 다른 비아 사이즈가 적용될 수 있다.
한편, 일실시예에 따르면, 상기 처리부는, 상기 복수 개의 디지털 값 중 미리 지정된 조건에 부합하는 값을 상기 제1 디지털 값으로 선택할 수 있다. 이 경우, 상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소인 PUF에 의해 생성되는 것일 수 있다.
또한, 다른 일실시예에 따르면, 상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소 값과 최대 값의 중앙 값인 PUF에 의해 생성되는 것일 수 있다.
또 다른 일실시예에 따르면, 상기 처리부는, 상기 복수 개의 디지털 값을 비트 시퀀스 별로 논리 연산하여 상기 제1 디지털 값을 계산할 수도 있다.
일실시예에 따르면, 상기 논리 연산은 익스클러시브 오어(XOR) 논리 연산일 수 있다.
다른 일측에 따르면, 반도체 공정 변이를 이용하여 디지털 값을 생성하는 장치가 디지털 값을 생성하는 방법에 있어서, 상기 공정 변이를 야기하는 적어도 하나의 파라미터가 서로 상이하게 적용되어 제조된 복수 개의 PUF가 복수 개의 디지털 값을 생성하는 단계; 및 처리부가 상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 단계를 포함하는 방법이 제공된다.
일실시예에 따르면, 상기 복수 개의 PUF 중 적어도 하나는 반도체의 전도성 레이어들 사이에 형성되는 적어도 하나의 비아(Via)를 포함하며, 상기 생성하는 단계는, 상기 적어도 하나의 비아에 의해 상기 전도성 레이어들이 단락되는지의 여부에 따라 상기 복수 개의 디지털 값 중 적어도 하나를 생성할 수 있다.
일실시예에 따르면, 상기 파라미터는 상기 비아의 사이즈를 포함할 수 있다. 이 경우, 상기 비아의 사이즈는 상기 장치를 생성하는 공정에 대해 선 진행한 테스트 공정에서 상기 전도성 레이어들 사이가 단락되기도 하고 단락되지 않기도 하는 것으로 확인된 비아 사이즈의 최소 값 이상 최대 값 이하의 범위에서 선택될 수 있다. 그리고, 상기 복수 개의 PUF 각각에는 상기 범위 내에서 서로 다른 비아 사이즈가 적용될 수 있다.
일실시예에 따르면, 상기 처리하는 단계는, 상기 복수 개의 디지털 값 중 미리 지정된 조건에 부합하는 값을 상기 제1 디지털 값으로 선택할 수 있다.
이 경우, 상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소인 PUF에 의해 생성되는 것일 수 있다.
한편, 상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소 값과 최대 값의 중앙 값인 PUF에 의해 생성되는 것일 수도 있다.
다른 일실시예에 따르면, 상기 처리하는 단계는, 상기 복수 개의 디지털 값을 비트 시퀀스 별로 논리 연산하여 상기 제1 디지털 값을 계산할 수 있다.
이 경우, 상기 논리 연산은 익스클러시브 오어(XOR) 논리 연산일 수 있다.
도 1은 일실시예에 따른 디지털 값 생성 장치의 블록도이다.
도 2는 일실시예에 따른 생성부의 세부 구성을 설명하기 위한 개념도이다.
도 3은 일실시예에 따른 처리부의 동작을 설명하기 위한 개념도이다.
도 4는 일실시예에 따른 처리부의 동작을 설명하기 위한 개념도이다.
도 5는 일실시예에 따른 처리부의 동작을 설명하기 위한 개념도이다.
도 6은 일실시예에 따른 디지털 값 생성 방법을 도시하는 흐름도이다.
도 7은 다른 일실시예에 따른 디지털 값 생성 방법을 도시하는 흐름도이다.
도 8은 일실시예에 따른 디지털 값 생성 방법을 도시하는 흐름도이다.
이하에서, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 권리범위는 이러한 실시예들에 의해 제한되거나 한정되지 않는다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다. 아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다. 또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
도 1은 일실시예에 따른 디지털 값 생성 장치(100)의 블록도이다. 일실시예에 따르면, 장치(100)는 반도체 공정 변이를 이용하여 복수 개의 디지털 값을 생성하는 생성부(110) 및 상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 처리부(120)를 포함할 수 있다.
상기 생성부(110)는 반도체 공정 변이에 따라 랜덤한 디지털 값을 생성하는 PUF (Physically Unclonable Function)를 복수 개 포함할 수 있다. 이러한 복수 개의 PUF들은 생성부(110)에 포함되는 반도체 구조 중 개념적으로 구분되는 부분들일 수 있다. PUF들(PUF1 내지 PUFn)은 반도체 공정 변이에 따라 각각 랜덤한 디지털 값을 생성할 수 있다. 이러한 디지털 값들 각각은 비트 시퀀스일 수 있다. PUF들은 모두 물리적으로 복제 불가능하며, 각각이 생성한 디지털 값들은 시불변성을 가질 수 있다. 이하에서는 PUF들을 PUFi로 구분할 수 있다. 여기서 i는 정수이며, PUF들을 구분하는 개념적 인덱스이다. 다만, 이러한 구분은 실제 회로 내에서의 배치나 구조적 구분과는 다른 개념일 수 있다. 따라서, 생성부(110) 자체가 PUF이고, PUFi들 각각은 생성부(110)의 부분들인 것으로 이해될 수도 있다.
도시된 바와 같이, 생성부(110)에는 PUF들이 n 개 포함될 수 있다. 여기서 n은 자연수이다. 실시예들에 따르면 n 개의 PUF들은, 무작위적으로 생성되는 디지털 값에 포함되는 개별 비트들이 '0'일 확률 (또는 '1'일 확률)에 영향을 주는 여하간의 공정 요소 및/또는 설계 요소 (이하에서는 이 '요소'를 '파라미터'라고 할 수도 있다)를 서로 다르게 하여 생성된다.
일실시예에 따르면, PUFi는 반도체의 전도성 레이어들 사이에 형성되는 k 개의 비아(Via)를 포함할 수 있다. 여기서 k는 자연수이며, PUFi가 포함하는 비아의 수이다. 그리고, PUFi에 포함되는 k 개의 비아 각각이 전도성 레이어들 사이를 단락하는지, 그렇지 않은지에 따라 각각의 비아 마다 디지털 값 '1' 또는 '0'이 생성될 수 있다. 따라서, 하나의 PUFi는 k 비트(bit)의 디지털 값을 제공하며, 생성부(110)에서는 n 개의 디지털 값이 생성된다.
일실시예에 따르면, n 개의 PUF들은 서로 다른 파라미터를 적용하여 생성된 것일 수 있다. 상기 비아에 연관된 실시예에서, 이 파라미터는 비아 사이즈일 수 있다. 이를테면, PUF1 내지 PUFn은 각각 다른 비아 사이즈를 갖도록 설계 및/또는 제조된 것일 수 있다. 물론, 상기한 바와 같이, 비아에 연관된 실시예는 PUF를 만드는 일실시예에 불과하며, PUF를 만드는 다른 실시예들에서는 상기 파라미터는 달라질 수 있다. 따라서, 별다른 언급이 없더라도 상기 비아에 연관된 실시예는 이해를 돕기 위한 예시적인 것으로 해석되어야 한다. 이를테면, 전자회로 내의 동일한 소자의 무작위적인 전기적 특성 차이를 이용하여 PUF를 구현하는 실시예, 반도체의 전도성 레이어 사이의 스패이싱(Spacing between conductive layers) 등 다른 형태의 PUF에 의한 실시예들 또한 가능하다. 따라서, PUF를 구현하는 다른 많은 실시예들이 상기 비아 실시예와 함께 및/또는 이에 대신하여 적용될 수 있다.
한편, 유효 구간의 PUF에 대해 설명한다. 위에서 설명한 바와 같이 n 개의 PUF들은 서로 다른 파라미터(이를 테면 사이즈)를 갖는다. 이 비아 사이즈는 PUF1에서 가장 작고, PUFn에서 가장 클 수 있다. 비아 사이즈가 작을수록 공정을 거친 비아가 정상적으로 생성되지 않을 확률이 크고, 비아 사이즈가 클수록 공정 후 비아가 정상적으로 생성될 확률이 상대적으로 클 것이다. 본 명세서 전반에 걸쳐 유효 구간은 PUFi가 생성하는 바이너리 값들이 모두 0이거나 또는 모두 1인 경우가 아니고, 0과 1이 모두 포함되어 있는 파라미터의 범위를 의미할 수 있다. 이를테면 상기한 비아 관련 실시예에서 PUFi의 바이너리 값들에 0과 1이 모두 존재하는 비아 사이즈의 범위가 유효 구간을 의미할 수 있다. 물론, 이러한 범위에 어느 정도 마진(margin)을 두어 범위를 좀 크게 잡거나 작게 잡는 것도 가능하며, 실질적으로 상기 범위를 포함하는 구간을 유효 구간으로 표현할 수 있다. 유효 구간에서 설정되는 비아 사이즈를 이용하는 상기 실시예에와 연관되는 PUF 구조에 대해 도 2를 참조하여 설명한다.
도 2는 일실시예에 따른 생성부(110)의 세부 구성을 설명하기 위한 개념도이다. PUF 인덱스 i가 동일한 PUFi에서는 k 개의 비아들이 모두 동일한 사이즈를 가질 수 있다. 이 사이즈는 k 개의 비아들이 랜덤하게 전도성 레이어들 사이를 단락 시킬 수도 있고 그렇지 않을 수 있는 적절한 사이즈로 선택될 수 있다. 이론적으로는 k 개의 비아들 각각이 전도성 레이어들 사이를 단락시키는 확률과 단락시키지 못할 확률이 동일하게 1/2이 되는 경우가 있으며, 이 경우의 사이즈가 상기한 옵티멀 비아 사이즈이다. 상기한 바와 같이, 종전에는 PUF를 생성하는 특정 공정에 대해 상기한 1차 패스를 미리 진행시켰다. 그래서, 1차 패스의 진행에 따라 상기 특정 공정에서 사용할 옵티멀 비아 사이즈를 결정한 다음, 이 옵티멀 비아 사이즈를 이용하여 실제 사용될 PUF를 양산하는 2차 패스를 진행시킨다. 그런데, 1차 패스를 진행하여 결정된 이 옵티멀 비아 사이즈를 적용하여 2차 패스를 진행하더라도, 개별 웨이퍼 마다 및/또는 (하나의 웨이퍼 상에서도) 개별 PUF 칩 마다 비아가 전도성 레이어들 사이를 단락시키는 확률이 1/2로 유지되지 않는 경우가 있을 수 있다. 이 점은 PUF에 의해 생성된 난수를 다양한 산업 분야, 특히 보안 분야에서 활용하기 위해 해결되어야 할 과제로 인식된다.
따라서 실시예들에 따르면, 특정한 옵티멀 비아 사이즈를 하나로 선택하지 않고 유효 구간 내의 다양한 비아 사이즈를 갖는 PUF들을 하나의 칩에서 생성한 다음 그 중 옵티멀한 PUFi를 선택하여 사용하거나 일부 PUF들의 값을 가공하여 랜덤성이 높은 값을 사용하도록 함으로써 PUF를 만드는 공정의 수율을 크게 높인다. 다시 말해, 동일한 하나의 사이즈로 PUF를 생성하는 것이 아니라, 여러 가지 값을 갖는 PUF들을 한 칩에서 만든 다음 그 중 일부를 고르거나 가공하여 사용하기 때문에 PUF의 생성 값에서 '0'과 '1'의 비율이 언밸런스 한 문제는 없어질 수 있다. 그러면 생성되어 사용되는 최종 디지털 값에서는 '0'과 '1'의 빈도 차이가 크게 줄어들어 보안용으로 사용될 수 있다. 참고로, 생성된 디지털 값이 진정 난수이기 위해서는 '0'과 '1'의 발생 빈도가 비슷한지를 평가하는 소정의 테스트를 통과해야 한다. 예를 들어, 미국 상무국 기술위원회 산하 NIST(National Institute of Standards and Technology)의 Special Publication 800-22 "A Statistical Test Suite for Random and Pseudorandom Number Generators for Cryptographic Applications"에서도 보안 분야에서 사용되는 난수는 이러한 빈도수 테스트(frequency Test or Monobit Test)를 통과해야 함을 명시하고 있다. 실시예들에 따르면 이러한 랜덤성 테스트를 통과할 수 있는 PUF를 생성하는 수율이 크게 향상된다.
일실시예에 따르면, 어떤 한 가지 비아 홀 사이즈를 미리 결정하여 모든 비아 홀 사이즈를 동일하게 생성하는 대신, 여러 가지 비아 홀 사이즈를 생성부(110) 내에서 함께 구현한다. 이 경우, 상술한 '공정 편차를 야기하는 파라미터'는 '비아 홀의 사이즈'이다. 즉, 개별 비아 홀을 어떤 사이즈로 디자인 하여야 상기 개별 비아가 전도성 레이어들 사이를 단락할 확률과 단락하지 못할 확률이 같아지는 지를 정확히 알기 어렵고, 또 알더라도 실제 공정에서는 다른 결과가 도출될 수 있다는 점을 감안하여, 하나의 칩 내에 다양한 파라미터를 적용한 PUF들을 구현하는 것이다.
도 2에서 도시된 실시예에서는, 생성부(110) 내에 구현된 PUF1 내지 PUFn은 서로 다른 비아 홀 사이즈를 갖도록 제조되었다. 어느 특정한 PUF 인덱스 i에서는 k 비트 길이의 비트 시퀀스(이하에서는 'PUF 비트 시퀀스'라고 할 수 있음)가 존재한다. 이들 각각을 k 비트의 디지털 값으로 사용하면, 서로 다른 n 개의 디지털 값이 생성될 수 있다. 본 명세서에서는 설명의 편의를 위해 동일한 비아 사이즈를 갖는 k 개의 비아로 구성되는 PUFi가 제공하는 k 비트의 바이너리 비트 시퀀스를 하나의 'PUF 디지털 값'으로 설명한다.
한편, 비트 수 k나, 한 칩에서 구현되는 서로 다른 비아 홀 사이즈의 종류 n은 필요한 난수의 길이, 공정 진행 조건, 랜덤성 테스트를 통과하기 위한 요구 조건, PUF의 응용 분야 등에 따라 다양하게 설정될 수 있다. 도 2에서 제시된 바를 참조하면, PUF1에서는 비아 홀 사이즈가 제일 작고, 순차적으로 커져서 PUFn에서는 비아 홀 사이즈가 제일 크다. 물론, 이러한 순서는 설명의 편의를 위한 것이며 꼭 사이즈가 커지는 순서로 구현될 필요는 없다. 또한, 이러한 비아 홀 사이즈가 커지는 정도도 다양하게 설정할 수 있으며, 일정 비율만큼 커지는 예, 균일한 직경만큼 커지는 예, PUF(n/2) 근처에서는 비아 홀 사이즈 차이를 PUF1이나 PUFn 근처보다 더 작게 하여 정밀도를 높이는 예 등이 가능하다.
참고로, 이 명세서 전반에 걸쳐 비아가 전도성 레이어들 사이를 단락 시키는 경우를 바이너리 값 '1'로 설명하고, 단락시키지 못하는 경우를 바이너리 값 '0'으로 설명한다. 물론, 단락 여부에 따라 바이너리 값을 '1'과 '0' 중 어느 하나로 결정하는 것은 이해를 돕기 위한 예시적 설명일 뿐이며, 판독 회로가 풀-다운 구성인지 풀-업 구성인지에 따라 반대의 경우도 얼마든지 가능하다.
다시 도시된 바를 참조하면, 비아 홀 사이즈가 작은 PUF1의 경우 k 비트의 PUF 비트 시퀀스는 모두 '0'이 될 수 있다. 그리고 비아 홀 사이즈가 큰 PUFn의 경우 k 비트의 PUF 비트 시퀀스는 모두 '1'이 될 수 있다. 일실시예에 따르면, PUF1의 비아 홀 사이즈는, 공정에서 설계 및 제조하여 '0'과 '1'을 만들 수 있을 것으로 예상되는 최소의 비아 홀 사이즈일 수도 있고, 또는 미리 그 공정에서 상기한 1차 패스를 진행한 결과 비트 시퀀스로 '0'과 '1'을 모두 발생시키는 것으로 확인된 최소의 비아 홀 사이즈일 수 있다. 이러한 의미에서 제시된 실시예들이 기존의 2-Pass 방식 공정만을 진행하는 것을 배제하지는 않는다.
그리고, PUFn의 비아 홀 사이즈는, 공정에서 설계 및 제조하여 '0'과 '1'을 만들 수 있을 것으로 예상되는 최대의 비아 홀 사이즈일 수도 있고, 또는 미리 그 공정에서 상기한 1차 패스를 진행한 결과 비트 시퀀스로 '0'과 '1'을 모두 발생시키는 것으로 확인된 최대의 비아 홀 사이즈일 수도 있다.
이렇게 다양한 사이즈의 PUFi를 하나의 생성부(110) 내에 동시에 구현함으로써, 생성된 PUF 디지털 값이 랜덤 테스트를 통과하지 못해 칩 전체가 사용되지 못하는 것을 방지할 수 있다. 이는 생성부(110) 및/또는 디지털 값 생성 장치(100)의 수율에 직접 영향이 있는 부분으로 종래 기술에 비해 중요한 개선이 된다.
생성부(110)가 이러한 방식으로 n 개의 디지털 값들(각각이 k 비트)을 생성하면, 도 1의 처리부(120)는 n 개의 디지털 값을 어떻게 이용하여 디지털 값 생성 장치(100)가 제공하는 최종 디지털 값 (이하에서는 이를 "제1 디지털 값"이라고도 한다)을 제공한다. 이러한 처리 과정에도 다양한 실시예가 있을 수 있으며, 도 3 내이 도 6은 실시예들 중 일부를 설명하기 위한 개념도이다.
도 3은 일실시예에 따른 처리부(120)의 동작을 설명하기 위한 개념도이다. 일실시예에 따르면, 처리부(120)의 판독부(121)는 각각의 PUF들을 판독하여 PUF 디지털 값 A1 내지 An을 읽는다. 앞서 설명한 도 2의 실시예에서, PUF1은 비아 홀 사이즈가 제일 작고 점점 더 비아 홀 사이즈들이 커지므로, A1은 '0'을 '1'보다 더 많이 포함하고, An은 '1'을 '0'보다 더 많이 포함할 수 있다. 도 3에서 예시적으로 도시된 바와 같이 A1을 포함하여 일부 디지털 값들은 모두 '0'만을 포함할 수도 있고, An을 포함하여 일부 디지털 값들은 모두 '1'만을 포함할 수도 있다.
일실시예에 따르면, 처리부(120)의 결정부(122)는 판독된 A1 내지 An 중 디지털 값 '0'과 '1'을 모두 포함하는 Ap 내지 Aq (유효 구간의 값들)중 어느 하나를 선택하여 이를 디지털 값 생성 장치(100)이 제공하는 제1 디지털 값으로 결정할 수 있다. 어떤 디지털 값을 선택할 것인지에 관해서도 다양한 실시예들이 존재한다.
일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 최초의 디지털 값 Ap를 상기 제1 디지털 값으로 결정할 수 있다. 다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 마지막 디지털 값 Aq를 상기 제1 디지털 값으로 결정할 수도 있다. 또 다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 Ap 내지 Aq 중 임의의 값을 상기 제1 디지털 값으로 결정할 수도 있다.
한편, 또 다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 유효 구간의 값인 Ap 내지 Aq 중, 인덱스가 p와 q의 중앙인 Am을 상기 제1 디지털 값으로 결정할 수도 있다. Am이 디지털 값 '0'과 '1'의 분포가 비교적 균등할 것이라는 점에서 이러한 실시예는 합리적이다.
한편, 또 다른 일실시예에 따르면, 결정부(122)는 디지털 값 A1 내지 An 중 적어도 일부를 비트 별로(bit by bit) 논리 연산하여 상기 제1 디지털 값을 계산해 낼 수도 있다. 이 실시예는 제1 디지털 값의 랜덤성을 매우 높은 수준으로 만들 수 있어 보안 분야에 제1 디지털 값을 이용하기에 적합할 수 있다. 이 실시예에 포함되는 몇몇 예시적 방법들을 도 4 내지 도 5를 참조하여 상세히 설명한다.
도 4는 일실시예에 따른 처리부의 동작을 설명하기 위한 개념도이다. 도시된 바와 같이 A1 내지 An의 컬럼 인덱스가 같은 디지털 값들을 논리 연산하여 제1 디지털 값 B의 비트들을 계산할 수 있다.
디지털 값 Ai는 비트 시퀀스 ai1 내지 aik로 구성된다. 그러면, 결정부(122)는 컬럼 인덱스 j (j는 자연수)가 같은 a1j 내지 anj를 논리 연산하여 제1 디지털 값의 비트 bj를 계산할 수 있다. 논리 연산에는 다양한 예가 있을 수 있으나, 일실시예에 따르면 상기 논리 연산은 익스클러시브 오어(eXclusive OR: XOR) 연산일 수 있다. XOR 연산은 입력 값 a1j 내지 anj에 '1'이 홀수 개 포함되어 있으면 '1'을 출력하고, 입력 값 a1j 내지 anj에 '1'이 짝수 개 포함되어 있으면 '0'을 출력한다.
XOR 연산을 이용하는 실시예에 따르면, 복수 개의 디지털 값 A1 내지 An을 제1 디지털 값 B 계산에 사용하므로 복수 개의 디지털 값들의 엔트로피가 합쳐지는, 따라서 전체 엔트로피가 크게 향상되는 효과를 기대할 수 있다. 이러한 XOR 연산은 연산에 사용하는 n이 커질수록 비트 값이 '1'일 확률이 50%에 근접하게 만들기 때문에, 제1 디지털 값 B의 랜덤성을 크게 높인다. 본 실시예에서 결정부(122)가 계산한 k 비트의 제1 디지털 값 B (B=b1b2b3b4b5 bk)는 인터페이스(123)에 의해 출력되어 디지털 값 생성 장치(100)의 출력으로서 제공된다.
한편, 도 4의 실시예에서는 A1 내지 An 모두를 XOR 연산에 이용하였으나, 이는 일실시예에 불과하며 다른 많은 응용들이 가능하다. 이하에서는 몇 가지 다른 응용예들을 설명한다.
도 5는 일실시예에 따른 처리부의 동작을 설명하기 위한 개념도이다. 도시된 바와 같이, 일실시예에 따르면 결정부(122)는 판독된 A1 내지 An 중 비트 값이 모두 '0'이거나 모두 '1'인 디지털 값들을 제외하고, 비트 값이 '0' 및 '1'을 모두 포함하는 범위의 디지털 값들만을 상기 XOR 연산이 이용할 수 있다. 이를 테면, Ap 내지 Aq만을 비트 별로 XOR 연산하여 제1 디지털 값 B를 계산하는 방법이다. XOR 연산에 사용되는 입력 비트가 n 개였던 도 4의 실시예에 비해, XOR 연산에 사용되는 비트 수는 (q-p+1)개로 좀 작아졌지만, 논리 연산을 위한 회로가 줄어들 수 있고, 엔트로피가 높은 입력 값들을 미리 선별하여 이용하는 점은 또 다른 장점이 될 수 있다.
한편, 도 4 및 도 5의 실시예에서는 컬럼 인덱스 j가 동일한 비트 값들끼리 XOR 연산을 하였으나, 이 또한 하나의 예에 불과하며 XOR 연산을 하는 방법은 얼마든지 다른 형태로 변형될 수 있다. 따라서, 컬럼 인덱스 j가 동일한 비트 값들끼리 연산을 하는 외에, 미리 정해진 다른 선정 규칙에 의하거나 또는 무작위로 선정된 비트들끼리 연산을 하는 것도 가능하다.
이를테면, 다른 개별 PUF 비트시퀀스의 디지털 값이 모두 '0'이 아니고 모두 '1'이 아닌 것들 중, PUF 인덱스 i가 동일한 비트 값들끼리 XOR 연산을 하는 것도 가능하다. 나아가, 임의로 선정되는 개별 PUF 비트시퀀스를 이용하여 다른 어떠한 논리 연산을 수행하는 것도 가능하다. 이러한 다양한 변형 실시예는 이 명세서를 통해 당업자에게 자명하게 이해될 수 있는 것들이므로 더 구체적인 언급은 생략하기로 한다.
또한, 상기한 바와 같이 XOR 연산은 다른 논리 연산에 의해 대체될 수 있으며, 논리 연산의 입력을 어떻게 조합하는 지도 다른 실시예들이 가능하다.
도 6은 일실시예에 따라 디지털 값 생성 방법을 도시하는 흐름도이다. 도시된 흐름도는 도 3을 참조하여 설명한 실시예 중, PUF들이 생성한 디지털 값 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 최초의 디지털 값 Ap를 결정부(122)가 상기 제1 디지털 값 B로 선택하는 실시예에 대응한다.
최초의 인덱스 i는 0으로 설정되며, 단계(610)에서는 인덱스 i 값이 1씩 증가한다. 그리고, 단계(620)에서 현재 인덱스 i가 최종 인덱스 n과 동일한지의 여부를 테스트 한다. 단계(620)의 판단 결과, 아직 제1 디지털 값 B가 결정되지 못한 상태에서 i가 n과 동일해지면 에러를 리턴할 수도 있다(621). 그리고 단계(620)의 판단 결과, i가 n과 동일하지 않다면 단계(630)에서 현재 인덱스에 대응하는 디지털 값 Ai의 전체 비트들이 '0'인지 판단한다.
단계(630)에서 Ai의 전체 비트들이 '0'이라고 판단되면, 단계(610)으로 돌아가 다음 인덱스에 대해 동일한 과정을 수행하며, Ai의 전체 비트들이 '0'인 경우가 아니라고 판단되면 현재 인덱스 i에 대응하는 Ai를 제1 디지털 값 B로 결정한다(640). 도 3을 참조한 실시예와 비교하면, 단계(640)에서 B = Ap가 될 것이다.
도 7은 다른 일실시예에 따른 디지털 값 생성 방법을 도시하는 흐름도이다.
도시된 흐름도는 도 3을 참조하여 설명한 실시예 중, PUF들이 생성한 디지털 값 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 Ap 내지 Aq를 식별하고, 인덱스 p와 인덱스 q의 중앙 값인 인덱스 m에 대응하는 디지털 값 Am을 결정부(122)가 상기 제1 디지털 값 B로 선택하는 실시예에 대응한다. 최초의 인덱스 i는 0으로 설정되며, 단계(710)에서 인덱스 i 값이 1씩 증가한다.
단계(720)에서 i가 n과 동일하지 않은 경우, 단계(730)에서 Ai의 전체 비트들이 '1'인지가 판단된다. Ai의 전체 비트가 '1'이 아닌 경우에는, 단계(740)에서 Ai의 전체 비트가 '0'인지 판단된다. 이 단계(740)에서 Ai의 전체 비트가 '0'이면 단계(710)으로 돌아가 비트 인덱스를 증가시킨 후 이후 과정이 반복된다. 그러나 단계(740)에서 Ai의 전체 비트가 '0'이 아니라면 현재 인덱스 i를 p로 결정하고 단계(710)으로 돌아간다.
한편, 이러한 아이터레이션(iteration) 과정에서 단계(730)에서 Ai의 전체 비트가 '1'이면 q 값이 결정된다. q 값이 현재 인덱스 i로 결정될 수도 있고, 도시되지는 않았지만 현재 인덱스 보다 작은 (i-1)이 q로 결정될 수도 있다(단계 760). 또한, Ai의 전체 비트가 '1'인 비트 시퀀스를 찾지 못하고 단계(720)에서 i가 n과 동일해지면, 단계(760)에서 현재 인덱스인 n가 q로 결정될 수 있다. 그러면, 단계(770)에서 상기 p와 q의 중앙 값인 median(p, q)를 계산하여, 이 인덱스 median(p, q)에 대응하는 A median(p, q)를 제1 디지털 값 B로 결정할 수 있다.
도 8은 일실시예에 따른 디지털 값 생성 방법을 도시하는 흐름도이다. 단계(810)에서는 디지털 값 생성 장치(100)의 생성부(110)가 생성한 복수 개의 디지털 값들이 판독부(121)에 의해 판독된다. 상기 복수 개의 디지털 값들은 각각 도 1의 PUF들에 의해 생성된 것일 수 있다. 그리고, 상기한 판독 과정은 도 1 및 도 2를 참조하여 예시적으로 설명된 PUF들로부터 Ai 내지 An의 디지털 값을 판독하는 과정일 수 있다.
상기한 바와 같이, 이러한 과정에 의해 n 개의 디지털 값들(각각이 k 비트)이 결정부(122)에 전달될 수 있다. 물론, n 개의 PUF들이 생성한 값들 전부가 판독되어야만 하는 것은 아니고, n 개 중 일부의 디지털 값만 결정부(122)에 전달되는 것도 가능하다. 그러면, 단계(820)에서 결정부(122)가 판독된 디지털 값들을 이용하여 디지털 값 생성 장치(100)가 제공하는 난수인 제1 디지털 값을 결정한다.
일실시예에 따르면, 결정부(122)는 판독된 복수 개의 디지털 값들 A1 내지 An 중, 디지털 값 '0'과 '1'을 모두 포함하는 값들 Ap 내지 Aq를 식별한다. 그리고, Ap 내지 Aq 중 어느 하나를 선택하여 이를 제1 디지털 값 B로 결정할 수 있다. 상기 선택은 미리 결정된 규칙에 의한 것일 수 있으며, 무작위적인 선택일 수도 있다.
이 선택 과정에서 가능한 몇 가지 실시예들이 도 3을 참조하여 설명되었다. 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 최초의 디지털 값 Ap를 상기 제1 디지털 값 B로 결정할 수 있다.
다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 마지막 디지털 값 Aq를 상기 제1 디지털 값 B로 결정할 수도 있다. 또 다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 Ap 내지 Aq 중 임의의 값을 상기 제1 디지털 값 B로 결정할 수도 있다. 한편, 또 다른 일실시예에 따르면, 결정부(122)는 Ai 중 디지털 값 '0'과 '1'을 모두 포함하는 Ap 내지 Aq 중, 인덱스가 p와 q의 중앙인 Am을 상기 제1 디지털 값 B로 결정할 수도 있다.
한편, 도 4 내지 도 5를 참조하여 설명한 바와 같이, 또 다른 일실시예에 따르면, 결정부(122)는 디지털 값 A1 내지 An 중 적어도 일부를 비트 별로(bit by bit) 논리 연산하여 상기 제1 디지털 값 B를 계산해 낼 수도 있다. 일실시예에 따르면, 결정부(122)는 컬럼 인덱스 j (j는 자연수)가 같은 a1j 내지 anj를 논리 연산, 이를테면 XOR 연산하여 제1 디지털 값 B에 포함되는 비트 값 bj를 계산할 수 있다. 자세한 내용은 도 4를 참조하여 상술한 바와 같다.
또한, 도 5를 참조하여 상술한 바와 같이, 다른 일실시예에 따르면 결정부(122)는 판독된 A1 내지 An 중 비트 값이 모두 '0'이거나 모두 '1'인 디지털 값들을 제외하고, 비트 값이 '0' 및 '1'을 모두 포함하는 범위의 디지털 값들 (Ap 내지 Aq)를 비트 별로 XOR 연산하여 제1 디지털 값 B를 계산할 수도 있다.
단계(820)에서 제1 디지털 값을 결정하는 과정은 도 3 내지 도 5를 참조하여 예시적으로 설명한 실시예들 외에도 다양한 변형이 가능하다. 또한, 논리 연산을 하는 경우, XOR 연산 외에도 디지털 값들의 엔트로피를 높일 수 있는 다른 어떤 연산도 가능함은 상기한 바와 같다. 이렇게 제1 디지털 값 B가 결정되면, 단계(830)에서 디지털 값 생성 장치(100)가 제공하는 난수로 B가 제공될 수 있다.
이러한 다양한 실시예들에 의해, 일부 파라미터를 적용한 PUF에서 랜덤한 디지털 값이 생성되지 않더라도 해당 PUF를 포함한 생성부(110) 칩 전체는 이용 가능하므로, PUF 제작 수율이 높아질 수 있다. 또한, 다양한 파라미터를 적용한 PUF들을 한 번에 구현하여 별도의 1차 패스를 진행하는 시간을 절약할 수도 있으므로, PUF 공정에 소요되는 시간을 최소화 할 수 있다.
또한, 최종적으로 제공되는 제1 디지털 값 B는 엔트로피가 굉장히 높아져 진정 난수로 취급될 수 있는 확률이 높아진다. 따라서, 보안 분야 등 랜덤성이 중요한 분야 응용에 PUF가 사용될 수 있는 신뢰도가 크게 향상될 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (18)

  1. 반도체 공정 변이를 이용하여 디지털 값을 생성하는 장치에 있어서, 상기 장치는:
    상기 반도체 공정 변이를 이용하여 복수 개의 디지털 값을 생성하는 생성부; 및
    상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 처리부
    를 포함하고,
    상기 생성부는 복수 개의 PUF (Physically Unclonable Function)를 포함하고, 상기 복수 개의 PUF 중 적어도 일부는 상기 공정 변이를 야기하는 적어도 하나의 파라미터가 서로 상이하게 적용되어 제조되며, 상기 복수 개의 PUF가 상기 복수 개의 디지털 값을 생성하는 장치.
  2. 제1항에 있어서,
    상기 복수 개의 PUF 중 적어도 하나는,
    반도체의 전도성 레이어들 사이에 형성되는 적어도 하나의 비아(Via)를 포함하며, 상기 적어도 하나의 비아에 의해 상기 전도성 레이어들이 단락되는지의 여부를 이용하여 상기 복수 개의 디지털 값 중 적어도 하나를 생성하는 장치.
  3. 제2항에 있어서,
    상기 파라미터는 상기 비아의 사이즈를 포함하는 장치.
  4. 제3항에 있어서,
    상기 비아의 사이즈는 상기 장치를 생성하는 공정에 대해 선 진행한 테스트 공정에서 상기 전도성 레이어들 사이가 단락되기도 하고 단락되지 않기도 하는 것으로 확인된 비아 사이즈의 최소 값 이상 최대 값 이하의 범위에서 선택되고, 상기 복수 개의 PUF 각각에는 상기 범위 내에서 서로 다른 비아 사이즈가 적용되는 장치.
  5. 제1항에 있어서,
    상기 처리부는,
    상기 복수 개의 디지털 값 중 미리 지정된 조건에 부합하는 값을 상기 제1 디지털 값으로 선택하는 장치.
  6. 제5항에 있어서,
    상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소인 PUF 에 의해 생성되는 것인 장치.
  7. 제5항에 있어서,
    상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소 값과 최대 값의 중앙 값인 PUF에 의해 생성되는 것인 장치.
  8. 제1항에 있어서,
    상기 처리부는,
    상기 복수 개의 디지털 값을 비트 시퀀스 별로 논리 연산하여 상기 제1 디지털 값을 계산하는 장치.
  9. 제8항에 있어서,
    상기 논리 연산은 익스클러시브 오어(XOR) 논리 연산인 장치.
  10. 반도체 공정 변이를 이용하여 디지털 값을 생성하는 장치가 디지털 값을 생성하는 방법에 있어서,
    상기 공정 변이를 야기하는 적어도 하나의 파라미터가 서로 상이하게 적용되어 제조된 복수 개의 PUF가 복수 개의 디지털 값을 생성하는 단계; 및
    처리부가 상기 복수 개의 디지털 값을 처리하여 제1 디지털 값을 제공하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    상기 복수 개의 PUF 중 적어도 하나는 반도체의 전도성 레이어들 사이에 형성되는 적어도 하나의 비아(Via)를 포함하며,
    상기 생성하는 단계는, 상기 적어도 하나의 비아에 의해 상기 전도성 레이어들이 단락되는지의 여부에 따라 상기 복수 개의 디지털 값 중 적어도 하나를 생성하는 방법.
  12. 제11항에 있어서,
    상기 파라미터는 상기 비아의 사이즈를 포함하는 방법.
  13. 제12항에 있어서,
    상기 비아의 사이즈는 상기 장치를 생성하는 공정에 대해 선 진행한 테스트 공정에서 상기 전도성 레이어들 사이가 단락되기도 하고 단락되지 않기도 하는 것으로 확인된 비아 사이즈의 최소 값 이상 최대 값 이하의 범위에서 선택되고, 상기 복수 개의 PUF 각각에는 상기 범위 내에서 서로 다른 비아 사이즈가 적용되는 방법.
  14. 제10항에 있어서,
    상기 처리하는 단계는, 상기 복수 개의 디지털 값 중 미리 지정된 조건에 부합하는 값을 상기 제1 디지털 값으로 선택하는 방법.
  15. 제14항에 있어서,
    상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소인 PUF에 의해 생성되는 것인 방법.
  16. 제14항에 있어서,
    상기 미리 지정된 조건은, 비트 시퀀스가 '1' 및 '0'을 모두 포함하는 디지털 값을 제공하는 적어도 하나의 PUF 중, 상기 적용된 파라미터가 최소 값과 최대 값의 중앙 값인 PUF에 의해 생성되는 것인 방법.
  17. 제10항에 있어서,
    상기 처리하는 단계는, 상기 복수 개의 디지털 값을 비트 시퀀스 별로 논리 연산하여 상기 제1 디지털 값을 계산하는 방법.
  18. 제17항에 있어서,
    상기 논리 연산은 익스클러시브 오어(XOR) 논리 연산인 방법.
PCT/KR2014/013020 2013-12-31 2014-12-30 랜덤한 디지털 값을 생성하는 장치 및 방법 WO2015102359A1 (ko)

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CN201480076522.8A CN106062771B (zh) 2013-12-31 2014-12-30 随机数字值的生成装置以及方法
US15/109,327 US10122537B2 (en) 2013-12-31 2014-12-30 Apparatus and method for generating random digital value
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11283632B2 (en) 2017-12-28 2022-03-22 Mitsubishi Heavy Industries, Ltd. Integrated circuit, control device, information distribution method, and information distribution system

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235261B2 (en) 2013-07-26 2019-03-19 Ictk Holdings Co., Ltd. Apparatus and method for testing randomness
CN107851611B (zh) * 2015-08-10 2022-03-18 国立研究开发法人产业技术综合研究所 包括具有安全功能的电路的半导体器件
JP6383384B2 (ja) * 2016-06-24 2018-08-29 ウィンボンド エレクトロニクス コーポレーション 半導体装置、半導体装置の製造方法および固有情報の生成方法
US10803374B2 (en) * 2016-08-08 2020-10-13 Silvio Micali Counterfeit prevention
JP6471130B2 (ja) * 2016-09-20 2019-02-13 ウィンボンド エレクトロニクス コーポレーション 半導体装置およびセキュリティシステム
CN107392057A (zh) * 2016-12-30 2017-11-24 北京同方微电子有限公司 一种物理不可克隆电路结构
US11270184B2 (en) * 2017-04-27 2022-03-08 Silvio Micali Counterfeit prevention
US11741332B2 (en) * 2017-04-27 2023-08-29 Silvio Micali Securing cryptographic keys
KR102050021B1 (ko) * 2017-04-27 2019-11-28 김태욱 식별키 유용성 판별장치
CN107547200B (zh) * 2017-05-04 2020-04-10 华邦电子股份有限公司 半导体装置、半导体装置制造方法及特有信息的产生方法
FR3069677A1 (fr) * 2017-07-27 2019-02-01 Stmicroelectronics (Crolles 2) Sas Dispositif de generation d'un nombre aleatoire
US11294640B2 (en) * 2019-03-13 2022-04-05 Ememory Technology Inc. Random number generator
KR20210102740A (ko) * 2020-02-12 2021-08-20 삼성전자주식회사 물리적 복제 방지 기능에 기초하여 키를 생성하는 보안 장치 및 이의 동작 방법
US11239414B2 (en) 2020-03-24 2022-02-01 International Business Machines Corporation Physical unclonable function for MRAM structures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110055649A1 (en) * 2009-08-25 2011-03-03 Farinaz Koushanfar Testing security of mapping functions
US20110239002A1 (en) * 2010-03-25 2011-09-29 Empire Technology Development Llc Differential uncloneable variability-based cryptography
KR101139630B1 (ko) 2010-12-09 2012-05-30 한양대학교 산학협력단 식별키 생성 장치 및 방법
US20130147511A1 (en) * 2011-12-07 2013-06-13 Patrick Koeberl Offline Device Authentication and Anti-Counterfeiting Using Physically Unclonable Functions
WO2013107593A1 (en) * 2012-01-16 2013-07-25 Gemalto Sa Electronic device generating an identifier based on physical unclonable functions

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2738971B1 (fr) 1995-09-19 1997-10-10 Schlumberger Ind Sa Procede de determination d'une cle de cryptage associee a un circuit integre
JP3673015B2 (ja) 1996-04-26 2005-07-20 沖電気工業株式会社 半導体装置における周辺デバイス識別方法
US5802592A (en) 1996-05-31 1998-09-01 International Business Machines Corporation System and method for protecting integrity of alterable ROM using digital signatures
US5990701A (en) 1997-06-25 1999-11-23 Sun Microsystems, Inc. Method of broadly distributing termination for buses using switched terminators
US6118279A (en) 1997-07-30 2000-09-12 Candescent Technologies Corporation Magnetic detection of short circuit defects in plate structure
US6555204B1 (en) 2000-03-14 2003-04-29 International Business Machines Corporation Method of preventing bridging between polycrystalline micro-scale features
WO2002050910A1 (fr) 2000-12-01 2002-06-27 Hitachi, Ltd Procede d'identification de dispositif de circuit integre semi-conducteur, procede de production de dispositif de circuit integre semi-conducteur et dispositif correspondant
US8315383B2 (en) * 2001-07-27 2012-11-20 Hewlett-Packard Development Company, L.P. Method and apparatus for random bit-string generation utilizing environment sensors
US7085386B2 (en) 2001-12-07 2006-08-01 Activcard System and method for secure replacement of high level cryptographic keys in a personal security device
EP1887460A3 (en) * 2004-10-15 2008-06-04 Nxp B.V. Integrated circuit with a true random number generator
JP4524176B2 (ja) 2004-12-17 2010-08-11 パナソニック株式会社 電子デバイスの製造方法
EP2011123B1 (en) 2006-04-13 2015-03-04 Nxp B.V. Semiconductor device identifier generation method and semiconductor device
EP2081170A1 (en) 2006-11-06 2009-07-22 Panasonic Corporation Information security apparatus
CN101498772B (zh) 2008-01-29 2012-07-18 西门子（中国）有限公司 磁共振成像系统中接收线圈的识别码电路
TWI498827B (zh) * 2008-11-21 2015-09-01 Verayo Inc 非連網射頻辨識裝置物理不可複製功能之鑑認技術
EP2230794A3 (en) 2009-03-16 2011-10-05 Technische Universität München Towards Electrical, Integrated Implementations of SIMPL Systems
KR100926214B1 (ko) 2009-04-23 2009-11-09 한양대학교 산학협력단 공정편차를 이용한 디지털 값 생성 장치 및 방법
US20110080715A1 (en) 2009-10-07 2011-04-07 Castles Technology Co., Ltd. Protective structure of electronic component
US8127151B2 (en) 2009-10-13 2012-02-28 Lockheed Martin Corporation Hardware-based key generation and recovery
JP5499358B2 (ja) * 2010-03-24 2014-05-21 独立行政法人産業技術総合研究所 認証処理方法及び装置
US8619979B2 (en) * 2010-06-25 2013-12-31 International Business Machines Corporation Physically unclonable function implemented through threshold voltage comparison
JP5333669B2 (ja) * 2010-06-30 2013-11-06 富士通株式会社 個体別情報生成装置及び個体別情報生成方法
JP5474705B2 (ja) * 2010-08-23 2014-04-16 ルネサスエレクトロニクス株式会社 半導体装置
WO2012133964A1 (ko) * 2011-03-31 2012-10-04 한양대학교 산학협력단 디지털 값 생성 장치 및 방법
DK2693370T3 (en) * 2011-03-31 2016-09-26 Ictk Co Ltd Device and method for generation of a digital value
ES2615750T3 (es) * 2011-08-16 2017-06-08 Ictk Co., Ltd. Dispositivo y método para autenticación de seguridad entre dispositivos basados en PUF en comunicación máquina a máquina
US8525169B1 (en) * 2012-08-10 2013-09-03 International Business Machines Corporation Reliable physical unclonable function for device authentication
CN103448010B (zh) * 2012-12-14 2015-08-12 上海欧唯斯工具制造有限公司 一种扭力扳手
US9083323B2 (en) 2013-02-11 2015-07-14 Qualcomm Incorporated Integrated circuit identification and dependability verification using ring oscillator based physical unclonable function and age detection circuitry

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110055649A1 (en) * 2009-08-25 2011-03-03 Farinaz Koushanfar Testing security of mapping functions
US20110239002A1 (en) * 2010-03-25 2011-09-29 Empire Technology Development Llc Differential uncloneable variability-based cryptography
KR101139630B1 (ko) 2010-12-09 2012-05-30 한양대학교 산학협력단 식별키 생성 장치 및 방법
US20130147511A1 (en) * 2011-12-07 2013-06-13 Patrick Koeberl Offline Device Authentication and Anti-Counterfeiting Using Physically Unclonable Functions
WO2013107593A1 (en) * 2012-01-16 2013-07-25 Gemalto Sa Electronic device generating an identifier based on physical unclonable functions

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"A Statistical Test Suite for Random and Pseudorandom Number Generators for Cryptographic Applications", NATIONAL INSTITUTE OF STANDARDS AND TECHNOLOGY (NIST
See also references of EP3091471A4

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11283632B2 (en) 2017-12-28 2022-03-22 Mitsubishi Heavy Industries, Ltd. Integrated circuit, control device, information distribution method, and information distribution system

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Publication number Publication date
KR20150078801A (ko) 2015-07-08
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Vega et al. MeLPUF: Memory-in-Logic PUF Structures for Low-Overhead IC Authentication
Rathor et al. Multi-Objective Optimization Based Test Pattern Generation for Hardware Trojan Detection
Gupta Improving System-On-Chip Test Networks For: Bandwidth, Security, and Power
Zulfikar et al. Runtime Analysis of Area-Efficient Uniform RO-PUF for Uniqueness and Reliability Balancing. Electronics 2021, 10, 2504
Yoshikawa et al. Physical unclonable function with multiplexing units and its evaluation

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