WO2015098041A1 - 信号電位変換回路 - Google Patents

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    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Definitions

  • the present disclosure relates to a signal potential conversion circuit that converts the potential of an input signal in order to transfer a different potential signal.
  • Recent transistors have been reduced in operating voltage with miniaturization.
  • a voltage standard is determined for the external interface, and the integrated circuit must be operated at, for example, 5 V or 3.3 V so that it can be connected to a conventional device.
  • a level shift circuit (signal potential conversion circuit) is used to exchange a signal driven by a fine transistor and a signal driven by, for example, 5V or 3.3V.
  • an AC coupling circuit using a capacitor is effective for high-speed signal transmission.
  • Patent Document 1 discloses a configuration that suppresses fluctuations in the potential of a termination node so that jitter does not occur in a signal after conversion in a signal potential conversion circuit.
  • the signal level is not stable when the signal amplitude is smaller than the clamp potential difference (VCLT ⁇ VCLB).
  • FIG. 6B when the signal amplitude is larger than the clamp potential difference (VCLT ⁇ VCLB), the signal waveform is distorted. In either case, this causes a jitter in the converted signal.
  • the clamp potential difference may be adjusted to the signal amplitude.
  • the signal amplitude is affected by the power supply voltage of the circuit portion that generates the input signal. For this reason, a configuration for dynamically adjusting the clamp potential according to the power supply voltage on the input side is required.
  • the present disclosure provides a signal potential conversion circuit having a configuration capable of dynamically adjusting the clamp potential according to the power supply voltage on the input side.
  • a signal potential conversion circuit includes a capacitor having an input signal applied to one end and the other end connected to a termination node, and a clamp circuit that receives the potential of the termination node.
  • 1st connection element provided between 1 power supply and termination node
  • 2nd connection element provided between termination node and 2nd power supply whose power supply voltage is lower than 1st power supply
  • the first connection element has a lower impedance when the potential of the termination node is lower than the first potential higher than the power supply voltage of the second power supply
  • the second connection The element has a lower impedance when the potential of the termination node is lower than the power supply voltage of the first power supply and higher than the second potential higher than the first potential
  • the clamp circuit Are the first potential and the second potential At least any one of potentials, according to the power supply voltage of the circuit for driving the input signal, and a level adjusting circuit for adjusting.
  • the potential of the termination node is defined in the range from the first potential to the second potential by the clamp circuit.
  • at least one of the first potential and the second potential is adjusted by the level adjustment circuit according to the power supply voltage of the circuit that drives the input signal. For this reason, even when the power supply voltage of the circuit for driving the input signal fluctuates and the amplitude of the input signal fluctuates, the clamp potential can be adjusted dynamically according to this. Therefore, it is possible to suppress the occurrence of jitter in the converted signal.
  • FIG. 1 is a diagram illustrating a configuration of a signal potential conversion circuit according to a first embodiment. It is a structural example of the clamp circuit in FIG. It is a graph showing the change of the clamp electric potential accompanying the change of the power supply voltage of the input side in embodiment. It is an example of the structure which produces
  • FIG. (A), (b) is a signal waveform diagram for demonstrating a subject.
  • FIG. 1 is a diagram illustrating a signal potential conversion circuit according to the first embodiment and a circuit configuration before and after the signal potential conversion circuit.
  • the signal potential conversion circuit shown in FIG. 1 uses AC coupling.
  • 10 is a receiving circuit that receives the signal IN of the termination node ND and generates an output signal OUT
  • 20 is a capacitor to which the input signal CIN is applied at one end and the other end is connected to the termination node ND
  • 30 A signal driving circuit for driving the input signal CIN
  • a clamp circuit 40 for receiving the potential (signal IN) of the termination node ND.
  • the capacitor 20 and the clamp circuit 40 constitute a signal potential conversion circuit according to this embodiment.
  • the signal drive circuit 30 is supplied with the power supply voltage VDDL and outputs a signal CIN having an amplitude of VDDL.
  • the receiving circuit 10 is applied with the power supply voltage VDDH, amplifies the potential of the signal IN with respect to the reference potential VTT, and generates an output signal OUT having an amplitude of VDDH.
  • the signal IN needs to have an amplitude centered on the reference potential VTT.
  • the clamp circuit 40 has a function of changing the signal potential so that the signal IN becomes a signal having an amplitude around the reference potential VTT. That is, the clamp circuit 40 increases the potential of the signal IN when the signal IN is lower than the clamp potential VCL1 as the first potential, and the signal IN when the signal IN is higher than the clamp potential VCL2 as the second potential. (Where ground potential ⁇ VCL1 ⁇ VCL2 ⁇ VDDH). Thereby, the signal IN can be reliably shifted in the range from the potential VCL1 to the potential VCL2. For this reason, the level of the input signal CIN can be reliably converted without changing the data width.
  • the drain is connected to the power supply VDDH as the first power supply, the source is connected to the termination node ND, and the drain is connected to the ground power supply as the second power supply.
  • a PMOS transistor 42 having a source connected to the termination node ND. That is, the NMOS transistor 41 as the first connection element and the PMOS transistor 42 as the second connection element each terminate the input node of the reception circuit 10.
  • the clamp circuit 40 includes a control potential generation circuit 43 (indicated as NBG in the figure) that generates the gate potential NBIAS of the NMOS transistor 41 and a control potential generation circuit 44 (in the figure, PBG) that generates the gate potential PBIAS of the PMOS transistor 42. And a level adjustment circuit 50 for adjusting the levels of the potentials VCL1 and VCL2.
  • the control potential generation circuit 43 receives the potential VCL1 output from the level adjustment circuit 50, and controls the gate potential NBIAS so that the NMOS transistor 41 becomes conductive when the potential of the termination node ND becomes lower than the potential VCL1.
  • the control potential generation circuit 44 receives the potential VCL2 output from the level adjustment circuit 50, and controls the gate potential PBIAS so that the PMOS transistor 42 becomes conductive when the potential of the termination node ND becomes higher than the potential VCL2.
  • the level adjustment circuit 50 adjusts the potentials VCL1 and VCL2 according to the level of the power supply voltage VDDL of the signal drive circuit 30 that drives the input signal CIN.
  • Level adjustment circuit 50 receives power supply voltage VDD and a predetermined reference potential Vref.
  • FIG. 2 shows a configuration example of the clamp circuit 40.
  • the control potential generation circuit 43 is configured by the current source 45 and the NMOS transistor 46
  • the control potential generation circuit 44 is configured by the current source 47 and the PMOS transistor 48.
  • the level adjustment circuit 50 includes a comparator 51, current sources 53 and 56, and resistors 54 and 57.
  • the current source 53 and the resistor 54 constitute a subtracting unit 52
  • the current source 56 and the resistor 57 constitute an adding unit 55.
  • the potential VCL1 output from the subtraction unit 52 is supplied to the control potential generation circuit 43 via the buffer 58
  • the potential VCL2 output from the addition unit 55 is supplied to the control potential generation circuit 44 via the buffer 59. Yes.
  • the buffer 58 and the buffer 59 output analog input voltages with low impedance, and the buffer 58 prevents an error from occurring in the potential VCL1 due to a current flowing from the control potential generation circuit 43 into the subtraction unit 52.
  • the buffer 59 prevents the current from flowing from the adding section 55 to the control potential generating circuit 44 and causing an error in the potential VCL2.
  • a current source that allows the same current as that of the current source 45 to flow from the output node of the subtractor 52 in the ground direction may be inserted.
  • a current source that allows the same current as that of the current source 44 to flow from the power source to the output node of the adder 55 may be inserted.
  • the current source 53 converts the potential VCLB serving as a reference for the potential VCL1 into a current.
  • the current output from the current source 53 and the current output Iout (N) of the comparator 51 flow through the resistor 54, whereby the potential VCL1 is obtained.
  • the current source 56 converts the potential VCLT, which is a reference for the potential VCL2, into a current.
  • the current output from the current source 56 and the current output Iout (P) of the comparator 51 flow through the resistor 57, whereby the potential VCL2 is obtained.
  • FIG. 3 is a graph showing a change in clamp potential accompanying a change in power supply voltage VDDL.
  • the clamp potentials VCL1 and VCL2 are equal to the reference potentials VCLB and VCLT, respectively.
  • the clamp potential VCL1 increases and the clamp potential VCL2 decreases. That is, when the amplitude of the input signal CIN decreases with the decrease of the power supply voltage VDDL, the potential difference between the clamp potentials VCL1 and VCL2 decreases accordingly.
  • the clamp potential VCL1 decreases and the clamp potential VCL2 increases.
  • the degree of follow-up of the clamp potentials VCL1 and VCL2 can be adjusted by, for example, the resistance value Rin of the built-in resistor of the comparator 51.
  • the clamp circuit 40 defines the potential of the termination node ND within the range from the potential VCL1 to the potential VCL2.
  • the potentials VCL1 and VCL2 are adjusted by the level adjustment circuit 50 according to the power supply voltage VDDL of the circuit 30 that drives the input signal CIN. Therefore, even when the power supply voltage VDDL of the circuit 30 that drives the input signal CIN varies and the amplitude of the input signal CIN varies, the clamp potentials VCL1 and VCL2 can be dynamically adjusted accordingly. it can. Therefore, it is possible to suppress the occurrence of jitter in the converted signal OUT.
  • the current values of the current sources 53 and 56 and the reference potential Vref are realized by a circuit configuration as shown in FIG. 4, for example.
  • a band gap reference circuit 61 (denoted as “BGR” in the figure) generates and outputs a reference voltage Vbgr.
  • a reference current having a current value Vbgr / R is generated based on the reference voltage Vbgr by a feedback loop including the operational amplifier 62, the transistor P1, and the resistor 63.
  • the current mirror ratio of the transistor P4 to the transistor P1 is Vgbr: Vref
  • the reference potential Vref is generated.
  • the current mirror ratio may be 1: 1, and the resistance value of the resistor 64 may be R ⁇ (Vref / Vbgr).
  • the termination node ND is terminated using the NMOS transistor 41 and the PMOS transistor 42.
  • the present invention is not limited to this. That is, any connection element whose impedance decreases when the potential of the termination node ND becomes lower than VCL1 can be used in place of the NMOS transistor 41, and when the potential of the termination node ND becomes higher than VCL2. Any connection element that reduces the impedance can be used in place of the PMOS transistor 42.
  • FIG. 5 is a diagram illustrating a signal potential conversion circuit according to the second embodiment and a circuit configuration before and after the signal potential conversion circuit.
  • reception circuits 15a and 15b, capacitors 20a and 20b, signal drive circuits 30a and 30b, and clamp circuits 40a and 40b are provided for each of the positive signal and the negative signal constituting the differential signal.
  • the differential driver circuit 15 is configured by the receiving circuits 15a and 15b.
  • the capacitors 20a and 20b and the clamp circuits 40a and 40b constitute a signal potential conversion circuit according to this embodiment.
  • the signal drive circuits 30a and 30b are supplied with a power supply voltage VDDL and output signals CINa and CINb having an amplitude of VDDL.
  • the differential driver circuit 15 is applied with the power supply voltage VDDH, amplifies the potentials of the signals INa and INb, and generates a differential signal having an amplitude of VDDH.
  • the clamp circuit 40a raises the potential of the signal INa when the signal INa falls below the potential VCL1, and lowers the potential of the signal INa when the signal INa rises above the potential VCL2.
  • the clamp circuit 40b increases the potential of the signal INb when the signal INb is lower than the potential VCL1, and decreases the potential of the signal INb when the signal INb is higher than the potential VCL2.
  • the clamp circuit 40a has a drain connected to a power supply VDDH as a first power supply, a source connected to the termination node NDa, an NMOS transistor 41a as a first connection element, and a drain connected to a second power supply VDDH. And a PMOS transistor 42a as a second connection element having a source connected to the termination node NDa.
  • the clamp circuit 40b has a drain connected to a power supply VDDH serving as a first power supply, an NMOS transistor 41b serving as a first connection element having a source connected to a termination node NDb, and a drain connected to a power supply VDDH.
  • a PMOS transistor 42b as a second connection element having a source connected to a ground power source as a second power source and a source connected to the termination node NDb is provided. Further, the clamp circuits 40a and 40b share a control potential generation circuit 43 that generates the gate potentials of the NMOS transistors 41a and 41b and a control potential generation circuit 44 that generates the gate potentials of the PMOS transistors 42a and 42b.
  • the clamp circuits 40a and 40b share a level adjustment circuit 50 that adjusts the levels of the potentials VCL1 and VCL2.
  • the control potential generation circuit 43 receives the potential VCL1 output from the level adjustment circuit 50, and controls the gate potential so that the NMOS transistors 41a and 41b are turned on when the potentials of the termination nodes NDa and NDb fall below the potential VCL1.
  • the control potential generation circuit 44 receives the potential VCL2 output from the level adjustment circuit 50, and controls the gate potential so that the PMOS transistors 42a and 42b become conductive when the potentials of the termination nodes NDa and NDb exceed the potential VCL2. .
  • the level adjustment circuit 50 adjusts the potentials VCL1 and VCL2 according to the level of the power supply potential VDDL of the signal drive circuits 30a and 30b that drive the input signals CINa and CINb.
  • Level adjustment circuit 50 receives power supply potential VDD and predetermined reference potential Vref.
  • the specific configuration and operation of the level adjustment circuit 50 are the same as those in the first embodiment, and a description thereof is omitted here.
  • the clamp circuits 40a and 40b define the potentials of the termination nodes NDa and NDb within a range from the potential VCL1 to the potential VCL2.
  • the potentials VCL1 and VCL2 are adjusted by the level adjustment circuit 50 according to the power supply voltage VDDL of the circuits 30a and 30b that drive the input signals CINa and CINb. Therefore, even when the power supply voltage VDDL of the circuits 30a and 30b for driving the input signals CINa and CINb varies and the amplitude of the input signals CINa and CINb varies, the clamp potentials VCL1 and VCL2 are moved accordingly. Can be adjusted. Therefore, it is possible to suppress the occurrence of jitter in the differential output after conversion.
  • control potential generation circuits 43 and 44 and the level adjustment circuit 50 may be provided in each of the clamp circuits 40a and 40b, but the circuit scale can be reduced by sharing as shown in FIG.
  • the termination nodes NDa and NDb are terminated using the NMOS transistors 41a and 41b and the PMOS transistors 42a and 42b.
  • the present invention is not limited to this. That is, any connection element whose impedance is lowered when the potentials of the termination nodes NDa and NDb are lower than VCL1 can be used in place of the NMOS transistors 41a and 41b. As long as the connection element has a lower impedance when it becomes higher, it can be used in place of the PMOS transistors 42a and 42b.
  • the level adjustment circuit 50 adjusts both the clamp potentials VCL1 and VCL2 according to the power supply voltage VDDL. For example, one of the clamp potentials VCL1 and VCL2 is adjusted. Adjustment may be made according to the power supply voltage VDDL, and the other may be fixed.
  • the signal potential conversion circuit according to the present disclosure is effective for use in, for example, a high-speed interface circuit because the clamp potential can be dynamically adjusted according to the power supply voltage on the input side.

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Abstract

　信号電位変換回路において、コンデンサ（２０）は入力信号（ＣＩＮ）が一端に与えられ、他端が終端ノード（ＮＤ）と接続されている。クランプ回路（４０）は終端ノード（ＮＤ）の電位（信号ＩＮ）を、電位ＶＣＬ１からＶＣＬ２までの範囲に規定する。クランプ回路（４０）は、電位ＶＣＬ１，ＶＣＬ２のうち少なくともいずれか一方を、入力信号（ＣＩＮ）を駆動する回路（３０）の電源電位ＶＤＤＬに応じて調整するレベル調整回路（５０）を備えている。

Description

信号電位変換回路
　本開示は、異電位信号の受け渡しのために、入力信号の電位を変換する信号電位変換回路に関する。
　最近のトランジスタは、微細化に伴い、動作電圧の低電圧化が進んでいる。一方、外部インターフェースに関しては電圧規格が決まっており、集積回路は、旧来のデバイスとも接続できるように、例えば５Ｖや３．３Ｖで動作させなければならない。このため、微細トランジスタで駆動される信号と例えば５Ｖや３．３Ｖで駆動される信号とのやりとりのために、レベルシフト回路（信号電位変換回路）が用いられる。特に、高速信号の伝達のためには、コンデンサを用いたＡＣ結合回路が有効である。
　特許文献１には、信号電位変換回路について、変換後の信号にジッタが発生しないように、終端ノードの電位の変動を抑制する構成が開示されている。
国際公開第２０１２／１５７０３１号
　特許文献１の構成では、ＡＣ結合後の終端ノードにおける信号に対して、上限電位と下限電位を設定し、クランプをかけている。このような構成では、クランプ電位差と信号の振幅とが一致しない場合には、変換後の信号にジッタが発生しやすくなる。
　例えば、図６（ａ）に示すように、信号振幅がクランプ電位差（ＶＣＬＴ－ＶＣＬＢ）に比べて小さい場合は、信号レベルが安定しない。また、図６（ｂ）に示すように、信号振幅がクランプ電位差（ＶＣＬＴ－ＶＣＬＢ）よりも大きい場合は、信号波形に歪みが生じる。いずれの場合も、変換後の信号にジッタが生じる原因になる。
　このような課題を解決するためには、クランプ電位差を信号振幅に合わせればよい。ただし、信号振幅は、入力信号を生成する回路部分の電源電圧の影響を受ける。このため、入力側の電源電圧に応じて、クランプ電位を動的に調整する構成が必要になる。
　本開示は、入力側の電源電圧に応じてクランプ電位を動的に調整可能な構成を有する信号電位変換回路を提供する。
　本開示の一態様では、信号電位変換回路は、入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、終端ノードの電位を受けるクランプ回路とを備え、クランプ回路は、第１の電源と終端ノードとの間に設けられた第１の接続素子と、終端ノードと、電源電圧が第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備え、第１の接続素子は、終端ノードの電位が、第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、第２の接続素子は、終端ノードの電位が、第１の電源の電源電圧よりも低く、かつ、第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、クランプ回路は、第１の電位および前記第２の電位のうち少なくともいずれか一方を、入力信号を駆動する回路の電源電圧に応じて、調整するレベル調整回路を備えている。
　この態様によると、クランプ回路によって、終端ノードの電位が第１の電位から第２の電位までの範囲に規定される。また、第１の電位および第２の電位のうち少なくともいずれか一方は、レベル調整回路によって、入力信号を駆動する回路の電源電圧に応じて調整される。このため、入力信号を駆動する回路の電源電圧が変動し、入力信号の振幅が変動した場合であっても、これに応じてクランプ電位を動的に調整することができる。したがって、変換後の信号にジッタが発生することを抑制することができる。
　本開示によると、入力側の電源電圧に応じてクランプ電位を動的に調整可能な構成を有する信号電位変換回路を提供することができる。　
実施形態１に係る信号電位変換回路の構成を示す図である。 図１におけるクランプ回路の構成例である。 実施形態における、入力側の電源電圧の変化に伴うクランプ電位の変化を表すグラフである。 図２における電流および参照電圧を生成する構成の例である。 実施形態２に係る信号電位変換回路の構成を示す図である。 （ａ），（ｂ）は課題を説明するための信号波形図である。
　以下の実施形態では、特に問題のない限りにおいて、電源とその電源電圧について同一の符号を用いて説明を行っている。
　（実施形態１）
　図１は実施形態１に係る信号電位変換回路とその前後の回路構成を示す図である。図１に示す信号電位変換回路はＡＣ結合を利用したものである。図１において、１０は終端ノードＮＤの信号ＩＮを受信し、出力信号ＯＵＴを生成する受信回路、２０は入力信号ＣＩＮが一端に与えられるとともに他端が終端ノードＮＤと接続されたコンデンサ、３０は入力信号ＣＩＮを駆動する信号駆動回路、４０は終端ノードＮＤの電位（信号ＩＮ）を受けるクランプ回路である。コンデンサ２０およびクランプ回路４０によって、本実施形態に係る信号電位変換回路が構成されている。
　信号駆動回路３０は、電源電圧ＶＤＤＬが印加されており、振幅がＶＤＤＬである信号ＣＩＮを出力する。受信回路１０は、電源電圧ＶＤＤＨが印加されており、基準電位ＶＴＴに対する信号ＩＮの電位を増幅して、振幅がＶＤＤＨの出力信号ＯＵＴを生成する。受信回路１０が適正に動作するためには、信号ＩＮが基準電位ＶＴＴを中心にして振幅している必要がある。
　クランプ回路４０は、信号ＩＮが基準電位ＶＴＴを中心にして振幅する信号になるように、信号電位の変更を行う機能を有する。すなわち、クランプ回路４０は、信号ＩＮが第１の電位としてのクランプ電位ＶＣＬ１を下回ったときは信号ＩＮの電位を上げ、信号ＩＮが第２の電位としてのクランプ電位ＶＣＬ２を上回ったときは信号ＩＮの電位を下げる（ただし、接地電位＜ＶＣＬ１＜ＶＣＬ２＜ＶＤＤＨ）。これにより、信号ＩＮを電位ＶＣＬ１から電位ＶＣＬ２の範囲で確実に遷移させることができる。このため、入力信号ＣＩＮを、そのデータ幅を変化させることなく、確実にレベル変換することが可能となる。
　クランプ回路４０は具体的には、ドレインが第１の電源としての電源ＶＤＤＨに接続されるとともに、ソースが終端ノードＮＤに接続されたＮＭＯＳトランジスタ４１と、ドレインが第２の電源としての接地電源に接続されるとともに、ソースが終端ノードＮＤに接続されたＰＭＯＳトランジスタ４２とを備えている。すなわち、第１の接続素子としてのＮＭＯＳトランジスタ４１、および第２の接続素子としてのＰＭＯＳトランジスタ４２がそれぞれ、受信回路１０の入力ノードを終端している。
　また、クランプ回路４０は、ＮＭＯＳトランジスタ４１のゲート電位ＮＢＩＡＳを生成する制御電位発生回路４３（図ではＮＢＧと表記）と、ＰＭＯＳトランジスタ４２のゲート電位ＰＢＩＡＳを生成する制御電位発生回路４４（図ではＰＢＧと表記）と、電位ＶＣＬ１，ＶＣＬ２のレベルを調整するレベル調整回路５０とを備えている。制御電位発生回路４３はレベル調整回路５０から出力された電位ＶＣＬ１を受け、終端ノードＮＤの電位が電位ＶＣＬ１よりも低くなったときにＮＭＯＳトランジスタ４１が導通するように、ゲート電位ＮＢＩＡＳを制御する。制御電位発生回路４４はレベル調整回路５０から出力された電位ＶＣＬ２を受け、終端ノードＮＤの電位が電位ＶＣＬ２よりも高くなったときにＰＭＯＳトランジスタ４２が導通するように、ゲート電位ＰＢＩＡＳを制御する。
　レベル調整回路５０は、入力信号ＣＩＮを駆動する信号駆動回路３０の電源電圧ＶＤＤＬのレベルに応じて、電位ＶＣＬ１，ＶＣＬ２を調整する。レベル調整回路５０は、電源電圧ＶＤＤと、所定の参照電位Ｖｒｅｆとを受ける。
　図２はクランプ回路４０の構成例である。図２の構成では、電流源４５およびＮＭＯＳトランジスタ４６によって制御電位発生回路４３が構成されており、電流源４７およびＰＭＯＳトランジスタ４８によって制御電位発生回路４４が構成されている。レベル調整回路５０は、比較器５１と、電流源５３，５６と、抵抗５４，５７とを備えている。電流源５３および抵抗５４によって減算部５２が構成されており、電流源５６および抵抗５７によって加算部５５が構成されている。減算部５２から出力された電位ＶＣＬ１はバッファ５８を介して制御電位発生回路４３に与えられており、加算部５５から出力された電位ＶＣＬ２はバッファ５９を介して制御電位発生回路４４に与えられている。
　なお、バッファ５８とバッファ５９はアナログ入力電圧を低インピーダンスで出力するものであり、バッファ５８は制御電位発生回路４３から減算部５２に電流が流入して電位ＶＣＬ１に誤差が生じるのを防止しており、バッファ５９は加算部５５から制御電位発生回路４４に電流が流出して電位ＶＣＬ２に誤差が生じるのを防止している。バッファ５８を挿入する代わりに、電流源４５と同じ電流を減算部５２の出力ノードから接地方向に流す電流源を入れても良い。また、バッファ５９を挿入する代わりに、電流源４４と同じ電流を電源から加算部５５の出力ノードに流す電流源を入れても良い。
　比較部としての比較器５１は、電源電圧ＶＤＤＬと参照電位Ｖｒｅｆとを受ける。そして、電源電圧ＶＤＤＬと参照電位Ｖｒｅｆとの電位差すなわちΔＶＤＤＬ（＝ＶＤＤＬ－Ｖｒｅｆ）を内蔵抵抗によって電流に変換し、出力する。内蔵抵抗の抵抗値をＲｉｎとすると、比較器５１の２個の電流出力Ｉｏｕｔ（Ｎ），Ｉｏｕｔ（Ｐ）は、
　Ｉｏｕｔ（Ｎ）＝－ΔＶＤＤＬ／Ｒｉｎ
　Ｉｏｕｔ（Ｐ）＝ΔＶＤＤＬ／Ｒｉｎ
となる。減算部５２において、電流源５３は電位ＶＣＬ１の基準となる電位ＶＣＬＢを電流に変換している。抵抗５４に電流源５３から出力された電流と比較器５１の電流出力Ｉｏｕｔ（Ｎ）とが流れ、これにより電位ＶＣＬ１が得られる。電流源５３の電流値をＶＣＬＢ／Ｒ、抵抗５４の抵抗値をＲとすると、
　ＶＣＬ１＝Ｒ×（ＶＣＬＢ／Ｒ＋Ｉｏｕｔ（Ｎ））
　　　　　＝ＶＣＬＢ－ΔＶＤＤＬ×（Ｒ／Ｒｉｎ）
となる。また、加算部５５において、電流源５６は電位ＶＣＬ２の基準となる電位ＶＣＬＴを電流に変換している。抵抗５７に電流源５６から出力された電流と比較器５１の電流出力Ｉｏｕｔ（Ｐ）とが流れ、これにより電位ＶＣＬ２が得られる。電流源５６の電流値をＶＣＬＴ／Ｒ、抵抗５７の抵抗値をＲとすると、
　ＶＣＬ２＝Ｒ×（ＶＣＬＴ／Ｒ＋Ｉｏｕｔ（Ｐ））
　　　　　＝ＶＣＬＴ＋ΔＶＤＤＬ×（Ｒ／Ｒｉｎ）
となる。
　図３は電源電圧ＶＤＤＬの変化に伴うクランプ電位の変化を表すグラフである。図３に示すように、電源電圧ＶＤＤＬが参照電位Ｖｒｅｆと等しいときは、クランプ電位ＶＣＬ１，ＶＣＬ２はそれぞれ、基準となる電位ＶＣＬＢ，ＶＣＬＴと等しくなる。電源電圧ＶＤＤＬが低下すると、クランプ電位ＶＣＬ１は上昇し、クランプ電位ＶＣＬ２は低下する。すなわち、電源電圧ＶＤＤＬの低下に伴って入力信号ＣＩＮの振幅が小さくなったとき、クランプ電位ＶＣＬ１，ＶＣＬ２の電位差が、これに追従して小さくなる。また、電源電圧ＶＤＤＬが上昇すると、クランプ電位ＶＣＬ１は低下し、クランプ電位ＶＣＬ２は上昇する。すなわち、電源電圧ＶＤＤＬの上昇に伴って入力信号ＣＩＮの振幅が大きくなったとき、クランプ電位ＶＣＬ１，ＶＣＬ２の電位差が、これに追従して大きくなる。なお、クランプ電位ＶＣＬ１，ＶＣＬ２の追従の程度は、例えば、比較器５１の内蔵抵抗の抵抗値Ｒｉｎによって調整することができる。
　このように本実施形態によると、クランプ回路４０によって、終端ノードＮＤの電位が電位ＶＣＬ１から電位ＶＣＬ２までの範囲に規定される。また、電位ＶＣＬ１，ＶＣＬ２は、レベル調整回路５０によって、入力信号ＣＩＮを駆動する回路３０の電源電圧ＶＤＤＬに応じて調整される。このため、入力信号ＣＩＮを駆動する回路３０の電源電圧ＶＤＤＬが変動し、入力信号ＣＩＮの振幅が変動した場合であっても、これに応じてクランプ電位ＶＣＬ１，ＶＣＬ２を動的に調整することができる。したがって、変換後の信号ＯＵＴにジッタが発生することを抑制することができる。
　なお、本実施形態におけるレベル調整回路５０において、電流源５３，５６の電流値や、参照電位Ｖｒｅｆは、例えば図４のような回路構成によって実現される。図４において、バンドギャップリファレンス回路６１（図では「ＢＧＲ」と表記）は、基準電圧Ｖｂｇｒを生成出力する。オペアンプ６２、トランジスタＰ１および抵抗６３によるフィードバックループによって、基準電圧Ｖｂｇｒを基にして、電流値Ｖｂｇｒ／Ｒの基準電流が生成される。
　トランジスタＰ２は、トランジスタＰ１とのカレントミラー比が、Ｖｇｂｒ：ＶＣＬＢであるので、流れる電流の電流値は、ＶＣＬＢ／Ｒ（＝（Ｖｇｂｒ／Ｒ）×（ＶＣＬＢ／Ｖｂｇｒ））となる。すなわち、電流源５３が実現される。また、トランジスタＰ３は、トランジスタＰ１とのカレントミラー比が、Ｖｇｂｒ：ＶＣＬＴであるので、流れる電流の電流値は、ＶＣＬＴ／Ｒ（＝（Ｖｂｇｒ／Ｒ）×（ＶＣＬＴ／Ｖｂｇｒ））となる。すなわち、電流源５６が実現される。
　さらに、トランジスタＰ４は、トランジスタＰ１とのカレントミラー比が、Ｖｇｂｒ：Ｖｒｅｆであるので、流れる電流の電流値は、Ｖｒｅｆ／Ｒ（＝（Ｖｂｇｒ／Ｒ）×（Ｖｒｅｆ／Ｖｇｂｒ））となる。この電流が抵抗６４（抵抗値Ｒ）を流れることによって、参照電位Ｖｒｅｆが生成される。なお例えば、カレントミラー比を１：１とし、抵抗６４の抵抗値をＲ×（Ｖｒｅｆ／Ｖｂｇｒ）としてもよい。
　なお、本実施形態では、ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４２を用いて終端ノードＮＤを終端するものとしたが、これに限られるものではない。すなわち、終端ノードＮＤの電位がＶＣＬ１よりも低くなったときインピーダンスが低下する接続素子であれば、ＮＭＯＳトランジスタ４１の代わりに用いることができるし、終端ノードＮＤの電位がＶＣＬ２よりも高くなったときインピーダンスが低下する接続素子であれば、ＰＭＯＳトランジスタ４２の代わりに用いることができる。
　（実施形態２）
　実施形態１では、信号が単相信号（シングルエンド）であるものとして説明を行った。本開示内容は、差動信号をレベル変換する構成にも適用可能である。
　図５は実施形態２に係る信号電位変換回路とその前後の回路構成を示す図である。図５の構成では、差動信号を構成する正信号および負信号のそれぞれについて、受信回路１５ａ，１５ｂ、コンデンサ２０ａ，２０ｂ、信号駆動回路３０ａ，３０ｂ、およびクランプ回路４０ａ，４０ｂが設けられている。受信回路１５ａ，１５ｂによって、差動ドライバ回路１５が構成されている。コンデンサ２０ａ，２０ｂ、クランプ回路４０ａ，４０ｂによって、本実施形態に係る信号電位変換回路が構成されている。
　信号駆動回路３０ａ，３０ｂは、電源電圧ＶＤＤＬが印加されており、振幅がＶＤＤＬである信号ＣＩＮａ，ＣＩＮｂを出力する。差動ドライバ回路１５は、電源電圧ＶＤＤＨが印加されており、信号ＩＮａ，ＩＮｂの電位を増幅して、振幅がＶＤＤＨの差動信号を生成する。
　クランプ回路４０ａは、信号ＩＮａが電位ＶＣＬ１を下回ったときは信号ＩＮａの電位を上げ、信号ＩＮａが電位ＶＣＬ２を上回ったときは信号ＩＮａの電位を下げる。同様に、クランプ回路４０ｂは、信号ＩＮｂが電位ＶＣＬ１を下回ったときは信号ＩＮｂの電位を上げ、信号ＩＮｂが電位ＶＣＬ２を上回ったときは信号ＩＮｂの電位を下げる。
　クランプ回路４０ａは具体的には、ドレインが第１の電源としての電源ＶＤＤＨに接続されるとともに、ソースが終端ノードＮＤａに接続された第１の接続素子としてのＮＭＯＳトランジスタ４１ａと、ドレインが第２の電源としての接地電源に接続されるとともに、ソースが終端ノードＮＤａに接続された第２の接続素子としてのＰＭＯＳトランジスタ４２ａとを備えている。また、クランプ回路４０ｂは具体的には、ドレインが第１の電源としての電源ＶＤＤＨに接続されるとともに、ソースが終端ノードＮＤｂに接続された第１の接続素子としてのＮＭＯＳトランジスタ４１ｂと、ドレインが第２の電源としての接地電源に接続されるとともに、ソースが終端ノードＮＤｂに接続された第２の接続素子としてのＰＭＯＳトランジスタ４２ｂとを備えている。さらに、クランプ回路４０ａ，４０ｂは、ＮＭＯＳトランジスタ４１ａ，４１ｂのゲート電位を生成する制御電位発生回路４３と、ＰＭＯＳトランジスタ４２ａ，４２ｂのゲート電位を生成する制御電位発生回路４４とを共有している。
　そしてクランプ回路４０ａ，４０ｂは、電位ＶＣＬ１，ＶＣＬ２のレベルを調整するレベル調整回路５０を共有している。制御電位発生回路４３はレベル調整回路５０から出力された電位ＶＣＬ１を受け、終端ノードＮＤａ，ＮＤｂの電位が電位ＶＣＬ１を下回ったときにＮＭＯＳトランジスタ４１ａ，４１ｂが導通するように、ゲート電位を制御する。制御電位発生回路４４はレベル調整回路５０から出力された電位ＶＣＬ２を受け、終端ノードＮＤａ，ＮＤｂの電位が電位ＶＣＬ２を上回ったときにＰＭＯＳトランジスタ４２ａ，４２ｂが導通するように、ゲート電位を制御する。レベル調整回路５０は、入力信号ＣＩＮａ，ＣＩＮｂを駆動する信号駆動回路３０ａ，３０ｂの電源電位ＶＤＤＬのレベルに応じて、電位ＶＣＬ１，ＶＣＬ２を調整する。レベル調整回路５０は、電源電位ＶＤＤと、所定の参照電位Ｖｒｅｆとを受ける。なお、レベル調整回路５０の具体的な構成と動作については、実施形態１と同様であるため、ここではその説明を省略する。
　本実施形態においても、実施形態１と同様の作用効果が得られる。すなわち、クランプ回路４０ａ，４０ｂによって、終端ノードＮＤａ，ＮＤｂの電位が電位ＶＣＬ１から電位ＶＣＬ２までの範囲に規定される。また、電位ＶＣＬ１，ＶＣＬ２は、レベル調整回路５０によって、入力信号ＣＩＮａ，ＣＩＮｂを駆動する回路３０ａ，３０ｂの電源電圧ＶＤＤＬに応じて調整される。このため、入力信号ＣＩＮａ，ＣＩＮｂを駆動する回路３０ａ，３０ｂの電源電圧ＶＤＤＬが変動し、入力信号ＣＩＮａ，ＣＩＮｂの振幅が変動した場合であっても、これに応じてクランプ電位ＶＣＬ１，ＶＣＬ２を動的に調整することができる。したがって、変換後の差動出力にジッタが発生することを抑制することができる。
　なお、制御電位発生回路４３，４４およびレベル調整回路５０は、クランプ回路４０ａ，４０ｂのそれぞれに設けてもかまわないが、図５のように共有することによって、回路規模を小さくすることができる。
　なお、本実施形態では、ＮＭＯＳトランジスタ４１ａ，４１ｂおよびＰＭＯＳトランジスタ４２ａ，４２ｂを用いて終端ノードＮＤａ，ＮＤｂを終端するものとしたが、これに限られるものではない。すなわち、終端ノードＮＤａ，ＮＤｂの電位がＶＣＬ１よりも低くなったときインピーダンスが低下する接続素子であれば、ＮＭＯＳトランジスタ４１ａ，４１ｂの代わりに用いることができるし、終端ノードＮＤａ，ＮＤｂの電位がＶＣＬ２よりも高くなったときインピーダンスが低下する接続素子であれば、ＰＭＯＳトランジスタ４２ａ，４２ｂの代わりに用いることができる。
　なお、上述の各実施形態１，２では、レベル調整回路５０は、クランプ電位ＶＣＬ１，ＶＣＬ２の両方を、電源電圧ＶＤＤＬに応じて調整するものとしたが、例えば、クランプ電位ＶＣＬ１，ＶＣＬ２の一方を電源電圧ＶＤＤＬに応じて調整し、他方を固定値としてもかまわない。
　本開示に係る信号電位変換回路では、入力側の電源電圧に応じてクランプ電位を動的に調整可能なので、例えば、高速インターフェース回路に用いるのに有効である。
ＣＩＮ，ＣＩＮａ，ＣＩＮｂ　入力信号
ＮＤ，ＮＤａ，ＮＤｂ　終端ノード
ＶＣＬ１　第１の電位
ＶＣＬ２　第２の電位
ＶＤＤＬ　入力信号を駆動する回路の電源電圧
Ｖｒｅｆ　参照電位
２０，２０ａ，２０ｂ　コンデンサ
４０，４０ａ，４０ｂ　クランプ回路
４１，４１ａ，４１ｂ　ＮＭＯＳトランジスタ（第１の接続素子）
４２，４２ａ，４２ｂ　ＰＭＯＳトランジスタ（第２の接続素子）
４３　制御電位生成回路
４４　制御電位生成回路
５０　レベル調整回路
５１　比較器（比較部）
５２　減算部
５５　加算部

Claims (5)

  1. 　入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、
    　前記終端ノードの電位を受けるクランプ回路とを備え、
    　前記クランプ回路は、
    　第１の電源と前記終端ノードとの間に設けられた第１の接続素子と、
    　前記終端ノードと、電源電圧が前記第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備え、
    　前記第１の接続素子は、前記終端ノードの電位が、前記第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、
    　前記第２の接続素子は、前記終端ノードの電位が、前記第１の電源の電源電圧よりも低く、かつ、前記第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、
    　前記クランプ回路は、前記第１の電位および前記第２の電位のうち少なくともいずれか一方を、前記入力信号を駆動する回路の電源電圧に応じて、調整するレベル調整回路を備えている
    ことを特徴とする信号電位変換回路。
  2. 　請求項１記載の信号電位変換回路において、
    　前記レベル調整回路は、
    　前記入力信号を駆動する回路の電源電圧と、所定の参照電位との電位差を、電流に変換して出力する比較部と、
    　前記第１の電位の基準となる電位を電流に変換し、この電流から前記比較部の出力電流を減じ、減じた後の電流を電圧に変換して出力する減算部とを備え、
    　前記減算部の出力電圧が、前記第１の電位として用いられる
    ことを特徴とする信号電位変換回路。
  3. 　請求項２記載の信号電位変換回路において、
    　前記クランプ回路は、
    　前記第１の接続素子として、ドレインが前記第１の電源に接続されるとともに、ソースが前記終端ノードに接続されたＮＭＯＳトランジスタを備えており、かつ、
    　前記減算部の出力電圧を基にして、前記ＮＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
    ことを特徴とする信号電位変換回路。
  4. 　請求項１記載の信号電位変換回路において、
    　前記レベル調整回路は、
    　前記入力信号を駆動する回路の電源電圧と、所定の参照電位との電位差を、電流に変換して出力する比較部と、
    　前記第２の電位の基準となる電位を電流に変換し、この電流に前記比較部の出力電流を加え、加えた後の電流を電圧に変換して出力する加算部とを備え、
    　前記加算部の出力電圧が、前記第２の電位として用いられる
    ことを特徴とする信号電位変換回路。
  5. 　請求項４記載の信号電位変換回路において、
    　前記クランプ回路は、
    　前記第２の接続素子として、ドレインが前記第２の電源に接続されるとともに、ソースが前記終端ノードに接続されたＰＭＯＳトランジスタを備えており、かつ、
    　前記加算部の出力電圧を基にして、前記ＰＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
    ことを特徴とする信号電位変換回路。
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