WO2015088281A1 - 수광부를 연결하는 컨택 패드를 구비한 이미지 센서의 단위 화소 - Google Patents

수광부를 연결하는 컨택 패드를 구비한 이미지 센서의 단위 화소 Download PDF

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WO2015088281A1
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light
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박광수
민병일
남동욱
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주식회사 비욘드아이즈
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Definitions

  • the present invention relates to an image sensor, and more particularly, to a unit pixel of an image sensor having high sensitivity.
  • Image sensors are sensors that convert light into electrical signals.
  • Representative image sensors include APS (Active Pixel Sensor) and PPS (Passive Pixel Sensor) using CMOS.
  • Photodiodes used in such image sensors accumulate incident light and convert it into electrical signals.
  • a typical photodiode outputs a low current for a small amount of light, so the exposure time needs to be increased to accumulate a lot of charge to enable signal processing. Therefore, it is difficult to apply an image sensor using a general photodiode to a high speed camera.
  • the amount of incident light is small in a dark environment, there is a problem in the quality of the image generated using the image sensor.
  • An image sensor according to the present invention is to provide a unit pixel of an image sensor having a new structure capable of developing various kinds of image sensors.
  • a unit pixel formed on a substrate and constituting an image sensor for converting incident light into an electrical signal.
  • the unit pixel is applied with a power supply voltage, a source having a silicide layer for a metal contact formed thereon, and formed to be spaced apart from the source, a drain formed with a silicide layer for a metal contact formed therebetween, and formed between a source and a drain to flow a current.
  • the insulating layer formed on the channel, the surface of the image sensor, the light receiving portion that is caused to change the electrical characteristics due to incident light is formed on the insulating layer so as to be located between the source and the drain, It may be electrically connected to a, and may include a floating gate for controlling the amount of current flowing through the channel due to the electric field change due to the change in electrical characteristics.
  • the light receiving unit and the floating gate may be electrically connected through at least one via contact that electrically connects the plurality of metals between the light receiving unit and the floating gate.
  • the unit pixel may further include at least one contact pad positioned in the light receiving area of the image sensor surface, and the light receiving part may be electrically connected to the contact pad.
  • a silicide layer is formed on the floating gate, and at least one metal of the plurality of metals may be disposed to shield light incident to the floating gate.
  • the light receiving unit may be wider on the plurality of unit pixels.
  • the unit pixel may further include a wavelength band selection filter positioned above the light receiving unit.
  • the light receiving unit may be formed by stacking a plurality of light receiving layers having different wavelengths of light to be detected.
  • the plurality of light receiving layers may include a first light receiving layer for receiving blue light, a second light receiving layer for receiving green light, and a third light receiving layer for receiving red light, and further comprising a fourth light receiving layer for receiving infrared light. It may include.
  • the light receiving unit may be formed to have a thickness according to the wavelength of light to be detected.
  • the light receiving portion is formed of amorphous silicon or polysilicon and is a floating light receiving portion
  • the electric field change may occur due to the polarization phenomenon of the electron-electron pair generated by the incident light.
  • the unit pixel may be disposed on an opposite side of the connection between the light receiving unit and the floating gate, and may further include a polarization inducing structure for promoting recombination of the electron-electron pair.
  • the light receiving unit may be a photovoltaic (PV) sensor, one end of which is electrically connected to the floating gate, and the other end of the light receiving unit may be connected to a reference voltage.
  • the unit pixel may further include a reset transistor connected to both ends of the light receiving unit and resetting the light receiving unit.
  • the PV sensor may be a PN junction photo diode or a thermopile.
  • the light receiving unit may be a PC (Photoconductive) sensor, one end of the light receiving unit may be electrically connected to the floating gate, and the other end of the light receiving unit may be electrically connected to the constant current source or the constant voltage source.
  • the light receiving unit is a thermistor or bolometer and may be electrically connected to the constant current source.
  • the light receiving unit is a reverse biased PN junction photodiode and may be electrically connected to a constant voltage source.
  • the unit pixel may further include a capacitor connected to the floating gate and the light receiving unit, accumulating charges output from the light receiving unit, and a reset transistor for resetting the capacitor and applying a voltage to the gate according to the accumulated charge.
  • the light receiving unit may be formed of pyroelectric, one end of the light receiving unit may be electrically connected to the floating gate, and the other end of the light receiving unit may be connected to the reference voltage.
  • the light receiving portion may be arranged to be spaced apart from the image sensor surface.
  • a unit pixel which is formed on a substrate and constitutes an image sensor for converting incident light into an electrical signal.
  • the unit pixel includes a light receiving transistor for outputting pixel current by incident light and a select transistor for controlling output of the pixel current, wherein the light receiving transistor is supplied with a power supply voltage, and has a silicide layer for metal contact formed thereon.
  • a source is formed spaced apart from the source, the drain formed with a silicide layer for a metal contact on the top, a channel formed between the source and the drain flows current, an insulating layer formed on the upper portion of the channel, located in the light receiving region of the image sensor surface It is formed on the insulating layer so as to be located between the light receiving portion, the source and the drain generated by the incident light, and is electrically connected to the light receiving portion. It may include a floating gate for controlling.
  • the light receiving transistor may be a PMOS formed in an N-well formed in a substrate.
  • the light receiving transistor may further include a reset terminal formed in the N-well and receiving a reset signal.
  • the light receiving transistor may further include an N-well bias stage formed in the N-well and receiving an N-well bias voltage.
  • the unit pixel may further include a reset transistor having a source and a drain connected to both ends of the light receiving unit, and receiving a reset signal through a gate. When the reset signal is input, the reset transistor may short the light receiving unit.
  • the substrate may be a P-type substrate, and the light receiving transistor and the select transistor may be NMOS.
  • a unit pixel is formed on a substrate and constitutes an image sensor for converting incident light into an electrical signal.
  • the unit pixel is located in the light receiving area of the surface of the image sensor and has a light receiving unit for generating a photocurrent due to a change in electrical characteristics caused by incident light, and a capacitor and a capacitor having one end electrically connected to the light receiving unit and accumulating electric charges by the photocurrent.
  • a source follower amplifier for outputting a pixel voltage corresponding to the accumulated charge and a select transistor for controlling the output of the pixel voltage.
  • the light receiving unit may be any one of a floating light receiving unit, a PV sensor, a PC sensor, and pyroelectric.
  • the unit pixel may be connected to one end of the capacitor and further include a reset transistor for resetting the capacitor.
  • the unit pixel may be connected between the light receiving unit and one end of the capacitor, and may further include a transfer transistor for controlling the photocurrent supply from the light receiving unit to the capacitor.
  • the light receiver and the gate may be electrically connected through at least one via contact that electrically connects the plurality of metals between the light receiver and the gate.
  • the touch sensor may further include at least one contact pad positioned in the light receiving area of the image sensor surface, and the light receiving unit may be electrically connected to the contact pad.
  • the light receiving unit may be formed on the plurality of unit pixels.
  • it may further include a color filter located on the light receiving unit.
  • the light receiving unit may be formed by stacking a plurality of light receiving layers having different wavelengths of light to be detected.
  • the plurality of light receiving layers may include a first light receiving layer for receiving blue light, a second light receiving layer for receiving green light, and a third light receiving layer for receiving red light, and further comprising a fourth light receiving layer for receiving infrared light. It may include.
  • the light receiving unit may be formed to have a thickness according to the wavelength of light to be detected.
  • the light receiving portion may be arranged to be spaced apart from the image sensor surface.
  • 1 is a diagram illustrating a cross section of a unit pixel of an image sensor.
  • FIG. 2 is an exemplary view schematically illustrating a cross section of a unit pixel of an image sensor in which a light receiving unit is connected to a unit pixel illustrated in FIG. 1.
  • FIG. 3 is an exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 4 is a schematic diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 3.
  • FIG. 5 is an exemplary diagram for describing an operation principle of a unit pixel of the image sensor illustrated in FIG. 3.
  • FIG. 6 is a diagram illustrating a surface of an image sensor including unit pixels illustrated in FIG. 1.
  • FIG. 7 is a diagram illustrating a light receiving unit connected to a surface of the image sensor illustrated in FIG. 6.
  • FIG. 8 is another diagram illustrating a light receiving unit connected to a surface of the image sensor illustrated in FIG. 7.
  • FIG. 9 is a cross-sectional view of the light receiver illustrated in FIG. 7 taken along line II ′.
  • FIG. 10 is an exemplary diagram illustrating a process of stacking a plurality of light receiving layers.
  • FIG. 11 is an exemplary view illustrating a light receiving unit having light receiving layers stacked by the process illustrated in FIG. 10.
  • FIG. 12 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 13 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 12.
  • FIG. 14 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 15 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 14.
  • 16 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 17 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 16.
  • 18 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 19 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 18.
  • 20 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 21 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 20.
  • 22 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 23 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 22.
  • 1 is a diagram illustrating a cross section of a unit pixel of an image sensor.
  • the unit pixel 100 photoelectrically converts light to output pixel current.
  • the unit pixel 100 includes a light receiving transistor 110 that photoelectrically converts incident light and a select transistor 120 that is connected to the light receiving transistor 110 and serves as a switch.
  • the light receiving transistor 110 includes a light receiving unit having an electrical characteristic that changes when receiving incident light, and a transistor including a floating gate connected to the light receiving unit to control an amount of pixel current flowing through a channel formed between a source and a drain due to an electric field change.
  • the light receiving unit is disposed in the light receiving area of the image sensor surface, and the light receiving unit and the floating gate may be electrically connected to each other.
  • the select transistor 120 selects the unit pixel 100 to output the pixel current and additionally determines the exposure time.
  • the select transistor 120 performs a switching operation by the control signal SEL applied to the control gate, and the control signal SEL may be a voltage signal larger than the power supply voltage VDD.
  • the select transistor 120 may be a native or medium Vt transistor having a low Vth.
  • the light receiving transistor 110 may be a PMOS formed in the N-well 150 formed in the P-type substrate 160.
  • the N-well 150 is formed by injecting N-type impurities into the P-type substrate 160.
  • the source and the drain of the light receiving transistor 110 are formed in the N-well 150.
  • the P + impurity is implanted into the N-well 150 to form a first P + region 1112 and a second P + region 1122.
  • the first P + region 1112 operates as a source of the light receiving transistor 110 and is supplied with a power supply voltage VDD.
  • the second P + region 1122 operates as a drain of the light receiving transistor 110.
  • the source and the drain may be formed by the same process as a structure corresponding to each other.
  • Lightly-doped drain (LDD) 1113 and 1123 are formed on the right side of the first P + region 1112 and the left side of the second P + region 1122, respectively.
  • a carrier escape preventing layer 1135 having a lower doping concentration is formed under the channel layer 1134 to prevent the channel layer 1134 and the carriers generated in the channel from entering the adjacent MOS.
  • An insulating layer 1133 is formed on the channel layer 1134.
  • Silicide layers 1111 and 1121 for metal contacts are formed on the first P + region 1112 and the second P + region 1122, respectively.
  • An insulating layer 1133 is positioned between the silicide layers 1111 and 1121, and a floating gate 1132 is formed of polysilicon on the insulating layer 1133.
  • an epitaxial wafer may be used for uniformity of the N-well 150.
  • Vt of the PMOS in the structure shown in FIG. 1 is influenced by the doping concentration of the N-well 150. Therefore, if the characteristic of each unit pixel is not uniform in the pixel array for the image sensor, a problem may occur that the image quality may be degraded.
  • an epitaxial wafer may be used. Since Vt is proportional to the doping concentration, the doping concentration of the N-well 150 may be adjusted for the operation of the light receiving transistor 110.
  • the floating gate 1132 may be insulated from the first P + region 1112 and the second P + region 1122 and the first P + region 1112 and the second P + region 1122 formed in the N-well 150. Formed on top of layer 1133. That is, the floating gate 1132 is formed of polysilicon after forming the insulating layer 1133 on the N-well 150. A silicide layer 1131 is formed on the floating gate 1132 to shield the light incident to the unit pixel 100 through the electrical connection with the light receiver and the light receiver.
  • the left side of the first P + region 1112 and the right side of the second P + region 1122 are regions 165 that electrically separate the light receiving transistor 110 from other adjacent MOSs, for example, Shallow Trench Isolation (STI). Or Local Oxidation of Silicon (LOCOS).
  • a protective layer 170 such as, for example, an inter-metal dielectric (IMD) is formed on the top of the light receiving transistor 110. Is formed.
  • IMD inter-metal dielectric
  • the select transistor 120 may be an NMOS formed on the P-type substrate 160.
  • the source and the drain of the select transistor 120 are formed on the P-type substrate 160.
  • N + impurities are implanted into the P-type substrate 160 to form a first N + region 1212 and a second N + region 1222.
  • the select transistor 120 is isolated between the first N + region 1212 and the second N + region 1222 and the first N + region 1212 and the second N + region 1222 formed in the P-type substrate 160.
  • Control gate 1232 formed on top of the layer.
  • the first N + region 1212 operates as a drain of the select transistor 120 and is connected to the drain 1122 of the light receiving transistor 110.
  • the second N + region 1222 serves as a source of the select transistor 120 and is connected to an I-V converter (IVC) to output pixel current.
  • the source and the drain may be formed by the same process as a structure corresponding to each other.
  • LDDs 1213 and 1223 are formed on the right side of the first N + region 1212 and the left side of the second N + region 1222, respectively.
  • a carrier escape preventing layer 1235 having a lower doping concentration is formed under the channel layer 1234 to prevent the channel layer 1234 and the carriers generated in the channel from entering the adjacent MOS.
  • An insulating layer 1233 is formed on the channel layer 1234.
  • Silicide layers 1211 and 1221 for metal contact are formed on the first N + region 1212 and the second N + region 1222, respectively.
  • An insulating layer 1233 is positioned between the silicide layers 1211 and 1221, and a control gate 1232 is formed of polysilicon on the insulating layer 1233.
  • the control gate 1232 is insulated located between the first N + region 1212 and the second N + region 1222 and the first N + region 1212 and the second N + region 1222 formed in the P-type substrate 160. Is formed on top of layer 1233. That is, the control gate 1232 is formed by depositing polysilicon after forming the insulating layer 1233 on the P-type substrate 160. A silicide layer 1231 is formed on an upper portion of the control gate 1232 in order to electrically connect and block incident light.
  • Metal lines M1 to M4 (182a, 182b, 182c, 182d, 182e, hereinafter collectively referred to as 182 for applying control signals to the light receiving transistor 110 and the select transistor 120 and outputting pixel currents; 190b may be disposed on the light receiving transistor 110 and the select transistor 120.
  • the metal line M4 is described as the top metal line, but the metal line M4 is not necessarily the top metal line and the top metal may be changed according to a layout or a process.
  • the light receiving transistor 110 and the select transistor 120 and the metal lines M1 to M4 (182, 186, 190a, 190b) are, for example, via contacts 180a, 180b, 180c, 180d, 180e, 180f, or less.
  • the via contact is deposited by stacking the protective layer 170 to a height at which each metal line is to be formed, and then etching the surface of the protective layer 170 to each silicide layer 1111, 1121, 1131, 1211, 1221, and 1231. Can be formed.
  • the protective layer 170 may be stacked to cover the uppermost metal line M4.
  • the metal that is not used to transmit the control signal among the uppermost metal lines is used as the contact pad 190a that electrically connects the light receiving unit and the floating gate 1132.
  • a plurality of contact pads 190a may be formed in the light receiving area of the image sensor surface.
  • the light receiving region of the image sensor surface is an upper portion of the protective layer 170 covering the uppermost metal line M4, and the light receiving region is at least a part of the image sensor surface on which the light receiving portion is formed.
  • the contact pad 190a is covered by the protective layer 170, and an opening 192a may be formed on the contact pad 190a by etching or the like to form a light receiving unit later.
  • the contact pad 190b operates in a polarization induction structure positioned below the light receiving unit, the opening 192b is not formed in the upper portion thereof.
  • the contact pad 190b may be used to connect the polarization inducing structure.
  • the contact pad 190b is used to apply the power supply voltage VDD or ground voltage GND to the polarization induction structure.
  • the metal lines M1 to M4 182, 186, 190a, and 190b may have a function of preventing light from being incident to the light receiving transistor 110 and / or the select transistor 120. Since the floating gate 1132 of the light receiving transistor 110 operates by a slight voltage change, the floating gate 1132 may be affected by the EHP generated by the incident light. Accordingly, some metal lines, for example, metal lines M2 186 and / or M3 (not shown), which are not used as a transmission path for the control signal, are disposed on the light receiving transistor 110 and / or the select transistor 120. It can be formed wide to have a light shielding function. Here, the metal lines M2 186 and / or M3 (not shown) may have a width enough to shield light incident to the floating gate 1132 and / or the control gate 1232.
  • a metal line which is not used for transmitting the control signal is connected through the via contact.
  • metal lines M1 182b, M2 184, and M4 190a are shown to be connected by via contacts 180b, 184, 188.
  • the floating gate 1132 and the light receiving unit may be connected in the shortest path to minimize the resistance component.
  • FIG. 2 is an exemplary view schematically illustrating a cross section of a unit pixel of an image sensor in which a light receiving unit is connected to a unit pixel illustrated in FIG. 1.
  • the unit pixel 100 of FIG. 2 further includes a light receiving unit 140 connected through a contact pad 190a.
  • the light receiving unit 140 is changed in electrical characteristics by the incident light.
  • the light receiving unit 140 may be formed in various ways according to the wavelength of light to be detected, and may be electrically connected to the floating gate 1132 of the light receiving transistor 110 formed on the substrate 160 using the contact pad 190a. . Therefore, it is not necessary to implement unit pixels individually according to the wavelength of light to be detected.
  • the light receiving unit 140 is positioned in the light receiving area of the image sensor surface, an area for receiving the incident light is increased. Therefore, the sensitivity characteristic of the image sensor may be improved.
  • metal lines transmitting control signals, etc. do not have to be complicated.
  • the light receiving unit 140 is deposited using amorphous silicon (a-Si: H) or polysilicon and is floated.
  • the floating light receiver 140 may be doped by injecting impurities of the same type as the floating gate 1132.
  • the polarization inducing structure 195 may be formed on the other side of the floating light receiving unit 140.
  • One lower portion of the floating light receiving unit 140 is electrically connected to the floating gate 1132 of the light receiving transistor 110 by, for example, a via contact 194a.
  • the polarization inducing structure 195 is electrically connected to the contact pad 190b positioned at the lower side of the floating light receiving unit 140 by, for example, a via contact 194b.
  • the floating light receiver 140 may be covered by a protective layer, and on the upper portion thereof, a wavelength band selection filter for selecting a wavelength band of incident light, for example, a color filter, a low pass filter, and a high pass.
  • a high pass filter, a band pass filter, and the like may be disposed.
  • the incident light angle adjusting structure may be disposed on the upper portion of the protective layer.
  • the metal around the floating light receiving unit 140 may form a polarization inducing structure to facilitate the polarization phenomenon.
  • the polarization inducing structure may apply an electric field to the upper right side of the floating light receiver 140, and does not contact the floating light receiver 140 to give an electric field effect.
  • the polarization induction structure 195 may be connected to the ground voltage GND through the contact pad 190b to induce holes to concentrate on the upper right side of the floating light receiver 140. .
  • the polarization inducing structure 195 is connected to VDD to push holes to the lower left of the floating light receiving unit 140 to increase the recombination rate and the coupling rate of the electron-holes when light is not incident or the amount of light decreases. You can do that.
  • FIG. 3 is an exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • the unit pixel 200 photoelectrically converts light to output pixel current.
  • the unit pixel 200 includes a PMOS 210 that photoelectrically converts incident light and an NMOS 220 that is connected to the PMOS 210 and serves as a switch.
  • the PMOS 210 controls the amount of pixel current flowing through the channel formed between the source and the drain by the floating gate 211 controlled by the electric field change, which is controlled by the voltage change caused by the light incident on the floating light receiver 240.
  • 220 serves as a select transistor to select a unit pixel 200 to output pixel current and determine an exposure time.
  • the source of the PMOS 210 is coupled to the power supply voltage VDD and the drain is coupled to the drain of the NMOS 220.
  • the body of the PMOS 210 may be connected to the reset terminal by forming a contact for connecting to the outside, and the body of the NMOS 220 may be connected to the ground voltage GND 225.
  • the source of the NMOS 220 outputs a pixel current, and the output pixel current is input to an I-V converter (IVC).
  • IVC I-V converter
  • PMOS 210 and NMOS 220 may be implemented through a general MOSFET process.
  • FIG. 4 is a schematic diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 3.
  • a floating gate 213 is formed on the insulating layer positioned between the source 211 and the drain 212 of the PMOS 210.
  • the floating gate 213 is connected to the floating light receiver 240 positioned in the light receiving region of the image sensor surface.
  • EHP is generated by the incident light
  • the charge polarization phenomenon is provided by providing electrons that can be attracted to the floating gate 213 due to the electric field effect of the source 211 of the PMOS 210. This happens.
  • the floating gate 213 controls the channel formed between the source 211 and the drain 212 according to the electric field change of the channel due to the charge polarization phenomenon generated in the floating light receiving unit 240.
  • P + impurities may be implanted into the N-well 250 to form a source 211 that is a first P + region and a drain 212 that is a second P + region.
  • a silicide layer for metal contact is formed on the source 211, the drain 212, and the floating gate 213.
  • PMOS 210 includes a reset stage 214 formed in N-well 250.
  • the voltage or current supplied to the N-well 250 through the reset terminal 214 may vary.
  • the temperature of the substrate may vary depending on the external temperature or the operating time. Since the Vt of the N-well 250 is an inverse function of the temperature, the Vt of the N-well 250 is adjusted by adjusting a voltage or current for resetting the N-well 250 outside the unit pixel 200 according to the temperature change. Can be adjusted to constant temperature. In other words, the higher the temperature, the lower the Vt, so that more current can flow, so it can be reset to a higher voltage.
  • the control gate 223 is positioned over the insulating layer located between the drain 221 and the source 222 of the NMOS 220.
  • N + impurities are implanted into the P-type substrate 250 to form a drain 221 which is a first N + region and a source 222 which is a second N + region, and the control gate 223 is formed of polysilicon by deposition.
  • a silicide layer for metal contact is formed on the drain 221, the source 222, and the control gate 223.
  • the drain 221 of the NMOS 220 is connected to the drain 212 of the PMOS 210.
  • the body 2600 of the NMOS 220 is connected to the ground voltage GND terminal 225.
  • the ground voltage GND may be a reference voltage for the NMOS 220 to operate as a switch.
  • the operation of the unit pixel 200 is as follows.
  • the power supply voltage VDD is applied to the source 211 of the light receiving transistor 210 formed on the same substrate as the select transistor 220
  • the PN junction is applied in all regions where the N-well 250 and the P-type substrate 260 face each other. Surfaces are formed and due to reverse bias, thickly depleted regions that are electrically neutral are formed.
  • the P voltage is induced by the electric field between the source 211 and the drain 212 of the light receiving transistor 210 of the power supply voltage VDD. Thereafter, when light is incident on the floating light receiver 240, an electron-hole pair (EHP) is generated.
  • EHP electron-hole pair
  • the control signal SEL is applied to the control gate 223 of the select transistor 220 connected to the light receiving transistor 210, and a channel is formed between the drain 221 and the source 222 of the select transistor 220, thereby receiving the light receiving transistor 210.
  • the pixel current is output by receiving the signal charge generated by In the conventional CMOS image sensor, one photon generates one electron-hole pair, while the light receiving transistor 210 of the unit pixel 200 induces a channel current of the PMOS 210 in which one photon is amplified. . Therefore, the current gain of the photocurrent reaches 100 to 1000, so that the image can be realized even in low light where a small amount of light is incident, and the charge accumulation time can be reduced by 100 to 1000 times compared to the conventional sensor. As a result, the charge accumulation time is sufficient only by a delay of several tens of clocks rather than one frame or one line, thus eliminating long integration time, thereby enabling high speed video.
  • FIG. 5 is an exemplary diagram for describing an operation principle of a unit pixel of the image sensor illustrated in FIG. 3.
  • the floating light receiver 240 may be formed of amorphous silicon or polysilicon, and may be formed to have a thickness of 100 nm to 6 ⁇ m in order to broaden the absorption wavelength band of light.
  • the floating light receiver 240a shown on the left side shows electron distribution in a state where light is not irradiated.
  • the lower left side of the floating light receiving unit 240a is electrically connected to the floating gate 213 of the light receiving transistor 210 through the via contact 241, and the polarization induction structure 295 is disposed on the upper right side of the floating light receiving unit 240a. Is placed. Meanwhile, as described with reference to FIG. 1, the polarization inducing structure may be disposed below the right side of the floating light receiving unit 240a.
  • the floating light receiving unit 240b illustrated in the center shows a state in which light is incident to generate EHP, and electrons and holes are polarized to be distributed by an external electric field.
  • the electrons separated from the hole can move freely outside the grain boundary of the amorphous silicon or polysilicon, and concentrate on the lower left side of the floating light receiver 240b due to the electric field effect of the polarization inducing structure 295. Can be. Since the VDD connected to the source 211 of the PMOS 210 pulls electrons by the electric field effect, the free electrons generated by the floating light receiver 240b connected to the adjacent floating gate 213 move toward the floating gate 213. As a result, the floating light receiving unit 240b generates a charge polarization phenomenon.
  • the polarization induction structure 295 is connected to the ground voltage GND when the unit pixel is operated.
  • the density of electrons increases in the lower left of the floating light receiver 240b, and as the number of electrons concentrated increases, the electric field for the channel of the floating gate 213 also increases.
  • holes are polarized in the floating light receiving portion 240b while a carrier moves to the upper right side of the floating light receiving portion 240b by the polarization inducing structure 295. When the light disappears, the polarized electrons and holes are recombined so as to be in thermal equilibrium, and are in the same state as the left side 240b.
  • the right side is a floating light receiver 240c in which polarization occurs due to a change in electrical characteristics.
  • the greater the intensity of incident light the greater the generation of EHP, and thus the greater the charge polarization. Therefore, the electric field change of the floating light receiving unit 240c due to the charge polarization phenomenon causes the electric field change to the electrically connected floating gate 213.
  • the channel between the source 211 and the drain 212 of the light receiving transistor 210 is expanded to increase the amount of current flowing through the channel.
  • FIG. 6 is a diagram illustrating a light receiving area of an image sensor surface composed of unit pixels illustrated in FIG. 1
  • FIG. 7 is a diagram illustrating a light receiving unit connected to a light receiving area of the image sensor surface illustrated in FIG. 6. Drawing.
  • the image sensor includes a plurality of unit pixels 300.
  • the plurality of unit pixels 300 may be arranged in various forms, in FIG. 6, square unit pixels 300 are arranged in a matrix form.
  • the light receiving unit is not disposed, and contact pads 392a and 392b for electrical connection with the light receiving unit are exposed to the light receiving area of the image sensor surface.
  • a pair of contact pads 392a and 392b are disposed at opposite corners.
  • the contact pads 392a and 392b are provided as examples only.
  • the contact pads 392a and 392b are provided as examples only. Can be.
  • light receiving parts 340IR, 340R, 340G, and 340B are disposed in a light receiving area of the image sensor surface in a Bayer pattern.
  • the light receiving unit 340IR receives infrared rays
  • the light receiving unit 340R receives red light
  • the light receiving unit 340G receives green light
  • the light receiving unit 340B receives blue light.
  • Each light receiving unit 340IR, 340R, 340G, and 340B may be electrically connected to the floating gate of the light receiving transistor through a contact pad 392a exposed to the light receiving area of the image sensor surface.
  • the contact pads 392b may be connected to a polarization inducing structure or may operate as a polarization inducing structure.
  • the light receiving unit (340IR, 340R, 340G, 340B) for example, resistance and / / of electrical characteristics by the light, such as PV (Photovoltaic), Thermistor, Bolometer, etc., the voltage is changed among electrical characteristics such as PN junction photodiode, Thermopile, etc.
  • the contact pad 392b is used to supply a reference voltage or current when a PC (Photoconductive) sensor whose current changes or Pyroelectric or the like whose capacitance is temporarily changed by electrical light is formed.
  • PC Photoconductive
  • pyroelectrics will be collectively referred to as heterogeneous sensors.
  • FIG. 8 is another diagram illustrating a light receiving unit connected to an upper surface of the sensor illustrated in FIG. 7.
  • the area of the light receiving unit may be changed according to the type of light to be received (341R, 342R, 343R).
  • the area of the light receiving unit can be enlarged more than a predetermined size or freely disposed due to other adjacent components and / or metal lines that transmit control signals. none.
  • the light receiving unit is separated from the light receiving transistor and disposed in the light receiving area of the image sensor surface, the area of the light receiving unit or the degree of freedom of position selection is greatly increased.
  • the light receiving unit may be formed in an area corresponding to the plurality of unit pixels. In this case, the light receiving unit may be connected to a contact pad of one unit pixel among the unit pixels under the light receiving unit.
  • the light receiving units 341R, 342R, and 343R may be expanded by an integer multiple of the unit pixel area.
  • the light receiving units 341R, 342R, and 343R may be expanded by an integer multiple of the unit pixel area.
  • only a unit pixel positioned at the center of the light receiver 343R may be connected to the light receiver.
  • This structure can use most of the unit pixel area as the light-receiving portion, so that characteristics such as sensitivity can be improved.
  • this structure can reduce the size of the unit pixel because the unit pixel does not include the light receiving portion. Therefore, after forming the unit pixel in advance to support high resolution, it is possible to implement a light receiving unit having various areas according to the application area of the image sensor by simply modifying only the intermediate metal layer for connection.
  • FIG. 9 is a cross-sectional view of the light receiver illustrated in FIG. 7 taken along line II ′.
  • FIG. 9 a cross-sectional view of the light receiving unit 340IR not using the color filter and the light receiving units 340R, 340G, and 340B using the color filters 400R, 900G, and 900B are shown.
  • the color filter 400R is disposed above the light receiver 340R and passes red light among incident light.
  • the color filter 400G is disposed above the light receiving unit 340G and passes green light of incident light.
  • the color filter 400B is disposed above the light receiver 340B and passes blue light among incident light.
  • the light receiving units 340R, 340G, and 340B located below the color filters 400R, 900G, and 900B respectively receive red light, green light, and blue light, respectively.
  • the color filter may not be disposed above the light receiving unit 340IR for receiving infrared light. Since the image sensor having the present structure can detect visible light and infrared light at the same time, it can be applied to applications that need to implement color at day and night.
  • FIG. 10 is an exemplary view illustrating a process of stacking a plurality of light receiving layers
  • FIG. 11 is an exemplary view illustrating a light receiving unit having light receiving layers stacked by the process illustrated in FIG. 10.
  • a plurality of light receiving layers may be stacked to form a light receiving unit.
  • the incident light may be absorbed by different light receiving layers according to wavelengths while passing through each light receiving layer.
  • the blue light having the shortest wavelength is absorbed by the light receiving layer located above the plurality of stacked light receiving layers, and is absorbed in each light receiving layer in the order of green light, red light, and near infrared light in the order in which the light receiving layers are stacked.
  • contact pads 590a, 590b, 590c, and 590d for connecting the light receiving unit to the floating gate of the unit pixel, and a polarization induction structure or reference voltage / current are provided in the light receiving area of the image sensor surface.
  • the contact pads 590e used to apply are arranged.
  • the number and positions of the contact pads 590a, 590b, 590c, 590d, and 590e may be changed according to the number / type of light receiving layers constituting the light receiving unit and / or the position / type of the light receiving transistor.
  • a light receiving unit composed of nine layers for receiving blue light, green light, red light, and near infrared light will be described as an example.
  • the light receiving layer may be implemented as a heterogeneous sensor in addition to the floating light receiving layer.
  • the light receiving layer 540IR for receiving near infrared rays is stacked on the light receiving region of the image sensor surface.
  • the light receiving layer 540IR is electrically connected to the floating gate of the light receiving transistor under the light receiving region of the image sensor surface through the contact pad 590a.
  • the light receiving layer 540IR is electrically connected to a metal line that transmits a reference voltage / current through the contact pad 590e.
  • the light receiving layer 540IR is a floating light receiving layer formed of amorphous silicon or polysilicon, a polarization inducing structure (not shown) connected to the contact pad 590e is formed adjacent to the light receiving layer 540IR.
  • the contact pads 590b, 590c, 590d not connected to the light receiving layer 540IR extend over the light receiving layer 540IR by, for example, via contacts 592b, 592c, 592d.
  • An insulating film 593 may be surrounded around the via contacts 592b, 592c, and 592d to maintain electrical insulation.
  • the light receiving layer 540R for receiving red light, the light receiving layer 540G for receiving green light, and the light receiving layer 540B for receiving blue light are sequentially stacked.
  • An interlayer insulating film is formed between the light receiving layers.
  • the light receiving layer which receives green light can be divided into nine equal parts, for example, to detect each green light receiving layer.
  • the light receiving layers 540IR, 540R, 540G, and 540B may have different thicknesses.
  • blue light is absorbed at a depth of 0-0.3um
  • green light is absorbed at a depth of 0-1.0um
  • red light is absorbed at a depth of 0-6.0um. . Therefore, the light receiving layers 540IR, 540R, 540G, and 540B may be formed to have different thicknesses according to the wavelength of light to be received. That is, since the floating light receiving unit is formed by depositing amorphous silicon or polysilicon on the light receiving region of the image sensor surface, the thickness is easily controlled. The same applies to the embodiment of forming the light receiving portion in the manner shown in FIG. 9.
  • the light receiving layers 540IR, 540R, 540G, and 540B may be formed of a PN junction diode structure.
  • PN junction diodes may be formed of polysilicon or amorphous silicon.
  • PN junction diodes can be formed using compound semiconductors such as GaN and ZnO having a wide band gap.
  • a PN junction diode of a solar cell structure can be formed.
  • a-Se may be deposited to form a light receiving portion. The same applies to the embodiment of forming the light receiving portion in the manner shown in FIG. 9.
  • the pixel current generated by the light receiving layer 540B includes pixel current components generated by green light, red light, and infrared light in addition to blue light, and the pixel current generated by the light receiving layer 540G is applied to red light and infrared light in addition to green light. It further comprises a pixel current component generated by. Therefore, the detected data by the light receiving layer should be corrected with reference to the data of the peripheral pixels.
  • the sensitivity characteristic is improved.
  • the stacked light-receiving layer minimizes light loss and absorbs visible and infrared light of all wavelengths so that no color loss occurs.
  • the area of the light receiving portion can be increased compared to the case where all the light receiving portions are arranged in the same plane in order to receive light having different wavelengths, thereby improving sensitivity.
  • FIG. 12 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • the unit pixel 600 photoelectrically converts light to output pixel current.
  • the unit pixel 600 includes a PMOS 610 that photoelectrically converts incident light and an NMOS 620 that is connected to the PMOS 610 and serves as a switch.
  • the PMOS 610 is a channel in which the floating gate 613 controlled by the voltage change generated by the light incident on the light receiving unit 640 formed by the photovoltaic PV sensor is formed between the source and the drain by the electric field change.
  • the NMOS 620 operates as a light receiving transistor to control the amount of flowing pixel current, and the NMOS 620 serves as a select transistor to select a unit pixel 600 to output the pixel current and determine an exposure time.
  • the source of the PMOS 610 is coupled to the supply voltage VDD and the drain is coupled to the drain of the NMOS 620.
  • the body of the PMOS 610 may be connected to an external N-well bias voltage V_nw, and the body of the NMOS 620 may be connected to the ground voltage GND 625.
  • the source of the NMOS 620 outputs a pixel current, and the output pixel current is input to the IVC.
  • the PMOS 610 and NMOS 620 may be implemented through a general MOSFET process.
  • FIG. 13 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 12.
  • a floating gate 613 is formed over the insulating layer located between the source 611 and the drain 612 of the PMOS 610.
  • the floating gate 613 is connected to the light receiving portion 640 located in the light receiving area of the image sensor surface.
  • the light receiver 640 may be formed of a photovoltaic (PV) sensor, for example, a PN junction photo diode or a thermopile.
  • the light receiver 640 may be implemented as a PC sensor in addition to the PV sensor.
  • the PN junction photodiode may be formed by PN junction with polysilicon or amorphous silicon.
  • EHP is generated by the light incident on the light receiving unit 640, and a current flows by the generated EHP.
  • the floating gate 613 controls a channel formed between the source 611 and the drain 612 by changing the electric field of the channel according to the voltage change of the light receiver 640.
  • P + impurities are implanted into the N-well 650 to form a source 611 which is a first P + region and a drain 612 which is a second P + region, and the floating gate 613 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the source 611, the drain 612, and the floating gate 613.
  • the light receiving unit 640 is a PN junction photodiode, the P type is connected to the reference voltage V_ref, and the N type is formed in the floating gate 613.
  • the P-type end is formed under the PN junction photodiode and the N-type end is formed above the PN junction photodiode.
  • an area of the light receiving unit 640 may have an area of the unit pixel 600 or more.
  • thermopile, thermistor, bolometer, and pyroelectric are uncooled thermal sensors, and when they receive light corresponding to the temperature from an object, their electrical properties change. For example, thermopile outputs a voltage according to a temperature difference, thermistor or bolometer changes its conductivity resistance, and pyroelectric changes its capacitance.
  • Uncooled thermal sensors used to read the difference between the temperature of the sensor itself and the temperature of the object commonly require a structure for the heat sink.
  • the uncooled thermal sensor may be disposed to be spaced apart from the light receiving area of the image sensor surface so that the MEMS technology may be used so as not to be affected by temperature from the sensor.
  • the temperature of the object may be known only when the temperature of the sensor is known, a circuit for measuring the temperature of the sensor on which the unit pixel is formed may be further included.
  • the light receiver 640 since the light receiver 640 is in a thermal equilibrium state by heat transferred from the substrate on which the sensor is formed, the temperature of the light receiver 640 may be obtained through a circuit for measuring the temperature of the sensor.
  • the PMOS 610 may include an N-well bias voltage terminal V_nw formed in the N-well 650.
  • the N-well bias voltage terminal V_nw provides an N-well bias voltage V_nw suitable for the PV sensor according to the driving voltage of the PV sensor or the operating conditions of the PV sensor that detected the light.
  • the N-well bias voltage V_nw can be set globally outside of the unit pixel. Meanwhile, the N-well may be maintained as the floating body by omitting the N-well bias voltage terminal V_nw.
  • the control gate 623 is positioned over the insulating layer located between the drain 621 and the source 622 of the NMOS 620.
  • N + impurities are implanted into the P-type substrate 650 to form a drain 621 which is a first N + region and a source 622 which is a second N + region, and the control gate 623 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the drain 621, the source 622, and the control gate 623.
  • the drain 621 of the NMOS 620 is connected with the drain 612 of the PMOS 610.
  • the body 660 of the NMOS 620 is connected to the ground voltage GND 625.
  • the ground voltage GND may be a reference voltage for the NMOS 620 to operate as a switch.
  • One unit pixel may be configured in one N-well or a plurality of unit pixels in a 2 ⁇ 2 array, a row, or a column may be configured in one N-well.
  • N-well is formed by forming P + regions connected to the ground voltage GND at the periphery (four sides) of the N-well to eliminate overflow or interference between adjacent pixels. Can be electrically separated from the P-type substrate.
  • an isolation method such as STI, LOCOS, etc. closes to the surface of a substrate including buried channels. The channel to be formed does not affect or minimize the adjacent unit pixels.
  • the operation of the unit pixel 600 is as follows.
  • the power supply voltage VDD is applied to the source 611 of the PMOS 610 formed on the same substrate as the NMOS 620, the PN junction surface is formed in all regions where the N-well 650 and the P-type substrate 660 face.
  • an electrically neutral depletion region is formed thick.
  • the P voltage is induced by the electric field between the source 611 and the drain 612 of the PMOS 610 of the power supply voltage VDD.
  • the reference voltage V_ref and the N-well bias voltage V_nw are determined according to the operating characteristics of the PN junction photodiode.
  • the P type terminal connects the reference voltage V_ref and the floating gate 613 to the N type terminal. Since 0.7V is typically applied to the PN junction surface in the absence of incident light, the voltage V_FG applied to the floating gate 613 is V_ref-0.7V. Since there is no incident light, the value of V_nw should be set so that the current does not flow in the channel of the PMOS 610 or is located at the start of the linear operation section.
  • V_FG VDD-0.1V when the diode voltage increases by 0.1V.
  • Ids 0 in normal PMOS operation
  • V_FG becomes VDD-0.1V when the diode voltage increases by 0.1V.
  • the PMOS 610 should be operated in a linear operation section. Therefore, V_FG and V_nw can be freely set to fit the high sensitivity region or the WDR (wide range) region by experimentally setting the V_FG and V_nw values in the section where the current change is large.
  • thermopile a type of PV sensor
  • a thermal image sensor may be realized by connecting two nodes and a structure floating on the light receiving area of the surface of the image sensor through MEMS technology.
  • Thermopile changes from tens to hundreds of mV by seebeck effect when it receives 7 ⁇ 15um of infrared light emitted from an object of different temperature compared with sensor temperature. Therefore, the thermal image sensor can operate by setting the V_FG value corresponding to the middle of the linear operation period of the MOSFET to obtain the current change corresponding to the (+) or (-) voltage change as the image data.
  • the control signal SEL is applied to the control gate 623 of the NMOS 620 connected to the PMOS 610 and a channel is formed between the drain 621 and the source 622 of the NMOS 620 to be generated by the PMOS 610.
  • the pixel current is output by receiving the received signal charges.
  • the charge accumulation time is sufficient only by a delay of several tens of clocks rather than one frame or one line, thus eliminating long integration time, thereby enabling high speed video.
  • FIG. 14 is another exemplary diagram illustrating a circuit of a unit pixel of the image sensor
  • FIG. 15 is a diagram illustrating a circuit cross section of the unit pixel of the image sensor illustrated in FIG. 14.
  • a second NMOS 730 for resetting the PV sensor 740 is further included.
  • duplicated descriptions are omitted and the differences from FIG. 12 will be mainly described.
  • the unit pixel 700 of the image sensor includes a PMOS 710 operating as a light receiving transistor, a first NMOS 720 operating as a select transistor, a second NMOS 730 for resetting a light receiving unit, And a light receiver 740 for receiving the incident light.
  • the second NMOS 730 is formed on the P-type substrate 760.
  • the drain 731 of the second NMOS 730 is connected to the P-type end of the light receiver 740, and the source 732 is connected to the N-type end of the light receiver 740 and the floating gate 713.
  • the reference voltage V_ref is applied to the P-type end of the light receiver 740.
  • the reset gate 733 of the second NMOS 730 is formed on the insulating layer positioned between the drain 731 and the source 732 and receives the reset signal RST.
  • the second NMOS 730 While the unit pixel 700 is operating in the state of incident light, the second NMOS 730 is turned off. At this time, the P type terminal of the light receiving unit 740 is connected to the reference voltage V_ref and the N type terminal is the floating gate 713. ) After the unit pixel is selected by the first NMOS 720 and the pixel current is output, when the reset signal RST is applied, the P type terminal and the N type terminal of the light receiving unit 740 are shorted by the second NMOS 730. . At this time, electrons remaining without recombination may be removed from the light receiver 740.
  • the reference voltage V_ref is applied to the floating gate 713. Since the light receiving unit 740 implemented as the PV sensor is formed after the CMOS process of forming the PMOS 710, the first NMOS 720, and the second NMOS 730, the variation between the sensors may be large. Therefore, when reset, the reference voltage V_ref may be applied to the floating gate 713 to set the reference value.
  • 16 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • the unit pixel 800 photoelectrically converts light to output pixel current.
  • the unit pixel 800 includes a first NMOS 810 that photoelectrically converts incident light and a second NMOS 820 that is connected to the first NMOS 810 and serves as a switch.
  • the first NMOS 810 is a floating gate 813, which is controlled by a voltage change generated by light incident on the light receiving unit 840 formed of a photovoltaic PV sensor, is formed between a source and a drain by an electric field change.
  • the second NMOS 820 operates as a select transistor to control the amount of pixel current flowing through the channel, and selects a unit pixel 800 to output pixel current and determines an exposure time.
  • the drain of the first NMOS 810 is coupled to the power supply voltage VDD, and the source is coupled to the drain of the second NMOS 820.
  • the first NMOS 810 and the second NMOS 820 share a body and may be connected to the ground voltage GND 825.
  • the source of the second NMOS 820 outputs a pixel current, and the output pixel current is input to the IVC.
  • the first NMOS 810 and the second NMOS 820 may be implemented through a general MOSFET process.
  • FIG. 17 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 16.
  • a floating gate 813 is formed on an insulating layer positioned between the drain 811 and the source 812 of the first NMOS 810.
  • the floating gate 813 is connected to the light receiving portion 840 located in the light receiving region of the image sensor surface.
  • the light receiver 840 may be formed of a PV sensor, for example, a PN junction photo diode or a thermopile.
  • the light receiver 840 may be implemented as a PC sensor in addition to the PV sensor.
  • the PN junction photodiode may be formed of polysilicon or amorphous silicon (a-Si).
  • EHP is generated by the light incident on the light receiving unit 840, and current flows by the generated EHP.
  • the floating gate 813 controls the channel formed between the drain 811 and the source 812 by changing the electric field of the channel according to the voltage change of the light receiver 840.
  • N + impurities are implanted into the P-type substrate 860 to form a drain 811 which is a first N + region and a source 812 which is a second N + region, and the floating gate 813 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the drain 811, the source 812, and the floating gate 813.
  • the second N + region which is the source 812 of the first NMOS 810, operates as a drain of the second NMOS 820.
  • the drain of the second NMOS 820 is also referred to by reference numeral 812.
  • This structure has an advantage in that the size of the unit pixel can be reduced by combining two N + regions required for two NMOSs into one in implementing the layout of the NMOS.
  • the light receiving unit 840 is a PN junction photodiode.
  • the P type is connected to the reference voltage V_ref, and the N type is connected to the floating gate 813.
  • the P-type end is formed under the PN junction photodiode and the N-type end is formed above the PN junction photodiode.
  • an area of the light receiving unit 840 may have an area of the unit pixel 800 or more.
  • the control gate 823 is positioned over the insulating layer located between the drain 812 of the first NMOS 810 and the source 822 of the second NMOS 820.
  • N + impurities are implanted into the P-type substrate 850 to form a drain 812 which is a second N + region and a source 822 which is a third N + region, and the control gate 823 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the drain 812, the source 822, and the control gate 823.
  • the body 860 of the second NMOS 820 is connected to the ground voltage GND 825.
  • a P + impurity is implanted into the P-type substrate 850 to form a node to be connected to the ground voltage GND 825.
  • the ground voltage GND may be a reference voltage for the second NMOS 820 to operate as a switch.
  • the operation of the unit pixel 800 is as follows.
  • the power supply voltage VDD is applied to the drain 811 of the first NMOS 810 formed on the same substrate as the second NMOS 820, the N-type channel is formed under the insulating layer under the floating gate 813. It is induced between the drain 811 and the source 812 of the NMOS 810.
  • the reference voltage V_ref is determined according to the operating characteristics of the light receiver 840.
  • the P type terminal connects the reference voltage V_ref and the floating gate 813 to the N type terminal.
  • the light receiving unit 840 is adjusted only by the reference voltage V_ref so that the first NMOS 810 is in a linear operation period. It should work. Since 0.7V is typically applied to the PN junction surface in the absence of incident light, the voltage V_FG applied to the floating gate 813 is V_ref + 0.7V.
  • the reference voltage V_ref value should be set so that current does not flow in the channel of the first NMOS 810 or is located at the start of the linear operation section.
  • the voltage applied to the light receiving unit 840 increases, thereby increasing V_FG.
  • V_ref GND + 0.7V
  • Ids flows in the linear section because it is near Vth of NMOS
  • V_FG becomes 0.8V when the PN junction photodiode voltage increases by 0.1V. The corresponding microcurrent flows.
  • the linear operation section is very steep. Therefore, since the WDR is very narrow, the linear operating section should be extended by extending the channel length of the first NMOS 810 and increasing the source 812 voltage in order to see the current change according to the brightness of the incident light. do. This structure is also important to allow the first NMOS 810 to operate in a linear operating interval.
  • the control signal SEL is applied to the control gate 823 of the second NMOS 820 connected to the first NMOS 810, and a channel is formed between the drain 812 and the source 822 of the second NMOS 820. 1 Receives a signal charge generated by the NMOS 810 and outputs a pixel current.
  • FIG. 18 is still another exemplary diagram illustrating a circuit of a unit pixel of the image sensor
  • FIG. 19 is a diagram illustrating a circuit cross section of the unit pixel of the image sensor illustrated in FIG. 18.
  • a third NMOS 930 for resetting the PV sensor 940 is further included.
  • duplicated descriptions are omitted and the differences from FIG. 12 will be mainly described.
  • a unit pixel of an image sensor may include a first NMOS 910 that operates as a light receiving transistor, a second NMOS 920 that operates as a select transistor, a third NMOS 930 that resets a light receiving unit, and It consists of a light receiving unit 940 for receiving the incident light.
  • the third NMOS 930 is formed on the P-type substrate 960.
  • the drain 931 of the third NMOS 930 is connected to the P-type end of the light receiver 940, and the source 932 is connected to the N-type end of the light receiver 940 and the floating gate 913.
  • the reference voltage V_ref is applied to the P-type end of the light receiving unit 940.
  • the reset gate 933 of the third NMOS 930 is formed on the insulating layer positioned between the drain 931 and the source 932 and receives the reset signal RST.
  • the third NMOS 930 is turned off.
  • the P type terminal of the light receiving unit 940 is connected to the reference voltage V_ref and the N type terminal is the floating gate 913.
  • the P type terminal and the N type terminal of the light receiving unit 940 are shorted by the third NMOS 930. . At this time, electrons remaining without recombination may be removed from the light receiver 940.
  • the reference voltage V_ref is applied to the floating gate 913. Since the light receiving unit 940 implemented as the PV sensor is formed after the CMOS process of forming the first NMOS 910, the second NMOS 920, and the third NMOS 930, variations between the sensors may be large. Therefore, when reset, the reference voltage V_ref may be applied to the floating gate 913 to set the reference value.
  • 20 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • the unit pixel 1000 photoelectrically converts light to output pixel current.
  • the unit pixel 1000 is connected to the first NMOS 1010 and the first NMOS 1010 that photoelectrically converts incident light, and supplies current to the second NMOS 1020 and the light receiving unit 1040 that serve as switches. It consists of a third NMOS 1030 to control.
  • the first NMOS 1010 has a floating gate 1013 controlled by a voltage change caused by light incident on the light receiving unit 1040, which is a PC sensor whose resistance value changes when it receives light, between the source and the drain due to the electric field change.
  • the second NMOS 1020 operates as a select transistor to control the amount of pixel current flowing through the formed channel, and the second NMOS 1020 selects a unit pixel 1000 to output pixel current and determines an exposure time.
  • the third NMOS 1030 serves as a switch for applying the current supplied from the constant current source to the light receiving unit 1040 for a short time.
  • the PC sensor is a reverse biased PN junction photodiode and is configured to accumulate charge using a capacitor
  • the constant current source may be replaced with a constant voltage source.
  • the drain of the first NMOS 1010 is coupled to the power supply voltage VDD and the source is coupled to the drain of the second NMOS 1020.
  • the first to third NMOSs 1010, 1020, and 1030 share a body and may be connected to the ground voltage GND 1025.
  • the source of the second NMOS 1020 outputs a pixel current, and the output pixel current is input to the IVC.
  • the drain of the third NMOS 1030 is connected to a constant current source, and the source is connected to the other end of the light receiving unit 1040 and the floating gate.
  • the control signal SEL is applied to the gates of the second NMOS 1020 and the third NMOS 1030.
  • the first to third NMOSs 1010, 1020, and 1030 may be implemented through a general MOSFET process.
  • FIG. 21 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 20.
  • a floating gate 1013 is formed on an insulating layer positioned between the drain 1011 and the source 1012 of the first NMOS 1010.
  • the floating gate 1013 is connected to the light receiving portion 1040 located in the light receiving area of the image sensor surface.
  • the light receiver 1040 may be implemented as, for example, a PC sensor such as a thermistor or a bolometer. When light is incident on the light receiver 1040, the resistance value of the light receiver 1040 is changed to generate a voltage change.
  • the floating gate 1013 controls a channel formed between the drain 1011 and the source 1012 by changing an electric field of the channel according to the voltage change of the light receiver 1040.
  • N + impurities are implanted into the P-type substrate 1060 to form a drain 1011 which is a first N + region and a source 1012 which is a second N + region, and the floating gate 1013 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the drain 1011, the source 1012, and the floating gate 1013.
  • the second N + region which is the source 1012 of the first NMOS 1010, operates as a drain of the second NMOS 1020. Therefore, when describing the second NMOS 1020 below, the drain of the second NMOS 1020 is also referred to by reference numeral 1012.
  • the light receiving unit 1040 is connected to the constant current source 1050, and the other end thereof is connected to the floating gate 1013 and the reference voltage V_ref.
  • the light receiver 1040 may be a thermistor or a bolometer.
  • an area of the light receiving unit 1040 may have an area of the unit pixel 1000 or more.
  • the control gate 1023 is positioned above the insulating layer positioned between the drain 1012 and the source 1022 of the second NMOS 1020.
  • N + impurities are implanted into the P-type substrate 1060 to form a drain 1012 which is a second N + region and a source 1022 which is a third N + region, and the control gate 1023 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the drain 1012, the source 1022, and the control gate 1023.
  • the body 1060 of the second NMOS 1020 is connected to the ground voltage GND 1025.
  • a P + impurity is implanted into the P-type substrate 1060 to form a node to be connected to the ground voltage GND 1025.
  • the ground voltage GND may be a reference voltage for the second NMOS 1020 to operate as a switch.
  • the gate 1033 is positioned above the insulating layer positioned between the drain 1031 and the source 1032 of the third NMOS 1030.
  • N + impurities are implanted into the P-type substrate 1060 to form a drain 1031 which is a fourth N + region and a source 1032 which is a fifth N + region, and the gate 1033 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the drain 1031, the source 1032, and the control gate 1033.
  • the drain 1031 of the third NMOS 1030 is connected to the reference voltage V_ref, and the source 1032 is connected to the floating gate 1013 and the other end of the light receiving unit 1040.
  • the control signal SEL is applied to the gate 1033 of the third NMOS 1030.
  • the operation of the unit pixel 1000 is as follows.
  • the power supply voltage VDD is applied to the drain 1011 of the first NMOS 1010 formed on the same substrate as the second NMOS 1020, the N-type channel is formed under the insulating layer under the floating gate 1013. It is induced between the drain 1011 and the source 1012 of the NMOS 1010.
  • the reference voltage V_ref may be determined according to the operating characteristics of the light receiver 1040.
  • the light receiving unit 1040 is adjusted only by the reference voltage V_ref so that the first NMOS 1010 is in a linear operation period. It should work.
  • the third NMOS 1030 When the control signal SEL is input for a short time, the third NMOS 1030 is turned on so that a constant current is supplied through one end of the light receiving unit 1040, and at the same time, the other end of the light receiving unit 1040 is connected to the reference voltage V_ref. At this time, the resistance value of the light receiving unit 1040 is changed by the light incident on the light receiving unit 1040 to generate a voltage change. An electric field change by the floating gate 1013 occurs due to the voltage change of the light receiving unit 1040, thereby completing the N channel between the drain 1011 and the source 1012.
  • the control signal SEL is applied to the control gate 1023 of the second NMOS 1020 connected to the first NMOS 1010, and a channel is formed between the drain 1012 and the source 1022 of the second NMOS 1020. 1 Receives a signal charge generated by the NMOS 1010 and outputs a pixel current.
  • 22 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • the unit pixel 1300 operates by an active pixel sensor (APS) method, and outputs pixel voltage by photoelectric conversion of light.
  • the unit pixel 1300 may include a light receiving unit 1340 for photoelectric conversion of incident light, a capacitor Cint 1314 for converting a photocurrent of the light receiving unit 1340 into a voltage, and a first NMOS outputting an input voltage of a gate. 1310, a second NMOS 1320 connected to the first NMOS 1310 and serving as a switch, a third NMOS 1330 for resetting a capacitor Cint that accumulates charges according to a change in the current value of the light receiver, and a capacitor from the light receiver.
  • APS active pixel sensor
  • a fourth NMOS 1370 acts as a transfer transistor to control the supply of current to Cint.
  • the first NMOS 1310 operates as a source follower amplifier, and the gate of the first NMOS 1310 is changed by the amount of charge accumulated in the Cint 1314. That is, the first NMOS 1310 operates at a voltage corresponding to the amount of charge accumulated in the Cint 1314 by the photocurrent change generated by the light-receiving unit 1340, which is a PC sensor whose current value changes when light is received.
  • the 1320 operates as a select transistor to select a unit pixel 1300 for outputting pixel current and to determine an exposure time.
  • the drain of the first NMOS 1310 is coupled to the power supply voltage VDD, and the source is coupled to the drain of the second NMOS 1320.
  • the source of the second NMOS 1320 outputs a pixel voltage, and the pixel voltage is output by a common constant current source 1380 connected to a column terminal outside the unit pixel.
  • the control signal SEL is applied to the gate of the second NMOS 1320.
  • the drain of the third NMOS 1330 is connected to the reset voltage V_rst and the source is connected to the gate of the first NMOS 1310.
  • the drain of the fourth NMOS 1370 is connected to the other end of the light receiving unit, and the source is connected to the gate of the first NMOS 1310.
  • the control signal TRF is applied to the gate of the fourth NMOS 1370.
  • the capacitor Cint is connected to the floating gate of the first NMOS 1310.
  • the first to fourth NMOSs 1310, 1320, 1330, and 1370 share a body and may be connected to the ground voltage GND 1325.
  • the first to fourth NMOSs 1310, 1320, 1330, and 1370 may be implemented through a general MOSFET process.
  • FIG. 23 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 22.
  • the first gate 1313 is formed on an insulating layer positioned between the drain 1311 and the source 1312 of the first NMOS 1310.
  • the first gate 1313 is connected to the light receiver 1340 positioned in the light receiver region of the image sensor surface.
  • the current value output from the light receiver 1340 changes.
  • the amount of charge stored in the capacitor Cint changes according to the output current change.
  • the first gate 1313 changes the electric field of the channel to control the channel formed between the drain 1311 and the source 1312.
  • N + impurities are implanted into the P-type substrate 1360 to form a drain 1311 which is a first N + region and a source 1312 which is a second N + region, and the first gate 1313 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the drain 1311, the source 1312, and the first gate 1313.
  • the second N + region which is the source 1312 of the first NMOS 1310, operates as a drain of the second NMOS 1320. Therefore, when describing the second NMOS 1320 below, the drain of the second NMOS 1320 is also referred to by reference numeral 1312.
  • the light receiving unit 1340 is connected to the reference voltage V_ref, and the other end is connected to the drain 1372 of the fourth NMOS 1370.
  • the light receiver 1340 is a PC sensor in which the photocurrent outputted according to light is changed.
  • an area of the light receiving unit 1340 may have an area of the unit pixel 1300 or more.
  • the second gate 1323 is positioned on an insulating layer positioned between the drain 1312 and the source 1322 of the second NMOS 1320.
  • N + impurities are implanted into the P-type substrate 1350 to form a drain 1312 which is a second N + region and a source 1322 which is a third N + region, and the second gate 1323 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the drain 1312, the source 1322, and the second gate 1323.
  • the drain 1312 of the second NMOS 1320 is connected to the source 1312 of the first NMOS 1310.
  • the body 1360 of the second NMOS 1320 is connected to the ground voltage GND 1325.
  • a P + impurity is implanted into the P-type substrate 1350 to form a node to be connected to the ground voltage GND 1325.
  • the ground voltage GND may be a reference voltage for the second NMOS 1320 to operate as a switch.
  • the third gate 1333 is positioned on the insulating layer positioned between the drain 1332 and the source 1372 of the third NMOS 1330.
  • N + impurities are implanted into the P-type substrate 1350 to form a drain 1332 as a fourth N + region and a source 1372 as a fifth N + region, and the third gate 1333 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the drain 1332, the source 1372, and the third gate 1333.
  • the drain 1332 of the third NMOS 1330 is connected to the reset voltage V_rst and the source 1372 is connected to the first gate 1313.
  • the reset signal RST is applied to the third gate 1333.
  • the reset voltage V_rst may be adjusted according to the characteristics of the light receiver 1340. That is, the reset voltage V_rst may be adjusted according to the characteristics of the light receiver 1340 in the process of converting the charge amount generated by the photocurrent change of the light receiver 1340 by the reference voltage V_ref into a capacitor Cint and converting it into a voltage.
  • the fifth N + region which is the source 1372 of the third NMOS 1330, operates as a drain of the fourth NMOS 1370. Therefore, when describing the fourth NMOS 1370 below, the drain of the fourth NMOS 1370 is also referred to by reference numeral 1372.
  • the fourth gate 1373 is positioned above the insulating layer positioned between the drain 1372 and the source 1372 of the fourth NMOS 1370.
  • N + impurities are implanted into the P-type substrate 1350 to form a source 1372 as a fifth N + region and a drain 1372 as a sixth N + region, and the fourth gate 1373 is formed by depositing polysilicon.
  • a silicide layer for metal contact is formed on the drain 1372, the source 1372, and the fourth gate 1373.
  • the drain 1372 of the fourth NMOS 1370 is connected to the other end of the light receiving unit 1340, and the source 1372 is connected to the first gate 1313.
  • the control signal TRF is applied to the fourth gate 1373. Meanwhile, the fourth NMOS 1370 may be omitted.
  • the operation of the unit pixel 1300 is as follows.
  • the power supply voltage VDD is applied to the drain 1311 of the first NMOS 1310 formed on the same substrate as the second NMOS 1320, the N-type channel is formed under the insulating layer under the first gate 1313.
  • One is induced between the drain 1311 and the source 1312 of the NMOS 1310.
  • the reference voltage V_ref may be determined according to the operating characteristics of the light receiver 1340.
  • the light receiving unit 1340 is adjusted only by the reference voltage V_ref so that the first NMOS 1310 is in a linear operation period. It should work.
  • the control signal TRF for adjusting the integration period When the control signal TRF for adjusting the integration period is input, the amount of current output from the light receiving unit 1340 to which the reference voltage V_ref is applied is changed by the incident light. The current output during the integration period is stored in the capacitor Cint.
  • the first sampling is performed. In the first sampling, a voltage across the capacitor Cint is applied to the first gate 1313 of the first NMOS 1310 that operates as the source follower amplifier, and the first pixel voltage is output.
  • the second sampling is performed.
  • the control signal RST is input to the third gate 1333 to reset the capacitor Cint.
  • the second pixel voltage output after the capacitor Cint is reset is output. An image is generated by using a difference value between the output first pixel voltage and the second pixel voltage.

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Abstract

본 발명의 일측면에 따르면, 기판에 형성되며 입사된 빛을 전기 신호로 변환하는 이미지 센서를 구성하는 단위 화소가 제공된다. 단위 화소는 전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 상기 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 상기 소스와 상기 드레인 사이에 형성되어 전류가 흐르는 채널, 상기 채널의 상부에 형성되는 절연층, 이미지 센서의 표면에 위치하며, 입사된 빛에 의한 전기적 특성 변화가 발생하는 수광부, 상기 소스와 상기 드레인 사이에 위치하도록 상기 절연층의 상부에 형성되고, 상기 수광부와 전기적으로 연결되며, 상기 전기적 특성 변화로 인한 전계 변화로 상기 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함할 수 있다.

Description

수광부를 연결하는 컨택 패드를 구비한 이미지 센서의 단위 화소
본 발명은 이미지 센서에 관한 것으로, 상세하게는 고감도 특성을 갖는 이미지 센서의 단위 화소에 관한 것이다.
이미지 센서는 빛을 전기 신호로 변환하는 센서이다. 대표적인 이미지 센서로 CMOS를 이용한 APS(Active Pixel Sensor), PPS(Passive Pixel Sensor)가 있다. 이러한 이미지 센서에 사용되는 포토 다이오드는 입사된 빛을 축적하여 전기 신호로 변환한다. 일반적인 포토 다이오드는 적은 광량에 대해서는 낮은 전류를 출력하므로, 신호 처리가 가능하도록 많은 전하를 축적하기 위해서는 노출 시간을 늘려야 한다. 따라서 일반적인 포토 다이오드를 사용하는 이미지 센서를 고속 카메라에 적용하기가 어렵다. 또한, 주변이 어두운 환경에서는 입사되는 빛의 양이 작기 때문에 이러한 이미지 센서를 이용하여 생성된 영상의 품질에 문제가 발생한다. 고감도 특성을 갖는 이미지 센서의 단위 화소에 대한 연구가 진행되고는 있으나, 여전히 잔상 효과나 메모리 효과를 해결하고 있지 못한 실정이다.
본 발명에 따른 이미지 센서는 다양한 종류의 이미지 센서를 개발할 수 있는 새로운 구조의 이미지 센서의 단위 화소를 제공하고자 한다.
본 발명의 일측면에 따르면, 기판에 형성되며 입사된 빛을 전기 신호로 변환하는 이미지 센서를 구성하는 단위 화소가 제공된다. 단위 화소는 전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 소스와 드레인 사이에 형성되어 전류가 흐르는 채널, 채널의 상부에 형성되는 절연층, 이미지 센서 표면의 수광영역에 위치하며, 입사된 빛에 의한 전기적 특성 변화가 발생하는 수광부, 소스와 드레인 사이에 위치하도록 절연층의 상부에 형성되고, 수광부와 전기적으로 연결되며, 전기적 특성 변화로 인한 전계 변화로 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함할 수 있다.
일 실시예에 따르면, 수광부와 플로팅 게이트 사이의 복수의 메탈을 전기적으로 연결하는 하나 이상의 비아 컨택을 통해 수광부와 플로팅 게이트가 전기적으로 연결될 수 있다. 여기서, 단위 화소는 이미지 센서 표면의 수광영역에 위치한 적어도 하나의 컨택 패드를 더 포함하되, 수광부는 컨택 패드와 전기적으로 연결될 수 있다. 여기서, 플로팅 게이트의 상부에 실리사이드층이 형성되며, 복수의 메탈 중 하나 이상의 메탈은 플로팅 게이트로 입사되는 빛을 차광하도록 배치될 수 있다.
일 실시예에 따르면, 수광부는 복수의 단위 화소의 상부에 넓게 형성될 수 있다.
일 실시예에 따르면, 단위 화소는 수광부 상부에 위치한 파장대역 선택 필터를 더 포함할 수 있다.
일 실시예에 따르면, 수광부는 검출하는 빛의 파장이 다른 복수의 수광층을 적층하여 형성할 수 있다. 여기서, 복수의 수광층은, 청색광을 수광하는 제1 수광층, 녹색광을 수광하는 제2 수광층 및 적색광을 수광하는 제3 수광층을 포함할 수 있으며, 적외선을 수광하는 제4 수광층을 더 포함할 수 있다. 여기서, 수광부는 검출하는 빛의 파장에 따른 두께를 갖도록 형성될 수 있다.
일 실시예에 따르면, 수광부는 비정질 실리콘 또는 폴리실리콘으로 형성되고 플로팅 수광부이되, 입사된 빛에 의해 생성된 전자-전공쌍의 분극 현상으로 인해서 전계 변화가 수광부에 발생할 수 있다. 여기서, 단위 화소는 수광부와 플로팅 게이트간 연결의 대향측에 위치하며, 전자-전공쌍의 재결합을 촉진하는 분극유도구조를 더 포함할 수 있다.
일 실시예에 따르면, 수광부는 PV(Photovoltaic) 센서이며, 수광부의 일단은 플로팅 게이트에 전기적으로 연결되며 수광부의 타단은 기준전압에 연결될 수 있다. 여기서, 단위 화소는 수광부의 양단에 연결되며 수광부를 리셋하는 리셋 트랜지스터를 더 포함할 수 있다. 여기서, PV 센서는 PN 접합 포토 다이오드 또는 써모파일 일 수 있다.
일 실시예에 따르면, 수광부는 PC(Photoconductive) 센서이며, 수광부의 일단은 플로팅 게이트에 전기적으로 연결되며, 수광부의 타단은 정전류원 또는 정전압원에 전기적으로 연결될 수 있다. 여기서, 수광부는 써미스터 또는 볼로미터이며 정전류원에 전기적으로 연결될 수 있다. 한편 수광부는 역바이어스형 PN 접합 포토 다이오드이며, 정전압원에 전기적으로 연결될 수 있다. 또한, 단위 화소는 일단이 플로팅 게이트와 수광부에 연결되며, 수광부로부터 출력되는 전하를 축적하고, 축적된 전하에 따른 전압을 게이트에 인가하는 커패시터 및 커패시터를 리셋하는 리셋 트랜지스터를 더 포함할 수 있다.
일 실시예에 따르면, 수광부는 Pyroelectric으로 형성되며, 수광부의 일단은 플로팅 게이트에 전기적으로 연결되며 수광부의 타단은 기준전압에 연결될 수 있다.
일 실시예에 따르면, 수광부는 이미지 센서 표면으로부터 이격되도록 배치될 수 있다.
본 발명의 다른 측면에 따르면, 기판에 형성되며 입사된 빛을 전기 신호로 변환하는 이미지 센서를 구성하는 단위 화소가 제공된다. 단위 화소는, 입사된 빛에 의해 화소 전류를 출력하는 수광 트랜지스터 및 화소 전류의 출력을 제어하는 셀렉트 트랜지스터를 포함하되, 수광 트랜지스터는, 전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 소스와 드레인 사이에 형성되어 전류가 흐르는 채널, 채널의 상부에 형성되는 절연층, 이미지 센서 표면의 수광영역에 위치하며, 입사된 빛에 의한 전기적 특성 변화가 발생하는 수광부, 소스와 드레인 사이에 위치하도록 절연층의 상부에 형성되고, 수광부와 전기적으로 연결되며, 전기적 특성 변화로 인한 전계 변화로 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함할 수 있다.
일 실시예에 따르면, 수광 트랜지스터는 기판에 형성된 N-well에 형성되는 PMOS일 수 있다. 여기서, 수광 트랜지스터는 N-well에 형성되며 리셋 신호를 입력 받는 Reset단을 더 포함할 수 있다. 여기서, 수광 트랜지스터는 N-well에 형성되며 N-well 바이어스 전압을 입력받는 N-well 바이어스단을 더 포함할 수 있다.
일 실시예에 따르면, 단위 화소는 수광부의 양단에 소스와 드레인이 각각 연결되고, 게이트로 리셋 신호를 입력받는 리셋 트랜지스터를 더 포함하되, 리셋 신호가 입력되면 리셋 트랜지스터는 수광부를 단락시킬 수 있다.
일 실시예에 따르면, 기판은 P형 기판이며, 수광 트랜지스터 및 셀렉트 트랜지스터는 NMOS일 수 있다.
본 발명의 또 다른 측면에 따르면, 기판에 형성되며 입사된 빛을 전기 신호로 변환하는 이미지 센서를 구성하는 단위 화소가 제공된다. 단위 화소는, 이미지 센서 표면의 수광영역에 위치하며, 입사된 빛에 의한 전기적 특성 변화가 발생하여 광전류를 생성하는 수광부, 일단이 수광부에 전기적으로 연결되며 광전류에 의해 전하를 축적하는 커패시터, 커패시터에 축적된 전하에 상응하는 화소 전압을 출력하는 소스 팔로워 앰프 및 화소 전압의 출력을 제어하는 셀렉트 트랜지스터를 포함한다. 여기서, 수광부는 플로팅 수광부, PV 센서, PC 센서, Pyroelectric 중 어느 하나일 수 있다.
일 실시예에 따르면, 단위 화소는 커패시터의 일단에 연결되며, 커패시터를 리셋하는 리셋 트랜지스터를 더 포함할 수 있다.
일 실시예에 따르면, 단위 화소는 수광부와 커패시터의 일단 사이에 연결되며, 수광부로부터 커패시터로의 광전류 공급을 제어하는 전달 트랜지스터를 더 포함할 수 있다.
일 실시예에 따르면, 수광부와 게이트 사이의 복수의 메탈을 전기적으로 연결하는 하나 이상의 비아 컨택을 통해 수광부와 게이트가 전기적으로 연결될 수 있다. 여기서, 이미지 센서 표면의 수광영역에 위치한 적어도 하나의 컨택 패드를 더 포함하되, 수광부는 컨택 패드와 전기적으로 연결될 수 있다.
일 실시예에 따르면, 수광부는 복수의 단위 화소의 상부에 형성될 수 있다.
일 실시예에 따르면, 수광부 상부에 위치한 컬러 필터를 더 포함할 수 있다.
일 실시예에 따르면, 수광부는 검출하는 빛의 파장이 다른 복수의 수광층을 적층하여 형성할 수 있다. 여기서, 복수의 수광층은, 청색광을 수광하는 제1 수광층, 녹색광을 수광하는 제2 수광층 및 적색광을 수광하는 제3 수광층을 포함할 수 있으며, 적외선을 수광하는 제4 수광층을 더 포함할 수 있다. 여기서, 수광부는 검출하는 빛의 파장에 따른 두께를 갖도록 형성될 수 있다.
일 실시예에 따르면, 수광부는 이미지 센서 표면으로부터 이격되도록 배치될 수 있다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1은 이미지 센서의 단위 화소의 단면을 예시적으로 도시한 도면이다.
도 2는 도 1에 도시된 단위 화소에 수광부를 연결한 이미지 센서의 단위 화소의 단면을 개략적으로 도시한 예시도이다.
도 3은 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
도 4는 도 3에 도시된 이미지 센서의 단위 화소의 회로 단면을 개략적으로 도시한 예시도이다.
도 5는 도 3에 도시된 이미지 센서의 단위 화소의 동작 원리를 설명하기 위한 예시도이다.
도 6은 도 1에 도시된 단위 화소로 구성된 이미지 센서의 표면를 예시적으로 도시한 도면이다.
도 7은 도 6에 도시된 이미지 센서의 표면에 연결된 수광부를 예시적으로 도시한 도면이다.
도 8은 도 7에 도시된 이미지 센서의 표면에 연결된 수광부를 예시적으로 도시한 다른 도면이다.
도 9는 도 7에 도시된 수광부를 I-I'선을 따라 절개한 단면도이다.
도 10은 복수의 수광층을 적층하는 과정을 도시한 예시도이다.
도 11은 도 10에 도시한 과정에 의해 적층된 수광층을 구비한 수광부를 도시한 예시도이다.
도 12는 이미지 센서의 단위 화소의 회로를 도시한 다른 예시도이다.
도 13은 도 12에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 14는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 15는 도 14에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 16은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 17은 도 16에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 18은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 19는 도 18에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 20은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 21은 도 20에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 22는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 23은 도 22에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 이미지 센서의 단위 화소의 단면을 예시적으로 도시한 도면이다.
도 1을 참조하면, 단위 화소(100)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(100)는 입사된 빛을 광전변환하는 수광 트랜지스터(110) 및 수광 트랜지스터(110)에 연결되어 스위치 역할을 하는 셀렉트 트랜지스터(120)로 구성된다. 수광 트랜지스터(110)는 입사되는 빛을 수광하면 전기적 특성이 변하는 수광부 및 수광부에 연결되어 전계 변화에 의한 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하는 플로팅 게이트를 포함하는 트랜지스터로 구성된다. 수광부는 이미지 센서 표면의 수광영역에 배치되며, 수광부와 플로팅 게이트는 전기적으로 연결될 수 있다. 셀렉트 트랜지스터(120)는 화소 전류를 출력할 단위 화소(100)를 선택하고, 추가적으로 노출 시간을 결정하는 기능을 수행한다. 셀렉트 트랜지스터(120)는 제어 게이트에 인가되는 제어신호 SEL에 의해 스위칭 동작을 하며, 제어신호 SEL는 전원전압 VDD보다 큰 전압 신호일 수 있다. 여기서, 셀렉트 트랜지스터(120)는 Vth가 낮은 Native 또는 Medium Vt의 트랜지스터일 수 있다.
수광 트랜지스터(110)는 P 형 기판(160)에 형성된 N-well(150)에 형성된 PMOS일 수 있다. N-well(150)은 P형 기판(160)에 N형 불순물을 주입하여 형성된다.
수광 트랜지스터(110)의 소스 및 드레인은 N-well(150)에 형성된다. N-well(150)에 P+ 불순물을 주입하여 제1 P+ 영역(1112)과 제2 P+ 영역(1122)이 형성된다. 제1 P+ 영역(1112)은 수광 트랜지스터(110)의 소스로 동작하며, 전원전압 VDD가 인가된다. 제2 P+ 영역(1122)는 수광 트랜지스터(110)의 드레인으로 동작한다. 소스 및 드레인은 서로 대응되는 구조로서 동일한 공정에 의해서 형성될 수 있다. 제1 P+ 영역(1112)의 우측 및 제2 P+ 영역(1122)의 좌측에는 각각 LDD(Lightly-doped drain)(1113, 1123)가 형성된다. 그리고, 채널층(1134)과 채널에서 생성된 캐리어가 인접한 MOS에 들어가는 것을 방지하기 위해 도핑 농도를 낮춘 캐리어 이탈 방지층(1135)이 채널층(1134) 하부에 형성된다. 채널층(1134)의 상부에는 절연층(1133)이 형성된다. 제1 P+ 영역(1112) 및 제2 P+ 영역(1122)의 상부에는 메탈 컨택을 위한 실리사이드층(1111, 1121)이 각각 형성된다. 실리사이드층(1111, 1121) 사이에 절연층(1133)이 위치하며, 절연층(1133)의 상부에 폴리실리콘으로 플로팅 게이트(1132)가 형성된다.
예시적인 실시예로, N-well(150)의 균일성을 위해 Epitaxial wafer가 사용될 수 있다. 도 1에 도시된 구조에서의 PMOS의 Vt는 N-well(150)의 도핑농도에 영향을 받는다. 따라서 이미지센서를 위한 화소 어레이에서 각각의 단위 화소의 특성이 균일하지 못하면 영상 품질이 저하될 수 있는 문제가 발생할 수 있다. 단위 화소 특성의 균일도, 예를 들어, Vt의 균일도를 높이기 위하여, Epitaxial wafer가 사용될 수 있다. Vt는 도핑농도에 비례하므로, 수광 트랜지스터(110)의 동작을 위해서 N-well(150)의 도핑농도가 조절될 수 있다.
플로팅 게이트(1132)는 N-well(150)에 형성된 제1 P+ 영역(1112)과 제2 P+ 영역(1122), 및 제1 P+ 영역(1112)과 제2 P+ 영역(1122) 사이에 위치한 절연층(1133)의 상부에 형성된다. 즉, 플로팅 게이트(1132)는 N-well(150)의 상부에 절연층(1133)을 형성한 후 폴리실리콘으로 증착 형성된다. 플로팅 게이트(1132)의 상부에는 수광부와의 전기적인 연결 및 수광부를 투과하여 단위 화소(100) 내부로 입사되는 빛을 차광하기 위하여 실리사이드층(1131)이 형성된다.
제1 P+ 영역(1112)의 좌측 및 제2 P+ 영역(1122)의 우측은 수광 트랜지스터(110)를 인접한 다른 MOS와 전기적으로 분리하는 영역(165)으로, 예를 들어, Shallow Trench Isolation (STI) 방식 또는 Local Oxidation of Silicon (LOCOS) 등으로 각각 형성될 수 있다. 기판상에 형성된 트랜지스터 및 그 상부에 형성된 메탈 라인들 사이의 전기적인 절연을 유지하기 위해 예를 들어 층간절연막(IMD; Inter-Metal Dielectric)와 같은 보호층(170)이 수광 트랜지스터(110)의 상부에 형성된다. 이하에서는 설명의 편의를 위해, 층간절연막, 패시베이션층(Passivasion layer) 등을 보호층으로 총칭한다.
셀렉트 트랜지스터(120)는 P 형 기판(160)에 형성된 NMOS일 수 있다. 셀렉트 트랜지스터(120)의 소스 및 드레인은 P 형 기판(160)에 형성된다. P 형 기판(160)에 N+ 불순물을 주입하여 제1 N+ 영역(1212)과 제2 N+ 영역(1222)이 형성된다. 셀렉트 트랜지스터(120)는 P 형 기판(160)에 형성된 제1 N+ 영역(1212)과 제2 N+ 영역(1222), 및 제1 N+ 영역(1212)과 제2 N+ 영역(1222) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(1232)로 구성된다. 제1 N+ 영역(1212)은 셀렉트 트랜지스터(120)의 드레인으로 동작하며, 수광 트랜지스터(110)의 드레인(1122)에 연결된다. 제2 N+ 영역(1222)은 셀렉트 트랜지스터(120)의 소스로 동작하며, IVC(I-V Converter)에 연결되어 화소 전류를 출력한다. 소스 및 드레인은 서로 대응되는 구조로서 동일한 공정에 의해서 형성될 수 있다. 제1 N+ 영역(1212)의 우측 및 제2 N+ 영역(1222)의 좌측에는 각각 LDD(1213, 1223)가 형성된다. 그리고, 채널층(1234)과 채널에서 생성된 캐리어가 인접한 MOS에 들어가는 것을 방지하기 위해 도핑 농도를 낮춘 캐리어 이탈 방지층(1235)이 채널층(1234) 하부에 형성된다. 채널층(1234)의 상부에는 절연층(1233)이 형성된다. 제1 N+ 영역(1212) 및 제2 N+ 영역(1222)의 상부에는 메탈 컨택을 위한 실리사이드층(1211, 1221)이 각각 형성된다. 실리사이드층(1211, 1221) 사이에 절연층(1233)이 위치하며, 절연층(1233)의 상부에 폴리실리콘으로 제어 게이트(1232)가 형성된다.
제어 게이트(1232)는 P 형 기판(160)에 형성된 제1 N+ 영역(1212)과 제2 N+ 영역(1222), 및 제1 N+ 영역(1212)과 제2 N+ 영역(1222) 사이에 위치한 절연층(1233)의 상부에 형성된다. 즉, 제어 게이트(1232)는 P 형 기판(160)의 상부에 절연층(1233)을 형성한 후 폴리실리콘으로 증착 형성된다. 제어 게이트(1232)의 상부에는 전기적인 연결 및 입사되는 빛을 차광하기 위하여 실리사이드층(1231)이 형성된다.
수광 트랜지스터(110) 및 셀렉트 트랜지스터(120)에 제어신호를 인가하고, 화소 전류를 출력하기 위한 메탈 라인 M1 내지 M4(182a, 182b, 182c, 182d, 182e, 이하 182라 총칭함; 186; 190a, 190b)이 수광 트랜지스터(110) 및 셀렉트 트랜지스터(120) 상부에 배치될 수 있다. 여기서, 메탈 라인 M4는 최상위 메탈 라인으로 설명되나, 반드시 메탈 라인 M4가 최상위 메탈 라인이어야 하는 것은 아니며 레이아웃 또는 공정에 따라 최상위 메탈은 변경될 수 있다. 수광 트랜지스터(110) 및 셀렉트 트랜지스터(120)와 메탈 라인 M1 내지 M4(182, 186, 190a, 190b)는, 예를 들어, 비아 컨택(180a, 180b, 180c, 180d, 180e, 180f, 이하 180이라 총칭함; 184, 188)에 의해 전기적으로 연결될 수 있다. 비아 컨택은 보호층(170)을 각 메탈 라인이 형성될 높이로 적층한 후, 보호층(170)의 표면에서 각 실리사이드층(1111, 1121, 1131, 1211, 1221, 1231)까지 이어지도록 에칭하여 형성될 수 있다.
메탈 라인 M1 내지 M4(182, 186, 190a, 190b)가 형성된 후 보호층(170)이 최상위 메탈 라인 M4를 덮도록 적층될 수 있다. 여기서, 최상위 메탈 라인 중 제어신호의 전달에 사용되지 않는 메탈은 수광부와 플로팅 게이트(1132)를 전기적으로 연결하는 컨택 패드(190a)로 사용된다. 수광부의 종류 및/또는 수광 트랜지스터의 종류에 따라 복수의 컨택 패드(190a)가 이미지 센서 표면의 수광영역 에 형성될 수 있다. 여기서, 이미지 센서 표면의 수광영역은 최상위 메탈 라인 M4를 덮고 있는 보호층(170)의 상부이며, 수광영역은 수광부가 형성되는 이미지 센서 표면의 적어도 일부이다. 일 실시예에서, 컨택 패드(190a)는 보호층(170)에 의해 덮여 있으며, 추후 수광부 형성을 위해 에칭 등의 공정에 의해 컨택 패드(190a)의 상부에 개구(192a)가 형성될 수 있다. 한편, 컨택 패드(190b)가 수광부의 하부에 위치한 분극유도구조로 동작하는 경우에는 그 상부에 개구(192b)가 형성되지 않는다. 분극유도구조가 수광부의 상부에 위치하는 경우, 컨택 패드(190b)는 분극유도구조를 연결하기 위하여 이용될 수 있다. 컨택 패드(190b)는 분극유도구조에 전원전압 VDD 또는 접지전압 GND를 인가하는데 이용된다.
메탈 라인 M1 내지 M4(182, 186, 190a, 190b)는 수광 트랜지스터(110) 및/또는 셀렉트 트랜지스터(120)로 빛이 입사되는 것을 방지하는 기능을 가질 수 있다. 수광 트랜지스터(110)의 플로팅 게이트(1132)는 미세한 전압 변화에 의해 동작하므로, 입사된 빛에 의해 발생한 EHP에 의해 영향을 받을 수 있다. 따라서, 제어신호의 전달 경로로 이용되지 않는 일부 메탈 라인, 예를 들어, 메탈 라인 M2(186) 및/또는 M3(미도시)을 수광 트랜지스터(110) 및/또는 셀렉트 트랜지스터(120)의 상부에 넓게 형성하여 차광 기능을 가지도록 할 수 있다. 여기서, 메탈 라인 M2(186) 및/또는 M3(미도시)는 적어도 플로팅 게이트(1132) 및/또는 제어 게이트(1232)로 입사되는 빛을 차광할 수 있을 정도의 넓이를 가질 수 있다.
플로팅 게이트(1132)를 수광영역에 위치한 수광부와 전기적으로 연결하기 위하여, 제어신호의 전달에 이용되지 않는 메탈 라인을 비아 컨택을 통해 연결한다. 도 1에서, 메탈 라인 M1(182b), M2(184), M4(190a)는 비아 컨택(180b, 184, 188)에 의해 연결되는 것으로 도시되어 있다. 여기서, 저항 성분을 최소화하기 위해 플로팅 게이트(1132)와 수광부는 최단 경로로 연결될 수 있다.
도 2는 도 1에 도시된 단위 화소에 수광부를 연결한 이미지 센서의 단위 화소의 단면을 개략적으로 도시한 예시도이다.
도 1과 비교하면, 도 2의 단위 화소(100)는 컨택 패드(190a)를 통해 연결된 수광부(140)를 더 포함한다. 수광부(140)는 입사되는 빛에 의해 전기적 특성이 변한다. 수광부(140)는 검출할 빛의 파장에 따라 다양하게 형성될 수 있으며, 컨택 패드(190a)를 이용하여 기판(160)에 형성된 수광 트랜지스터(110)의 플로팅 게이트(1132)에 전기적으로 연결될 수 있다. 따라서 검출할 빛의 파장에 따라 단위 화소를 개별적으로 구현할 필요가 없다. 또한, 수광부(140)가 이미지 센서 표면의 수광영역에 위치하므로, 입사되는 빛을 수광하는 면적이 증가하게 된다. 따라서 이미지 센서의 감도 특성이 향상될 수 있다. 아울러 입사되는 빛의 양을 증가시키기 위해 제어신호 등을 전달하는 메탈 라인들을 복잡하게 배치하지 않아도 된다.
수광부(140)는 비정질실리콘(a-Si:H) 또는 폴리실리콘을 이용하여 증착 형성되며, 플로팅된다. 플로팅 수광부(140)는 플로팅 게이트(1132)와 동종의 불순물을 주입하여 도핑될 수 있다. 분극유도구조(195)가 플로팅 수광부(140)의 타측 상부에 형성될 수 있다. 플로팅 수광부(140)의 일측 하부는 수광 트랜지스터(110)의 플로팅 게이트(1132)에, 예를 들어 비아 컨택(194a)에 의해, 전기적으로 연결된다. 분극유도구조(195)는 플로팅 수광부(140)의 타측 하부에 위치한 컨택 패드(190b)에, 예를 들어, 비아 컨택(194b)에 의해, 전기적으로 연결된다. 플로팅 수광부(140)는 보호층에 의해 덮힐 수 있으며, 그 상부에는, 입사되는 빛의 파장 대역을 선택할 수 있는 파장대역 선택 필터, 예를 들어 컬러 필터, 저역 통과 필터(low pass filter), 고역 통과 필터(high pass filter), 대역 통과 필터(band pass filter) 등이 배치될 수 있다. 또한, 입사광 각도 조절용 구조물 등도 보호층의 상부에 배치될 수 있다.
플로팅 수광부(140) 주변의 메탈로 분극 현상을 용이하게 하는 분극유도구조를 형성할 수 있다. 분극유도구조는 플로팅 수광부(140)의 우측 상단에 전계를 작용시킬 수 있으며, 전계효과를 주기 위하여 플로팅 수광부(140)와는 컨택하지 않는다. 빛이 입사되어 단위 화소로부터 전기 신호가 출력될 때 분극유도구조(195)는 컨택 패드(190b)를 통해 접지전압 GND에 연결되어 정공이 플로팅 수광부(140)의 우측 상부로 집중되도록 유도할 수 있다. 이와 반대로, 빛이 입사되지 않거나 광량이 감소했을 때를 위하여 분극유도구조(195)는 VDD에 연결되어 정공을 플로팅 수광부(140)의 좌측 하부로 밀어내어 전자-정공의 재결합율 및 결합 속도를 높이도록 할 수 있다.
도 3은 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
단위 화소(200)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(200)는 입사된 빛을 광전변환하는 PMOS(210)와 PMOS(210)에 연결되어 스위치 역할을 하는 NMOS(220)로 구성된다. 여기서, PMOS(210)는 플로팅 수광부(240)에 입사된 빛에 의한 전압 변화에 의해 제어되는 플로팅 게이트(211)가 전계 변화에 의해 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하며, NMOS(220)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(200)를 선택하고 노출 시간을 결정하는 기능을 수행한다.
PMOS(210)의 소스는 전원전압 VDD에 결합되며, 드레인은 NMOS(220)의 드레인에 결합된다. PMOS(210)의 바디는 외부와 연결을 위해 컨택이 형성되어 리셋단에 연결되며, NMOS(220)의 바디는 접지전압 GND(225)에 연결될 수 있다. NMOS(220)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC(I-V Converter)에 입력된다. PMOS(210) 및 NMOS(220)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
도 4는 도 3에 도시된 이미지 센서의 단위 화소의 회로 단면을 개략적으로 도시한 예시도이다.
PMOS(210)의 소스(211) 및 드레인(212) 사이에 위치한 절연층의 상부에 플로팅 게이트(213)가 형성된다. 플로팅 게이트(213)는 이미지 센서 표면의 수광영역에 위치한 플로팅 수광부(240)에 연결된다. 플로팅 수광부(240)에서는, 입사된 빛에 의해 EHP가 생성되고, PMOS(210)의 소스(211)에 의한 전계 효과로 전자가 플로팅 게이트(213)쪽으로 끌려 갈 수 있는 전자를 제공하여 전하분극 현상이 발생한다. 플로팅 게이트(213)는 플로팅 수광부(240)에 발생한 전하분극 현상에 의한 채널의 전계 변화에 따라 소스(211) 및 드레인(212) 사이에 형성된 채널을 제어한다. N-well(250)에 P+ 불순물을 주입하여 제1 P+ 영역인 소스(211)와 제2 P+ 영역인 드레인(212)을 형성할 수 있다. 소스(211), 드레인(212), 및 플로팅 게이트(213)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다.
PMOS(210)는 N-well(250)에 형성된 리셋단(214)을 포함한다. 단위 화소(200)가 동작하지 않을 때에 리셋단(214)을 통해 N-well(250)에 공급되는 전압 또는 전류는 가변될 수 있다. 외부 온도 또는 동작 시간에 따라 기판의 온도는 변화할 수 있다. N-well(250)의 Vt는 온도의 반비례 함수이므로 온도변화에 따라 N-well(250)을 리셋하기 위한 전압 또는 또는 전류를 단위 화소(200) 외부에서 조절하여 N-well(250)의 Vt가 온도에 일정하도록 조절할 수 있다. 즉, 온도가 높아질수록 Vt는 낮아지게 되어 전류가 더 많이 흐를 수 있으므로 더 높은 전압으로 리셋할 수 있다.
NMOS(220)의 드레인(221) 및 소스(222) 사이에 위치한 절연층의 상부에 제어 게이트(223)가 위치한다. P형 기판(250)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(221)와 제2 N+ 영역인 소스(222)을 형성하며, 제어 게이트(223)는 폴리실리콘으로 증착 형성한다. 드레인(221), 소스(222), 및 제어 게이트(223)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. NMOS(220)의 드레인(221)은 PMOS(210)의 드레인(212)과 연결된다. 또한, NMOS(220)의 바디(2600)는 접지전압 GND 단(225)에 연결된다. 여기서, 접지전압 GND는 NMOS(220)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.
단위 화소(200)의 동작은 다음과 같다. 셀렉트 트랜지스터(220)와 동일한 기판상에 형성된 수광 트랜지스터(210)의 소스(211)에 전원전압 VDD를 인가하면, N-well(250)과 P 형 기판(260)이 대면하는 모든 영역에서 PN접합면이 형성되고 역바이어스로 인해서 전기적으로 중성상태인 공핍영역이 두껍게 형성된다. 또한 전원전압 VDD는 수광 트랜지스터(210)의 소스(211)와 드레인(212) 사이에 전계에 의해서 P채널이 유도된다. 이후, 플로팅 수광부(240)에 빛이 입사되면, 전자-정공쌍(EHP; Electron Hole Pair)이 생성된다. 플로팅 수광부(240)의 전하분극 현상으로 인해 플로팅 게이트(213)에 축적된 전하량에 의한 전계 변화가 발생하여 하부에 위치한 N-well, 즉, 소스(211)와 드레인(212) 사이에 P채널이 완성된다. 수광 트랜지스터(210)와 연결된 셀렉트 트랜지스터(220)의 제어 게이트(223)에 제어신호 SEL이 인가되고 셀렉트 트랜지스터(220)의 드레인(221)과 소스(222) 사이에 채널이 형성되어 수광 트랜지스터(210)에 의해 생성된 신호 전하를 받아 화소 전류를 출력한다. 종래의 씨모스 이미지 센서는 하나의 광자가 하나의 전자-정공쌍을 생성시키는 반면, 단위 화소(200)의 수광 트랜지스터(210)는 하나의 광자가 증폭된 PMOS(210)의 채널전류를 유도한다. 따라서, 광전류의 전류 이득이 100~1000에 달하여 소량의 빛이 입사되는 저조도에서도 영상의 구현이 가능하며, 종래의 센서보다 전하축적시간을 100~1000배 줄일 수 있다. 이로 인해, 전하축적 시간이 1프레임 또는 1라인이 아닌 수십 클럭의 지연만으로 충분하므로 긴 인테그레이션 시간이 불필요하여 고속의 동영상 구현을 가능하게 한다.
도 5는 도 3에 도시된 이미지 센서의 단위 화소의 동작 원리를 설명하기 위한 예시도이다.
플로팅 수광부(240)는 비정질 실리콘 또는 폴리실리콘으로 형성될 수 있으며, 빛의 흡수 파장대를 넓게 하기 위해 100nm 내지 6um의 두께로 형성될 수 있다.
좌측에 도시된 플로팅 수광부(240a)는 빛이 조사되지 않은 상태에서의 전자 분포를 나타낸다. 여기서, 플로팅 수광부(240a)의 좌측 하부는 비아 컨택(241)을 통해 수광 트랜지스터(210)의 플로팅 게이트(213)와 전기적으로 연결되며, 플로팅 수광부(240a)의 우측 상부에는 분극유도구조(295)가 배치된다. 한편, 도 1에서 설명한 바와 같이, 분극유도구조는 플로팅 수광부(240a)의 우측 하부에 배치될 수도 있다.
중앙에 도시된 플로팅 수광부(240b)는 빛이 입사되어 EHP가 생성되고 전자와 정공이 분극되어 외부 전계에 의해 분포하는 상태를 나타낸다. 플로팅 수광부(240b)에서, 정공에서 분리된 전자는 비정질실리콘 또는 폴리실리콘의 그레인 경계의 외부에서 자유롭게 이동할 수 있으며, 분극유도구조(295)의 전계효과로 인해 플로팅 수광부(240b)의 좌측 하단에 집중될 수 있다. PMOS(210)의 소스(211)에 연결된 VDD는 전계효과로 전자를 끌어 당기는 작용을 하기 때문에 인접한 플로팅 게이트(213)에 연결된 플로팅 수광부(240b)에서 생성된 자유전자는 플로팅 게이트(213)쪽으로 이동하게 되면서 플로팅 수광부(240b)는 전하분극 현상이 발생한다.
분극유도구조(295)는 단위 화소가 동작시 접지전압 GND에 연결된다. 전자가 플로팅 게이트(213)에 집중되면서 플로팅 수광부(240b)의 좌측 하부에는 전자의 밀도가 높아지게 되며, 집중되는 전자의 수가 증가할수록 플로팅 게이트(213)의 채널에 대한 전계도 강해진다. 한편, 정공은 분극유도구조(295)에 의해 플로팅 수광부(240b)의 우측 상단으로 전하(carrier)가 이동하면서 플로팅 수광부(240b) 내부에서 분극 현상이 발생한다. 빛이 사라지면, 분극되었던 전자와 정공은 열적 평형상태가 되기 위해 재결합되어 다시 좌측(240b)과 같은 상태가 된다.
우측은 전기적 특성이 변화하여 분극 현상이 발생한 플로팅 수광부(240c)이다. 입사된 빛의 세기가 클수록 EHP 생성이 많아지므로, 따라서 전하분극 현상도 크게 나타난다. 따라서 전하분극 현상에 의한 플로팅 수광부(240c)의 전계 변화는 전기적으로 연결된 플로팅 게이트(213)에 전계 변화를 초래한다. 이로 인해, 수광 트랜지스터(210)의 소스(211)와 드레인(212)간 채널이 확장하여 채널을 통해서 흐르는 전류량이 증가하게 된다.
도 6은 도 1에 도시된 단위 화소로 구성된 이미지 센서 표면의 수광영역을 예시적으로 도시한 도면이고, 도 7는 도 6에 도시된 이미지 센서 표면의 수광영역에 연결된 수광부를 예시적으로 도시한 도면이다.
도 6 및 7을 참조하면, 이미지 센서는 복수의 단위 화소(300)로 구성된다. 복수의 단위 화소(300)는 다양한 형태로 배열될 수 있으나, 도 6에서는 예시적으로 정사각형의 단위 화소(300)들이 매트릭스 형태로 배열되어 있다. 도 6에 도시된 이미지 센서 표면의 수광영역은 수광부가 배치되지 않은 상태로서, 수광부와의 전기적인 연결을 위한 컨택 패드(392a, 392b)가 이미지 센서 표면의 수광영역에 노출되어 있다. 도 6에는 한 쌍의 컨택 패드(392a, 392b)가 대향하는 모서리에 배치된 것으로 도시되어 있으나, 이는 예시일 뿐이며, 수광부의 종류 및 또는 수광 트랜지스터의 종류에 따라 컨택 패드의 수와 배치 위치는 달라질 수 있다.
도 7을 참조하면, 수광부(340IR, 340R, 340G, 340B)가 Bayer 패턴으로 이미지 센서 표면의 수광영역에 배치되어 있다. 수광부(340IR)는 적외선을 수광하고, 수광부(340R)는 적색광을 수광하고, 수광부(340G)는 녹색광을 수광하며, 수광부(340B)는 청색광을 수광한다. 각 수광부(340IR, 340R, 340G, 340B)는 이미지 센서 표면의 수광영역에 노출된 컨택 패드(392a)를 통해 수광 트랜지스터의 플로팅 게이트에 전기적으로 연결될 수 있다. 여기서, 수광부(340IR, 340R, 340G, 340B)가 비정질실리콘 또는 폴리실리콘으로 증착 형성된 플로팅 수광부인 경우, 컨택 패드(392b)는 분극유도구조에 연결되거나 그 자체가 분극유도구조로 동작할 수 있다. 한편, 수광부(340IR, 340R, 340G, 340B)가 예를 들어, PN 접합 포토 다이오드, Thermopile 등과 같은 전기적 특성 중 전압이 변하는 PV(Photovoltaic), Thermistor, Bolometer 등과 같은 빛에 의해 전기적 특성 중 저항 및/또는 전류가 변하는 PC(Photoconductive) 센서, 또는 빛에 의해 전기적 특성 중 커패시턴스가 일시적으로 변하는 Pyroelectric 등으로 형성된 경우, 컨택 패드(392b)는 기준 전압 또는 전류를 공급하는데 이용된다. 이하에서는 PV 센서, PC 센서, Pyroelectric을 이종 센서로 총칭하도록 한다.
도 8은 도 7에 도시된 센서의 상부면에 연결된 수광부를 예시적으로 도시한 다른 도면이다.
수광부의 면적은 수광하는 빛의 종류에 따라 변경될 수 있다(341R, 342R, 343R). 일반적인 이미지 센서의 경우, 빛을 수광하는 수광부가 기판 내부에 위치하기 때문에 인접하는 다른 구성요소 및/또는 제어신호를 전달하는 메탈 라인 등으로 인해 수광부의 면적을 일정 크기 이상으로 확대하거나 자유롭게 배치할 수 없다. 그러나 수광 트랜지스터로부터 수광부를 분리하여 이미지 센서 표면의 수광영역에 배치하게 되면 수광부의 면적이나 위치 선택의 자유도가 크게 증가한다. 특히, 고감도 이미지센서와 같이 대면적의 수광부가 필요한 이미지 센서의 경우, 수광부가 복수의 단위 화소에 상응하는 영역에 형성되도록 할 수 있다. 이 경우, 수광부 하부의 단위 화소들 중 하나의 단위 화소의 컨택 패드에 수광부가 연결될 수 있다.
이를 위해, 수광부의 면적이 단위 화소의 면적보다 클 경우 수광부(341R, 342R, 343R)를 단위 화소 면적의 정수배로 확장할 수 있다. 이 때, 예를 들어, 수광부(343R)의 중앙에 위치한 단위 화소만 수광부에 연결될 수 있다. 이 구조는 단위 화소 면적의 대부분을 수광부로 사용할 수 있어서 감도 등의 특성을 개선할 수 있다. 한편, 이 구조는 단위 화소가 수광부를 포함하고 있지 않기 때문에 단위 화소의 크기를 줄일 수 있다. 따라서 고해상도를 지원할 수 있도록 단위 화소를 미리 형성한 후, 간단히 연결을 위한 중간 메탈 레이어만을 수정하는 방식으로 이미지 센서가 적용될 분야에 따라 다양한 면적을 갖는 수광부를 구현할 수 있게 된다.
도 9는 도 7에 도시된 수광부를 I-I'선을 따라 절개한 단면도이다.
도 9를 참조하면, 컬러 필터를 이용하지 않는 수광부(340IR)와 컬러 필터(400R, 900G, 900B)를 이용하는 수광부(340R, 340G, 340B)의 단면이 도시되어 있다. 컬러 필터(400R)는 수광부(340R)의 상부에 배치되며 입사되는 빛 중 적색광을 통과시킨다. 컬러 필터(400G)는 수광부(340G)의 상부에 배치되며 입사되는 빛 중 녹색광을 통과시킨다. 컬러 필터(400B)는 수광부(340B)의 상부에 배치되며 입사되는 빛 중 청색광을 통과시킨다. 컬러 필터(400R, 900G, 900B)의 하부에 각각 위치한 수광부(340R, 340G, 340B)는 적색광, 녹색광, 및 청색광을 각각 수광한다. 한편, 적외선을 수광하는 수광부(340IR)의 상부에는 컬러 필터가 배치되지 않을 수 있다. 본 구조를 갖는 이미지 센서는 가시광선 및 적외선을 동시에 검출할 수 있으므로, 주간 및 야간에 컬러를 구현해야 하는 어플리케이션에 적용될 수 있다.
도 10은 복수의 수광층을 적층하는 과정을 도시한 예시도이고, 도 11은 도 10에 도시한 과정에 의해 적층된 수광층을 구비한 수광부를 도시한 예시도이다.
복수의 수광층을 적층하여 수광부를 형성할 수 있다. 입사되는 빛은 각 수광층을 통과하면서 파장에 따라 서로 다른 수광층에 흡수될 수 있다. 파장이 가장 짧은 청색광은 적층된 복수의 수광층 중 상부에 위치한 수광층에 의해 흡수되며, 수광층이 적층된 순서에 따라 녹색광, 적색광, 근적외선 광의 순서로 각 수광층에 흡수된다.
도 10 및 도 11을 참조하면, 이미지 센서 표면의 수광영역에는 수광부를 단위 화소의 플로팅 게이트에 전기적으로 연결하기 위한 컨택 패드(590a, 590b, 590c, 590d)와 분극유도구조 또는 기준전압/전류를 인가하기 위해 이용되는 컨택 패드(590e)가 배치되어 있다. 여기서, 컨택 패드(590a, 590b, 590c, 590d, 590e)의 개수와 위치는 수광부를 구성하는 수광층의 개수/종류 및/또는 수광 트랜지스터의 위치/종류에 따라 변경될 수 있다. 도 10에서는 청색광, 녹색광, 적색광, 및 근적외선을 수광하기 위하여 9개 층으로 구성된 수광부를 예를 들어 설명하기로 한다. 여기서, 수광층은 플로팅 수광층 이외에 이종 센서로도 구현할 수 있다.
이미지 센서 표면의 수광영역에 근적외선을 수광하기 위한 수광층(540IR)을 적층한다. 수광층(540IR)은 컨택 패드(590a)를 통해 이미지 센서 표면의 수광영역의 하부에 위치한 수광 트랜지스터의 플로팅 게이트에 전기적으로 연결된다. 수광층(540IR)이 이종 센서로 형성되는 경우, 수광층(540IR)은 컨택 패드(590e)를 통해 기준 전압/전류를 전달하는 메탈 라인에 전기적으로 연결된다. 한편, 수광층(540IR)이 비정질 실리콘 또는 폴리실리콘으로 형성되는 플로팅 수광층인 경우, 컨택 패드(590e)에 연결된 분극유도구조(미도시)가 수광층(540IR)에 인접하게 형성된다. 수광층(540IR)에 연결되지 않은 컨택 패드(590b, 590c, 590d)는 예를 들어, 비아 컨택(592b, 592c, 592d)에 의해 수광층(540IR)의 상부로 연장된다. 비아 컨택(592b, 592c, 592d)의 주위는 절연막(593)이 둘러싸서 전기적 절연이 유지될 수 있다. 이와 같은 방식으로, 적색광을 수광하기 위한 수광층(540R), 녹색광을 수광하기 위한 수광층(540G), 및 청색광을 수광하기 위한 수광층(540B)가 순서대로 적층된다. 수광층 사이에는 층간절연막이 형성된다. 한편, 색 분해능을 향상시키기 위하여 녹색광을 수광하는 수광층을, 예를 들어, 9 등분하여 각각의 녹색광 수광층을 검출할 수 있다.
한편, 수광층(540IR, 540R, 540G, 540B)의 두께는 서로 다를 수 있다. 비정질 실리콘 또는 폴리실리콘으로 형성된 플로팅 수광층에 입사된 경우, 청색광은 0~0.3um의 깊이에서 흡수되고, 녹색광은 0~1.0um의 깊이에서 흡수되며, 적색광은 0~6.0um의 깊이에서 흡수된다. 따라서 수광층(540IR, 540R, 540G, 540B)은 수광할 빛의 파장에 따라 서로 다른 두께로 형성될 수 있다. 즉, 이미지 센서 표면의 수광영역에 비정질 실리콘 또는 폴리실리콘을 증착하여 플로팅 수광부를 형성하므로 두께 조절이 용이하다. 이는 도 9에 도시된 방식으로 수광부를 형성하는 실시예에도 동일하게 적용된다.
한편, 수광층(540IR, 540R, 540G, 540B)은 PN 접합 다이오드 구조로 형성될 수도 있다. PN 접합 다이오드는 폴리실리콘 또는 비정질 실리콘으로 형성될 수 있다. 자외선을 검출하도록 구성하는 경우, 넓은 밴드갭을 갖는 GaN, ZnO 등의 화합물 반도체를 이용하여 PN 접합 다이오드를 형성할 수 있다. 가시광 및 적외선을 검출하도록 구성하는 경우, 태양전지 구조의 PN 접합 다이오드를 형성할 수 있다. X-선을 검출하도록 구성하는 경우, a-Se를 증착하여 수광부를 형성할 수 있다. 이는 도 9에 도시된 방식으로 수광부를 형성하는 실시예에도 동일하게 적용된다.
한편, 수광층(540B)에 의해 생성된 화소 전류는 청색광 이외에 녹색광, 적색광 및 적외선에 의해 생성된 화소 전류 성분을 포함하며, 수광층(540G)에 의해 생성된 화소 전류는 녹색광 이외에 적색광과 적외선에 의해 생성된 화소 전류 성분을 더 포함한다. 따라서, 수광층에 의한 검출된 데이터는 주변 화소의 데이터를 참조하여 보정되어야 한다.
수광층을 적층하여 수광부를 형성하면 감도 특성이 향상된다. 적층된 수광층이 빛 손실을 최소화하여 모든 파장의 가시광선과 적외선을 흡수하므로 색 손실이 발생하지 않는다. 또한, 서로 다른 파장을 갖는 빛을 수광하기 위해 모든 수광부를 동일 평면에 배치하는 경우보다 수광부의 면적을 증가시킬 수 있어서 감도가 향상된다.
도 12는 이미지 센서의 단위 화소의 회로를 도시한 다른 예시도이다.
단위 화소(600)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(600)는 입사된 빛을 광전변환하는 PMOS(610)와 PMOS(610)에 연결되어 스위치 역할을 하는 NMOS(620)로 구성된다. 여기서, PMOS(610)는 광기전력을 발생하는 PV 센서로 형성된 수광부(640)에 입사된 빛에 의해 발생한 전압 변화에 의해 제어되는 플로팅 게이트(613)가 전계 변화에 의해 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하는 수광 트랜지스터로 동작하며, NMOS(620)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(600)를 선택하고 노출 시간을 결정하는 기능을 수행한다.
PMOS(610)의 소스는 전원전압 VDD에 결합되며, 드레인은 NMOS(620)의 드레인에 결합된다. PMOS(610)의 바디는 외부와 연결을 위해 컨택이 형성되어 N-well 바이어스 전압 V_nw에 연결되며, NMOS(620)의 바디는 접지전압 GND(625)에 연결될 수 있다. NMOS(620)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC에 입력된다. PMOS(610) 및 NMOS(620)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
도 13은 도 12에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
PMOS(610)의 소스(611) 및 드레인(612) 사이에 위치한 절연층의 상부에 플로팅 게이트(613)가 형성된다. 플로팅 게이트(613)는 이미지 센서 표면의 수광영역에 위치한 수광부(640)에 연결된다. 수광부(640)는 PV(Photovoltaic) 센서, 예를 들어, PN 접합 포토 다이오드 또는 Thermopile로 형성될 수 있다. 여기서, 수광부(640)는 PV 센서 이외에 PC 센서 등으로도 구현될 수 있다. 여기서, PN 접합 포토 다이오드는 폴리실리콘 또는 비정질 실리콘으로 PN 접합하여 형성될 수 있다. EHP가 수광부(640)에 입사된 빛에 의해 생성되고, 전류가 생성된 EHP에 의해 흐르게 된다. 플로팅 게이트(613)는 수광부(640)의 전압 변화에 따라 채널의 전계를 변화시켜서 소스(611) 및 드레인(612) 사이에 형성된 채널을 제어한다. N-well(650)에 P+ 불순물을 주입하여 제1 P+ 영역인 소스(611)와 제2 P+ 영역인 드레인(612)을 형성하며, 플로팅 게이트(613)는 폴리실리콘을 증착하여 형성한다. 소스(611), 드레인(612), 및 플로팅 게이트(613)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다.
수광부(640)의 일단은 기준전압 V_ref에 연결되며, 타단은 플로팅 게이트(613)에 연결된다. 수광부(640)는 PN 접합 포토 다이오드이며, P형이 기준전압 V_ref에 연결되고, N형이 플로팅 게이트(613)에 형성된다. PN 접합 면을 넓혀 수광 효율을 높이기 위하여, P형단은 PN 접합 포토 다이오드의 하부에 형성되고 N형단이 PN 접합 포토 다이오드의 상부에 형성된다. 또한, 수광부(640)의 면적은 단위 화소(600)의 면적 또는 그 이상의 크기를 가질 수 있다.
한편, Thermopile, Thermistor, Bolometer, Pyroelectric는 비냉각 방식의 열센서로서, 물체로부터의 온도에 해당하는 빛을 받으면 전기적인 성질이 변한다. 예를 들어, Thermopile은 온도차에 따른 전압을 출력하고, Thermistor 또는 Bolometer는 전도성 저항(conductivity resistance)가 변화하며, Pyroelectric은 커패시턴스가 변화한다. 센서 자체의 온도와 물체의 온도 사이의 차이를 읽는데 사용되는 비냉각 방식의 열센서는 공통적으로 heat sink를 위한 구조물이 필요하다. 이를 위해 비냉각 방식의 열센서는 이미지 센서 표면의 수광영역으로부터 이격되도록 배치되어 센서로부터 온도 영향을 받지 않도록 MEMS기술이 이용될 수 있다. 한편, 센서의 온도를 알 수 있어야 물체의 온도를 알 수 있으므로, 단위 화소가 형성된 센서의 온도를 측정하는 회로가 더 포함될 수 있다. 이 때, 수광부(640)는 센서가 형성된 기판으로부터 전달된 열에 의해 열적 평형 상태에 있으므로, 센서의 온도를 측정하는 회로를 통해 수광부(640)의 온도를 획득할 수 있다.
PMOS(610)는 N-well(650)에 형성된 N-well 바이어스 전압단 V_nw을 포함할 수 있다. N-well 바이어스 전압단 V_nw은 PV 센서의 구동 전압 또는 빛을 검출한 PV 센서의 동작 조건에 따라서 PV 센서에 맞는 N-well 바이어스 전압 V_nw을 제공한다. N-well 바이어스 전압 V_nw은 단위 화소의 외부에서 글로벌하게 설정할 수 있다. 한편, N-well 바이어스 전압단 V_nw을 생략하여 N-well을 플로팅 바디로 유지할 수도 있다.
NMOS(620)의 드레인(621) 및 소스(622) 사이에 위치한 절연층의 상부에 제어 게이트(623)가 위치한다. P형 기판(650)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(621)와 제2 N+ 영역인 소스(622)을 형성하며, 제어 게이트(623)는 폴리실리콘을 증착하여 형성된다. 드레인(621), 소스(622), 및 제어 게이트(623)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. NMOS(620)의 드레인(621)은 PMOS(610)의 드레인(612)과 연결된다. 또한, NMOS(620)의 바디(660)는 접지전압 GND(625)에 연결된다. 여기서, 접지전압 GND는 NMOS(620)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.
1 개의 N-well에 1 개의 단위 화소를 구성하거나 1개의 N-well에 2x2 어레이, 로(row) 또는 컬럼(column)에 속한 복수의 단위 화소를 구성할 수 있다. 1 개의 N-well에 1 개의 단위 화소를 구성하는 경우에, 인접한 화소간의 Overflow나 간섭성을 없애기 위해 N-well의 주변(4면)에 접지전압 GND에 연결되는 P+ 영역들을 형성하여 N-well을 P형 기판과 전기적으로 분리시킬 수 있다. 한편, 하나의 N-well에 복수의 단위 화소를 구성하는 경우와 같이 단위 화소의 크기를 줄이기 위하여 N-well을 공유하는 방식에서는 STI, LOCOS 등의 isolation방식으로 buried channel을 포함하는 기판 표면에 가깝게 형성되는 채널이 인접 단위 화소에 영향을 주지 않거나 최소화될 수 있다.
단위 화소(600)의 동작은 다음과 같다. NMOS(620)와 동일한 기판상에 형성된 PMOS(610)의 소스(611)에 전원전압 VDD를 인가하면, N-well(650)과 P 형 기판(660)이 대면하는 모든 영역에서 PN접합면이 형성되고 역바이어스로 인해서 전기적으로 중성상태인 공핍영역이 두껍게 형성된다. 또한 전원전압 VDD는 PMOS(610)의 소스(611)와 드레인(612) 사이에 전계에 의해서 P채널이 유도된다.
여기서, 기준전압 V_ref와 N-well 바이어스 전압 V_nw은 PN 접합 포토 다이오드의 동작 특성에 따라 결정된다. 폴리실리콘 또는 비정질 실리콘으로 PN접합 다이오드를 증착하여 수광부(640)를 형성하는 경우, P형단은 기준전압 V_ref, N형단에는 플로팅 게이트(613)를 연결한다. 입사되는 빛이 없는 상태에서 PN 접합면에 통상적으로 0.7V가 걸리므로, 플로팅 게이트(613)에 인가되는 전압 V_FG는 V_ref - 0.7V이다. 입사되는 빛이 없는 상태이므로, 전류가 PMOS(610)의 채널에 흐르지 않거나 선형 동작 구간의 시작점에 위치되도록 V_nw값을 설정해야 한다. 빛이 입사되면, PN 접합 다이오드에서 플로팅 게이트(613)로 전류가 흐르는 경로가 없으므로 수광부(640)에 걸리는 전압이 증가하게 되어 V_FG는 낮아지게 된다. 예를 들어, N-well 바이어스 전압 V_nw = VDD이고 기준전압 V_ref = VDD+0.7V인 경우, 일반적인 PMOS동작에서는 Ids =0인 상태가 되며 다이오드 전압이 0.1V 증가하면 V_FG가 VDD-0.1V가 되므로 이에 해당하는 미세전류가 흐르게 된다. 그러나 전류변화를 크게 보기 위해서, PMOS(610)를 선형 동작 구간에서 동작하도록 해야 한다. 따라서 전류변화가 큰 구간의 V_FG와 V_nw값을 실험적으로 설정하여 고감도 영역 또는 WDR(Wide Range)영역에 맞도록 V_FG와 V_nw을 자유롭게 설정할 수 있다.
예를 들어, PV 센서의 한 종류인 Thermopile을 수광부(640)로 사용하는 경우, MEMS기술을 통하여 이미지 센서 표면의 수광영역 위에 띄운 구조물과 2개의 노드를 연결하면 열영상 이미지센서가 구현될 수 있다. Thermopile은 센서의 온도와 비교하여 다른 온도의 물체에서 방사하는 7~15um의 적외선 빛을 받으면 seebeck효과로 수십 내지 수백mV까지 변화한다. 따라서 MOSFET의 선형 동작 구간의 중간에 해당하는 V_FG값을 설정하여 (+)또는 (-)전압 변화에 해당하는 전류변화를 이미지 데이터로 얻는 방식으로 열영상 이미지센서가 동작할 수 있게 된다.
이후, 수광부(640)에 빛이 입사되면, 수광부(640)의 광기전력 현상으로 인해 플로팅 게이트(613)에 의한 전계 변화가 발생하여 하부에 위치한 N-well, 즉, 소스(611)와 드레인(612) 사이에 P채널이 완성된다. PMOS(610)와 연결된 NMOS(620)의 제어 게이트(623)에 제어신호 SEL이 인가되고 NMOS(620)의 드레인(621)과 소스(622) 사이에 채널이 형성되어 PMOS(610)에 의해 생성된 신호 전하를 받아 화소 전류를 출력한다.
종래의 씨모스 이미지 센서는 하나의 광자가 하나의 전자-정공쌍을 생성시키는 반면, 단위 화소(600)의 PMOS(610)는 하나의 광자가 증폭된 PMOS(610)의 채널전류를 유도한다. 따라서, 광전류의 전류 이득이 100~1000에 달하여 소량의 빛이 입사되는 저조도에서도 영상의 구현이 가능하며, 종래의 센서보다 전하축적시간을 100~1000배 줄일 수 있다. 이로 인해, 전하축적 시간이 1프레임 또는 1라인이 아닌 수십 클럭의 지연만으로 충분하므로 긴 인테그레이션 시간이 불필요하여 고속의 동영상 구현을 가능하게 한다.
도 14는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 15는 도 14에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다. 도 14의 이미지 센서의 단위 화소를 도 12에 도시된 단위 화소와 비교하면, PV 센서(740)를 리셋하기 위한 제2 NMOS(730)를 더 포함하고 있다. 이하에서는 중복된 설명을 생략하고, 도 12와의 차이점을 위주로 설명한다.
도 14 및 15를 참조하면, 이미지 센서의 단위 화소(700)는 수광 트랜지스터로 동작하는 PMOS(710), 셀렉트 트랜지스터로 동작하는 제1 NMOS(720), 수광부를 리셋하는 제2 NMOS(730), 및 입사되는 빛을 수광하는 수광부(740)로 구성된다.
제2 NMOS(730)는 P 형 기판(760) 상에 형성된다. 제2 NMOS(730)의 드레인(731)은 수광부(740)의 P형단에 연결되며, 소스(732)는 수광부(740)의 N형단 및 플로팅 게이트(713)에 연결된다. 수광부(740)의 P형단에는 기준전압 V_ref가 인가된다. 제2 NMOS(730)의 리셋 게이트(733)는 드레인(731)과 소스(732) 사이에 위치한 절연층의 상부에 형성되며, 리셋 신호 RST를 입력 받는다.
입사되는 빛이 있는 상태에서 단위 화소(700)가 동작하는 동안, 제2 NMOS(730)는 OFF 되며, 이 때 수광부(740)의 P형단은 기준전압 V_ref에 연결되고 N형단은 플로팅 게이트(713)에 연결된다. 제1 NMOS(720)에 의해 단위 화소가 선택되어 화소 전류가 출력된 이후, 리셋 신호 RST가 인가되면 수광부(740)의 P형단과 N형단은 제2 NMOS(730)에 의해 단락(short)된다. 이 때 재결합되지 않고 남아 있던 전자들이 수광부(740)에서 제거될 수 있다.
한편, 제2 NMOS(730)에 의해 수광부(740)가 단락될 때 플로팅 게이트(713)에는 기준전압 V_ref가 인가된다. PV 센서로 구현된 수광부(740)는 PMOS(710), 제1 NMOS(720), 및 제2 NMOS(730)를 형성하는 CMOS 공정 이후에 형성되므로, 센서간 편차가 클 수 있다. 따라서 리셋시 기준전압 V_ref을 플로팅 게이트(713)에 인가하여 기준값으로 설정할 수 있다.
도 16은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
단위 화소(800)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(800)는 입사된 빛을 광전변환하는 제1 NMOS(810)와 제1 NMOS(810)에 연결되어 스위치 역할을 하는 제2 NMOS(820)로 구성된다. 여기서, 제1 NMOS(810)는 광기전력을 발생하는 PV 센서로 형성된 수광부(840)에 입사된 빛에 의해 발생한 전압 변화에 의해 제어되는 플로팅 게이트(813)가 전계 변화에 의해 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하는 수광 트랜지스터로 동작하며, 제2 NMOS(820)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(800)를 선택하고 노출 시간을 결정하는 기능을 수행한다.
제1 NMOS(810)의 드레인는 전원전압 VDD에 결합되며, 소스는 제2 NMOS(820)의 드레인에 결합된다. 제1 NMOS(810)와 제2 NMOS(820)는 바디를 공유하며 접지전압 GND(825)에 연결될 수 있다. 제2 NMOS(820)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC에 입력된다. 제1 NMOS(810) 및 제2 NMOS(820)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
도 17은 도 16에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
제1 NMOS(810)의 드레인(811) 및 소스(812) 사이에 위치한 절연층의 상부에 플로팅 게이트(813)가 형성된다. 플로팅 게이트(813)는 이미지 센서 표면의 수광영역에 위치한 수광부(840)에 연결된다. 수광부(840)는 PV 센서, 예를 들어, PN 접합 포토 다이오드 또는 Thermopile 로 형성될 수 있다. 여기서, 수광부(840)는 PV 센서 이외에 PC 센서 등으로도 구현될 수 있다. PN 접합 포토 다이오드는 폴리실리콘 또는 비정질 실리콘(a-Si)으로 형성될 수 있다. EHP가 수광부(840)에 입사된 빛에 의해 생성되고, 전류가 생성된 EHP에 의해 흐르게 된다. 플로팅 게이트(813)는 수광부(840)의 전압 변화에 따라 채널의 전계를 변화시켜서 드레인(811) 및 소스(812) 사이에 형성된 채널을 제어한다. P형 기판(860)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(811)와 제2 N+ 영역인 소스(812)를 형성하며, 플로팅 게이트(813)는 폴리실리콘을 증착하여 형성한다. 드레인(811), 소스(812), 및 플로팅 게이트(813)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 한편, 제1 NMOS(810)의 소스(812)인 제2 N+ 영역은 제2 NMOS(820)의 드레인으로 동작한다. 따라서, 아래에서 제2 NMOS(820) 설명시 제2 NMOS(820)의 드레인도 도면부호 812로 인용하도록 한다. 이 구조는 NMOS를 레이아웃적으로 구현함에 있어서 2개의 NMOS에 각각 필요한 2 개의 N+ 영역을 하나로 합칠 수 있어서 단위 화소의 크기를 줄일 수 있는 장점이 있다.
수광부(840)의 일단은 기준전압 V_ref에 연결되며, 타단은 플로팅 게이트(813)에 연결된다. 수광부(840)는 PN 접합 포토 다이오드이며, P형이 기준전압 V_ref에 연결되고, N형이 플로팅 게이트(813)에 연결된다. PN 접합 면을 넓혀 수광 효율을 높이기 위하여, P형단은 PN 접합 포토 다이오드의 하부에 형성되고 N형단이 PN 접합 포토 다이오드의 상부에 형성된다. 또한, 수광부(840)의 면적은 단위 화소(800)의 면적 또는 그 이상의 크기를 가질 수 있다.
제1 NMOS(810)의 드레인(812) 및 제2 NMOS(820)의 소스(822) 사이에 위치한 절연층의 상부에 제어 게이트(823)가 위치한다. P형 기판(850)에 N+ 불순물을 주입하여 제2 N+ 영역인 드레인(812)와 제3 N+ 영역인 소스(822)를 형성하며, 제어 게이트(823)는 폴리실리콘을 증착하여 형성된다. 드레인(812), 소스(822), 및 제어 게이트(823)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 또한, 제2 NMOS(820)의 바디(860)는 접지전압 GND(825)에 연결된다. 이를 위해, P형 기판(850)에 P+ 불순물을 주입하여 접지전압 GND(825)에 연결할 노드를 형성한다. 여기서, 접지전압 GND는 제2 NMOS(820)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.
단위 화소(800)의 동작은 다음과 같다. 제2 NMOS(820)와 동일한 기판상에 형성된 제1 NMOS(810)의 드레인(811)에 전원전압 VDD를 인가하면, 플로팅 게이트(813)의 하부에 위치한 절연층 아래에 N 형 채널이 제1 NMOS(810)의 드레인(811)와 소스(812) 사이에 유도된다.
여기서, 기준전압 V_ref은 수광부(840)의 동작 특성에 따라 결정된다. 폴리실리콘 또는 비정질 실리콘으로 PN접합 다이오드를 증착하여 수광부(840)를 형성하는 경우, P형단은 기준전압 V_ref, N형단에는 플로팅 게이트(813)를 연결한다. 도 17에 도시된 구조는 제1 NMOS(810)의 바디가 접지전압 GND(825)에 연결되어 있으므로, 수광부(840)는 기준전압 V_ref에 의해서만 조정되어 제1 NMOS(810)가 선형 동작 구간에서 동작하여야 한다. 입사되는 빛이 없는 상태에서 PN 접합면에 통상적으로 0.7V가 걸리므로, 플로팅 게이트(813)에 인가되는 전압 V_FG는 V_ref+0.7V이다. 입사되는 빛이 없는 상태이므로, 전류가 제1 NMOS(810)의 채널에 흐르지 않거나 선형 동작 구간의 시작점에 위치되도록 기준전압 V_ref값을 설정해야 한다. 빛이 입사되면, PN 접합 다이오드에서 플로팅 게이트(813)로 전류가 흐르는 경로가 없으므로 수광부(840)에 걸리는 전압이 증가하게 되어 V_FG는 높아지게 된다. 예를 들어, V_ref = GND+0.7V인 경우라면, 일반적인 NMOS 동작에서는 NMOS의 Vth 근처이므로 선형구간에서의 Ids가 흐르는 상태가 되며 PN 접합 포토 다이오드 전압이 0.1V 증가하면 V_FG가 0.8V가 되므로 이에 해당하는 미세전류가 흐르게 된다. 그러나 제1 NMOS(810)의 바디가 접지전압 GND(825)에 연결되어 있으므로, 선형 동작 구간이 매우 가파른 형태가 된다. 따라서 WDR이 매우 좁으므로, 입사되는 빛의 밝기에 따른 전류변화를 미세하게 보기 위해서는 제1 NMOS(810)의 채널 길이를 길게 하고 소스(812) 전압을 높이는 방법으로 선형 동작 구간이 연장되도록 설계하여야 한다. 이 구조 역시 제1 NMOS(810)가 선형 동작 구간에서 동작하도록 하는 것이 중요하다.
이후, 수광부(840)에 빛이 입사되면, 수광부(840)의 광기전력 현상으로 인해 플로팅 게이트(813)에 의한 전계 변화가 발생하여 드레인(811)와 소스(812) 사이에 N채널이 완성된다. 제1 NMOS(810)와 연결된 제2 NMOS(820)의 제어 게이트(823)에 제어신호 SEL이 인가되고 제2 NMOS(820)의 드레인(812)과 소스(822) 사이에 채널이 형성되어 제1 NMOS(810)에 의해 생성된 신호 전하를 받아 화소 전류를 출력한다.
도 18은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 19는 도 18에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다. 도 18의 이미지 센서의 단위 화소를 도 16에 도시된 단위 화소와 비교하면, PV 센서(940)를 리셋하기 위한 제3 NMOS(930)를 더 포함하고 있다. 이하에서는 중복된 설명을 생략하고, 도 12와의 차이점을 위주로 설명한다.
도 18 및 19를 참조하면, 이미지 센서의 단위 화소는 수광 트랜지스터로 동작하는 제1 NMOS(910), 셀렉트 트랜지스터로 동작하는 제2 NMOS(920), 수광부를 리셋하는 제3 NMOS(930), 및 입사되는 빛을 수광하는 수광부(940)로 구성된다.
제3 NMOS(930)는 P 형 기판(960) 상에 형성된다. 제3 NMOS(930)의 드레인(931)은 수광부(940)의 P형단에 연결되며, 소스(932)는 수광부(940)의 N형단 및 플로팅 게이트(913)에 연결된다. 수광부(940)의 P형단에는 기준전압 V_ref가 인가된다. 제3 NMOS(930)의 리셋 게이트(933)는 드레인(931)과 소스(932) 사이에 위치한 절연층의 상부에 형성되며, 리셋 신호 RST를 입력 받는다.
입사되는 빛이 있는 상태에서 단위 화소(900)가 동작하는 동안, 제3 NMOS(930)는 OFF 되며, 이 때 수광부(940)의 P형단은 기준전압 V_ref에 연결되고 N형단은 플로팅 게이트(913)에 연결된다. 제2 NMOS(920)에 의해 단위 화소가 선택되어 화소 전류가 출력된 이후, 리셋 신호 RST가 인가되면 수광부(940)의 P형단과 N형단은 제3 NMOS(930)에 의해 단락(short)된다. 이 때 재결합되지 않고 남아 있던 전자들이 수광부(940)에서 제거될 수 있다.
한편, 제3 NMOS(930)에 의해 수광부(940)가 단락될 때 플로팅 게이트(913)에는 기준전압 V_ref가 인가된다. PV 센서로 구현된 수광부(940)는 제1 NMOS(910), 제2 NMOS(920), 및 제3 NMOS(930)를 형성하는 CMOS 공정 이후에 형성되므로, 센서간 편차가 클 수 있다. 따라서 리셋시 기준전압 V_ref을 플로팅 게이트(913)에 인가하여 기준값으로 설정할 수 있다.
도 20은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
단위 화소(1000)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(1000)는 입사된 빛을 광전변환하는 제1 NMOS(1010), 제1 NMOS(1010)에 연결되어 스위치 역할을 하는 제2 NMOS(1020), 수광부(1040)로의 전류 공급을 제어하는 제3 NMOS(1030)로 구성된다. 여기서, 제1 NMOS(1010)는 빛을 받으면 저항값이 변하는 PC 센서인 수광부(1040)에 입사된 빛에 의해 발생한 전압 변화에 의해 제어되는 플로팅 게이트(1013)가 전계 변화에 의해 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하는 수광 트랜지스터로 동작하고, 제2 NMOS(1020)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(1000)를 선택하고 노출 시간을 결정하는 기능을 수행하며, 제3 NMOS(1030)는 정전류원으로부터 공급되는 전류를 짧은 시간 동안 수광부(1040)에 인가하는 스위치 역할을 한다. 한편, PC 센서가 역바이어스형 PN 접합 포토 다이오드이어서 커패시터를 이용하여 전하를 축적하도록 구성되는 경우, 정전류원은 정전압원으로 교체될 수 있다. 커패시터를 이용하여 단위 화소를 구현하는 실시예는 도 22 및 23을 참조하여 설명하기로 한다.
제1 NMOS(1010)의 드레인은 전원전압 VDD에 결합되며, 소스는 제2 NMOS(1020)의 드레인에 결합된다. 제1 내지 제3 NMOS(1010, 1020, 1030)는 바디를 공유하며 접지전압 GND(1025)에 연결될 수 있다. 제2 NMOS(1020)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC에 입력된다. 제3 NMOS(1030)의 드레인은 정전류원에 연결되며, 소스는 수광부(1040)의 타단과 플로팅 게이트에 연결된다. 제2 NMOS(1020)와 제3 NMOS(1030)의 게이트에는 제어신호 SEL이 인가된다. 제1 내지 제3 NMOS(1010, 1020, 1030)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
도 21은 도 20에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
제1 NMOS(1010)의 드레인(1011) 및 소스(1012) 사이에 위치한 절연층의 상부에 플로팅 게이트(1013)가 형성된다. 플로팅 게이트(1013)는 이미지 센서 표면의 수광영역에 위치한 수광부(1040)에 연결된다. 수광부(1040)는, 예를 들어, Thermistor, Bolometer 등과 같은 PC 센서로 구현될 수 있다. 수광부(1040)에 빛이 입사되면, 수광부(1040)의 저항값이 변화하여 전압 변화가 발생한다. 플로팅 게이트(1013)는 수광부(1040)의 전압 변화에 따라 채널의 전계를 변화시켜서 드레인(1011) 및 소스(1012) 사이에 형성된 채널을 제어한다. P형 기판(1060)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(1011)와 제2 N+ 영역인 소스(1012)를 형성하며, 플로팅 게이트(1013)는 폴리실리콘을 증착하여 형성된다. 드레인(1011), 소스(1012), 및 플로팅 게이트(1013)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 한편, 제1 NMOS(1010)의 소스(1012)인 제2 N+ 영역은 제2 NMOS(1020)의 드레인으로 동작한다. 따라서, 아래에서 제2 NMOS(1020) 설명시 제2 NMOS(1020)의 드레인도 도면부호 1012로 인용하도록 한다.
수광부(1040)의 일단은 정전류원(1050)에 연결되며, 타단은 플로팅 게이트(1013) 및 기준전압 V_ref에 연결된다. 수광부(1040)는 Thermistor 또는 Bolometer 등 일 수 있다. 또한, 수광부(1040)의 면적은 단위 화소(1000)의 면적 또는 그 이상의 크기를 가질 수 있다.
제2 NMOS(1020)의 드레인(1012) 및 소스(1022) 사이에 위치한 절연층의 상부에 제어 게이트(1023)가 위치한다. P형 기판(1060)에 N+ 불순물을 주입하여 제2 N+ 영역인 드레인(1012)와 제3 N+ 영역인 소스(1022)를 형성하며, 제어 게이트(1023)는 폴리실리콘을 증착하여 형성된다. 드레인(1012), 소스(1022), 및 제어 게이트(1023)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 또한, 제2 NMOS(1020)의 바디(1060)는 접지전압 GND(1025)에 연결된다. 이를 위해, P형 기판(1060)에 P+ 불순물을 주입하여 접지전압 GND(1025)에 연결할 노드를 형성한다. 여기서, 접지전압 GND는 제2 NMOS(1020)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.
제3 NMOS(1030)의 드레인(1031) 및 소스(1032) 사이에 위치한 절연층의 상부에 게이트(1033)가 위치한다. P형 기판(1060)에 N+ 불순물을 주입하여 제4 N+ 영역인 드레인(1031)와 제5 N+ 영역인 소스(1032)를 형성하며, 게이트(1033)는 폴리실리콘을 증착하여 형성된다. 드레인(1031), 소스(1032), 및 제어 게이트(1033)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 제3 NMOS(1030)의 드레인(1031)은 기준전압 V_ref에 연결되며, 소스(1032)는 플로팅 게이트(1013)와 수광부(1040)의 타단에 연결된다. 제3 NMOS(1030)의 게이트(1033)에는 제어신호 SEL이 인가된다.
단위 화소(1000)의 동작은 다음과 같다. 제2 NMOS(1020)와 동일한 기판상에 형성된 제1 NMOS(1010)의 드레인(1011)에 전원전압 VDD를 인가하면, 플로팅 게이트(1013)의 하부에 위치한 절연층 아래에 N 형 채널이 제1 NMOS(1010)의 드레인(1011)와 소스(1012) 사이에 유도된다.
여기서, 기준전압 V_ref은 수광부(1040)의 동작 특성에 따라 결정될 수 있다. 도 21에 도시된 구조는 제1 NMOS(1010)의 바디가 접지전압 GND(1025)에 연결되어 있으므로, 수광부(1040)는 기준전압 V_ref에 의해서만 조정되어 제1 NMOS(1010)가 선형 동작 구간에서 동작하여야 한다.
제어신호 SEL가 짧은 시간 동안 입력되면, 제3 NMOS(1030)가 턴온되어 정전류가 수광부(1040)의 일단을 통해 공급되며, 동시에 수광부(1040)의 타단은 기준전압 V_ref에 연결된다. 이 때 수광부(1040)에 입사되는 빛에 의해 수광부(1040)의 저항값이 변경되어 전압 변화가 발생한다. 수광부(1040)의 전압 변화에 의해 플로팅 게이트(1013)에 의한 전계 변화가 발생하여 드레인(1011)와 소스(1012) 사이에 N채널이 완성된다. 제1 NMOS(1010)와 연결된 제2 NMOS(1020)의 제어 게이트(1023)에 제어신호 SEL이 인가되고 제2 NMOS(1020)의 드레인(1012)과 소스(1022) 사이에 채널이 형성되어 제1 NMOS(1010)에 의해 생성된 신호 전하를 받아 화소 전류를 출력한다.
도 22는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
단위 화소(1300)는 APS(Active Pixel sensor) 방식으로 동작하며, 빛을 광전변환하여 화소 전압을 출력한다. 이를 위해, 단위 화소(1300)는 입사된 빛을 광전변환하는 수광부(1340), 수광부(1340)의 광전류를 전압으로 변환하기 위한 커패시터 Cint(1314), 게이트의 입력전압을 출력하는 제1 NMOS(1310), 제1 NMOS(1310)에 연결되어 스위치 역할을 하는 제2 NMOS(1320), 수광부의 전류값 변화에 따라 전하를 축적하는 커패시터 Cint를 리셋하는 제3 NMOS(1330), 및 수광부로부터 커패시터 Cint로의 전류 공급을 제어하는 전달 트랜지스터로 동작하는 제4 NMOS(1370)로 구성된다. 여기서, 제1 NMOS(1310)는 소스 팔로워(source follower) 앰프로 동작하며 제1 NMOS(1310)의 게이트는 Cint(1314)에 축적된 전하량에 의해 변화된다. 즉, 제1 NMOS(1310)는 빛을 받으면 전류값이 변하는 PC 센서인 수광부(1340)에 의해 발생한 광전류 변화에 의해 Cint(1314)에 축적된 전하량에 대응되는 전압으로 동작하고, 제2 NMOS(1320)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(1300)를 선택하고 노출 시간을 결정하는 기능을 수행한다.
제1 NMOS(1310)의 드레인는 전원전압 VDD에 결합되며, 소스는 제2 NMOS(1320)의 드레인에 결합된다. 제2 NMOS(1320)의 소스는 화소 전압을 출력하며, 화소 전압은 단위 화소 외부의 컬럼단에 연결된 공통 정전류원(1380)에 의해 출력된다. 제2 NMOS(1320)의 게이트에는 제어신호 SEL이 인가된다. 제3 NMOS(1330)의 드레인은 리셋 전압 V_rst에 연결되며, 소스는 제1 NMOS(1310)의 게이트에 연결된다. 제4 NMOS(1370)의 드레인은 수광부의 타단에 연결되며, 소스는 제1 NMOS(1310)의 게이트에 연결된다. 제4 NMOS(1370)의 게이트에는 제어신호 TRF가 인가된다. 커패시터 Cint는 제1 NMOS(1310)의 플로팅 게이트에 연결된다. 제1 내지 제4 NMOS(1310, 1320, 1330, 1370)는 바디를 공유하며 접지전압 GND(1325)에 연결될 수 있다. 제1 내지 제4 NMOS(1310, 1320, 1330, 1370)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
도 23은 도 22에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
제1 NMOS(1310)의 드레인(1311) 및 소스(1312) 사이에 위치한 절연층의 상부에 제1 게이트(1313)가 형성된다. 제1 게이트(1313)는 이미지 센서 표면의 수광영역에 위치한 수광부(1340)에 연결된다. 수광부(1340)에 빛이 입사되면, 수광부(1340)로부터 출력되는 전류값이 변화한다. 출력되는 전류 변화에 의해 커패시터 Cint에 저장된 전하량이 변화하며, 이에 따라 제1 게이트(1313)는 채널의 전계를 변화시켜서 드레인(1311) 및 소스(1312) 사이에 형성된 채널을 제어한다. P형 기판(1360)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(1311)와 제2 N+ 영역인 소스(1312)를 형성하며, 제1 게이트(1313)는 폴리실리콘을 증착하여 형성된다. 드레인(1311), 소스(1312), 및 제1 게이트(1313)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 한편, 제1 NMOS(1310)의 소스(1312)인 제2 N+ 영역은 제2 NMOS(1320)의 드레인으로 동작한다. 따라서, 아래에서 제2 NMOS(1320) 설명시 제2 NMOS(1320)의 드레인도 도면부호 1312로 인용하도록 한다.
수광부(1340)의 일단은 기준 전압 V_ref에 연결되며, 타단은 제4 NMOS(1370)의 드레인(1371)에 연결된다. 수광부(1340)는 빛에 따라 출력되는 광전류가 바뀌는 PC 센서이다. 또한, 수광부(1340)의 면적은 단위 화소(1300)의 면적 또는 그 이상의 크기를 가질 수 있다.
제2 NMOS(1320)의 드레인(1312) 및 소스(1322) 사이에 위치한 절연층의 상부에 제2 게이트(1323)가 위치한다. P형 기판(1350)에 N+ 불순물을 주입하여 제2 N+ 영역인 드레인(1312)와 제3 N+ 영역인 소스(1322)를 형성하며, 제2 게이트(1323)는 폴리실리콘을 증착하여 형성된다. 드레인(1312), 소스(1322), 및 제2 게이트(1323)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 제2 NMOS(1320)의 드레인(1312)은 제1 NMOS(1310)의 소스(1312)와 연결된다. 또한, 제2 NMOS(1320)의 바디(1360)는 접지전압 GND(1325)에 연결된다. 이를 위해, P형 기판(1350)에 P+ 불순물을 주입하여 접지전압 GND(1325)에 연결할 노드를 형성한다. 여기서, 접지전압 GND는 제2 NMOS(1320)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.
제3 NMOS(1330)의 드레인(1332) 및 소스(1372) 사이에 위치한 절연층의 상부에 제3 게이트(1333)가 위치한다. P형 기판(1350)에 N+ 불순물을 주입하여 제4 N+ 영역인 드레인(1332)와 제5 N+ 영역인 소스(1372)를 형성하며, 제3 게이트(1333)는 폴리실리콘을 증착하여 형성된다. 드레인(1332), 소스(1372), 및 제3 게이트(1333)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 제3 NMOS(1330)의 드레인(1332)은 리셋 전압 V_rst에 연결되며, 소스(1372)는 제1 게이트(1313)에 연결된다. 제3 게이트(1333)에는 리셋 신호 RST가 인가된다. 여기서, 리셋 전압 V_rst는 수광부(1340)의 특성에 따라 조절될 수 있다. 즉, 기준전압 V_ref에 의해 수광부(1340)의 광전류 변화로 생성된 전하량 변화를 커패시터 Cint에 저장하여 전압으로 변환하는 과정에서 리셋 전압 V_rst를 수광부(1340)의 특성에 맞게 조절할 수 있다. 이를 통해서 역바이어스형 PN 접합 포토 다이오드 이외에 다양한 PC 센서를 수광부로 이용할 수 있게 된다. 한편, 제3 NMOS(1330)의 소스(1372)인 제5 N+ 영역은 제4 NMOS(1370)의 드레인으로 동작한다. 따라서, 아래에서 제4 NMOS(1370) 설명시 제4 NMOS(1370)의 드레인도 도면부호 1372로 인용하도록 한다.
제4 NMOS(1370)의 드레인(1371) 및 소스(1372) 사이에 위치한 절연층의 상부에 제4 게이트(1373)가 위치한다. P형 기판(1350)에 N+ 불순물을 주입하여 제5 N+ 영역인 소스(1372)와 제6 N+ 영역인 드레인(1371)을 형성하며, 제4 게이트(1373)는 폴리실리콘을 증착하여 형성된다. 드레인(1371), 소스(1372), 및 제4 게이트(1373)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. 제4 NMOS(1370)의 드레인(1371)은 수광부(1340)의 타단에 연결되며, 소스(1372)는 제1 게이트(1313)에 연결된다. 제4 게이트(1373)에는 제어신호 TRF가 인가된다. 한편, 제4 NMOS(1370)는 생략될 수도 있다.
단위 화소(1300)의 동작은 다음과 같다. 제2 NMOS(1320)와 동일한 기판상에 형성된 제1 NMOS(1310)의 드레인(1311)에 전원전압 VDD를 인가하면, 제1 게이트(1313)의 하부에 위치한 절연층 아래에 N 형 채널이 제1 NMOS(1310)의 드레인(1311)와 소스(1312) 사이에 유도된다.
여기서, 기준전압 V_ref은 수광부(1340)의 동작 특성에 따라 결정될 수 있다. 도 23에 도시된 구조는 제1 NMOS(1310)의 바디가 접지전압 GND(1325)에 연결되어 있으므로, 수광부(1340)는 기준전압 V_ref에 의해서만 조정되어 제1 NMOS(1310)가 선형 동작 구간에서 동작하여야 한다.
인티그레이션 기간을 조절하는 제어신호 TRF가 입력되면, 입사되는 빛에 의해 기준전압 V_ref가 인가된 수광부(1340)로부터 출력되는 전류량이 변화된다. 인티그레이션 기간 동안 출력된 전류는 커패시터 Cint에 저장된다. 인티그레이션 기간이 완료되어 제어신호 TRF가 턴오프되면, 제1 샘플링이 수행된다. 제1 샘플링시, 커패시터 Cint 양단에 걸리는 전압이 소스 팔로워 앰프로 동작하는 제1 NMOS(1310)의 제1 게이트(1313)에 인가되어 제1 화소 전압이 출력된다. 1차 샘플링이 완료된 후, 제2 샘플링이 수행된다. 제2 샘플링시 제어신호 RST가 제3 게이트(1333)에 입력되어 커패시터 Cint가 리셋된다. 커패시터 Cint가 리셋된 후 출력되는 제2 화소 전압이 출력된다. 출력된 제1 화소 전압과 제2 화소 전압의 차이 값을 이용하여 이미지를 생성한다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (30)

  1. 기판에 형성되며 입사된 빛을 전기 신호로 변환하는 이미지 센서를 구성하는 단위 화소에 있어서,
    전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스;
    상기 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인;
    상기 소스와 상기 드레인 사이에 형성되어 전류가 흐르는 채널;
    상기 채널의 상부에 형성되는 절연층;
    이미지 센서 표면의 수광영역에 위치하며, 입사된 빛에 의한 전기적 특성 변화가 발생하는 수광부; 및
    상기 소스와 상기 드레인 사이에 위치하도록 상기 절연층의 상부에 형성되고, 상기 수광부와 전기적으로 연결되며, 상기 전기적 특성 변화로 인한 전계 변화로 상기 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하는 단위 화소.
  2. 제1항에 있어서, 상기 수광부와 상기 플로팅 게이트 사이의 복수의 메탈을 전기적으로 연결하는 하나 이상의 비아 컨택을 통해 상기 수광부와 상기 플로팅 게이트가 전기적으로 연결되는 단위 화소.
  3. 제2항에 있어서, 상기 이미지 센서 표면의 수광영역에 위치한 적어도 하나의 컨택 패드를 더 포함하되, 상기 수광부는 상기 컨택 패드에 의해 상기 플로팅 게이트와 전기적으로 연결되는 단위 화소.
  4. 제2항에 있어서, 상기 플로팅 게이트의 상부에 실리사이드층이 형성되며, 상기 복수의 메탈 중 하나 이상의 메탈은 상기 플로팅 게이트로 입사되는 빛을 차광하도록 배치되는 단위 화소.
  5. 제1항에 있어서, 상기 수광부는 복수의 상기 단위 화소의 상부에 넓게 형성되는 단위 화소.
  6. 제1항에 있어서, 상기 수광부 상부에 위치한 파장대역 선택 필터를 더 포함하는 단위 화소.
  7. 제1항에 있어서, 상기 수광부는 검출하는 빛의 파장이 다른 복수의 수광층을 적층하여 형성하는 단위 화소.
  8. 제7항에 있어서, 상기 복수의 수광층은,
    청색광을 수광하는 제1 수광층;
    녹색광을 수광하는 제2 수광층; 및
    적색광을 수광하는 제3 수광층을 포함하는 단위 화소.
  9. 제8항에 있어서, 적외선을 수광하는 제4 수광층을 더 포함하는 단위 화소.
  10. 제8항에 있어서, 상기 수광부는 검출하는 빛의 파장에 따른 두께를 갖도록 형성되는 단위 화소.
  11. 제1항에 있어서, 상기 수광부는 비정질 실리콘 또는 폴리실리콘으로 형성되고 플로팅 수광부이되,
    입사된 빛에 의해 생성된 전자-전공쌍의 분극 현상으로 인해서 상기 전계 변화가 상기 수광부에 발생하는 단위 화소.
  12. 제11항에 있어서, 상기 수광부와 상기 플로팅 게이트간 연결의 대향측에 위치하며, 상기 전자-전공쌍의 재결합을 촉진하는 분극유도구조를 더 포함하는 단위 화소.
  13. 제1항, 제5항 내지 제9항 중 어느 한 항에 있어서, 상기 수광부는 PV(Photovoltaic) 센서이며, 상기 수광부의 일단은 상기 플로팅 게이트에 전기적으로 연결되며 상기 수광부의 타단은 기준전압에 연결되는 단위 화소.
  14. 제13항에 있어서, 상기 수광부의 양단에 연결되며 상기 수광부를 리셋하는 리셋 트랜지스터를 더 포함하는 단위 화소.
  15. 제13항에 있어서, 상기 PV 센서는 PN 접합 포토 다이오드 또는 써모파일인 단위 화소.
  16. 제1항에 있어서, 상기 수광부는 PC(Photoconductive) 센서이며, 상기 수광부의 일단은 상기 플로팅 게이트에 전기적으로 연결되며, 상기 수광부의 타단은 정전류원 또는 정전압원에 전기적으로 연결되는 단위 화소.
  17. 제16항에 있어서, 상기 수광부는 써미스터 또는 볼로미터이며, 상기 정전류원에 전기적으로 연결되는 단위 화소.
  18. 제16항에 있어서, 상기 수광부는 역바이어스형 PN 접합 포토 다이오드이며, 상기 정전압원에 전기적으로 연결되는 단위 화소.
  19. 제18항에 있어서,
    일단이 상기 플로팅 게이트와 상기 수광부에 연결되며, 상기 수광부로부터 출력되는 전하를 축적하고, 축적된 전하에 따른 전압을 상기 게이트에 인가하는 커패시터; 및
    상기 커패시터를 리셋하는 리셋 트랜지스터를 더 포함하는 단위 화소
  20. 제1항에 있어서, 상기 수광부는 Pyroelectric으로 형성되며, 상기 수광부의 일단은 상기 플로팅 게이트에 전기적으로 연결되며 상기 수광부의 타단은 기준전압에 연결되는 단위 화소.
  21. 제16항 내지 제20항 중 어느 한 항에 있어서, 상기 수광부는 상기 이미지 센서 표면으로부터 이격되도록 배치되는 단위 화소.
  22. 기판에 형성되며 입사된 빛을 전기 신호로 변환하는 이미지 센서를 구성하는 단위 화소에 있어서,
    입사된 빛에 의해 화소 전류를 출력하는 수광 트랜지스터; 및
    상기 화소 전류의 출력을 제어하는 셀렉트 트랜지스터를 포함하되,
    상기 수광 트랜지스터는,
    전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스;
    상기 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인;
    상기 소스와 상기 드레인 사이에 형성되어 전류가 흐르는 채널;
    상기 채널의 상부에 형성되는 절연층;
    이미지 센서 표면의 수광영역에 위치하며, 입사된 빛에 의한 전기적 특성 변화가 발생하는 수광부; 및
    상기 소스와 상기 드레인 사이에 위치하도록 상기 절연층의 상부에 형성되고, 상기 수광부와 전기적으로 연결되며, 상기 전기적 특성 변화로 인한 전계 변화로 상기 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하는 단위 화소.
  23. 제22항에 있어서, 상기 수광 트랜지스터는 상기 기판에 형성된 N-well에 형성되는 PMOS인 단위 화소.
  24. 제23항에 있어서, 상기 수광 트랜지스터는 상기 N-well에 형성되며 리셋 신호를 입력 받는 리셋단을 더 포함하는 단위 화소.
  25. 제23항에 있어서, 상기 수광 트랜지스터는 상기 N-well에 형성되며 상기 N-well 바이어스 전압을 입력받는 N-well 바이어스단을 더 포함하는 단위 화소.
  26. 제22항에 있어서, 상기 수광부의 양단에 소스와 드레인이 각각 연결되고, 게이트로 리셋 신호를 입력받는 리셋 트랜지스터를 더 포함하되,
    상기 리셋 신호가 입력되면 상기 리셋 트랜지스터는 상기 수광부를 단락시키는 단위 화소.
  27. 제22항에 있어서, 상기 기판은 P형 기판이며, 상기 수광 트랜지스터 및 상기 셀렉트 트랜지스터는 NMOS인 단위 화소.
  28. 기판에 형성되며 입사된 빛을 전기 신호로 변환하는 이미지 센서를 구성하는 단위 화소에 있어서,
    이미지 센서 표면의 수광영역에 위치하며, 입사된 빛에 의한 전기적 특성 변화가 발생하여 광전류를 생성하는 수광부;
    일단이 상기 수광부에 전기적으로 연결되며 상기 광전류에 의해 전하를 축적하는 커패시터;
    상기 커패시터에 축적된 전하에 상응하는 화소 전압을 출력하는 소스 팔로워 앰프; 및
    상기 화소 전압의 출력을 제어하는 셀렉트 트랜지스터를 포함하는 단위 화소.
  29. 제28항에 있어서, 상기 커패시터의 일단에 연결되며, 상기 커패시터를 리셋하는 리셋 트랜지스터를 더 포함하는 단위 화소.
  30. 제28항에 있어서, 상기 수광부와 상기 커패시터의 일단 사이에 연결되며, 상기 수광부로부터 상기 커패시터로의 광전류 공급을 제어하는 전달 트랜지스터를 더 포함하는 단위 화소.
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