WO2015079665A1 - 送信方法、送信機、受信方法、及び受信機 - Google Patents

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WO2015079665A1
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interleaver
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cyclic
row
component
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ペテル クレネル
幹博 大内
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パナソニック株式会社
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    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]

Definitions

  • the present disclosure relates to a technology in the field of digital communication, and more particularly, to a technology of a communication system using a rotational constellation and a plurality of frequency channels together with a quasi-cyclic low-density parity check (QC LDPC) code.
  • QC LDPC quasi-cyclic low-density parity check
  • a transmitter in such a communication system converts, for example, a codeword based on a quasi-cyclic low-density parity check (QC LDPC) code into a plurality of components. Then, a D-dimensional vector (D-dimensional constellation block) having a D component as a group and a D component in each group as a value of each dimension is multiplied by a square orthogonal matrix of D rows and D columns (rotation processing). .
  • QC LDPC quasi-cyclic low-density parity check
  • the transmitter assigns D rotation components of the D-dimensional vector (each D-dimensional rotation constellation block) subjected to each rotation to a plurality of frequency channels in order to obtain channel diversity.
  • a transmission method divides one code block into a plurality of slices using N RF (an integer greater than or equal to 2) frequency channels and N C (an integer greater than or equal to 1) cycles.
  • a data block is encoded into the code block using a pseudo cyclic low density parity check code, and the encoded block includes N cyclic blocks, and each of the N cyclic blocks is Q
  • the N cyclic blocks are divided into floor (N / M) sections and rem ⁇ N, M ⁇ cyclic blocks each consisting of M cyclic blocks, and in each of the sections A D-dimensional constellation block composed of D components each of which is a real value is generated from Q ⁇ M bits of the section, and each of the sections A D-dimensional rotation constellation block comprising D rotation components, each of which is a real value, using an orthogonal matrix of D rows and D columns,
  • each said section is 0 or max ⁇ D, (N RF ⁇ N C)
  • the value of 2 or more k a predetermined -1 following values is performed so used at least once.
  • FIG. 1 is a block diagram illustrating an example configuration of a transmitter that uses a rotational constellation with general quasi-cyclic low density parity check code and time-frequency slicing.
  • FIG. 2 is a diagram illustrating an example of a parity check matrix of a pseudo cyclic low density parity check code.
  • FIG. 3 is a block diagram illustrating a configuration example of the bit interleaver of FIG.
  • FIG. 4 is a diagram illustrating an example of section permutation by the section interleaver of FIG.
  • FIG. 5A is a diagram illustrating an example of a writing process of a codeword to a multi-bit interleaver matrix.
  • FIG. 5B is a diagram illustrating an example of a process of reading a plurality of bits of a code word from an interleaver matrix.
  • FIG. 6 is a block diagram showing another configuration example of the bit interleaver of FIG.
  • FIG. 7 is a diagram illustrating an example of time-frequency slicing.
  • FIG. 8 is a diagram illustrating an example of slicing of one code word.
  • FIG. 9 is a block diagram showing a part of the configuration of the transmitter of FIG.
  • FIG. 10 is a diagram illustrating a bit arrangement in the bit interleaver in the previous stage of the PAM mapper in FIG.
  • FIG. 11A is a diagram showing a component arrangement at the time of writing in the component interleaver of FIG.
  • FIG. 11A is a diagram showing a component arrangement at the time of writing in the component interleaver of FIG.
  • FIG. 11B is a diagram showing a component arrangement after cyclic shift in the component interleaver of FIG. 9.
  • FIG. 12 is a diagram showing a cell arrangement at the time of writing by the cell interleaver of FIG.
  • FIG. 13 is a diagram illustrating a state of time-frequency slicing of 2 TFS cycles in a 2-frequency channel with respect to the cell arrangement of FIG.
  • FIG. 14A is a diagram showing a cell arrangement at the time of writing in a component interleaver in which two components corresponding to FIG. 11A are replaced with one cell.
  • FIG. 14B is a diagram showing a cell arrangement after cyclic shift in a component interleaver in which two components corresponding to FIG. 11B are replaced with one cell.
  • FIG. 12 is a diagram showing a cell arrangement at the time of writing by the cell interleaver of FIG.
  • FIG. 13 is a diagram illustrating a state of time-frequency slicing of 2 TFS cycles in a 2-frequency channel with respect
  • FIG. 15 is a diagram illustrating another example of the cell arrangement after the cyclic shift with respect to FIG. 14A.
  • FIG. 16 is a diagram showing a state of time-frequency slicing of 2 TFS cycles in a 2-frequency channel for the cell arrangement of FIG.
  • FIG. 17 is a block diagram illustrating a configuration example of a transmitter according to an embodiment of the present disclosure.
  • FIG. 18A is a diagram illustrating an example of a cyclic shift based on a full shift pattern and a short shift pattern by the component interleaver of FIG.
  • FIG. 18B is a diagram illustrating an example of a cyclic shift based on a full shift pattern and a short shift pattern by the component interleaver in FIG.
  • FIG. 19A is a diagram for explaining an example of a cyclic shift by the component interleaver of FIG.
  • FIG. 19B is a diagram for explaining an example of a cyclic shift by the component interleaver of FIG. 20A is a diagram for explaining another example of the cyclic shift by the component interleaver in FIG.
  • FIG. 20B is a diagram for explaining another example of the cyclic shift by the component interleaver in FIG.
  • FIG. 21 is a block diagram illustrating a configuration example of a receiver according to the embodiment of the present disclosure.
  • FIG. 22 is a block diagram illustrating another configuration example of the receiver according to the embodiment of the present disclosure.
  • FIG. 23 is a block diagram illustrating still another configuration example of the receiver according to the embodiment of the present disclosure.
  • FIG. 24 is a block diagram illustrating still another configuration example of the receiver according to the embodiment of the present disclosure.
  • FIG. 1 is a diagram of a transmitter that uses a rotating constellation with a general quasi-cyclic low-density parity check (QC LDPC) code and time-frequency slicing (TFS). It is a block diagram which shows the example of a structure. However, the configuration example of the transmitter in FIG. 1 is simplified to include only the configuration related to the present disclosure.
  • QC LDPC quasi-cyclic low-density parity check
  • TMS time-frequency slicing
  • the transmitter 100 includes a low-density parity check (LDPC) encoder 110, a bit interleaver 120, a PAM (pulse amplitude modulation) mapper 130, a component deinterleaver 140, a constellation rotator 150, and a component interleaver 160.
  • LDPC low-density parity check
  • PAM pulse amplitude modulation
  • the transmitter 100 receives a binary block having a predetermined length including information to be transmitted as an input.
  • the LDPC encoder 110 encodes each information block using a low density parity check code (for example, a pseudo cyclic low density parity check code including a repeat accumulated pseudo cyclic low density parity check code).
  • a low density parity check code for example, a pseudo cyclic low density parity check code including a repeat accumulated pseudo cyclic low density parity check code.
  • the code word obtained by the encoding process (hereinafter referred to as “LDPC block” as appropriate) is supplied to the bit interleaver 120.
  • the bit interleaver 120 performs bit interleaving for rearranging the plurality of bits according to a predetermined bit rearrangement rule for the LDPC block.
  • the LDPC block subjected to bit interleaving is supplied to the PAM mapper 130.
  • the PAM mapper 130 sequentially converts a predetermined number of bits into a real-valued PAM (real-valued pulse amplitude modulation) symbol (hereinafter, “real PAM (real pulse amplitude modulation) symbol”, or It is simply described as “PAM symbol” as appropriate.
  • This predetermined number is denoted as “B”.
  • each PAM symbol takes one value from a discrete set containing 2 B values. Note that how B bits are mapped to PAM symbols is well understood and is not directly related to this disclosure.
  • An aspect related to this disclosure is that each LDPC block is converted into a block of multiple PAM symbols. The two PAM symbols later become complex QAM symbols (complex quadrature amplitude modulation) symbols, and the complex QAM symbols are sometimes called cells. Note that a plurality of cells may be arbitrarily rearranged by a cell interleaver.
  • a plurality of PAM symbols obtained as a result of mapping are supplied to the component deinterleaver 140.
  • the component deinterleaver 140 performs component deinterleaving that uses a PAM symbol as a component and rearranges a plurality of components according to a predetermined component rearrangement rule.
  • a plurality of PAM symbols subjected to component deinterleaving are supplied to the constellation rotator 150.
  • the constellation rotator 150 performs dedicated conversion on a plurality of supplied PAM symbols.
  • Dedicated conversion processing by the constellation rotator 150 is performed by dividing a plurality of PAM symbols into, for example, groups of D PAM symbols supplied continuously, and in each group, D PAM symbols are set to D-dimensional values. It includes a process (rotation process) of multiplying a square vector of D rows and D columns by a dimension vector.
  • D-dimensional vector having D PAM symbols as D-dimensional values is treated as indicating a unique point in the D-dimensional space. If each PAM symbol is made up of B bits, (2 B ) D combinations form a D-dimensional constellation. Thus, matrix multiplication is considered a rotation in D-dimensional space, and thus the term “rotated constellations” is used.
  • D-dimensional constellation block a D-dimensional vector that is multiplied by a square orthogonal matrix
  • D-dimensional constellation block A D-dimensional vector obtained as a result of multiplication of a square orthogonal matrix is appropriately described as “D-dimensional rotation vector” or “D-dimensional rotation constellation block”, and each D-dimensional value of the D-dimensional rotation constellation block is “rotated”. It will be described appropriately as “PAM symbol”.
  • a plurality of rotated PAM symbols obtained as a result of the rotation process are supplied to the component interleaver 160.
  • the component interleaver 160 performs component interleaving in which a plurality of components are rearranged according to a predetermined component rearrangement rule using the rotation PAM symbol as a component.
  • the cell interleaver 170 performs cell interleaving for rearranging a plurality of cells according to a predetermined cell rearrangement rule.
  • Patent Document 3 disclose serially connected component deinterleavers, constellation rotators, component interleavers, and cell interleavers.
  • a plurality of cells subjected to cell interleaving are supplied to the scheduler 180.
  • the scheduler 180 performs processing such as time-frequency slicing (TFS) for arranging a plurality of cells in an effective RF (radio frequency) channel according to a predetermined arrangement rule, and the plurality of cells are modulated by a modulator 190. -1 to 190-n.
  • TFS time-frequency slicing
  • a time interleaver (not shown) and a frequency interleaver may be arranged between the cell interleaver 170 and the modulators 190-1 to 190-n to further spread in time and frequency. .
  • the modulators 190-1 to 190-n perform modulation processing on the complex cells supplied from the scheduler 180 and transmit the modulated cells via the transmission antennas 200-1 to 200-n.
  • the modulation scheme may be orthogonal frequency-division multiplexing (OFDM).
  • LDPC low-density parity check
  • the LDPC code is a linear error correction code that is completely defined by a parity check matrix (PCM), as is well known in the digital communication field.
  • PCM parity check matrix
  • the PCM is a binary sparse matrix that represents a connection between a codeword bit (also referred to as “variable node”) and a parity check (also referred to as “check node”).
  • the PCM columns and rows correspond to variable nodes and check nodes, respectively.
  • the connection between the variable node and the check node is represented by an entry of “1” in the PCM (matrix element value “1”).
  • LDPC code is a quasi-cyclic low-density parity check (QC LDPC) code, and the QC LDPC code has a structure particularly suitable for hardware implementation.
  • QC LDPC codes are used in most standards today.
  • the PCM of the QC LDPC code has a special structure having a plurality of circulant matrices (also referred to as “circulants”).
  • a cyclic matrix is a square matrix in which each row is obtained by cyclically shifting a matrix element by one with respect to the previous row, and may have one or more cyclically shifted diagonal lines (cyclically shifted diagonal). It is.
  • each cyclic matrix is Q rows and Q columns, and Q is called a cyclic factor of the QC LDPC code.
  • Q is called a cyclic factor of the QC LDPC code.
  • matrix elements having a value “1” are represented by black squares
  • matrix elements having a value “0” are represented by white squares.
  • This Q-bit block is referred to as a “cyclic block” or a “pseudo cyclic block” and is referred to as “QB” as appropriate throughout this document.
  • the PCM QC LDPC code shown in FIG. 2 is a special type of QC known as a repeat-accumulate quasi-cyclic low-density parity check (RA QC LDPC) code. It belongs to the LDPC code.
  • the RA QC LDPC code is well known for its ease of encoding and has been adopted in many standards such as second generation DVB standards such as DVB-S2, DVB-T2, and DVB-C2.
  • the right side (parity part) corresponding to the parity bit of PCM has a structure in which the arrangement positions of matrix elements having a value “1” are stepped.
  • the left side of the PCM is a portion (information portion) corresponding to the information bit.
  • bit interleaver 120 in FIG. 1 will be described with reference to FIG. Note that, as a document disclosing a parallel bit interleaver similar to the parallel bit interleaver included in the bit interleaver in FIG. 3, for example (see Patent Document 5).
  • the bit interleaver 120 includes a parallel bit interleaver 121 particularly adapted to the structure of the QC LDPC code.
  • the number of cyclic blocks per codeword is expressed as “N”.
  • N cyclic blocks of the 1QC LDPC codeword are divided into sections including the same number of cyclic blocks.
  • N is a multiple of M described later
  • Q is a multiple of 2.
  • Q 360.
  • One square in FIGS. 5A and 5B corresponds to one bit of the code word.
  • the section interleaver 121-1 performs processing equivalent to the following processing.
  • section permutation described in FIG. 4 and FIGS. 5A and 5B can be applied to the section permutation by the section interleavers 121-2 and 121-3.
  • the parallel bit interleaver in FIG. 3 includes a section interleaver in each of a plurality of sections. Instead, the parallel bit interleaver has a smaller number of section interleavers than the number of sections, and uses the provided section interleaver in time division to perform section permutation separately for multiple sections. You may do it.
  • the arrangement order of the plurality of cyclic blocks in the QC LDPC codeword may be changed according to a predetermined permutation.
  • the permutation is called cyclic block permutation (QB permutation).
  • the arrangement order of the Q bits in the cyclic block may be changed using a predetermined permutation rule.
  • the permutation is called cyclic intra-block permutation (Intra QB permutation), and a normal cyclic shift is used for Intra QB permutation.
  • the shift values are usually different from one another in each cyclic block, but the same shift value may be used in at least some cyclic blocks.
  • FIG. 6 is a block diagram showing a configuration example of a bit interleaver having functions of QB permutation and Intra QB permutation.
  • the bit interleaver 120A includes a section interleaver 121 that executes section permutation, a QB interleaver 123 that executes QB permutation, and an Intra QB interleaver 125 that executes Intra QB permutation. -1 to 125-12.
  • bit interleaver in FIG. 6 includes an Intra QB interleaver in each of a plurality of cyclic blocks. Instead, the bit interleaver has a smaller number of Intra QB interleavers than the number of sections. Intra QB permutation is performed separately for multiple cyclic blocks using the provided Intra QB interleaver in time division. May be executed.
  • QB permutation and Intra QB permutation are important for optimizing communication performance, but are not directly related to the present disclosure.
  • QB permutation and Intra QB permutation can be considered as part of the definition of QC LDPC codes.
  • QB permutation is equivalent to permutation of a row of cyclic blocks in the original PCM (in the case of FIG. 2, one row of cyclic blocks corresponds to 8 matrix elements).
  • the cyclic shift in Intra QB permutation is equivalent to further cyclically shifting the original cyclically shifted diagonal line in PCM by (qmodQ).
  • q is a shift value for circulating Q bits by Intra QB permutation. The same shift value is applied to all diagonals of all cyclic blocks in the same column of PCM.
  • Rotational constellation is an effective tool for improving the robustness of communication systems in transmission lines with deep fading and disappearance.
  • the basic idea of the rotation constellation is to create signal space diversity by transmitting a single piece of binary information simultaneously using a plurality of components.
  • the constellation rotator 150 performs the following processing.
  • D is preferably a power of 2, for example, 2 or 4.
  • the D-row D-column square orthogonal matrix used here is a matrix in which the values of each dimension of the D-dimensional vector are distributed into at least two dimensions of the D-dimensional rotation vector.
  • An example of such an orthogonal matrix is a matrix in which the absolute values of all elements on the main diagonal are equal to the real value a, and the absolute values of all elements not on the main diagonal are equal to the non-zero real value b. Can do.
  • i 1 to D.
  • D rotation PAM symbols (rotation components) of a D-dimensional rotation constellation block are distributed as evenly as possible in the interleaving period, (2)
  • D rotation PAM symbols of the D-dimensional rotation constellation block are mapped to all possible RF channels. It is necessary to guarantee that. When both conditions (1) and (2) cannot be satisfied, it is desirable to guarantee the latter condition (2) at the expense of the former condition (1).
  • the component interleaver 160 performs component interleaving equivalent to the following processing in each of the sections having a one-to-one correspondence with the section of the bit interleaver 120.
  • the component interleaver 160 writes D ⁇ Q rotation components in the D-row / Q-column interleaver matrix in the column direction in the order of output of the rotation PAM symbols of the constellation rotator 150, using the rotation PAM symbols as rotation components. Note that the D rotation components in one column of the interleaver matrix are included in the same one-dimensional rotation constellation block.
  • the component interleaver 160 cyclically shifts each row of the interleaver matrix.
  • the shift value of the first row of the interleaver matrix is set to 0, and the cyclic shift whose shift value is increased by Q / D PAM symbols from the cyclic shift applied to the previous row is applied to each row of the interleaver matrix. .
  • the component interleaver 160 reads the rotation components in the row direction from the interleaver matrix after the cyclic shift, and outputs the rotation components in the read order.
  • the two rotation components output in succession are mapped to one cell having a real component and an imaginary component, respectively, and are sequentially supplied to the cell interleaver 170.
  • the cell interleaver 170 writes (N / M) ⁇ D ⁇ (Q / 2) cells in the row direction into an (N / M) ⁇ D row Q / 2 column interleaver matrix in the input order. Cell interleaving equivalent to reading cells from the matrix in the column direction and outputting the cells in the read order is performed.
  • the component deinterleaver 140 performs component deinterleaving equivalent to the following processing in each of the sections having a one-to-one correspondence with the section of the bit interleaver 120.
  • the component deinterleaver 140 writes the PAM symbols in the order of output of the PAM symbols of the PAM mapper 130 in the column direction into the D-row Q-column interleaver matrix as components.
  • the component deinterleaver 140 cyclically shifts each row of the interleaver matrix.
  • the shift value of the first row of the interleaver matrix is set to 0, and the cyclic shift in which the shift value is reduced by -Q / D PAM symbols from the cyclic shift applied to the previous row is applied to each row of the interleaver matrix.
  • the cyclic shift by the component deinterleaver 140 and the cyclic shift by the component interleaver 160 are exactly opposite.
  • the component deinterleaver 140 reads the components in the column direction from the interleaver matrix after the cyclic shift, and outputs the components in the read order.
  • component deinterleaver 140 or the component interleaver 160 may include an interleaver for each section so as to perform component deinterleaving or component interleaving.
  • component deinterleaver 140 or the component interleaver 160 includes a smaller number of interleavers than the number of sections, and the component deinterleaver or the component interleaver 160 is separately provided for a plurality of sections by using the provided interleaver in time division. Component interleaving may be performed.
  • TFS is an effect for improving the robustness of a communication system in a transmission path with deep fading and loss that effectively utilizes diversity (hereinafter, referred to as “channel diversity” as appropriate) using a plurality of RF channels. Tool.
  • Frequency diversity is a major type of channel diversity. Frequency diversity is due to the fact that fading in a radio channel tends to be frequency selective, and thus the fading correlation between any two RF channels is relatively low. Furthermore, so-called spatial diversity is exploited when transmitters using different RF channels are located at different geographical locations. Thus, channel diversity is due to both frequency diversity and spatial diversity.
  • TFS scheduling (a (time-frequency slicing schedule). Based on the TFS scheduling, the receiver can extract desired data from each RF channel in an appropriate slice period while switching the RF channel between a plurality of RF channels. TFS scheduling (time-frequency allocation) is usually notified to the receiver using dedicated signaling information.
  • Fig. 7 shows an example of TFS scheduling.
  • the number of RF channels is 3, and the number of TFS cycles is 3.
  • nine slices are sequentially arranged in the RF channel while repeating the order of the RF channels RF1, RF2, and RF3. Note that it is required to insert a guard period between two consecutive slices so that the receiver tuner can receive slices while switching between RF channels.
  • N RF the number of RF channels in TFS multiplexing
  • Optimal diversity is achieved when all slices are the same length and each LDPC block has the same number of cells in all slices.
  • FIG. 8 shows an example of slicing of the FEC block.
  • the number of RF channels is 3 and the number of TFS cycles is 3, which corresponds to an example of TFS scheduling in FIG.
  • the slicing process is simple.
  • the scheduler 180 includes a plurality of cells output from the cell interleaver 170 such that consecutively output cells are included in the same slice.
  • a component deinterleaver 140 is disposed between the PAM mapper 130 and the constellation rotator 150. However, since the component deinterleaver 140 is not particularly related to the problem when the above-described unit is applied to TFS, it is omitted in FIG. 9 for simplification of description.
  • FIG. 10 shows the bit arrangement in the bit interleaver in the previous stage of the PAM mapper 130.
  • one square in FIG. 10 corresponds to one bit, and the index b in the square indicates the input order of bits.
  • each column of each section IS1 to IS3 is a bit group that forms the basis of one two-dimensional rotation constellation block.
  • PAM3, PAM4 the two-dimensional vector
  • the component interleaver 160 performs the following processing in each of the sections having a one-to-one correspondence with the sections IS1 to IS3 of the bit interleaver 120.
  • the arrangement of the rotating components in the component interleaver 160 is as shown in FIG. 11A. Note that one square in FIG. 11A and FIG. 11B described later corresponds to one rotation component, and the numbers in the square indicate the input order of the rotation components.
  • the hatched rotation component is later transmitted in the real component of the cell, and the unhatched component is later transmitted in the imaginary component of the cell.
  • the two rotation components output in succession are mapped to one cell having a real component and an imaginary component, respectively, and are sequentially supplied to the cell interleaver 170.
  • Output Note that the cell arrangement at the time of writing in the cell interleaver 170 is as shown in FIG. Note that one square in FIG. 12 corresponds to one cell, and the numbers in the square indicate the input order of the cells.
  • the same hatch is put in two cells in which two rotation components having the same hatching in FIG. 11B are respectively real components. That is, for example, the same hatch as the rotation components 1 and 2 is put in the cells 1 and 7 having the two rotation components 1 and 2 of the two-dimensional rotation constellation block as real components.
  • the real component of cell 1 and the real component of cell 7 corresponding to two rotating PAM symbols (rotating components) of one two-dimensional rotating constellation block are transmitted on the same RF channel RF1. If the RF channel RF1 is affected by deep fading, the two rotation PAM symbols of the two-dimensional rotation constellation block are lost, that is, the entire two-dimensional rotation constellation block is lost.
  • the D rotation PAM symbols of the D-dimensional rotation constellation block are mapped to the same RF channel, and the entire D-dimensional rotation constellation block May be lost.
  • the inventors examined how the rotating PAM symbols of the D-dimensional rotating constellation block can be distributed on as many RF channels as possible.
  • the inventors replaced the components in two consecutive columns in the same row in FIGS. 11A and 11B with one cell having a real component and an imaginary component.
  • the cell arrangement at the time of writing in the component interleaver corresponding to FIG. 11A is as shown in FIG. 14A
  • the cell arrangement after the cyclic shift in the component interleaver corresponding to FIG. 11B is as shown in FIG.
  • the cyclic shift value in the second row of each of the sections IS1 to IS3 is selected from the cyclic shift value 1 cell and 3 cells excluding 1 cell.
  • the cyclic shift value is 1 cell in section IS1, 3 cells in section IS2, and 1 cell in section IS3.
  • the result of TFS in this case is as shown in FIG. 16, and the two rotation components of the two-dimensional rotation constellation block are distributed on different RF channels.
  • the real component of cell 1 and the real component of cell 5 corresponding to the two rotating components of one two-dimensional rotating constellation block are transmitted on RF channel RF1 and RF channel RF2, respectively.
  • the two-dimensional rotating constellation block can be fully decoded by the other RF channels.
  • the inventors have found that the D rotational components of the D-dimensional rotational constellation block can be arranged in as many RF channels as possible by appropriately selecting the cyclic shift value.
  • the cyclic shift value can take a value between 0 and Q-1.
  • the component interleaver 160 performs a cyclic shift using the cyclic shift value selected for each row so that the D rotation PAM symbols of the D-dimensional rotation block are distributed as evenly as possible to the FEC block. is there.
  • the cyclic shift value is the cell granularity, ie a multiple of 2.
  • FIG. 17 is a block diagram illustrating a configuration example of the transmitter according to the embodiment of the present disclosure.
  • FIG. 17 has a configuration in which the component deinterleaver 140 of the conventional transmitter 100 of FIG. 1 is replaced with a component deinterleaver 140A, and the component interleaver 160 and the cell interleaver 170 are replaced with a component interleaver 160A. is doing.
  • the same reference numerals are given to components that perform substantially the same functions or operations as the components of the transmitter 100 in FIG. 1, and the description thereof can be applied here. Omitted.
  • the number of cyclic blocks N of one LDPC block is a multiple of the number of cyclic blocks M included in one section
  • D is a power of 2 (for example, 2, 4)
  • M B ⁇ It is assumed that it is D.
  • the component interleaver 160A rotates the rotated PAM symbols in the input order of the rotated PAM symbols from the constellation rotator 150 in each section having a one-to-one correspondence with the (N / M) sections of the bit interleaver 120.
  • D ⁇ Q rotation components are written in a column direction in an interleaver matrix of D rows and Q columns.
  • the component interleaver 160A sets two adjacent real value rotation components (rotation PAM symbols) in the same row of the D-row Q-column interleaver matrix as a real component and an imaginary component, respectively.
  • An interleaver matrix having one cell and a real-valued rotation component as an element, and an D-row (Q / 2) column interleaver matrix having a complex value component (cell) as an element hereinafter referred to as “complex interleaver”).
  • Matrix matrix having one cell and a real-valued rotation component as an element
  • the component interleaver 160A arranges N / M D rows (Q / 2) columns of complex interleaver matrices in the column direction (next to the last row of a certain complex interleaver matrix, another complex interleaver matrix). Arrange so that the first row of the matrix of In this way, N / M D-row (Q / 2) column complex interleaver matrices are combined to form a (N / M) ⁇ D-row (Q / 2) column complex interleaver matrix (hereinafter, It is described as “combined complex interleaver matrix”).
  • the component interleaver 160A performs a cyclic shift on each row of the combined complex interleaver matrix.
  • the cyclic shift performed by the component interleaver 160A will be described in detail later.
  • the component interleaver 160A reads cells in the column direction from the combined complex interleaver matrix after the cyclic shift, and outputs them in the order of reading.
  • the scheduler 180 divides output from the component interleaver 160A to (N / M) ⁇ D ⁇ (Q / 2) number of cells N RF ⁇ N C slices. Then, the scheduler 180, N RF pieces of RF channels RF1, RF2, RF3, while repeating the order of ..., will be placed RF channels N RF ⁇ N C slices in order.
  • N C the number of TFS cycles N C is the number of changes between a set of N RF RF channels when one codeword is transmitted.
  • the component deinterleaver 140A performs the following processing in each of the sections having a one-to-one correspondence with the (N / M) sections of the bit interleaver 120.
  • the component deinterleaver 140A writes P ⁇ M components in the D-row / Q-column interleaver matrix in the column direction in the order of input of the PAM symbols from the PAM mapper 130, using the PAM symbols as components.
  • the component deinterleaver 140A has, for each row, the shift value in units of cells that the component interleaver 160A uses for the cyclic shift for the row ( -1)
  • a cyclic shift is performed in which a value obtained by multiplying ⁇ 2 is a shift value in PAM symbol units.
  • a real value D row Q column interleaver matrix is defined as a complex value. It is equivalent to the next cyclic shift when considered as an interleaver matrix of D rows and Q / 2 columns.
  • the component deinterleaver 140A is (-1) for each row with respect to the shift value that the component interleaver 160A uses for the cyclic shift for that row.
  • a cyclic shift is performed in which a value obtained by multiplying is shifted by a cell unit.
  • the component deinterleaver 140A reads the components in the column direction from the interleaver matrix of D rows and Q columns after the cyclic shift, and outputs them in the order of reading.
  • the cyclic shift performed by the component interleaver 160A in the combined complex interleaver matrix will be described.
  • the shift value of the cyclic shift is referred to using a complex QAM symbol (complex value cell) instead of a real-valued PAM symbol.
  • the function floor (x) is a function that returns a maximum integer equal to or less than x.
  • the set of all possible cyclic shift values is ⁇ 0, W, 2 ⁇ W,..., (Max ⁇ D, (N RF ⁇ N C ) ⁇ ⁇ 1) ⁇ W ⁇ .
  • the column width in the combined complex interleaver matrix of all slices other than the last slice is floor ⁇ Q / (N RF ⁇ N C ) / 2 ⁇ cells.
  • the column width in the combined complex interleaver matrix of the last slice is [Q / 2 ⁇ (N RF ⁇ N C ⁇ 2) ⁇ floor ⁇ Q / (N RF ⁇ N C ) / 2 ⁇ ] / 2 cells. is there. Note that this description, N RF ⁇ N C is available even if the divisor of Q / 2.
  • cyclic shift value actually used by the component interleaver 160A a set of all possible cyclic shift values ⁇ 0, W, 2 ⁇ W,..., (Max ⁇ D, (N RF ⁇ N C ) ⁇ -1) ⁇ W ⁇ how to choose is described.
  • the component interleaver 160A performs a cyclic shift on each of the D rows using a multiplication value (unit cell) obtained by multiplying the value of the coefficient of W applied to the row and W as a cyclic shift value.
  • the D-dimensional rotation constellation block is transmitted using two RF channels.
  • N RF ⁇ D if the number of integers with different values obtained by k mod N RF is D, the D-dimensional rotation constellation block is transmitted using D RF channels.
  • N RF ⁇ D and N RF ⁇ N C ⁇ D when the number of different integer values obtained by k mod N RF is N RF , the number of D-dimensional rotation constellation blocks is N RF . It is transmitted using the RF channel.
  • the greater the number of different values obtained by K mod N RF the more RF channels will transmit a D-dimensional rotation constellation block.
  • a D-dimensional rotation constellation When N RF ⁇ D or N RF ⁇ D and N RF ⁇ N C ⁇ D, and the number of different integer values obtained by k mod D is D, a D-dimensional rotation constellation The block will be transmitted using D RF channels. The greater the number of different values obtained by k mod D, the more RF channels will be transmitted in the D-dimensional rotation constellation block.
  • the D k values of the section use set selected so that the number of the different integer values is maximized, and the number of the same integer values obtained by k mod N RF and k mod D are as equal as possible. You may choose to be.
  • the D rotational components of the D-dimensional rotational constellation block are distributed as evenly as possible to the N RF RF channels.
  • L, M, and N are different integers of 1 or more.
  • the following W coefficient k selection method may be added.
  • the set ⁇ 0, 1, 2,..., (Max ⁇ D, (N RF ⁇ N C ) ⁇ ⁇ 1) ⁇ is selected at least once as the coefficient k of W To be.
  • the maximum effect can be obtained by separating the D components of the D-dimensional rotation constellation block as evenly as possible by frequency and time.
  • the short shift pattern is obtained by changing the full shift pattern so that the dispersion of the D rotation components of the D-dimensional rotation constellation block in time becomes small.
  • the cyclic shift value for the first row of each section is 0, and the cyclic shift value of the other rows is 1 to max ⁇ D, (N RF ⁇ N C ) ⁇ . Values of -1 are arranged in order.
  • the component interleaver 160A repeatedly uses the value k in the pattern excluding ⁇ 0 ⁇ of the full shift pattern in order from the first in each row except the first row of each section of the entire combined complex interleaver matrix. Cyclic shift of shift value k ⁇ W cell is performed. That is, when viewed as a matrix obtained by removing the first row of each section from the entire combined complex interleaver matrix, ⁇ 0 ⁇ from the full shift pattern is sequentially applied to each row of the removed matrix from the first row. It is used repeatedly from the first value in the excluded pattern.
  • the component interleaver 160A performs a cyclic shift based on 0, 1, 2, 3 from the first row of the four rows of the first section. Subsequently, a cyclic shift based on 0, 1, 2, and 3 is performed on the four rows of the second section from the first row. Thereafter, the same process is repeated.
  • N RF 3
  • N C 2
  • a full shift pattern it is as follows.
  • the component interleaver 160A performs a cyclic shift based on 0, 1, 2, 3 from the first row of the four rows of the first section. Subsequently, a cyclic shift based on 0, 4, 5, and 1 is performed on the four rows in the second section from the first row. Subsequently, cyclic shift using 0, 2, 3, 4 is performed on the 4th row of the third section from the first row. Subsequently, a cyclic shift using 0, 5, 1, 2 is performed on the four rows of the fourth section from the first row. Subsequently, cyclic shift using 0, 3, 4, and 5 from the first row is performed on the four rows of the fifth section. Thereafter, the same process is repeated.
  • the component interleaver 160A repeatedly assigns each row of the combined complex interleaver matrix from the top row using the short shift pattern repeatedly.
  • W floor (Q / max ⁇ D, (N RF ⁇ N C ) ⁇ / 2)
  • the average value of the shift values in the full shift pattern and the short shift pattern are both 4 and the same.
  • the dispersion of shift values in the full shift pattern and the short shift pattern is 6.667 and 2, respectively, and the dispersion in the short shift pattern is smaller than the dispersion in the full shift pattern.
  • FIGS. 19A and 20A show the combined complex interleaver matrix before the cyclic shift
  • FIGS. 19B and 20B show the combined complex interleaver matrix after the cyclic shift.
  • FIGS. 19A and 19B and FIGS. 20A and 20B only the cells in the first column before applying the cyclic shift of sections IS1 to IS4 are indicated by squares.
  • Q / 2 is a multiple of D.
  • the component interleaver 160A selects 0, 1, 2, and 3 for each of the four rows of each section as the k value of the cyclic shift value k ⁇ W, and selects the selected k.
  • the cyclic shift is performed by the cyclic shift value k ⁇ W based on the value of. As a result, those shown in FIGS. 19A to 19B are obtained.
  • the component interleaver 160A selects 0, 1, 2, 3 for each of the four rows of the first section as the value of k of the cyclic shift value k ⁇ W, Select 0, 4, 5, 1 for each of the 4th row of the second section, and select 0, 2, 3, 4 for each of the 4th row of the third section. Choose 0, 5, 1, 2 for each of the four lines in the section.
  • the component interleaver 160A performs a cyclic shift by the cyclic shift value k ⁇ W based on the selected value of k. As a result, the configuration shown in FIGS. 20A to 20B is obtained.
  • the scheduler 180 divides the output is a cell component interleaver 160A, the N RF ⁇ N C slices consisting of cells each are continuously outputted. Then, the scheduler 180 uses repeatedly the N RF number of RF channels in sequence, it will be assigned to RF channel N RF ⁇ N C slices in order.
  • All the slices except the last slice are composed of cells of floor ⁇ Q / (N RF ⁇ N C ) / 2 ⁇ columns of the combined complex interleaver matrix.
  • the last slice is composed of [Q / 2 ⁇ (N RF ⁇ N C ⁇ 2) ⁇ floor ⁇ Q / (N RF ⁇ N C ) / 2 ⁇ ] / 2 columns of cells. Note that this description is available both when Q / 2 is not the case and a multiple of a multiple of N RF ⁇ N C.
  • FIG. 21 is a block diagram illustrating a configuration example of a receiver according to the embodiment of the present disclosure.
  • the receiver 500 reflects the function of the transmitter 100A of FIG. 17, and includes a receiving antenna 510, an RF front end 520, a component deinterleaver 530, a rotation constellation demapper 540, a component interleaver 550, a bit deinterleaver 560, And an LDPC decoder 570.
  • the RF front end 520 extracts (N / M) ⁇ D ⁇ (Q / 2) complex symbols (cells) from the N RF RF channels in accordance with the TFS scheduling information and outputs them.
  • the component deinterleaver 530 is equivalent to the following process for returning the arrangement of (N / M) ⁇ D ⁇ (Q / 2) cells before the arrangement by the component interleaver 160A of the transmitter 100A.
  • the processing based on the component deinterleaver 530 uses a rearrangement rule opposite to the rearrangement rule by the component interleaver 160A.
  • the component deinterleaver 530 combines (N / M) ⁇ D ⁇ (Q / 2) cells of (N / M) ⁇ D rows (Q / 2) columns in the input order from the RF front end 520. Write to the interleaver matrix in the column direction.
  • the component deinterleaver 530 performs a cyclic shift exactly opposite to the cyclic shift performed by the component interleaver 160A of the transmitter 100A for each row of the combined complex interleaver matrix (used by the component interleaver 160A).
  • the cyclic shift value is A
  • the cyclic shift value used by the component deinterleaver 530 is -A).
  • the component deinterleaver 530 converts the combined complex interleaver matrix of (N / M) ⁇ D rows (Q / 2) columns after the cyclic shift into (N / M) D rows (Q / 2) columns.
  • Divide into complex interleaver matrices That is, (N / M) ⁇ D ⁇ (Q / 2) cells, each having a one-to-one correspondence with the section of the bit interleaver 120 of the transmitter 100A, are (N / M) cells.
  • the Lever matrix is converted to a real interleaver matrix with D rows and Q columns.
  • the component deinterleaver 530 reads the rotation components from the real interleaver matrix of D rows and Q columns in the column direction, and outputs them in the read order.
  • the rotation constellation demapper 540 groups consecutive D components input from the component deinterleaver 530, sequentially demaps them, extracts (soft) bits, and outputs them to the component interleaver 550. .
  • the rotational constellation demapper 540 performs constellation derotator and QAM demapping in one block.
  • the component interleaver 550 is equivalent to the following process for returning the sequence of (N / M) ⁇ D ⁇ Q B (soft) bits before the rearrangement by the component deinterleaver 140A of the transmitter 100A.
  • Process the processing based on the component interleaver 550 uses a rearrangement rule opposite to the rearrangement rule by the component deinterleaver 140A.
  • the B (soft) bit corresponds to a component of the component deinterleaver 140A, and in the following, a group of B (soft) bits is described as “(soft) bit group”.
  • the component interleaver 550 sets Q ⁇ D (soft) bit groups to D in the order of input from the rotation constellation demapper 540 in each of the sections having a one-to-one correspondence with the section of the component deinterleaver 530. Write to the interleaver matrix of row Q column in the column direction. Then, the component interleaver 550 performs a cyclic shift exactly opposite to the cyclic shift performed by the component deinterleaver 140A of the transmitter 100A (if the cyclic shift value used by the component deinterleaver 140A is A, the component interleaver 550). The cyclic shift value used by 550 is -A). Then, the component interleaver 550 reads (soft) bit groups in the column direction from the interleaver matrix of D rows and Q columns after the cyclic shift, and outputs them in the order of reading.
  • the bit deinterleaver 560 is arranged in the column direction into the bit interleaver matrix of M rows and Q columns in the order of input from the component interleaver 550. Write, read (soft) bits from the interleaver matrix in the row direction, and output them in the read order.
  • the transmitter 100A when a function for executing the above-described QB permutation and / or intra QB permutation is added, intra deblintering is performed on the bit deinterleaver 560 after deinterleaving for the above (soft) bits. What is necessary is just to add the function which performs the interleaving of the rule contrary to QB permutation and / or QB permutation.
  • the LDPC decoder 570 decodes the deinterleaved N ⁇ Q (soft) bits. Note that the decoding process by the LDPC decoder 570 is based on the encoding process performed by the LDPC encoder 110 of the transmitter 100A.
  • the cyclic shift by the component interleaver 550 can be incorporated into a cyclic shift related to intra QB permutation executed by the bit deinterleaver 560. That is, it can be incorporated into the definition of the LDPC code. Therefore, the component interleaver 550 need not be implemented in hardware.
  • receiver 500A using iterative decoding will be described with reference to FIG.
  • processing blocks that perform substantially the same processing as in FIG.
  • a bit interleaver and a bit deinterleaver corresponding to the bit interleaver 120 are not included because they are not necessary for hardware.
  • the receiver 500A includes a component deinterleaver 530, a rotation constellation demapper 540, a component interleaver 550, an adder 610, an LDPC decoder 570, a subtractor 620, and a component deinterleaver 630. Since the basic principle of iterative decoding is well known in the field of digital communication, only a brief description will be given here.
  • the rotational constellation demapper 540 does not receive a priori information (a-priori information), performs demapping of the cell (without the help of prior information), and obtains the software obtained by the demapping.
  • Output bits (a measure of the posterior probability of bits, typically expressed as a log-likelihood ratio).
  • the component interleaver 550 performs interleaving on the output of the rotational constellation demapper 540.
  • Adder 610 adds 0 to the output of component interleaver 550, and LDPC decoder 570 performs LDPC decoding on the output of adder 610.
  • the subtracter 620 calculates external information (extrinsic information) by subtracting the output of the LDPC decoder 570 from the output of the adder 610, and uses the external information as a priori information as the component deinterleaver 630. To supply.
  • the component deinterleaver 630 deinterleaves the output of the subtractor 620 and outputs the deinterleaved prior information to the rotation constellation demapper 540.
  • Rotational constellation demapper 540 performs demapping using cells and prior information, and outputs soft bits obtained by demapping.
  • the component interleaver 550 performs interleaving on the output of the rotational constellation demapper 540.
  • Adder 610 adds the output of component interleaver 550 and the output of subtractor 620, and LDPC decoder 570 performs LDPC decoding on the output of adder 610.
  • the component deinterleaver 630 outputs Q ⁇ D pieces of external information in a D-row / Q-column interleaver matrix in the input order of the subtractor 620 in each of the sections having a one-to-one correspondence with the section of the component interleaver 550. Write in the column direction. Then, the component deinterleaver 630 performs a cyclic shift exactly opposite to the cyclic shift performed by the component interleaver 550 (when the cyclic shift value used by the component interleaver 550 is A, the cyclic used by the component deinterleaver 630). The shift value is -A). Then, the component deinterleaver 630 reads external information in the column direction from the interleaver matrix of D rows and Q columns after the cyclic shift, and outputs the information in the order of reading.
  • the component interleaver 550 and the component deinterleaver 630 are part of an iterative decoding loop. This makes it much easier to implement an iterative decoding decoder if they are implemented using cyclic shifts.
  • the cyclic shift performed by these can be incorporated into the definition of the LDPC code used by the LDPC decoder 570 together with the cyclic shift of the bit deinterleaver. Therefore, as shown in FIG. 23, the structure of the receiver 500B is made such that the component interleaver 550 and the component deinterleaver 630 are removed from between the rotating constellation demapper 540 and the adder 610 from the receiver 500A. be able to.
  • the component deinterleaver 530 replaces the D row and Q column of each section having a real value as a component with the D row Q / 2 column having two consecutive components in the same row as one cell. Does the following: The component deinterleaver 530A reads Q / 2 cells for one row of the matrix of D rows and Q / 2 columns from each cell memory 710 in each section, performs cyclic shift, and writes back to the same location, that is, the same address after the cyclic shift. . There is no additional memory, and the cyclic shift is performed in units of rows instead of the entire FEC block, so the latency is very small.
  • N is a multiple of M, but N is not necessarily a multiple of M. Not necessarily.
  • N is not a multiple of M, do the following: The following description is applicable when N is a multiple of M.
  • the following processing is performed on the sending side.
  • N-rem (N, M) cyclic blocks are removed from N cyclic blocks. Then, N-rem (N, M) cyclic blocks are divided into floor (N / M) sections each including M cyclic blocks. However, the number of cyclic blocks to be excluded is 0 or more and M ⁇ 1 or less.
  • the rem (N, M) cyclic blocks to be removed are selected from, for example, a parity part having low importance.
  • bit interleaver 120, the component deinterleaver 140A, the constellation rotator 150, and the component interleaver 160A correspond to each of the floor (N / M) sections ⁇ investigation by the inventors and then the inventors.
  • the process described in the section “Knowledge obtained” and ⁇ embodiment >> is performed.
  • bit interleaver 120 may or may not rearrange the bits for rem (N, M) cyclic blocks.
  • the component deinterleaver 140A may or may not rearrange the components.
  • the constellation rotator 150 may or may not be rotated.
  • the component interleaver 160A is located below the bottom row of the combined complex interleaver matrix of floor (N / M) ⁇ D rows Q / 2 columns created from floor (N / M) complex interleaver matrices. One or a plurality of rows are newly provided (the position of the newly provided row is not particularly limited).
  • the component interleaver 160A may or may not perform the cyclic shift for the newly added portion.
  • the following processing is performed on the receiving side.
  • the component deinterleaver 530 writes the cells in the column direction in the combined complex interleaver matrix having the same size as the updated combined complex interleaver matrix on the transmission side in the input order from the RF front end 520. Then, the cyclic shift processing described in the ⁇ embodiment >> is performed in the portion corresponding to the floor (N / M) sections on the transmission side of the combined complex interleaver matrix. In a portion corresponding to rem (N, M) cyclic blocks, no cyclic shift is performed when no cyclic shift is performed on the transmission side, and a reverse cyclic shift is performed when a cyclic shift is performed. .
  • the combined complex interleaver matrix after the cyclic shift is converted into a complex interleaver matrix of a section corresponding to each of the floor (N / M) sections on the transmission side and a matrix corresponding to rem (N, M) cyclic blocks. Divide. Then, the component deinterleaver 530 performs the reading process described in the ⁇ embodiment >> on the floor (N / M) sections, and the matrix corresponding to the rem (N, M) cyclic blocks. Cell read processing is performed so that the input is performed before the input of the component interleaver 160A on the transmission side.
  • the rotation constellation demapper 540, the component interleaver 550, and the bit deinterleaver 560 correspond to each of the sections having a one-to-one correspondence with the floor (N / M) sections on the transmission side.
  • the processing described in the embodiment >> is performed.
  • the rotation constellation demapper 540 performs demapping considering rotation when rotation processing is performed on the transmission side. If not, demapping is performed without considering rotation.
  • the component interleaver 550 does not perform rearrangement when component rearrangement is not performed on the transmission side, and performs reverse rearrangement when rearrangement is performed.
  • the bit deinterleaver 560 does not perform the rearrangement when the bit rearrangement is not performed on the transmission side, and performs the reverse rearrangement when the rearrangement is performed.
  • the component deinterleaver 630 performs the processing described in the “embodiment” for each of the sections having a one-to-one correspondence with the floor (N / M) sections on the transmission side.
  • the component deinterleaver 630 does not perform the reordering in the part corresponding to the rem (N, M) cyclic blocks when the component interleaver 550 does not perform the component reordering. If so, reverse sorting is performed.
  • the component deinterleaver 530 performs the processing described in the ⁇ embodiment >> for each of the sections having a one-to-one correspondence with the floor (N / M) sections on the transmission side.
  • the component deinterleaver 530 does not perform reordering in the portion corresponding to the rem (N, M) cyclic blocks when the component is not reordered on the transmitting side. If so, reverse sorting is performed.
  • Tables 3 and 4 show the number of sections and the number of cyclic blocks to be excluded for 16k LDPC codewords and 64k LDPC codewords normally used in DVB-T2 and DVB-NGH.
  • the modulation multi-level numbers of all PAM symbols may be the same, or only a part of all PAM symbols may have the same modulation multi-level number (PAM symbols having different modulation multi-level numbers are created. May be.
  • D all-dimensional PAM symbols of the D-dimensional vector are formed from B bits, for example, M is B ⁇ D as described above.
  • the embodiment may relate to implementation using hardware and software.
  • the above-described embodiments may be implemented or executed using a computing device (processor).
  • the computing device or processor is, for example, a main processor / general processor (DSP), a digital signal processor (DSP), an ASIC (application specific integrated circuit), an FPGA (field programmable gate array), other programmable logic devices, etc. It may be.
  • the above embodiments may be executed or realized by combining these devices.
  • the embodiment may be realized by a mechanism of a software module executed by a processor or directly by hardware.
  • a combination of software modules and hardware implementation is also possible.
  • the software modules may be stored on various types of computer readable storage media, such as RAM, EPROM, EEPROM, flash memory, registers, hard disk, CD-ROM, DVD, etc.
  • the first transmission method is A transmission method of transmitting one code block in a plurality of slices using N RF (integer greater than or equal to 2) frequency channels and N C (integer greater than or equal to 1) cycles,
  • N RF integer greater than or equal to 2
  • N C integer greater than or equal to 1
  • a data block is encoded into the code block using a pseudo cyclic low density parity check code, and the encoded block includes N cyclic blocks, each of the N cyclic blocks includes Q bits, and the N blocks.
  • the cyclic blocks are divided into floor (N / M) sections each consisting of M cyclic blocks and rem ⁇ N, M ⁇ cyclic blocks, For each said section, generate a D-dimensional constellation block consisting of D components, each of which is a real value, from the Q ⁇ M bits of the section; From each of the D-dimensional constellation blocks of each of the sections, a D-dimensional rotation constellation block consisting of D rotation components, each of which is a real value, using an orthogonal matrix of D rows and D columns, Mapping each rotational component of each of the D-dimensional rotational constellation blocks of each of the sections to one frequency channel of the N RF frequency channels; The transmission method, The mapping of each of the rotating components to the frequency channel is In each section, D ⁇ Q rotation components are written in a D-row / Q-column real interleaver matrix in the column direction, and each D-row / Q-column real interleaver matrix is rotated in two consecutive columns in the same row.
  • D rotation components of the D-dimensional rotation constellation block can be transmitted by two or more frequency channels, and reception performance can be improved.
  • the second transmission method is the first transmission method,
  • D is 2
  • the two rotation components of the two-dimensional rotation constellation block can be transmitted by different frequency channels, and the reception performance can be further improved.
  • the third transmission method is the first transmission method,
  • D is 4 and D is N RF or less
  • L is an integer.
  • the four rotation components of the four-dimensional rotation constellation block can be transmitted by different frequency channels, and the reception performance can be further improved.
  • the first receiving method is: A reception method of receiving one code block divided into a plurality of slices using N RF (integer greater than or equal to 2) frequency channels and N C (integer greater than or equal to 1) cycles, Receiving a plurality of cells from the N RF (integer greater than or equal to 2) frequency channels according to time-frequency slicing schedule information; 2. Mapping real and imaginary components of the plurality of cells to D real-valued rotation components of a plurality of D-dimensional rotation constellation blocks based on the rules for mapping real-value rotation components to frequency channels of claim 1. And The plurality of D-dimensional rotation constellation blocks are decoded using a pseudo cyclic low density parity check code.
  • D rotational components of the D-dimensional rotational constellation block can be received by two or more frequency channels, and the reception performance can be improved.
  • the first transmitter is A transmitter for transmitting one code block in a plurality of slices using N RF (integer greater than or equal to 2) frequency channels and N C (integer greater than or equal to 1) cycles,
  • N RF integer greater than or equal to 2
  • N C integer greater than or equal to 1
  • a data block is encoded into the code block using a pseudo cyclic low density parity check code, and the encoded block includes N cyclic blocks, each of the N cyclic blocks includes Q bits, and the N blocks.
  • the cyclic blocks are divided into floor (N / M) sections each consisting of M cyclic blocks and rem ⁇ N, M ⁇ cyclic blocks, For each said section, generate a D-dimensional constellation block consisting of D components, each of which is a real value, from the Q ⁇ M bits of the section; From each of the D-dimensional constellation blocks of each of the sections, a D-dimensional rotation constellation block consisting of D rotation components, each of which is a real value, using an orthogonal matrix of D rows and D columns, Mapping each rotational component of each of the D-dimensional rotational constellation blocks of each of the sections to one frequency channel of the N RF frequency channels; A transmitter, The mapping of each of the rotating components to the frequency channel is In each section, D ⁇ Q rotation components are written in a D-row / Q-column real interleaver matrix in the column direction, and each D-row / Q-column real interleaver matrix is rotated in two consecutive columns in the same row.
  • D rotation components of the D-dimensional rotation constellation block can be transmitted by two or more frequency channels, and reception performance can be improved.
  • the first receiver A receiver for receiving one code block divided into a plurality of slices using N RF (integer greater than or equal to 2) frequency channels and N C (integer greater than or equal to 1) cycles, Receiving a plurality of cells from the N RF (integer greater than or equal to 2) frequency channels according to time-frequency slicing schedule information; 2. Mapping real and imaginary components of the plurality of cells to D real-valued rotation components of a plurality of D-dimensional rotation constellation blocks based on the rules for mapping real-value rotation components to frequency channels of claim 1. And The plurality of D-dimensional rotation constellation blocks are decoded using a pseudo cyclic low density parity check code.
  • D rotational components of the D-dimensional rotational constellation block can be received by two or more frequency channels, and the reception performance can be improved.
  • the present disclosure can be used for a communication system that uses a rotating constellation and a plurality of frequency channels together with a pseudo cyclic low density parity check code.

Abstract

　本開示の一態様に係る送信方法は、各セクションの複数の回転コンポーネントを夫々が２つの回転コンポーネントを実数コンポーネント及び虚数コンポーネントとするセルに置き換えたインターリーバ行列の各行に対して、当該行に割り当てられた巡回シフト値ｋ×ｆｌｏｏｒ（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セルを用いた巡回シフトを適用し、巡回シフトは結合複素インターリーバ行列の１つのセクション部分の少なくとも２つの行ではｋ　ｍｏｄ　ＮＲＦの値が異なる。

Description

送信方法、送信機、受信方法、及び受信機
　本開示は、デジタル通信分野の技術に関し、特に、疑似巡回低密度パリティ検査（quasi-cyclic low-density parity check：ＱＣ　ＬＤＰＣ）符号とともに回転コンステレーション及び複数の周波数チャネルを用いる通信システムの技術に関する。
　近年、回転コンステレーションを用いるとともに複数の周波数チャネルを切り替えながらデータの送受信を行う通信システムがある（例えば、特許文献１参照）。
　このような通信システムにおける送信機は、例えば、疑似巡回低密度パリティ検査（quasi-cyclic low-density parity check：ＱＣ　ＬＤＰＣ）符号に基づく符号語を複数のコンポーネントに変換する。そして、Ｄ個のコンポーネントをグループとし、各グループにおいてＤ個のコンポーネントを各次元の値とするＤ次元ベクトル（Ｄ次元コンステレーションブロック）をＤ行Ｄ列の正方直交行列に乗算する（回転処理）。
　そして、送信機は、チャネルダイバーシティを得るために、各回転が施されたＤ次元ベクトル（各Ｄ次元回転コンステレーションブロック）のＤ個の回転コンポーネントを複数の周波数チャネルに割り当てる。
欧州特許出願公開第２６１８５３２号明細書 欧州特許出願公開第２２８８０４８号明細書 欧州特許出願公開第２６９０８１３号明細書 欧州特許出願公開第２６９０７９１号明細書 欧州特許出願公開第２５２５４９７号明細書
　本開示の一態様に係る送信方法は、ＮＲＦ（２以上の整数）個の周波数チャネル及びＮＣ（１以上の整数）個のサイクルを用いて１つの符号ブロックを複数のスライスに分けて送信する送信方法であって、疑似巡回低密度パリティ検査符号を用いてデータブロックを前記符号ブロックに符号化し、当該符号化ブロックはＮ個の巡回ブロックからなり、当該Ｎ個の巡回ブロックの夫々はＱビットからなり、前記Ｎ個の巡回ブロックは、夫々がＭ個の巡回ブロックからなるｆｌｏｏｒ（Ｎ／Ｍ）個のセクションとｒｅｍ｛Ｎ，Ｍ｝個の巡回ブロックとに分かられ、各前記セクションにおいて、当該セクションのＱ×Ｍ個のビットから夫々が実数値であるＤ個のコンポーネントからなるＤ次元コンステレーションブロックを生成し、各前記セクションのＤ次元コンステレーションブロックの夫々から、Ｄ行Ｄ列の直交行列を用いて夫々が実数値であるＤ個の回転コンポーネントからなるＤ次元回転コンステレーションブロックを生成し、各前記セクションの夫々の各前記Ｄ次元回転コンステレーションブロックの各前記回転コンポーネントを前記ＮＲＦ個の周波数チャネルの１つの周波数チャネルにマッピングする、送信方法であり、各前記回転コンポーネントの前記周波数チャネルへのマッピングは、各前記セクションにおいて、Ｄ×Ｑ個の前記回転コンポーネントをＤ行Ｑ列の実数インターリーバ行列に列方向に書き込み、各前記Ｄ行Ｑ列の実数インターリーバ行列を同じ行の連続する２列の回転コンポーネントを１つの複素値であるセルに置き換えたＤ行（Ｑ／２）列の複素インターリーバ行列に変換し、各前記セクションの前記Ｄ行（Ｑ／２）列の複素インターリーバ行列を並べることによって、｛ｆｌｏｏｒ（Ｎ／Ｍ）｝×Ｄ行（Ｑ／２）列の結合複素インターリーバ行列に結合し、前記結合複素インターリーバ行列の各行に対して、当該行に割り当てられた巡回シフト値ｋ×ｆｌｏｏｒ（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セルを用いた巡回シフトを適用し、巡回シフト後の前記結合複素値インターリーバ行列の連続するＱ／２とＮＲＦ×ＮＣとで定まる列数分のセルを前記ＮＲＦ個の周波数チャネルを順番に繰り返しながら前記周波数チャネルにマッピングする、ことと等価な処理を実行することによって行われ、前記巡回シフトは、各前記セクションでは、０以上ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１以下の値から予め定められた２以上のｋの値が少なくとも１回を用いるように行われる。
図１は、一般的な疑似巡回低密度パリティ検査符号及び時間－周波数スライシングとともに回転コンステレーションを用いる送信機の一構成例を示すブロック図である。 図２は、疑似巡回低密度パリティ検査符号のパリティ検査行列の一例を示す図である。 図３は、図１のビットインターリーバの一構成例を示すブロック図である。 図４は、図３のセクションインターリーバによるセクションパーミュテーションの一例を示す図である。 図５Ａは、符号語の複数ビットのインターリーバ行列への書き込み処理の一例を示す図である。 図５Ｂは、はインターリーバ行列からの符号語の複数ビットの読み出し処理の一例を示す図である。 図６は、図１のビットインターリーバの他の構成例を示すブロック図である。 図７は、時間－周波数スライシングの一例を示す図である。 図８は、１符号語のスライシングの一例を示す図である。 図９は、図１の送信機の構成の一部を示すブロック図である。 図１０は、図９のＰＡＭマッパの前段のビットインターリーバにおけるビット配置を示す図である。 図１１Ａは、は図９のコンポーネントインターリーバにおける書き込み時のコンポーネント配置を示す図である。 図１１Ｂは、は図９のコンポーネントインターリーバにおける巡回シフト後のコンポーネント配置を示す図である。 図１２は、図９のセルインターリーバの書き込み時のセル配置を示す図である。 図１３は、図１２のセル配置に対する、２周波数チャネルで２ＴＦＳサイクルの時間－周波数スライシングの様子を示す図である。 図１４Ａは、は図１１Ａに対応する２つのコンポーネントを１つのセルに置き換えたコンポーネントインターリーバにおける書き込み時のセル配置を示す図である。 図１４Ｂは、は図１１Ｂに対応する２つのコンポーネントを１つのセルに置き換えたコンポーネントインターリーバにおける巡回シフト後のセル配置を示す図である。 図１５は、図１４Ａに対する巡回シフト後のセル配置の他の例を示す図である。 図１６は、図１５のセル配置に対する、２周波数チャネルで２ＴＦＳサイクルの時間－周波数スライシングの様子を示す図である。 図１７は、本開示の実施の形態に係る送信機の一構成例を示すブロック図である。 図１８Ａは、図１７のコンポーネントインターリーバによるフルシフトパターン及びショートシフトパターンに基づく巡回シフトの一例を示す図である。 図１８Ｂは、図１７のコンポーネントインターリーバによるフルシフトパターン及びショートシフトパターンに基づく巡回シフトの一例を示す図である。 図１９Ａは、図１７のコンポーネントインターリーバによる巡回シフトの一例を説明するための図である。 図１９Ｂは、図１７のコンポーネントインターリーバによる巡回シフトの一例を説明するための図である。 図２０Ａは、図１７のコンポーネントインターリーバによる巡回シフトの他の例を説明するための図である。 図２０Ｂは、図１７のコンポーネントインターリーバによる巡回シフトの他の例を説明するための図である。 図２１は、本開示の実施の形態に係る受信機の一構成例を示すブロック図である。 図２２は、本開示の実施の形態に係る受信機の他の構成例を示すブロック図である。 図２３は、本開示の実施の形態に係る受信機の更に他の構成例を示すブロック図である。 図２４は、本開示の実施の形態に係る受信機の更に他の構成例を示すブロック図である。
　≪発明者らによる検討及びそれから発明者らが得た知見≫
　最初に、一般的な疑似巡回低密度パリティ検査（quasi-cyclic low-density parity check：ＱＣ　ＬＤＰＣ）符号及び時間－周波数スライシング（time-frequency slicing：ＴＦＳ）とともに回転コンステレーションを用いる通信システムについて記載する。
　図１は、一般的な疑似巡回低密度パリティ検査（quasi-cyclic low-density parity check：ＱＣ　ＬＤＰＣ）符号及び時間－周波数スライシング（time-frequency slicing：ＴＦＳ）とともに回転コンステレーションを用いる送信機の一構成例を示すブロック図である。但し、図１の送信機の一構成例では、本開示に関連する構成のみを含むように簡略化している。
　送信機１００は、低密度パリティ検査（low-density parity check：ＬＤＰＣ）エンコーダ１１０、ビットインターリーバ１２０、ＰＡＭ（pulse amplitude modulation）マッパ１３０、コンポーネントデインターリーバ１４０、コンステレーションローテータ１５０、コンポーネントインターリーバ１６０、セルインターリーバ１７０、スケジューラ１８０、変調器１９０－１～１９０－ｎ、及び送信アンテナ２００－１－２００－ｎを備える。
　送信機１００は、入力として、送信される情報を含む、所定長のバイナリーブロックを受け取る。
　ＬＤＰＣエンコーダ１１０は、低密度パリティ検査符号（例えば、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号）を用いて各情報ブロックを符号化する。この符号化処理は、受信機における情報ブロックの復号をエラーに対してよりロバスト（robust）にするための、冗長ビットの計算と当該冗長ビットの情報ブロックへの付加を含む。
　符号化処理によって得られた符号語（以下、「ＬＤＰＣブロック」と適宜記載する。）はビットインターリーバ１２０に供給される。そして、ビットインターリーバ１２０はＬＤＰＣブロックに対してその複数のビットを所定のビットの並び替え規則に従って並び替えるビットインターリービングを施す。
　ビットインターリービングが施されたＬＤＰＣブロックはＰＡＭマッパ１３０に供給される。そして、ＰＡＭマッパ１３０は、供給されたＬＤＰＣブロックにおいて、所定数のビットを順番に実数値ＰＡＭ（real-valued pulse amplitude modulation）シンボル（以下、「実数ＰＡＭ（real pulse amplitude modulation）シンボル」、又は、単に「ＰＡＭシンボル」と適宜記載する。）にマッピングして出力する。この所定数を「Ｂ」と表記する。但し、各ＰＡＭシンボルは、２Ｂ個の値を含むディスクリートセットから１つの値をとる。なお、Ｂ個のビットがどのようにＰＡＭシンボルにマッピングされるかはよく理解されており、本開示には直接関連しない。本開示に関連する側面は、各ＬＤＰＣブロックが複数のＰＡＭシンボルのブロックに変換されることである。２つのＰＡＭシンボルは、後に、複素ＱＡＭシンボル（complex quadrature amplitude modulation）シンボルとなり、複素ＱＡＭシンボルはセルと呼ばれることもある。なお、複数のセルは任意にセルインターリーバによって並び替えられるようにしてもよい。
　マッピングの結果得られた複数のＰＡＭシンボルはコンポーネントデインターリーバ１４０に供給される。コンポーネントデインターリーバ１４０は、ＰＡＭシンボルをコンポーネントとして、複数のコンポーネントを所定のコンポーネントの並び替え規則に従って並び替えるコンポーネントデインターリービングを施す。
　コンポーネントデインターリービングが施された複数のＰＡＭシンボルは、コンステレーションローテータ１５０に供給される。コンステレーションローテータ１５０は、供給される複数のＰＡＭシンボルに対して専用の変換を施す。コンステレーションローテータ１５０による専用の変換処理は、複数のＰＡＭシンボルを例えば連続して供給されるＤ個のＰＡＭシンボルのグループに分け、各グループにおいて、Ｄ個のＰＡＭシンボルをＤ次元の値とするＤ次元ベクトルをＤ行Ｄ列の正方直交行列に乗算する処理（回転処理）を含む。
　但し、Ｄ個のＰＡＭシンボルをＤ次元の値とするＤ次元ベクトルはＤ次元空間の固有のポイントを示すものとして扱われる。各ＰＡＭシンボルがＢビットから作られる場合、（２Ｂ）Ｄ個の組み合わせがＤ次元コンステレーションを形成する。従って、行列の乗算はＤ次元空間における回転とみなされ、このため、用語「回転コンステレーション（rotated constellations）」が用いられる。
　但し、本件書類を通して、正方直交行列と乗算されるＤ次元ベクトルを「Ｄ次元コンステレーションブロック」と適宜記載する。また、正方直交行列の乗算の結果得られるＤ次元ベクトルを「Ｄ次元回転ベクトル」又は「Ｄ次元回転コンステレーションブロック」と適宜記載し、Ｄ次元回転コンステレーションブロックの各Ｄ次元の値を「回転ＰＡＭシンボル」と適宜記載する。
　なお、Ｄ次元コンステレーションブロックの回転処理は、フェージングチャネルにおけるダイバーシティにとって有効であり、例えば、（特許文献２）に開示されている。
　回転処理の結果得られた複数の回転ＰＡＭシンボルは、コンポーネントインターリーバ１６０に供給される。コンポーネントインターリーバ１６０は、回転ＰＡＭシンボルをコンポーネントとして、複数のコンポーネントを所定のコンポーネントの並び替え規則に従って並び替えるコンポーネントインターリービングを施す。
　コンポーネントインターリービングが施された複数のコンポーネント（回転ＰＡＭシンボル）は２つのコンポーネントが１つのセルとして扱われ、セルインターリーバ１７０に供給される。セルインターリーバ１７０は、複数のセルを所定のセルの並び替え規則に従って並び替えるセルインターリービングを施す。
　なお、直列接続された、コンポーネントデインターリーバ、コンステレーションローテータ、コンポーネントインターリーバ、セルインターリーバを開示する文献として、例えば（特許文献３）、（特許文献４）がある。
　セルインターリービングが施された複数のセルはスケジューラ１８０に供給される。スケジューラ１８０は、複数のセルを所定の配置規則に従って有効なＲＦ（radio frequency）チャネルに配置する時間－周波数スライシング（time-frequency slicing：ＴＦＳ）などの処理を実行し、複数のセルを変調器１９０－１～１９０－ｎに供給する。なお、セルインターリーバ１７０と変調器１９０－１～１９０－ｎとの間に更に時間と周波数で広げるための時間インターリーバ（不図示）及び周波数インターリーバ（不図示）が配置されていてもよい。
　変調器１９０－１～１９０－ｎは、スケジューラ１８０から供給される複素セルに変調処理を施し、送信アンテナ２００－１～２００－ｎを介して送信する。特に限定されるものではないが、変調スキームは直交周波数分割多重（orthogonal frequency-division multiplexing：ＯＦＤＭ）であってもよい。
　以下、ＬＤＰＣエンコーダ１１０が用いる低密度パリティ検査（low-density parity check：ＬＤＰＣ）符号について説明する。
　ＬＤＰＣ符号は、デジタル通信分野においてよく知られているように、パリティ検査行列（parity-check matrix：ＰＣＭ）によって完全に定義される線形誤り訂正符号である。ＰＣＭは、符号語ビット（「変数ノード」とも呼ばれる。）とパリティ検査（「検査ノード」とも呼ばれる。）との連結（connection）を表す、２値の疎行列である。ＰＣＭの列と行は夫々変数ノード及び検査ノードに対応する。変数ノードと検査ノードとの連結はＰＣＭにおける“１”のエントリ（行列要素の値“１”）によって表される。
　ＬＤＰＣ符号の一つの類型として、疑似巡回低密度パリティ検査（quasi-cyclic low-density parity check：ＱＣ　ＬＤＰＣ）符号があり、ＱＣ　ＬＤＰＣ符号はハードウェアの実装に特に適した構造になっている。事実、今日、たいていの規格においてＱＣ　ＬＤＰＣ符号が用いられている。ＱＣ　ＬＤＰＣ符号のＰＣＭは、複数の巡回行列（circulant matrices）（「circulants」とも呼ばれる。）を有する特別な構造になっている。巡回行列は、各行がひとつ前の行に対して行列要素を１つ分巡回シフトしたものであって、１以上の巡回的にシフトされた対角線（cyclically shifted diagonal）を有することがある、正方行列である。各巡回行列のサイズはＱ行Ｑ列であり、ＱはＱＣ　ＬＤＰＣ符号の巡回係数（cyclic factor）と呼ばれる。このような疑似巡回構造によりＱ個の検査ノードの並列処理が可能になり、ＱＣ　ＬＤＰＣ符号は効率的なハードウェア実装にとって明らかに有利である。
　図２は、巡回係数Ｑ＝８であるＱＣ　ＬＤＰＣ符号のＰＣＭの一例を示す図であり、ＰＣＭは１または２の巡回的にシフトされた対角線を有する複数の巡回行列を有する。但し、図２のＰＣＭでは、値が「１」である行列要素を黒四角で、値が「０」である行列要素を白四角で表している。
　図２のＱＣ　ＬＤＰＣ符号は、８×１２＝９６ビットのブロックを８×１８＝１４４ビットの符号語に符号化する符号であり、符号化率は９６／１４４＝２／３である。符号語ビットはＱ＝８ビットのブロックに分割される。このＱビットのブロックを、「巡回ブロック」又は「疑似巡回ブロック」と呼び、本件書類を通して適宜「ＱＢ」と表記する。
　図２に示されるＰＣＭのＱＣ　ＬＤＰＣ符号は、リピートアキュミュレート疑似巡回低密度パリティ検査（repeat-accumulate quasi-cyclic low-density parity check：ＲＡ　ＱＣ　ＬＤＰＣ）符号として知られている、特別な種類のＱＣ　ＬＤＰＣ符号に属する。ＲＡ　ＱＣ　ＬＤＰＣ符号は、符号化の容易さでよく知られており、ＤＶＢ－Ｓ２、ＤＶＢ－Ｔ２、ＤＶＢ－Ｃ２といった第２世代のＤＶＢ規格など、多くの規格に採用されている。ＲＡ　ＱＣ　ＬＤＰＣ符号では、ＰＣＭのパリティビットに対応する右側（パリティ部分）は、値が「１」の行列要素の配置位置が階段状である構造になっている。なお、ＰＣＭの左側は情報ビットに対応する部分（情報部分）である。なお、巡回係数Ｑは、例えば、ＤＶＢ－Ｔ２などでは３６０である（Ｑ＝３６０）。
　以下、図１のビットインターリーバ１２０の一例について図３を参照して説明する。なお、図３のビットインターリーバに含まれる並列ビットインターリーバと類似する並列ビットインターリーバを開示する文献として、例えば、（特許文献５参照）がある。
　ビットインターリーバ１２０はＱＣ　ＬＤＰＣ符号の構造に特に適合した並列ビットインターリーバ１２１を含む。但し、図３における、ＱＣ　ＬＤＰＣ符号語は、１符号語当たり１２巡回ブロック、１巡回ブロック当たり８ビット（Ｑ＝８）である。なお、本件書類では、１符号語当たりの巡回ブロック数を「Ｎ」と表記する。
　なお、説明を容易にするために、≪発明者らによる検討及びそれから発明者らが得た知見≫では、１ＱＣ　ＬＤＰＣ符号語のＮ個の巡回ブロックが互いに同数の巡回ブロックを含むセクションに分けられる場合、つまりＮが後述するＭの倍数である場合について説明する。また、Ｑが２の倍数であるとして説明する。例えば、ＤＶＢ－Ｔ２などでは、Ｑ＝３６０である。
　１ＱＣ　ＬＤＰＣ符号語の複数の巡回ブロックは複数のセクションに分けられ、各セクションはセクションパーミュテーションを使って別々にインターリーブされる。１セクション当たりの巡回ブロック数は、並列ビットインターリーバ１２１のパラメータであり、本件書類では、１セクション当たりの巡回ブロック数を「Ｍ」と表記する。なお、図３の例では、Ｍ＝４である。
　図３の例では、ＱＣ　ＬＤＰＣ符号語のＮ＝１２個の巡回ブロックＱＢ１～ＱＢ１２がＮ／Ｍ＝１２／４＝３個のセクションＩＳ１～ＩＳ３に分けられる。セクションＩＳ１～ＩＳ３のＱ×Ｍ＝８×４＝３２ビットは、並列ビットインターリーバ１２１のセクションインターリーバ１２１－１～１２１－３によってセクションパーミュテーションを使って別々にインターリーブされる。なお、インターリーブはコンステレーショングループＣ１～Ｃ２４の夫々のＭ＝４ビットに、それが対応するセクションに含まれるＭ＝４個の巡回ブロックのそれぞれから１ビットずつマッピングされるように行われる。
　以下、Ｍ＝４、Ｑ＝８の場合のセクションインターリーバ１２１－１によるセクションパーミュテーションの一例について図３のセクションＩＳ１を対象として図４を用いて説明する。
　セクションインターリーバ１２１－１は、図４に示すように、巡回ブロックＱＢ１～ＱＢ４のＱ×Ｍ＝８×４＝３２ビットが、Ｍ＝４ビットからなるＱ＝８個のコンステレーショングループＣ１～Ｃ８にマッピングされるように、ビットのインターリーブを実行する。
　さらに、Ｍ＝４、Ｑ＝８の場合のセクションインターリーバ１２１－１によるセクションパーミュテーションの一例について図３のセクションＩＳ１を対象として図５Ａ，Ｂを用いて更に詳細に説明する。図５Ａ，Ｂの１つの四角は符号語の１ビットに対応する。
　セクションインターリーバ１２１－１は、次の処理と等価な処理を行う。
　セクションインターリーバ１２１－１は、セクションＩＳ１のＱ×Ｍ＝８×４＝３２ビットを、入力されるビット順に、図５Ａに示すようにＭ行Ｑ列＝４行８列のインターリーバ行列に行方向（row by row）に書き込む。そして、図５Ｂに示すように書き込んだＱ×Ｍ＝８×４＝３２ビットをこのインターリーバ行列から列方向(column by column)に読み出し、読み出した順に出力する。なお、図５Ａ，Ｂには夫々書き込み順及び読み出し順が矢印で示されている。
　なお、セクションインターリーバ１２１－２，１２１－３によるセクションパーミュテーションに関して、図４、及び図５Ａ，Ｂで説明したセクションパーミュテーションの内容を適用できる。
　上述したセクションパーミュテーションが実行されることによって、セクションインターリーバ１２１－１～１２１－３の夫々の出力は、それぞれがＭ＝４ビット（インターリーバ行列の１列のビット）からなるＱ＝８個のコンステレーショングループからなり、各コンステレーショングループのＭ＝４ビットは、元のＬＤＰＣブロックのＭ＝４個の異なる巡回ブロックに属する。
　好ましくは、Ｍは、後述するＤ次元ベクトル（Ｄ次元コンステレーションブロック）のＤ個のＰＡＭシンボルの基となるビット数であり、例えば、Ｍ＝Ｂ×Ｄである。
　なお、図３の並列ビットインターリーバは、複数のセクションの夫々にセクションインターリーバを備えている。この代わりに、並列ビットインターリーバは、セクション数より少ない数のセクションインターリーバを備え、備えているセクションインターリーバを時分割で使用して複数のセクションに対して別々にセクションパーミュテーションを実行するようにしてもよい。
　なお、複数の巡回ブロックを複数のセクションに分ける前に、ＱＣ　ＬＤＰＣ符号語における複数の巡回ブロックの並び順を所定のパーミュテーションに従って変更してもよい。なお、当該パーミュテーションは、巡回ブロックパーミュテーション（ＱＢパーミュテーション）と呼ばれる。
　さらに、各巡回ブロックの夫々において、巡回ブロックにおけるＱ個のビットの並び順を所定のパーミュテーション規則を用いて変更してもよい。なお、当該パーミュテーションは、巡回ブロック内パーミュテーション（Ｉｎｔｒａ　ＱＢパーミュテーション）と呼ばれ、Ｉｎｔｒａ　ＱＢパーミュテーションには通常巡回シフトが用いられる。シフト値は、通常、各巡回ブロックで互いに異なるが、少なくとも一部の巡回ブロックにおいて同じシフト値が用いられてもよい。
　図６は、ＱＢパーミュテーションとＩｎｔｒａ　ＱＢパーミュテーションの機能を備えるビットインターリーバの一構成例を示すブロック図である。
　ビットインターリーバ１２０Ａは、セクションパーミュテーションを実行するセクションインターリーバ１２１に加え、その前段にＱＢパーミュテーションを実行するＱＢインターリーバ１２３、及び、Ｉｎｔｒａ　ＱＢパーミュテーションを実行するＩｎｔｒａ　ＱＢインターリーバ１２５－１～１２５－１２を備えている。
　なお、ＱＢパーミュテーション及びＩｎｔｒａ　ＱＢパーミュテーションのうち何れか一方のみを行うとしてもよく、それらの実行順序が逆であってもよい。
　また、図６のビットインターリーバは、複数の巡回ブロックの夫々にＩｎｔｒａ　ＱＢインターリーバを備えている。この代わりに、ビットインターリーバは、セクション数より少ない数のＩｎｔｒａ　ＱＢインターリーバを備え、備えているＩｎｔｒａ　ＱＢインターリーバを時分割で使用して複数の巡回ブロックに対して別々にＩｎｔｒａ　ＱＢパーミュテーションを実行するようにしてもよい。
　ＱＢパーミュテーション及びＩｎｔｒａ　ＱＢパーミュテーションは、通信性能の最適化にとって重要であるが、本開示には直接関連しない。事実、ＱＢパーミュテーション及びＩｎｔｒａ　ＱＢパーミュテーションはＱＣ　ＬＤＰＣ符号の定義の一部とみなすことができる。
　ＱＢパーミュテーションは元のＰＣＭにおける巡回ブロックの列（図２の場合、巡回ブロック１列は行列要素８列に対応）のパーミュテーションと等価である。また、Ｉｎｔｒａ　ＱＢパーミュテーションにおける巡回シフトは、ＰＣＭにおける元の巡回シフトされた対角線を（ｑｍｏｄＱ）分さらに巡回シフトする、ことと等価である。但し、ｑはＩｎｔｒａ　ＱＢパーミュテーションでＱビットを巡回させるシフト値である。ＰＣＭの同じ列における全ての巡回ブロックの全対角線に対して同じシフト値が適用される。
　以下、図１のコンステレーションローテータ１５０によるＤ次元空間における回転コンステレーションについて記載する。
　回転コンステレーションは、深いフェージングや消失を伴う伝送路において、通信システムのロバスト性向上のための効果的なツールである。回転コンステレーションの基本的な考え方は、一つのバイナリ情報を複数のコンポーネントを使用して一斉に送信することによって信号空間のダイバーシティを作り出すことである。
　これを達成するために、コンステレーションローテータ１５０は以下の処理を行う。
　コンステレーションローテータ１５０は、コンポーネントデインターリーバ１４０の各セクションから出力されるＤ×Ｑ個のＰＡＭシンボルを、連続して出力されるＤ個のＰＡＭシンボルのグループに分ける。そして、コンステレーションローテータ１５０は、グループの夫々において、Ｄ個のＰＡＭシンボルを各次元の値とするＤ次元ベクトルをＤ行Ｄ列の正方直交行列に乗算する（回転処理）。つまり、正方直交行列と乗算されるＤ次元ベクトルをＶＤ、Ｄ行Ｄ列の正方直交行列をＭＤ，Ｄ、乗算の結果得られるＤ次元ベクトル（Ｄ次元回転ベクトル）をＶ’Ｄとした場合、コンステレーションローテータ１５０は、Ｖ’Ｄ＝ＭＤ，ＤＶＤを計算する。なお、Ｄ次元ベクトルは、例えば、Ｍ＝Ｂ×Ｄの場合、ビットインターリーバのセクションインターリーバのインターリーバ行列の１列分のＭビットから作られる。
　但し、Ｄは２の累乗であることが好ましく、例えば２、４である。
　なお、ここで使用されるＤ行Ｄ列の正方直交行列は、Ｄ次元ベクトルの各次元の値が、Ｄ次元回転ベクトルの少なくとも２つの次元の値に分散されるようになる、行列である。
　このような直交行列として、例えば、主対角線上にある全要素の絶対値の値が実数値ａに等しく、主対角線上にない全要素の絶対値がゼロでない実数値ｂに等しい行列を挙げることができる。但し、主対角線とはｉ行ｉ列（ｉ＝１～Ｄ）からなる対角線である。なお、この行列の行を並び替えたもの、列を並び替えたもの、行と列の双方を並び替えたものを直交行列として使用することができる。
　図１のコンポーネントインターリーバ１６０は、
　（１）Ｄ次元回転コンステレーションブロックのＤ個の回転ＰＡＭシンボル（回転コンポーネント）がインターリービング期間でできるだけ均等に分散され、
　（２）時間－周波数スライシング（time-frequency slicing：ＴＦＳ）の場合には、Ｄ次元回転コンステレーションブロックのＤ個の回転ＰＡＭシンボルが、取り得るＲＦチャネルの全てにマッピングされる、
ことを保証する必要がある。なお、両者の条件（１）、（２）を満たすことができない場合には、前者の条件（１）を犠牲にして、後者の条件（２）を保証することが望ましい。
　以下、図１のコンポーネントデインターリーバ１４０、コンポーネントインターリーバ１６０、セルインターリーバ１７０の一例について説明する。
　コンポーネントインターリーバ１６０は、ビットインターリーバ１２０のセクションと１対１の対応関係にあるセクションの夫々において、次の処理と等価なコンポーネントインターリービングを行う。
　コンポーネントインターリーバ１６０は、コンステレーションローテータ１５０の回転ＰＡＭシンボルの出力順に、回転ＰＡＭシンボルを回転コンポーネントとして、Ｄ×Ｑ個の回転コンポーネントをＤ行Ｑ列のインターリーバ行列に列方向に書き込む。なお、このインターリーバ行列の１列のＤ個の回転コンポーネントは同じ１つのＤ次元回転コンステレーションブロックに含まれるものである。
　そして、コンポーネントインターリーバ１６０は、インターリーバ行列の各行を巡回シフトする。但し、インターリーバ行列の１行目のシフト値を０とし、１つ前の行に適用する巡回シフトよりシフト値がＱ／Ｄ　ＰＡＭシンボル増加した巡回シフトが、インターリーバ行列の各行に適用される。
　そして、コンポーネントインターリーバ１６０は、巡回シフト後のインターリーバ行列から回転コンポーネントを行方向に読み出し、読み出した順に回転コンポーネントを出力する。連続して出力される２つの回転コンポーネントは、夫々を実数コンポーネント及び虚数コンポーネントとする１つのセルにマッピングされて順次セルインターリーバ１７０に供給される。このようにコンポーネントインターリービングが行われることによって、コンポーネントインターリービング後のＤ次元回転コンステレーションブロックのＤ個の回転コンポーネントの広がりは非常に均等になる。
　セルインターリーバ１７０は、入力順に、（Ｎ／Ｍ）×Ｄ×（Ｑ／２）個のセルを（Ｎ／Ｍ）×Ｄ行Ｑ／２列のインターリーバ行列に行方向に書き込み、インターリーバ行列からセルを列方向に読み出し、読み出した順にセルを出力する、ことと等価なセルインターリービングを行う。
　ここで、上述したコンポーネントインターリーバ１６０に対するコンポーネントデインターリーバ１４０の動作を説明する。
　コンポーネントデインターリーバ１４０は、ビットインターリーバ１２０のセクションと１対１の対応関係にあるセクションの夫々において、次の処理と等価なコンポーネントデインターリービングを行う。
　コンポーネントデインターリーバ１４０は、ＰＡＭマッパ１３０のＰＡＭシンボルの出力順に、ＰＡＭシンボルをコンポーネントとして、Ｄ行Ｑ列のインターリーバ行列に列方向に書き込む。
　そして、コンポーネントデインターリーバ１４０は、インターリーバ行列の各行を巡回シフトする。但し、インターリーバ行列の１行目のシフト値を０とし、１つ前の行に適用する巡回シフトよりシフト値が－Ｑ／Ｄ　ＰＡＭシンボル減少した巡回シフトが、インターリーバ行列の各行に適用される。このように、コンポーネントデインターリーバ１４０による巡回シフトとコンポーネントインターリーバ１６０による巡回シフトとは正確に反対になっている。
　そして、コンポーネントデインターリーバ１４０は、巡回シフト後のインターリーバ行列からコンポーネントを列方向に読み出し、読み出した順にコンポーネントを出力する。
　なお、コンポーネントデインターリーバ１４０又はコンポーネントインターリーバ１６０は、セクション毎にインターリーバを備えて、コンポーネントデインターリービング又はコンポーネントインターリービングを行うようにしてもよい。
　また、コンポーネントデインターリーバ１４０又はコンポーネントインターリーバ１６０は、セクション数より少ない数のインターリーバを備え、備えているインターリーバを時分割で使用して複数のセクションに対して別々にコンポーネントデインターリービング又はコンポーネントインターリービングを行うようにしてもよい。
　以下、時間－周波数スライシング（time-frequency slicing：ＴＦＳ）について説明する。
　ＴＦＳは、複数のＲＦチャネルを用いて有効にダイバーシティ（以下、「チャネルダイバーシティ」と適宜記載する。）を活用する、深いフェージングや消失を伴う伝送路において、通信システムのロバスト性向上のための効果的なツールである。
　チャネルダイバーシティの主要な類型として、周波数ダイバーシティがある。周波数ダイバーシティは、無線チャネルにおけるフェージングが周波数選択性を有する傾向にあり、従って任意の２つのＲＦチャネル間のフェージングの相関は相対的に低い、という事実に起因する。さらに、異なるＲＦチャンネルを用いる送信機が異なる地理上の位置に配置されている場合、いわゆる空間ダイバーシティが活用される。従って、チャネルダイバーシティは、周波数ダイバーシティと空間ダイバーシティの双方に起因する。
　複数のＲＦチャネルを用いる通信システムにおいて、受信機において一つのチューナで受信を可能にするために、連続的に受信される情報、例えば一つの放送番組が、常に複数のＲＦチャネルで送信されてはならない。このため、周波数の切り替えとタイムスライスのシーケンス、即ち、ＴＦＳスケジューリング（a time-frequency slicing schedule）を用いる必要がある。受信機は、ＴＦＳスケジューリングに基づいて、複数のＲＦチャネル間でＲＦチャネルを切り替えながら、適切なスライスの期間で各ＲＦチャネルから所望のデータを抽出することができる。ＴＦＳスケジューリング（時間－周波数配置）は通常専用のシグナリング情報を用いて受信機に通知される。
　図７にＴＦＳスケジューリングの一例を示す。但し、ＲＦチャネル数が３、ＴＦＳサイクル数が３である。図７の一例では、９個のスライスが、ＲＦチャネルＲＦ１、ＲＦ２、ＲＦ３の順番を繰り返しながら、順番にＲＦチャネルに配置されていく。なお、受信機のチューナがＲＦチャネル間を切り替えながらスライスを受信することができるようにするために、２つの連続するスライス間にガード期間を挿入することが要求される。
　以下では、ＴＦＳ多重におけるＲＦチャネルの数をＮＲＦと表記し、１つのＬＤＰＣブロックが分散されるＴＦＳサイクル数をＮＣと表記する。１つのＦＥＣブロックが分散されるスライスの数をＮＳと表記すると、ＮＳ＝ＮＲＦ×ＮＣとなる。
　最適なダイバーシティは、全スライスが同じ長さで、各ＬＤＰＣブロックが全スライスで同数のセルを有する場合に、達成される。
　図８に、ＦＥＣブロックのスライシングの一例を示す。但し、ＲＦチャネル数が３、ＴＦＳサイクル数が３であり、図７のＴＦＳスケジューリングの一例に対応する。スライシング処理は単純である。図８の一例では、スケジューラ１８０はセルインターリーバ１７０から出力される複数のセルを、連続して出力されるセルが同じスライスに含まれるように、ＮＳ＝ＮＲＦ×ＮＣ＝３×３＝９個のスライスにスライシングする。
　回転コンステレーションがＴＦＳとともに用いられる場合、Ｄ次元回転コンステレーションブロックのＤ個の回転ＰＡＭシンボル（回転コンポーネント）はＲＦチャネルにできるだけ均等にマッピングされる必要がある。例えば、Ｄ＝２の場合、２次元回転コンステレーションブロックの２個の回転コンポーネントが、ＲＦチャネルの全ての可能なペアにマッピングされる必要がある。例えば、ＲＦチャネル数が３の場合、ＲＦチャネルのインデックスを１、２、３とすると、ＲＦチャネルのペアは（１，２）、（１，３）、（２，３）である。２次元回転コンステレーションブロックの２個のコンポーネントが同じＲＦチャネルにマッピングされることは避けなければならない。
　以下、上述したコンステレーションローテータ１５０、コンポーネントインターリーバ１６０、セルインターリーバ１７０をＴＦＳに適用した場合の問題点について図面を参照して説明する。
　図９は図１の送信機の構成の一部を示すブロック図であり、ＰＡＭマッパ１３０、コンステレーションローテータ１５０、コンポーネントインターリーバ１６０、セルインターリーバ１７０が示されている。但し、Ｄ＝２、Ｂ＝２である。なお、図１ではＰＡＭマッパ１３０とコンステレーションローテータ１５０との間にコンポーネントデインターリーバ１４０が配置されている。しかしながら、コンポーネントデインターリーバ１４０は、上述したユニットをＴＦＳに適用した場合の問題点を説明する上で特に関係していないため、図９では説明の簡易化のため省略している。
　ＰＡＭマッパ１３０の前段のビットインターリーバにおけるビット配置を図１０に示す。但し、図１０のビット配置は図３から図５を用いて説明したビットインターリーバ１２０に対応し、Ｎ＝１２、Ｑ＝８、Ｍ＝Ｄ×Ｂ＝２×２＝４である。なお、図１０の１つの四角は１ビットに対応し、四角内のｂのインデックスはビットの入力の順番を示す。
　図１０のビット配置において、各セクションＩＳ１～ＩＳ３の各列の４ビットが１つの２次元回転コンステレーションブロックの基となるビット群である。
　ＰＡＭマッパ１３０は、セクションインターリーバ１２１－１～１２１－３から出力される連続するＢ＝２個のビット（ｂ１、ｂ９）、（ｂ１７、ｂ２５）、（ｂ２、ｂ１０）、（ｂ１８、ｂ２６）、・・・を順にＰＡＭシンボルＰＡＭ１、ＰＡＭ２、ＰＡＭ３、ＰＡＭ４、・・・にマッピングして出力する。
　コンステレーションローテータ１５０は、連続する２×Ｄ＝２×２＝４個のＰＡＭシンボルからなるグループの夫々において、順番に、次の処理を行う。ここでは、連続するＤ＝４個のＰＡＭシンボルＰＡＭ１、ＰＡＭ２、ＰＡＭ３、ＰＡＭ４からなるグループについて記載する。コンステレーションローテータ１５０は、２次元ベクトル（ＰＡＭ１、ＰＡＭ２）をＤ行Ｄ列＝２行２列の正方直交行列に乗算し、その結果得られる２次元回転ベクトルの回転ＰＡＭシンボルＰＡＭ１ｒ、ＰＡＭ２ｒを順番に出力する（第１回転処理）。続いて、コンステレーションローテータ１５０は、２次元ベクトル（ＰＡＭ３、ＰＡＭ４）をＤ行Ｄ列＝２行２列の正方直交行列に乗算し、その結果得られる２次元回転ベクトルの回転ＰＡＭシンボルＰＡＭ３ｒ、ＰＡＭ４ｒを順番に出力する（第２回転処理）。これと同様の処理が各グループにおいて行われる。
　コンポーネントインターリーバ１６０は、ビットインターリーバ１２０のセクションＩＳ１～ＩＳ３と１対１の対応関係にあるセクションの夫々において、次の処理を行う。コンポーネントインターリーバ１６０は、コンステレーションローテータ１５０の回転ＰＡＭシンボルの出力順に、回転ＰＡＭシンボルを回転コンポーネントとして、Ｄ×Ｑ個の回転コンポーネントをＤ行Ｑ列＝２行８列のインターリーバ行列に列方向に書き込む。この結果、コンポーネントインターリーバ１６０における回転コンポーネントの配置は図１１Ａに示すものとなる。なお、図１１Ａ及び後述する図１１Ｂの１つの四角は１つの回転コンポーネントに対応し、四角内の数字は回転コンポーネントの入力の順番を示す。ハッチされた回転コンポーネントは後にセルの実数コンポーネントにて送信され、ハッチされていないコンポーネントは後にセルの虚数コンポーネントにて送信される。
　コンポーネントインターリーバ１６０は、セクションＩＳ１～ＩＳ３の夫々において、そのＤ＝２行目の行に対してＱ／Ｄ＝８／２＝４個の回転コンポーネント分巡回シフトを行う。この結果を図１１Ｂに示す。なお、図１１Ｂでは、図１１Ａの各セクションＩＳ１～ＩＳ３の１列目に配置された回転コンポーネントに対してハッチをいれている。
　コンポーネントインターリーバ１６０は、セクションＩＳ１～ＩＳ３の夫々において、巡回シフト後のＤ行Ｑ列＝２行８列のインターリーバ行列から回転コンポーネントを行方向に読み出し、読み出した順に出力する。連続して出力される２個の回転コンポーネントは、夫々を実数コンポーネント及び虚数コンポーネントとする１つのセルにマッピングされて順次セルインターリーバ１７０に供給される。
　セルインターリーバ１７０は、セルを入力順にＤ×（Ｑ／２）×（Ｎ／Ｍ）＝２×（８／２）×（１２／４）＝２４個のセルを、（Ｎ／Ｍ）×Ｄ行Ｑ／２列＝（１２／４）×２行８／２列＝６行４列のインターリーバ行列に行方向に書き込み、インターリーバ行列からセルを列方向に読み出し、読み出した順にセルを出力する。なお、セルインターリーバ１７０における書き込み時のセルの配置は図１２に示すものとなる。なお、図１２の１つの四角は１セルに対応し、四角内の数字はセルの入力の順番を示す。また、ここで説明しようとしている問題点を分かりやすくするために、図１１Ｂに同じハッチを入れた２つの回転コンポーネントを夫々実数コンポーネントとする２つのセルには同じハッチを入れている。つまり、例えば、２次元回転コンステレーションブロックの２個の回転コンポーネント１、２を実数コンポーネントとするセル１、７に、回転コンポーネント１、２と同じハッチを入れている。
　例えば、２ＲＦチャネル、２ＴＦＳサイクルのＴＦＳ（ＮＲＦ＝ＮＣ＝２）の場合、スケジューラ１８０は、（Ｎ／Ｍ）×Ｄ×（Ｑ／２）＝（１２／４）×２×（８／２）＝２４個のセルを、夫々がセルインターリーバ１７０から連続して出力される（Ｎ／Ｍ）×Ｄ×（Ｑ／２）／（ＮＲＦ×ＮＣ）＝２４／（２×２）＝６個のセルを含むように、ＮＲＦ×ＮＣ＝２×２＝４個のスライスに分ける。そして、スケジューラ１８０は、ＮＲＦ×ＮＣ＝２×２＝４個のスライスを、ＲＦチャネＲＦ１、ＲＦ２の順番を繰り返しながら、ＲＦチャネルに割り当てる。この結果を図１３に示す。なお、図１３は図１２に対応する。
　例えば、一つの２次元回転コンステレーションブロックの２個の回転ＰＡＭシンボル（回転コンポーネント）に対応する、セル１の実数コンポーネントとセル７の実数コンポーネントは、同じＲＦチャネルＲＦ１で送信される。仮に、ＲＦチャネルＲＦ１が深いフェージングの影響を受ける場合、２次元回転コンステレーションブロックの２個の回転ＰＡＭシンボルが失われる、つまり、２次元回転コンステレーションブロック全体が失われてしまう。
　このように、ＴＦＳの場合、Ｄ、ＮＲＦ、ＮＣのパラメータの組み合わせによっては、Ｄ次元回転コンステレーションブロックのＤ個の回転ＰＡＭシンボルが同じＲＦチャネルにマッピングされ、Ｄ次元回転コンステレーションブロック全体が失われてしまう、ことがある。
　従って、Ｄ次元回転コンステレーションのＤ個の回転ＰＡＭシンボルができるだけ多くのＲＦチャネル上に分散されることが必要である。
　そこで、発明者らはどのようにすればＤ次元回転コンステレーションブロックの回転ＰＡＭシンボルをできるだけ多くのＲＦチャネル上に分散させることができるかを考察した。
　この際、発明者らは、図１１Ａ、Ｂにおいて同じ行の連続する２列のコンポーネントを実数コンポーネント及び虚数コンポーネントとする１つのセルに置き換えを行った。この場合、図１１Ａに対応するコンポーネントインターリーバにおける書き込み時のセル配置は図１４Ａに示すものとなり、図１１Ｂに対応するコンポーネントインターリーバにおける巡回シフト後のセル配置は図１４Ｂに示すものとなる。但し、セクションＩＳ１～ＩＳ３の夫々において、１行目の巡回シフト値は０、２行目の巡回シフト値は（Ｑ／２）／Ｄ＝（８／２）／２＝２セルである。
　図１４Ａから分かる通り、セクションＩＳ１～ＩＳ３の夫々の２行目の巡回シフト値として０以上Ｑ／２－１＝８／２－１＝３以下の値（単位セル）、即ち、１セル、２セル、３セルを取り得る。そして、図１４Ｂから分かる通り、巡回シフト値（Ｑ／２）／Ｄ＝（８／２）／２＝２セルは、２次元回転コンステレーションブロックの全回転コンポーネントが同じＲＦチャネルに配置されてしまう。
　しかしながら、セクションＩＳ１～ＩＳ３の夫々の２行目の巡回シフト値を、１セルを除いた巡回シフト値１セル、３セルから選択するとする。図１５の例では、巡回シフト値は、セクションＩＳ１では１セル、セクションＩＳ２では３セル、セクションＩＳ３では１セルである。この場合のＴＦＳの結果は図１６に示すものとなり、２次元回転コンステレーションブロックの２個の回転コンポーネントが異なるＲＦチャネル上に分散される。例えば、一つの２次元回転コンステレーションブロックの２個の回転コンポーネントに対応するセル１の実数コンポーネントとセル５の実数コンポーネントは夫々ＲＦチャネルＲＦ１とＲＦチャネルＲＦ２で送信される、などである。従って、仮にＲＦチャネルの１つが深いフェージングを受けている場合でも、２次元回転コンステレーションブロックは、他のＲＦチャネルにより、十分にデコードされ得る。
　この考察の結果、発明者らは、巡回シフト値を適切に選ぶことによってＤ次元回転コンステレーションブロックのＤ個の回転コンポーネントをできるだけ多くのＲＦチャネルに配置することが可能であることが分かった。
　コンポーネントインターリーバ１６０が例えば図１１Ａに示すＤ行Ｑ列のインターリーバ行列に対して巡回シフトを行う場合、巡回シフト値として０以上Ｑ－１以下の値を取り得る。コンポーネントインターリーバ１６０は、Ｄ次元回転ブロックのＤ個の回転ＰＡＭシンボルをできるだけＦＥＣブロックに均等に分散されるように、各行に対して選ばれた巡回シフト値を用いて巡回シフトを実行するものである。好ましくは、巡回シフト値はセルの粒度、即ち、２の倍数である。
　≪実施の形態≫
　以下、本開示の実施の形態に係る送信機について図面を参照しつつ説明する。
　図１７は、本開示の実施の形態に係る送信機の一構成例を示すブロック図である。
　図１７の送信機１００Ａは、図１の従来の送信機１００のコンポーネントデインターリーバ１４０をコンポーネントデインターリーバ１４０Ａに置き換え、コンポーネントインターリーバ１６０及びセルインターリーバ１７０をコンポーネントインターリーバ１６０Ａに置き換えた構成をしている。なお、図１７の送信機１００Ａにおいて、図１の送信機１００の構成要素と実質的に同じ機能又は動作を行う構成要素には同じ符号を付し、その説明が適用できるためここではその説明を省略する。
　なお、≪実施の形態≫では、１ＬＤＰＣブロックの巡回ブロック数Ｎが１つのセクションに含まれる巡回ブロック数Ｍの倍数であるとし、Ｄは２の累乗（例えば、２、４）、Ｍ＝Ｂ×Ｄであるとして説明する。
　コンポーネントインターリーバ１６０Ａは、ビットインターリーバ１２０の（Ｎ／Ｍ）個のセクションと１対１の対応関係にある各セクションにおいて、コンステレーションローテータ１５０からの回転ＰＡＭシンボルの入力順に、回転ＰＡＭシンボルを回転コンポーネントとし、Ｄ×Ｑ個の回転コンポーネントをＤ行Ｑ列のインターリーバ行列に列方向に書き込む。
　そして、コンポーネントインターリーバ１６０Ａは、各セクションにおいて、Ｄ行Ｑ列のインターリーバ行列の同じ行の隣り合う２列の実数値の回転コンポーネント（回転ＰＡＭシンボル）を、夫々を実数コンポーネント及び虚数コンポーネントとする、１つのセルとし、実数値の回転コンポーネントを要素とするインターリーバ行列を、複素値のコンポーネント（セル）を要素とするＤ行（Ｑ／２）列のインターリーバ行列（以下、「複素インターリーバ行列」と記載する。）に変換する。
　そして、コンポーネントインターリーバ１６０Ａは、Ｎ／Ｍ個のＤ行（Ｑ／２）列の複素インターリーバ行列を列方向に並べる（ある複素インターリーバ行列の最後の行の次に、他の複素インターリーバの行列の最初の行が来るように並べる）。このようにして、Ｎ／Ｍ個のＤ行（Ｑ／２）列の複素インターリーバ行列を結合して、（Ｎ／Ｍ）×Ｄ行（Ｑ／２）列の複素インターリーバ行列（以下、「結合複素インターリーバ行列」と記載する。）とする。
　コンポーネントインターリーバ１６０Ａは、結合複素インターリーバ行列の各行に対して巡回シフトを行う。コンポーネントインターリーバ１６０Ａが行う巡回シフトについては後に詳述する。
　コンポーネントインターリーバ１６０Ａは、巡回シフト後の結合複素インターリーバ行列からセルを列方向に読み出し、読み出した順に出力する。
　なお、スケジューラ１８０は、コンポーネントインターリーバ１６０Ａから出力される（Ｎ／Ｍ）×Ｄ×（Ｑ／２）個のセルをＮＲＦ×ＮＣ個のスライスに分割する。そして、スケジューラ１８０は、ＮＲＦ個のＲＦチャネルＲＦ１、ＲＦ２、ＲＦ３、・・・の順番を繰り返しながら、ＮＲＦ×ＮＣ個のスライスを順番にＲＦチャネルに配置していく。
　但し、ＴＦＳサイクル数ＮＣは１つの符号語を送信する場合のＮＲＦ個のＲＦチャネルの集合間での変化数である。ＮＣ＝１の場合、全ＲＦチャネルは一回スキャンされる（ＮＲＦ＝３の場合、ＲＦ１→ＲＦ２→ＲＦ３）、ＮＣ＝２の場合、全ＲＦチャネルは２回スキャンされる（ＮＲＦ＝３の場合、ＲＦ１→ＲＦ２→ＲＦ３→ＲＦ１→ＲＦ２→ＲＦ３）である。
　コンポーネントデインターリーバ１４０Ａは、ビットインターリーバ１２０の（Ｎ／Ｍ）個のセクションと１対１の対応関係にあるセクションの夫々において、次の処理を行う。
　コンポーネントデインターリーバ１４０Ａは、ＰＡＭマッパ１３０からのＰＡＭシンボルの入力順に、ＰＡＭシンボルをコンポーネントとし、Ｄ×Ｑ個のコンポーネントをＤ行Ｑ列のインターリーバ行列に列方向に書き込む。
　そして、コンポーネントデインターリーバ１４０Ａは、各セクションのＤ行Ｑ列のインターリーバ行列において、各行に対して、当該行に対してコンポーネントインターリーバ１６０Ａが巡回シフトに用いるセル単位のシフト値に対して（－１）×２を乗算した値をＰＡＭシンボル単位のシフト値とする巡回シフトを行う。
　なお、この巡回シフト処理は、同じ行の連続する２列のＰＡＭシンボル（実数値のコンポーネント）を１つの複素値のコンポーネント（セル）とし、実数値のＤ行Ｑ列のインターリーバ行列を複素値のＤ行Ｑ／２列のインターリーバ行列とみなした場合、次の巡回シフトと等価である。コンポーネントデインターリーバ１４０Ａは、各セクションのＤ行Ｑ／２列のインターリーバ行列において、各行に対して、当該行に対してコンポーネントインターリーバ１６０Ａが巡回シフトに用いるシフト値に対して（－１）を乗算した値をセル単位のシフト値とする巡回シフトを行う。
　コンポーネントデインターリーバ１４０Ａは、巡回シフト後のＤ行Ｑ列のインターリーバ行列からコンポーネントを列方向に読み出し、読み出した順に出力する。
　以下、コンポーネントインターリーバ１６０Ａが結合複素インターリーバ行列において行う巡回シフトについて記載する。なお、ここでは、巡回シフトのシフト値について、実数値のＰＡＭシンボルの代わりに複素ＱＡＭシンボル（複素値のセル）を用いて言及する。
　コンポーネントインターリーバ１６０Ａによる巡回シフトは、Ｗ＝ｆｌｏｏｒ　（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セルを単位として行われる。但し、Ｗを巡回シフト幅と表記する。なお、関数ｆｌｏｏｒ（ｘ）はｘ以下の最大の整数を返す関数である。
　全ての可能な巡回シフト値の集合は｛０，Ｗ，２×Ｗ，・・・，（ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１）×Ｗ｝である。
　但し、パラメータの組み合わせによっては、最後のスライスのスライス幅が他のスライスのスライス幅と異なることがある。これが起こるのは、Ｑ／２がＮＲＦ×ＮＣの約数でなく（例えばＱ＝３６０、ＮＲＦ＝ＮＣ＝４）の場合である。このような場合には、例えば、最後のスライス以外の全てのスライスの結合複素インターリーバ行列における列幅は、ｆｌｏｏｒ　｛Ｑ／（ＮＲＦ×ＮＣ）／２｝セルである。また、最後のスライスの結合複素インターリーバ行列における列幅は、［Ｑ／２－（ＮＲＦ×ＮＣ－２）×ｆｌｏｏｒ　｛Ｑ／（ＮＲＦ×ＮＣ）／２｝］／２セルである。なお、この記載は、ＮＲＦ×ＮＣがＱ／２の約数の場合でも利用できる。
　ここで、コンポーネントインターリーバ１６０Ａが実際に使用する巡回シフト値として、上記の全ての可能な巡回シフト値の集合｛０，Ｗ，２×Ｗ，・・・，（ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１）×Ｗ｝からどのように選ぶかについて記載する。
　なお、巡回シフト値はｋ×Ｗ（但し、ｋ＝０～ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１）と記載できるため、以下では、記載の簡略化のため、集合｛０，１，２，・・・，ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１からＷの係数ｋをどのようにして選ぶかに置き換えて記載する。
　まず、結合複素インターリーバ行列の１つのセクションに対応するＤ行では、その先頭行から最終行の夫々の巡回シフトに適用するＷの係数ｋの値の集合（以下、「セクション使用集合」と記載する。）として、０以上（ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１）以下の整数の中から、
　ＮＲＦ≧Ｄの場合、
　ｋ　ｍｏｄ　ＮＲＦによって得られる異なる整数の値の個数が２以上Ｄ以下となるように、
　ＮＲＦ＜Ｄで、ＮＲＦ×ＮＣ≧Ｄの場合、
　ｋ　ｍｏｄ　ＮＲＦによって得られる異なる整数の値の個数が２以上ＮＲＦ以下となるように、
　ＮＲＦ＜Ｄで、ＮＲＦ×ＮＣ＜Ｄ、ａ×ＮＣ≠ｂ×Ｄである場合、
　ｋ　ｍｏｄ　Ｄによって得られる異なる整数の値の個数が２以上Ｄ以下となるように、
　ＮＲＦ＜Ｄで、ＮＲＦ×ＮＣ＜Ｄ、ａ×ＮＣ＝ｂ×Ｄである場合、
　ｋ　ｍｏｄ　Ｄによって得られる異なる整数の値の個数が２以上Ｄ以下で、少なくとも２個のｋの差はａ／ｂの倍数でないものと含むように、
Ｄ個のｋの値を選ぶ。なお、例えば、Ｄ＝４の場合に｛０，０，１，ＮＲＦ｝がセクション使用集合となるなど、セクション使用集合のＤ個のｋには、同じ値のｋが含まれていてもよいし、ｋ　ｍｏｄ　ＮＲＦやｋ　ｍｏｄ　Ｄの値が同じになる異なる値のｋが含まれていてもよい。
　コンポーネントインターリーバ１６０Ａは、Ｄ行の夫々に対して、当該行に適用するＷの係数の値とＷとを乗算した乗算値（単位セル）を巡回シフト値として用いて巡回シフトを行う。
　なお、ｋ　ｍｏｄ　ＮＲＦによって得られる異なる値の整数の個数が２の場合、Ｄ次元回転コンステレーションブロックは２つのＲＦチャネルを用いて伝送されることになる。また、ＮＲＦ≧Ｄの場合、ｋ　ｍｏｄ　ＮＲＦによって得られる異なる値の整数の個数がＤの場合には、Ｄ次元回転コンステレーションブロックはＤ個のＲＦチャネルを用いて伝送されることになる。また、ＮＲＦ＜Ｄで、ＮＲＦ×ＮＣ≧Ｄの場合、ｋ　ｍｏｄ　ＮＲＦによって得られる異なる整数の値の個数がＮＲＦの場合には、Ｄ次元回転コンステレーションブロックはＮＲＦ個のＲＦチャネルを用いて伝送されることになる。このように、Ｋ　ｍｏｄ　ＮＲＦによって得られる異なる値の数が多い程、より多くのＲＦチャネルでＤ次元回転コンステレーションブロックが送信されることになる。
　上記ＮＲＦ≧Ｄの場合又はＮＲＦ＜Ｄで、ＮＲＦ×ＮＣ≧Ｄの場合以外の場合で、ｋ　ｍｏｄ　Ｄによって得られる異なる整数の値の個数がＤの場合、Ｄ次元回転コンステレーションブロックはＤ個のＲＦチャネルを用いて伝送されることになる。ｋ　ｍｏｄ　Ｄによって得られる異なる値の数が多い程、より多くのＲＦチャネルでＤ次元回転コンステレーションブロックが送信されることになる。
　また、上記の異なる整数の値の個数が最大になるように選んだセクション使用集合のＤ個のｋの値を、ｋ　ｍｏｄ　ＮＲＦ、ｋ　ｍｏｄ　Ｄによって得られる同じ整数の値の個数ができるだけ均等になるように選んでもよい。この場合には、Ｄ次元回転コンステレーションブロックのＤ個の回転コンポーネントがＮＲＦ個のＲＦチャネルにできるだけ均等に分散されることになる。
　例えば、Ｄ≦ＮＲＦでＤ＝２の場合、１つのセクションに対応する２行では、ｋの値がｋ　ｍｏｄ　ＮＲＦ＝０を満たす値、ｋ　ｍｏｄ　ＮＲＦ≠０を満たす値、の行が夫々１つ存在するようにする。
　また、Ｄ≦ＮＲＦでＤ＝４の場合、１つのセクションに対応する４行では、ｋの値がｋ　ｍｏｄ　ＮＲＦ＝０を満たす値、ｋ　ｍｏｄ　ＮＲＦ＝Ｌを満たす値、ｋの値がｋ　ｍｏｄ　ＮＲＦ＝Ｍを満たす値、及びｋ　ｍｏｄ　ＮＲＦ＝Ｎを満たす値、の行が夫々１つ存在するようにする。但し、Ｌ、Ｍ、Ｎは互いに異なる１以上の整数である。
　上記の結合複素インターリーバ行列の１つのセクションに対応するＤ行に対するＷの係数ｋの選び方に加えて、次のようなＷの係数ｋの選び方を追加してもよい。結合複素インターリーバ行列の複数のセクションにおいて、集合｛０，１，２，・・・，（ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１）｝が少なくとも１回Ｗの係数ｋとして選ばれるようにする。
　なお、Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントを周波数と時間とでできるだけ均等に分離することにより最大の効果が得られる。
　上述の巡回シフト値の割り当て方に基づいたＤ＝２、４の夫々に対する巡回シフトパターンの具体例を表１、表２に示す。但し、ＲＦチャネル数ＮＲＦ、ＴＦＳサイクル数ＮＣに対する、Ｗ＝ｆｌｏｏｒ　（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セルを単位とする。なお、表１、表２には、巡回シフトパターンとしてフルシフトパターンとショートシフトパターンが記載されている。
　ショートシフトパターンは、時間におけるＤ次元回転コンステレーションブロックのＤ個の回転コンポーネントの分散が小さくなるように、フルシフトパターンに変更を加えたものである。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　表１、表２において、ＮＲＦ≧Ｄの場合、フルシフトパターンでは、各セクションの先頭の行に対する巡回シフト値は０、それ以外の行の巡回シフト値はＮＲＦの倍数を除く１から（ＮＲＦ×ＮＣ）－１の値が順番に並ぶようになっている。
　また、ＮＲＦ＜Ｄの場合、フルシフトパターンでは、各セクションの先頭の行に対する巡回シフト値は０、それ以外の行の巡回シフト値は１からｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１の値が順番に並ぶようになっている。
　ここで、表１、表２のフルシフトパターンとコンポーネントインターリーバ１６０Ａが巡回シフトに用いる巡回シフト値との関係について記載する。
　コンポーネントインターリーバ１６０Ａは、結合複素インターリーバ行列全体の各セクションの先頭の行（行インデックスをｉとした場合、ｉ　ｍｏｄ　Ｄ＝１の行）では、フルシフトパターンの｛０｝を使用し、巡回シフト値０×Ｗセルの巡回シフトを行う（巡回シフトしないことと等価）。
　コンポーネントインターリーバ１６０Ａは、結合複素インターリーバ行列全体の各セクションの先頭の行を除く各行では、フルシフトパターンの｛０｝を除くパターン内の値ｋを１つ目から順番に繰り返し使用し、巡回シフト値ｋ×Ｗセルの巡回シフトを行う。つまり、結合複素インターリーバ行列全体から各セクションの先頭の行を除いた行列で見た場合、当該除いた行列の各行に対して、その先頭の行から順番に、フルシフトパターンから｛０｝を除外したパターン内の値の１つ目から繰り返し用いる。
　例えば、Ｄ＝４，ＮＲＦ＝２，ＮＣ＝２、フルシフトパターンの場合は、次のようになる。
　コンポーネントインターリーバ１６０Ａは、１つ目のセクションの４行に対してその先頭の行から０、１、２、３に基づく巡回シフトを行う。続いて、２つ目のセクションの４行に対してその先頭の行から０、１、２、３に基づく巡回シフトを行う。以降、これと同様のことが繰り返し行われる。
　例えば、Ｄ＝４，ＮＲＦ＝３，ＮＣ＝２、フルシフトパターンの場合は、次のようになる。
　コンポーネントインターリーバ１６０Ａは１つ目のセクションの４行に対してその先頭の行から０、１、２、３に基づく巡回シフトを行う。続いて、２つ目のセクションの４行に対してその先頭の行から０、４、５、１に基づく巡回シフトを行う。さらに続いて、３つ目のセクションの４行に対してその先頭の行から０、２、３、４を用いた巡回シフトを行う。さらに続いて、４つ目のセクションの４行に対してその先頭の行から０、５、１、２を用いた巡回シフトを行う。さらに続いて、５つ目のセクションの４行に対してその先頭の行から０、３、４、５を用いた巡回シフトを行う。以降、これと同様のことが繰り返し行われる。
　なお、ショートシフトパターンでは、コンポーネントインターリーバ１６０Ａは、ショートシフトパターンを繰り返して用いて、結合複素インターリーバ行列の各行に対して先頭の行から順番に割り当てていく。
　図１８Ａ及び図１８Ｂに、Ｑ＝１６、Ｄ＝２、ＮＲＦ＝２、ＮＣ＝４、Ｎ／Ｍ＝４の場合のコンポーネントインターリーバ１６０Ａによるフルシフトパターン及びショートシフトパターンに基づく巡回シフト適用後の結合複素インターリーバ行列のセル配置を示す。但し、結合複素インターリーバ行列は（Ｎ／Ｍ）×Ｄ行Ｑ／２列＝８行８列である。なお、巡回シフト前の結合複素インターリーバ行列の１行目のセルに対してハッチを入れている。
　ＮＲＦ×ＮＣ＝２×４＝８はＤ＝２より大きいため（ＮＲＦ×ＮＣ＞Ｄ）、Ｗ＝ｆｌｏｏｒ　（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セル＝ｆｌｏｏｒ　（Ｑ／（ＮＲＦ×ＮＣ）／２）セル＝ｆｌｏｏｒ　（１６／（２×４）／２）セル＝１セルとなる。
　図１８Ａの例では、コンポーネントインターリーバ１６０Ａは、表１のＮＲＦ＝２、ＮＣ＝４に対応するフルシフトパターンを使って、先頭行から、「巡回シフトなし」、「１セル巡回シフト」、「巡回シフトなし」、「３セル巡回シフト」、「巡回シフトなし」、「５セル巡回シフト」、「巡回シフトなし」、「７セル巡回シフト」を適用する。
　図１８Ｂの例では、コンポーネントインターリーバ１６０Ａは、表１のＮＲＦ＝２、ＮＣ＝４に対応するショートシフトパターンを使って、先頭行から、「巡回シフトなし」、「３セル巡回シフト」、「巡回シフトなし」、「５セル巡回シフト」、「巡回シフトなし」、「３セル巡回シフト」、「巡回シフトなし」、「５セル巡回シフト」を適用する。
　図１８Ａ、Ｂでは、フルシフトパターンとショートシフトパターンとにおけるシフト値の平均値はともに４で同じである。しかしながら、フルシフトパターン及びショートシフトパターンにおけるシフト値の分散は夫々６．６６７と２で、ショートシフトパターンにおける分散はフルシフトパターンにおける分散より小さい。
　コンポーネントインターリーバ１６０Ａの巡回シフトの動作を更に図１９及び図２０を用いて説明する。但し、図１９Ａ、図２０Ａは巡回シフト前の結合複素インターリーバ行列を示し、図１９Ｂ、図２０Ｂは巡回シフト後の結合複素インターリーバ行列を示す。なお、図１９Ａ，Ｂ、図２０Ａ，Ｂでは、セクションＩＳ１～ＩＳ４の巡回シフト適用前の先頭列のセルのみ四角で示している。
　図１９Ａ，ＢはＤ＝４，ＮＲＦ＝３、ＮＣ＝１におけるコンポーネントインターリーバ１６０Ａによるフルシフトパターンを用いた場合の巡回シフトを説明するための図である。
　Ｄ＝４は、ＮＲＦ×ＮＣ＝３×１＝３より大きい（Ｄ＞ＮＲＦ×ＮＣ）。なお、図の記載を簡単にするためにＱ／２がＤの倍数であるとする。Ｗ＝ｆｌｏｏｒ　（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セル＝Ｑ／Ｄ／２となる。
　コンポーネントインターリーバ１６０Ａは、表２のフルシフトパターンの場合、巡回シフト値ｋ×Ｗのｋの値として、各セクションの４行の夫々に対して０、１、２、３を選び、選択したｋの値を基に巡回シフト値ｋ×Ｗ分巡回シフトを行う。この結果、図１９Ａから図１９Ｂに示すものとなる。
　図２０Ａ，ＢはＤ＝４，ＮＲＦ＝３、ＮＣ＝２におけるコンポーネントインターリーバ１６０Ａによる巡回シフトを説明するための図である。
　ＮＲＦ×ＮＣ＝３×２＝６は、Ｄ＝４より大きい（ＮＲＦ×ＮＣ＞Ｄ）。なお、図の記載を簡単にするためにＱ／２がＮＲＦ×ＮＣの倍数であるとする。Ｗ＝ｆｌｏｏｒ　（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セル＝Ｑ／（ＮＲＦ×ＮＣ）／２となる。
　コンポーネントインターリーバ１６０Ａは、表２のフルシフトパターンの場合、巡回シフト値ｋ×Ｗのｋの値として、１つ目のセクションの４行の夫々に対して０、１、２、３を選び、２つ目のセクションの４行の夫々に対して０、４、５、１を選び、３つ目のセクションの４行の夫々に対して０、２、３、４を選び、４つ目のセクションの４行の夫々に対して０、５、１、２と選ぶ。コンポーネントインターリーバ１６０Ａは、選択したｋの値を基に巡回シフト値ｋ×Ｗ分巡回シフトを行う。この結果、図２０Ａから図２０Ｂに示すものとなる。
　但し、スケジューラ１８０は、コンポーネントインターリーバ１６０Ａの出力であるセルを、夫々が連続して出力されるセルからなるＮＲＦ×ＮＣ個のスライスに分ける。そして、スケジューラ１８０は、ＮＲＦ個のＲＦチャネルを順番に繰り返して用い、ＮＲＦ×ＮＣ個のスライスを順番にＲＦチャネルに割り当てていく。
　なお、最後のスライスを除く全スライスは結合複素インターリーバ行列のｆｌｏｏｒ　｛Ｑ／（ＮＲＦ×ＮＣ）／２｝列分のセルからなる。また、最後のスライスは［Ｑ／２－（ＮＲＦ×ＮＣ－２）×ｆｌｏｏｒ　｛Ｑ／（ＮＲＦ×ＮＣ）／２｝］／２列分のセルからなる。なお、この記載は、Ｑ／２がＮＲＦ×ＮＣの倍数の場合及び倍数でない場合の双方に利用できる。
　以下、本開示の実施の形態における受信機について図面を参照しつつ説明する。
　図２１は本開示の実施の形態に係る受信機の一構成例を示すブロック図である。
　受信機５００は、図１７の送信機１００Ａの機能を反映し、受信アンテナ５１０、ＲＦフロントエンド５２０、コンポーネントデインターリーバ５３０、回転コンステレーションデマッパ５４０、コンポーネントインターリーバ５５０、ビットデインターリーバ５６０、及びＬＤＰＣデコーダ５７０を備える。
　ＲＦフロントエンド５２０は、ＴＦＳスケジューリング情報に従ってＮＲＦ個のＲＦチャネルから（Ｎ／Ｍ）×Ｄ×（Ｑ／２）個の複素シンボル（セル）を取り出して出力する。
　コンポーネントデインターリーバ５３０は、（Ｎ／Ｍ）×Ｄ×（Ｑ／２）個のセルの並びを、送信機１００Ａのコンポーネントインターリーバ１６０Ａによる並び替え前の並びに戻すための次の処理と等価な処理を行う。なお、コンポーネントデインターリーバ５３０に基づく処理はコンポーネントインターリーバ１６０Ａによる並び替え規則と逆の並び替え規則を用いる。
　コンポーネントデインターリーバ５３０は、ＲＦフロントエンド５２０からの入力順に、（Ｎ／Ｍ）×Ｄ×（Ｑ／２）個のセルを（Ｎ／Ｍ）×Ｄ行（Ｑ／２）列の結合複素インターリーバ行列に列方向に書き込む。
　続いて、コンポーネントデインターリーバ５３０は、結合複素インターリーバ行列の各行に対して、送信機１００Ａのコンポーネントインターリーバ１６０Ａが行った巡回シフトと正確に反対の巡回シフトを行う（コンポーネントインターリーバ１６０Ａが用いる巡回シフト値がＡの場合、コンポーネントデインターリーバ５３０が用いる巡回シフト値は－Ａ）。
　そして、コンポーネントデインターリーバ５３０は、巡回シフト後の（Ｎ／Ｍ）×Ｄ行（Ｑ／２）列の結合複素インターリーバ行列を（Ｎ／Ｍ）個のＤ行（Ｑ／２）列の複素インターリーバ行列に分ける。つまり、（Ｎ／Ｍ）×Ｄ×（Ｑ／２）個のセルを、夫々が、送信機１００Ａのビットインターリーバ１２０のセクションと１対１の対応関係にある、（Ｎ／Ｍ）個のセクションに分ける。そして、（Ｎ／Ｍ）個のセクションの夫々において、１つのセルの実数コンポーネントと虚数コンポーネントとを同じ行の連続する２列に配置されるように、Ｄ行（Ｑ／２）列の複素インターリーバ行列をＤ行Ｑ列の実数インターリーバ行列に変換する。
　続いて、コンポーネントデインターリーバ５３０は、各セクションにおいて、Ｄ行Ｑ列の実数インターリーバ行列から回転コンポーネントを列方向に読み出し、読み出した順に出力する。
　回転コンステレーションデマッパ５４０は、各セクションにおいて、コンポーネントデインターリーバ５３０から入力された連続するＤ個のコンポーネントをグループにして順次デマッピングして（ソフト）ビットを取り出し、コンポーネントインターリーバ５５０へ出力する。なお、回転コンステレーションデマッパ５４０は、コンステレーションデローテータとＱＡＭデマッピングを１つのブロックで行うものである。
　コンポーネントインターリーバ５５０は、（Ｎ／Ｍ）×Ｄ×Ｑ個のＢ（ソフト）ビットの並びを、送信機１００Ａのコンポーネントデインターリーバ１４０Ａによる並び替え前の並びに戻すための次の処理と等価な処理を行う。なお、コンポーネントインターリーバ５５０に基づく処理はコンポーネントデインターリーバ１４０Ａによる並び替え規則と逆の並び替え規則を用いる。また、Ｂ（ソフト）ビットがコンポーネントデインターリーバ１４０Ａのコンポーネントに相当し、以下では、Ｂ（ソフト）ビットのグループを「（ソフト）ビットグループ」と記載する。
　コンポーネントインターリーバ５５０は、コンポーネントデインターリーバ５３０のセクションと１対１の対応関係にあるセクションの夫々において、回転コンステレーションデマッパ５４０からの入力順に、Ｑ×Ｄ個の（ソフト）ビットグループをＤ行Ｑ列のインターリーバ行列に列方向に書き込む。そして、コンポーネントインターリーバ５５０は、送信機１００Ａのコンポーネントデインターリーバ１４０Ａが行った巡回シフトと正確に反対の巡回シフトを行う（コンポーネントデインターリーバ１４０Ａが用いる巡回シフト値がＡの場合、コンポーネントインターリーバ５５０が用いる巡回シフト値は－Ａ）。そして、コンポーネントインターリーバ５５０は、巡回シフト後のＤ行Ｑ列のインターリーバ行列から（ソフト）ビットグループを列方向に読み出し、読み出した順に出力する。
　ビットデインターリーバ５６０は、（Ｎ／Ｍ）×Ｑ×Ｄ×Ｂ＝Ｎ×Ｑ個の（ソフト）ビットの並びを、送信機１００Ａのビットインターリーバ１２０による並び替え前の並びに戻すための次の処理と等価な処理を行う。なお、ビットデインターリーバ５６０に基づく処理はビットインターリーバ１２０による並び替え規則と逆の並び替え規則を用いる。
　ビットデインターリーバ５６０は、コンポーネントデインターリーバ５３０のセクションと１対１の対応関係にあるセクションの夫々において、コンポーネントインターリーバ５５０からの入力順に、Ｍ行Ｑ列のビットインターリーバ行列に列方向に書き込み、インターリーバ行列から（ソフト）ビットを行方向に読み出し、読み出した順に出力する。
　なお、送信機１００Ａにおいて、上述したＱＢパーミュテーション及び／又はｉｎｔｒａ　ＱＢパーミュテーションを実行する機能を追加する場合、ビットデインターリーバ５６０に、上記の（ソフト）ビットに対するデインターリービング後に、ｉｎｔｒａ　ＱＢパーミュテーション及び／又はＱＢパーミュテーションと逆の規則のインターリービングを実行する機能を追加すればよい。
　ＬＤＰＣデコーダ５７０は、デインターリービングされたＮ×Ｑ個の（ソフト）ビットを復号する。なお、ＬＤＰＣデコーダ５７０による復号処理は、送信機１００ＡのＬＤＰＣエンコーダ１１０が符号化処理に基づく処理になる。
　なお、コンポーネントインターリーバ５５０による巡回シフトを、ビットデインターリーバ５６０によって実行されるｉｎｔｒａ　ＱＢパーミュテーションに関連する巡回シフトに組み込むことができる。つまり、ＬＤＰＣ符号の定義に組み込むことができる。従って、コンポーネントインターリーバ５５０はハードウェアに実装する必要がない。
　これは、反復復号を用いる受信機にとって特に有利である。
　以下、反復復号を用いる受信機５００Ａについて図２２を用いて説明する。なお、図２２の説明において、図２１と実質的に同じ処理を行う処理ブロックには同じ符号を付し、重複記載を省略する。但し、ビットインターリーバ１２０に対応するビットインターリーバとビットデインターリーバはハードウェアに必要がないため含まれていない。
　受信機５００Ａは、コンポーネントデインターリーバ５３０、回転コンステレーションデマッパ５４０、コンポーネントインターリーバ５５０、加算器６１０、ＬＤＰＣデコーダ５７０、減算器６２０、及びコンポーネントデインターリーバ６３０を備える。なお、反復復号の基本原理はデジタル通信分野でよく知られているため、ここでは簡単な説明にとどめる。
　最初のイタレーションで、回転コンステレーションデマッパ５４０は、事前情報（a-priori information）を受け取らず、セルのブラインド（事前情報による助けなしに）デマッピングを実行し、デマッピングにより得られたソフトビット（ビットの事後確率の尺度であり、典型的には対数尤度比として表現される。）を出力する。コンポーネントインターリーバ５５０は回転コンステレーションデマッパ５４０の出力に対してインターリービングを実行する。加算器６１０は、コンポーネントインターリーバ５５０の出力に対して０を加算し、ＬＤＰＣデコーダ５７０は加算器６１０の出力に対してＬＤＰＣ復号を実行する。
　２回目以降のインタレーションで、減算器６２０は、加算器６１０の出力からＬＤＰＣデコーダ５７０の出力を減算することによって外部情報（extrinsic information）を計算し、外部情報を事前情報としてコンポーネントデインターリーバ６３０に供給する。
　コンポーネントデインターリーバ６３０は、減算器６２０の出力に対してデインターリービングを行い、デインターリービングされた事前情報を回転コンステレーションデマッパ５４０に出力する。
　回転コンステレーションデマッパ５４０は、セルと事前情報を用いてデマッピングを実行し、デマッピングにより得られたソフトビットを出力する。コンポーネントインターリーバ５５０は回転コンステレーションデマッパ５４０の出力に対してインターリービングを実行する。加算器６１０はコンポーネントインターリーバ５５０の出力と減算器６２０の出力とを加算し、ＬＤＰＣデコーダ５７０は加算器６１０の出力に対してＬＤＰＣ復号を実行する。
　コンポーネントデインターリーバ６３０は、コンポーネントインターリーバ５５０のセクションと１対１の対応関係にあるセクションの夫々において、減算器６２０の入力順に、Ｑ×Ｄ個の外部情報をＤ行Ｑ列のインターリーバ行列に列方向に書き込む。そして、コンポーネントデインターリーバ６３０は、コンポーネントインターリーバ５５０が行った巡回シフトと正確に反対の巡回シフトを行う（コンポーネントインターリーバ５５０が用いる巡回シフト値がＡの場合、コンポーネントデインターリーバ６３０が用いる巡回シフト値は－Ａ）。そして、コンポーネントデインターリーバ６３０は、巡回シフト後のＤ行Ｑ列のインターリーバ行列から外部情報を列方向に読み出し、読み出した順に出力する。
　コンポーネントインターリーバ５５０とコンポーネントデインターリーバ６３０は、反復復号ループの一部である。このため、これらが巡回シフトを使って実行された場合、反復復号デコーダの実装が非常に簡単になる。これらが行う巡回シフトはＬＤＰＣデコーダ５７０が用いるＬＤＰＣ符号の定義に、ビットデインターリーバの巡回シフトともに組み込むことが可能である。従って、図２３に示すように、受信機５００Ｂの構造を、受信機５００Ａから回転コンステレーションデマッパ５４０と加算器６１０との間からコンポーネントインターリーバ５５０とコンポーネントデインターリーバ６３０を取り除いた構造にすることができる。
　これによって、回転コンステレーションデマッパ５４０とＬＤＰＣデコーダ５７０をより隙間なく結合することが可能になる。その結果、それらはレイテンシなしにデータを交換することができる。
　反復復号ループの最適化に加えて、反復復号ループ外にある、コンポーネントデインターリーバ５３０の効率的な実装を可能にする。これがどのように実現されるかを図２４に示す。
　コンポーネントデインターリーバ５３０における実数値をコンポーネントとする各セクションのＤ行Ｑ列を同じ行の連続する２列のコンポーネントを１つのセルとしたＤ行Ｑ／２列に置き換えて、コンポーネントデインターリーバ５３０Ａは次の処理を行う。コンポーネントデインターリーバ５３０Ａは各セクションにおいてＤ行Ｑ／２列の行列の１行分のＱ／２個のセルをセルメモリ７１０から読み出して巡回シフトし、巡回シフト後に同じ場所すなわち同じアドレスに書き戻す。付加的なメモリもいらず、巡回シフトはＦＥＣブロック全体ではなくて行単位で実行されるのでレイテンシが非常に小さい。
　≪補足≫
　本開示は上記の実施の形態で説明した内容に限定されず、本開示の目的とそれに関連又は付随する目的を達成するためのいかなる形態においても実施可能であり、例えば、以下であってもよい。
　（１）上記の≪発明者らによる検討及びそれから発明者らが得た知見≫及び上記の≪実施の形態≫では、ＮがＭの倍数であるとして説明したが、必ずしもＮがＭの倍数になるとは限らない。
　ＮがＭの倍数でない場合、次のようにする。なお、以下の記載はＮがＭの倍数の場合に適用可能な記載になっている。
　送信側において、次の処理が行われる。
　Ｎ個の巡回ブロックからｒｅｍ（Ｎ，Ｍ）個の巡回ブロックを除く。そして、Ｎ－ｒｅｍ（Ｎ，Ｍ）個の巡回ブロックを、夫々がＭ個の巡回ブロックを含む、ｆｌｏｏｒ（Ｎ／Ｍ）個のセクションに分ける。但し、除かれる巡回ブロック数は０以上Ｍ－１以下である。
　除かれるｒｅｍ（Ｎ，Ｍ）個の巡回ブロックは、例えば、重要度の低い、パリティ部分から選択されることが好ましい。
　そして、ビットインターリーバ１２０、コンポーネントデインターリーバ１４０Ａ、コンステレーションローテータ１５０、及びコンポーネントインターリーバ１６０Ａは、ｆｌｏｏｒ（Ｎ／Ｍ）個のセクションの夫々に対して≪発明者らによる検討及びそれから発明者らが得た知見≫及び≪実施の形態≫で説明した処理を実施する。
　但し、ｒｅｍ（Ｎ，Ｍ）個の巡回ブロックに対して、ビットインターリーバ１２０はビットの並び替えを実施してもよいし、実施しなくてもよい。また、コンポーネントデインターリーバ１４０Ａはコンポーネントの並び替えを実施してもよいし、実施しなくてもよい。さらに、コンステレーションローテータ１５０は回転処理を施してもよいし、施さなくてもよい。また、コンポーネントインターリーバ１６０Ａは、ｆｌｏｏｒ（Ｎ／Ｍ）個の複素インターリーバ行列から作られるｆｌｏｏｒ（Ｎ／Ｍ）×Ｄ行Ｑ／２列の結合複素インターリーバ行列の一番下の行の下に新たに１又は複数の行を設ける（新たに設ける行の位置は特に限定されない）。そして、そこに、ｒｅｍ（Ｎ，Ｍ）個の巡回ブロックから作られるＰＡＭシンボル又は回転ＰＡＭシンボルを配置して結合複素インターリーバ行列の更新を行う。そして、コンポーネントインターリーバ１６０Ａは、新たに追加した部分に対しては巡回シフトを実施してもよいし、実施しなくてもよい。
　受信側において、次の処理が行われる。
　コンポーネントデインターリーバ５３０は、ＲＦフロントエンド５２０からの入力順に、送信側の更新後の結合複素インターリーバ行列と同サイズの結合複素インターリーバ行列にセルを列方向に書き込む。そして、結合複素インターリーバ行列の送信側のｆｌｏｏｒ（Ｎ／Ｍ）個のセクションに対応する部分では≪実施の形態≫で説明した巡回シフト処理を行う。ｒｅｍ（Ｎ，Ｍ）個の巡回ブロックに対応する部分では送信側で巡回シフトが施されていない場合には巡回シフトを行わず、巡回シフトが施されている場合には逆の巡回シフトを施す。巡回シフト後の結合複素インターリーバ行列を、送信側のｆｌｏｏｒ（Ｎ／Ｍ）個のセクション夫々に対応するセクションの複素インターリーバ行列と、ｒｅｍ（Ｎ，Ｍ）個の巡回ブロックに対応する行列に分ける。そして、コンポーネントデインターリーバ５３０は、ｆｌｏｏｒ（Ｎ／Ｍ）個のセクションに対して≪実施の形態≫で説明した読み出し処理を実施し、ｒｅｍ（Ｎ，Ｍ）個の巡回ブロックに対応する行列では送信側のコンポーネントインターリーバ１６０Ａの入力前の並びになるようにセルの読み出し処理を行う。
　さらに、回転コンステレーションデマッパ５４０、コンポーネントインターリーバ５５０、及びビットデインターリーバ５６０は、送信側のｆｌｏｏｒ（Ｎ／Ｍ）個のセクションと１対１の対応関係にあるセクションの夫々に対して≪実施の形態≫で説明した処理を実施する。
　但し、ｒｅｍ（Ｎ，Ｍ）個の巡回ブロックに対応する部分では、回転コンステレーションデマッパ５４０は送信側で回転処理が施されている場合には回転を考慮したデマッピングを、回転処理が施されていない場合は回転を考慮しないデマッピングを行う。コンポーネントインターリーバ５５０は送信側でコンポーネントの並び替えが実施されていない場合には並び替えを実施せず、並び替えが実施されている場合には逆の並び替えを実施する。ビットデインターリーバ５６０は送信側でビットの並び替えが実施されていない場合には並び替えを実施せず、並び替えが実施されている場合には逆の並び替えを実施する。
　なお、コンポーネントデインターリーバ６３０は送信側のｆｌｏｏｒ（Ｎ／Ｍ）個のセクションと１対１の対応関係にあるセクションの夫々に対して≪実施の形態≫で説明した処理を実施する。そして、コンポーネントデインターリーバ６３０はｒｅｍ（Ｎ，Ｍ）個の巡回ブロックに対応する部分ではコンポーネントインターリーバ５５０でコンポーネントの並び替えが実施されていない場合には並び替えを実施せず、並び替えが実施されている場合には逆の並び替えを実施する。
　また、コンポーネントデインターリーバ５３０は送信側のｆｌｏｏｒ（Ｎ／Ｍ）個のセクションと１対１の対応関係にあるセクションの夫々に対して≪実施の形態≫で説明した処理を実施する。そして、コンポーネントデインターリーバ５３０はｒｅｍ（Ｎ，Ｍ）個の巡回ブロックに対応する部分では送信側でコンポーネントの並び替えが実施されていない場合には並び替えを実施せず、並び替えが実施されている場合には逆の並び替えを実施する。
　なお、ＤＶＢ－Ｔ２やＤＶＢ－ＮＧＨにおいて通常用いられている１６ｋ　ＬＤＰＣ符号語、６４ｋ　ＬＤＰＣ符号語の夫々に対するセクション数と除外される巡回ブロック数を表３、表４に示す。
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
　（２）実施の形態の説明で用いたＱ、Ｎ、Ｍ、Ｂなどのパラメータの値は一例であって、他の値であってもよい。
　（３）実施の形態では、ＰＡＭマッパ１３０によって作られる全ＰＡＭシンボルの変調多値数は同じである（全ＰＡＭシンボルはＢビットから作られる）として説明した。
　しかしながら、全ＰＡＭシンボルの変調多値数は互いに同じであってもよいし、全ＰＡＭシンボルの一部だけ変調多値数が同じであってもよい（変調多値数が異なるＰＡＭシンボルが作られてもよい。
　具体例を記載する。
　２次元ベクトル（２次元コンステレーションブロック）の場合、２つのＰＡＭシンボルがともに４－ＰＡＭシンボル（Ｂ＝２）である。あるいは、一方のＰＡＭシンボルが２－ＰＡＭシンボル（Ｂ＝１）で他方のＰＡＭシンボルが４－ＰＡＭシンボル（Ｂ＝２）である。
　なお、Ｄ次元ベクトルのＤ個の全次元のＰＡＭシンボルがＢビットから作られている場合、上述したように、例えばＭはＢ×Ｄである。
　また、Ｄ次元ベクトルの次元ｉ（ｉ＝１、２、・・・、Ｄ）のＰＡＭシンボルがＢ（ｉ）ビットから作られている場合、例えば、ＭはＢ（１）＋Ｂ（２）＋・・・＋Ｂ（Ｄ）である。この場合、（２Ｂ（１））×（２Ｂ（２））×・・・×（２Ｂ（Ｄ））個のＤ次元ベクトルがＤ次元コンステレーションを形成することになる。
　（４）実施の形態は、ハードウェアとソフトウェアを使った実装に関するものであってもよい。上記の実施の形態はコンピューティングデバイス（プロセッサ）を使って実装又は実行されてもよい。コンピューティングデバイスまたはプロセッサは、例えば、メインプロセッサ／汎用プロセッサ（general purpose processor）、デジタル信号プロセッサ（ＤＳＰ）、ＡＳＩＣ（application specific integrated circuit）、ＦＰＧＡ（field programmable gate array）、他のプロラマブル論理デバイスなどであってよい。上記の実施の形態は、これらのデバイスの結合によって実行され、あるいは、実現されてもよい。
　（５）実施の形態は、プロセッサによって、または、直接ハードウェアによって実行される、ソフトウェアモジュールの仕組みによって実現されてもよい。また、ソフトウェアモジュールとハードウェア実装の組み合わせも可能である。ソフトウェアモジュールは、様々な種類のコンピュータ読み取り可能なストレージメディア、例えば、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、レジスタ、ハードディスク、ＣＤ－ＲＯＭ、ＤＶＤなど、に保存されてもよい。
　≪補足（その２）≫
　実施の形態等に係る送信方法、送信機、受信方法、および受信機とその効果についてまとめる。
　（１）第１の送信方法は、
　ＮＲＦ（２以上の整数）個の周波数チャネル及びＮＣ（１以上の整数）個のサイクルを用いて１つの符号ブロックを複数のスライスに分けて送信する送信方法であって、
　疑似巡回低密度パリティ検査符号を用いてデータブロックを前記符号ブロックに符号化し、当該符号化ブロックはＮ個の巡回ブロックからなり、当該Ｎ個の巡回ブロックの夫々はＱビットからなり、前記Ｎ個の巡回ブロックは、夫々がＭ個の巡回ブロックからなるｆｌｏｏｒ（Ｎ／Ｍ）個のセクションとｒｅｍ｛Ｎ，Ｍ｝個の巡回ブロックとに分かられ、
　各前記セクションにおいて、当該セクションのＱ×Ｍ個のビットから夫々が実数値であるＤ個のコンポーネントからなるＤ次元コンステレーションブロックを生成し、
　各前記セクションのＤ次元コンステレーションブロックの夫々から、Ｄ行Ｄ列の直交行列を用いて夫々が実数値であるＤ個の回転コンポーネントからなるＤ次元回転コンステレーションブロックを生成し、
　各前記セクションの夫々の各前記Ｄ次元回転コンステレーションブロックの各前記回転コンポーネントを前記ＮＲＦ個の周波数チャネルの１つの周波数チャネルにマッピングする、
　送信方法であり、
　各前記回転コンポーネントの前記周波数チャネルへのマッピングは、
　各前記セクションにおいて、Ｄ×Ｑ個の前記回転コンポーネントをＤ行Ｑ列の実数インターリーバ行列に列方向に書き込み、各前記Ｄ行Ｑ列の実数インターリーバ行列を同じ行の連続する２列の回転コンポーネントを１つの複素値であるセルに置き換えたＤ行（Ｑ／２）列の複素インターリーバ行列に変換し、
　各前記セクションの前記Ｄ行（Ｑ／２）列の複素インターリーバ行列を並べることによって、｛ｆｌｏｏｒ（Ｎ／Ｍ）｝×Ｄ行（Ｑ／２）列の結合複素インターリーバ行列に結合し、
　前記結合複素インターリーバ行列の各行に対して、当該行に割り当てられた巡回シフト値ｋ×ｆｌｏｏｒ（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セルを用いた巡回シフトを適用し、
　巡回シフト後の前記結合複素値インターリーバ行列の連続するＱ／２とＮＲＦ×ＮＣとで定まる列数分のセルを前記ＮＲＦ個の周波数チャネルを順番に繰り返しながら前記周波数チャネルにマッピングする、
　ことと等価な処理を実行することによって行われ、
　前記巡回シフトは、各前記セクションでは、０以上ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１以下の値から予め定められた２以上のｋの値が少なくとも１回を用いるように行われる。
　これによれば、Ｄ次元回転コンステレーションブロックのＤ個の回転コンポーネントを２以上の周波数チャネルで送信することができ、受信性能の向上が図られる。
　（２）第２の送信方法は、第１の送信方法において、
　前記Ｄが２の場合、前記結合複素インターリーバ行列の１つのセクション部分では一方の行のｋの値をｋ　ｍｏｄ　ＮＲＦ＝０を満たす値、他方の行のｋの値をｋ　ｍｏｄ　ＮＲＦ≠０を満たす値とする。
　これによれば、２次元回転コンステレーションブロックの２個の回転コンポーネントが互いに異なる周波数チャネルで送信することができ、更なる受信性能の向上が図られる。
　（３）第３の送信方法は、第１の送信方法において、
　前記Ｄが４の場合であって、ＤがＮＲＦ以下の場合、前記結合複素インターリーバ行列の１つのセクション部分では、ｋの値がｋ　ｍｏｄ　ＮＲＦ＝０を満たす値、ｋ　ｍｏｄ　ＮＲＦ＝Ｌを満たす値、ｋの値がｋ　ｍｏｄ　ＮＲＦ＝Ｍを満たす値、及びｋ　ｍｏｄ　ＮＲＦ＝Ｎを満たす値、の行が夫々１つ存在し、Ｌ、Ｍ、Ｎは互いに異なる１以上の整数である。
　これによれば、４次元回転コンステレーションブロックの４個の回転コンポーネントが互いに異なる周波数チャネルで送信することができ、更なる受信性能の向上が図られる。
　（４）第１の受信方法は、
　ＮＲＦ（２以上の整数）個の周波数チャネル及びＮＣ（１以上の整数）個のサイクルを用いて１つの符号ブロックを複数のスライスに分けて受信する受信方法であって、
　前記ＮＲＦ（２以上の整数）個の周波数チャネルから、時間－周波数スライシングスケジュール情報に従って複数のセルを受信し、
　請求項１の実数値回転コンポーネントの周波数チャネルへのマッピングの規則に基づいて、前記複数のセルの実数コンポーネント及び虚数コンポーネントを、複数のＤ次元回転コンステレーションブロックのＤ個の実数値回転コンポーネントにマッピングし、
　前記複数のＤ次元回転コンステレーションブロックを疑似巡回低密度パリティ検査符号を用いてデコードする。
　これによれば、Ｄ次元回転コンステレーションブロックのＤ個の回転コンポーネントを２以上の周波数チャネルで受信することができ、受信性能の向上が図られる。
　（５）第１の送信機は、
ＮＲＦ（２以上の整数）個の周波数チャネル及びＮＣ（１以上の整数）個のサイクルを用いて１つの符号ブロックを複数のスライスに分けて送信する送信機であって、
　疑似巡回低密度パリティ検査符号を用いてデータブロックを前記符号ブロックに符号化し、当該符号化ブロックはＮ個の巡回ブロックからなり、当該Ｎ個の巡回ブロックの夫々はＱビットからなり、前記Ｎ個の巡回ブロックは、夫々がＭ個の巡回ブロックからなるｆｌｏｏｒ（Ｎ／Ｍ）個のセクションとｒｅｍ｛Ｎ，Ｍ｝個の巡回ブロックとに分かられ、
　各前記セクションにおいて、当該セクションのＱ×Ｍ個のビットから夫々が実数値であるＤ個のコンポーネントからなるＤ次元コンステレーションブロックを生成し、
　各前記セクションのＤ次元コンステレーションブロックの夫々から、Ｄ行Ｄ列の直交行列を用いて夫々が実数値であるＤ個の回転コンポーネントからなるＤ次元回転コンステレーションブロックを生成し、
　各前記セクションの夫々の各前記Ｄ次元回転コンステレーションブロックの各前記回転コンポーネントを前記ＮＲＦ個の周波数チャネルの１つの周波数チャネルにマッピングする、
　送信機であり、
　各前記回転コンポーネントの前記周波数チャネルへのマッピングは、
　各前記セクションにおいて、Ｄ×Ｑ個の前記回転コンポーネントをＤ行Ｑ列の実数インターリーバ行列に列方向に書き込み、各前記Ｄ行Ｑ列の実数インターリーバ行列を同じ行の連続する２列の回転コンポーネントを１つの複素値であるセルに置き換えたＤ行（Ｑ／２）列の複素インターリーバ行列に変換し、
　各前記セクションの前記Ｄ行（Ｑ／２）列の複素インターリーバ行列を並べることによって、｛ｆｌｏｏｒ（Ｎ／Ｍ）｝×Ｄ行（Ｑ／２）列の結合複素インターリーバ行列に結合し、
　前記結合複素インターリーバ行列の各行に対して、当該行に割り当てられた巡回シフト値ｋ×ｆｌｏｏｒ（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セルを用いた巡回シフトを適用し、
　巡回シフト後の前記結合複素値インターリーバ行列の連続するＱ／２とＮＲＦ×ＮＣとで定まる列数分のセルを前記ＮＲＦ個の周波数チャネルを順番に繰り返しながら前記周波数チャネルにマッピングする、
　ことと等価な処理を実行することによって行われ、
　前記巡回シフトは、各前記セクションでは、０以上ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１以下の値から予め定められた２以上のｋの値が少なくとも１回を用いるように行われる。
　これによれば、Ｄ次元回転コンステレーションブロックのＤ個の回転コンポーネントを２以上の周波数チャネルで送信することができ、受信性能の向上が図られる。
　（６）第１の受信機は、
　ＮＲＦ（２以上の整数）個の周波数チャネル及びＮＣ（１以上の整数）個のサイクルを用いて１つの符号ブロックを複数のスライスに分けて受信する受信機であって、
　前記ＮＲＦ（２以上の整数）個の周波数チャネルから、時間－周波数スライシングスケジュール情報に従って複数のセルを受信し、
　請求項１の実数値回転コンポーネントの周波数チャネルへのマッピングの規則に基づいて、前記複数のセルの実数コンポーネント及び虚数コンポーネントを、複数のＤ次元回転コンステレーションブロックのＤ個の実数値回転コンポーネントにマッピングし、
　前記複数のＤ次元回転コンステレーションブロックを疑似巡回低密度パリティ検査符号を用いてデコードする。
　これによれば、Ｄ次元回転コンステレーションブロックのＤ個の回転コンポーネントを２以上の周波数チャネルで受信することができ、受信性能の向上が図られる。
　本開示は、疑似巡回低密度パリティ検査符号とともに回転コンステレーション及び複数の周波数チャネルを用いる通信システムに利用することができる。
　１００，１００Ａ　送信機
　１１０　ＬＤＰＣエンコーダ
　１２０，１２０Ａ　ビットインターリーバ
　１３０　ＰＡＭマッパ
　１４０，１４０Ａ　コンポーネントデインターリーバ
　１５０　コンステレーションローテータ
　１６０，１６０Ａ　コンポーネントインターリーバ
　１７０　セルインターリーバ
　１８０　スケジューラ
　１９０－１～１９０－ｎ　変調器
　２００－１～２００－ｎ　送信アンテナ
　５００，５００Ａ，５００Ｂ，５００Ｃ　受信機
　５１０　受信アンテナ
　５２０　ＲＦフロントエンド
　５３０，５３０Ａ，６３０　コンポーネントデインターリーバ
　５４０　回転コンステレーションデマッパ
　５５０　コンポーネントインターリーバ
　５６０　ビットデインターリーバ
　５７０　ＬＤＰＣデコーダ

Claims (6)

  1. 　ＮＲＦ（２以上の整数）個の周波数チャネル及びＮＣ（１以上の整数）個のサイクルを用いて１つの符号ブロックを複数のスライスに分けて送信する送信方法であって、
    　疑似巡回低密度パリティ検査符号を用いてデータブロックを前記符号ブロックに符号化し、当該符号化ブロックはＮ個の巡回ブロックからなり、当該Ｎ個の巡回ブロックの夫々はＱビットからなり、前記Ｎ個の巡回ブロックは、夫々がＭ個の巡回ブロックからなるｆｌｏｏｒ（Ｎ／Ｍ）個のセクションとｒｅｍ｛Ｎ，Ｍ｝個の巡回ブロックとに分かられ、
    　各前記セクションにおいて、当該セクションのＱ×Ｍ個のビットから夫々が実数値であるＤ個のコンポーネントからなるＤ次元コンステレーションブロックを生成し、
    　各前記セクションのＤ次元コンステレーションブロックの夫々から、Ｄ行Ｄ列の直交行列を用いて夫々が実数値であるＤ個の回転コンポーネントからなるＤ次元回転コンステレーションブロックを生成し、
    　各前記セクションの夫々の各前記Ｄ次元回転コンステレーションブロックの各前記回転コンポーネントを前記ＮＲＦ個の周波数チャネルの１つの周波数チャネルにマッピングする、
    　送信方法であり、
    　各前記回転コンポーネントの前記周波数チャネルへのマッピングは、
    　各前記セクションにおいて、Ｄ×Ｑ個の前記回転コンポーネントをＤ行Ｑ列の実数インターリーバ行列に列方向に書き込み、各前記Ｄ行Ｑ列の実数インターリーバ行列を同じ行の連続する２列の回転コンポーネントを１つの複素値であるセルに置き換えたＤ行（Ｑ／２）列の複素インターリーバ行列に変換し、
    　各前記セクションの前記Ｄ行（Ｑ／２）列の複素インターリーバ行列を並べることによって、｛ｆｌｏｏｒ（Ｎ／Ｍ）｝×Ｄ行（Ｑ／２）列の結合複素インターリーバ行列に結合し、
    　前記結合複素インターリーバ行列の各行に対して、当該行に割り当てられた巡回シフト値ｋ×ｆｌｏｏｒ（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セルを用いた巡回シフトを適用し、
    　巡回シフト後の前記結合複素値インターリーバ行列の連続するＱ／２とＮＲＦ×ＮＣとで定まる列数分のセルを前記ＮＲＦ個の周波数チャネルを順番に繰り返しながら前記周波数チャネルにマッピングする、
    　ことと等価な処理を実行することによって行われ、
    　前記巡回シフトは、各前記セクションでは、０以上ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１以下の値から予め定められた２以上のｋの値が少なくとも１回を用いるように行われる、
    　送信方法。
  2. 　前記Ｄが２の場合、前記結合複素インターリーバ行列の１つのセクション部分では一方の行のｋの値をｋ　ｍｏｄ　ＮＲＦ＝０を満たす値、他方の行のｋの値をｋ　ｍｏｄ　ＮＲＦ≠０を満たす値とする、
    　ことを特徴とする請求項１記載の送信方法。
  3. 　前記Ｄが４の場合であって、ＤがＮＲＦ以下の場合、前記結合複素インターリーバ行列の１つのセクション部分では、ｋの値がｋ　ｍｏｄ　ＮＲＦ＝０を満たす値、ｋ　ｍｏｄ　ＮＲＦ＝Ｌを満たす値、ｋの値がｋ　ｍｏｄ　ＮＲＦ＝Ｍを満たす値、及びｋ　ｍｏｄ　ＮＲＦ＝Ｎを満たす値、の行が夫々１つ存在し、Ｌ、Ｍ、Ｎは互いに異なる１以上の整数である、
    　ことを特徴とする請求項１記載の送信方法。
  4. 　ＮＲＦ（２以上の整数）個の周波数チャネル及びＮＣ（１以上の整数）個のサイクルを用いて１つの符号ブロックを複数のスライスに分けて受信する受信方法であって、
    　前記ＮＲＦ（２以上の整数）個の周波数チャネルから、時間－周波数スライシングスケジュール情報に従って複数のセルを受信し、
    　請求項１の実数値回転コンポーネントの周波数チャネルへのマッピングの規則に基づいて、前記複数のセルの実数コンポーネント及び虚数コンポーネントを、複数のＤ次元回転コンステレーションブロックのＤ個の実数値回転コンポーネントにマッピングし、
    　前記複数のＤ次元回転コンステレーションブロックを疑似巡回低密度パリティ検査符号を用いてデコードする、
    　受信方法。
  5. 　ＮＲＦ（２以上の整数）個の周波数チャネル及びＮＣ（１以上の整数）個のサイクルを用いて１つの符号ブロックを複数のスライスに分けて送信する送信機であって、
    　疑似巡回低密度パリティ検査符号を用いてデータブロックを前記符号ブロックに符号化し、当該符号化ブロックはＮ個の巡回ブロックからなり、当該Ｎ個の巡回ブロックの夫々はＱビットからなり、前記Ｎ個の巡回ブロックは、夫々がＭ個の巡回ブロックからなるｆｌｏｏｒ（Ｎ／Ｍ）個のセクションとｒｅｍ｛Ｎ，Ｍ｝個の巡回ブロックとに分かられ、
    　各前記セクションにおいて、当該セクションのＱ×Ｍ個のビットから夫々が実数値であるＤ個のコンポーネントからなるＤ次元コンステレーションブロックを生成し、
    　各前記セクションのＤ次元コンステレーションブロックの夫々から、Ｄ行Ｄ列の直交行列を用いて夫々が実数値であるＤ個の回転コンポーネントからなるＤ次元回転コンステレーションブロックを生成し、
    　各前記セクションの夫々の各前記Ｄ次元回転コンステレーションブロックの各前記回転コンポーネントを前記ＮＲＦ個の周波数チャネルの１つの周波数チャネルにマッピングする、
    　送信機であり、
    　各前記回転コンポーネントの前記周波数チャネルへのマッピングは、
    　各前記セクションにおいて、Ｄ×Ｑ個の前記回転コンポーネントをＤ行Ｑ列の実数インターリーバ行列に列方向に書き込み、各前記Ｄ行Ｑ列の実数インターリーバ行列を同じ行の連続する２列の回転コンポーネントを１つの複素値であるセルに置き換えたＤ行（Ｑ／２）列の複素インターリーバ行列に変換し、
    　各前記セクションの前記Ｄ行（Ｑ／２）列の複素インターリーバ行列を並べることによって、｛ｆｌｏｏｒ（Ｎ／Ｍ）｝×Ｄ行（Ｑ／２）列の結合複素インターリーバ行列に結合し、
    　前記結合複素インターリーバ行列の各行に対して、当該行に割り当てられた巡回シフト値ｋ×ｆｌｏｏｒ（Ｑ／ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝／２）セルを用いた巡回シフトを適用し、
    　巡回シフト後の前記結合複素値インターリーバ行列の連続するＱ／２とＮＲＦ×ＮＣとで定まる列数分のセルを前記ＮＲＦ個の周波数チャネルを順番に繰り返しながら前記周波数チャネルにマッピングする、
    　ことと等価な処理を実行することによって行われ、
    　前記巡回シフトは、各前記セクションでは、０以上ｍａｘ｛Ｄ，（ＮＲＦ×ＮＣ）｝－１以下の値から予め定められた２以上のｋの値が少なくとも１回を用いるように行われる、
    　送信機。
  6. 　ＮＲＦ（２以上の整数）個の周波数チャネル及びＮＣ（１以上の整数）個のサイクルを用いて１つの符号ブロックを複数のスライスに分けて受信する受信機であって、
    　前記ＮＲＦ（２以上の整数）個の周波数チャネルから、時間－周波数スライシングスケジュール情報に従って複数のセルを受信し、
    　請求項１の実数値回転コンポーネントの周波数チャネルへのマッピングの規則に基づいて、前記複数のセルの実数コンポーネント及び虚数コンポーネントを、複数のＤ次元回転コンステレーションブロックのＤ個の実数値回転コンポーネントにマッピングし、
    　前記複数のＤ次元回転コンステレーションブロックを疑似巡回低密度パリティ検査符号を用いてデコードする、
    　受信機。
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