WO2015015756A1 - 不揮発性メモリ搭載サーバの省電力制御システム、制御装置、制御方法および制御プログラム - Google Patents

不揮発性メモリ搭載サーバの省電力制御システム、制御装置、制御方法および制御プログラム Download PDF

Info

Publication number
WO2015015756A1
WO2015015756A1 PCT/JP2014/003848 JP2014003848W WO2015015756A1 WO 2015015756 A1 WO2015015756 A1 WO 2015015756A1 JP 2014003848 W JP2014003848 W JP 2014003848W WO 2015015756 A1 WO2015015756 A1 WO 2015015756A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory
power saving
saving control
cpu
power
Prior art date
Application number
PCT/JP2014/003848
Other languages
English (en)
French (fr)
Inventor
竹村　俊徳
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to US14/904,773 priority Critical patent/US20160170474A1/en
Priority to JP2015529348A priority patent/JPWO2015015756A1/ja
Publication of WO2015015756A1 publication Critical patent/WO2015015756A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/329—Power saving characterised by the action undertaken by task scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • G06F9/4893—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues taking into account power or heat criteria
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5094—Allocation of resources, e.g. of the central processing unit [CPU] where the allocation takes into account power or heat criteria
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Definitions

  • the present invention relates to a technology for enhancing the power saving effect in a server equipped with a non-volatile memory.
  • Non-Patent Document 1 describes a computing technology that achieves normally-off, which actively shuts off power sources other than the components that should truly operate, even while operating as a system.
  • Non-Patent Document 1 an increase in power consumption due to power OFF / ON of a CPU circuit or memory and a power saving amount due to reduction of leakage current during the power OFF period are offset. Therefore, in order to enhance the power saving effect, it is necessary to reduce the frequency of the power OFF / ON as much as possible and to prolong the continuous power OFF time. However, there is a limit in extending the time for continuous power off as long as power control is performed by devising the hardware layer and the OS layer.
  • Patent Document 1 discloses a technology for reducing wasteful power consumption in a multi-core processor system although it is not normally-off computing.
  • This is a task scheduling apparatus provided with a scheduler that turns off the power supply to the processor when it detects that there is an idle processor.
  • the task scheduling apparatus measures the workload of each task before processing the task.
  • the usage rates of multiple processors are predicted based on the measured amount of work. Therefore, it is not suitable for normally-off computing which has the complexity of performing these processes and requires instantaneous power-off / on.
  • Patent Document 2 Patent Document 3
  • Patent Document 4 Patent Document 5
  • the present invention has been made in view of the above problems, and an object thereof is to realize normally-off computing with a power saving effect enhanced in a server equipped with a non-volatile memory.
  • the power saving control system of the present invention has a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system operating on the physical machine, and one or more processes operating on the operating system.
  • the operating system comprises: a process characteristic collection unit collecting characteristics of the process; a core allocation determination unit determining an allocation of the CPU core to the process based on the characteristics of the process; and a process based on the allocation
  • a process scheduler for performing the process of turning on / off the power of the CPU core or the memory based on the execution of the process.
  • a power saving control device includes a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system unit operating on the physical machine, and one or more process units operating by the operating system unit.
  • the operating system unit includes a process characteristic collection unit that collects the characteristics of the process unit, and a core allocation determination unit that determines the allocation of the CPU core to the process unit based on the characteristics of the process unit.
  • a process scheduler that executes a process unit based on the assignment, and turns off / on the power of the CPU core or the memory based on the execution of the process unit.
  • a power saving control method includes a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system operating on the physical machine, and one or more processes operating on the operating system.
  • the operating system collects characteristics of the process, determines assignment of the CPU core to the process based on characteristics of the process, and processes the process based on the assignment. And turn off / on the power of the CPU core or the memory based on the execution of the process.
  • a power saving control program includes a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system operating on the physical machine, and one or more processes operating on the operating system.
  • a process of collecting characteristics of the process, a process of determining assignment of the CPU core to the process based on characteristics of the process, and assignment A process of executing the process based on the process and a process of powering off / on the CPU core or the memory based on the process execution are executed.
  • the power saving control system of the present invention has a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system operating on the physical machine, and one or more processes operating on the operating system.
  • the operating system is a process characteristic collection unit that collects load characteristics of the process or interrupt characteristics of the process; and an interrupt aggregation unit that aggregates interrupts to the process based on the load characteristics or the interrupt characteristics.
  • a process scheduler that executes an interrupt based on the concentration of the interrupts, and turns off / on the power of the CPU core or the memory based on the execution of the interrupt.
  • a power saving control device comprises a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system unit operating on the physical machine, and one or more processing units operating on the operating system.
  • the operating system unit includes a process characteristic collection unit that collects load characteristics of the process unit or interrupt characteristics of the process unit, and aggregation of interrupts to the process unit based on the load characteristics or the interrupt characteristics And a process scheduler that executes an interrupt based on the concentration of the interrupts, and powers off / on the CPU core or the memory based on the execution of the interrupts.
  • a power saving control method includes a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system operating on the physical machine, and one or more processes operating on the operating system.
  • the operating system collects load characteristics of the process or interrupt characteristics of the process, and aggregates interrupts into the process based on the load characteristics or the interrupt characteristics. And executing an interrupt based on the concentration of the interrupts, and powering off / on the CPU core or the memory based on the execution of the interrupt.
  • a power saving control program includes a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system operating on the physical machine, and one or more processes operating on the operating system.
  • a process of collecting load characteristics of the process or interrupt characteristics of the process in the operating system, and concentration of interrupts into the process based on the load characteristics or the interrupt characteristics Processing of executing an interrupt based on the aggregation of the interrupts, and processing of turning the power of the CPU core or the memory off / on based on the execution of the interrupts.
  • the power saving control system of the present invention comprises a physical machine having a CPU and a memory, an operating system running on the physical machine, and one or more processes running on the operating system, the operating system comprising A process scheduler for scheduling the process; and a memory power control unit for turning on / off the power of the memory based on the scheduling.
  • the power saving control device includes a physical machine having a CPU and a memory, an operating system unit operating on the physical machine, and one or more processing units operated by the operating system unit.
  • the operating system unit has a process scheduler that schedules the process unit, and a memory power control unit that turns on / off the power of the memory based on the scheduling.
  • a power saving control method saves a power saving control system having a physical machine having a CPU and a memory, an operating system operating on the physical machine, and one or more processes operating on the operating system.
  • the operating system schedules the process and powers on / off the memory based on the scheduling.
  • a power saving control program saves a power saving control system having a physical machine having a CPU and a memory, an operating system operating on the physical machine, and one or more processes operating on the operating system.
  • the operating system is caused to execute a process of scheduling the process and a process of powering on / off the memory based on the scheduling.
  • FIG. 1 is a block diagram showing a configuration of a power saving control system of a non-volatile memory mounted server according to a first embodiment of this invention.
  • the power saving control system of this embodiment includes a physical machine 1 having a CPU 11 having a plurality of CPU cores 18 and a memory 19, an operating system 14 operating on the physical machine 1, and one or more operating on the operating system 14. And a process 150.
  • the operating system 14 has a process characteristic collection unit 141 that collects the characteristics of the process 150.
  • the core allocation determination unit 142 determines the allocation of the CPU core 18 to the process 150 based on the characteristics of the process 150, and a process scheduler 143 that executes the process 150 based on the allocation. Furthermore, based on the execution of the process 150, the power supply of the CPU core 18 or the memory 19 is turned off / on.
  • FIG. 2 is a block diagram showing a configuration of a power saving control system of a non-volatile memory mounted server according to a second embodiment of the present invention.
  • the power saving control system of the present embodiment has a physical machine 1.
  • the physical machine 1 has a CPU 11 having a plurality of CPU cores 18 (k in FIG. 2, k is a positive integer of 2 or more), an I / O device 12 (Input / Output device), and one or more memories 19 (FIG. 2).
  • m is a positive integer
  • m is a positive integer).
  • the physical machine 1 also has an OS 14 (Operating System) operating on the CPU 11, the I / O device 12, and the memory unit 13.
  • the OS 14 includes a process characteristic collection unit 141, a core allocation determination unit 142, and a process scheduler 143. Furthermore, on the OS 14, processes 151 to 15 n (n is a positive integer) as applications run.
  • the CPU 11 has a plurality of CPU cores 18, and in addition to the normal CPU processing, it has a function called power gating that can shut off a part of the power supply of the CPU circuit at an arbitrary timing. In the present embodiment, power shutoff / recovery control of the CPU core 18 is possible.
  • the I / O device 12 has an interface for exchanging data with various devices such as a network.
  • the memory unit 13 has a memory 19 that can operate in response to the operation of each CPU core 18.
  • the memory 19 can be a non-volatile memory, and can shut off the power of the memory 19 not in use. In that case, the stored data can be read out after power recovery without erasing the data.
  • the memory unit 13 may also be a memory having one or more memory areas.
  • the memory area corresponds to the memory 19 described above.
  • ReRAM Resistive RAM
  • MRAM Magneticoresistive RAM
  • STT-MRAM Spin Transfer Torque-MRAM
  • PRAM Phase change RAM
  • FeRAM Feroelectric RAM
  • the OS 14 has a process characteristic collection unit 141, a core allocation determination unit 142, and a process scheduler 143.
  • Process execution control for enhancing the power saving effect by powering off the CPU core 18 of the CPU 11 and the memory 19 of the memory unit 13. I do.
  • the process characteristic collection unit 141 collects information such as load characteristics of the processes 151 to 15 n, for example, CPU utilization, cache hit rate, frequency of context switch, resource utilization characteristics, for example, network input / output amount.
  • the core allocation determination unit 142 determines allocation of which process should be executed by which CPU core 18 based on the load characteristics of the processes 151 to 15n collected by the process characteristic collection unit 141 and the utilization characteristics of resources.
  • the core allocation determination unit 142 monitors the high load of each process and the high utilization frequency of resources, collects the low ones and allocates them to the same CPU core 18. Similarly, processes with high load and resource usage frequency are collected and allocated to the same CPU core 18. In this case, in order to avoid deterioration of the processing capacity of the CPU core 18, it is assumed that the CPU core 18 and resources are collected and allocated in a range not exceeding the upper limit. In this way, in the CPU core 18 where the processes with low load are collected, it is possible to increase the pause time in the CPU power gating.
  • the process scheduler 143 schedules the execution of the process according to the determination of the core allocation determination unit 142.
  • FIG. 3 is a flow chart showing the procedure of the power saving control method of the power saving control system of the present embodiment shown in FIG.
  • the process characteristic collection unit 141 collects load characteristics and resource use characteristics of the processes 151 to 15 n operating on the physical machine 1 (step A 1).
  • the core allocation determination unit 142 determines allocation of which process should be executed by which CPU core 18 from the process characteristics collected by the process characteristic collection unit 141 (step A2).
  • allocation is performed to the CPU core 18 in the range not exceeding the upper limit value of the CPU utilization rate in order from the process with the highest CPU utilization rate.
  • the best fit algorithm in the bin packing problem can be used, but it is not limited to a specific algorithm. In this manner, in the CPU core 18 where the processes with low load are collected, it is possible to lengthen the pause time in the power gating of the CPU 11.
  • the process scheduler 143 executes and controls the process according to the correspondence between each process determined by the core allocation determination unit 142 and the CPU core 18 (step A3).
  • the power OFF / ON of the CPU core 18 and the memory 19 interlocked with the CPU core 18 is automatically controlled by the power gating function of the CPU 11. That is, even if the system is operating, at that moment, the power of components other than the components such as the CPU core 18 and the memory 19 which should operate truly is turned off, and the CPU core 18 which should operate truly Power of components such as the memory 19 can be turned on.
  • the memory unit 13 uses the non-volatile memory 19, when the power of the memory 19 is turned on / off, another data stored in the memory 19 is saved or saved. There is no need to recover from the memory to the memory 19. Therefore, smooth and normally off computing with reduced delay is possible.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 1 of FIG. Further, the power saving control program of the present embodiment is a power saving control program for executing the flowchart of FIG. 3.
  • the CPU core to which a process having a low CPU usage rate is allocated has a long idle time, the CPU core and the memory interlocked therewith are continuously kept long by the power OFF. it can. Thereby, the power saving effect can be enhanced.
  • FIG. 4 is a block diagram showing a configuration of a power saving control system according to a third embodiment of the present invention.
  • the inside of the physical machine 1 in FIG. 2 is the physical machine 2 virtualized by the hypervisor 16, and a plurality of virtual machines (Virtual Machine, VM, etc.) are generated on the hypervisor 16.
  • the present embodiment differs from the power saving system of the second embodiment in that 171 to 17 n operate.
  • VMs operating on the hypervisor 16 are identified by assigning reference numerals 171 to 17 n (n is a positive integer).
  • FIG. 5 is a flow chart showing the procedure of the power saving control method of the power saving control system of the present embodiment shown in FIG. In this power saving control system, the power saving effect is enhanced by devising the scheduling of VMs.
  • the VM characteristic collection unit 161 collects load characteristics and resource use characteristics of the VMs 171 to 17n operating on the physical machine 2 (step B1).
  • the core allocation determination unit 162 determines allocation of which VM should be executed by which CPU core 18 from the VM characteristics collected by the VM characteristics collection unit 161 (step B2).
  • VMs with the highest CPU usage rate are allocated to a smaller number of CPU cores 18 in order not to exceed the upper limit value of the CPU usage rate.
  • the best fit algorithm in the bin packing problem can be used, but it is not limited to a specific algorithm. In this manner, in the CPU core 18 where VMs with low load are collected, it is possible to increase the pause time in power gating of the CPU.
  • the VM scheduler 163 executes and controls the VM according to the correspondence between each VM and the CPU core determined by the core allocation determination unit 162 (step B3).
  • the power OFF / ON of the CPU core 18 and the memory 19 is automatically controlled by the power gating function of the CPU 11. That is, even if the system is operating, at that moment, the power of components other than the components such as the CPU core 18 and the memory 19 which should operate truly is turned off, and the CPU core 18 which should operate truly Power of components such as the memory 19 can be turned on.
  • the memory unit 13 uses the non-volatile memory 19, when the power of the memory 19 is turned on / off, another data stored in the memory 19 is saved or saved. There is no need to recover from the memory to the memory 19. Therefore, smooth and normally off computing with reduced delay is possible.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 2 of FIG. 4. Further, the power saving control program of the present embodiment is a power saving control program for executing the flowchart of FIG. 5.
  • the CPU core to which a VM having a low CPU utilization rate is allocated has a long idle time, the CPU core and the memory interlocked with it are required to have a long pause time due to power off. it can. Thereby, the power saving effect can be enhanced.
  • the fourth embodiment of the present invention has the configuration of the physical machine 1 shown in FIG. Further, the process allocation method of the core allocation determination unit 142 in FIG. 2 is different from the second embodiment in that allocation is performed so that the usage frequency is equalized as much as possible, instead of aggregating those with high usage frequency. .
  • Step A1 of FIG. 3 is the same processing as that of the second embodiment.
  • the core allocation determination unit 142 determines allocation of which process should be executed by which CPU core 18 from the load characteristics and resource utilization characteristics of the processes 151 to 15n collected in step A1. .
  • each process is allocated to the CPU core 18 so that the sum of the CPU utilization of each process allocated to each CPU core 18 for each CPU core 18 is as equal as possible based on the CPU utilization of each process . That is, each process is assigned to the CPU core 18 so that the difference in CPU utilization rate among the CPU cores 18 becomes as small as possible.
  • Step A3 in FIG. 3 is the same process as in the second embodiment.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 1 of FIG. Further, the power saving control program of the present embodiment is a power saving control program for executing the flowchart of FIG. 3.
  • each CPU core since each CPU core has a similar idle time, it is possible to ensure on average from all the CPU cores the pause time due to the power off of the CPU core and the memory linked thereto. . Thereby, the power saving effect can be enhanced.
  • the fifth embodiment of the present invention has the configuration of the physical machine 2 shown in FIG.
  • the VM allocation method of the core allocation determination unit 162 in FIG. 4 is different from the third embodiment in that allocation is performed so that the usage frequency is equalized as much as possible, instead of aggregating those with high usage frequency. .
  • Step B1 of FIG. 5 is the same processing as that of the second embodiment.
  • the core allocation determination unit 162 determines allocation of which VM should be executed by which CPU core 18 from the load characteristics of VMs 171 to 17n collected in step B1 and the resource utilization characteristics.
  • each VM is allocated to the CPU core 18 so that the sum of the CPU utilization of each VM allocated to the CPU core 18 for each CPU core 18 is as equal as possible based on the CPU utilization of each VM. That is, each VM is allocated to the CPU core 18 so that the difference in CPU utilization rate for each CPU core 18 becomes as small as possible.
  • Step B3 in FIG. 5 is the same process as in the third embodiment.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 2 of FIG. 4. Further, the power saving control program of the present embodiment is a power saving control program for executing the flowchart of FIG. 5.
  • each CPU core since each CPU core has a similar idle time, it is possible to ensure on average from all the CPU cores the pause time due to the power off of the CPU core and the memory linked thereto. . Thereby, the power saving effect can be enhanced.
  • the sixth embodiment of the present invention has the configuration of the physical machine 1 shown in FIG. Then, the process allocation method of the core allocation determination unit 142 in FIG. 2 is based on the high frequency of use, not the high CPU utilization of each process as an example, but the high frequency of process context switches. Is different from the second embodiment in that
  • Step A1 of FIG. 3 is the same processing as that of the second embodiment.
  • step A2 of FIG. 3 the core allocation determination unit 142 determines allocation of which process should be executed by which CPU core 18 from the load characteristics and resource utilization characteristics of the processes 151 to 15n collected in step A1. .
  • processes are allocated to the CPU core 18 in the range not exceeding the upper limit value of the frequency of context switches in order from the process with the high frequency of context switches.
  • Step A3 in FIG. 3 is the same process as in the second embodiment.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 1 of FIG. Further, the power saving control program of the present embodiment is a power saving control program for executing the flowchart of FIG. 3.
  • the CPU core to which the process with low context switching frequency is allocated since the CPU core to which the process with low context switching frequency is allocated has a long idle time, the CPU core and the memory interlocked with it are required to have a long pause time due to the power OFF. it can. Thereby, the power saving effect can be enhanced.
  • the seventh embodiment of the present invention has the configuration of the physical machine 2 shown in FIG.
  • the VM allocation method of the core allocation determination unit 162 in FIG. 4 is based on the height of the usage frequency, for example, the height of the frequency of context switches of VMs, not the height of CPU utilization of each VM. Is different from the third embodiment in that
  • Step B1 in FIG. 5 is the same process as in the third embodiment.
  • step B2 of FIG. 5 the core allocation determination unit 162 determines allocation of which VM should be executed by which CPU core 18 from the load characteristics of VMs 171 to 17n collected in step B1 and the resource utilization characteristics.
  • VMs with the highest frequency of context switches are allocated to the CPU core 18 in order not to exceed the upper limit of the frequency of context switches.
  • Step B3 in FIG. 5 is the same process as in the third embodiment.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 2 of FIG. 4. Further, the power saving control program of the present embodiment is a power saving control program for executing the flowchart of FIG. 5.
  • the CPU core to which a VM with a low context switching frequency is allocated has a long idle time, the CPU core and the memory interlocked with it are required to have a long pause time due to power off. it can. Thereby, the power saving effect can be enhanced.
  • the eighth embodiment of the present invention has the configuration of the physical machine 1 shown in FIG. Then, the process allocation method of the core allocation determination unit 142 in FIG. 2 is not to consolidate high frequency context switches, but to allocate so that the frequency of process context switches is equalized as much as possible. It differs from the sixth embodiment.
  • Step A1 of FIG. 3 is the same process as the sixth embodiment.
  • the core allocation determination unit 142 determines allocation of which process should be executed by which CPU core 18 from the load characteristics and resource utilization characteristics of the processes 151 to 15n collected in step A1. .
  • each process is assigned to the CPU core so that the sum of the context switch frequency of the process assigned to the CPU core 18 for each CPU core is as equal as possible based on the frequency of the context switch of each process To go. That is, each process is assigned to the CPU core such that the difference in the frequency of context switches for each CPU core 18 becomes as small as possible.
  • Step A3 in FIG. 3 is the same process as in the sixth embodiment.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 1 of FIG. Further, the power saving control program of the present embodiment is a power saving control program for executing the flowchart of FIG. 3.
  • each CPU core since each CPU core has a similar idle time, it is possible to ensure on average from all the CPU cores the pause time due to the power off of the CPU core and the memory linked thereto. . Thereby, the power saving effect can be enhanced.
  • the ninth embodiment of the present invention has the configuration of the physical machine 2 shown in FIG. Then, the VM allocation method of the core allocation determination unit 162 of FIG. 4 is not to consolidate the ones with high frequency of context switches, but to allocate so that the frequency of context switches of VMs is equalized as much as possible. It differs from the seventh embodiment.
  • Step B1 in FIG. 5 is the same process as in the seventh embodiment.
  • the core allocation determination unit 162 determines allocation of which VM should be executed by which CPU core 18 from the load characteristics of VMs 171 to 17n collected in step B1 and the resource utilization characteristics.
  • each VM is assigned to the CPU core 18 so that the sum of the frequency of context switches of the VMs assigned to the CPU core 18 for each CPU core is as equal as possible based on the frequency of the context switch of each VM. I will assign. That is, each VM is allocated to the CPU core 18 so that the difference in the frequency of context switches for each CPU core 18 becomes as small as possible.
  • Step B3 in FIG. 5 is the same process as in the seventh embodiment.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 2 of FIG. 4. Further, the power saving control program of the present embodiment is a power saving control program for executing the flowchart of FIG. 5.
  • each CPU core since each CPU core has a similar idle time, it is possible to ensure on average from all the CPU cores the pause time due to the power off of the CPU core and the memory linked thereto. . Thereby, the power saving effect can be enhanced.
  • FIG. 6 is a block diagram showing a configuration of a power saving control system of a non-volatile memory mounted server according to a tenth embodiment of the present invention.
  • the power saving control system of the present embodiment has a physical machine 1, and the physical machine 1 has a CPU 11 having a plurality of CPU cores 18 (k in FIG. 6, k is a positive integer of 2 or more), I / O devices. 12, a memory unit 13 having one or more memories 19 (m in FIG. 6, m is a positive integer).
  • the physical machine 1 also has an OS 14 operating on the CPU 11, the I / O device 12, and the memory 13, and the OS 14 has a process characteristic collection unit 141, an interrupt aggregation unit 144, and a process scheduler 143. Furthermore, on the OS 14, processes 151 to 15 n (n is a positive integer) as applications run.
  • the CPU 11 has a plurality of CPU cores 18, and in addition to the normal CPU processing, it has a function called power gating that can shut off a part of the power supply of the CPU circuit at an arbitrary timing. In the present embodiment, power shutoff / recovery control of the CPU core 18 is possible.
  • the I / O device 12 has an interface for exchanging data with various devices such as a network.
  • the memory unit 13 has a memory 19 that can operate in response to the operation of each CPU core 18.
  • the memory 19 can be a non-volatile memory, and can shut off the power of the memory 19 not in use. In that case, the stored data can be read out after power recovery without erasing the data.
  • the memory unit 13 may also be a memory having one or more memory areas.
  • the memory area corresponds to the memory 19 described above.
  • Non-volatile memory ReRAM, MRAM, STT-MRAM, PRAM, FeRAM can be used. Further, as long as the memory is nonvolatile, it is not limited to these.
  • the OS 14 has a process characteristic collection unit 141, an interrupt concentration unit 144, and a process scheduler 143, and performs process execution control for enhancing the power saving effect by powering off the CPU core 18 of the CPU 11 and the memory 19 of the memory unit 13. Do.
  • the process characteristic collection unit 141 includes information such as load characteristics of the processes 151 to 15 n, for example, CPU utilization, cache hit rate, frequency of context switch, and interrupt characteristics, for example, frequency of interrupts due to input and output of devices. collect.
  • the interrupt aggregation unit 144 aggregates interrupts to a process with low load characteristics from the load characteristics and interrupt characteristics of the processes 151 to 15 n collected by the process characteristic collection unit 141.
  • the interrupt aggregating unit 144 monitors the level of load characteristic of each process and the level of interrupt frequency, and integrates interrupts to those low processes. In this way, it is possible to increase the continuous pause time of the CPU core 18 in the process with low load characteristics and interrupt frequency.
  • the process scheduler 143 executes the interrupts collected by the interrupt collection unit 144.
  • FIG. 7 is a flow chart showing the procedure of the power saving control method of the power saving control system of the present embodiment shown in FIG.
  • the process characteristic collection unit 141 collects the load characteristics of the processes 151 to 15 n operating on the physical machine 1 and the interrupt characteristics, that is, the resource use characteristics (step C1).
  • the interrupt aggregation unit 144 refers to the process characteristic collected by the process characteristic collection unit 141, and aggregates interrupts for the process with a small load (step C2).
  • interrupts are aggregated if they fall below a preset threshold.
  • the aggregation of interrupts is performed by storing randomly generated interrupts in a queue, and accumulating a certain number of cases or when a certain period of time has elapsed. In this way, it is possible to increase the continuous pause time of the CPU core 18 in a process with low load and interrupt frequency.
  • step C3 the process scheduler 143 executes the interrupt consolidated by the interrupt aggregating unit 144 (step C3).
  • the power OFF / ON of the CPU core 18 and the memory 19 is automatically controlled by the power gating function of the CPU 11. That is, even if the system is operating, at the moment, the power of components other than the CPU core 18 and the memory 19 which should operate truly is turned off, and the CPU core 18 and the memory 19 should operate truly.
  • the power of the components of can be turned on.
  • the memory unit 13 uses the non-volatile memory 19, when the power of the memory 19 is turned on / off, another data stored in the memory 19 is saved or saved. There is no need to recover from the memory to the memory 19. Therefore, smooth and normally off computing with reduced delay is possible.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 1 of FIG.
  • the power saving control program of the present embodiment is a power saving control program that executes the flowchart of FIG. 7.
  • interrupts to processes with low CPU utilization and low interrupt frequency are concentrated, and therefore, it is possible to ensure a long pause time due to power-off of the CPU core and the memory linked thereto. Thereby, the power saving effect can be enhanced.
  • FIG. 8 is a block diagram showing a configuration of a power saving control system according to an eleventh embodiment of the present invention.
  • the inside of the physical machine 1 of FIG. 6 is the physical machine 2 virtualized by the hypervisor 16, and a plurality of virtual machines (VMs) 171 to 171 are provided on the hypervisor 16. It differs from the power saving system of the tenth embodiment in that 17n operates.
  • VMs operating on the hypervisor 16 are identified by assigning reference numerals 171 to 17 n (n is a positive integer).
  • FIG. 9 is a flow chart showing the procedure of the power saving control method of the power saving control system of the present embodiment shown in FIG.
  • the CPU pause time is extended to enhance the power saving effect.
  • the VM characteristic collecting unit 161 collects load characteristics of the VMs 171 to 17n operating on the physical machine 2 and interrupt characteristics, that is, resource utilization characteristics (step D1).
  • the interrupt collecting unit 164 collects interrupts for VMs with low load characteristics (step D2).
  • interrupts are aggregated if they fall below a preset threshold.
  • the aggregation of interrupts is performed by storing randomly generated interrupts in a queue, and accumulating a certain number of cases or when a certain period of time has elapsed. In this way, it is possible to increase the continuous pause time of the CPU core 18 in the VM with low load and interrupt frequency.
  • the VM scheduler 163 executes the interrupt aggregated by the interrupt aggregation unit 164 (step D3).
  • the power OFF / ON of the CPU core 18 and the memory 19 is automatically controlled by the power gating function of the CPU 11. That is, even if the system is operating, at that moment, the power of components other than the CPU core 18 and the memory 19 which should operate truly is turned off, and the CPU core 18 and the memory 18 should operate truly.
  • the power of the components of can be turned on.
  • the memory unit 13 uses the non-volatile memory 19, when the power of the memory 19 is turned on / off, another data stored in the memory 19 is saved or saved. There is no need to recover from the memory to the memory 19. Therefore, smooth and normally off computing with reduced delay is possible.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 2 of FIG. 8 described above. Further, the power saving control program of the present embodiment is a power saving control program for executing the above-described flowchart of FIG. 9.
  • the twelfth embodiment of the present invention has the configuration of the physical machine 1 shown in FIG. Further, the interrupt concentration of the interrupt concentration unit 144 in FIG. 6 is different from that of the tenth embodiment in that interrupts to processes with low priority are collected.
  • Step C1 of FIG. 7 is the same processing as the tenth embodiment. However, process priority is collected as an interrupt characteristic.
  • step C2 of FIG. 7 the interrupt aggregation unit 144 aggregates interrupts to processes with low process priority from the load characteristics and interrupt characteristics of the processes 151 to 15n collected in step C1.
  • a process with a low process priority may reduce the frequency of execution when the load on the physical machine 1 becomes high, so even if interrupts are preferentially aggregated, the influence is small.
  • Step C3 in FIG. 7 is the same process as the tenth embodiment.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 1 of FIG.
  • the power saving control program of the present embodiment is a power saving control program that executes the flowchart of FIG. 7.
  • the thirteenth embodiment of the present invention has the configuration of the physical machine 2 shown in FIG. Further, the interrupt concentration of the interrupt concentration unit 164 in FIG. 8 is different from the eleventh embodiment in that interrupts to VMs with low priorities are collected.
  • Step D1 in FIG. 9 is the same process as in the eleventh embodiment.
  • VM priorities are collected as interrupt characteristics.
  • step D2 of FIG. 9 the interrupt aggregation unit 164 integrates interrupts to VMs with low VM priority from the load characteristics and interrupt characteristics of the VMs 171 to 17n collected in step D1. Since VMs with low VM priority may be executed less frequently if the load on the physical machine 2 is high, even if interrupts are preferentially aggregated, the impact is small.
  • Step D3 in FIG. 9 is the same process as in the eleventh embodiment.
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 2 of FIG. 8 described above. Further, the power saving control program of the present embodiment is a power saving control program for executing the above-described flowchart of FIG. 9.
  • FIG. 10 is a block diagram showing a configuration of a power saving control system of a non-volatile memory mounted server according to a fourteenth embodiment of the present invention.
  • the power saving control system of the present embodiment includes a physical machine 1, and the physical machine 1 includes a CPU 11, an I / O device 12, and a memory unit 13.
  • the physical machine 1 also has an OS 14 operating on the CPU 11, the I / O device 12, and the memory unit 13, and the OS 14 has a process scheduler 143 and a memory power control unit 145.
  • processes 151 to 15n (n is a positive integer), which are applications, operate.
  • the CPU 11 is a CPU that executes the OS 14 and the processes 151 to 15 n.
  • the I / O device 12 has an interface for exchanging data with various devices such as a network.
  • the memory unit 13 has one or more memories 19 (m in FIG. 10, m is a positive integer).
  • the memory 19 can be a non-volatile memory, and can shut off the power of the memory 19 not in use. In that case, the stored data can be read out after power recovery without erasing the data.
  • the memory unit 13 may also be a memory having one or more memory areas.
  • the memory area corresponds to the memory 19 described above.
  • Non-volatile memory ReRAM, MRAM, STT-MRAM, PRAM, FeRAM or the like can be used. Further, as long as the memory is nonvolatile, it is not limited to these.
  • the OS 14 includes a process scheduler 143 and a memory power control unit 145, and performs process execution control for enhancing the power saving effect by the power shutoff of the memory 19 of the memory unit 13.
  • the process scheduler 143 schedules the processes 151 to 15n, notifies the memory power control unit 145 of the process 15i (i is 1 to n) to be executed from now, and then executes the scheduled process 15i.
  • the memory power control unit 145 turns on the power of the memory 19 of the process 15i notified from the process scheduler 143, and turns off the power of the memory 19 of the process which has been executed up to that point.
  • the power saving control system turns on the power of the memory 19 of the process operating on the OS 14 and turns off the power of the memory 19 of the other non-executing processes.
  • the power supply cutoff range can be broadened, and the power saving effect can be enhanced.
  • the memory unit 13 uses the non-volatile memory 19, when the power of the memory 19 is turned on / off, another data stored in the memory 19 is saved or saved. There is no need to recover from the memory to the memory 19. Therefore, smooth and normally off computing with reduced delay is possible.
  • FIG. 11 is a flow chart showing the procedure of the power saving control method of the power saving control system of the present embodiment shown in FIG.
  • the process scheduler 143 determines a process 15i to be executed among the processes 151 to 15n operating on the physical machine 1 (step E1).
  • the selection of the process 15i to be performed assumes a general scheduler scheduling algorithm and is not limited to a specific algorithm here.
  • FIFO First In, First Out
  • round robin which is executed in order of each process
  • the algorithm of the process scheduler is not limited to these.
  • the process scheduler 143 notifies the memory power control unit 145 of the process 15i to be executed (step E2).
  • the memory power control unit 145 turns on the power of the memory 19 operated in the process 15i (step E3).
  • the memory power control unit 145 turns off the power of the memory 19 operated in the process which has been executed so far (step E4). At this time, if the memory 19 operated in the process executed so far overlaps with the memory 19 operated in the process 15 i executed from now on, the power supply of the memory 19 operated in the process executed so far Will remain ON.
  • the process scheduler 143 executes the process 15i to be executed (step E5).
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 1 of FIG. 10 described above. Further, the power saving control program according to the present embodiment is a power saving control program for executing the above-described flowchart of FIG.
  • the power of the memory of the process to be executed is turned on by the process execution control and the memory power control described above, and the power of the memory of the other non-running processes is turned off It is possible to widen the cutoff range of the power supply. Thereby, the power saving effect can be enhanced.
  • FIG. 12 is a block diagram showing a configuration of a power saving control system according to a fifteenth embodiment of the present invention.
  • the inside of the physical machine 1 in FIG. 10 is the physical machine 2 virtualized by the hypervisor 16, and a plurality of virtual machines (VMs) 171 to 171 are provided on the hypervisor 16.
  • VMs virtual machines
  • This embodiment differs from the power saving system of the fourteenth embodiment in that 17n operates.
  • VMs operating on the hypervisor 16 are identified by assigning reference numerals 171 to 17 n (n is a positive integer).
  • the power supply cutoff range of the memory unit 13 can be expanded by turning on the power supply of the memory 19 of the running VM and turning off the power supply of the memory 19 of the other non-running VMs. Power saving effect can be enhanced.
  • the memory unit 13 uses the non-volatile memory 19, when the power of the memory 19 is turned on / off, another data stored in the memory 19 is saved or saved. There is no need to recover from the memory to the memory 19. Therefore, smooth and normally off computing with reduced delay is possible.
  • FIG. 13 is a flowchart showing the procedure of the power saving control method of the power saving control system of the present embodiment shown in FIG.
  • the VM scheduler 163 determines the VM 17i (i is 1 to n) to be executed from the VMs 171 to 17n operating on the physical machine 2 (step F1).
  • the selection of the VM 17i to be executed assumes a general VM scheduler scheduling algorithm, and is not limited to a specific algorithm here.
  • the VM scheduler algorithm can use a FIFO that executes in the order of arrival to the executable queue, and a round robin that executes each VM in a certain order. It is also possible to use a priority preemptive which is preferentially executed in order from a VM having a high priority for a certain period of time.
  • the algorithm of VM scheduler is not limited to these.
  • the VM scheduler 163 notifies the memory power control unit 165 of the VM 17i to be executed (step F2).
  • the memory power control unit 165 turns on the power of the memory 19 operated in the VM 17i (step F3).
  • the memory power control unit 165 turns off the power of the memory 19 operated in the VM which has been executed so far (step F4). At this time, if the memory 19 operated in the VM executed so far overlaps with the memory 19 operated in the VM 17i executed from now on, the power supply of the memory 19 operated in the VM executed so far is Leave it ON.
  • the VM scheduler 163 executes the VM 17i to be executed (step F5).
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 2 of FIG. 12 described above. Further, the power saving control program of the present embodiment is a power saving control program for executing the above-described flowchart of FIG. 13.
  • the power of the memory of the VM to be executed is turned on by the VM execution control and the memory power control described above, and the power of the memory of the VM not in execution is turned off. It is possible to widen the cutoff range of the power supply. Thereby, the power saving effect can be enhanced.
  • the sixteenth embodiment of the present invention has the configuration of the physical machine 3 shown in FIG.
  • the configuration of the physical machine 3 of the present embodiment differs from that of the fourteenth embodiment in that the OS 14 shown in FIG. 10 includes the OS 15 to which the cache information collecting unit 146 is added.
  • the other configuration is the same as that of the fourteenth embodiment.
  • FIG. 15 is a flow chart showing the processing procedure of the power saving control system shown in FIG.
  • the cache information collecting unit 146 collects information of pages of the memory 19 held in the cache by the CPU 11 (step G1). This information shall be collected synchronously with the cache update.
  • the process scheduler 143 determines a process 15i (i is 1 to n) to be executed among the processes 151 to 15n operating on the physical machine 3 (step G2).
  • the selection of the process 15i to be performed assumes a general scheduler scheduling algorithm and is not limited to a specific algorithm here.
  • the process scheduler 143 notifies the memory power control unit 145 of the process 15i to be executed (step G3).
  • the memory power control unit 145 acquires, from the cache information collection unit 146, information on pages in the cache in the memory 19 operated in the process 15i (step G4).
  • the memory power control unit 145 powers on the memory 19 having the page in the cache among the memories of the process 15i (step G5).
  • the memory power control unit 145 turns off the power of the memory 19 operated in the process which has been executed so far (step G6). At this time, if the memory 19 operated in the process executed so far overlaps with the memory 19 operated in the process 15 i executed from now on, the power supply of the memory 19 operated in the process executed so far Will remain ON.
  • the process scheduler 143 executes the process 15i to be executed (step G7).
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 3 of FIG. 14 described above. Also, the power saving control program of the present embodiment is a power saving control program that executes the above-described flowchart of FIG.
  • the page in the cache is turned on to store the non-cached page memory and the other memory.
  • the seventeenth embodiment of the present invention has the configuration of a physical machine 4 shown in FIG.
  • the configuration of the physical machine 4 of this embodiment is different from the fifteenth embodiment in that the hypervisor 16 shown in FIG. 12 has the hypervisor 17 to which the cache information collecting unit 166 is added.
  • the other configuration is the same as that of the fifteenth embodiment.
  • FIG. 17 is a flowchart showing the processing procedure of the power saving control system shown in FIG.
  • the cache information collecting unit 166 collects information of pages of the memory 19 held in the cache by the CPU 11 (step H1). This information shall be collected synchronously with the cache update.
  • the VM scheduler 163 determines a VM 17i (i is 1 to n) to be executed among the VMs 171 to 17n operating on the physical machine 4 (step H2).
  • the selection of the VM 17i to be executed assumes a general VM scheduler scheduling algorithm, and is not limited to a specific algorithm here.
  • the VM scheduler 163 notifies the memory power control unit 165 of the VM 17i to be executed (step H3).
  • the memory power control unit 165 acquires, from the cache information collection unit 166, information on pages in the cache in the memory 19 operated by the VM 17i (step H4).
  • the memory power control unit 165 powers on the memory 19 having the page in the cache among the memory of the VM 17i (step H5).
  • the memory power control unit 165 turns off the power of the memory 19 operated by the VM which has been executed so far (step H6). At this time, if the memory 19 operated in the VM which has been executed up to now overlaps with the memory 19 which is operated in the VM 15i to be executed from now on, the power supply of the memory 19 operated in the VM which has been executed so far is Leave it ON.
  • the VM scheduler 163 executes the VM 17i to be executed (step H7).
  • the power saving control device of the present embodiment is a power saving control device having the configuration of the physical machine 4 of FIG. 16 described above. Also, the power saving control program of the present embodiment is a power saving control program that executes the above-described flowchart of FIG. 17.
  • the power of the page in the cache is turned on by the VM execution control and the memory power control, and the memory of the non-cached page and the other memory Shut down the memory of VMs that are not running. Therefore, the cutoff range of the power supply of the memory can be broadened. Thereby, the power saving effect can be enhanced.
  • the eighteenth embodiment of the present invention has the configuration of the physical machine 3 shown in FIG. 14, which is the same as the sixteenth embodiment.
  • the cache information collecting unit 146 collects information of pages of the memory 19 held in the cache by the CPU 11 (step G1). Furthermore, the memory power control unit 145 acquires, from the cache information collection unit 146, information on pages in the cache of the memory 19 operated in the process 15i (step G4). Further, the memory power control unit 145 turns on the power of the memory 19 having the page in the cache among the memories of the process 15i (step G5), and the memory 19 operated by the process which has been executed so far. Power off (step G6).
  • the cache information collection unit 146 collects the cache read / write ratio of the CPU 11. Furthermore, the memory power control unit 145 acquires, from the cache information collection unit 146, information on the cache read / write ratio of the CPU 11 in the memory 19 operated in the process 15i. Furthermore, the memory power control unit 145 turns off the power of the memory 19 corresponding to the cache when the write ratio of the read / write ratio of the cache of the CPU 11 is lower than the threshold among the memories of the process 15i.
  • the nineteenth embodiment of the present invention has the configuration of the physical machine 4 shown in FIG. 16, which is the same as the seventeenth embodiment.
  • the cache information collecting unit 166 collects information of pages of the memory 19 held in the cache by the CPU 11 (step H1). Furthermore, the memory power control unit 165 acquires, from the cache information collection unit 166, information on pages in the cache in the memory 19 operated by the VM 17i (step H4). Further, the memory power control unit 165 turns on the power of the memory 19 having the page in the cache among the memories of the VM 17i (step H5), and the memory 19 operated by the VM which has been executed so far. The power is turned off (step H6).
  • the cache information collecting unit 166 collects the read / write ratio of the cache of the CPU 11. Furthermore, the memory power control unit 165 acquires, from the cache information collection unit 166, information on the cache read / write ratio of the CPU 11 in the memory 19 operated by the VM 17i. Furthermore, the memory power control unit 165 turns off the power of the memory 19 corresponding to the cache when the write ratio of the read / write ratio of the cache of the CPU 11 is lower than the threshold among the memories of the VM 17i.
  • a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system running on the physical machine, and one or more processes running on the operating system, the operating system including the process
  • a process characteristic collection unit collecting characteristics of the core, a core allocation determination unit determining an allocation of the CPU core to the process based on the characteristics of the process, and a process scheduler executing the process based on the allocation
  • a power saving control system comprising: powering off / on said CPU core or said memory based on execution of said process.
  • the power saving control system according to any one of appendices 1 to 9, wherein the operating system is a hypervisor and the process is a virtual machine.
  • a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system unit operating on the physical machine, and one or more processing units operated by the operating system unit;
  • a process characteristic collection unit collecting characteristics of the process unit, a core allocation determination unit determining an allocation of the CPU core to the process unit based on the characteristics of the process unit, and a process unit based on the allocation
  • a power saving control device comprising: a process scheduler for executing, and powering off / on the CPU core or the memory based on execution of the process unit.
  • the power saving control device according to any one of appendices 11 to 19, wherein the operating system unit is a hypervisor and the process unit is a virtual machine.
  • Power saving control method of power saving control system having physical machine having CPU and memory having multiple CPU cores, operating system running on the physical machine, and one or more processes running on the operating system The operating system collects the characteristics of the process, determines an assignment of the CPU core to the process based on the characteristics of the process, executes a process based on the assignment, and executes the process A power saving control method, wherein the power of the CPU core or the memory is turned on / off based on the power.
  • Power saving control program for a power saving control system comprising: a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system running on the physical machine, and one or more processes running on the operating system A process of collecting characteristics of the process, a process of determining assignment of the CPU core to the process based on the process characteristic, and a process of executing the process based on the assignment.
  • Appendix 40 The power saving control program according to any one of appendices 31 to 39, wherein the operating system is a hypervisor and the process is a virtual machine.
  • Appendix 41 A physical machine having a CPU having a plurality of CPU cores and a memory, an operating system running on the physical machine, and one or more processes running on the operating system, the operating system including the process A process characteristic collection unit that collects the load characteristics of the process or the interrupt characteristic of the process, an interrupt aggregation unit that aggregates the interrupts to the process based on the load characteristic or the interrupt characteristic, and an interrupt based on the aggregation of the interrupts A power saving control system for performing power off / on of the CPU core or the memory based on the execution of the interrupt.
  • (Appendix 42) The power saving control system according to claim 41, wherein the memory is a non-volatile memory.
  • (Appendix 43) The power saving control system according to appendix 41 or 42, wherein the load characteristic is a CPU usage rate, a cache hit rate, or a frequency of context switch.
  • (Appendix 44) The power saving control system according to any one of Appendices 41 to 43, wherein the interrupt characteristic is an interrupt frequency due to input / output to a device, or a priority of the process.
  • (Appendix 45) The power saving control system according to any one of appendices 41 to 44, wherein the interrupt aggregation unit aggregates interrupts to a process with low load characteristics or low interrupt characteristics.
  • a power saving control system according to one of the claims 41 to 45, wherein the operating system is a hypervisor and the process is a virtual machine.
  • a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system unit operating on the physical machine, and one or more processing units operating on the operating system;
  • a process characteristic collection unit that collects load characteristics of the process unit or interrupt characteristics of the process unit;
  • an interrupt aggregation unit that aggregates interrupts to the process unit based on the load characteristics or the interrupt characteristics;
  • a process scheduler that executes an interrupt based on the aggregation of the power saving control device, and performs power supply on / off of the CPU core or the memory based on the execution of the interrupt.
  • Appendix 48 The power saving control device according to appendix 47, wherein the memory is a non-volatile memory.
  • Appendix 50 The power saving control device according to any one of Appendices 47 to 49, wherein the interrupt characteristic is an interrupt frequency due to input / output to a device, or a priority of the process.
  • Appendix 51 The power saving control device according to any one of Appendices 47 to 50, wherein the interrupt aggregation unit aggregates interrupts to a process unit having the low load characteristic or the low interrupt characteristic.
  • (Appendix 52) The power saving control device according to any one of Appendices 47 to 51, wherein the operating system unit is a hypervisor and the process unit is a virtual machine.
  • (Appendix 53) Power saving control method of power saving control system having physical machine having CPU and memory having multiple CPU cores, operating system running on the physical machine, and one or more processes running on the operating system Wherein the operating system collects load characteristics of the process or interrupt characteristics of the process, aggregates interrupts to the process based on the load characteristics or the interrupt characteristics, and interrupts based on the aggregation of interrupts The power saving control method, wherein the power of the CPU core or the memory is turned on / off based on the execution of the interrupt. (Appendix 54) 53.
  • the power saving control method according to appendix 53 wherein the memory is a non-volatile memory.
  • Appendix 55 The power saving control method according to appendix 53, wherein the load characteristic is a CPU usage rate, a cache hit rate, or a frequency of context switch.
  • Appendix 56 The power saving control method according to any one of Appendices 53 to 55, wherein the interrupt characteristic is an interrupt frequency by input / output to a device, or a priority of the process.
  • Power saving control program for a power saving control system comprising: a physical machine having a CPU having a plurality of CPU cores and a memory, an operating system running on the physical machine, and one or more processes running on the operating system A process of collecting load characteristics of the process or interrupt characteristics of the process in the operating system, a process of aggregating interrupts into the process based on the load characteristics or the interrupt characteristics, and aggregation of the interrupts A power saving control program for executing a process of executing an interrupt based on the process and a process of turning the power of the CPU core or the memory off / on based on the execution of the interrupt.
  • Appendix 60 The power saving control program according to statement 59, wherein the memory is a non-volatile memory.
  • the load characteristic is a CPU usage rate, a cache hit rate, or a frequency of context switch.
  • the interrupt characteristic is an interrupt frequency due to input / output to a device, or a priority of the process.
  • the operating system has a cache information collecting unit that collects page information of a memory held by the CPU in a cache, and the memory power control unit acquires the page information from the cache information collecting unit.
  • the power saving control system according to any one of appendices 65 to 69, wherein the power of the memory is turned on based on the page information.
  • a power save control system according to any of clauses 65 to 70, wherein the operating system is a hypervisor and the process is a virtual machine.
  • Appendix 72 A physical machine having a CPU and a memory, an operating system unit operating on the physical machine, and one or more process units operated by the operating system unit, the operating system unit including the process unit A power saving control device, comprising: a process scheduler that performs scheduling; and a memory power control unit that turns on / off the power of the memory based on the scheduling.
  • Appendix 73 The power saving control device according to statement 72, wherein the memory is a non-volatile memory.
  • Appendix 74 The power saving control device according to appendix 72 or 73, wherein the process scheduler executes the process unit based on the scheduling.
  • the power saving control device according to any one of appendices 72 to 74, wherein the memory power control unit turns on the power of the memory related to the process unit executed by the process scheduler.
  • the power saving control device according to any one of Appendices 72 to 75, wherein the memory power control unit turns off the power of the memory other than the memory related to the process unit executed by the process scheduler.
  • the operating system unit includes a cache information collection unit that collects page information of a memory held by the CPU in a cache, and the memory power control unit acquires the page information from the cache information collection unit.
  • the power saving control device according to any one of appendices 72 to 76, wherein the power of the memory is turned on based on the page information.
  • the power saving control device according to any one of Appendices 72 to 77, wherein the operating system unit is a hypervisor and the process unit is a virtual machine.
  • Appendix 79 A power saving control method of a power saving control system, comprising: a physical machine having a CPU and a memory; an operating system operating on the physical machine; and one or more processes operating on the operating system A power saving control method of scheduling the process and powering on / off the memory based on the scheduling.
  • the operating system collects page information of a memory held by the CPU in a cache, and control of the power supply of the memory acquires the page information and turns on the power of the memory based on the page information.
  • the power saving control method according to any one of appendices 79 to 83.
  • the power saving control method according to any one of appendices 79 to 84, wherein the operating system is a hypervisor and the process is a virtual machine.
  • a power saving control program of a power saving control system comprising: a physical machine having a CPU and a memory, an operating system operating on the physical machine, and one or more processes operating on the operating system
  • a power saving control program for executing the process of scheduling the process and the process of turning on / off the power of the memory based on the scheduling.
  • Appendix 87 The power saving control program according to appendix 86, wherein the memory is a non-volatile memory.
  • Appendix 88 The power saving control program according to appendix 86 or 87, wherein the process of scheduling the process executes the process based on the scheduling.
  • the power saving control program according to any one of appendices 86 to 90, wherein the power of the memory is turned on based on the power saving control program.
  • Appendix 92 The power saving control program according to any one of appendices 86 to 91, wherein the operating system is a hypervisor and the process is a virtual machine.
  • the present invention can be used as a technology for enhancing the power saving effect in the normally-off computing technology in a server equipped with a nonvolatile memory.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Power Sources (AREA)

Abstract

不揮発性メモリを有するサーバの省電力効果の高いノーマリーオフコンピューティングのために、本省電力制御システムは、ＣＰＵコアを複数有するＣＰＵとメモリとを有する物理マシンと、物理マシンで稼動するオペレーティングシステムと、オペレーティングシステムで稼動する一つ以上のプロセスとを有し、オペレーティングシステムは、プロセスの特性を収集するプロセス特性収集部と、プロセスの特性に基づいてプロセスに対するＣＰＵコアの割り当てを決定するコア割当決定部と、ＣＰＵコアの割り当てに基づいてプロセスを実行するプロセススケジューラとを有する。さらに、プロセスの実行に基づいて、ＣＰＵコアやメモリの電源のＯＦＦ／ＯＮを行うことで、ＯＦＦ／ＯＮの頻度を下げＯＦＦの時間を長くする。

Description

不揮発性メモリ搭載サーバの省電力制御システム、制御装置、制御方法および制御プログラム
　本発明は、不揮発性メモリを搭載したサーバにおいて省電力効果を高める技術に関する。
　近年、ユニバーサルメモリ、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）ワークメモリとＮＡＮＤストレージメモリとを統合した不揮発性メモリの実用化が広がりつつある。これにより、ノーマリーオフコンピューティングと呼ばれる省電力なコンピュータの実用化研究が始まっている。ノーマリーオフコンピューティングでは、ストレージ上のファイルをメモリに展開せずに不揮発性メモリ上でそのまま実行可能とすることで、システムとしては動作中であっても真に動作すべき構成要素以外の電源を積極的に遮断する。
　これらの研究では、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ、中央演算処理装置）やメモリの電源ＯＦＦの時間帯をできるだけ長くすることにより、省電力効果を増大させることを目標としている。現在研究が進められている技術では、主にハードウェア層、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）層の技術が中心となっている。
　例えば、非特許文献１では、システムとしては動作中であっても、真に動作すべき構成要素以外の電源を積極的に遮断するノーマリーオフを実現するコンピューティング技術が記載されている。
特開２０１０－１６０５６５号公報 特開２０１０－２７７１７１号公報 特開２０１２－２５６２６３号公報 特開２０１２－２１２２５７号公報 特表２００５－５３１８６０号公報
「コンピュータが消費する電力を１／１０にすることを目指すノーマリーオフ技術」　ｈｔｔｐ：／／ｎｅｗｓ．ｍｙｎａｖｉ．ｊｐ／ａｒｔｉｃｌｅｓ／２０１３／０５／０８／ｎｏｆｆ／ｉｎｄｅｘ．ｈｔｍｌ
　非特許文献１によれば、ＣＰＵ回路やメモリの電源ＯＦＦ／ＯＮによる消費電力量の増加と、電源ＯＦＦ期間中のリーク電流の削減による節電量とが相殺する関係にある。そのため、省電力効果を高めるには、できるだけ電源ＯＦＦ／ＯＮの頻度を下げ、連続的な電源ＯＦＦの時間を長くする必要がある。しかしながら、ハードウェア層とＯＳ層の工夫による電力制御を行うだけでは、連続的な電源ＯＦＦの時間を長くすることには限界があった。
　また、特許文献１には、ノーマリーオフコンピューティングではないが、マルチコアプロセッサシステムにおいて無駄な電力消費を削減する技術が開示されている。これは、アイドル状態となるプロセッサが存在することを検知した場合に、該当するプロセッサへの電源供給をオフさせるスケジューラを備えたタスクスケジューリング装置である。しかしながら、当該タスクスケジューリング装置は、各タスクの仕事量をタスクの処理前に計測する。更に、計測された仕事量に基づいて複数のプロセッサの使用率を予測する。このため、これらのプロセスを行う煩雑さを有し、瞬時の電源ＯＦＦ／ＯＮを求められるノーマリーオフコンピューティングには適さなかった。
　また、関連する技術として特許文献２、特許文献３、特許文献４、特許文献５が開示されている。
　本発明は、上記の課題に鑑みてなされたものであり、その目的は、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することにある。
　本発明の省電力制御システムは、複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有し、前記オペレーティングシステムは、前記プロセスの特性を収集するプロセス特性収集部と、前記プロセスの特性に基づいて前記プロセスに対する前記ＣＰＵコアの割り当てを決定するコア割当決定部と、前記割り当てに基づいてプロセスの実行をするプロセススケジューラと、を有し、前記プロセスの実行に基づいて、前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う。
　本発明の省電力制御装置は、複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステム部と、前記オペレーティングシステム部によって稼動する一つ以上のプロセス部と、を有し、前記オペレーティングシステム部は、前記プロセス部の特性を収集するプロセス特性収集部と、前記プロセス部の特性に基づいて前記プロセス部に対する前記ＣＰＵコアの割り当てを決定するコア割当決定部と、前記割り当てに基づいてプロセス部の実行をするプロセススケジューラと、を有し、前記プロセス部の実行に基づいて、前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う。
　本発明の省電力制御方法は、複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御方法において、前記オペレーティングシステムは、前記プロセスの特性を収集し、前記プロセスの特性に基づいて前記プロセスに対する前記ＣＰＵコアの割り当てを決定し、前記割り当てに基づいて前記プロセスの実行をし、前記プロセスの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮをする。
　本発明の省電力制御プログラムは、複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御プログラムにおいて、前記オペレーティングシステムに、前記プロセスの特性を収集する処理と、前記プロセスの特性に基づいて前記プロセスに対する前記ＣＰＵコアの割り当てを決定する処理と、前記割り当てに基づいて前記プロセスの実行をする処理と、前記プロセスの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う処理と、を実行させる。
　本発明の省電力制御システムは、複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有し、前記オペレーティングシステムは、前記プロセスの負荷特性あるいは前記プロセスの割込み特性を収集するプロセス特性収集部と、前記負荷特性あるいは前記割込み特性に基づいて前記プロセスへの割込みの集約をする割込み集約部と、前記割込みの集約に基づいて割込みの実行をするプロセススケジューラと、を有し、前記割込みの実行に基づいて、前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う。
　本発明の省電力制御装置は、複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステム部と、前記オペレーティングシステムで稼動する一つ以上のプロセス部と、を有し、前記オペレーティングシステム部は、前記プロセス部の負荷特性あるいは前記プロセス部の割込み特性を収集するプロセス特性収集部と、前記負荷特性あるいは前記割込み特性に基づいて前記プロセス部への割込みの集約をする割込み集約部と、前記割込みの集約に基づいて割込みの実行をするプロセススケジューラと、を有し、前記割込みの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う。
　本発明の省電力制御方法は、複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御方法において、前記オペレーティングシステムは、前記プロセスの負荷特性あるいは前記プロセスの割込み特性を収集し、前記負荷特性あるいは前記割込み特性に基づいて前記プロセスへの割込みの集約をし、前記割込みの集約に基づいて割込みの実行をし、前記割込みの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮをする。
　本発明の省電力制御プログラムは、複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御プログラムにおいて、前記オペレーティングシステムに、前記プロセスの負荷特性あるいは前記プロセスの割込み特性を収集する処理と、前記負荷特性あるいは前記割込み特性に基づいて前記プロセスへの割込みの集約をする処理と、前記割込みの集約に基づいて割込みの実行をする処理と、前記割込みの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う処理と、を実行させる。
　本発明の省電力制御システムは、ＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有し、前記オペレーティングシステムは、前記プロセスをスケジューリングするプロセススケジューラと、前記スケジューリングに基づいて前記メモリの電源のＯＮ／ＯＦＦを行うメモリ電源制御部とを有する。
　本発明の省電力制御装置は、ＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステム部と、前記オペレーティングシステム部により稼動する一つ以上のプロセス部と、を有し、前記オペレーティングシステム部は、前記プロセス部をスケジューリングするプロセススケジューラと、前記スケジューリングに基づいて前記メモリの電源のＯＮ／ＯＦＦを行うメモリ電源制御部とを有する。
　本発明の省電力制御方法は、ＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御方法において、前記オペレーティングシステムは、前記プロセスをスケジューリングし、前記スケジューリングに基づいて前記メモリの電源のＯＮ／ＯＦＦをする。
　本発明の省電力制御プログラムは、ＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御プログラムにおいて、前記オペレーティングシステムに、前記プロセスをスケジューリングする処理と、前記スケジューリングに基づいて前記メモリの電源のＯＮ／ＯＦＦを行う処理と、を実行させる。
　本発明によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
本発明の第１の実施形態の省電力制御システムの構成を示すブロック図である。 本発明の第２、第４、第６、第８の実施形態の省電力制御システムの構成を示すブロック図である。 本発明の第２、第４、第６、第８の実施形態の省電力制御システムの動作を示すフローチャートである。 本発明の第３、第５、第７、第９の実施形態の省電力制御システムの構成を示すブロック図である。 本発明の第３、第５、第７、第９の実施形態の省電力制御システムの動作を示すフローチャートである。 本発明の第１０、第１２の実施形態の省電力制御システムの構成を示すブロック図である。 本発明の第１０、第１２の実施形態の省電力制御システムの動作を示すフローチャートである。 本発明の第１１、第１３の実施形態の省電力制御システムの構成を示すブロック図である。 本発明の第１１、第１３の実施形態の省電力制御システムの動作を示すフローチャートである。 本発明の第１４の実施形態の省電力制御システムの構成を示すブロック図である。 本発明の第１４の実施形態の省電力制御システムの動作を示すフローチャートである。 本発明の第１５の実施形態の省電力制御システムの構成を示すブロック図である。 本発明の第１５の実施形態の省電力制御システムの動作を示すフローチャートである。 本発明の第１６、第１８の実施形態の省電力制御システムの構成を示すブロック図である。 本発明の第１６の実施形態の省電力制御システムの動作を示すフローチャートである。 本発明の第１７、第１９の実施形態の省電力制御システムの構成を示すブロック図である。 本発明の第１７の実施形態の省電力制御システムの動作を示すフローチャートである。
　以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
　図１は、本発明の第１の実施形態の不揮発性メモリ搭載サーバの省電力制御システムの構成を示すブロック図である。本実施形態の省電力制御システムは、複数のＣＰＵコア１８を有するＣＰＵ１１とメモリ１９とを有する物理マシン１と、物理マシン１で稼動するオペレーティングシステム１４と、オペレーティングシステム１４で稼動する一つ以上のプロセス１５０とを有する。オペレーティングシステム１４は、プロセス１５０の特性を収集するプロセス特性収集部１４１を有する。さらに、プロセス１５０の特性に基づいてプロセス１５０に対するＣＰＵコア１８の割り当てを決定するコア割当決定部１４２と、割り当てに基づいてプロセス１５０の実行をするプロセススケジューラ１４３とを有する。さらに、プロセス１５０の実行に基づいて、ＣＰＵコア１８あるいはメモリ１９の電源のＯＦＦ／ＯＮを行う。
　本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第２の実施形態）
　図２は、本発明の第２の実施形態の不揮発性メモリ搭載サーバの省電力制御システムの構成を示すブロック図である。本実施形態の省電力制御システムは、物理マシン１を有する。物理マシン１は、複数個のＣＰＵコア１８（図２ではｋ個、ｋは２以上の正整数）を有するＣＰＵ１１、Ｉ／Ｏデバイス１２（Ｉｎｐｕｔ／Ｏｕｔｐｕｔデバイス）、一個以上のメモリ１９（図２ではｍ個、ｍは正整数）を有するメモリ部１３を有する。また、物理マシン１は、ＣＰＵ１１、Ｉ／Ｏデバイス１２、メモリ部１３の上で動作するＯＳ１４（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）を有する。ＯＳ１４は、プロセス特性収集部１４１、コア割当決定部１４２、プロセススケジューラ１４３を有する。さらに、ＯＳ１４の上では、アプリケーションとしてのプロセス１５１～１５ｎ（ｎは正整数）が稼働する。
　ＣＰＵ１１は、複数のＣＰＵコア１８を有し、通常のＣＰＵの処理に加えて、パワーゲーティングと呼ばれるＣＰＵの回路の一部の電源を任意のタイミングで遮断することが可能な機能を持つ。本実施形態では、ＣＰＵコア１８単位の電源遮断／回復制御が可能である。
　Ｉ／Ｏデバイス１２は、ネットワークなどの各種デバイスとのデータのやり取りを行うためのインタフェースを備えている。
　メモリ部１３は、個々のＣＰＵコア１８の動作に対応して動作が可能なメモリ１９を有する。メモリ１９は不揮発性メモリとすることができ、使用されていないメモリ１９の電源を遮断することができる。その場合、記憶していたデータは消えることなく、電源回復後にデータを読み出すことができる。
　メモリ部１３はまた、一つ以上のメモリ領域を有するメモリであってもよい。この場合、メモリ領域は前記のメモリ１９に対応する。
　不揮発性メモリとしては、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ）、ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｔｏｒｑｕｅ－ＭＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ　ｃｈａｎｇｅ　ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ）を使用することができる。また、不揮発性を持つメモリであれば、これらに限定されるものではない。
　ＯＳ１４は、プロセス特性収集部１４１、コア割当決定部１４２、プロセススケジューラ１４３を有しており、ＣＰＵ１１のＣＰＵコア１８とメモリ部１３のメモリ１９の電源遮断による省電力効果を高めるためのプロセス実行制御を行う。
　プロセス特性収集部１４１は、プロセス１５１～１５ｎの負荷特性、例えば、ＣＰＵ使用率、キャッシュヒット率、コンテキストスイッチの頻度などや、リソースの利用特性、例えば、ネットワーク入出力量などの情報を収集する。
　コア割当決定部１４２は、プロセス特性収集部１４１が収集したプロセス１５１～１５ｎの負荷特性やリソースの利用特性から、どのプロセスをどのＣＰＵコア１８で実行すべきかの割り当てを決定する。コア割当決定部１４２は、各プロセスの負荷の高さやリソースの利用頻度の高さを監視し、それらの低いもの同士を集めて、同じＣＰＵコア１８に割り当てる。同様に、負荷やリソース利用頻度の高いプロセス同士を同じＣＰＵコア１８に集めて割り当てる。この場合、ＣＰＵコア１８の処理能力の劣化を避けるために、ＣＰＵコア１８やリソースの上限を超えない範囲で集めて割り当てるものとする。このようにして、負荷の低いプロセスを集めたＣＰＵコア１８では、ＣＰＵのパワーゲーティングにおける休止時間を長くすることが可能となる。
　プロセススケジューラ１４３は、コア割当決定部１４２の決定に従って、プロセスの実行をスケジューリングする。
　図３は、図２に示した本実施形態の省電力制御システムの省電力制御方法の手順を示すフローチャートである。
　プロセス特性収集部１４１は、物理マシン１上で稼働するプロセス１５１～１５ｎの負荷特性やリソースの利用特性を収集する（ステップＡ１）。
　次に、コア割当決定部１４２は、プロセス特性収集部１４１が収集したプロセス特性から、どのプロセスをどのＣＰＵコア１８で実行すべきかの割り当てを決定する（ステップＡ２）。
　ここでは、各プロセスのＣＰＵ使用率を基準として、ＣＰＵ使用率が高いプロセスから順に、ＣＰＵ使用率の上限値を超えない範囲で、ＣＰＵコア１８に割り当てていく。このために、例えば、ビンパッキング問題におけるベストフィットアルゴリズムなどを用いることができるが、特定のアルゴリズムには限定されない。このようにして、負荷の低いプロセスを集めたＣＰＵコア１８では、ＣＰＵ１１のパワーゲーティングにおける休止時間を長くすることが可能となる。
　また、ここでは、各プロセスの処理時間の計測や仕事量の予測などは行わなくとも、ＣＰＵ使用率の瞬間値で判定して割り当てていくことができる。これにより、煩雑なプロセスを行うことなく、ノーマリーオフコンピューティングに対応した瞬時の電源ＯＦＦ／ＯＮに対応することができる。
　次に、プロセススケジューラ１４３は、コア割当決定部１４２が決定した各プロセスとＣＰＵコア１８との対応に従って、プロセスを実行制御する（ステップＡ３）。
　この時、ＣＰＵコア１８と当該ＣＰＵコア１８と連動するメモリ１９の電源ＯＦＦ／ＯＮは、ＣＰＵ１１が持つパワーゲーティングの機能によって、自動的に制御される。すなわち、システムとしては動作中であっても、その瞬間に、真に動作すべきＣＰＵコア１８やメモリ１９などの構成要素以外の構成要素の電源をＯＦＦとし、真に動作すべきＣＰＵコア１８やメモリ１９などの構成要素の電源をＯＮとすることができる。
　また、メモリ部１３では不揮発性のメモリ１９を使用しているので、メモリ１９の電源ＯＦＦ／ＯＮに際して、当該メモリ１９に記憶されているデータを別のメモリに退避させたり、退避させた別のメモリから当該メモリ１９に回復させたりする必要がない。そのため、遅延の抑制されたスムーズなノーマリーオフコンピューティングが可能である。
　本実施形態の省電力制御装置は、図２の物理マシン１の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、図３のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、ＣＰＵ使用率の低いプロセスが割り当てられたＣＰＵコアはアイドル時間が長くなるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を連続的に長く確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第３の実施形態）
　図４は、本発明の第３の実施形態の省電力制御システムの構成を示すブロック図である。本実施形態の省電力制御システムは、図２の物理マシン１の内部が、ハイパーバイザ１６によって仮想化された物理マシン２であり、ハイパーバイザ１６の上で、複数の仮想マシン（Ｖｉｒｔｕａｌ　Ｍａｃｈｉｎｅ、ＶＭ）１７１～１７ｎが稼働する点で第２の実施形態の省電力システムと異なる。図４では、ハイパーバイザ１６上での稼働するＶＭに符号１７１～１７ｎ（ｎは正整数）を付与して識別している。
　図５は、図４に示した本実施形態の省電力制御システムの省電力制御方法の手順を示すフローチャートである。本省電力制御システムでは、ＶＭのスケジューリングの工夫によって、省電力効果を高める。
　図４と図５に示すように、ＶＭ特性収集部１６１は、物理マシン２上で稼働するＶＭ１７１～ＶＭ１７ｎの負荷特性やリソースの利用特性を収集する（ステップＢ１）。
　次に、コア割当決定部１６２は、ＶＭ特性収集部１６１が収集したＶＭ特性から、どのＶＭをどのＣＰＵコア１８で実行すべきかの割り当てを決定する（ステップＢ２）。
　ここでは、各ＶＭのＣＰＵ使用率を基準として、ＣＰＵ使用率が高いＶＭから順に、ＣＰＵ使用率の上限値を超えない範囲で、少ないＣＰＵコア１８に割り当てていく。このために、例えば、ビンパッキング問題におけるベストフィットアルゴリズムなどを用いることができるが、特定のアルゴリズムには限定されない。このようにして、負荷の低いＶＭを集めたＣＰＵコア１８では、ＣＰＵのパワーゲーティングにおける休止時間を長くすることが可能となる。
　また、ここでは、各プロセスの処理時間の計測や仕事量の予測などは行わなくとも、ＣＰＵ使用率の瞬間値で判定して割り当てていくことができる。これにより、煩雑なプロセスを行うことなく、ノーマリーオフコンピューティングに対応した瞬時の電源ＯＦＦ／ＯＮに対応することができる。
　次に、ＶＭスケジューラ１６３は、コア割当決定部１６２が決定した各ＶＭとＣＰＵコアの対応に従って、ＶＭを実行制御する（ステップＢ３）。
　この時、ＣＰＵコア１８やメモリ１９の電源ＯＦＦ／ＯＮは、ＣＰＵ１１が持つパワーゲーティングの機能によって、自動的に制御される。すなわち、システムとしては動作中であっても、その瞬間に、真に動作すべきＣＰＵコア１８やメモリ１９などの構成要素以外の構成要素の電源をＯＦＦとし、真に動作すべきＣＰＵコア１８やメモリ１９などの構成要素の電源をＯＮとすることができる。
　また、メモリ部１３では不揮発性のメモリ１９を使用しているので、メモリ１９の電源ＯＦＦ／ＯＮに際して、当該メモリ１９に記憶されているデータを別のメモリに退避させたり、退避させた別のメモリから当該メモリ１９に回復させたりする必要がない。そのため、遅延の抑制されたスムーズなノーマリーオフコンピューティングが可能である。
　本実施形態の省電力制御装置は、図４の物理マシン２の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、図５のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、ＣＰＵ使用率の低いＶＭが割り当てられたＣＰＵコアはアイドル時間が長くなるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を連続的に長く確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第４の実施形態）
　次に、本発明の第４の実施形態について説明する。本発明の第４の実施形態は、図２に示す物理マシン１の構成を有する。そして、図２のコア割当決定部１４２のプロセスの割り当て方式が、利用頻度の高いものを集約するのではなく、利用頻度ができるだけ平準化されるように割り当てる点で、第２の実施形態と異なる。
　本実施形態の省電力制御方法の手順を示すフローチャートを、図３を用いて説明する。
　図３のステップＡ１は、第２の実施形態と同じ処理である。
　図３のステップＡ２で、コア割当決定部１４２は、ステップＡ１で収集されたプロセス１５１～１５ｎの負荷特性やリソースの利用特性から、どのプロセスをどのＣＰＵコア１８で実行すべきかの割り当てを決定する。ここでは、各プロセスのＣＰＵ使用率を基準として、各ＣＰＵコア１８に割り当てられたプロセスのＣＰＵ使用率のＣＰＵコア１８ごとの合計ができるだけ等しくなるように、各プロセスをＣＰＵコア１８に割り当てていく。すなわち、ＣＰＵコア１８ごとのＣＰＵ使用率の差ができるだけ小さくなるように、各プロセスをＣＰＵコア１８に割り当てていく。
　図３のステップＡ３は、第２の実施形態と同じ処理である。
　本実施形態の省電力制御装置は、図２の物理マシン１の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、図３のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、各ＣＰＵコアには同程度のアイドル時間が生じるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を、全てのＣＰＵコアから平均的に確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第５の実施形態）
　次に、本発明の第５の実施形態について説明する。本発明の第５の実施形態は、図４に示す物理マシン２の構成を有する。そして、図４のコア割当決定部１６２のＶＭの割り当て方式が、利用頻度の高いものを集約するのではなく、利用頻度ができるだけ平準化されるように割り当てる点で、第３の実施形態と異なる。
　本実施形態の省電力制御方法の手順を示すフローチャートを、図５を用いて説明する。
　図５のステップＢ１は、第２の実施形態と同じ処理である。
　図５のステップＢ２で、コア割当決定部１６２は、ステップＢ１で収集されたＶＭ１７１～１７ｎの負荷特性やリソースの利用特性から、どのＶＭをどのＣＰＵコア１８で実行すべきかの割り当てを決定する。ここでは、各ＶＭのＣＰＵ使用率を基準として、ＣＰＵコア１８に割り当てられたＶＭのＣＰＵ使用率のＣＰＵコア１８ごとの合計ができるだけ等しくなるように、各ＶＭをＣＰＵコア１８に割り当てていく。すなわち、ＣＰＵコア１８ごとのＣＰＵ使用率の差ができるだけ小さくなるように、各ＶＭをＣＰＵコア１８に割り当てていく。
　図５のステップＢ３は、第３の実施形態と同じ処理である。
　本実施形態の省電力制御装置は、図４の物理マシン２の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、図５のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、各ＣＰＵコアには同程度のアイドル時間が生じるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を、全てのＣＰＵコアから平均的に確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第６の実施形態）
　次に、本発明の第６の実施形態について説明する。本発明の第６の実施形態は、図２に示す物理マシン１の構成を有する。そして、図２のコア割当決定部１４２のプロセスの割り当て方式が、利用頻度の高さ、例として、各プロセスのＣＰＵ使用率の高さではなく、プロセスのコンテキストスイッチの頻度の高さを基準にする点で、第２の実施形態と異なる。
　本実施形態の省電力制御方法の手順を示すフローチャートを、図３を用いて説明する。
　図３のステップＡ１は、第２の実施形態と同じ処理である。
　図３のステップＡ２で、コア割当決定部１４２は、ステップＡ１で収集されたプロセス１５１～１５ｎの負荷特性やリソースの利用特性から、どのプロセスをどのＣＰＵコア１８で実行すべきかの割り当てを決定する。ここでは、各プロセスのコンテキストスイッチの頻度の高さを基準として、コンテキストスイッチの頻度が高いプロセスから順に、コンテキストスイッチの頻度の上限値を超えない範囲で、ＣＰＵコア１８に割り当てていく。
　図３のステップＡ３は、第２の実施形態と同じ処理である。
　本実施形態の省電力制御装置は、図２の物理マシン１の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、図３のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、コンテキストスイッチ頻度の低いプロセスが割り当てられたＣＰＵコアはアイドル時間が長くなるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を連続的に長く確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第７の実施形態）
　次に、本発明の第７の実施形態について説明する。本発明の第７の実施形態は、図４に示す物理マシン２の構成を有する。そして、図４のコア割当決定部１６２のＶＭの割り当て方式が、利用頻度の高さ、例として、各ＶＭのＣＰＵ使用率の高さではなく、ＶＭのコンテキストスイッチの頻度の高さを基準にする点で、第３の実施形態と異なる。
　本実施形態の省電力制御方法の手順を示すフローチャートを、図５を用いて説明する。
　図５のステップＢ１は、第３の実施形態と同じ処理である。
　図５のステップＢ２で、コア割当決定部１６２は、ステップＢ１で収集されたＶＭ１７１～１７ｎの負荷特性やリソースの利用特性から、どのＶＭをどのＣＰＵコア１８で実行すべきかの割り当てを決定する。ここでは、各ＶＭのコンテキストスイッチの頻度の高さを基準として、コンテキストスイッチの頻度が高いＶＭから順に、コンテキストスイッチの頻度の上限値を超えない範囲で、ＣＰＵコア１８に割り当てていく。
　図５のステップＢ３は、第３の実施形態と同じ処理である。
　本実施形態の省電力制御装置は、図４の物理マシン２の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、図５のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、コンテキストスイッチ頻度の低いＶＭが割り当てられたＣＰＵコアはアイドル時間が長くなるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を連続的に長く確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第８の実施形態）
　次に、本発明の第８の実施形態について説明する。本発明の第８の実施形態は、図２に示す物理マシン１の構成を有する。そして、図２のコア割当決定部１４２のプロセスの割り当て方式が、コンテキストスイッチの頻度の高いものを集約するのではなく、プロセスのコンテキストスイッチの頻度ができるだけ平準化されるように割り当てる点で、第６の実施形態と異なる。
　本実施形態の省電力制御方法の手順を示すフローチャートを、図３を用いて説明する。
　図３のステップＡ１は、第６の実施形態と同じ処理である。
　図３のステップＡ２で、コア割当決定部１４２は、ステップＡ１で収集されたプロセス１５１～１５ｎの負荷特性やリソースの利用特性から、どのプロセスをどのＣＰＵコア１８で実行すべきかの割り当てを決定する。ここでは、各プロセスのコンテキストスイッチの頻度の高さを基準として、ＣＰＵコア１８に割り当てられたプロセスのコンテキストスイッチの頻度のＣＰＵコアごとの合計ができるだけ等しくなるように、各プロセスをＣＰＵコアに割り当てていく。すなわち、ＣＰＵコア１８ごとのコンテキストスイッチの頻度の差ができるだけ小さくなるように、各プロセスをＣＰＵコアに割り当てていく。
　図３のステップＡ３は、第６の実施形態と同じ処理である。
　本実施形態の省電力制御装置は、図２の物理マシン１の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、図３のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、各ＣＰＵコアには同程度のアイドル時間が生じるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を、全てのＣＰＵコアから平均的に確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第９の実施形態）
　次に、本発明の第９の実施の形態について詳細に説明する。本発明の第９の実施形態は、図４に示す物理マシン２の構成を有する。そして、図４のコア割当決定部１６２のＶＭの割り当て方式が、コンテキストスイッチの頻度の高いものを集約するのではなく、ＶＭのコンテキストスイッチの頻度ができるだけ平準化されるように割り当てる点で、第７の実施形態と異なる。
　本実施形態の省電力制御方法の手順を示すフローチャートを、図５を用いて説明する。
　図５のステップＢ１は、第７の実施形態と同じ処理である。
　図５のステップＢ２で、コア割当決定部１６２は、ステップＢ１で収集されたＶＭ１７１～１７ｎの負荷特性やリソースの利用特性から、どのＶＭをどのＣＰＵコア１８で実行すべきかの割り当てを決定する。ここでは、各ＶＭのコンテキストスイッチの頻度の高さを基準として、ＣＰＵコア１８に割り当てられたＶＭのコンテキストスイッチの頻度のＣＰＵコアごとの合計ができるだけ等しくなるように、各ＶＭをＣＰＵコア１８に割り当てていく。すなわち、ＣＰＵコア１８ごとのコンテキストスイッチの頻度の差ができるだけ小さくなるように、各ＶＭをＣＰＵコア１８に割り当てていく。
　図５のステップＢ３は、第７の実施形態と同じ処理である。
　本実施形態の省電力制御装置は、図４の物理マシン２の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、図５のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、各ＣＰＵコアには同程度のアイドル時間が生じるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を、全てのＣＰＵコアから平均的に確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第１０の実施形態）
　図６は、本発明の第１０の実施形態の不揮発性メモリ搭載サーバの省電力制御システムの構成を示すブロック図である。本実施形態の省電力制御システムは、物理マシン１を有し、物理マシン１は、複数のＣＰＵコア１８（図６ではｋ個、ｋは２以上の正整数）を有するＣＰＵ１１、Ｉ／Ｏデバイス１２、一個以上のメモリ１９（図６ではｍ個、ｍは正整数）を有するメモリ部１３を有する。また、物理マシン１は、ＣＰＵ１１、Ｉ／Ｏデバイス１２、メモリ１３の上で動作するＯＳ１４を有し、ＯＳ１４は、プロセス特性収集部１４１、割込み集約部１４４、プロセススケジューラ１４３を有する。さらに、ＯＳ１４の上では、アプリケーションとしてのプロセス１５１～１５ｎ（ｎは正整数）が稼働する。
　ＣＰＵ１１は、複数のＣＰＵコア１８を有し、通常のＣＰＵの処理に加えて、パワーゲーティングと呼ばれるＣＰＵの回路の一部の電源を任意のタイミングで遮断することが可能な機能を持つ。本実施形態では、ＣＰＵコア１８単位の電源遮断／回復制御が可能である。
　Ｉ／Ｏデバイス１２は、ネットワークなどの各種デバイスとのデータのやり取りを行うためのインタフェースを備えている。
　メモリ部１３は、個々のＣＰＵコア１８の動作に対応して動作が可能なメモリ１９を有する。メモリ１９は不揮発性メモリとすることができ、使用されていないメモリ１９の電源を遮断することができる。その場合、記憶していたデータは消えることなく、電源回復後にデータを読み出すことができる。
　メモリ部１３はまた、一つ以上のメモリ領域を有するメモリであってもよい。この場合、メモリ領域は前記のメモリ１９に対応する。
　不揮発性メモリとしては、ＲｅＲＡＭ、ＭＲＡＭ、ＳＴＴ－ＭＲＡＭ、ＰＲＡＭ、ＦｅＲＡＭを使用することができる。また、不揮発性を持つメモリであれば、これらに限定されるものではない。
　ＯＳ１４は、プロセス特性収集部１４１、割込み集約部１４４、プロセススケジューラ１４３を有しており、ＣＰＵ１１のＣＰＵコア１８とメモリ部１３のメモリ１９の電源遮断による省電力効果を高めるためのプロセス実行制御を行う。
　プロセス特性収集部１４１は、プロセス１５１～１５ｎの負荷特性、例えば、ＣＰＵ使用率、キャッシュヒット率、コンテキストスイッチの頻度などや、割込み特性、例えば、デバイスの入出力などによる割込みの頻度などの情報を収集する。
　割込み集約部１４４は、プロセス特性収集部１４１が収集したプロセス１５１～１５ｎの負荷特性と割込み特性から、低負荷特性なプロセスへの割込みを集約する。割込み集約部１４４は、各プロセスの負荷特性の高さや割込み頻度の高さを監視し、それらの低いプロセスへの割込みを集約する。このようにして、負荷特性や割込み頻度の低いプロセスでは、ＣＰＵコア１８の連続休止時間を長くすることが可能となる。
　プロセススケジューラ１４３は、割込み集約部１４４が集約した割込みを実行する。
　図７は、図６に示した本実施形態の省電力制御システムの省電力制御方法の手順を示すフローチャートである。
　プロセス特性収集部１４１は、物理マシン１上で稼働するプロセス１５１～１５ｎの負荷特性や、割込み特性、すなわちリソースの利用特性、を収集する（ステップＣ１）。
　次に、割込み集約部１４４は、プロセス特性収集部１４１が収集したプロセス特性を参照して、負荷の小さいプロセスへの割込みを集約する（ステップＣ２）。ここでは、各プロセスのＣＰＵ使用率と割込み頻度とを基準として、それらが事前に設定された閾値を下回る場合に、割込みを集約する。割込みの集約は、ランダムに発生する割込みをキューに格納し、一定の件数が蓄積されるか、または一定の時間が経過した場合に、完了する。このようにして、負荷や割込み頻度の低いプロセスでは、ＣＰＵコア１８の連続休止時間を長くすることが可能となる。
　次に、プロセススケジューラ１４３は、割込み集約部１４４が集約した割込みを実行する（ステップＣ３）。
　この時、ＣＰＵコア１８やメモリ１９の電源ＯＦＦ／ＯＮは、ＣＰＵ１１が持つパワーゲーティングの機能によって、自動的に制御される。すなわち、システムとしては動作中であっても、その瞬間に、真に動作すべきＣＰＵコア１８やメモリ１９など以外の構成要素の電源をＯＦＦとし、真に動作すべきＣＰＵコア１８やメモリ１９などの構成要素の電源をＯＮとすることができる。
　また、メモリ部１３では不揮発性のメモリ１９を使用しているので、メモリ１９の電源ＯＦＦ／ＯＮに際して、当該メモリ１９に記憶されているデータを別のメモリに退避させたり、退避させた別のメモリから当該メモリ１９に回復させたりする必要がない。そのため、遅延の抑制されたスムーズなノーマリーオフコンピューティングが可能である。
　本実施形態の省電力制御装置は、図６の物理マシン１の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、図７のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、ＣＰＵ使用率と割込み頻度が低いプロセスへの割込みが集約されるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を連続的に長く確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第１１の実施形態）
　図８は、本発明の第１１の実施形態の省電力制御システムの構成を示すブロック図である。本実施形態の省電力制御システムは、図６の物理マシン１の内部が、ハイパーバイザ１６によって仮想化された物理マシン２であり、ハイパーバイザ１６の上で、複数の仮想マシン（ＶＭ）１７１～１７ｎが稼働する点で、第１０の実施形態の省電力システムと異なる。図８では、ハイパーバイザ１６上での稼働するＶＭに符号１７１～１７ｎ（ｎは正整数）を付与して識別している。
　図９は、図８に示した本実施形態の省電力制御システムの省電力制御方法の手順を示すフローチャートである。本省電力制御システムでは、低負荷なＶＭへの割込みを集約することによって、ＣＰＵ休止時間を長くして省電力効果を高める。
　図８と図９に示すように、ＶＭ特性収集部１６１は、物理マシン２上で稼働するＶＭ１７１～ＶＭ１７ｎの負荷特性や、割込み特性、すなわちリソースの利用特性、を収集する（ステップＤ１）。
　次に、割込み集約部１６４は、ＶＭ特性収集部１６１が収集したＶＭ特性から、低負荷特性なＶＭへの割込みを集約する（ステップＤ２）。ここでは、各ＶＭのＣＰＵ使用率と割込み頻度とを基準として、それらが事前に設定された閾値を下回る場合に、割込みを集約する。割込みの集約は、ランダムに発生する割込みをキューに格納し、一定の件数が蓄積されるか、または一定の時間が経過した場合に、完了する。このようにして、負荷や割込み頻度の低いＶＭでは、ＣＰＵコア１８の連続休止時間を長くすることが可能となる。
　次に、ＶＭスケジューラ１６３は、割込み集約部１６４が集約した割込みを実行する（ステップＤ３）。
　この時、ＣＰＵコア１８やメモリ１９の電源ＯＦＦ／ＯＮは、ＣＰＵ１１が持つパワーゲーティングの機能によって、自動的に制御される。すなわち、システムとしては動作中であっても、その瞬間に、真に動作すべきＣＰＵコア１８やメモリ１９など以外の構成要素の電源をＯＦＦとし、真に動作すべきＣＰＵコア１８やメモリ１８などの構成要素の電源をＯＮとすることができる。
　また、メモリ部１３では不揮発性のメモリ１９を使用しているので、メモリ１９の電源ＯＦＦ／ＯＮに際して、当該メモリ１９に記憶されているデータを別のメモリに退避させたり、退避させた別のメモリから当該メモリ１９に回復させたりする必要がない。そのため、遅延の抑制されたスムーズなノーマリーオフコンピューティングが可能である。
　本実施形態の省電力制御装置は、上述した図８の物理マシン２の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、上述した図９のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、ＣＰＵ使用率と割込み頻度が低いＶＭへの割込みが集約されるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を連続的に長く確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第１２の実施形態）
　次に、本発明の第１２の実施形態について説明する。本発明の第１２の実施形態は、図６に示す物理マシン１の構成を有する。そして、図６の割込み集約部１４４の割込み集約が、優先度の低いプロセスへの割込みを集約する点で、第１０の実施形態と異なる。
　本実施形態の省電力制御方法の手順を示すフローチャートを、図７を用いて説明する。
　図７のステップＣ１は、第１０の実施の形態と同じ処理である。ただし、割込み特性として、プロセス優先度を収集する。
　図７のステップＣ２で、割込み集約部１４４は、ステップＣ１で収集されたプロセス１５１～１５ｎの負荷特性や割込み特性から、プロセス優先度の低いプロセスへの割込みを集約する。プロセス優先度の低いプロセスは、物理マシン１の負荷が高くなった場合に、実行される頻度を落としてもよいため、優先的に割込みを集約しても影響が少ない。
　図７のステップＣ３は、第１０の実施の形態と同じ処理である。
　本実施形態の省電力制御装置は、図６の物理マシン１の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、図７のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、プロセス優先度が低いプロセスへの割込みが集約されるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を連続的に長く確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第１３の実施形態）
　次に、本発明の第１３の実施形態について説明する。本発明の第１３の実施形態は、図８に示す物理マシン２の構成を有する。そして、図８の割込み集約部１６４の割込み集約が、優先度の低いＶＭへの割込みを集約する点で、第１１の実施形態と異なる。
　本実施形態の省電力制御方法の手順を示すフローチャートを、図９を用いて説明する。
　図９のステップＤ１は、第１１の実施の形態と同じ処理である。ただし、割込み特性として、ＶＭ優先度を収集する。
　図９のステップＤ２で、割込み集約部１６４は、ステップＤ１で収集されたＶＭ１７１～１７ｎの負荷特性や割込み特性から、ＶＭ優先度の低いＶＭへの割込みを集約する。ＶＭ優先度の低いＶＭは、物理マシン２の負荷が高くなった場合に、実行される頻度を落としてもよいため、優先的に割込みを集約しても影響が少ない。
　図９のステップＤ３は、第１１の実施の形態と同じ処理である。
　本実施形態の省電力制御装置は、上述した図８の物理マシン２の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、上述した図９のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、ＶＭ優先度が低いＶＭへの割込みが集約されるため、ＣＰＵコアとこれに連動するメモリの電源ＯＦＦによる休止時間を連続的に長く確保することができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第１４の実施形態）
　図１０は、本発明の第１４の実施形態の不揮発性メモリ搭載サーバの省電力制御システムの構成を示すブロック図である。本実施形態の省電力制御システムは、物理マシン１を有し、物理マシン１は、ＣＰＵ１１、Ｉ／Ｏデバイス１２、メモリ部１３を有する。また、物理マシン１は、ＣＰＵ１１、Ｉ／Ｏデバイス１２、メモリ部１３の上で動作するＯＳ１４を有し、ＯＳ１４は、プロセススケジューラ１４３、メモリ電源制御部１４５を有する。さらに、ＯＳ１４の上では、アプリケーションであるプロセス１５１～１５ｎ（ｎは正整数）が稼働する。
　ＣＰＵ１１は、ＯＳ１４やプロセス１５１～１５ｎを実行するＣＰＵである。
　Ｉ／Ｏデバイス１２は、ネットワークなどの各種デバイスとのデータのやり取りを行うためのインタフェースを備えている。
　メモリ部１３は、一個以上のメモリ１９（図１０ではｍ個、ｍは正整数）を有する。メモリ１９は不揮発性メモリとすることができ、使用されていないメモリ１９の電源を遮断することができる。その場合、記憶していたデータは消えることなく、電源回復後にデータを読み出すことができる。
　メモリ部１３はまた、一つ以上のメモリ領域を有するメモリであってもよい。この場合、メモリ領域は前記のメモリ１９に対応する。
　不揮発性メモリとしては、ＲｅＲＡＭ、ＭＲＡＭ、ＳＴＴ－ＭＲＡＭ、ＰＲＡＭ、ＦｅＲＡＭなどを使用することができる。また、不揮発性を持つメモリであれば、これらに限定されるものではない。
　ＯＳ１４は、プロセススケジューラ１４３、メモリ電源制御部１４５を有しており、メモリ部１３のメモリ１９の電源遮断による省電力効果を高めるためのプロセス実行制御を行う。
　プロセススケジューラ１４３は、プロセス１５１～１５ｎをスケジューリングし、これから実行するプロセス１５ｉ（ｉは１～ｎ）をメモリ電源制御部１４５に通知し、その後スケジューリングされたプロセス１５ｉを実行する。
　メモリ電源制御部１４５は、プロセススケジューラ１４３から通知されたプロセス１５ｉのメモリ１９の電源をＯＮにして、かつそれまで実行されていたプロセスのメモリ１９の電源をＯＦＦにする。
　本実施形態によれば、省電力制御システムは、ＯＳ１４上で稼働するプロセスのメモリ１９の電源をＯＮにして、それ以外の実行中でないプロセスのメモリ１９の電源をＯＦＦにするため、メモリ部１３の電源の遮断範囲を広くすることができ、省電力効果を高めることができる。
　また、メモリ部１３では不揮発性のメモリ１９を使用しているので、メモリ１９の電源ＯＦＦ／ＯＮに際して、当該メモリ１９に記憶されているデータを別のメモリに退避させたり、退避させた別のメモリから当該メモリ１９に回復させたりする必要がない。そのため、遅延の抑制されたスムーズなノーマリーオフコンピューティングが可能である。
　図１１は、図１０に示した本実施形態の省電力制御システムの省電力制御方法の手順を示すフローチャートである。
　プロセススケジューラ１４３は、物理マシン１上で稼働するプロセス１５１～１５ｎの中から実行すべきプロセス１５ｉを決定する（ステップＥ１）。実行すべきプロセス１５ｉの選択は、一般的なスケジューラのスケジューリングアルゴリズムを想定しており、ここでは特定のアルゴリズムに限定しない。
　プロセススケジューラのアルゴリズムには、実行可能キューへの到着順に実行するＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ、Ｆｉｒｓｔ　Ｏｕｔ）や、各プロセスを一定の順序で実行するラウンドロビンを使用することができる。また、優先度の高いプロセスから順に一定時間だけ優先的に実行する優先度プリエンプティブを使用することもできる。プロセススケジューラのアルゴリズムは、これらに限定されるものではない。
　プロセススケジューラ１４３は、実行すべきプロセス１５ｉをメモリ電源制御部１４５に通知する（ステップＥ２）。
　メモリ電源制御部１４５は、プロセス１５ｉにおいて動作させるメモリ１９の電源をＯＮにする（ステップＥ３）。
　メモリ電源制御部１４５は、これまで実行していたプロセスにおいて動作させていたメモリ１９の電源をＯＦＦにする（ステップＥ４）。このとき、これまで実行していたプロセスにおいて動作させていたメモリ１９が、これから実行するプロセス１５ｉにおいて動作させるメモリ１９と重複する場合、これまで実行していたプロセスにおいて動作させていたメモリ１９の電源はＯＮのままとする。
　プロセススケジューラ１４３は、実行すべきプロセス１５ｉを実行する（ステップＥ５）。
　本実施形態の省電力制御装置は、上述した図１０の物理マシン１の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、上述した図１１のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、上述のプロセス実行制御とメモリ電源制御により、実行すべきプロセスのメモリの電源をＯＮにして、それ以外の実行中でないプロセスのメモリの電源をＯＦＦにするため、メモリの電源の遮断範囲を広くすることができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第１５の実施形態）
　図１２は、本発明の第１５の実施形態の省電力制御システムの構成を示すブロック図である。本実施形態の省電力制御システムは、図１０の物理マシン１の内部が、ハイパーバイザ１６によって仮想化された物理マシン２であり、ハイパーバイザ１６の上で、複数の仮想マシン（ＶＭ）１７１～１７ｎが稼働する点で、第１４の実施形態の省電力システムと異なる。図１２では、ハイパーバイザ１６上での稼働するＶＭに符号１７１～１７ｎ（ｎは正整数）を付与して識別している。
　本実施形態では、実行中のＶＭのメモリ１９の電源をＯＮとし、それ以外の実行中でないＶＭのメモリ１９の電源をＯＦＦにすることによって、メモリ部１３の電源の遮断範囲を広くすることができ、省電力効果を高めることができる。
　また、メモリ部１３では不揮発性のメモリ１９を使用しているので、メモリ１９の電源ＯＦＦ／ＯＮに際して、当該メモリ１９に記憶されているデータを別のメモリに退避させたり、退避させた別のメモリから当該メモリ１９に回復させたりする必要がない。そのため、遅延の抑制されたスムーズなノーマリーオフコンピューティングが可能である。
　図１３は、図１２に示した本実施形態の省電力制御システムの省電力制御方法の手順を示すフローチャートである。
　図１２、図１３に示すように、ＶＭスケジューラ１６３は、物理マシン２上で稼働するＶＭ１７１～１７ｎの中から実行すべきＶＭ１７ｉ（ｉは１～ｎ）を決定する（ステップＦ１）。実行すべきＶＭ１７ｉの選択は、一般的なＶＭスケジューラのスケジューリングアルゴリズムを想定しており、ここでは特定のアルゴリズムに限定しない。
　ＶＭスケジューラのアルゴリズムには、実行可能キューへの到着順に実行するＦＩＦＯや、各ＶＭを一定の順序で実行するラウンドロビンを使用することができる。また、優先度の高いＶＭから順に一定時間だけ優先的に実行する優先度プリエンプティブを使用することもできる。ＶＭスケジューラのアルゴリズムは、これらに限定されるものではない。
　ＶＭスケジューラ１６３は、実行すべきＶＭ１７ｉをメモリ電源制御部１６５に通知する（ステップＦ２）。
　メモリ電源制御部１６５は、ＶＭ１７ｉにおいて動作させるメモリ１９の電源をＯＮにする（ステップＦ３）。
　メモリ電源制御部１６５は、これまで実行していたＶＭにおいて動作させていたメモリ１９の電源をＯＦＦにする（ステップＦ４）。このとき、これまで実行していたＶＭにおいて動作させていたメモリ１９が、これから実行するＶＭ１７ｉにおいて動作させるメモリ１９と重複する場合、これまで実行していたＶＭにおいて動作させていたメモリ１９の電源はＯＮのままとする。
　ＶＭスケジューラ１６３は、実行すべきＶＭ１７ｉを実行する（ステップＦ５）。
　本実施形態の省電力制御装置は、上述した図１２の物理マシン２の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、上述した図１３のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、上述のＶＭ実行制御とメモリ電源制御により、実行すべきＶＭのメモリの電源をＯＮにして、それ以外の実行中でないＶＭのメモリの電源をＯＦＦにするため、メモリの電源の遮断範囲を広くすることができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第１６の実施形態）
　次に、本発明の第１６の実施形態について説明する。本発明の第１６の実施形態は、図１４に示す物理マシン３の構成を有する。本実施形態の物理マシン３の構成は、図１０に示すＯＳ１４に、キャッシュ情報収集部１４６が追加されたＯＳ１５を有する点で、第１４の実施形態と異なる。その他の構成は、第１４の実施形態の構成と同様である。
　図１５は、図１４に示す省電力制御システムの処理手順を示すフローチャートである。
　キャッシュ情報収集部１４６は、ＣＰＵ１１がキャッシュに保持しているメモリ１９のページの情報を収集する（ステップＧ１）。この情報は、キャッシュの更新と同期して収集されるものとする。
　プロセススケジューラ１４３は、物理マシン３上で稼働するプロセス１５１～１５ｎの中から実行すべきプロセス１５ｉ（ｉは１～ｎ）を決定する（ステップＧ２）。実行すべきプロセス１５ｉの選択は、一般的なスケジューラのスケジューリングアルゴリズムを想定しており、ここでは特定のアルゴリズムに限定しない。
　プロセススケジューラ１４３は、実行すべきプロセス１５ｉをメモリ電源制御部１４５に通知する（ステップＧ３）。
　メモリ電源制御部１４５は、プロセス１５ｉで動作させるメモリ１９のうち、キャッシュに載っているページの情報をキャッシュ情報収集部１４６から取得する（ステップＧ４）。
　メモリ電源制御部１４５は、プロセス１５ｉのメモリのうち、キャッシュに載っているページを有するメモリ１９の電源をＯＮにする（ステップＧ５）。
　メモリ電源制御部１４５は、これまで実行していたプロセスで動作させていたメモリ１９の電源をＯＦＦにする（ステップＧ６）。このとき、これまで実行していたプロセスにおいて動作させていたメモリ１９が、これから実行するプロセス１５ｉにおいて動作させるメモリ１９と重複する場合、これまで実行していたプロセスにおいて動作させていたメモリ１９の電源はＯＮのままとする。
　プロセススケジューラ１４３は、実行すべきプロセス１５ｉを実行する（ステップＧ７）。
　本実施形態の省電力制御装置は、上述した図１４の物理マシン３の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、上述した図１５のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、プロセス実行制御とメモリ電源制御により、実行すべきプロセスのメモリのうち、キャッシュに載っているページの電源をＯＮにして、キャッシュされていないページのメモリと、それ以外の実行中でないプロセスのメモリの電源を遮断する。このため、メモリの電源の遮断範囲を広くすることができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第１７の実施形態）
　次に、本発明の第１７の実施形態について説明する。本発明の第１７の実施形態は、図１６に示す物理マシン４の構成を有する。本実施形態の物理マシン４の構成は、図１２に示すハイパーバイザ１６に、キャッシュ情報収集部１６６が追加されたハイパーバイザ１７を有する点で、第１５の実施形態と異なる。その他の構成は、第１５の実施形態の構成と同様である。
　図１７は、図１６に示す省電力制御システムの処理手順を示すフローチャートである。
　キャッシュ情報収集部１６６は、ＣＰＵ１１がキャッシュに保持しているメモリ１９のページの情報を収集する（ステップＨ１）。この情報は、キャッシュの更新と同期して収集されるものとする。
　ＶＭスケジューラ１６３は、物理マシン４上で稼働するＶＭ１７１～１７ｎの中から実行すべきＶＭ１７ｉ（ｉは１～ｎ）を決定する（ステップＨ２）。実行すべきＶＭ１７ｉの選択は、一般的なＶＭスケジューラのスケジューリングアルゴリズムを想定しており、ここでは特定のアルゴリズムに限定しない。
　ＶＭスケジューラ１６３は、実行すべきＶＭ１７ｉをメモリ電源制御部１６５に通知する（ステップＨ３）。
　メモリ電源制御部１６５は、ＶＭ１７ｉで動作させるメモリ１９のうち、キャッシュに載っているページの情報をキャッシュ情報収集部１６６から取得する（ステップＨ４）。
　メモリ電源制御部１６５は、ＶＭ１７ｉのメモリのうち、キャッシュに載っているページを有するメモリ１９の電源をＯＮにする（ステップＨ５）。
　メモリ電源制御部１６５は、これまで実行していたＶＭで動作させていたメモリ１９の電源をＯＦＦにする（ステップＨ６）。このとき、これまで実行していたＶＭにおいて動作させていたメモリ１９が、これから実行するＶＭ１５ｉにおいて動作させるメモリ１９と重複する場合、これまで実行していたＶＭにおいて動作させていたメモリ１９の電源はＯＮのままとする。
　ＶＭスケジューラ１６３は、実行すべきＶＭ１７ｉを実行する（ステップＨ７）。
　本実施形態の省電力制御装置は、上述した図１６の物理マシン４の構成を有する省電力制御装置である。また、本実施形態の省電力制御プログラムは、上述した図１７のフローチャートを実行させる省電力制御プログラムである。
　本実施形態によれば、ＶＭ実行制御とメモリ電源制御により、実行すべきＶＭのメモリのうち、キャッシュに載っているページの電源をＯＮにして、キャッシュされていないページのメモリと、それ以外の実行中でないＶＭのメモリの電源を遮断する。このため、メモリの電源の遮断範囲を広くすることができる。これにより、省電力効果を高めることができる。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第１８の実施形態）
　次に、本発明の第１８の実施形態について説明する。本発明の第１８の実施形態は、第１６の実施形態と同じ、図１４に示す物理マシン３の構成を有する。
　第１６の実施形態では、図１４に示す物理マシン３において、キャッシュ情報収集部１４６は、ＣＰＵ１１がキャッシュに保持しているメモリ１９のページの情報を収集する（ステップＧ１）。さらに、メモリ電源制御部１４５は、プロセス１５ｉで動作させるメモリ１９のうち、キャッシュに載っているページの情報をキャッシュ情報収集部１４６から取得する（ステップＧ４）。さらに、メモリ電源制御部１４５は、プロセス１５ｉのメモリのうち、キャッシュに載っているページを有するメモリ１９の電源をＯＮにし（ステップＧ５）、これまで実行していたプロセスで動作させていたメモリ１９の電源をＯＦＦにする（ステップＧ６）。
　それに対して、本実施形態では、図１４に示す物理マシン３において、キャッシュ情報収集部１４６は、ＣＰＵ１１のキャッシュのリード/ライトの比率を収集する。さらに、メモリ電源制御部１４５は、プロセス１５ｉで動作させるメモリ１９のうち、ＣＰＵ１１のキャッシュのリード/ライトの比率の情報をキャッシュ情報収集部１４６から取得する。さらに、メモリ電源制御部１４５は、プロセス１５ｉのメモリのうち、ＣＰＵ１１のキャッシュのリード/ライトの比率のライトの比率が閾値を下回ったら、そのキャッシュに対応するメモリ１９の電源をＯＦＦにする。
　本実施形態の他の動作は、第１６の実施形態と同様である。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
（第１９の実施形態）
　次に、本発明の第１９の実施形態について説明する。本発明の第１９の実施形態は、第１７の実施形態と同じ、図１６に示す物理マシン４の構成を有する。
　第１７の実施形態では、図１６に示す物理マシン４において、キャッシュ情報収集部１６６は、ＣＰＵ１１がキャッシュに保持しているメモリ１９のページの情報を収集する（ステップＨ１）。さらに、メモリ電源制御部１６５は、ＶＭ１７ｉで動作させるメモリ１９のうち、キャッシュに載っているページの情報をキャッシュ情報収集部１６６から取得する（ステップＨ４）。さらに、メモリ電源制御部１６５は、ＶＭ１７ｉのメモリのうち、キャッシュに載っているページを有するメモリ１９の電源をＯＮにし（ステップＨ５）、これまで実行していたＶＭで動作させていたメモリ１９の電源をＯＦＦにする（ステップＨ６）。
　それに対して、本実施形態では、図１６に示す物理マシン４において、キャッシュ情報収集部１６６は、ＣＰＵ１１のキャッシュのリード/ライトの比率を収集する。さらに、メモリ電源制御部１６５は、ＶＭ１７ｉで動作させるメモリ１９のうち、ＣＰＵ１１のキャッシュのリード/ライトの比率の情報をキャッシュ情報収集部１６６から取得する。さらに、メモリ電源制御部１６５は、ＶＭ１７ｉのメモリのうち、ＣＰＵ１１のキャッシュのリード/ライトの比率のライトの比率が閾値を下回ったら、そのキャッシュに対応するメモリ１９の電源をＯＦＦにする。
　本実施形態の他の動作は、第１７の実施形態と同様である。
　以上のように、本実施形態によれば、不揮発性メモリを搭載したサーバにおいて省電力効果を高めたノーマリーオフコンピューティングを実現することができる。
　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有し、前記オペレーティングシステムは、前記プロセスの特性を収集するプロセス特性収集部と、前記プロセスの特性に基づいて前記プロセスに対する前記ＣＰＵコアの割り当てを決定するコア割当決定部と、前記割り当てに基づいて前記プロセスの実行をするプロセススケジューラと、を有し、前記プロセスの実行に基づいて、前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う、省電力制御システム。
（付記２）
前記メモリは不揮発メモリである、付記１記載の省電力制御システム。
（付記３）
前記プロセスの特性は、前記プロセスの負荷特性、あるいは、リソースの利用特性である、付記１または２記載の省電力制御システム。
（付記４）
前記プロセスの負荷特性は、ＣＰＵ使用率、あるいは、キャッシュヒット率、あるいは、コンテキストスイッチの頻度である、付記３記載の省電力制御システム。
（付記５）
前記リソースの利用特性は、ネットワーク入出力量である、付記３記載の省電力制御システム。
（付記６）
前記コア割当決定部は、前記ＣＰＵ使用率の高い順に前記ＣＰＵコアに割り当てる、付記４記載の省電力制御システム。
（付記７）
前記コア割当決定部は、前記ＣＰＵ使用率が平準化するように前記ＣＰＵコアに割り当てる、付記４記載の省電力制御システム。
（付記８）
前記コア割当決定部は、前記コンテキストスイッチの頻度の高い順に前記ＣＰＵコアに割り当てる、付記４記載の省電力制御システム。
（付記９）
前記コア割当決定部は、前記コンテキストスイッチの頻度が平準化するように前記ＣＰＵコアに割り当てる、付記４記載の省電力制御システム。
（付記１０）
前記オペレーティングシステムはハイパーバイザであり、前記プロセスは仮想マシンである、付記１から９の内の１項記載の省電力制御システム。
（付記１１）
複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステム部と、前記オペレーティングシステム部によって稼動する一つ以上のプロセス部と、を有し、前記オペレーティングシステム部は、前記プロセス部の特性を収集するプロセス特性収集部と、前記プロセス部の特性に基づいて前記プロセス部に対する前記ＣＰＵコアの割り当てを決定するコア割当決定部と、前記割り当てに基づいてプロセス部の実行をするプロセススケジューラと、を有し、前記プロセス部の実行に基づいて、前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う、省電力制御装置。
（付記１２）
前記メモリは不揮発メモリである、付記１１記載の省電力制御装置。
（付記１３）
前記プロセス部の特性は、前記プロセス部の負荷特性、あるいは、リソースの利用特性である、付記１１または１２記載の省電力制御装置。
（付記１４）
前記プロセス部の負荷特性は、ＣＰＵ使用率、あるいは、キャッシュヒット率、あるいは、コンテキストスイッチの頻度である、付記１３記載の省電力制御装置。
（付記１５）
前記リソースの利用特性は、ネットワーク入出力量である、付記１３記載の省電力制御装置。
（付記１６）
前記コア割当決定部は、前記ＣＰＵ使用率の高い順に前記ＣＰＵコアに割り当てる、付記１４記載の省電力制御装置。
（付記１７）
前記コア割当決定部は、前記ＣＰＵ使用率が平準化するように前記ＣＰＵコアに割り当てる、付記１４記載の省電力制御装置。
（付記１８）
前記コア割当決定部は、前記コンテキストスイッチの頻度の高い順に前記ＣＰＵコアに割り当てる、付記１４記載の省電力制御装置。
（付記１９）
前記コア割当決定部は、前記コンテキストスイッチの頻度が平準化するように前記ＣＰＵコアに割り当てる、付記１４記載の省電力制御装置。
（付記２０）
前記オペレーティングシステム部はハイパーバイザであり、前記プロセス部は仮想マシンである、付記１１から１９の内の１項記載の省電力制御装置。
（付記２１）
複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御方法において、前記オペレーティングシステムは、前記プロセスの特性を収集し、前記プロセスの特性に基づいて前記プロセスに対する前記ＣＰＵコアの割り当てを決定し、前記割り当てに基づいてプロセスの実行をし、前記プロセスの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮをする、省電力制御方法。
（付記２２）
前記メモリは不揮発メモリである、付記２１記載の省電力制御方法。
（付記２３）
前記プロセスの特性は、前記プロセスの負荷特性、あるいは、リソースの利用特性である、付記２１または２２記載の省電力制御方法。
（付記２４）
前記プロセスの負荷特性は、ＣＰＵ使用率、あるいは、キャッシュヒット率、あるいは、コンテキストスイッチの頻度である、付記２３記載の省電力制御方法。
（付記２５）
前記リソースの利用特性は、ネットワーク入出力量である、付記２３記載の省電力制御方法。
（付記２６）
前記コア割当ての決定は、前記ＣＰＵ使用率の高い順に前記ＣＰＵコアに割り当てる、付記２４記載の省電力制御方法。
（付記２７）
前記コア割当ての決定は、前記ＣＰＵ使用率が平準化するように前記ＣＰＵコアに割り当てる、付記２４記載の省電力制御方法。
（付記２８）
前記コア割当ての決定は、前記コンテキストスイッチの頻度の高い順に前記ＣＰＵコアに割り当てる、付記２４記載の省電力制御方法。
（付記２９）
前記コア割当ての決定は、前記コンテキストスイッチの頻度が平準化するように前記ＣＰＵコアに割り当てる、付記２４記載の省電力制御方法。
（付記３０）
前記オペレーティングシステムはハイパーバイザであり、前記プロセスは仮想マシンである、付記２１から２９の内の１項記載の省電力制御方法。
（付記３１）
複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御プログラムにおいて、前記オペレーティングシステムに、前記プロセスの特性を収集する処理と、前記プロセスの特性に基づいて前記プロセスに対する前記ＣＰＵコアの割り当てを決定する処理と、前記割り当てに基づいてプロセスの実行をする処理と、前記プロセスの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う処理と、を実行させる省電力制御プログラム。
（付記３２）
前記メモリは不揮発メモリである、付記３１記載の省電力制御プログラム。
（付記３３）
前記プロセスの特性は、前記プロセスの負荷特性、あるいは、リソースの利用特性である、付記３１または３２記載の省電力制御プログラム。
（付記３４）
前記プロセスの負荷特性は、ＣＰＵ使用率、あるいは、キャッシュヒット率、あるいは、コンテキストスイッチの頻度である、付記３３記載の省電力制御プログラム。
（付記３５）
前記リソースの利用特性は、ネットワーク入出力量である、付記３３記載の省電力制御プログラム。
（付記３６）
前記コア割当てを決定する処理は、前記ＣＰＵ使用率の高い順に前記ＣＰＵコアに割り当てる、付記３４記載の省電力制御プログラム。
（付記３７）
前記コア割当てを決定する処理は、前記ＣＰＵ使用率が平準化するように前記ＣＰＵコアに割り当てる、付記３４記載の省電力制御プログラム。
（付記３８）
前記コア割当てを決定する処理は、前記コンテキストスイッチの頻度の高い順に前記ＣＰＵコアに割り当てる、付記３４記載の省電力制御プログラム。
（付記３９）
前記コア割当てを決定する処理は、前記コンテキストスイッチの頻度が平準化するように前記ＣＰＵコアに割り当てる、付記３４記載の省電力制御プログラム。
（付記４０）
前記オペレーティングシステムはハイパーバイザであり、前記プロセスは仮想マシンである、付記３１から３９の内の１項記載の省電力制御プログラム。
（付記４１）
複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有し、前記オペレーティングシステムは、前記プロセスの負荷特性あるいは前記プロセスの割込み特性を収集するプロセス特性収集部と、前記負荷特性あるいは前記割込み特性に基づいて前記プロセスへの割込みの集約をする割込み集約部と、前記割込みの集約に基づいて割込みの実行をするプロセススケジューラと、を有し、前記割込みの実行に基づいて、前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う、省電力制御システム。
（付記４２）
前記メモリは不揮発メモリである、付記４１記載の省電力制御システム。
（付記４３）
前記負荷特性は、ＣＰＵ使用率、あるいは、キャッシュヒット率、あるいは、コンテキストスイッチの頻度である、付記４１または４２記載の省電力制御システム。
（付記４４）
前記割込み特性は、デバイスへの入出力による割込み頻度、あるいは、前記プロセスの優先度である、付記４１から４３の内の１項記載の省電力制御システム。
（付記４５）
前記割込み集約部は、前記負荷特性あるいは前記割込み特性の低いプロセスへの割込みを集約する、付記４１から４４の内の１項記載の省電力制御システム。
（付記４６）
前記オペレーティングシステムはハイパーバイザであり、前記プロセスは仮想マシンである、付記４１から４５の内の１項記載の省電力制御システム。
（付記４７）
複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステム部と、前記オペレーティングシステムで稼動する一つ以上のプロセス部と、を有し、前記オペレーティングシステム部は、前記プロセス部の負荷特性あるいは前記プロセス部の割込み特性を収集するプロセス特性収集部と、前記負荷特性あるいは前記割込み特性に基づいて前記プロセス部への割込みの集約をする割込み集約部と、前記割込みの集約に基づいて割込みの実行をするプロセススケジューラと、を有し、前記割込みの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う、省電力制御装置。
（付記４８）
前記メモリは不揮発メモリである、付記４７記載の省電力制御装置。
（付記４９）
前記負荷特性は、ＣＰＵ使用率、あるいは、キャッシュヒット率、あるいは、コンテキストスイッチの頻度である、付記４７または４８記載の省電力制御装置。
（付記５０）
前記割込み特性は、デバイスへの入出力による割込み頻度、あるいは、前記プロセスの優先度である、付記４７から４９の内の１項記載の省電力制御装置。
（付記５１）
前記割込み集約部は、前記負荷特性あるいは前記割込み特性の低いプロセス部への割込みを集約する、付記４７から５０の内の１項記載の省電力制御装置。
（付記５２）
前記オペレーティングシステム部はハイパーバイザであり、前記プロセス部は仮想マシンである、付記４７から５１の内の１項記載の省電力制御装置。
（付記５３）
複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御方法において、前記オペレーティングシステムは、前記プロセスの負荷特性あるいは前記プロセスの割込み特性を収集し、前記負荷特性あるいは前記割込み特性に基づいて前記プロセスへの割込みの集約をし、前記割込みの集約に基づいて割込みの実行をし、前記割込みの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮをする、省電力制御方法。
（付記５４）
前記メモリは不揮発メモリである、付記５３記載の省電力制御方法。
（付記５５）
前記負荷特性は、ＣＰＵ使用率、あるいは、キャッシュヒット率、あるいは、コンテキストスイッチの頻度である、付記５３または５４記載の省電力制御方法。
（付記５６）
前記割込み特性は、デバイスへの入出力による割込み頻度、あるいは、前記プロセスの優先度である、付記５３から５５の内の１項記載の省電力制御方法。
（付記５７）
前記割込み集約は、前記負荷特性あるいは前記割込み特性の低いプロセスへの割込みを集約する、付記５３から５６の内の１項記載の省電力制御方法。
（付記５８）
前記オペレーティングシステムはハイパーバイザであり、前記プロセスは仮想マシンである、付記５３から５７の内の１項記載の省電力制御方法。
（付記５９）
複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御プログラムにおいて、前記オペレーティングシステムに、前記プロセスの負荷特性あるいは前記プロセスの割込み特性を収集する処理と、前記負荷特性あるいは前記割込み特性に基づいて前記プロセスへの割込みの集約をする処理と、前記割込みの集約に基づいて割込みの実行をする処理と、前記割込みの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う処理と、を実行させる省電力制御プログラム。
（付記６０）
前記メモリは不揮発メモリである、付記５９記載の省電力制御プログラム。
（付記６１）
前記負荷特性は、ＣＰＵ使用率、あるいは、キャッシュヒット率、あるいは、コンテキストスイッチの頻度である、付記５９または６０記載の省電力制御プログラム。
（付記６２）
前記割込み特性は、デバイスへの入出力による割込み頻度、あるいは、前記プロセスの優先度である、付記５９から６１の内の１項記載の省電力制御プログラム。
（付記６３）
前記割込みの集約をする処理は、前記負荷特性あるいは前記割込み特性の低いプロセスへの割込みを集約する、付記５９から６２の内の１項記載の省電力制御プログラム。
（付記６４）
前記オペレーティングシステムはハイパーバイザであり、前記プロセスは仮想マシンである、付記５９から６３の内の１項記載の省電力制御プログラム。
（付記６５）
ＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有し、前記オペレーティングシステムは、前記プロセスをスケジューリングするプロセススケジューラと、前記スケジューリングに基づいて前記メモリの電源のＯＮ／ＯＦＦを行うメモリ電源制御部と、を有する、省電力制御システム。
（付記６６）
前記メモリは不揮発メモリである、付記６５記載の省電力制御システム。
（付記６７）
前記プロセススケジューラは、前記スケジューリングに基づいて前記プロセスを実行する、付記６５または６６記載の省電力制御システム。
（付記６８）
前記メモリ電源制御部は、前記プロセススケジューラが実行する前記プロセスに関わる前記メモリの電源をＯＮする、付記６５から６７の内の１項記載の省電力制御システム。
（付記６９）
前記メモリ電源制御部は、前記プロセススケジューラが実行する前記プロセスに関わる前記メモリ以外の前記メモリの電源をＯＦＦする、付記６５から６８の内の１項記載の省電力制御システム。
（付記７０）
前記オペレーティングシステムは、前記ＣＰＵがキャッシュに保持しているメモリのページ情報を収集する、キャッシュ情報収集部を有し、前記メモリ電源制御部は、前記キャッシュ情報収集部から前記ページ情報を取得し、前記ページ情報に基づいて前記メモリの電源をＯＮする、付記６５から６９の内の１項記載の省電力制御システム。
（付記７１）
前記オペレーティングシステムはハイパーバイザであり、前記プロセスは仮想マシンである、付記６５から７０の内の１項記載の省電力制御システム。
（付記７２）
ＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステム部と、前記オペレーティングシステム部により稼動する一つ以上のプロセス部と、を有し、前記オペレーティングシステム部は、前記プロセス部をスケジューリングするプロセススケジューラと、前記スケジューリングに基づいて前記メモリの電源のＯＮ／ＯＦＦを行うメモリ電源制御部と、を有する、省電力制御装置。
（付記７３）
前記メモリは不揮発メモリである、付記７２記載の省電力制御装置。
（付記７４）
前記プロセススケジューラは、前記スケジューリングに基づいて前記プロセス部を実行する、付記７２または７３記載の省電力制御装置。
（付記７５）
前記メモリ電源制御部は、前記プロセススケジューラが実行する前記プロセス部に関わる前記メモリの電源をＯＮする、付記７２から７４の内の１項記載の省電力制御装置。
（付記７６）
前記メモリ電源制御部は、前記プロセススケジューラが実行する前記プロセス部に関わる前記メモリ以外の前記メモリの電源をＯＦＦする、付記７２から７５の内の１項記載の省電力制御装置。
（付記７７）
前記オペレーティングシステム部は、前記ＣＰＵがキャッシュに保持しているメモリのページ情報を収集する、キャッシュ情報収集部を有し、前記メモリ電源制御部は、前記キャッシュ情報収集部から前記ページ情報を取得し、前記ページ情報に基づいて前記メモリの電源をＯＮする、付記７２から７６の内の１項記載の省電力制御装置。
（付記７８）
前記オペレーティングシステム部はハイパーバイザであり、前記プロセス部は仮想マシンである、付記７２から７７の内の１項記載の省電力制御装置。
（付記７９）
ＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御方法において、前記オペレーティングシステムは、前記プロセスをスケジューリングし、前記スケジューリングに基づいて前記メモリの電源のＯＮ／ＯＦＦをする、省電力制御方法。
（付記８０）
前記メモリは不揮発メモリである、付記７９記載の省電力制御方法。
（付記８１）
前記プロセスのスケジューリングは、前記スケジューリングに基づいて前記プロセスを実行する、付記７９または８０記載の省電力制御方法。
（付記８２）
前記メモリの電源のＯＮ／ＯＦＦは、前記スケジューリングに基づいて実行される前記プロセスに関わる前記メモリの電源をＯＮする、付記７９から８１の内の１項記載の省電力制御方法。
（付記８３）
前記メモリの電源のＯＮ／ＯＦＦは、前記スケジューリングに基づいて実行される前記プロセスに関わる前記メモリ以外の前記メモリの電源をＯＦＦする、付記７９から８２の内の１項記載の省電力制御方法。
（付記８４）
前記オペレーティングシステムは、前記ＣＰＵがキャッシュに保持しているメモリのページ情報を収集し、前記メモリの電源の制御は、前記ページ情報を取得し、前記ページ情報に基づいて前記メモリの電源をＯＮする、付記７９から８３の内の１項記載の省電力制御方法。
（付記８５）
前記オペレーティングシステムはハイパーバイザであり、前記プロセスは仮想マシンである、付記７９から８４の内の１項記載の省電力制御方法。
（付記８６）
ＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御プログラムにおいて、前記オペレーティングシステムに、前記プロセスをスケジューリングする処理と、前記スケジューリングに基づいて前記メモリの電源のＯＮ／ＯＦＦを行う処理と、を実行させる省電力制御プログラム。
（付記８７）
前記メモリは不揮発メモリである、付記８６記載の省電力制御プログラム。
（付記８８）
前記プロセスをスケジューリングする処理は、前記スケジューリングに基づいて前記プロセスを実行する、付記８６または８７記載の省電力制御プログラム。
（付記８９）
前記メモリの電源のＯＮ／ＯＦＦを行う処理は、前記スケジューリングに基づいて実行される前記プロセスに関わる前記メモリの電源をＯＮする、付記８６から８８の内の１項記載の省電力制御プログラム。
（付記９０）
前記メモリの電源のＯＮ／ＯＦＦを行う処理は、前記スケジューリングに基づいて実行される前記プロセスに関わる前記メモリ以外の前記メモリの電源をＯＦＦする、付記８６から８９の内の１項記載の省電力制御プログラム。
（付記９１）
前記オペレーティングシステムに、前記ＣＰＵがキャッシュに保持しているメモリのページ情報を収集する処理を実行させ、前記メモリの電源のＯＮ／ＯＦＦを行う処理は、前記ページ情報を取得し、前記ページ情報に基づいて前記メモリの電源をＯＮする、付記８６から９０の内の１項記載の省電力制御プログラム。
（付記９２）
前記オペレーティングシステムはハイパーバイザであり、前記プロセスは仮想マシンである、付記８６から９１の内の１項記載の省電力制御プログラム。
　本発明は、上記の実施形態に限定されることなく、請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
　この出願は、２０１３年８月２日に出願された日本出願特願２０１３－１６１３０２、２０１３年８月２日に出願された日本出願特願２０１３－１６１３０３、および、２０１３年８月２日に出願された日本出願特願２０１３－１６１３０４を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は、不揮発性メモリを搭載したサーバにおけるノーマリーオフコンピューティング技術において、省電力効果を高める技術として利用が可能である。
　１、２、３、４　　物理マシン
　１１　　ＣＰＵ
　１２　　Ｉ／Ｏデバイス
　１３　　メモリ部
　１４、１５　　ＯＳ
　１４１　　プロセス特性収集部
　１４２　　コア割当決定部
　１４３　　プロセススケジューラ
　１４４　　割込み集約部
　１４５　　メモリ電源制御部
　１４６　　キャッシュ情報収集部
　１５０、１５１～１５ｎ　　プロセス
　１６、１７　　ハイパーバイザ
　１６１　　ＶＭ特性収集部
　１６２　　コア割当決定部
　１６３　　ＶＭスケジューラ
　１６４　　割込み集約部
　１６５　　メモリ電源制御部
　１６６　　キャッシュ情報収集部
　１７１～１７ｎ　　仮想マシン（ＶＭ）
　１８　　ＣＰＵコア
　１９　　メモリ

Claims (10)

  1. 複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有し、前記オペレーティングシステムは、前記プロセスの特性を収集するプロセス特性収集部と、前記プロセスの特性に基づいて前記プロセスに対する前記ＣＰＵコアの割り当てを決定するコア割当決定部と、前記割り当てに基づいて前記プロセスの実行をするプロセススケジューラと、を有し、前記プロセスの実行に基づいて、前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う、省電力制御システム。
  2. 前記メモリは不揮発メモリである、請求項１記載の省電力制御システム。
  3. 前記プロセスの特性は、前記プロセスの負荷特性、あるいは、リソースの利用特性である、請求項１または２記載の省電力制御システム。
  4. 前記プロセスの負荷特性は、ＣＰＵ使用率、あるいは、キャッシュヒット率、あるいは、コンテキストスイッチの頻度である、請求項３記載の省電力制御システム。
  5. 前記コア割当決定部は、前記ＣＰＵ使用率の高い順に前記ＣＰＵコアに割り当てる、請求項４記載の省電力制御システム。
  6. 前記コア割当決定部は、前記コンテキストスイッチの頻度の高い順に前記ＣＰＵコアに割り当てる、請求項４記載の省電力制御システム。
  7. 前記オペレーティングシステムはハイパーバイザであり、前記プロセスは仮想マシンである、請求項１から６の内の１項記載の省電力制御システム。
  8. 複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステム部と、前記オペレーティングシステム部によって稼動する一つ以上のプロセス部と、を有し、前記オペレーティングシステム部は、前記プロセス部の特性を収集するプロセス特性収集部と、前記プロセス部の特性に基づいて前記プロセス部に対する前記ＣＰＵコアの割り当てを決定するコア割当決定部と、前記割り当てに基づいてプロセス部の実行をするプロセススケジューラと、を有し、前記プロセス部の実行に基づいて、前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う、省電力制御装置。
  9. 複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御方法において、前記オペレーティングシステムは、前記プロセスの特性を収集し、前記プロセスの特性に基づいて前記プロセスに対する前記ＣＰＵコアの割り当てを決定し、前記割り当てに基づいてプロセスの実行をし、前記プロセスの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮをする、省電力制御方法。
  10. 複数のＣＰＵコアを有するＣＰＵとメモリとを有する物理マシンと、前記物理マシンで稼動するオペレーティングシステムと、前記オペレーティングシステムで稼動する一つ以上のプロセスと、を有する省電力制御システムの省電力制御プログラムにおいて、前記オペレーティングシステムに、前記プロセスの特性を収集する処理と、前記プロセスの特性に基づいて前記プロセスに対する前記ＣＰＵコアの割り当てを決定する処理と、前記割り当てに基づいてプロセスの実行をする処理と、前記プロセスの実行に基づいて前記ＣＰＵコアあるいは前記メモリの電源のＯＦＦ／ＯＮを行う処理と、を実行させる省電力制御プログラムを記録する記録媒体。
PCT/JP2014/003848 2013-08-02 2014-07-22 不揮発性メモリ搭載サーバの省電力制御システム、制御装置、制御方法および制御プログラム WO2015015756A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US14/904,773 US20160170474A1 (en) 2013-08-02 2014-07-22 Power-saving control system, control device, control method, and control program for server equipped with non-volatile memory
JP2015529348A JPWO2015015756A1 (ja) 2013-08-02 2014-07-22 不揮発性メモリ搭載サーバの省電力制御システム、制御装置、制御方法および制御プログラム

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2013-161304 2013-08-02
JP2013161302 2013-08-02
JP2013161304 2013-08-02
JP2013161303 2013-08-02
JP2013-161303 2013-08-02
JP2013-161302 2013-08-02

Publications (1)

Publication Number Publication Date
WO2015015756A1 true WO2015015756A1 (ja) 2015-02-05

Family

ID=52431316

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/003848 WO2015015756A1 (ja) 2013-08-02 2014-07-22 不揮発性メモリ搭載サーバの省電力制御システム、制御装置、制御方法および制御プログラム

Country Status (3)

Country Link
US (1) US20160170474A1 (ja)
JP (1) JPWO2015015756A1 (ja)
WO (1) WO2015015756A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10387178B2 (en) * 2014-10-29 2019-08-20 Red Hat Israel, Ltd. Idle based latency reduction for coalesced interrupts
US10976801B2 (en) * 2018-09-20 2021-04-13 Intel Corporation System, apparatus and method for power budget distribution for a plurality of virtual machines to execute on a processor
KR20200097579A (ko) 2019-02-08 2020-08-19 삼성전자주식회사 프로세스 스케줄링을 위한 전자 장치, 저장 매체 및 방법
JP7387308B2 (ja) * 2019-06-27 2023-11-28 キヤノン株式会社 情報処理装置および情報処理装置の制御方法
JP2023021662A (ja) * 2021-08-02 2023-02-14 富士通株式会社 プログラムおよび管理方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007122337A (ja) * 2005-10-27 2007-05-17 Sonac Kk 演算装置
JP2010044460A (ja) * 2008-08-08 2010-02-25 Renesas Technology Corp 電源制御装置、計算機システム、電源制御方法、電源制御プログラムおよび記録媒体
JP2010277171A (ja) * 2009-05-26 2010-12-09 Hitachi Ltd タスク割当装置、および、タスク割当方法
JP2012089154A (ja) * 2005-09-30 2012-05-10 Coware Inc マルチコアアーキテクチャにおけるスケジューリング
JP2013513189A (ja) * 2009-12-16 2013-04-18 クアルコム，インコーポレイテッド 仮想化されたシステムにおける中央処理装置電力を制御するためのシステムおよび方法
US8490103B1 (en) * 2007-04-30 2013-07-16 Hewlett-Packard Development Company, L.P. Allocating computer processes to processor cores as a function of process utilizations

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6889277B2 (en) * 2002-04-18 2005-05-03 Sun Microsystems, Inc. System and method for dynamically tuning interrupt coalescing parameters
CN1666180B (zh) * 2002-07-03 2010-05-26 Nxp股份有限公司 多处理器计算机系统及方法
JP4213572B2 (ja) * 2003-11-28 2009-01-21 株式会社東芝 電子機器およびプロセッサ速度制御方法
US7650472B2 (en) * 2005-07-12 2010-01-19 Electronics And Telecommunications Research Institute Method for reducing memory power consumption
JP2008257578A (ja) * 2007-04-06 2008-10-23 Toshiba Corp 情報処理装置、スケジューラおよび情報処理置のスケジュール制御方法
US7882319B2 (en) * 2007-09-27 2011-02-01 Oracle America Inc. Method and system for memory management
JP5182792B2 (ja) * 2007-10-07 2013-04-17 アルパイン株式会社 マルチコアプロセッサ制御方法及び装置
US8010822B2 (en) * 2008-03-28 2011-08-30 Microsoft Corporation Power-aware thread scheduling and dynamic use of processors
US8296773B2 (en) * 2008-06-30 2012-10-23 International Business Machines Corporation Systems and methods for thread assignment and core turn-off for integrated circuit energy efficiency and high-performance
JP5245722B2 (ja) * 2008-10-29 2013-07-24 富士通株式会社 スケジューラ、プロセッサシステム、プログラム生成装置およびプログラム生成用プログラム
US8321614B2 (en) * 2009-04-24 2012-11-27 Empire Technology Development Llc Dynamic scheduling interrupt controller for multiprocessors
US8984523B2 (en) * 2009-05-26 2015-03-17 Telefonaktiebolaget L M Ericsson (Publ) Method for executing sequential code on the scalable processor at increased frequency while switching off the non-scalable processor core of a multicore chip
EP2551768A4 (en) * 2010-03-24 2013-10-09 Fujitsu Ltd MULTICLE SYSTEM AND STARTING PROCEDURE
JP5408356B2 (ja) * 2010-08-10 2014-02-05 富士通株式会社 スケジューラプログラム、マルチコアプロセッサシステムおよびスケジューリング方法
US9063730B2 (en) * 2010-12-20 2015-06-23 Intel Corporation Performing variation-aware profiling and dynamic core allocation for a many-core processor
US9569279B2 (en) * 2012-07-31 2017-02-14 Nvidia Corporation Heterogeneous multiprocessor design for power-efficient and area-efficient computing
US9329900B2 (en) * 2012-12-28 2016-05-03 Intel Corporation Hetergeneous processor apparatus and method
US9342374B2 (en) * 2013-06-28 2016-05-17 Dell Products, L.P. Method of scheduling threads for execution on multiple processors within an information handling system
JP2016523399A (ja) * 2013-06-28 2016-08-08 インテル コーポレイション エネルギー効率的なモバイルプラットフォームのための適応的割り込みコアレッシング
US9424092B2 (en) * 2014-09-26 2016-08-23 Microsoft Technology Licensing, Llc Heterogeneous thread scheduling

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089154A (ja) * 2005-09-30 2012-05-10 Coware Inc マルチコアアーキテクチャにおけるスケジューリング
JP2007122337A (ja) * 2005-10-27 2007-05-17 Sonac Kk 演算装置
US8490103B1 (en) * 2007-04-30 2013-07-16 Hewlett-Packard Development Company, L.P. Allocating computer processes to processor cores as a function of process utilizations
JP2010044460A (ja) * 2008-08-08 2010-02-25 Renesas Technology Corp 電源制御装置、計算機システム、電源制御方法、電源制御プログラムおよび記録媒体
JP2010277171A (ja) * 2009-05-26 2010-12-09 Hitachi Ltd タスク割当装置、および、タスク割当方法
JP2013513189A (ja) * 2009-12-16 2013-04-18 クアルコム，インコーポレイテッド 仮想化されたシステムにおける中央処理装置電力を制御するためのシステムおよび方法

Also Published As

Publication number Publication date
JPWO2015015756A1 (ja) 2017-03-02
US20160170474A1 (en) 2016-06-16

Similar Documents

Publication Publication Date Title
JP5885920B2 (ja) 仮想ｃｐｕベースの、周波数、及び電圧制御
JP5075274B2 (ja) 電力認識スレッドスケジューリングおよびプロセッサーの動的使用
JP5469940B2 (ja) 計算機システム、仮想計算機モニタ及び仮想計算機モニタのスケジューリング方法
US8892916B2 (en) Dynamic core pool management
EP2430538B1 (en) Allocating computing system power levels responsive to service level agreements
WO2015015756A1 (ja) 不揮発性メモリ搭載サーバの省電力制御システム、制御装置、制御方法および制御プログラム
Sridharan et al. Holistic run-time parallelism management for time and energy efficiency
US9411649B2 (en) Resource allocation method
TWI489265B (zh) 根據效率評等方案包含在處理器的多頻域間平衡電力的能量效率及節能方法，設備與系統
EP3239844B1 (en) Processing method and device for memory page in memory
WO2010138031A1 (en) Method and scheduler in an operating system
EP2430541A1 (en) Power management in a multi-processor computer system
KR20170054485A (ko) 운영체제에서의 휴리스틱 프로세서 전력 관리
CN105117285B (zh) 一种基于移动虚拟化系统的非易失性存储器调度优化方法
Li et al. Improving preemptive scheduling with application-transparent checkpointing in shared clusters
US10768684B2 (en) Reducing power by vacating subsets of CPUs and memory
TW201541347A (zh) 多核心處理器系統及其排程方法
Sudan et al. Tiered memory: An iso-power memory architecture to address the memory power wall
JP2010039802A (ja) マルチプロセッサシステム、スケジューリング方法およびそのプログラム
Xilong et al. An energy-efficient virtual machine scheduler based on CPU share-reclaiming policy
WO2015146104A1 (ja) 仮想マシンシステムおよびその制御方法およびその制御プログラム記録媒体
Liao et al. A novel memory allocation scheme for memory energy reduction in virtualization environment
Xiao et al. Energy-efficiency enhanced virtual machine scheduling policy for mixed workloads in cloud environments
HoseinyFarahabady et al. Data-intensive workload consolidation in serverless (Lambda/FaaS) platforms
Thiam et al. Energy efficient cloud data center using dynamic virtual machine consolidation algorithm

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14831842

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015529348

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14904773

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14831842

Country of ref document: EP

Kind code of ref document: A1