WO2014178638A1 - 관통 실리콘 비아 제조방법 - Google Patents

관통 실리콘 비아 제조방법 Download PDF

Info

Publication number
WO2014178638A1
WO2014178638A1 PCT/KR2014/003829 KR2014003829W WO2014178638A1 WO 2014178638 A1 WO2014178638 A1 WO 2014178638A1 KR 2014003829 W KR2014003829 W KR 2014003829W WO 2014178638 A1 WO2014178638 A1 WO 2014178638A1
Authority
WO
WIPO (PCT)
Prior art keywords
tsv
silicon via
isolation layer
wafer
trench
Prior art date
Application number
PCT/KR2014/003829
Other languages
English (en)
French (fr)
Inventor
안희균
안상욱
이용운
정희찬
이도영
Original Assignee
(주)실리콘화일
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)실리콘화일 filed Critical (주)실리콘화일
Priority to US14/888,674 priority Critical patent/US9478464B2/en
Priority to CN201480024622.6A priority patent/CN105493277A/zh
Publication of WO2014178638A1 publication Critical patent/WO2014178638A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers

Definitions

  • the present invention relates to a method of manufacturing a through silicon via (TSV), and more particularly, a through silicon via (TSV) can be simply manufactured by using a conventional trench isolation process, and between a through silicon via (TSV) and a silicon substrate.
  • TSV through silicon via
  • the present invention relates to a through-silicon via (TSV) manufacturing method capable of efficiently achieving electrical insulation of the same.
  • the three-dimensional stacked package of the packaging technology of a semiconductor integrated circuit is a package in which a plurality of chips having the same storage capacity are stacked, which is commonly referred to as a stacked chip package.
  • the technology of the stacked chip package can improve the package performance by stacking the chips in a simplified process while lowering the manufacturing cost, and has the advantage of easy mass production, while increasing the number and size of the stacked chips inside the package. There is a shortage of wiring space for electrical connection.
  • the conventional multilayer chip package is manufactured in a structure in which a plurality of chips are stacked and attached to the chip attachment region of the substrate, and a wire is connected between the bonding pad of each chip and the conductive circuit pattern of the substrate by a wire for electrical signal exchange. Accordingly, there is a disadvantage in that a space for wire bonding in the package is required and a conductive circuit pattern area of the substrate to which the wire is connected is further needed, thereby increasing the size of the semiconductor package.
  • a structure using a through silicon via has been proposed as an example of a stack package, and recently, a through electrode made of a conductive material is formed in a semiconductor chip to form a semiconductor through the through electrode. A method of electrically connecting chips is used.
  • TSVs Through-silicon vias
  • TSV through silicon via
  • a trench is formed in a silicon wafer 110 by using reactive ion etching (RIE) or laser drilling.
  • RIE reactive ion etching
  • an insulating layer 120 such as an insulating layer, a diffusion barrier layer, and a seed layer, is grown on the surface of the silicon wafer (b) and the conductive material 130 is filled and back-grinding by using an electroplating process inside the trench.
  • TSV is formed by performing chemical-mechanical polishing (CMP) process, thin film process, lamination process, etc.
  • tungsten (W), copper (Cu), poly (Poly), aluminum (Al) and the like are used as the conductive material.
  • the thickness of the oxidizing portion is nonuniform or thin, leakage may occur.
  • TSV through silicon via
  • TSV through silicon via
  • the technical problem to be solved by the present invention is to form a through silicon via (TSV) using a conventional trench isolation process, and through the silicon via (TSV) that can efficiently achieve electrical insulation between the through silicon via (TSV) and silicon ) To provide a manufacturing method.
  • a method of manufacturing a through silicon via (TSV) includes forming a trench type isolation layer on a first wafer by using a trench isolation process; Flipping the first wafer and thinning a rear surface of the first wafer until the trench isolation layer is exposed; Removing the semiconductor material inside the trench isolation layer by patterning and etching a rear surface of the first wafer; And forming a through silicon via (TSV) by filling the inside of the trench type isolation layer from which the semiconductor material has been removed.
  • TSV through silicon via
  • a method of manufacturing a through silicon via comprising: forming a trench type isolation layer on a first wafer by using a trench isolation process; Removing the semiconductor material inside the trench type isolation layer through patterning and etching; Filling the inside of the trench type isolation layer from which the semiconductor material is removed to form a through silicon via (TSV); And flipping the first wafer and thinning a rear surface of the first wafer until the through silicon via (TSV) is exposed.
  • a method of manufacturing a through silicon via comprising: forming a trench type isolation layer on a first wafer by using a trench isolation process; Bonding a second wafer to an upper portion of a surface on which the trench type isolation layer is formed; Flipping the first wafer and thinning a rear surface of the first wafer until the trench isolation layer is exposed; Removing the semiconductor material inside the trench isolation layer by patterning and etching a rear surface of the first wafer; And forming a through silicon via (TSV) by filling the inside of the trench type isolation layer from which the semiconductor material has been removed.
  • TSV through silicon via
  • a method of manufacturing a through silicon via comprising: forming a trench type isolation layer on a first wafer by using a trench isolation process; Removing the semiconductor material inside the trench type isolation layer through patterning and etching; Filling the inside of the trench type isolation layer from which the semiconductor material is removed to form a through silicon via (TSV); Bonding a second wafer to an upper portion of a surface on which a through silicon via (TSV) of the first wafer is formed; And flipping the first wafer and thinning a rear surface of the first wafer until the through silicon via (TSV) is exposed.
  • TSV through silicon via
  • a through silicon via (TSV) can be easily manufactured using a conventional trench isolation process, and the electrical insulation between the through silicon via (TSV) and silicon can be efficiently There are advantages that can be achieved.
  • TSVs of various shapes may be manufactured according to design rules of the conventional trench isolation process, and side effects such as problems resulting from differences in metal contamination and thermal expansion coefficients that may occur in the via forming process may be eliminated. It can be effective.
  • TSV through silicon via
  • FIGS. 2 to 5 are process flowcharts illustrating a method of manufacturing a through silicon via (TSV) according to an embodiment of the present invention.
  • TSV through silicon via
  • FIG. 6A through 6F illustrate a method of manufacturing a through silicon via (TSV) according to an embodiment of the present invention.
  • FIG. 7A to 7F illustrate a method of manufacturing a through silicon via (TSV) according to another embodiment of the present invention.
  • FIGS. 2 and 3 are process flowcharts illustrating a method of manufacturing a through silicon via (TSV) according to an embodiment of the present invention.
  • TSV through silicon via
  • a method of manufacturing a through silicon via may include forming a trench type isolation layer (S210), wafer thinning (S220), removing a semiconductor material (S230), and a through silicon via. Forming step (S240) is provided.
  • the trench isolation layer is formed on the first wafer by using a trench isolation process.
  • a trench isolation layer is formed using a trench isolation process at a position where a through silicon via (TSV) is to be formed.
  • TSV through silicon via
  • the trench isolation process may be a deep trench isolation (DTI) or a shallow trench isolation (STI), but a deep trench isolation (DTI) may be used. desirable.
  • DTI deep trench isolation
  • STI shallow trench isolation
  • DTI deep trench isolation
  • the first wafer on which the trench device isolation layer is formed is turned over, and the back surface of the first wafer is thinned until the trench device isolation layer is exposed.
  • the semiconductor material inside the trench type isolation layer is removed by patterning and etching the rear surface of the first wafer.
  • a through silicon via is formed by filling a conductive material or a semiconductor material in the trench type isolation layer from which the semiconductor material is removed and performing a planarization process.
  • the through silicon via may be formed to protrude to electrically insulate the surface of the semiconductor substrate, and an oxide layer may be formed on the protruded through silicon via (TSV), and then the planarization process may be performed.
  • the thickness of the through silicon via is preferably determined in consideration of the thickness in the thinning process.
  • the through-silicon via may be manufactured in a smaller size in consideration of the aspect ratio.
  • the method may further include a step (S211) of forming a trench type isolation layer on the first wafer, and then bonding the second wafer to the upper surface of the trench type isolation layer (S211). It can be applied to a semiconductor device.
  • FIGS. 4 and 5 are process flowcharts illustrating a method of manufacturing a through silicon via (TSV) according to another embodiment of the present invention.
  • a method of manufacturing a through silicon via (TSV) may include forming a trench type isolation layer (S310), removing a semiconductor material (S320), and forming a through silicon via (S330).
  • a wafer thinning step S340 is provided.
  • the wafer thinning step (S340) may be performed in comparison with the method of manufacturing a through silicon via (TSV) illustrated in FIG. 2.
  • the process proceeds by the same process except that the process proceeds after step S330.
  • the second wafer is further bonded to the upper surface of the through silicon via TSV, in operation S331. It can be applied to a semiconductor device having a structure.
  • the cross-section of the through-silicon via may be manufactured in various shapes of circular or polygonal according to the user's needs.
  • the through-silicon via (TSV) manufacturing method according to the present invention can be applied to realize a small through-silicon via (TSV) in sub-micro units.
  • the aspect ratio of the trench type isolation layer formed in the trench isolation layer forming step S210 may be 1 to 1000.
  • the aspect ratio of the through-silicon via (TSV) manufactured according to the present invention is preferably 1 to 1000.
  • the aspect ratio of through silicon vias (TSV) ranges from 3 to 1000.
  • the trench-type isolation layer is formed of ozone-TEOS (TetraEthyl OrthoSilicate), TEOS (TetraEthyl OrthoSilicate), HDP, spin-on-glass (SOG) or Poly is used to fill the interior.
  • ozone-TEOS TetraEthyl OrthoSilicate
  • TEOS TetraEthyl OrthoSilicate
  • HDP high-density polyethylene
  • SOG spin-on-glass
  • a method such as dry etching or wet etching may be used if only etching conditions between the substrate and the oxide film are secured.
  • FIG. 6A to 6F illustrate a process of forming a through silicon via (TSV) in a three-dimensional stacked semiconductor device.
  • TSV through silicon via
  • a trench type isolation layer 420 is formed on the first wafer 410 by using a trench isolation process. Thereafter, the insulating layer 430 is formed and the second wafer 510 is bonded.
  • the first wafer 410 is flipped over, and the rear surface of the first wafer 410 is thinned until the trench type isolation layer is exposed.
  • the semiconductor material inside the trench isolation layer is removed by patterning and etching on the rear surface of the first wafer 410 on which the trench isolation layer is exposed, and a conductive material is filled therein to form a through silicon via (TSV). .
  • TSV through silicon via
  • FIG. 7A through 7F illustrate a process of forming a through silicon via (TSV) in a semiconductor device having a single wafer structure.
  • TSV through silicon via
  • TSV through silicon via

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 관통 실리콘 비아(TSV) 제조방법에 관한 것으로, 종래의 트렌치 절연 공정을 사용하여 간단히 관통 실리콘 비아(TSV)를 제조할 수 있으며, 관통 실리콘 비아(TSV)와 실리콘 사이의 전기적 절연을 효율적으로 달성할 수 있는 관통 실리콘 비아(TSV) 제조방법에 관한 것에 관한 것이다.

Description

관통 실리콘 비아 제조방법
본 발명은 관통 실리콘 비아(TSV) 제조방법에 관한 것으로, 더욱 상세하게는 종래의 트렌치 절연 공정을 사용하여 간단히 관통 실리콘 비아(TSV)를 제조할 수 있으며, 관통 실리콘 비아(TSV)와 실리콘 기판 사이의 전기적 절연을 효율적으로 달성할 수 있는 관통 실리콘 비아(TSV) 제조방법에 관한 것에 관한 것이다.
반도체 집적회로의 패키징 기술 중 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
적층 칩 패키지의 기술은 단순화된 공정으로 칩을 적층하여 패키지의 성능 향상을 도모하면서도 제조 단가를 낮출 수 있고, 대량 생산이 용이한 장점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는 기판의 칩 부착영역에 복수개의 칩이 적층 부착되는 조건에서, 각 칩의 본딩패드와 기판의 전도성회로패턴 간을 전기적 신호 교환을 위해 와이어로 연결하는 구조로 제조됨에 따라, 패키지내에 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 전도성회로패턴 면적이 더 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via: TSV)를 이용한 구조가 제안된 바 있으며, 최근에는 반도체 칩 내에 도전성 물질로 이루어진 관통전극을 형성하여 상기 관통전극을 통해 반도체 칩들을 전기적으로 연결시키는 방법이 이용되고 있다.
관통 실리콘 비아(TSV)는 비아(via)를 언제 형성하느냐에 따라 비아 퍼스트(via first), 비아 미들(via middle) 및 비아 라스트(via last) 공정 들을 통해 형성된다.
도 1은 종래의 관통 실리콘 비아(TSV) 형성 과정을 간략하게 설명하기 위한 단면도이다.
도 1을 참조하면, 먼저 실리콘 웨이퍼(110)에 반응성 이온에칭(Reactive Ion Etching, RIE) 또는 레이저 드릴링(laser drilling) 공정을 이용하여 트렌치를 형성한다.(a)
이후 실리콘 웨이퍼의 표면에 절연층, 확산 방지층 및 시드층 등의 격리막(120)을 성장시키고(b) 트렌치 내부에 전기도금 공정을 이용하여 전도성 물질(130)을 충진하고 백-그라인딩(back-grinding), 화학적-기계적 연마(CMP) 공정, 박막 공정, 적층 공정 등을 수행하여 TSV를 형성한다.(c)
이때 전도성 물질로는 텅스텐(W), 구리(Cu), 폴리(Poly), 알루미늄(Al)등이 사용된다.
상기한 TSV 형성공정에 있어서는 실리콘(Si) 기판과의 전기적 절연(isolation)이 중요한 요소(factor)로 작용한다. 이때 실리콘(Si) 기판에 깊은 트렌치를 형성하고 절연시킨 후 전도성 물질을 채워 넣는 것은 매우 어려운 공정 중의 하나이다.
즉, 실리콘의 표면에서 수직으로 또는 일정한 각도로 식각을 하는 경우 비아 홀의 측면을 산화시키는 것은 매우 어렵다.
이때 산화시키는 부분의 두께가 불균일하거나 얇은 경우 리크(leak)가 발생할 수도 있다. 또한 관통 실리콘 비아(TSV)가 전도성 물질과 산화막 및 실리콘의 구조로 되어 MOS로 동작하는 경우에는 커패시턴스가 증가하여 전력 손실(insertion loss)이 증가하는 등의 부작용이 발생할 수 있다.
특히, 종횡비(aspect ratio)가 클 경우에는 관통 실리콘 비아(TSV)의 측면을 절연시키는 것이 더욱 어렵게 된다.
본 발명이 해결하려는 기술적과제는, 종래의 트렌치 절연 공정을 사용하여 관통 실리콘 비아(TSV)를 형성하고 관통 실리콘 비아(TSV)와 실리콘 사이의 전기적 절연을 효율적으로 달성할 수 있는 관통 실리콘 비아(TSV) 제조방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은, 제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계; 상기 제1 웨이퍼를 뒤집어 상기 트렌치형 소자분리막이 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계; 상기 제1 웨이퍼의 후면에 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 및 상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은, 제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계; 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계; 및 상기 제1 웨이퍼를 뒤집어 상기 관통 실리콘 비아(TSV)가 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은, 제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계; 상기 제1 웨이퍼의 트렌치형 소자분리막이 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계; 상기 제1 웨이퍼를 뒤집어 상기 트렌치형 소자분리막이 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계; 상기 제1 웨이퍼의 후면에 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 및 상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은, 제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계; 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계; 상기 제1웨이퍼의 관통 실리콘 비아(TSV)가 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계; 및 상기 제1 웨이퍼를 뒤집어 상기 관통 실리콘 비아(TSV)가 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 관통 실리콘 비아(TSV) 제조방법에 의하면 종래의 트렌치 절연 공정을 사용하여 간단히 관통 실리콘 비아(TSV)를 제조할 수 있으며, 관통 실리콘 비아(TSV)와 실리콘 사이의 전기적 절연을 효율적으로 달성할 수 있는 장점이 있다.
또한, 종래의 트렌치 절연 공정의 디자인 룰에 따라 다양한 형상의 관통 실리콘 비아(TSV)를 제조할 수 있으며, 비아 형성 공정에서 발생할 수 있는 메탈 오염 및 열팽창 계수의 차이에서 오는 문제점 등의 부작용을 제거할 수 있는 효과가 있다.
도 1은 종래의 관통 실리콘 비아(TSV) 형성 과정을 간략하게 설명하기 위한 단면도이다.
도 2 내지 도 5는 본 발명의 일실시예에 따른 관통 실리콘 비아(TSV) 제조방법을 나타내는 공정 흐름도이다.
도 6a 내지 도 6f는 본 발명의 일실시예에 따른 관통 실리콘 비아(TSV) 제조방법을 설명하기 위한 도면이다.
도 7a 내지 도 7f는 본 발명의 다른 일실시예에 따른 관통 실리콘 비아(TSV) 제조방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하도록 한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법을 나타내는 공정 흐름도이다.
도 2를 참고하면 본 발명의 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은 트렌치형 소자분리막 형성단계(S210), 웨이퍼 씨닝단계(S220), 반도체 물질 제거단계(S230) 및 관통 실리콘 비아 형성단계(S240)를 구비한다.
먼저, 상기 트렌치형 소자분리막 형성단계(S210)에서는 트렌치 소자 분리공정을 이용하여 제1웨이퍼에 트렌치 소자 분리막을 형성한다.
즉, 관통 실리콘 비아(TSV)를 형성하고자 하는 위치에 트렌치 소자 분리공정을 이용하여 트렌치 소자 분리막을 형성한다.
이때 트렌치 소자 분리공정은 깊은 트렌치 소자 분리공정(Deep Trench Isolation:DTI) 또는 얕은 트렌치 소자 분리공정(Shallow Trench Isolation:STI)이 모두 사용될 수 있으나, 깊은 트렌치 소자 분리공정(DTI)을 사용하는 것이 더 바람직하다.
상기 웨이퍼 씨닝단계(S220)에서는 트렌치 소자 분리막이 형성된 제1웨이퍼를 뒤집어 상기 트렌치 소자 분리막이 노출될 때 까지 제1웨이퍼의 후면을 씨닝(thinning)한다.
상기 반도체 물질 제거단계(S230)에서는 상기 제1 웨이퍼의 후면에 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거한다.
상기 관통 실리콘 비아 형성단계(S240)에서는 상기 반도체 물질이 제거된 트렌치형 소자분리막 내부에 전도성 물질 또는 반도체 물질을 충진하고 평탄화 공정을 수행하여 관통 실리콘 비아(TSV)를 형성한다.
이때 반도체 기판 표면과의 전기적 절연을 위해 관통 실리콘 비아(TSV)를 돌출되게 형성하고 돌출된 관통 실리콘 비아(TSV)위에 산화막을 형성한 후 평탄화 공정을 진행할 수 도 있다.
관통 실리콘 비아(TSV)의 두께는 씨닝 공정에서의 두께를 고려하여 결정하는 것이 바람직하다.
이때 씨닝 두께가 10마이크로미터 이내일 경우에는 종횡비를 고려하여 관통 실리콘 비아(TSV)를 더욱 작은 사이즈로 제작할 수 있다.
도 3에 도시된 바와 같이 상기 제1 웨이퍼에 트렌치형 소자분리막을 형성한 후 상기 트렌치형 소자분리막이 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계(S211)를 더 포함함으로써 3차원 적층구조의 반도체 장치에 적용할 수 있다.
도 4 및 도 5는 본 발명의 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법을 나타내는 공정 흐름도이다.
도 4를 참고하면 본 발명의 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은 트렌치형 소자분리막 형성단계(S310), 반도체 물질 제거단계(S320), 관통 실리콘 비아 형성단계(S330) 및 웨이퍼 씨닝단계(S340)를 구비한다.
도 4에 도시된 본 발명의 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은 도 2에 도시된 관통 실리콘 비아(TSV) 제조방법과 비교하여 웨이퍼 씨닝단계(S340)가 관통 실리콘 비아 형성단계(S330) 이후에 진행된다는 점을 제외하고는 동일한 공정에 의해 진행된다.
한편, 도 5에 도시된 바와 같이 상기 관통 실리콘 비아 형성단계(S330) 이후에 상기 관통 실리콘 비아(TSV)가 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계(S331)를 더 포함함으로써 3차원 적층구조의 반도체 장치에 적용할 수 있다.
이때, 상기 관통 실리콘 비아(TSV)의 단면은 사용자의 필요에 따라 원형 또는 다각형의 다양한 형상으로 제조할 수 있다.
기본적인 디자인 룰에 따라 달라지겠지만 본 발명에 따른 관통 실리콘 비아(TSV) 제조방법은 서브-마이크로 단위의 작은 관통 실리콘 비아(TSV)를 구현하는 데에 적용될 수 있다.
상기 트렌치형 소자분리막 형성단계(S210)에서 형성된 트렌치형 소자분리막의 종횡비(aspect ratio)는 1 내지 1000인 것이 바람직하다.
한편, 본 발명에 따라 제조된 관통 실리콘 비아(TSV)의 종횡비(aspect ratio)는 1 내지 1000 인 것이 바람직하다. 90나노미터(nm) 디자인 룰을 적용하는 경우 관통 실리콘 비아(TSV)의 종횡비(aspect ratio)는 3 내지 1000의 범위를 갖는다.
트렌치형 소자분리막 형성단계(S210, S310)에서 상기 트렌치형 소자분리막은 관통 실리콘 비아(TSV)의 특성을 고려하여 오존-TEOS(TetraEthyl OrthoSilicate), TEOS(TetraEthyl OrthoSilicate), HDP, 스핀-온-글라스(SOG) 또는 폴리(Poly)를 사용하여 내부를 충진시킨다.
상기 반도체 물질 제거단계(S230, S320)에서 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 공정은 기판과 산화막과의 식각 조건만 확보되면 건식식각이나 습식식각 등의 방법이 사용될 수 있다.
도 6a 내지 도 6f는 3차원 적층구조의 반도체 장치에 있어서 관통 실리콘 비아(TSV)를 형성하는 과정을 설명하기 위한 도면이다.
도 6a 내지 도 6f를 참고하면, 먼저 제1웨이퍼(410)에 트렌치 소자분리공정을 이용하여 트렌치형 소자분리막(420)을 형성한다. 이후 절연층(430)을 형성하고 제2웨이퍼(510)를 본딩한다.
이후 제1웨이퍼(410)를 뒤집어 트렌치형 소자분리막이 노출될 때까지 제1웨이퍼(410)의 후면을 씨닝(thinning)한다.
트렌치형 소자분리막이 노출된 제1웨이퍼(410)의 후면에 패터닝 및 식각을 통해 트렌치형 소자분리막 내부의 반도체 물질을 제거하고, 그 내부에 전도성 물질을 충진시켜 관통 실리콘 비아(TSV)를 형성한다.
도 7a 내지 도 7f는 단일 웨이퍼 구조의 반도체 장치에 있어서 관통 실리콘 비아(TSV)를 형성하는 과정을 설명하기 위한 도면이다.
도 7a 내지 도 7f는 제1웨이퍼(410)에 제2웨이퍼를 본딩하는 과정이 생략되어 있는 점을 제외하고는 도 6a 내지 도 6f에서 설명한 바와 동일하므로 상세한 설명은 생략하기로 한다.
본 발명에 따른 관통 실리콘 비아(TSV) 제조방법에 의하면 관통 실리콘 비아(TSV) 제조 공정시 반도체 기판과의 전기적 절연을 보다 손쉽고 효과적으로 구현할 수 있으며 격리 산화막의 두께를 조절함으로써 높은 주파수로 동작하는 경우에 발생할 수 있는 전력손실을 방지할 수 있다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시례를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (12)

  1. 관통 실리콘 비아(TSV) 제조방법에 있어서,
    제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계;
    상기 제1 웨이퍼를 뒤집어 상기 트렌치형 소자분리막이 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;
    상기 제1 웨이퍼의 후면에 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 및
    상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계;를 포함하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  2. 관통 실리콘 비아(TSV) 제조방법에 있어서,
    제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계;
    패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계;
    상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계; 및
    상기 제1 웨이퍼를 뒤집어 상기 관통 실리콘 비아(TSV)가 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;를 포함하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  3. 관통 실리콘 비아(TSV) 제조방법에 있어서,
    제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계;
    상기 제1 웨이퍼의 트렌치형 소자분리막이 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계;
    상기 제1 웨이퍼를 뒤집어 상기 트렌치형 소자분리막이 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;
    상기 제1 웨이퍼의 후면에 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 및
    상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계;를 포함하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  4. 관통 실리콘 비아(TSV) 제조방법에 있어서,
    제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계;
    패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계;
    상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계;
    상기 제1웨이퍼의 관통 실리콘 비아(TSV)가 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계; 및
    상기 제1 웨이퍼를 뒤집어 상기 관통 실리콘 비아(TSV)가 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;를 포함하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  5. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 관통 실리콘 비아(TSV)의 단면은 원형 또는 다각형의 형상인 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  6. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 트렌치형 소자분리막의 종횡비(aspect ratio)는 1 내지 1000인 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  7. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 관통 실리콘 비아(TSV)의 종횡비(aspect ratio)는 1 내지 1000인 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  8. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 트렌치형 소자분리막을 형성하는 공정에서 상기 트렌치형 소자분리막은 오존-TEOS, TEOS, HDP, 스핀-온-글라스(SOG) 또는 폴리(Poly)를 사용하여 내부를 충진시키는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  9. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 공정은 건식식각 또는 습식식각에 의해 진행되는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  10. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 트렌치형 소자분리막을 형성하는 공정은 깊은 트렌치 소자분리(DTI) 공정 또는 얕은 트렌치 소자분리(STI) 공정을 이용하여 진행되는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  11. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 관통 실리콘 비아(TSV)를 형성하는 단계는 상기 트렌치형 소자분리막의 내부를 전도성 물질 또는 반도체 물질을 이용하여 충진하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  12. 제 11항에 있어서,
    상기 관통 실리콘 비아(TSV)를 형성하는 단계는 상기 트렌치형 소자분리막의 내부를 전도성 물질 또는 반도체 물질을 이용하여 충진한 후 평탄화 공정을 더 수행하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
PCT/KR2014/003829 2013-05-03 2014-04-30 관통 실리콘 비아 제조방법 WO2014178638A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US14/888,674 US9478464B2 (en) 2013-05-03 2014-04-30 Method for manufacturing through-hole silicon via
CN201480024622.6A CN105493277A (zh) 2013-05-03 2014-04-30 穿透硅通孔的制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130049781A KR101459597B1 (ko) 2013-05-03 2013-05-03 관통 실리콘 비아 제조방법
KR10-2013-0049781 2013-05-03

Publications (1)

Publication Number Publication Date
WO2014178638A1 true WO2014178638A1 (ko) 2014-11-06

Family

ID=51843691

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2014/003829 WO2014178638A1 (ko) 2013-05-03 2014-04-30 관통 실리콘 비아 제조방법

Country Status (4)

Country Link
US (1) US9478464B2 (ko)
KR (1) KR101459597B1 (ko)
CN (1) CN105493277A (ko)
WO (1) WO2014178638A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021200073A1 (de) 2021-01-07 2022-07-07 Robert Bosch Gesellschaft mit beschränkter Haftung Herstellungsverfahren für ein mikromechanisches Bauelement und entsprechendes mikromechanisches Bauelement
KR20240056442A (ko) 2022-10-21 2024-04-30 동우 화인켐 주식회사 전자부품용 기판, 상기 전자부품용 기판의 제조방법 및 이를 포함하는 표시 장치 및 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080003116A (ko) * 2006-06-30 2008-01-07 엘지.필립스 엘시디 주식회사 액정표시장치
KR20080016340A (ko) * 2006-08-18 2008-02-21 삼성전자주식회사 관통전극 형성방법, 이를 이용한 멤스 구조물 및 그제조방법
KR20120035701A (ko) * 2010-10-06 2012-04-16 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
KR20120087069A (ko) * 2011-01-27 2012-08-06 글로벌파운드리즈 인크. 캡슐화된 스트레스 영역들을 갖는 반도체 디바이스 및 이와 관련된 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200644165A (en) * 2005-05-04 2006-12-16 Icemos Technology Corp Silicon wafer having through-wafer vias
US7488680B2 (en) * 2005-08-30 2009-02-10 International Business Machines Corporation Conductive through via process for electronic device carriers
US8278152B2 (en) * 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
US20100224965A1 (en) * 2009-03-09 2010-09-09 Chien-Li Kuo Through-silicon via structure and method for making the same
CN102208363A (zh) * 2011-05-13 2011-10-05 中国科学院微电子研究所 一种形成穿透硅通孔的方法
US8969200B2 (en) * 2012-04-12 2015-03-03 The Research Foundation Of State University Of New York Apparatus and method for integration of through substrate vias

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080003116A (ko) * 2006-06-30 2008-01-07 엘지.필립스 엘시디 주식회사 액정표시장치
KR20080016340A (ko) * 2006-08-18 2008-02-21 삼성전자주식회사 관통전극 형성방법, 이를 이용한 멤스 구조물 및 그제조방법
KR20120035701A (ko) * 2010-10-06 2012-04-16 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
KR20120087069A (ko) * 2011-01-27 2012-08-06 글로벌파운드리즈 인크. 캡슐화된 스트레스 영역들을 갖는 반도체 디바이스 및 이와 관련된 제조방법

Also Published As

Publication number Publication date
CN105493277A (zh) 2016-04-13
KR101459597B1 (ko) 2014-11-10
US20160163595A1 (en) 2016-06-09
US9478464B2 (en) 2016-10-25

Similar Documents

Publication Publication Date Title
EP2466634B1 (en) Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US8198734B2 (en) Silicon-on-insulator structures for through via in silicon carriers
JP5682897B2 (ja) 基板を含む半導体ウェハの一部分内にビアを形成するための方法および基板を含む半導体ウェハの一部分内に形成されるビア構造体
TWI473247B (zh) 具有高ｑ晶圓背面電容之半導體積體電路裝置
US8519515B2 (en) TSV structure and method for forming the same
US8242604B2 (en) Coaxial through-silicon via
CN102867777B (zh) 在半导体衬底中形成接地硅通孔
US8679937B2 (en) Method for fabricating a capacitor and capacitor structure thereof
WO2014178638A1 (ko) 관통 실리콘 비아 제조방법
CN111223871B (zh) 一种存储器件的制备方法以及存储器件
CN112420645A (zh) 半导体器件及其制作方法
KR20210033393A (ko) 반도체 장치 및 제조 방법
CN110783265A (zh) 一种半导体器件及其制作方法
CN103247569A (zh) 穿硅导通体的制法及结构
KR20020054707A (ko) 반도체 소자의 캐패시터 및 그의 제조 방법

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201480024622.6

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14791237

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14888674

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14791237

Country of ref document: EP

Kind code of ref document: A1