WO2014123199A1 - 電力変換回路の横流電流抑制制御装置 - Google Patents

電力変換回路の横流電流抑制制御装置 Download PDF

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WO2014123199A1
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inverter unit
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gate
current
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PCT/JP2014/052798
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一伸 大井
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株式会社明電舎
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    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/493—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode the static converters being arranged for operation in parallel
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    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
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    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters

Definitions

  • the present invention relates to a cross current suppression control device for equalizing current responsibility of inverter units in a power conversion circuit in which inverter units are connected in parallel.
  • a method of connecting a plurality of inverter units in parallel may be used in order to increase the capacity. By using this method, it is not necessary to design an inverter unit dedicated to a large capacity machine.
  • cross current occurs between the inverter units, and current responsibility tends to vary. This shortens the life of a specific inverter unit, and in the worst case, the switching element may be thermally damaged due to over current or overheating.
  • Patent Document 1 discloses that the output current unbalance can be suppressed by detecting the cross current and adjusting the on pulse width.
  • Patent Document 2 disclose that by magnetically coupling gate lines, operation timings of switching elements can be aligned even when there is variation in the timing of gate signals.
  • Patent Document 3 discloses a method of detecting a cross current from the difference between the average output current and each inverter unit output current, and correcting the output voltage command value.
  • Paragraph [0026] of Patent Document 4 discloses a method of delaying gate signals to compensate for variations in gate signals among inverter units to equalize output currents. Also, paragraph [0052] discloses a method of detecting the cross current and judging that it is abnormal when the cross current is increased and stopping the inverter unit.
  • Japanese Patent Application Laid-Open No. 10-94259 JP, 2009-148001 A Japanese Patent Laid-Open No. 2000-060137 Japanese Patent Application Laid-Open No. 10-04673 JP, 2008-048569, A Japanese Patent Application Laid-Open No. 2-7714 JP, 2006-288148, A
  • Patent Document 1 is a method of detecting a cross current and adjusting a pulse width.
  • the pulse width is narrowed by delaying the rising of the pulse and accelerating the falling.
  • the transmission path of the gate signal for driving the inverter unit on one side is long, the gate capacity of the switching element is large, and so on.
  • There is a delay disturbance of the resulting gate signal and it is not possible to cope with the case where it is necessary to accelerate the rise and fall without changing the pulse width, for example, and there is a problem that the cross current increases.
  • Patent Document 2 is a method of magnetically coupling switching elements corresponding to the same arm of each inverter unit connected in parallel. In this method, the timings of charging or discharging the charge of the gate signal can be made uniform between the magnetically coupled switching elements. However, when the gate capacitance is different due to individual differences of the switching elements or when the gate voltage threshold for turning on the switching elements is different, the operation timings of the switching elements can not be aligned, and a cross current is generated. There's a problem.
  • Patent Document 3 is a method of detecting a cross current and correcting a voltage command value. Since this method presupposes the use of PWM modulation, if the voltage command value is corrected to the positive side, the pulse width of the gate signal can be widened, and if it is corrected to the negative side, the pulse width can be narrowed. Similarly to Patent Document 1, it is difficult to speed up or slow down this method without changing the pulse width of the gate signal.
  • Patent Document 4 is a method in which the rising and falling of the gate signal can be adjusted individually. However, since the cross current is not detected to adjust the delay amount, it is necessary to manually adjust the delay amount before operation, and when there is a change in the characteristics of the switching element due to temperature change or aging deterioration, etc. Need to manually recalibrate.
  • the present invention was devised in view of the above conventional problems, and one aspect thereof is a cross current suppression control for suppressing a cross current in a power conversion circuit in which an inverter unit is connected in parallel to a DC voltage source having a switching element
  • the cross-flow current suppression control device operates once in a switching half cycle and calculates a gate delay command value for rising and a gate delay command value for falling; And a falling delay addition device for adding the gate delay command value of falling to the gate command value or voltage command value.
  • the gate delay command value calculation block is provided for each phase of the inverter unit, and the gate delay command value calculation block Proportional amplifier which multiplies the gain by using the deviation from the inverter unit output current detection value as the cross current, and the sign of each inverter unit output current detection value and the sign of the gate command value at each turn ON and OFF of each switching element Integrating amplifier which inputs the cross current by the first switch which is closed when the result of AND of the above is a true value, and the signal from this integrating amplifier is input and closed by the sign of the output current detection value of each inverter unit And an output of the proportional amplifier and the second switch is added to output a rising gate delay command value and a falling gate delay command value.
  • the cross flow current suppression control device suppresses cross current flow in a power conversion circuit in which an inverter unit is connected in parallel to a direct current voltage source, and the cross current current suppression control device operates once per switching half cycle.
  • a gate delay command value computing unit for computing a rising gate delay command value and a falling gate delay command value, and a rising delay adder for adding the rising gate delay command value to a gate command value or a voltage command value
  • a falling delay adding device for adding the falling gate delay command value to the gate command value or voltage command value is provided for each phase of each inverter unit
  • the gate delay command value calculation block includes an inverter The gain is multiplied by using the deviation between the unit output current command value and the inverter unit output current detection value as the cross current
  • an integration amplifier for inputting the cross current with a first switch provided corresponding to each switching element and operating with the sign of the inverter unit output current detection value, and a signal from the integration amplifier And a second switch operating with the sign of the inverter unit output current detection value
  • the output of the proportional amplifier is set to zero, updating of the integral amplifier is stopped, and the absolute value of the cross current is equal to or more than the set value. And a value obtained by subtracting the setting value from the input to the proportional amplifier and the integral amplifier.
  • the inverter unit output current command value is a value obtained by dividing the inverter output current detection value by the number of inverter units.
  • the inverter unit output current command value is an output current detection value of another inverter unit.
  • the output of the proportional amplifier when the detected value of the inverter unit output current is less than the set value, the output of the proportional amplifier is set to zero, the updating of the integral amplifier is stopped, and the absolute value of the inverter output current detected value is equal to or more than the set value.
  • a value obtained by subtracting the setting value from the absolute value is used as the input of the proportional amplifier and the integral amplifier, and the proportional integral operation is performed so that the deviation between the inverter unit output current command value and the inverter unit output current detection value becomes zero.
  • a gate delay command value is obtained by adding the proportional integration result, the proportional amplifier, and the output of the integral amplifier.
  • the proportional integral operation uses an effective value of the inverter unit output current command value and an effective value of the inverter unit output current detection value.
  • the proportional integral operation is characterized by using a current average value of an absolute value per cycle of a fundamental wave in the inverter unit output current command value and the inverter unit output current detection value.
  • the gate delay command value calculation block is operated at a vertex of the carrier triangular wave.
  • the gate delay command value calculation block is operated when the gate command value changes.
  • Each of the inverter units is a multilevel inverter.
  • the gate command is not added at the start of setting the initial value of the integral amplifier, and is output as it is.
  • switching elements of one inverter unit not subject to delay time measurement In the state where one is turned on, the pulse on command is output to the switching element of the inverter unit of delay time measurement target, and a closed circuit including the two switching elements and the crossflow suppression reactor is formed, and the delay time measurement is performed.
  • the time from when the gate signal is turned on until the differentiation result of the inverter unit current detection value exceeds the threshold, and after the gate signal is turned off, the differentiation result of the inverter unit current detection value is the threshold The time to fall below is measured, and this time is taken as the initial value of the integrating amplifier, When the time of circuit commissioning has been changed during normal operation, and resets the value of the integrating amplifier, characterized by inputting a value of the initial value to the integrating amplifier.
  • the present invention is characterized in that the current detector used for detecting the inverter unit current detection value at the time of trial operation of the power conversion circuit is limited to that of a specific inverter unit in all the inverter units.
  • the DC voltage of the inverter unit is set to be lower than that at the time of normal operation.
  • the positive voltage of the gate drive circuit of the switching element of one inverter unit is lowered to reduce the voltage drop of the switching element It is characterized by being higher than time.
  • the PWM carrier frequency is increased for a certain period after the start of operation of the power conversion circuit or the total output current of the inverter unit exceeds the current threshold.
  • the present invention in the power conversion circuit in which the inverter units are connected in parallel, not only the cross current due to the timing of the gate signal but also the physical difference due to the characteristic difference of the individual switching elements, the distance and the shape of the transmission circuit, etc. It is possible to suppress the cross current due to the delay disturbance of the gate signal due to
  • FIG. 1 is a circuit diagram of one phase of a power conversion circuit according to a first embodiment.
  • FIG. 5 is a block diagram showing a cross flow current suppression control block in the first embodiment. 5 is a time chart showing each waveform in the first embodiment.
  • FIG. 10 is a block diagram showing a cross current suppression control block in a second embodiment.
  • FIG. 16 is a block diagram showing a cross current suppression control block in the third embodiment.
  • FIG. 16 is a block diagram showing a cross current suppression control block in a fourth embodiment.
  • FIG. 18 is a block diagram showing a cross current suppression control block in a fifth embodiment.
  • FIG. 21 is a block diagram showing a cross current suppression control block in a sixth embodiment.
  • FIG. 18 is a block diagram showing a cross current suppression control block in a seventh embodiment.
  • FIG. 21 is a block diagram showing a cross current suppression control block in the eighth embodiment.
  • FIG. 18 is a circuit configuration diagram of one phase of a power conversion circuit according to a ninth embodiment.
  • FIG. 21 is a block diagram showing a cross current suppression control block in a ninth embodiment. It is a time chart which shows the carrier triangular wave and voltage command value of a three level inverter.
  • FIG. 21 is a circuit configuration diagram of one phase of a power conversion circuit according to a tenth embodiment.
  • FIG. 21 is a block diagram showing a cross current suppression control block in the tenth embodiment.
  • FIG. 21 is a block diagram showing an initial value determination block in the tenth embodiment.
  • FIG. 21 is a waveform diagram showing each signal at the time of obtaining an initial value of the integration amplifier in Embodiment 10.
  • FIG. 21 is a waveform diagram showing each signal at the time of obtaining an initial value of the integration amplifier in Embodiment 10.
  • FIG. 21 is a block diagram showing an initial value determination block in an eleventh embodiment.
  • FIG. 24 is a waveform chart showing each signal at the time of obtaining an initial value of the integration amplifier in Embodiment 11.
  • FIG. 24 is a circuit configuration diagram of one phase of a power conversion circuit in a twelfth embodiment.
  • FIG. 21 is a block diagram showing a precharging circuit control block in a twelfth embodiment.
  • FIG. 21 is a circuit configuration diagram showing a gate drive circuit in Embodiment 13.
  • FIG. 13 is a waveform diagram showing each signal at the time of obtaining an initial value of the integration amplifier in Embodiment 10.
  • FIG. 21 is a waveform diagram showing each signal at the time of obtaining
  • FIG. 24 is a block diagram showing an initial value determination block in a thirteenth embodiment.
  • FIG. 40 is a waveform diagram of each signal at the time of obtaining an initial value of the integration amplifier in Embodiment 13.
  • FIG. 21 is a block diagram showing a frequency determination unit of carrier triangular wave in a fourteenth embodiment.
  • FIG. 1 is a configuration diagram showing a main circuit of a power conversion circuit in which inverter units are connected in parallel.
  • an inverter unit 1 in which a switching element Tu1 and a switching element Tx1 are connected in series is connected to both terminals of a direct current voltage source Vdc. Further, inverter units 2 to N are connected in parallel to the inverter unit 1 to the DC voltage source Vdc.
  • each of the crossflow suppression reactors L1 to LN is connected to a common connection point of the switching elements Tu1 to N and Tx1 to N in each of the inverter units 1 to N.
  • the other ends of the cross flow suppression reactors L1 to LN are connected to each other, and the common connection point is connected to one end of the reactor L11.
  • current detectors CTU1 to CTUN are provided on the output side of the cross flow suppression reactors L1 to LN, and output currents IinvU1 to IinvUN of the respective inverter units 1 to N are detected as detection signals IinvU1det to IinvUNdet. Further, a current detector CTU is provided on the output side of reactor L11, and detects an output current IinvU of the total of the inverter unit as a detection signal IinvUdet.
  • the V-phase and the W-phase are also configured as in FIG.
  • FIG. 2 shows a crossflow current suppression control block per phase of the inverter unit in the first embodiment.
  • N there are N inverter units, and in the cross current suppression control block, the N-th inverter unit N is to be controlled.
  • the cross current is detected and the timing of the gate signal is adjusted to suppress the cross current.
  • the PWM modulator 21 receives the output voltage command value Vuref, compares the amplitude with the carrier triangular wave Vcarry, and generates a gate command value Gref.
  • the output voltage command value Vuref may be an output of a voltage control unit (not shown) or a current control unit (not shown) of the inverter unit, in addition to one supplied by feedforward.
  • the carrier triangular wave Vcarry is output from a control unit (not shown) of the inverter unit.
  • the gate command value Gref turns on the gate signal GuN to the switching element TuN of the upper arm at 1 and turns off the gate signal GxN to the switching element TxN at the lower arm.
  • the delay adder DelayU delays the timing at which the gate command value Gref rises from 0 to 1 based on the rising gate delay command value DelayrefU output from the gate delay command value calculation block 23.
  • the delay adder Delay D delays the timing at which the gate command value Gref falls from 1 to 0 based on the falling gate delay command value Delayref D output from the gate delay command value calculation block 23.
  • the dead time processor 24 adds a dead time to the delayed gate command value GrefN, and outputs a gate signal GuN of the upper arm switching element TuN and a gate signal GxN of the lower arm switching element TxN.
  • the vertex detector 22 operates once in half of the switching cycle of each switching element (hereinafter, switching half cycle) to detect the top and bottom of the carrier triangular wave Vcarry. Every time a peak occurs in the carrier triangular wave, the gate delay command value calculation block 23 is operated based on the output signal of the peak detector 22.
  • the divider div divides the inverter output current detection value IinvUdet by the number N of inverter units to calculate an average value in one inverter unit, and sets this average value as each inverter unit output current command value IinvUdet / N.
  • the subtractor sub obtains a deviation (a cross current) of the inverter unit output current command value IinvUdet / N and the inverter unit output current detection value IinvUNdet.
  • the proportional amplifier P multiplies the deviation by an arbitrary gain.
  • the code detector 25 outputs “1” if the inverter unit current detection value IinvUNdet is positive, and outputs “0” if the inverter unit current detection value IinvUNdet is negative (if the input value of the code detector 25 is “0”, either output may be used).
  • the NOT elements NOT1 and NOT2 invert the output of the code detector 25 (in FIG. 2, the two input / output signals are the same because they are created with priority for visibility).
  • the AND element AND1 outputs a logical product of the gate command value Gref and the sign of the inverter unit output current detection value IinvUNdet.
  • the AND element AND2 outputs a logical product of the gate command value Gref and the inverted signal of the sign of the inverter unit output current detection value IinvUNdet.
  • AND element AND3 is an inverted signal of gate command value Gref and inverter unit output current detection value Iin. Output the logical product with the sign of vUNdet.
  • the AND element AND 4 outputs a logical product of the inverted signal of the gate command value Gref and the inverted signal of the sign of the inverter unit output current detection value IinvUNdet.
  • the integrating amplifiers I1 to I4 integrate the outputs of the input switches SW11 to SW14.
  • the output switch SW12 is closed when the inverter unit output current detection value IinvUNdet> 0, and outputs the output of the integration amplifier I1 to the subsequent stage.
  • the output switch SW22 closes when the inverter unit output current detection value IinvUNdet ⁇ 0, and outputs the output of the integration amplifier I2 to the subsequent stage.
  • the output switch SW32 closes when the inverter unit output current detection value IinvUNdet> 0, and outputs the output of the integration amplifier I3 to the subsequent stage.
  • the output switch SW42 is closed when the inverter unit output current detection value IinvUNdet ⁇ 0, The output of the integration amplifier I4 is output to the subsequent stage.
  • the adder add1 adds the outputs of the proportional amplifier P and the output switch SW12 and the output switch SW22.
  • the output of the adder add1 is multiplied by -1 in the multiplier mul to invert the sign.
  • the output of the multiplier mul is the gate delay command value DelayrefU at the timing when the gate command value Gref rises from “0” to “1”.
  • the adder add2 adds the outputs of the proportional amplifier P and the output switch SW32 and the output switch SW42.
  • the output of the adder add 2 becomes the gate delay command value Delayref D at the timing when the gate command value Gref falls from “1” to “0”.
  • integral amplifiers I1 to I4 are prepared per phase. Further, the gate delay command value needs to be reflected only on the corresponding switching element. Therefore, switches S11, S12, S21, S22, S31, S32, S41 and S42 are prepared at the input and output of the four integral amplifiers I1 to I4, and the operation / stop of the integral amplifiers I1 to I4 are switched depending on the conditions.
  • the input switch SW11 is closed when the direction of the inverter unit output current detection value IinvUNdet is positive and the gate command value Gref is "1" and the switching element TuN of the upper arm is ON. Therefore, the cross current generated after the switching element TuN of the upper arm is switched from OFF to ON is input, and the value stored in the integral amplifier I1 and the input value are added and updated.
  • the integration amplifier I1 takes charge of delay instruction calculation of turn-on of the switching element TuN of the upper arm.
  • the input switch SW31 is closed when the direction of the inverter unit output current detection value IinvUNdet is positive and the gate command value Gref is 0 and the switching element TuN of the upper arm is OFF. Therefore, the cross current generated after the switching element TuN of the upper arm is switched from ON to OFF is input, and the value stored in the integral amplifier I3 and the input value are added and updated.
  • the integral amplifier I3 takes charge of calculation of a delay command of turning OFF of the switching element TuN of the upper arm.
  • the output switch SW42 is turned ON, and the delay according to the command value is delayed for the gate command value Gref. It is added in DelayD.
  • the direction of the inverter unit output current detection value IinvUNdet is negative, the conduction path of the current is determined by the state of the switching element of the lower arm. Therefore, the integral amplifiers I2 and I4 output the delay command value of the lower arm.
  • the integral amplifier I2 takes charge of turning-off of the switching element TxN of the lower arm
  • the integrating amplifier I4 takes charge of turning-on of the switching element TxN of the lower arm.
  • the gate delay command value calculation block 23 When the vertex of the carrier triangular wave Vcarry is detected by the vertex detector 22, the gate delay command value calculation block 23 operates to close the input switch SW11 and the output switches SW12 and SW32.
  • Delayref D is the addition result of the proportional amplifier P and the integral amplifier I3.
  • the output switch SW32 is closed, and the output of the integral amplifier I3 responsible for turning OFF the switching element TuN of the upper arm is reflected on the falling gate delay command value DelayrefD, and the gate at the turning OFF of the switching element TuN of the upper arm Adjust the timing of the signal.
  • the input switch SW12 is also closed at the same time, but in this state, since the gate command value Gref starts to fall, the delay command value Delayref, which is the rising delay command value, is ignored.
  • FIG. 3 shows how the cross current is suppressed by the above cross current suppression control block.
  • there are two inverter units and it is assumed that there is a delay due to disturbance only in the gate command value Gref2. Therefore, in the first switching operation, the rising of the gate command value Gref2 is delayed.
  • the cross current is detected at the top of the carrier triangular wave Vcarry which is a switching half cycle, and the cross current suppression control is performed. Since the output current IinvU1 of the inverter unit 1 is large, in the gate delay command value calculation block 23, the proportional amplifier P advances the turn OFF of the gate command value Gref1 and delays the turn OFF of the gate command value Gref2. This reduces the cross current.
  • the cross current at this time is input to the integrating amplifier I1, the gate signal for turning on the switching element Tu1 of the upper arm in the next inverter unit 1 is delayed, and the switching element Tu2 for the upper arm in the inverter unit 2 is turned on
  • the timing of the switching operation is adjusted by advancing the gate signal.
  • the voltage command value Vref can be regarded as a substantially constant value for one cycle of the carrier signal. Therefore, the apex of the carrier triangular wave Vcarry corresponds to approximately the center of the pulse, and the cross current at the apex of the carrier triangular wave Vcarry can be regarded as the average value of the cross current between the pulses. Therefore, the current average value in one pulse of output voltage can be made equal by making the cross current zero at the top of the carrier triangular wave Vcarry.
  • the cross current suppression can be realized in an inexpensive system, and the average value of the cross current per carrier signal cycle can be made zero.
  • the operation stability against noise can be improved by sampling the output current around the vertex of the carrier triangular wave Vcarry several times and performing filter processing. .
  • the gate signal timing is not completely adjusted between the inverter units, and the gate signal timing is shifted to shift the voltage drop Vce (sat) or the antiparallel diode in the switching element It is possible to cancel the delay disturbance of the gate signal due to the voltage drop Vf or the characteristic error of the individual switching elements, the gate circuit, and the physical configuration due to the distance and the shape of the transmission circuit. For this reason, it is not necessary to remove the disturbance for suppressing the cross current by another means such as selection of elements constituting the transmission circuit or the main circuit, and the cross current control reactor is made smaller even under conditions where these disturbances are large, cost and weight It can be reduced.
  • FIG. 4 shows a crossflow current suppression control block per phase of the inverter unit of the second embodiment.
  • the following changes are made to the first embodiment.
  • the integration amplifiers I3 and I4, the input switches SW31 and SW41, the output switches SW32 and SW42, and the AND elements AND1 to 4 are deleted. Further, the input switches SW11 and SW21 operate only with the sign of the inverter unit current detection value IinvUNdet regardless of the state of the gate command value Gref. Furthermore, the falling gate delay command value DelayrefD is obtained by adding the outputs of the proportional amplifier P and the output switches SW12 and SW22 by the adder add1, and the rising gate delay command value DelayrefU is multiplied by the gate delay command value by the multiplier mul. It is assumed that DelayrefD is multiplied by -1 to invert the sign.
  • two integral amplifiers I3 and I4 are eliminated on the condition that the rising and falling characteristics of the switching element are almost equal to each other to simplify the configuration of the cross current suppression control block.
  • the proportional amplifier P performs the same operation as that of the first embodiment.
  • the inverter unit output current IinvUN passes through the switching element TuN of the upper arm.
  • the integrating amplifier I1 adjusts the timings of both rising and falling gate signals of the switching element TuN of the upper arm.
  • the learning function is added only to the pulse width adjustment, and the learning function of the delay correction is deleted.
  • the delay correction by the proportional amplifier P is effective, for example, Any cross current that can be within the range of delay correction by the proportional amplifier P in the design of the inverter unit can be sufficiently addressed.
  • the pulse width adjustment can be performed by the proportional amplifier P, and the delay characteristic can be corrected by the integrating amplifier.
  • the effect obtained in the second embodiment is the same as the first embodiment, and the cross current suppression control can be realized with the configuration in which the integral amplifier is reduced.
  • FIG. 5 shows a control block per phase of the inverter unit in the third embodiment.
  • the following changes are made to the first embodiment.
  • the deviation signal (cross current) between IinvUdet / N and IinvUN output from the subtracter sub is input to the dead band processor 26, and the output thereof is input to the proportional amplifier P and the integration amplifiers I1 to I4.
  • the dead band processor 26 outputs zero if the absolute value of the input signal is smaller than the threshold, and outputs the input signal closer to zero by the threshold if it is larger.
  • the output of the proportional amplifier P is zero, and the integrating amplifiers I1 to I4 output the learning results up to the previous time and do not update.
  • the degree of freedom in freely determining the current of each inverter unit is N, but N cross current suppression control circuits of each inverter unit, the output junction of each inverter unit In the case of one circuit for controlling the current of N, the control circuit requires N + 1 in total, and the degree of freedom is insufficient in N.
  • the updating of the integral amplifiers I1 to I4 is stopped at the stage where the absolute value of the cross current which is likely to be affected by the control interference due to the difference of the current detection value becomes smaller.
  • the output current total value IinvU1det + IinvU2det +... + IinvUNdet of each inverter unit and the output of each inverter unit are stopped by stopping the cross current suppression control. It is possible to suppress runaway of the integral amplifier when there is an error in the current detection value IinvUdet at the junction.
  • FIG. 6 shows a control block per phase of the inverter unit of the fourth embodiment.
  • the following changes are made to the first embodiment.
  • the output current command value of each inverter unit not the current detection value IinvUdet of the output junction of each inverter unit but the output current detection value IinvU1det of an arbitrary representative inverter unit (in this case, the inverter unit 1) is used. Therefore, the divider div is unnecessary, and the process of dividing by the number N of inverter units is not performed. If control by feedback is performed, the cross current can be suppressed even in the configuration of the present embodiment.
  • the cross current suppression control of the other inverter unit operates to reduce the output current.
  • the current control operates to increase the inverter output current IinvU.
  • the output current IinvU1 of the inverter unit 1 can be increased, and current sharing can be made uniform. The same applies to the case where voltage control is applied.
  • the cross flow current suppression control circuit of the inverter unit 1 can be omitted.
  • the current command value of the other inverter unit is set as the output current detection value IinvU1det of the inverter unit 1 here, the output current detection value of the inverter unit different in each inverter unit may be referred to as the command value.
  • the wiring can be simplified by selecting the output current detection value of the inverter unit located near as the command value.
  • the same effect as that of the third embodiment can be obtained without adding the dead band processor 26.
  • IinvU1det which is a current detection value of representative inverter unit 1 is larger than output current IinvU1 of representative inverter unit 1, operation is performed to increase output current in all the remaining inverter units.
  • the integration amplifier converges to a certain point, and it is possible to suppress the runaway of the integration amplifier of the cross flow current suppression control due to the control interference.
  • FIG. 7 shows a control block per phase of the inverter unit of the fifth embodiment.
  • the following changes are added to the gate delay command value calculation block of the first embodiment.
  • a code detector 28 which outputs 1 if the inverter unit output current detection value IinvUNdet is positive and -1 if it is negative
  • a thermal duty equalization block 29 which a code detector 28 and a thermal duty equalization block 29
  • the multiplier mul3 which calculates the product of is added, and the output of the multiplier mul3 is added to the output of the proportional amplifier P by the adder add3.
  • the effective value computing unit RMS1 obtains and outputs an inverter unit output current effective value IinvUNrms from the inverter unit output current detection value IinvUNdet. Further, the effective value computing unit RMS2 obtains an inverter unit output current effective value IinvUrms from the inverter output current detection value IinvUdet and outputs it.
  • the divider div divides the inverter unit output current effective value IinvUrms by the number N of inverter units to obtain an average value IinvUrms / N of the inverter unit output current effective values.
  • the difference between the average value IinvUrms / N of the inverter unit output current effective values and the effective value IinvUNrms of the inverter unit output current detection value IinvUNdet is calculated by the subtractor sub. This deviation is input to the proportional integral amplifier PI to perform proportional integral processing.
  • the fifth embodiment is a method of performing the same cross current suppression control as the first embodiment only on the current peak, and performing low-speed control by proportional integration processing on the thermal duty.
  • the setting value of the dead band processing unit 27 is set as the setting value of the absolute rated current of the switching element or the peak value of the maximum current output from the power conversion circuit. ing.
  • the cross current suppression control operates only when the set value is exceeded, and the current is concentrated on a specific inverter unit to prevent the switching element from being damaged by the overcurrent.
  • the inverter unit When the inverter unit output current detection value IinvUNdet ⁇ 0, the rising gate delay command value DelayrefU is positive, and the rising gate delay command value DelayrefD is negative, so that the pulse width of the gate signal GxN becomes large and the inverter unit The amplitude of the output current is increased. Thus, the inverter unit output current effective value Iinvrms to be controlled is increased.
  • thermal duty equalization block 29 added in the fifth embodiment is operated about once in one cycle of the fundamental wave for the following reasons (1) and (2).
  • (1) It takes at least one fundamental wave period to obtain the effective value from one-phase signal.
  • (2) If it is instantaneous, the temperature rise of the switching element is slight even if the current increases, and the thermal duty The impact on it is small.
  • the fifth embodiment solves the problem due to the transmission delay. it can.
  • an inexpensive signal transmission system can be used.
  • the current detection value is rectified and a filter is applied to obtain a current average value of absolute values per one fundamental wave period, and this is used as the cross current suppression control. You may use it. Also, a filter with a large time constant can be used, and the stability against noise can be improved.
  • FIG. 8 shows a control block per phase of the inverter unit of the sixth embodiment.
  • the following changes are added to the gate delay command value calculation block 23 of the first embodiment.
  • the absolute value of the inverter unit output current IinvUN is detected.
  • the absolute value is compared with a predetermined threshold value ⁇ by the comparator 30, and “0” is output when the absolute value is smaller than the threshold value, and “1” is output when the absolute value is larger.
  • the switch SW5 is turned off when the output of the comparator 30 is "0" and sets the input signals of the integrating amplifiers I1, I2, I3 and I4 to "0", and when "1", the switch SW5 is closed to integrate the integrating amplifiers I1 and I2. , I3 and I4 are regarded as deviations (cross current).
  • the switch SW5 is added to the input side of the integration amplifiers I1 to I4.
  • the absolute value of the inverter unit output current IinvUN is smaller than the threshold value ⁇ , updating of the values of the integrating amplifiers I1 to I4 can be stopped.
  • the reason for stopping updating of the values of the integral amplifiers I1 to I4 is that, when the absolute value of the inverter unit output current IinvUN is small, is the current passing through the switching element TuN of the upper arm or the lower arm element TxN? It is because accurate detection becomes difficult. In particular, due to the delay by the current detectors CTU1 to CTUN, the delay by the filter, and the superposition of the noise due to the switching ripple, it is possible that the actual direction of the current and the sign of the current detected by the current detector may be different.
  • the inverter unit output current IinvUN decreases in this manner, the updating of the integral amplifiers I1 to I4 is stopped to prevent the malfunction of the transverse current suppression control, and then the inverter unit output Suppress the cross current expansion between each inverter unit when the current IinvUN increases.
  • the absolute value of the inverter unit output current IinvUN is small, there is a risk that the cross current will increase.
  • the absolute value of inverter unit output current IinvUN is small, even if a cross current is generated, inverter unit output current Iinv does not exceed the current value of the absolute rating and the switching element is not destroyed.
  • the cross current suppression control is stopped to detect the delay and noise. Even if an error occurs in the polarity of the inverter unit output current IinvUN, the malfunction of the crossflow current suppression control can be prevented, and then the expansion of the crossflow current when the inverter output current IinvUN increases can be suppressed.
  • FIG. 9 shows a control block per phase of the inverter unit of the seventh embodiment.
  • the following changes are made to the first embodiment.
  • the start signal of the gate delay command calculation block 23 is changed not to the top of the carrier triangular wave Vcarry, but to a signal in which the change of the gate command value Gref is detected.
  • the change of the gate command value Gref is detected by the exclusive OR EXOR of the current gate command value Gref and the gate command value Gref one operation time earlier.
  • the timing for detecting the cross current is also immediately before the switching element operates, and the control delay can be reduced compared to the cross current suppression control detected at the top of the carrier triangular wave Vcarry.
  • the control delay can be reduced compared to the cross current suppression control detected at the top of the carrier triangular wave Vcarry.
  • the operation of the cross current suppression control does not depend on the carrier triangular wave Vcarry, it is possible to cope with modulation methods other than PWM modulation.
  • a high speed current detector is not necessary.
  • the timing at which the cross current becomes zero is not at the top of the carrier wave but immediately before switching. Therefore, when viewed as the average current during one cycle of the carrier triangular wave Vcarry, the cross current in the steady state increases more than that of the first embodiment.
  • the gate delay command value calculation block 23 may be operated at all times to cope with the change of the gate command value Gref.
  • the seventh embodiment in addition to the operation and effect of the first embodiment, since the operation of the crossflow current suppression control does not depend on the state of the carrier triangular wave Vcarry, it is possible to cope with the modulation method not using the carrier triangular wave Vcarry.
  • the gate delay command value calculation block 23 immediately before the change of the gate command value Gref the control delay of the cross current suppression control becomes smaller, the stability of control can be improved, and the control time required for the cross current suppression It can be shortened.
  • the sign detector 31 detects the sign of the carrier triangular wave Vcarry and outputs it to the AND elements AND1 to AND4.
  • An inverted signal of the output of the sign detector 31 is input to the AND elements AND1, and one of the conditions for closing the input switches SW11 and SW21 is changed to "the sign of the carrier triangular wave Vcarry is negative".
  • the output signal of the sign detector 31 is inputted as it is to the AND elements AND3, and one of the conditions for closing the input switches SW31 and SW41 is changed to "the sign of the carrier triangular wave Vcarry is positive".
  • the switch SW7 receives the rising gate delay command value DelayrefU as an input, and closes when the sign of the carrier triangular wave Vcarry is positive. Further, the switch SW6 receives the falling gate delay command value DelayrefD, and closes when the sign of the carrier triangular wave Vcarry is negative.
  • the outputs of the switches SW6 and SW7 are added to the voltage command value VUref to become the voltage command value VurefN of the corresponding inverter unit N.
  • the voltage command value VurefN is added with PWM modulation and dead time via the PWM modulator 21 and the dead time processor 24 to generate gate signals GuN and GxN.
  • the voltage command value Vuref is adjusted without directly changing the gate timing, so that the gate timing can be indirectly changed.
  • four integral amplifiers I1 to I4 are prepared.
  • the switches SW6 and SW7 can be switched according to the sign of the carrier triangular wave Vcarry, and the correction amount to be added to the voltage command value Vuref can be switched in a half cycle (switching half cycle) of the carrier triangular wave.
  • the feature of the eighth embodiment is that the timing of the gate signal can be advanced by adding the adjustment for increasing or decreasing the voltage command value Vuref as described above.
  • the adjustment target is not the voltage command value Vuref but the gate command value Gref
  • an appropriate initial value is set to the integrating amplifiers I1 to I4 and the timing of the gate command value Gref is equally delayed in all the inverter units.
  • the delay amount of the gate command value Gref needs to be reduced by a specific inverter unit. In the eighth embodiment, this operation is unnecessary, so the delay of the control system can be reduced and control becomes more stable.
  • FIG. 11 shows a main circuit of the power conversion circuit in the ninth embodiment
  • FIG. 12 shows a cross current suppression control block per phase of the inverter unit of the ninth embodiment.
  • the ninth embodiment is a power conversion circuit in which the crossflow current suppression control of the first embodiment is applied to a three-level inverter.
  • switching elements T11, T21, T31 and T41 are connected in series from the positive potential side to the negative potential side of the capacitors C1 and C2 connected in series as a DC voltage source.
  • a diode is connected in reverse parallel to each of the switching elements T11, T21, T31 and T41.
  • Clamp diodes DC1 and DC2 are connected between the common connection point of the switching elements T11 and T21 and the neutral point of the capacitors C1 and C2, and between the common connection point of the switching elements T31 and T41 and the neutral points of the capacitors C1 and C2. Then, an AC output for one phase is given to the connection point between the switching elements T21 and T31.
  • inverter units 2 to N having the same circuit configuration as the inverter unit 1 are connected in parallel with the inverter unit 1.
  • the two outputs of the PWM modulator 21 are a gate command value Gref corresponding to the gate signals of the switching element T1N and the switching element T3N, and a gate command value Gref2 corresponding to the gate signals of the switching element T2N and the switching element T4N.
  • delay adders DelayU1, DelayD1, DelayU2, and DelayD2 corresponding to the gate command values Gref1 and Gref2 are provided. Further, in the dead time processor 24, four gate signals G1N, G2N, G3N and G4N are output after dead time processing.
  • the buffers 32a and 32b hold a value half cycle before the carrier triangular wave Vcarry of the gate command values Gref1 and Gref2. Further, integration amplifiers I5 to I8, input switches SW51, SW61, SW71, SW81, output switches SW52, SW62, SW72, SW82, and AND elements AND5 to 8 are added.
  • Another condition for closing the input switches SW11 and SW51 is that the gate command value Gref1 is “1”, the gate command value Gerf1 is “0” one half cycle before the carrier triangular wave Vcarry, and the gate command value Gref2 half cycle before the carrier triangular wave Vcarry Is "1".
  • Another condition for closing the input switches SW41 and SW81 is the gate command value Gref. 2 is “0”, the gate command value Gref2 of a half cycle before the carrier triangular wave Vcarry is “1”, and the gate command value Gref1 of a half cycle before is “0”.
  • the condition for closing the output switches SW12, SW22, SW32, and SW42 is "the inverter output current detector IinvUNdet is positive".
  • the condition under which the output switches SW52, SW62, SW72 and SW82 are closed is "the inverter output current detector IinvUNdet is negative".
  • the adder add1 adds the outputs of the proportional amplifier P and the output switches SW12 and SW52, multiplies the addition result of the adder add1 by -1 in the multiplier mul1, and inverts the sign.
  • the output of the multiplier mul1 becomes the gate delay command value Delayref1U at the timing when the gate command value Gref1 rises from "0" to "1".
  • the adder add2 adds the outputs of the proportional amplifier P and the output switches SW22 and SW62.
  • the output of the adder add2 becomes the gate delay command value Delayref1D at the timing when the gate command value Gref1 falls from "1" to "0".
  • the adder add3 adds the outputs of the proportional amplifier P and the output switches SW32 and SW72, multiplies the addition result of the adder add3 by -1 in the multiplier mul2, and inverts the sign.
  • the output of the multiplier mul2 becomes a gate delay command value Delayref2U at a timing when the gate command value Gref2 rises from "0" to "1".
  • the adder add4 adds the outputs of the proportional amplifier P and the output switches SW42 and SW82.
  • the output of the adder add 4 becomes a gate delay command value Delayref 2 D at the timing when the gate command value Gref 2 falls from “1” to “0”.
  • the ninth embodiment is an example applied to a three-level inverter.
  • the three-level inverter four switching elements are provided in one phase, so eight integrating amplifiers I1 to I8 are used for the cross current suppression control. Each integrating amplifier will be described.
  • the input switch SW11 is closed when the inverter unit output current detection value IinvUNdet is positive and the gate command value Gref1 is switched from 0 to "1".
  • the output of the integration amplifier I1 corrects the rising timing of the gate command value Gref1.
  • the gate command value Gref1 corresponds to the switching elements T1N and T3N, and since the direction of the inverter unit output current IinvUN is positive, the current passes through the switching element T1N at this time. Therefore, the integration amplifier I1 takes charge of the rising of the switching element T1N.
  • the input switch SW21 is closed when the inverter unit output current detection value IinvUNdet is positive and the gate command value Gref1 is switched from “1" to "0".
  • the output of the integration amplifier I2 corrects the fall timing of the gate command value Gref1.
  • the gate command value Gref1 corresponds to the switching elements T1N and T3N, and since the direction of the inverter unit output current IinvUN is positive, the current passes through the switching element T1N at this time. Therefore, the integration amplifier I1 takes charge of falling of the switching element T1N.
  • the input switch SW41 is closed when the inverter unit output current detection value IinvUNdet is positive and the gate command value Gref2 is switched from "1" to "0".
  • the output of the integration amplifier I4 corrects the fall timing of the gate command value Gref2.
  • the gate command value Gref2 corresponds to the switching elements T2N and T4N, and since the direction of the inverter unit output current IinvUN is positive, the current passes through the switching element T2N at this time. Therefore, the integration amplifier I4 takes charge of falling of the switching element T2N.
  • the integration amplifier I6 takes charge of the fall of the switching element T3N
  • the integration amplifier I7 takes charge of the rise of the switching element T4N
  • the integration amplifier I8 takes charge of the fall of the switching element T4N.
  • the above method is based on the premise that the switching operation is performed once in the half cycle of the carrier triangular wave Vcarry, the control system intervenes in the timing of the gate signal once in the half cycle of the carrier triangular wave Vcarry, thereby suppressing the cross current. I have control.
  • the control system intervenes in the timing of the gate signal once in the half cycle of the carrier triangular wave Vcarry, thereby suppressing the cross current. I have control.
  • the control system intervenes in the timing of the gate signal once in the half cycle of the carrier triangular wave Vcarry, thereby suppressing the cross current. I have control.
  • the precondition that "the switching operation is performed once in the half cycle of the carrier triangular wave Vcarry" is not satisfied, such as the switching operation is performed twice in the half cycle of the carrier triangular wave Vcarry .
  • FIG. 13 This state is shown in FIG. In FIG. 13, it is assumed that the direction of the inverter unit output current IinvUN is positive. Focusing on the rising of the switching element T1, in the section E, the switching operation is performed once in a half cycle of the carrier triangular wave Vcarry, and the switching element T1 changes from OFF to ON. Also in the section C, the switching element T1 changes from OFF to ON, but at the same time the switching element T2 also changes from OFF to ON. Since the change of the cross current at this time is caused not only by the switching element T1 but also by the switching element T2, the cross current suppression control must be stopped. Therefore, the input of the integrating amplifier I1 in the section C is made zero by adding that the gate command value Gref2 of a half cycle before the carrier triangular wave Vcarry is "1" under the condition that the input switch SW11 is closed.
  • the switching operation is performed once in a half cycle of the carrier triangular wave Vcarry, and the switching element T1 changes from ON to OFF.
  • the switching element T1 remains OFF, and switching is not performed.
  • the cross current generated at this time is due to the voltage drop Vce (sat) at the switching element, the voltage drop vf of the anti-parallel diode, the error of the cross current suppression reactors L1 and L2, etc. and is not a shift of the switching operation of the switching element T1.
  • the switching element T1 changes from ON to OFF, but the switching element T2 also changes from ON to OFF.
  • the operation condition of the integrating amplifier I2 is that the gate command Gref2 is "1" so that the cross current suppression control is not performed.
  • the integration amplifiers are added according to the number of switching elements, the switching elements that affect the cross current are detected from the operating conditions of the switching elements, and the cross current suppression control is performed by the corresponding integration amplifiers.
  • the present invention can be applied not only to three levels but also to multilevel inverters.
  • a three-level NPC inverter is taken as an example, a three-level A-NPC inverter also has a cross current similarly by detecting a switching element that affects the cross current from the operating conditions and performing corresponding cross current suppression control. Suppression control can be performed.
  • the cross current can be suppressed and the same effect as that of the first embodiment can be obtained even when the inverter units are configured and connected in parallel by three-level inverters.
  • the degree of variation in the switching operation timing is still unknown, so the values of the integral amplifiers I1 to I4 are updated from the first switching operation until the transverse current suppression control is completed.
  • the cross current may be increased during several cycles of.
  • there is a method such as increasing the cross current suppression reactors L1 to LN or giving an allowance to the rating of the inverter unit so as to withstand the cross current in the several cycles. Create new problems such as
  • Patent document 5 is a system which corrects the emitter electric potential of a gate drive circuit, and compensates the timing difference which a switching element operates.
  • the switching element characteristics are referred to in advance tests and data sheets, and the emitter potential is set according to the variation. Therefore, the cross current can be suppressed and controlled even in the first switching operation.
  • the difference in delay in the transmission path from the control circuit to the gate drive circuit and the difference in delay of the gate drive circuit itself are not taken into account, and when the difference between these delays is large, the cross current due to the first switching operation Will expand.
  • Patent Document 4 is a method in which the delay amount of the gate signal is set in advance, and the timing difference at which the switching element operates is compensated. In this method, if the test is performed in advance in consideration of the transmission path difference and the delay difference of the gate drive circuit itself, it is possible to suppress the cross current in the first switching operation even under the condition of large influence of these. However, the method of setting the amount of delay is not mentioned, and manual adjustment of the amount of delay takes time, which increases the delivery date and cost.
  • Patent Document 6 [Problems to be Solved by the Invention] mentions that when a short circuit current flows in the IGBT, the gate voltage rises above 15 V in normal use, causing the collector current of the IGBT to grow. It is done. Patent document 6 is a system which clamps the gate voltage of an element using a Zener diode etc., and controls increase of an abnormal current, when abnormal current which exceeds a rating flows into a switching element. However, it is not assumed that the gate voltage is set lower than usual only at the time of trial operation in which the initial value of the integral amplifier is set, and the passing current of the switching element is limited at a value lower than the rating.
  • Patent Document 7 detects an overcurrent of a load, and after a delay time caused by a fixed circuit configuration, reduces the gate voltage of the switching element to make a current limiting state, thereby becoming an overcurrent protection state and reducing a load current. is there.
  • a separate current detection circuit is required.
  • a resistor is used for current detection, loss increases.
  • the gate terminal of the switching element is capacitive, it takes time to reduce the gate voltage once it has increased, and there is a problem that a delay occurs from the detection of the over current until the protection becomes effective.
  • FIG. 14 shows a main circuit of a power circuit in which inverter units in the tenth embodiment are connected in parallel
  • FIG. 15 shows a cross current suppression control block per phase of one inverter unit in the tenth embodiment
  • FIG. The initial value determination block which determines the initial value of 15 integral amplifier I1 and I3 is shown.
  • the switch SW1 is interposed between the power conversion circuit and the load or the system power supply. Further, it is assumed that the initial value determination block 33 shown in FIG. 16 is provided for each of the three phases to obtain appropriate initial values of the integral amplifiers I1 and I3 of the inverter units 1 to 3, respectively.
  • Reset input terminals I1a to I4a for inputting a reset command and initial value input terminals I1b to I4b for inputting an initial value are added to the integration amplifiers I1 to I4.
  • the integrating amplifiers I1 to I4 if the input of the reset input terminal I1a is "1", the values integrated in the integrating amplifiers I1 to I4 are changed to the input value of the initial value input terminal I1b.
  • the delay adjustment mode signal is “0” if the inverter unit of the power conversion circuit that starts the operation is used during normal operation other than the test run to obtain the initial values of the integration amplifiers I1 to I4, and the integration amplifier of the cross current suppression control block Set to “1” at the time of test operation to determine appropriate initial values for I1 to I4.
  • the switch SWA switches downward if the delay adjustment mode signal is “1”, bypasses the delay processing to the gate command Gref, and inputs the gate command value Gref to the dead time processor 24 as it is.
  • the buffer 46 delays the delay adjustment mode signal by one operation time.
  • the AND element AND5 receives the inverted signal of the delay adjustment mode signal and the output signal of the buffer 46.
  • the output signal of the AND element AND5 becomes “1" when the delay adjustment mode signal switches from “1” to "0", and this signal is input to the reset input terminals I1a to I4a of the integrating amplifiers I1 to I4. It is input.
  • Noise is removed from the filters 34a, 34b, 34c of the current detection values IinvU1det, IinvU2det, IinvU3det of the respective inverter units 1 to 3, and the slope of the inverter unit current detection values IinvU1det to IinvU3det is calculated by the differentiator sT.
  • This differential result is compared with the threshold value ⁇ set in advance in the comparators 35a, 35b, 35c, and outputs “1” if the differential result is larger than the threshold value ⁇ , “0” if the differential result is less than the threshold value ⁇
  • the gate signals Gu1, Gu2 and Gu3 perform common dead time processing without delay processing to the gate command value Gref. Signal.
  • the AND elements AND6, AND8 and AND10 respectively receive the gate signals Gu1, Gu2 and Gu3 and inverted signals of the comparators 35a, 35b and 35c.
  • the gate signals Gu1, Gu2 and Gu3 are "1” and the differentiation result of the inverter unit current detection values IinvU1det, IinvU2det and IinvU3det is less than or equal to the threshold value ⁇ , "1" is output, and otherwise "0" Output.
  • the AND elements AND7, AND9, AND11 respectively receive inverted signals of the gate signals Gu1, Gu2, Gu3 and output signals of the comparators 35a, 35b, 35c.
  • the gate signals Gu1, Gu2 and Gu3 are "0" and the differentiation result of the inverter unit current detection values IinvU1det, IinvU2det and IinvU3det is larger than the threshold value ⁇ , "1" is output, otherwise "0" Output
  • the counters 36a to 36f measure the time during which the outputs of the AND elements AND6 to AND11 are outputting "1", and output the time.
  • the maximum value calculator MAX receives the outputs of the counters 36a, 36c and 36e, and outputs the maximum value among the input values. Then, the subtracters sub1, sub3 and sub5 respectively subtract the maximum value from the output value of the counters 36a, 36c and 36e.
  • the output values of the subtractors sub1, sub3 and sub5 become the initial values of the integrating amplifier I1 of the inverter units 1, 2 and 3, respectively, and are inputted to the initial value input terminals I1b to I4b of the corresponding integrating amplifier I1.
  • the multipliers mu3, mu4 and mu5 multiply the outputs of the counters 36b, 36d and 36f by -1.
  • the minimum value calculator MIN receives the outputs of the multipliers mu3, mu4, and mu5, and outputs the minimum value among the input values. Then, the subtracters sub2, sub4 and sub6 respectively subtract the minimum value from the outputs of the multipliers mu3, mu4 and mu5.
  • the output values of the subtractors sub2, sub4 and sub6 become the initial values of the integral amplifiers I3 of the inverter units 1, 2 and 3, respectively, and are inputted to the initial value input terminals I3b of the corresponding integral amplifiers I3.
  • the blocking of the switching elements Tu1 to Tu3 and Tx1 to Tx3 is performed using the cross current suppression reactors L1, L2 and L3 connected to the inverter units 1, 2 and 3 as a test run for obtaining the initial value of the integral amplifier.
  • the test is performed to measure the delay time until the switching elements Tu1 to Tu3 and Tx1 to Tx3 actually operate from the input of the gate command value Gref, and the initial value of the integrating amplifiers I1 to I4 is determined.
  • the switch SW1 is turned off to separate the power conversion circuit from the load and the system power supply so that the influence of the interruption test does not affect the outside of the power conversion circuit.
  • the phase voltage is changed by only one phase such as a three-phase three-wire system, the influence on the outside does not occur, and in some cases a cutoff test can be performed without providing the switch SW1.
  • requires the initial value of integral amplifier I1, I3 of the inverter unit 1 in FIG. 17 is shown.
  • the gate signal Gx2 is set to "1", and the switching element Tx2 is turned on.
  • a pulse ON command is set to the gate signal Gu1.
  • the inverter DC voltage is applied to the crossflow current suppression reactors L1 and L2, and the output current IinvU1 of the inverter unit 1 starts to increase at a constant slope after the delay time due to the reactance component of the main circuit.
  • the differentiator sT detects the differentiation result of the output current detection value IinvU1det of the inverter unit 1, and the comparator 35a determines whether the differentiation result exceeds the threshold value ⁇ .
  • the counter 36a measures and outputs a time until the differentiation result of the output current detection value IinvU1det of the inverter unit 1 exceeds the threshold value ⁇ after the gate signal Gu1 becomes an ON command. This time is the delay amount of turn-on in the switching element Tu1, and indicates how fast the rise of the gate signal Gu1 should be.
  • the counter 36b measures and outputs the time until the differentiation result of the output current detection value IinvU1det of the inverter unit 1 becomes equal to or less than the threshold value ⁇ after the gate signal Gu1 becomes the OFF command. This is the delay amount of turn-off in the switching element Tu1, and indicates how fast the fall of the gate signal Gu1 should be.
  • the output of the integrating amplifier I1 is multiplied by ⁇ 1 and input to the rising delay adder DelayU. Since it is impossible to predict the future and to advance the gate command value Gref by inputting a negative value in the rising delay adder DelayU, it is necessary to always input a positive value. Therefore, the largest of the delay amounts of the switching elements Tu1, Tu2 and Tu3 is selected, and the maximum value is subtracted from the output value of each of the counters 36a, 36c, and 36e to correspond to the switching element having the largest delay amount.
  • the initial value of the integration amplifier I1 is set to "0".
  • the gate command value Gref is not corrected for the switching element having the largest delay amount, and a delay is added to the gate command value Gref for the switching element having the largest delay amount, and the switching operation is performed at the same timing.
  • the outputs of the counters 36b, 36d and 36f indicate how fast the fall of the gate signal Gu1 should be, but because it is necessary to indicate how long the output of the integrating amplifier I3 should be delayed, the counters 36b, 36d and 36f The output is multiplied by -1. After that, the delay amount is adjusted in the same manner as the integrating amplifier I1 so that the gate command value Gref in the switching element having the largest delay amount is not corrected.
  • FIG. 18 shows a series of operation waveforms for obtaining the initial values of the integral amplifiers I1 and I3 of the inverter units 1 to 3.
  • the gate signal Gx2 is set to "1" to turn on the gate switching element Tx2.
  • an ON command is applied as a pulse to the gate signal Gu1.
  • the delay time from the rise of the gate signal Gu1 to the start of the increase of the inverter unit current detection value IinvU1 and the delay time from the fall of the gate signal Gu1 to the stop of the increase of the inverter unit current detection value IinvU1 are measured.
  • the gate signal Gx2 is returned to 0 and the switching element Tu2 is turned off to attenuate the inverter unit current detection value IinvU1.
  • the gate signal Gx3 is set to 1, an ON command is given as a pulse to the gate signal Gu2, and the delay is similarly measured. Repeat this for the remaining inverter units to measure the delay.
  • each operation including the characteristics of the gate drive circuit can be performed without reconfiguring the main circuit or preparing additional equipment simply by turning off the switch SW1 in trial operation for obtaining the initial value of the integration amplifier in advance.
  • the delay characteristics of the switching element can be measured.
  • automation is performed by sequence control, the test run time which calculates
  • the delay characteristic can be measured immediately after trial operation.
  • the cross-flow current immediately after the start of operation of the power conversion circuit is suppressed by measuring the gate delay characteristics of the inverter unit in advance and setting the initial value of the integration amplifier. Can.
  • trial operation can be performed only by disconnecting the power conversion circuit from the system and the load by the switch SW1. Since the crossflow suppression reactors L1 to L3 of each of the inverter units 1 to 3 are used as the load necessary for the trial operation, it is not necessary to prepare another load separately, and there is no need to manually change the circuit, and the test time can be shortened. Can.
  • FIG. 19 shows a control block of the initial value determination block 33 in the eleventh embodiment.
  • current detectors CTU1 to CTU3 are attached to each of the inverter units 1 to 3, an error may occur in the measured delay time due to the individual difference between the current detectors CTU1 to CTU3.
  • the eleventh embodiment is characterized in that the same current detector CTU1 is used for delay detection.
  • the initial value determination block 33 has the same configuration as that of the tenth embodiment for the inverter unit 1. However, the output current detection value IinvU1det of the inverter unit 1 is also used to detect the delay time of the inverter units 2 and 3.
  • the inverter unit current detection value to be used is IinvU1det only. Further, the comparator 35d is added to detect that the differentiation result of the output current detection value IinvU1det of the inverter unit 1 is smaller than the threshold value - ⁇ .
  • the AND element AND8 outputs "1" when the gate signal Gu2 is “1” and the differentiation result of the output current detection value IinvU1det of the inverter unit 1 is equal to or greater than the threshold - ⁇ .
  • the AND element AND9 outputs "1” when the gate signal Gu2 is "0” and the differentiation result of the output current detection value IinvU1det of the inverter unit 1 is smaller than the threshold - ⁇ .
  • the AND element AND10 outputs "1" when the gate signal Gu3 is “1” and the differentiation result of the output current detection value IinvU1det of the inverter unit 1 is greater than or equal to the threshold value - ⁇ .
  • the AND element AND11 outputs "1” when the gate signal Gu3 is "0” and the differentiation result of the output current detection value IinvU1det of the inverter unit 1 is smaller than the threshold - ⁇ .
  • FIG. 20 shows a series of operation waveforms for obtaining the initial values of the integrating amplifiers I1 and I3 of the inverter units 1 to 3.
  • the delay time until the differentiation result of the inverter unit current detection value changes is measured from the change of the gate signal.
  • the gate signal Gx1 is set to 1
  • the switching element Tx1 is turned on, and the delay time of the remaining inverter units 2 and 3 is measured.
  • the switching element Tu2 is turned on with the switching element Tx1 turned on, a current starts to flow in the negative direction in the output current IinvU1 of the inverter unit 1.
  • the differential result of the output current detection value IinvU1det of the inverter unit 1 and the threshold value - ⁇ are compared by the comparator 35d, and the rise delay time of the switching element Tu2 is measured. The fall can be similarly measured. After that, the switching element Tx1 is once turned OFF in order to accelerate the current attenuation. When the current detection value becomes zero, the switching element Tx1 is turned ON again, and the delay time of the remaining inverter unit 3 is measured.
  • the gate delay characteristic can be measured excluding the influence of the error of the delay time due to the individual difference between the current detectors CTU1 to CTU3, and the cross current immediately after the start of operation of the power conversion circuit. Can be further reduced.
  • FIG. 21 shows a main circuit of the power conversion circuit connected in parallel in the inverter unit in the twelfth embodiment.
  • the main circuit of the power conversion circuit in which the inverter units in the twelfth embodiment are connected in parallel assumes that the system power supply is connected to the connection point on the alternating current side, and the switch SW2 and the resistor R are used in the power conversion circuit.
  • An inverter DC voltage precharging circuit 37 is provided. Since the precharging circuit 37 itself is a general known technique, the detailed description is omitted here.
  • FIG. 22 shows a precharging circuit control block for generating a command of the switch SW2 in the precharging circuit 37.
  • the pre-charging circuit control block compares the DC voltage detection value Vdc of the current power conversion circuit detected by a voltage detector (not shown) or the like in the comparator 38a with a preset threshold value ⁇ 1. Further, the comparator 38b compares the DC voltage detection value Vdc of the power conversion circuit with the threshold value ⁇ 2 set in advance. Here, it is assumed that ⁇ 1> ⁇ 2.
  • the delay adjustment mode signal has the same determination condition as that used in the tenth embodiment.
  • the AND element AND12 outputs "1" when Vdc> ⁇ 2 and the delay adjustment mode signal is "1".
  • the AND element AND13 outputs "1" when the preliminary charge start command is "1", Vdc> .gamma.1 is not satisfied, and the output of the AND element AND12 is "0", and outputs the on command to the switch SW2 Do.
  • the AND element AND 14 outputs “1” when Vdc> ⁇ 1 and the delay adjustment mode signal is “0”, and outputs an on command to the switch SW1.
  • the initial value determination block 33 uses the same circuit as that used in the tenth embodiment shown in FIG.
  • the twelfth embodiment is a method in which the delay characteristics can be measured without destroying the switching elements even with small crossflow suppression reactors L1 to L3 by lowering the DC voltage during the measurement of the delay characteristics.
  • the switch command creation block of the pre-charging circuit shown in FIG. 22 will be described.
  • the “delay adjustment mode signal” becomes “0” during normal operation other than during test operation.
  • the switch SW2 is turned ON to start charging.
  • the inverter DC voltage Vdc exceeds the threshold value ⁇ 1
  • the output of the comparator 38a becomes “1”
  • the output of the AND circuit AND13 becomes “0”
  • the switch SW2 is turned off.
  • Vdc> ⁇ 1 “1” is output from the comparator 38a, and when the delay adjustment mode signal is “0”, 1 is output from the AND element AND14, the switch SW1 is turned ON, and the operation preparation is completed.
  • the “delay adjustment mode signal” is “1”.
  • the output of the AND element AND12 is “0” because the output of the AND element AND12 is "0” and the output of the AND element AND12 is “0” because Vdc ⁇ 2.
  • the switch SW2 is turned ON to start charging.
  • the switch SW2 since the output of the AND element AND12 becomes “1” when the inverter DC voltage Vdc exceeds the threshold ⁇ 2, the switch SW2 is turned off, and the switch SW1 is also kept off.
  • the precharging can be stopped halfway, and the delay time can be measured when the inverter DC voltage Vdc is low.
  • the inverter DC voltage Vdc fluctuates while measuring the delay time.
  • the characteristic that largely affects the inverter DC voltage Vdc is the differentiation result of the output current, the influence on the measurement result of the delay time is small.
  • the comparators 38a and 38b have arbitrary hysteresis characteristics, and when the inverter DC voltage Vdc decreases, the switch SW2 is turned on again to perform recharging to limit the fluctuation of the inverter DC voltage Vdc within a certain range. It is good.
  • switching is performed by measuring the delay characteristics by lowering the inverter DC voltage Vdc even under the condition that the crossflow suppression reactors L1 to L3 are small. It is possible to prevent destruction of the elements Tu1 to Tu3 and Tx1 to Tx3.
  • FIG. 23 is a circuit configuration diagram showing a gate drive circuit of the switching element of the thirteenth embodiment.
  • FIG. 23 representatively shows only the gate drive circuit of the switching element Tx2. This circuit has the following modifications compared to a general gate drive circuit.
  • a power supply that outputs different voltages Va and Vb is used as the positive side power supply.
  • Va> Vb is assumed that Va> Vb.
  • the switch SW3 is turned on if the operation state of the power conversion circuit is normal use other than at the time of trial operation for determining the initial values of the integral amplifiers I1 to I4.
  • the switch SW4 is turned on when the inverter operation is a test run for determining an appropriate initial value of the integrating amplifiers I1 to I4 in the cross current suppression control block 33.
  • FIG. 24 shows the initial value determination block of the thirteenth embodiment, in which the sizes of the output current detection values IinvU1det, IinvU2det, IinvU3det of the inverter units 1 to 3 are added to the conditions under which the counters 36a to 36f operate.
  • the other respects are the same as in the tenth embodiment.
  • the comparators 39a, 39b, 39c detect that the output current detection values IinvU1det, IinvU2det, IinvU3det of the inverter units 1 to 3 are larger than the preset current threshold value Ith1.
  • the comparators 40a, 40b and 40c detect that the differentiation result of the differentiator sT is larger than the threshold value - ⁇ .
  • the AND element AND6 outputs "1" when the gate signal Gu1 is "1", the output current detection value IinvU1det of the inverter unit 1 is less than or equal to the current threshold Ith1, and the differentiation result of IinvU1det is less than or equal to the threshold ⁇ .
  • gate signal Gu1 is “0”
  • output current detection value IinvU1det of inverter unit 1 is larger than current threshold Ith1
  • the differentiation result of output current detection value IinvU1det of inverter unit 1 is above threshold ⁇ .
  • Output "1" when too large.
  • the output current detection value IinvU3det of the inverter unit 3 is less than or equal to the current threshold Ith1, and the differentiation result of the output current detection value IinvU3det of the inverter unit 3 is less than or equal to the threshold ⁇ "" Is output.
  • gate signal Gu3 is 0, output current detection value IinvU3det of inverter unit 3 is larger than current threshold Ith1, and the differentiation result of output current detection value IinvU3det of inverter unit 3 is larger than threshold - ⁇ . When it outputs "1".
  • the thirteenth embodiment is a method in which even the small crossflow suppression reactors L1 to L3 can measure the delay time for obtaining the initial stage of the integral amplifier without destroying the switching elements.
  • the thirteenth embodiment is a method in which the voltage drop of the switching element is increased by lowering the voltage on the positive side of the gate drive circuit, and the output current of each inverter unit is limited.
  • the gate drive circuit shown in FIG. 23 will be described.
  • Va> Vb and the power supply voltage Va is assumed to be a general gate drive voltage (for example, about 15 V) of the IGBT.
  • the power conversion circuit in the normal operation other than the test operation turns on the switch SW3 and turns on the switch SW4 while measuring the delay time.
  • the voltage drop increases sharply when the IGBT passing current becomes larger than a certain value.
  • the gate signal Gx2 is set to "1", and the switching element Tx2 is turned on. At this time, the gate drive circuit of the switching element Tx2 turns on the switch SW4, and the positive side gate drive voltage is lower than a general value. Set to voltage Vb. In this state, a pulse ON command is set to the gate signal Gu1. However, the gate drive circuit of the switching element Tu1 to be measured turns on the switch SW3 and sets the positive side gate drive voltage to Va, under the same conditions as in the normal operation other than the trial operation. This is because when the gate drive voltage is lowered, the time of the switching operation is extended, and the delay time can not be measured correctly.
  • the output current IinvU1 of the inverter unit 1 passes not through the switching element Tx2 but through an anti-parallel diode connected to the switching element Tu2.
  • the counter 36a measures the time from when the gate signal Gu1 becomes “1” to when the output current detection value IinvU1det of the inverter unit 1 starts to increase.
  • the gate signal Gx2 is set to "0", and the switching element Tx2 is turned off.
  • the gate signal Gu1 is set to "0" and the switching element Tu1 is turned off. Then, the output current IinvU1 of the inverter unit 1 starts to decrease.
  • the counter 36b measures the time from when the gate signal Gu1 becomes “0" to when the output current of the inverter unit 1 starts to decrease.
  • the above is the case of measuring the delay characteristic of the switching element Tu1.
  • the switch SW4 of the gate drive circuit of the switching elements Tu1, Tu2 and Tu3 is turned on to lower the positive side gate voltage, and the positive side of the switching elements Tx1, Tx2 and Tx3 It is necessary to turn on the switch SW3 so that the gate voltage has the same value as during normal operation except during trial operation.
  • a power supply for blocking test is separately prepared as the voltage Vb for delay time measurement, but the power supply Vb may use a voltage obtained by the resistance of the power supply Va or the voltage division of the zener diode. Since the switching element Tx2 may be constantly turned on while measuring the delay time of the switching element Tu1 and switching of the switching element Tx2 is performed at zero current, no problem occurs even if it takes time for the switching operation of the switching element Tx2. Therefore, a resistor having a large value can be used as a resistor used for voltage division, and heat generation of components of the gate drive circuit can be suppressed.
  • the gate drive circuit When the current passing through the switching element increases, the voltage drop across the switching element (the voltage saturation between the emitter and the collector) Vce (sat) increases rapidly, and the gate drive circuit is charged through the feedback capacitance. If the value of V is too large, the charging speed is higher than the discharge of the gate drive circuit, and the gate voltage is increased, so that the current reduction effect is reduced. In anticipation of this, the gate voltage may be set to a lower value.
  • the same function and effect as those of the tenth embodiment can be obtained, and further, the following functions and effects can be obtained.
  • the gate voltage Vb for delay time measurement may be prepared by voltage division using a resistor or a zener diode, and the number of parts is smaller and the cost can be reduced as compared with the case where a separate power supply is prepared.
  • the gate voltage is low from the beginning during the blocking test, there is no delay due to the control operation as compared with the method in which the gate voltage is reduced after detecting the overcurrent, and the switching element can be protected reliably.
  • FIG. 26 shows a block for determining the frequency (carrier frequency fc) of the carrier triangular wave Vcarry per phase in the fourteenth embodiment. The following elements are added in the fourteenth embodiment.
  • the comparator 41a compares the output current detection value IinvUdet of the inverter unit total with the preset current threshold value Ith2, and outputs “1” when the output current detection value IinvUdet of the inverter unit total is larger than the current threshold Ith2.
  • the comparator 41b compares the output current detection value IinvUdet of the inverter unit total with the current threshold -Ith2, and outputs "1" when the output current detection value IinvUdet of the inverter unit total is smaller than the current threshold -Ith2.
  • the AND element AND 15 inputs an operation command signal of the power conversion circuit and an output signal of the comparator 41 a, and outputs “1” when there is an operation command signal and the output of the comparator 41 a is true.
  • the AND element AND 16 inputs an operation command signal of the power conversion circuit and an output signal of the comparator 41b, and outputs "1" when there is an operation command signal and the output of the comparator 41b is true.
  • the OR element OR1 outputs “1" when the output of the AND element AND15 is “1" or the output of the buffer 45a is “1".
  • the OR element OR2 outputs "1" when the output of the AND element AND16 is “1" or the output of the buffer 45b is “1".
  • the outputs of the OR elements OR1 and OR2 are stored in buffers 45a and 45b, respectively.
  • the time counters 42a and 42b respectively measure time after the outputs of the OR elements OR1 and OR2 become “1", and output as times t1 and t2.
  • the comparators 43a and 43b output "1" when the times t1 and t2 exceed 0 and are less than or equal to a preset threshold (here, one cycle 1 / fc of the carrier frequency is designated).
  • the OR element OR3 outputs "1" when at least one of the outputs of the comparators 43a and 43b is “1".
  • the switch SW5 switches to the upper side if the output of the OR element OR3 is "0", and outputs the carrier frequency fc at the normal time, and switches to the lower side if the output of the OR element OR3 is "0", A carrier frequency higher than that of the time (here, 4 fc, four times fc of the carrier frequency) is output.
  • the oscillator 44 receives the output of the switch SW5 as a frequency command, and outputs a carrier triangular wave Vcarry of the frequency as instructed.
  • the carrier triangular wave Vcarry output from the transmitter 44 is input to, for example, the PWM block 21 and the vertex detection block 22 of FIG.
  • the operation of the power conversion circuit is started without trial operation, and the carrier frequency fc is raised when the output current IinvU of the total inverter unit first increases after the operation, and the time taken for the cross current suppression control Is a method to shorten the
  • the output current IinvU of the inverter unit total is detected and compared with the current thresholds Ith2 and -Ith2.
  • the current thresholds Ith2 and -Ith2 are zero, and the carrier frequency fc is raised simultaneously with the start of operation of the power conversion circuit.
  • the output current IinvU of the inverter unit total is small as in the sixth embodiment, when the cross current suppression control is stopped, it is necessary to increase the carrier frequency fc after the output current of the inverter unit total increases. .
  • the current threshold values Ith2 and -Ith2 are, for example, values obtained by dividing the rated current by the number of units, even if the output current IinvU of the inverter unit total concentrates on one unit before cross current suppression control, the inverter unit It does not break.
  • the switch SW5 switches downward during one period 1 / fc of the carrier frequency from that point on, and the carrier frequency fc increases, for example, four times.
  • the interval at which the apex of the carrier triangular wave appears is also 1 ⁇ 4 times, and the frequency at which the gate delay command value calculation block 23 shown in FIG. 15 operates is also 4 times.
  • the cross current suppression control is completed, and the cross current can be suppressed.
  • the switching loss is increased.
  • the current flowing to the inverter units 1 to 3 is almost zero, the loss is small and the switching element is cold, and the increase of the carrier frequency fc is a short time, Since the output current IinvU of the total of the inverter units is also small compared to the rated current, the switching element can withstand the heat generation and the inverter units 1 to 3 will not fail.
  • the fourteenth embodiment it is assumed that different carrier triangular waves Vcarry are used for each phase. However, if there is a margin in the thermal duty, the three-phase same carrier triangular wave Vcarry may be used, and the carrier frequency fc of all the three phases may be increased each time the output current IinvU of any one phase inverter unit increases.
  • the reset means of the buffers 45a and 45b holding the outputs of the OR elements OR1 and OR2 is not prepared, once the carrier frequency fc is increased, then the output current IinvU of the inverter unit total decreases or the power conversion is performed. Even when the circuit is stopped, the carrier frequency fc does not increase again. This is to obtain the values of integration amplifiers I1 to I4 of gate delay command value calculation block 23 only once, and thereafter the setting values of integration amplifiers I1 to I4 are held even if the power conversion circuit is stopped. Next time, the cross current suppression control can be performed using the held set value, and it is not necessary to increase the carrier frequency fc.
  • a separate reset means may be prepared, and reset may be performed, for example, when a unit over-current occurs, to prompt cross current suppression control at the time of re-operation.
  • the carrier frequency fc is increased during the operation of the power conversion circuit to shorten the time until the initial values of the integration amplifiers I1 to I4 are determined.
  • the cross current can be suppressed when the current first increases after the start of the operation, and the cross current suppression control by the trial operation becomes unnecessary.
  • the increase of the carrier frequency fc is short, and once the cross current suppression control is completed, it is not necessary to increase the carrier frequency fc again even if the power conversion circuit is stopped. I will not give.

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Abstract

インバータユニットを並列接続した電力変換装置において、ゲート信号のタイミン グに起因する横流電流だけでなく、スイッチング素子の特性誤差や、伝送回路の距離 や形状による物理的構成等に起因するゲート信号の遅延外乱に起因する横流電流を抑 制する。 比例アンプＰにより、インバータユニット出力電流指令値ＩｉｎｖＵｄｅｔ／Ｎと インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔとの偏差を横流電流として指 定ゲインを乗算する。積分アンプＩ１～Ｉ４は、各スイッチング素子のターンＯＮ， ターンＯＦＦごとに設けられ、スイッチング素子がターンＯＮまたはターンＯＦＦし た後に生じた横流電流を積分アンプ処理して更新する。比例アンプＰと積分アンプＩ １～Ｉ４との出力を加算して、立ち上がりのゲート遅延指令値ＤｅｌａｙｒｅｆＵと 立ち下がりのゲート遅延指令値ＤｅｌａｙｒｅｆＤを出力する。

Description

電力変換回路の横流電流抑制制御装置
　本発明は、インバータユニットを並列接続した電力変換回路において、各インバータユニットの電流責務を均等化するための横流電流抑制制御装置に関する。
背景技術
　電力変換装置では、大容量化のため複数のインバータユニットを並列に接続する手法が用いられることがある。この手法を用いることにより、大容量機専用のインバータユニットを設計する必要がなくなる。その反面、各インバータユニット間で横流が発生し、電流責務がばらつきやすくなる。これにより特定のインバータユニットの寿命が短くなり、最悪の場合、過電流や過熱でスイッチング素子が熱的ダメージを負うこともある。
　対策として各インバータユニットに横流抑制リアクトルを接続する方法が従来から用いられているが、コストや重量、損失の増加などの新たな問題が生じる。この問題の解決のため、制御により横流を抑制する手法が検討されている（例えば、特許文献１～４）。
　特許文献１の段落［００１１］～［００１５］には、横流電流を検出してオンパルス幅を調整することにより出力電流不平衡を抑制できることが開示されている。
　特許文献２の段落［０００９］～［００１０］には、ゲート線を磁気結合することにより、ゲート信号のタイミングにばらつきがある場合でもスイッチング素子の動作タイミングを揃えることができることが開示されている。
　特許文献３の段落［００２０］には、平均出力電流と各インバータユニット出力電流との差分から横流電流を検出し、出力電圧指令値を補正する方法が開示されている。
　特許文献４の段落［００２６］には、ゲート信号に遅延を与えてインバータユニット間のゲート信号のばらつきを補償し、出力電流を均等にする方法が開示されている。また、段落［００５２］には、横流電流を検出し横流電流増加時には異常と判断してインバータユニットを停止する方法が開示されている。
特開平１０―９４２５９号公報 特開２００９－１４８００１号公報 特開２０００－０６０１３７号公報 特開平１０－０４６７３号公報 特開２００８－０４８５６９号公報 特開平２－７７１４号公報 特開２００６－２８８１４８号公報
　特許文献１は横流電流を検出しパルス幅を調整する方式である。パルスの立ち上がりを遅らせ立ち下がりを早くすることでパルス幅を狭くしている。しかし、並列接続されているインバータユニットのうち、片側のインバータユニットを駆動するためのゲート信号の伝送経路が長い、スイッチング素子のゲート容量が大きいなどゲート回路の物理的構成やスイッチング素子の特性誤差に起因するゲート信号の遅延外乱があり、例えばパルス幅を変更せずに立ち上がりも立ち下がりも早める必要がある場合には対応できず、横流電流が増加してしまう問題がある。
　特許文献２は並列接続される各インバータユニットの同じアームに相当するスイッチング素子を磁気的に結合する方式である。この方式では、磁気的に結合するスイッチング素子同士でゲート信号の電荷を充電、または放電するタイミングを揃えることができる。しかし、スイッチング素子の個体差によりゲート容量が異なる場合、またはスイッチング素子のターンＯＮするゲート電圧しきい値が異なる場合には、スイッチング素子の動作タイミングを揃えることができず、横流が発生してしまう問題がある。
　特許文献３は横流電流を検出し電圧指令値を補正する方式である。この方式はＰＷＭ変調の使用を前提としているため、電圧指令値を正側に補正すればゲート信号のパルス幅を広くすることができ、負側に補正すればパルス幅を狭めることができるが、この方式も特許文献１と同様、ゲート信号のパルス幅を変更せずに早めたり遅くしたりすることが困難であった。
　特許文献４はゲート信号の立ち上がりと立ち下がりを個別に調整できるようにした方式である。しかし、横流電流を検出し遅延量を調整しているわけではないため、遅延量は運転前に手動で調整する必要があり、温度変化や経年劣化などによりスイッチング素子の特性に変化が生じた場合に手動で再調整を行う必要がある。
　さらに、上記の方式はいずれも電流がスイッチング素子を通過した際に生じる電圧降下（コレクタ－エミッタ間の飽和電圧）Ｖｃｅ（ｓａｔ）や順方向電圧降下Ｖｆのずれ，配線の寄生インダクタンス成分のずれなどを補償する機能がない。このような外乱があると、仮にインバータユニット間でゲート信号のタイミングを完全に調整できたとしても、横流電流が発生，増加してしまう。そのため、横流電流の発生に耐える定格のスイッチング素子の選定や横流電流の発生に耐える定格の横流抑制リアクトルの取り付けが必要となる。また、横流電流を抑制できるようリアクトルのインダクタンスも大きくする必要がある。
　以上示したようなことから、インバータユニットを並列接続した電力変換装置において、ゲート信号のタイミングに起因する横流電流だけでなく、個々のスイッチング素子の特性誤差や、伝送回路の距離や形状による物理的構成等に起因するゲート信号の遅延外乱に起因する横流電流を抑制することが課題となる。
　本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、スイッチング素子を有する直流電圧源にインバータユニットを並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、横流電流抑制制御装置は、スイッチング半周期に１回動作し、立ち上がりのゲート遅延指令値と、立ち下がりのゲート遅延指令値とを演算するゲート遅延指令値演算ブロックと、前記立ち上がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち上がり遅延付加器と、前記立ち下がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち下がり遅延付加器と、を各インバータユニットの各相にそれぞれ設け、前記ゲート遅延指令値演算ブロックは、インバータユニット出力電流指令値とインバータユニット出力電流検出値との偏差を横流電流としてゲインを乗算する比例アンプと、各スイッチング素子のターンＯＮ，ターンＯＦＦごとでかつ前記各インバータユニット出力電流検出値の符号とゲート指令値の符号との論理積結果が真値であるときに閉動作する第１スイッチにより前記横流電流を入力する積分アンプと、この積分アンプからの信号を入力して前記各インバータユニット出力電流検出値の符号で閉動作する第２スイッチと、を備え、比例アンプと前記第２スイッチとの出力を加算して、立ち上がりのゲート遅延指令値と立ち下がりのゲート遅延指令値を出力することを特徴とする。
　また、別の態様として、直流電圧源にインバータユニットを並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、横流電流抑制制御装置は、スイッチング半周期に１回動作し、立ち上がりのゲート遅延指令値と、立ち下がりのゲート遅延指令値とを演算するゲート遅延指令値演算部と、前記立ち上がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち上がり遅延付加器と、前記立ち下がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち下がり遅延付加器と、が各インバータユニットの各相にそれぞれ設けられ、前記ゲート遅延指令値演算ブロックは、インバータユニット出力電流指令値とインバータユニット出力電流検出値との偏差を横流電流としてゲインを乗算する比例アンプと、各スイッチング素子に対応して設けられ、インバータユニット出力電流検出値の符号で動作する第１スイッチで前記横流電流を入力する積分アンプと、この積分アンプからの信号を入力してインバータユニット出力電流検出値の符号で動作する第２スイッチと、を備え、比例アンプと積分アンプとの出力を加算して、立ち上がりのゲート遅延指令値と立ち下がりのゲート遅延指令値を出力することを特徴とする。
　また、その一態様として、横流電流の絶対値が設定値以下の時、比例アンプの出力を零とし、積分アンプの更新を停止させ、横流電流の絶対値が設定値以上の時、前記絶対値から設定値を減算した値を比例アンプと積分アンプの入力とすることを特徴とする。
　また、その一態様として、前記インバータユニット出力電流指令値は、インバータ出力電流検出値をインバータユニットの台数で除算した値とすることを特徴とする。
　また、別の態様として、前記インバータユニット出力電流指令値は、ある別のインバータユニットの出力電流検出値とすることと特徴とする。
　また、その一態様として、前記インバータユニット出力電流検出値が設定値以下の時、比例アンプの出力を零とし、積分アンプの更新を停止させ、前記インバータ出力電流検出値の絶対値が設定値以上の時、前記絶対値から設定値を減算した値を比例アンプと積分アンプの入力とし、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値との偏差が零となるように比例積分演算を行い、比例積分演算結果と、比例アンプと、積分アンプの出力の加算値をゲート遅延指令値とすることを特徴とする。
　また、その一態様として、前記比例積分演算には、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値の実効値を用いることを特徴とする。
　また、その一態様して、前記比例積分演算には、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値における基本波１周期あたりの絶対値の電流平均値を用いることを特徴とする。
　また、その一態様として、前記インバータ出力電流の絶対値がしきい値よりも小さい時は、積分アンプの更新を停止することを特徴とする。
　また、その一態様として、前記ゲート遅延指令値演算ブロックを、キャリア三角波の頂点時に動作させることを特徴とする。
　また、その一態様として、前記ゲート遅延指令値演算ブロックを、ゲート指令値が変化した時に動作させることを特徴とする。
　また、前記各インバータユニットは、マルチレベルインバータであることを特徴とする。
　また、キャリア三角波の半周期でスイッチング回数が１回でなかった場合、積分アンプの更新を停止することを特徴とする。
　また、電力変換回路の試運転時には、積分アンプの初期値設定開始時にはゲート指令に遅延を加えず、そのまま出力し、電力変換回路の試運転時において、遅延時間計測対象外の１つのインバータユニットのスイッチング素子を１つオンにした状態で、遅延時間計測対象のインバータユニットのスイッチング素子にパルスのオン指令を出力し、前記２つのスイッチング素子と横流抑制リアクトルとを含む閉回路を形成し、前記遅延時間計測対象のインバータユニットにおいて、ゲート信号がオンとなってからインバータユニット電流検出値の微分結果が閾値を超えるまでの時間および、ゲート信号がオフとなってからインバータユニット電流検出値の微分結果が閾値を下回るまでの時間を計測し、その時間を積分アンプの初期値とし、電力変換回路の試運転時から通常運転時に変更されたとき、積分アンプの値をリセットし、前記初期値の値を積分アンプに入力することを特徴とする。
　また、電力変換回路の試運転時においてインバータユニット電流検出値の検出に使用する電流検出器を、全てのインバータユニットにおいて特定のインバータユニットのものに限定したことを特徴とする。
　また、電力変換回路の試運転時において、遅延時間を計測する際にインバータユニットの直流電圧を通常運転時よりも低くすることを特徴とする。
　また、電力変換回路の試運転時において、前記オン状態とする遅延時間計測対象以外のうち、１つのインバータユニットのスイッチング素子のゲート駆動回路の正側の電圧を下げ、スイッチング素子の電圧降下を通常運転時よりも高くすることを特徴とする。
　また、電力変換回路の運転開始またはインバータユニット合計の出力電流が電流閾値を超えてから一定の期間、ＰＷＭキャリア周波数を増加することを特徴とする。
　本発明によれば、インバータユニットを並列接続した電力変換回路において、ゲート信号のタイミングに起因する横流電流だけでなく、個々のスイッチング素子の特性差や、伝送回路の距離や形状による物理的構成等に起因するゲート信号の遅延外乱に起因する横流電流を抑制することが可能となる。
実施形態１における電力変換回路の１相あたりの回路構成図である。 実施形態１における横流電流抑制制御ブロックを示すブロック図である。 実施形態１における各波形を示すタイムチャートである。 実施形態２における横流電流抑制制御ブロックを示すブロック図である。 実施形態３における横流電流抑制制御ブロックを示すブロック図である。 実施形態４における横流電流抑制制御ブロックを示すブロック図である。 実施形態５における横流電流抑制制御ブロックを示すブロック図である。 実施形態６における横流電流抑制制御ブロックを示すブロック図である。 実施形態７における横流電流抑制制御ブロックを示すブロック図である。 実施形態８における横流電流抑制制御ブロックを示すブロック図である。 実施形態９における電力変換回路の１相あたりの回路構成図である。 実施形態９における横流電流抑制制御ブロックを示すブロック図である。 ３レベルインバータのキャリア三角波と電圧指令値を示すタイムチャートである。 実施形態１０における電力変換回路の１相あたりの回路構成図である。 実施形態１０における横流電流抑制制御ブロックを示すブロック図である。 実施形態１０における初期値決定ブロックを示すブロック図である。 実施形態１０における積分アンプの初期値を求める際の各信号を示す波形図である。 実施形態１０における積分アンプの初期値を求める際の各信号を示す波形図である。 実施形態１１における初期値決定ブロックを示すブロック図である。 実施形態１１における積分アンプの初期値を求める際の各信号を示す波形図である。 実施形態１２における電力変換回路の１相あたりの回路構成図である。 実施形態１２における予備充電回路制御ブロックを示すブロック図である。 実施形態１３におけるゲートドライブ回路を示す回路構成図である。 実施形態１３における初期値決定ブロックを示すブロック図である。 実施形態１３における積分アンプの初期値を求める際の各信号の波形図である。 実施形態１４におけるキャリア三角波の周波数決定部録を示すブロック図である。
　［実施形態１］
　図１は、インバータユニットを並列接続した電力変換回路の主回路を示す構成図である。
　図１に示すように、直流電圧源Ｖｄｃの両端子には、スイッチング素子Ｔｕ１とスイッチング素子Ｔｘ１とを直列接続したインバータユニット１が接続される。また、直流電圧源Ｖｄｃには、インバータユニット１と並列にインバータユニット２～Ｎが接続される。
　各インバータユニット１～Ｎにおけるスイッチング素子Ｔｕ１～ＮとＴｘ１～Ｎの共通接続点には、それぞれ横流抑制リアクトルＬ１～ＬＮの一端が接続される。また、横流抑制リアクトルＬ１～ＬＮの他端同士は接続され、その共通接続点はリアクトルＬ１１の一端に接続される。
　また、横流抑制リアクトルＬ１～ＬＮの出力側には、電流検出器ＣＴＵ１～ＣＴＵＮが設けられ、各インバータユニット１～Ｎの出力電流ＩｉｎｖＵ１～ＩｉｎｖＵＮを検出信号ＩｉｎｖＵ１ｄｅｔ～ＩｉｎｖＵＮｄｅｔとして検出する。また、リアクトルＬ１１の出力側に電流検出器ＣＴＵが設けられ、インバータユニット合計の出力電流ＩｉｎｖＵを検出信号ＩｉｎｖＵｄｅｔとして検出する。
　図１では、インバータユニット１～ＮにおいてＵ相のみを示しているが、例えば３相の電力変換回路の場合には、Ｖ相，Ｗ相も図１と同様に構成される。
　図２に本実施形態１におけるインバータユニット１相あたりの横流電流抑制制御ブロックを示す。ここではインバータユニットがＮ台あり、横流電流抑制制御ブロックではＮ番目のインバータユニットＮを制御対象とすることを想定している。
　本実施形態１は横流電流を検出して、ゲート信号のタイミングを調整することで横流電流を抑制するものである。
　ＰＷＭ変調器２１は、出力電圧指令値Ｖｕｒｅｆを入力し、キャリア三角波Ｖｃａｒｒｙとの振幅を比較してゲート指令値Ｇｒｅｆを生成する。この出力電圧指令値Ｖｕｒｅｆはフィードフォワードで与えられるものの他、インバータユニットの電圧制御部（図示省略）または電流制御部（図示省略）の出力としてもよい。また、キャリア三角波Ｖｃａｒｒｙは、インバータユニットの制御部（図示省略）から出力される。
　ゲート指令値Ｇｒｅｆは、１で上アームのスイッチング素子ＴｕＮへのゲート信号ＧｕＮをＯＮにして下アームのスイッチング素子ＴｘＮへのゲート信号ＧｘＮをＯＦＦにする、０で上アームのスイッチング素子ＴｕＮへのゲート信号ＧｕＮをＯＦＦにして下アームのスイッチング素子ＴｘＮへのゲート信号ＧｘＮをＯＮにすることを意味する。
　遅延付加器ＤｅｌａｙＵは、ゲート遅延指令値演算ブロック２３が出力する立ち上がりゲート遅延指令値ＤｅｌａｙｒｅｆＵを元に、ゲート指令値Ｇｒｅｆが０から１に立ち上がるタイミングを遅延させる。
　遅延付加器ＤｅｌａｙＤは、ゲート遅延指令値演算ブロック２３が出力する立ち下がりゲート遅延指令値ＤｅｌａｙｒｅｆＤを元に、ゲート指令値Ｇｒｅｆが１から０に立ち下がるタイミングを遅延させる。
　デッドタイム処理器２４は、遅延処理が行われたゲート指令値ＧｒｅｆＮにデッドタイムを付加し、上アームのスイッチング素子ＴｕＮのゲート信号ＧｕＮと下アームのスイッチング素子ＴｘＮのゲート信号ＧｘＮを出力する。
　頂点検出器２２は、前記各スイッチング素子のスイッチング周期の１／２に１回動作（以下、スイッチング半周期）して、キャリア三角波Ｖｃａｒｒｙの上下の頂点を検出する。キャリア三角波に頂点が生じる度に、頂点検出器２２の出力信号に基づいて、ゲート遅延指令値演算ブロック２３を動作させる。
　次に、ゲート遅延指令値演算ブロック２３について説明する。
　除算器ｄｉｖは、インバータ出力電流検出値ＩｉｎｖＵｄｅｔをインバータユニット台数Ｎで除算してインバータユニット１台における平均値を算出し、この平均値を各インバータユニット出力電流指令値ＩｉｎｖＵｄｅｔ／Ｎとする。
　減算器ｓｕｂは、インバータユニット出力電流指令値ＩｉｎｖＵｄｅｔ／Ｎとインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの偏差（横流電流）を求める。比例アンプＰは偏差を任意のゲインで乗算する。
　符号検出器２５は、インバータユニット電流検出値ＩｉｎｖＵＮｄｅｔが正ならば「１」、負なら「０」を出力する（符号検出器２５の入力値が「０」の場合、出力はどちらでも良い）。
　ＮＯＴ素子ＮＯＴ１，ＮＯＴ２は符号検出器２５の出力を反転する（図２では、見やすさを優先して作成したため２個の入出力信号は同一）。ＡＮＤ素子ＡＮＤ１は、ゲート指令値Ｇｒｅｆとインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの符号との論理積を出力する。ＡＮＤ素子ＡＮＤ２は、ゲート指令値Ｇｒｅｆとインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの符号の反転信号との論理積を出力する。ＡＮＤ素子ＡＮＤ３は、ゲート指令値Ｇｒｅｆの反転信号とインバータユニット出力電流検出値Ｉｉｎ
ｖＵＮｄｅｔの符号との論理積を出力する。ＡＮＤ素子ＡＮＤ４は、ゲート指令値Ｇｒｅｆの反転信号とインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの符号の反転信号との論理積を出力する。
　入力スイッチＳＷ１１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔ＞０かつ、ゲート指令値Ｇｒｅｆ＝「１」の時に閉じる。入力スイッチＳＷ２１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔ＜０かつ、ゲート指令値Ｇｒｅｆ＝１の時に閉じる。入力スイッチＳＷ３１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔ＞０かつ、ゲート指令値Ｇｒｅｆ＝「０」の時に閉じる。入力スイッチＳＷ４１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔ＜０かつ、ゲート指令値Ｇｒｅｆ＝「０」の時に閉じる。
　積分アンプＩ１～Ｉ４は、入力スイッチＳＷ１１～ＳＷ１４の出力を積分処理する。
　出力スイッチＳＷ１２は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔ＞０の時に閉じ、積分アンプＩ１の出力を後段に出力する。出力スイッチＳＷ２２は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔ＜０の時に閉じ、積分アンプＩ２の出力を後段に出力する。出力スイッチＳＷ３２は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔ＞０の時に閉じ、積分アンプＩ３の出力を後段に出力する。出力スイッチＳＷ４２は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔ＜０の時に閉じ、
積分アンプＩ４の出力を後段に出力する。
　加算器ａｄｄ１は、比例アンプＰと出力スイッチＳＷ１２および出力スイッチＳＷ２２の出力を加算する。この加算器ａｄｄ１の出力を、乗算器ｍｕｌにおいて－１倍して符号を反転する。この乗算器ｍｕｌの出力がゲート指令値Ｇｒｅｆが「０」から「１」に立ち上がるタイミングのゲート遅延指令値ＤｅｌａｙｒｅｆＵとなる。また、加算器ａｄｄ２は比例アンプＰと出力スイッチＳＷ３２および出力スイッチＳＷ４２の出力を加算する。この加算器ａｄｄ２の出力が、ゲート指令値Ｇｒｅｆが「１」から「０」に立ち下がるタイミングのゲート遅延指令値ＤｅｌａｙｒｅｆＤとなる。
　［比例アンプＰによるゲート遅延指令値］
横流電流（偏差）であるＩｉｎｖＵｄｅｔ／Ｎ－ＩｉｎｖＵＮｄｅｔを比例アンプＰに入力し、任意のゲインを乗算した値を加算器ａｄｄ１，ａｄｄ２に出力し、加算器ａｄｄ１，ａｄｄ２からゲート遅延指令値ＤｅｌａｙｒｅｆＵ，Ｄとして出力される。比例アンプＰは横流電流が大きくなると、それに比例して大きなゲート遅延指令値ＤｅｌａｙｒｅｆＵ，Ｄを出力するもので、横流電流検出後のスイッチング動作に即座に反映する。
　横流電流（偏差）が正の場合は、自身のインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔがその平均（インバータユニット出力電流指令値ＩｉｎｖＵｄｅｔ／Ｎ）よりも小さい状態を示している。この時、立ち上がりのゲート遅延指令値ＤｅｌａｙｒｅｆＵは負の値になりゲート指令値Ｇｒｅｆの立ち上がりには進みの補正がかかり、立ち下がりゲート遅延指令値ＤｅｌａｙｒｅｆＤは正の値になりゲート指令値Ｇｒｅｆの立ち下がりには遅れの補正がかかる。これにより、ゲート信号ＧｕＮのパルス幅は大きくなり、ゲート信号ＧｘＮのパルス幅は小さくなることで出力電流を増やそうと動作する。
　［積分アンプＩ１～Ｉ４によるゲート遅延指令値］
積分アンプＩ１～Ｉ４は、各々の積分アンプが直前まで出力していた値を記憶しておく。そして、今回のスイッチング動作による横流電流を検出し各々の積分アンプＩ１～Ｉ４に入力してゲインをかけた値と、積分アンプに記憶していた値と、を加算して新しい積分アンプの値として出力する。これは一般的な積分アンプと同じ動作である。これによりスイッチング動作を数回行うことでスイッチング素子やゲート制御基板、伝送路の距離の差など外乱による遅延差を学習し、ゲート信号のタイミングのずれを完全に補償することができる。
　ただし、インバータユニットの１相にはスイッチング素子が２個あり、さらに立ち上がりと立ち下がりで特性に差があることを考慮すれば、積分アンプは１相あたり４個必要になる。そのため、図２では１相あたりＩ１～Ｉ４の積分アンプを用意している。また、このゲート遅延指令値は対応するスイッチング素子にのみ反映させる必要がある。そのため、４個ある積分アンプＩ１～Ｉ４の入出力にスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２を用意し、条件によって積分アンプＩ１～Ｉ４の動作・停止を切り換える。
　［積分アンプＩ１の出力するゲート遅延指令値］
積分アンプＩ１の後段にある出力スイッチＳＷ１２は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの向きが正の時に閉じる。このため、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの向きが正で上アームのスイッチング素子ＴｕＮがＯＦＦからＯＮに切り替わる時に出力スイッチＳＷ１２がＯＮになり、ゲート指令値Ｇｒｅｆには指令値通りの遅延が遅延付加器ＤｅｌａｙＵにおいて付加される。上アームのスイッチング素子ＴｕＮがＯＮからＯＦＦに切り替わる時も出力スイッチＳＷ１２がＯＮになるが、この時はゲート信号が立ち下がりとなるため、ゲート指令値Ｇｒｅｆに遅延は付加されない。
　入力スイッチＳＷ１１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの向きが正、かつゲート指令値Ｇｒｅｆが「１」で上アームのスイッチング素子ＴｕＮがＯＮの時に閉じる。よって、上アームのスイッチング素子ＴｕＮがＯＦＦからＯＮに切り替わった後で生じた横流電流を入力し、積分アンプＩ１内部で記憶している値と入力値を加算して更新する。以上の動作により、この積分アンプＩ１は上アームのスイッチング素子ＴｕＮのターンＯＮの遅延指令演算を担当する。
　［積分アンプＩ３の出力するゲート遅延指令値］
積分アンプＩ３後段の出力スイッチＳＷ３２は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの向きが正の時に閉じる。このため、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの向きが正で上アームのスイッチング素子ＴｕＮがＯＮからＯＦＦに切り替わる時に出力スイッチＳＷ３２がＯＮになり、ゲート指令値Ｇｒｅｆには指令値通りの遅延が遅延付加器ＤｅｌａｙＤにおいて付加される。
　入力のスイッチＳＷ３１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの向きが正、かつゲート指令値Ｇｒｅｆが０で上アームのスイッチング素子ＴｕＮがＯＦＦの時に閉じる。よって、上アームのスイッチング素子ＴｕＮがＯＮからＯＦＦに切り替わった後で生じた横流電流を入力し、積分アンプＩ３内部で記憶している値と入力値を加算して更新する。
　この条件ではインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの向きが正であるため、電流が下アームを流れる時はスイッチング素子ＴｘＮに逆並列されているダイオードを導通する。このため、下アームのスイッチング素子ＴｘＮがＯＮでもＯＦＦでも電流には影響を与えない。電流の導通経路を決めているのは上アームのスイッチング素子ＴｕＮの導通状態である。
　以上の動作により、この積分アンプＩ３は上アームのスイッチング素子ＴｕＮのターンＯＦＦの遅延指令演算を担当する。
　［積分アンプＩ２，Ｉ４の出力するゲート遅延指令値］
積分アンプＩ２，Ｉ４ではインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの向きが負の時に出力スイッチＳＷ２２，ＳＷ４２が閉じる。このため、インバータユニット出力電流検出信号ＩｉｎｖＵＮｄｅｔの向きが負で上アームのスイッチング素子ＴｕＮがＯＮからＯＦＦに切り替わる時に出力スイッチＳＷ２２がＯＮになり、ゲート指令値Ｇｒｅｆには指令値通りの遅延量が遅延付加器ＤｅｌａｙＤにおいて付加される。
　また、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの向きが負で上アームのスイッチング素子ＴｕＮがＯＦＦからＯＮに切り替わる時に出力スイッチＳＷ４２がＯＮになり、ゲート指令値Ｇｒｅｆには指令値通りの遅延が遅延付加器ＤｅｌａｙＤにおいて付加される。インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの向きが負の場合、電流の導通経路を決めているのは下アームのスイッチング素子の状態となる。そのため、積分アンプＩ２，Ｉ４は下アームの遅延指令値を出力する。
　以上の動作により、積分アンプＩ２は下アームのスイッチング素子ＴｘＮのターンＯＦＦ，積分アンプＩ４は下アームのスイッチング素子ＴｘＮのターンＯＮを担当する。
　以上の横流電流抑制制御ブロックの動作について、例を挙げて説明する。ここではインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの符号が正で、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔ＜インバータユニット出力電流指令値ＩｉｎｖＵｄｅｔ／Ｎ、すなわち、偏差が正で制御対象のインバータユニットＮの出力電流が小さい場合を想定する。なお、ゲート指令値はＧｒｅｆ＝「１」とする。
　頂点検出器２２により、キャリア三角波Ｖｃａｒｒｙの頂点が検出されるとゲート遅延指令値演算ブロック２３が動作し、入力スイッチＳＷ１１，出力スイッチＳＷ１２，ＳＷ３２が閉じる。前回のゲート遅延指令値演算ブロック２３が動作した時はゲート指令値Ｇｒｅｆ＝「０」のキャリア三角波Ｖｃａｒｒｙの頂点であり、その後ゲート指令値Ｇｒｅｆ＝「１」になり上アームのスイッチング素子ＴｕＮがターンＯＮして生じた横流電流が符号検出器２５で検出されている状態であるため、ＡＮＤ素子ＡＮＤ１の出力が「１」になり、入力スイッチＳＷ１１を閉じて積分アンプＩ１に偏差（横流電流）を入力し、上アームのスイッチング素子ＴｕＮのターンＯＮのタイミング遅延量を更新する。
　また、出力スイッチＳＷ３２が閉じるため、ＤｅｌａｙｒｅｆＤは比例アンプＰと積分アンプＩ３の加算結果になる。比例アンプＰは現在の横流電流を検出して、次のスイッチング動作時におけるゲート信号のタイミングを調整する。符号検出器２５の出力が正のためインバータユニットＮの電流検出値ＩｉｎｖＵＮｄｅｔは上アームのスイッチング素子ＴｕＮを通過している状態にあり、ゲート指令値Ｇｒｅｆ＝「１」であるため、上アームのスイッチング素子ＴｕＮはこれからターンＯＦＦを行う。そのため、出力スイッチＳＷ３２を閉じて上アームのスイッチング素子ＴｕＮのターンＯＦＦを担当する積分アンプＩ３の出力を立ち下がりのゲート遅延指令値ＤｅｌａｙｒｅｆＤに反映させ、上アームのスイッチング素子ＴｕＮのターンＯＦＦ時におけるゲート信号のタイミング調整を行う。この時、同時に入力スイッチＳＷ１２も閉じるが、この状態ではゲート指令値Ｇｒｅｆはこれから立ち下がり動作をするため、立ち上がりの遅延指令値であるＤｅｌａｙｒｅｆＵは無視される。
　図３に以上の横流電流抑制制御ブロックにより横流電流が抑制される様子を示す。この図３ではインバータユニットが２台であり、ゲート指令値Ｇｒｅｆ２にのみ外乱による遅延があることを想定している。そのため最初のスイッチング動作ではゲート指令値Ｇｒｅｆ２の立ち上がりが遅れている。
　この状態ではインバータユニット１の上アームのスイッチング素子Ｔｕ１とインバータユニット２の下アームのスイッチング素子Ｔｘ２がターンＯＮし、インバータユニット１とインバータユニット２のＵ相横流抑制リアクトルＬ１，Ｌ２にインバータ直流電圧が印加された状態となる。横流抑制リアクトルＬ１，Ｌ２は小さいことを想定しているため、インバータユニット１の出力電流ＩｉｎｖＵ１が急激に増加、インバータユニット２の出力電流ＩｉｎｖＵ２が減少し、大きな横流電流が発生している。
　これに対し、本実施形態１の制御ではスイッチング半周期となるキャリア三角波Ｖｃａｒｒｙの頂点で横流電流を検出し、横流抑制制御を行う。インバータユニット１の出力電流ＩｉｎｖＵ１が大きいため、ゲート遅延指令値演算ブロック２３では比例アンプＰによりゲート指令値Ｇｒｅｆ１のターンＯＦＦを早め、ゲート指令値Ｇｒｅｆ２のターンＯＦＦを遅らせる。これにより、横流電流を低減する。
　また、この時、インバータユニット出力電流検出値ＩｉｎｖＵ１ｄｅｔの向きは正であったため、横流電流の原因は上アームのスイッチング素子Ｔｕ１，Ｔｕ２のターンＯＮ時のタイミングずれであることがわかる。そこで、この時の横流電流を積分アンプＩ１に入力し、次回のインバータユニット１における上アームのスイッチング素子Ｔｕ１のターンＯＮするゲート信号を遅らせ、インバータユニット２における上アームのスイッチング素子Ｔｕ２のターンＯＮするゲート信号を早めることでスイッチング動作のタイミングを調整する。これを数回繰り返すことで、積分アンプＩ１に外乱による遅延を学習させ、遅延を打ち消すことによりスイッチング素子Ｔｕ１，Ｔｕ２のスイッチング動作のタイミングを揃える。
　図３では、ゲート指令値Ｇｒｅｆ１とＧｒｅｆ２の状態が同じ時でも横流電流が変化している（各々のインバータユニットの電流に微分結果がある）。これは、スイッチング素子の電圧降下Ｖｃｅ（ｓａｔ）や逆並列ダイオードの電圧降下Ｖｆの差、各インバータユニットに取り付けている横流抑制リアクトルＬ１１，Ｌ１２の大きさの差や、寄生インダクタンス成分の差があることを想定しているためである。
　これに対し、本実施形態１ではキャリア三角波Ｖｃａｒｒｙの頂点における横流電流のみを検出しインバータユニット間の横流を零にするように動作する。キャリア三角波Ｖｃａｒｒｙに対して基本波の周波数は十分小さいため、キャリア信号の１周期に対して電圧指令値Ｖｒｅｆはほぼ一定値と見なせる。このためキャリア三角波Ｖｃａｒｒｙの頂点はパルスのほぼ中心に相当し、キャリア三角波Ｖｃａｒｒｙの頂点における横流電流はパルス間の横流電流の平均値と見なすことができる。よって、キャリア三角波Ｖｃａｒｒｙの頂点で横流電流を零にすることにより、出力電圧１パルスにおける電流平均値を等しくすることができる。
　以上示したように、本実施形態１によれば、横流電流をリアルタイムに細かくサンプリングする必要がない。スイッチング動作のタイミングずれにより横流電流が急激に増加する様子は制御に使用しないため高速な検出器が不要であり、ノイズ除去のためのフィルタを追加しても横流電流抑制制御装置の動作に支障が生じない、インバータユニット間での高速な通信やそれを実現する制御基板が不要という利点を有する。また、演算負荷が軽減し、安価なシステムで横流電流抑制を実現でき、キャリア信号１周期あたりの横流電流平均値を零にすることができる。
　また、横流電流抑制制御装置の制御性能に余裕がある場合は、キャリア三角波Ｖｃａｒｒｙの頂点周辺の出力電流を数回サンプリングしフィルタ処理を行うことで、ノイズに対する動作の安定性を向上させることができる。
　さらに、図３では定常状態に達していてもゲート指令値Ｇｒｅｆ１とＧｒｅｆ２のタイミングは完全に一致せず、ずれが生じている。これは、横流電流の平均値を零にするよう動作させることにより、スイッチング素子における電圧降下Ｖｃｅ（ｓａｔ）や逆並列ダイオードの電圧降下Ｖｆ、横流抑制リアクトルＬ１，Ｌ２のインピーダンスなどの誤差などによる横流電流を打ち消すように、ゲート指令値Ｇｒｅｆ１とＧｒｅｆ２の夕イミングをわざとずらす動作が加わるためである。
　すなわち、積分アンプＩ１～Ｉ４による横流電流抑制制御により、各インバータユニット間でゲート信号のタイミングを完全には合わせず、ゲート信号のタイミングをずらしてスイッチング素子における電圧降下Ｖｃｅ（ｓａｔ）または逆並列ダイオードの電圧降下Ｖｆなどや、あるいは個々のスイッチング素子の特性誤差やゲート回路や、伝送回路の距離や形状による物理的構成に起因するゲート信号の遅延外乱を打ち消すことができる。このため、伝送回路や主回路を構成する素子選定などの別手段で横流電流抑制のための外乱を除去する必要がなくなり、これら外乱が大きな条件でも横流電流抑制リアクトルを小さくし、コストや重量を軽減することができる。
　また、ケーブルの寄生インダクタンス成分により横流電流抑制に必要なインダクタンスを確保できる可能性があり、この場合は別途リアクトルを設ける必要がない。
　さらに、積分アンプを複数用意することにより、上下アームのスイッチング素子の特性に差がある場合、また１個のスイッチング素子で立ち上がりと立ち下がりで特性に差がある場合でも横流電流を抑制することができる。
　［実施形態２］
　図４に、本実施形態２のインバータユニット１相あたりの横流電流抑制制御ブロックを示す。本実施形態２は、実施形態１に対して以下の変更を行ったものである。
　積分アンプＩ３，Ｉ４，入力スイッチＳＷ３１，ＳＷ４１，出力スイッチＳＷ３２，ＳＷ４２，ＡＮＤ素子ＡＮＤ１～４を削除する。また、入力スイッチＳＷ１１，ＳＷ２１は、ゲート指令値Ｇｒｅｆの状態に依存せず、インバータユニット電流検出値ＩｉｎｖＵＮｄｅｔの符号のみで動作する。さらに、立ち下がりのゲート遅延指令値ＤｅｌａｙｒｅｆＤは、比例アンプＰ，出力スイッチＳＷ１２，ＳＷ２２の出力を加算器ａｄｄ１で加算したものとし、立ち上がりのゲート遅延指令値ＤｅｌａｙｒｅｆＵは、乗算器ｍｕｌでゲート遅延指令値ＤｅｌａｙｒｅｆＤに－１を乗じて符号を反転したものとする。
　本実施形態２では、スイッチング素子の立ち上がりと立ち下がりの特性がほぼ等しいことを条件とした上で積分アンプＩ３，Ｉ４を２個削減し、横流電流抑制制御ブロックの構成を簡略化した方式である。比例アンプＰは実施形態１と同じ動作を行う。
　［積分アンプＩ１の出力するゲート遅延指令値］
入力スイッチＳＷ１１，出力スイッチＳＷ１２ともにインバータユニット電流検出値ＩｉｎｖＵＮｄｅｔの向きが正の時に閉じる。偏差が正であれば、制御対象のインバータユニット出力電流ＩｉｎｖＵＮが小さいことを意味するが、この時積分アンプＩ１は正の値を出力し、ゲート指令値ＧｒｅｆＮの立ち下がりに遅延を付加し立ち上がりを進めるため、ゲート信号ＧｕＮのパルス幅が大きくなり、ゲート信号ＧｘＮのパルス幅が小さくなる。このため、インバータユニット出力電流ＩｉｎｖＵＮを増加させるように作用する。
　入力スイッチＳＷ１１，出力スイッチＳＷ１２が閉じる時は出力電流が正のため、インバータユニット出力電流ＩｉｎｖＵＮは上アームのスイッチング素子ＴｕＮを通過する。積分アンプＩ１は上アームのスイッチング素子ＴｕＮの立ち上がりと立ち下がり両方のゲート信号のタイミングを調整する。
　［積分アンプＩ２の出力するゲート遅延指令値］
同様に、積分アンプＩ２が動作する時はインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔが負になり、電流は下アームのスイッチング素子ＴｘＮを通過する。積分アンプＩ２は下アームのスイッチング素子ＴｘＮの立ち上がりと立ち下がり両方のゲート信号のタイミングを調整する。
　以上に示したように、本実施形態２ではパルス幅調整にのみ学習機能を追加し、遅延補正の学習機能を削除しているが、比例アンプＰによる遅延補正は有効のため、例えば制御基板やインバータユニットの設計で比例アンプＰによる遅延補正の範囲内となる横流電流であれば十分対応できる。
　逆に、スイッチング素子の電圧降下特性を揃えることができる、横流抑制リアクトルの精度を高くすることができる、または配線の長さを均一にして寄生インダクタンス成分を揃えることができる、といった条件を満たせる場合、パルス幅調整を比例アンプＰで行い、遅延特性を積分アンプで補正することもできる。
　以上のとおり、本実施形態２で得られる効果は、実施形態１と同様で積分アンプを削減した構成で横流電流抑制制御を実現できる。
　［実施形態３］
　図５に、実施形態３におけるインバータユニット１相あたりの制御ブロックを示す。本実施形態３では、実施形態１に対して以下の変更を行ったものである。
　減算器ｓｕｂが出力するＩｉｎｖＵｄｅｔ／ＮとＩｉｎｖＵＮとの偏差信号（横流電流）をデッドバンド処理器２６に入力し、その出力を比例アンプＰや積分アンプＩ１～Ｉ４に入力する。
　デッドバンド処理器２６は、入力信号の絶対値がしきい値より小さければ零を出力し、大きければ入力信号をしきい値だけ零に近づけて出力する。
　本実施形態３では、横流電流の絶対値が小さい時には比例アンプＰの出力を零、積分アンプＩ１～Ｉ４は前回までの学習結果を出力し更新は行わないようにする方式である。
　電流検出器ＣＴＵ１～ＣＴＵＮ，ＣＴＵに検出誤差があるなどの原因により、ＩｉｎｖＵ１ｄｅｔ＋ＩｉｎｖＵ２ｄｅｔ＋…＋ＩｉｎｖＵＮｄｅｔ＜ＩｉｎｖＵｄｅｔとなり、Ｕ相における各インバータユニットの出力合流点の電流検出値ＩｉｎｖＵｄｅｔがインバータユニット個別の電流検出値ＩｉｎｖＵ１ｄｅｔ＋ＩｉｎｖＵ２ｄｅｔ＋…＋ＩｉｎｖＵＮｄｅｔの合計よりも大きい場合を考える。このとき、横流が完全に抑制されている場合でも、ＩｉｎｖＵＮｄｅｔ＜ＩｉｎｖＵｄｅｔ／Ｎとなる。その結果、すべてのインバータユニットで出力電流を増加させようと動作する。出力電流が増加すると、各インバータユニットの出力合流点の電流検出値ＩｉｎｖＵｄｅｔまで増加してしまい偏差は増加してしまう。これにより、積分アンプＩ１～Ｉ４が暴走し遅延指令値は際限なく増えてしまう。
　例えば、インバータユニットがＮ台の時、インバータユニット個別の電流を自由に決めることができる自由度はＮとなるが、各インバータユニットの横流電流抑制制御回路がＮ個、各インバータユニットの出力合流点の電流を制御する回路が１個、合計で制御回路はＮ＋１個が必要となってしまい自由度がＮでは不足する。ここで、電流検出器ＣＴＵ１～ＣＴＵＮの合計となるインバータユニット出力電流検出値ＩｉｎｖＵ１ｄｅｔ＋ＩｉｎｖＵ２ｄｅｔ＋…＋ＩｉｎｖＵＮｄｅｔとインバータ出力電流検出器ＣＴＵの電流検出値ＩｉｎｖＵｄｅｔがずれていると、電流制御と横流電流抑制制御で流そうとする電流の大きさに差が生じ、互いに干渉してしまうことで電流制御と横流電流抑制制御の積分アンプが暴走する。
　以上の干渉による不具合を防止するため、電流検出値の差による制御干渉の影響が出やすい横流電流の絶対値が小さくなった段階で積分アンプＩ１～Ｉ４の更新を停止する。
　本実施形態３によれば、実施形態１の作用効果に加え、横流電流が小さい時は横流電流抑制制御を停止することで、各インバータユニットの出力電流合計値ＩｉｎｖＵ１ｄｅｔ＋ＩｉｎｖＵ２ｄｅｔ＋…＋ＩｉｎｖＵＮｄｅｔと各インバータユニットの出力合流点の電流検出値ＩｉｎｖＵｄｅｔに誤差がある場合での積分アンプの暴走を抑制することが可能となる。
　［実施形態４］
　図６に、本実施形態４のインバータユニット１相あたりの制御ブロックを示す。本実施形態４では、実施形態１に対して以下の変更を行ったものである。
　各インバータユニットの出力電流指令値として、各インバータユニットの出力合流点の電流検出値ＩｉｎｖＵｄｅｔではなく任意の代表インバータユニット（ここでは、インバータユニット１）の出力電流検出値ＩｉｎｖＵ１ｄｅｔを使用する。そのため、除算器ｄｉｖが不要となり、インバータユニットの台数Ｎで割る処理は行わない。フィードバックによる制御が行われていれば、本実施形態の構成でも横流電流を抑制することができる。
　例えば、電流制御を行っている条件でインバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔが他のインバータユニットに比べて小さい場合、他のインバータユニットの横流電流抑制制御が出力電流を減少させるよう動作する。すると、インバータ出力電流の合計ＩｉｎｖＵまで減少してしまうが、電流制御がインバータ出力電流ＩｉｎｖＵを増加させるように動作する。これによりインバータユニット１の出力電流ＩｉｎｖＵ１が増加し、電流分担を均一にすることができる。また、電圧制御を適用している場合も同様である。
　インバータユニット１では検出値と指令値が同じ信号であるため、常に偏差が零になり横流電流抑制制御は動作しない。このため、インバータユニット１の横流電流抑制制御回路は省略することができる。
　また、ここでは他のインバータユニットの電流指令値をインバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔとしたが、各インバータユニットで異なるインバータユニットの出力電流検出値を指令値として参照しても良い。例えば、指令値として近くに位置するインバータユニットの出力電流検出値を選択すれば、配線を簡略化できる。
　また、本実施形態４ではデッドバンド処理器２６を追加しなくても実施形態３と同様の効果を得ることができる。例えば、インバータユニットがＮ台の時、各インバータユニットの横流電流抑制制御回路がＮ－１個、インバータユニット全体の電流を制御する回路が１個、合計で制御回路はＮ個であり、この場合には自由度Ｎと等しくなる。そのため、制御回路が干渉を起こさず、かつすべてのインバータユニットの電流を制御することができる。代表インバータユニット１の出力電流ＩｉｎｖＵ１に比べて、代表インバータユニット１の電流検出値であるＩｉｎｖＵ１ｄｅｔが大きい場合、残りのインバータユニットすべてで出力電流を増加させるように動作する。すると、横流電流は他のインバータユニットから代表ユニット１に向けて流れ、代表インバータユニット１の出力電流ＩｉｎｖＵ１は減少、代表インバータユニット１の電流検出値ＩｉｎｖＵ１ｄｅｔも減少し、偏差は小さくなる。そのため、積分アンプはある点に収束し、制御干渉による横流電流抑制制御の積分アンプの暴走を抑制することができる。
　［実施形態５］
　図７に本実施形態５のインバータユニット１相あたりの制御ブロックを示す。本実施形態５では、実施形態１のゲート遅延指令値演算ブロックに対して以下の変更を加えたものである。
　インバータユニット出力電流指令値ＩｉｎｖＵｄｅｔ／Ｎとインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔとの偏差を求める減算器ｓｕｂを、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔを－１倍する乗算器ｍｕｌ２とデッドバンド処理器２７の組み合わせに変更する。
　また、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔが正ならば１を、負ならば－１を出力する符号検出器２８と、熱責務均等化ブロック２９と、符号検出器２８と熱責務均等化ブロック２９との積を演算する乗算器ｍｕｌ３と、が追加され、乗算器ｍｕｌ３の出力は加算器ａｄｄ３により比例アンプＰの出力と加算される。
　次に、熱責務均等化ブロック２９について説明する。
　実効値演算器ＲＭＳ１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔからインバータユニット出力電流実効値ＩｉｎｖＵＮｒｍｓを求めて出力する。また、実効値演算器ＲＭＳ２は、インバータ出力電流検出値ＩｉｎｖＵｄｅｔからインバータユニット出力電流実効値ＩｉｎｖＵｒｍｓを求めて出力する。除算器ｄｉｖは、インバータユニット出力電流実効値ＩｉｎｖＵｒｍｓをインバータユニット台数Ｎで除算し、各インバータユニット出力電流実効値の平均値ＩｉｎｖＵｒｍｓ／Ｎを求める。この各インバータユニット出力電流実効値の平均値ＩｉｎｖＵｒｍｓ／Ｎとインバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔの実効値ＩｉｎｖＵＮｒｍｓの偏差を減算器ｓｕｂで算出する。この偏差を比例積分アンプＰＩに入力し、比例積分処理を行う。
　本実施形態５は、電流ピークに対してのみ実施形態１と同様の横流電流抑制制御を行い、熱責務に対しては比例積分処理による低速な制御を行う方式である。
　まず、本実施形態５ではデッドバンド処理器２７の設定値としてスイッチング素子の絶対定格電流や電力変換回路が出力する最大電流のピーク値に余裕を持たせた電流を設定値にすることを想定している。この設定値を超えた場合のみ横流電流抑制制御が動作し、電流が特定のインバータユニットに集中してスイッチング素子が過電流によりダメージを負う事態を防ぐ。
　しかし、これだけではピーク電流だけが分担された状態となる。そのため電力変換回路の低電流時にはインバータ出力電流ＩｉｎｖＵが特定のインバータユニットに集中し、そのインバータユニットのみ発熱が大きくなり部品がダメージを負う可能性がある。そこでインバータ出力電流の実効値ＩｉｎｖＵｒｍｓを検出し、ゲート信号のタイミングを調整して熱責務の均等化を行う。
　本実施形態５における熱責務均等化ブロック２９内の比例積分アンプＰＩの動作を説明する。例として各インバータユニット出力電流実効値の平均値ＩｉｎｖＵｒｍｓ／Ｎ＞インバータユニット出力電流検出値の実効値ＩｉｎｖＵＮｒｍｓ、かつ、インバータユニット出力電流検出値の実効値ＩｉｎｖＵＮｒｍｓ＞０の場合を考えると、制御対象のインバータユニットの出力電流振幅が不足した状態である。この時、比例積分アンプＰＩの出力は正になり、乗算器ｍｕｌ３の出力も正、立ち上がりのゲート遅延指令値ＤｅｌａｙｒｅｆＵは負に、立ち下がりのゲート遅延指令値ＤｅｌａｙｒｅｆＤは正の値となる。そのため、ゲート信号ＧｕＮのパルス幅が大きくなり、出力電流の増加が促される。
　また、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔ＜０の場合は、立ち上がりのゲート遅延指令値ＤｅｌａｙｒｅｆＵは正、立ち上がりのゲート遅延指令値ＤｅｌａｙｒｅｆＤは負の値になり、ゲート信号ＧｘＮのパルス幅が大きくなりインバータユニット出力電流の振幅が増加される。これにより制御対象のインバータユニット出力電流実効値Ｉｉｎｖｒｍｓが増加される。
　本実施形態５で追加した熱責務均等化ブロック２９は、以下の（１），（２）の理由により基本波１周期に１回程度動作させることを想定している。
（１）１相の信号から実効値を求めるには最低でも基本波１周期の時間がかかる
（２）瞬間的であれば電流が増加してもスイッチング素子の温度上昇はわずかであり、熱責務への影響は小さい。
　これにより、高速（スイッチング半周期）での動作が要求されるピーク電流均等化制御は、インバータユニット単独で処理が完結し、他のインバータユニットの電流検出信号を必要としない。そのため、他のインバータユニットや各インバータユニットの合流点電流といった離れた位置の電流検出信号を伝送する際に遅延が発生する場合には、本実施形態５を適用することで伝送遅延による問題が解決できる。また、高速な信号伝送を必要とせず基本波１周期に１回の伝送でよいため、安価な信号伝送システムを用いることができる。
　なお、本実施形態５では実効値を使用したが、電流検出値を整流してフィルタを適用するなどして基本波１周期あたりの絶対値の電流平均値を求め、これを横流電流抑制制御に使用しても良い。また、時定数の大きなフィルタを用いることができ、ノイズに対する安定性を向上させることが可能となる。
　［実施形態６］
　図８に、本実施形態６のインバータユニット１相あたりの制御ブロックを示す。本実施形態６では、実施形態１のゲート遅延指令値演算ブロック２３に以下の変更を加えているものである。
　絶対値検出ブロックＡＢＳにおいて、インバータユニット出力電流ＩｉｎｖＵＮの絶対値を検出する。この絶対値と所定のしきい値αとを比較器３０により比較し、前記絶対値がしきい値よりも小さい時に「０」，大きい時に「１」を出力する。スイッチＳＷ５は、比較器３０の出力が「０」ならＯＦＦになり積分アンプＩ１，Ｉ２，Ｉ３，Ｉ４の入力信号を「０」とし、「１」ならばスイッチＳＷ５を閉じて積分アンプＩ１，Ｉ２，Ｉ３，Ｉ４の入力信号を偏差（横流電流）とする。
　本実施形態６では、積分アンプＩ１～Ｉ４の入力側にスイッチＳＷ５を追加した。これにより、インバータユニット出力電流ＩｉｎｖＵＮの絶対値がしきい値αより小さい時は、積分アンプＩ１～Ｉ４の値の更新を停止できる。
　積分アンプＩ１～Ｉ４の値の更新を停止する理由は、インバータユニット出力電流ＩｉｎｖＵＮの絶対値が小さい時は、電流が上アームのスイッチング素子ＴｕＮを通過しているか下アーム素子ＴｘＮを通過しているか正確な検出が難しくなるためである。特に、電流検出器ＣＴＵ１～ＣＴＵＮによる遅延、フィルタによる遅延、スイッチングリプルによるノイズの重畳により、実際の電流の向きと電流検出器で検出した電流の符号が異なる可能性が十分考えられる。
　本実施形態６では、このようにインバータユニット出力電流ＩｉｎｖＵＮの絶対値が小さくなった場合に積分アンプＩ１～Ｉ４の更新を停止することで、横流電流抑制制御の誤動作を防ぎ、次にインバータユニット出力電流ＩｉｎｖＵＮが増加した際の各インバータユニット間の横流電流拡大を抑制する。この場合、インバータユニット出力電流ＩｉｎｖＵＮの絶対値が小さい時には横流電流が拡大する危険性がある。しかし、インバータユニット出力電流ＩｉｎｖＵＮの絶対値が小さいため、横流電流が発生してもインバータユニット出力電流Ｉｉｎｖが絶対定格の電流値を超えてスイッチング素子が破壊されることはない。また、損失も小さいため熱責務の分担への影響も非常にわずかとなる。そのためインバータユニット出力電流ＩｉｎｖＵＮの絶対値が小さい時に積分アンプＩ１～Ｉ４の更新を停止しても、各インバータユニット間の横流電流は問題にはならない。
　以上示したように、本実施形態６によれば、実施形態１の作用効果に加え、インバータユニット出力電流ＩｉｎｖＵＮの絶対値が小さい時は横流電流抑制制御を停止することで、遅延やノイズにより検出したインバータユニット出力電流ＩｉｎｖＵＮの極性に誤りが生じても横流電流抑制制御の誤動作を防ぎ、次にインバータ出力電流ＩｉｎｖＵＮが増加した際の横流電流の拡大を抑制することができる。
　［実施形態７］
　図９に本実施形態７のインバータユニット１相あたりの制御ブロックを示す。本実施形態７は、実施形態１に対して以下の変更を行ったものである。
　ゲート遅延指令演算ブロック２３の起動信号を、キャリア三角波Ｖｃａｒｒｙの頂点ではなく、ゲート指令値Ｇｒｅｆの変化を検出した信号に変更する。ゲート指令値Ｇｒｅｆの変化は、現在のゲート指令値Ｇｒｅｆと１演算時間前のゲート指令値Ｇｒｅｆとの排他的論理和ＥＸＯＲにより検出する。
　これにより、横流電流を検出するタイミングもスイッチング素子が動作する直前となり、キャリア三角波Ｖｃａｒｒｙの頂点で検出した横流電流抑制制御に比べて制御遅延を小さくすることができる。その結果、温度変化，出力電流指令値の変更など電力変換回路の運転条件の変動，外乱発生時の過渡的な応答を向上することができる。また、横流電流抑制制御の動作がキャリア三角波Ｖｃａｒｒｙに依存しないため、ＰＷＭ変調以外の変調方式に対応することができる。また、本実施形態７でも横流電流を細かく検出する必要がないため、高速な電流検出器は不要である。
　ただし、この方法では横流電流が零になるタイミングはキャリア波の頂点ではなくスイッチング直前となる。そのため、キャリア三角波Ｖｃａｒｒｙの１周期間の平均電流で見た場合、定常状態における横流電流は実施形態１よりも増加する。また、ゲート指令値Ｇｒｅｆの変化が発生したら、Ａ／Ｄ変換，指令値演算，タイミング調整までを高速に行う必要があり、制御装置には高い性能が必要になる。または、ゲート遅延指令値演算ブロック２３を常に動作させておき、いつゲート指令値Ｇｒｅｆが変化しても対応できるようにしても良い。
　本実施形態７によれば、実施形態１の作用効果に加え、横流電流抑制制御の動作がキャリア三角波Ｖｃａｒｒｙの状態に依存しないため、キャリア三角波Ｖｃａｒｒｙを使用しない変調方式にも対応できる。また、ゲート指令値Ｇｒｅｆの変化直前でゲート遅延指令値演算ブロック２３を動作させることにより、横流電流抑制制御の制御遅延が小さくなり、制御の安定性を向上でき、横流電流抑制にかかる制御時間を短くすることができる。
　［実施形態８］
　図１０に実施形態８のインバータユニット１相あたりの制御ブロックを示す。実施形態８は、実施形態１に対して以下の変更を行ったものである。
　符号検出器３１により、キャリア三角波Ｖｃａｒｒｙの符号を検出し、ＡＮＤ素子ＡＮＤ１～４に出力する。
　ＡＮＤ素子ＡＮＤ１，２には、符号検出器３１の出力の反転信号を入力し、入力スイッチＳＷ１１，ＳＷ２１が閉じる条件の１つを、「キャリア三角波Ｖｃａｒｒｙの符号が負であること」に変更する。
　ＡＮＤ素子ＡＮＤ３，４には符号検出器３１の出力信号をそのまま入力し、入力スイッチＳＷ３１，ＳＷ４１が閉じる条件の１つを、「キャリア三角波Ｖｃａｒｒｙの符号が正であること」に変更する。
　スイッチＳＷ７は、立ち上がりのゲート遅延指令値ＤｅｌａｙｒｅｆＵを入力とし、キャリア三角波Ｖｃａｒｒｙの符号が正の時に閉じる。また、スイッチＳＷ６は、立ち下がりのゲート遅延指令値ＤｅｌａｙｒｅｆＤを入力とし、キャリア三角波Ｖｃａｒｒｙの符号が負の時に閉じる。スイッチＳＷ６，ＳＷ７の出力は、電圧指令値ＶＵｒｅｆに加算されて該当インバータユニットＮの電圧指令値ＶｕｒｅｆＮとなる。この電圧指令値ＶｕｒｅｆＮは、ＰＷＭ変調器２１，デッドタイム処理器２４を介して、ＰＷＭ変調およびデッドタイムが付加されてゲート信号ＧｕＮ，ＧｘＮが生成される。
　本実施形態８では、ゲートタイミングを直接変更せずに電圧指令値Ｖｕｒｅｆを調整して、間接的にゲートタイミングを変更できるようにした方式である。本実施形態８も実施形態１と同様に、積分アンプＩ１～Ｉ４を４個用意している。さらに、キャリア三角波Ｖｃａｒｒｙの符号によりスイッチＳＷ６とＳＷ７を切り換え、電圧指令値Ｖｕｒｅｆに加算する補正量をキャリア三角波の半周期（スイッチング半周期）で切り換えることができる。
　例えば、キャリア三角波Ｖｃａｒｒｙの頂点における符号が正で次のキャリア三角波Ｖｃａｒｒｙの半周期でゲート指令値Ｇｒｅｆが立ち上がる場合には電圧指令値Ｖｕｒｅｆを増加させる。また、キャリア三角波Ｖｃａｒｒｙの頂点における符号が負で次のキャリア三角波Ｖｃａｒｒｙの半周期でゲート指令値Ｇｒｅｆが立ち下がる場合には電圧指令値Ｖｕｒｅｆを減少させる。これにより、ゲート指令値Ｇｒｅｆの立ち上がりも立ち下がりも両方早くする、といった横流電流抑制制御ができるようになる。
　すなわち、実施形態８の特長として、上記のように電圧指令値Ｖｕｒｅｆを増加させるまたは減少させる調整を加えることでゲート信号のタイミングを早めることができる点がある。実施形態１では調整対象が電圧指令値Ｖｕｒｅｆではなくゲート指令値Ｇｒｅｆであるため、ゲート指令値Ｇｒｅｆのタイミングを遅らせることしかできない。実施形態１で特定のインバータユニットだけゲート指令値Ｇｒｅｆを早めたい場合、積分アンプＩ１～Ｉ４に適切な初期値を設定し、すべてのインバータユニットで均等にゲート指令値Ｇｒｅｆのタイミングを遅らせた上で、特定のインバータユニットだけゲート指令値Ｇｒｅｆの遅延量を小さくする必要がある。本実施形態８ではこの操作が不要であるため、制御系の遅延を小さくすることができ制御がより安定になる。
　［実施形態９］
　図１１に本実施形態９における電力変換回路の主回路、図１２に本実施形態９のインバータユニット１相あたりの横流電流抑制制御ブロックを示す。本実施形態９は実施形態１の横流電流抑制制御を３レベルインバータに適用した電力変換回路である。
　図１１に示すように、直流電圧源である直列接続されたコンデンサＣ１，Ｃ２の正電位側から負電位側にスイッチング素子Ｔ１１，Ｔ２１，Ｔ３１，Ｔ４１が直列接続される。各々のスイッチング素子Ｔ１１，Ｔ２１，Ｔ３１およびＴ４１には夫々ダイオードが逆並列接続されている。スイッチング素子Ｔ１１とＴ２１の共通接続点とコンデンサＣ１，Ｃ２の中性点間、スイッチング素子Ｔ３１とＴ４１の共通接続点とコンデンサＣ１，Ｃ２の中性点間に夫々クランプダイオードＤＣ１，ＤＣ２を接続する。そして１相分の交流出力をスイッチング素子Ｔ２１とＴ３１接続点に与える。また、インバータユニット１と同様の回路構成のインバータユニット２～Ｎがインバータユニット１と並列に接続される。
　次に、図１２に基づいて本実施形態９における横流電流抑制制御ブロックにおける実施形態１との相違点について説明する。ＰＷＭ変調器２１の出力は、スイッチング素子Ｔ１Ｎとスイッチング素子Ｔ３Ｎのゲート信号に対応するゲート指令値Ｇｒｅｆ１，スイッチング素子Ｔ２Ｎとスイッチング素子Ｔ４Ｎのゲート信号に対応するゲート指令値Ｇｒｅｆ２の２個となる。
　また、ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２それぞれに対応する遅延付加器ＤｅｌａｙＵ１，ＤｅｌａｙＤ１，ＤｅｌａｙＵ２，ＤｅｌａｙＤ２が設けられる。さらに、デッドタイム処理器２４において、デッドタイム処理後出力されるゲート信号はＧ１Ｎ，Ｇ２Ｎ，Ｇ３Ｎ，Ｇ４Ｎの４つとなる。
　次に、ゲート遅延指令値演算ブロック２３における実施形態１との相違点について説明する。
　バッファ３２ａ，３２ｂにより、ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２のキャリア三角波Ｖｃａｒｒｙの半周期前の値を保持する。また、積分アンプＩ５～Ｉ８，入力スイッチＳＷ５１，ＳＷ６１，ＳＷ７１，ＳＷ８１，出力スイッチＳＷ５２，ＳＷ６２，ＳＷ７２，ＳＷ８２，ＡＮＤ素子ＡＮＤ５～８を追加する。
　ＡＮＤ素子ＡＮＤ１～４には符号検出器２５の出力信号を入力し、入力スイッ
チＳＷ１１，ＳＷ２１，ＳＷ３１，ＳＷ４１が閉じる条件の１つは、「インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔが正であること」とする。また、ＡＮＤ素子ＡＮＤ５～８は符号検出器２５の反転出力信号を入力し、入力スイッチＳＷ５１，ＳＷ６１，ＳＷ７１，ＳＷ８１が閉じる条件の１つは、「インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔが負であること」とする。
　入力スイッチＳＷ１１，ＳＷ５１が閉じる別の条件は、ゲート指令値Ｇｒｅｆ１が「１」，キャリア三角波Ｖｃａｒｒｙの半周期前のゲート指令値Ｇｅｒｆ１が「０」，キャリア三角波Ｖｃａｒｒｙの半周期前のゲート指令値Ｇｒｅｆ２が「１」である。
　入力スイッチＳＷ２１，ＳＷ６１が閉じる別の条件は、ゲート指令値Ｇｒｅｆ１が「０」，キャリア三角波Ｖｃａｒｒｙの半周期前のゲート指令値Ｇｒｅｆ１が「１」，ゲート指令値Ｇｒｅｆ２が「１」である。
　入力スイッチＳＷ３１，ＳＷ７１が閉じる別の条件は、ゲート指令値Ｇｒｅｆ２が「１」，キャリア三角波Ｖｃａｒｒｙの半周期前のゲート指令値Ｇｒｅｆ２が「０」，ゲート指令値Ｇｒｅｆ１が「０」である。
　入力スイッチＳＷ４１，ＳＷ８１が閉じる別の条件は、ゲート指令値Ｇｒｅｆ
２が「０」，キャリア三角波Ｖｃａｒｒｙの半周期前のゲート指令値Ｇｒｅｆ２が「１」，半周期前のゲート指令値Ｇｒｅｆ１が「０」である。
　出力スイッチＳＷ１２，ＳＷ２２，ＳＷ３２，ＳＷ４２が閉じる条件は、「インバータ出力電流検出器ＩｉｎｖＵＮｄｅｔが正であること」とする。出力スイッチＳＷ５２，ＳＷ６２，ＳＷ７２，ＳＷ８２が閉じる条件は、「インバータ出力電流検出器ＩｉｎｖＵＮｄｅｔが負であること」とする。
　加算器ａｄｄ１が比例アンプＰと出力スイッチＳＷ１２，ＳＷ５２の出力を加算し、加算器ａｄｄ１の加算結果を乗算器ｍｕｌ１において－１倍して符号を反転する。この乗算器ｍｕｌ１の出力がゲート指令値Ｇｒｅｆ１が「０」から「１」に立ち上がるタイミングのゲート遅延指令値Ｄｅｌａｙｒｅｆ１Ｕとなる。
　加算器ａｄｄ２が比例アンプＰと出力スイッチＳＷ２２，ＳＷ６２の出力を加
算する。この加算器ａｄｄ２の出力が、ゲート指令値Ｇｒｅｆ１が「１」から「０」に立ち下がるタイミングのゲート遅延指令値Ｄｅｌａｙｒｅｆ１Ｄとなる。
　また、加算器ａｄｄ３が比例アンプＰと出力スイッチＳＷ３２，ＳＷ７２の出力を加算し、加算器ａｄｄ３の加算結果を乗算器ｍｕｌ２において－１倍して符号を反転する。この乗算器ｍｕｌ２の出力が、ゲート指令値Ｇｒｅｆ２が「０」から「１」に立ち上がるタイミングのゲート遅延指令値Ｄｅｌａｙｒｅｆ２Ｕとなる。
　加算器ａｄｄ４が比例アンプＰと出力スイッチＳＷ４２，ＳＷ８２の出力を加算する。この加算器ａｄｄ４の出力が、ゲート指令値Ｇｒｅｆ２が「１」から「０」に立ち下がるタイミングのゲート遅延指令値Ｄｅｌａｙｒｅｆ２Ｄとなる。
　本実施形態９は、３レベルインバータに適用した例である。３レベルインバータではスイッチング素子が１つの相で４個になるため、横流電流抑制制御に使用する積分アンプをＩ１～Ｉ８の８個を用いて対応している。それぞれの積分アンプについて説明する。
　［積分アンプＩ１］
入力スイッチＳＷ１１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔが正、かつ、ゲート指令値Ｇｒｅｆ１が０から「１」に切り替わった時に閉じる。積分アンプＩ１の出力はゲート指令値Ｇｒｅｆ１の立ち上がりのタイミングの補正を行う。ゲート指令値Ｇｒｅｆ１はスイッチング素子Ｔ１Ｎ，Ｔ３Ｎに対応し、インバータユニット出力電流ＩｉｎｖＵＮの向きが正なので、この時電流はスイッチング素子Ｔ１Ｎを通過する。そのため、積分アンプＩ１はスイッチング素子Ｔ１Ｎの立ち上がりを担当する。
　［積分アンプＩ２］
入力スイッチＳＷ２１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔが正、かつ、ゲート指令値Ｇｒｅｆ１が「１」から「０」に切り替わった時に閉じる。積分アンプＩ２の出力はゲート指令値Ｇｒｅｆ１の立ち下がりのタイミングの補正を行う。ゲート指令値Ｇｒｅｆ１はスイッチング素子Ｔ１Ｎ，Ｔ３Ｎに対応し、インバータユニット出力電流ＩｉｎｖＵＮの向きが正なので、この時電流はスイッチング素子Ｔ１Ｎを通過する。そのため、積分アンプＩ１はスイッチング素子Ｔ１Ｎの立ち下がりを担当する。
　［積分アンプＩ３］
入力スイッチＳＷ３１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔが正、かつ、ゲート指令値Ｇｒｅｆ２が「０」から「１」に切り替わった時に閉じる。積分アンプＩ３の出力はゲート指令値Ｇｒｅｆ２の立ち上がりのタイミングの補正を行う。ゲート指令値Ｇｒｅｆ２はスイッチング素子Ｔ２Ｎ，Ｔ４Ｎに対応し、インバータユニット出力電流ＩｉｎｖＵＮの向きが正なので、この時電流はスイッチング素子Ｔ２Ｎを通過する。そのため、積分アンプＩ３はスイッチング素子Ｔ２Ｎの立ち上がりを担当する。
　［積分アンプＩ４］
入力スイッチＳＷ４１は、インバータユニット出力電流検出値ＩｉｎｖＵＮｄｅｔが正、かつ、ゲート指令値Ｇｒｅｆ２が「１」から「０」に切り替わった時に閉じる。積分アンプＩ４の出力はゲート指令値Ｇｒｅｆ２の立ち下がりのタイミングの補正を行う。ゲート指令値Ｇｒｅｆ２はスイッチング素子Ｔ２Ｎ，Ｔ４Ｎに対応し、インバータユニット出力電流ＩｉｎｖＵＮの向きが正なので、この時電流はスイッチング素子Ｔ２Ｎを通過する。そのため、積分アンプＩ４はスイッチング素子Ｔ２Ｎの立ち下がりを担当する。
　［積分アンプＩ５］
入力スイッチＳＷ５１は、インバータユニット出力電流ＩｉｎｖＵＮが負であることを除けば入力スイッチＳＷ１１と同じ条件で閉じる。インバータユニット出力電流ＩｉｎｖＵＮの向きが負なので、電流はスイッチング素子Ｔ３Ｎを通過する。そのため積分アンプＩ５はスイッチング素子Ｔ３Ｎの立ち上がりを担当する。
　［積分アンプＩ６～Ｉ８］
同様に考えて、積分アンプＩ６はスイッチング素子Ｔ３Ｎの立ち下がりを担当し、積分アンプＩ７はスイッチング素子Ｔ４Ｎの立ち上がりを担当し、積分アンプＩ８はスイッチング素子Ｔ４Ｎの立ち下がりを担当する。
　このようにそれぞれのスイッチング素子の立ち上がりおよび立ち下がりに対応した積分アンプを用意し、スイッチング素子の動作条件から横流電流に影響を与えるスイッチング素子のゲート信号のタイミングを調整することで、３レベルインバータでも同様に横流電流の抑制制御を行うことができる。
　以上の方法は、キャリア三角波Ｖｃａｒｒｙの半周期に１回スイッチング動作が行われることを前提として、キャリア三角波Ｖｃａｒｒｙの半周期に１回、制御系がゲート信号のタイミングに介入することで横流電流の抑制制御を行っている。しかしマルチレベルインバータではキャリア三角波Ｖｃａｒｒｙの半周期に２回スイッチング動作が行われる、またはスイッチング動作しないといった「キャリア三角波Ｖｃａｒｒｙの半周期に１回スイッチング動作が行われる」という前提条件が成立しない場合がある。
　図１３にこの状態を示す。この図１３ではインバータユニット出力電流ＩｉｎｖＵＮの向きが正であることを想定している。スイッチング素子Ｔ１の立ち上がりに注目すると、区間Ｅではキャリア三角波Ｖｃａｒｒｙの半周期に１回スイッチング動作が行われ、スイッチング素子Ｔ１がＯＦＦからＯＮに変化している。区間Ｃにおいてもスイッチング素子Ｔ１がＯＦＦからＯＮに変化しているが、同時にスイッチング素子Ｔ２もＯＦＦからＯＮに変化している。この時の横流電流の変化はスイッチング素子Ｔ１だけでなくスイッチング素子Ｔ２にも起因するため、横流電流抑制制御を停止しなければならない。そのため、入力スイッチＳＷ１１が閉じる条件にキャリア三角波Ｖｃａｒｒｙの半周期前のゲート指令値Ｇｒｅｆ２が「１」であることを追加することで、区間Ｃにおける積分アンプＩ１の入力を零としている。
　同様にスイッチング素子Ｔ１の立ち下がりに注目すると、区間Ｄではキャリア三角波Ｖｃａｒｒｙの半周期に１回スイッチング動作が行われ、スイッチング素子Ｔ１がＯＮからＯＦＦに変化している。しかし、区間Ａではスイッチング素子Ｔ１はＯＦＦのままであり、スイッチングは行われない。この時に発生した横流電流はスイッチング素子における電圧降下Ｖｃｅ（ｓａｔ）や逆並列ダイオードの電圧降下ｖｆ、横流抑制リアクトルＬ１，Ｌ２の誤差などによるものでスイッチング素子Ｔ１のスイッチング動作のタイミングのずれではないため、この時も横流電流抑制を停止する必要がある。そのため、入力スイッチＳＷ２１が閉じる条件にキャリア三角波Ｖｃａｒｒｙの半周期前のゲート指令値Ｇｒｅｆ１が「１」であることを追加し、区間Ａの横流電流抑制制御を行わないようにしている。
　また、区間Ｂではスイッチング素子Ｔ１がＯＮからＯＦＦに変化しているが、スイッチング素子Ｔ２もＯＮからＯＦＦに変化している。この時も横流電流抑制制御を行わないよう、ゲート指令Ｇｒｅｆ２が「１」であることを積分アンプＩ２の動作条件にしている。
　以上のように、スイッチング素子の数に応じて積分アンプを増設し、スイッチング素子の動作条件から横流電流に影響を与えるスイッチング素子を検出し、対応する積分アンプで横流抑制制御を行わせることで、３レベルに限らずマルチレベルインバータにも適用することができる。
　実施例９では３レベルＮＰＣインバータを例としたが、動作条件から横流電流に影響を与えるスイッチング素子を検出し対応する横流電流抑制制御を行うことで、３レベルＡ－ＮＰＣインバータでも同様に横流電流抑制制御を行うことができる。
　実施形態９により、３レベルインバータでインバータユニットを構成し並列接続した時も、横流電流を抑制し実施例１と同じ効果を得ることができる。
　［実施形態１０］
実施形態１～９では、大容量化のため複数のインバータユニットを並列にし、各インバータユニットの出力電流を均等にする。この方式はスイッチング動作を数回繰り返して積分アンプＩ１～Ｉ４の値を更新することでスイッチング素子特性の差やゲート信号の伝送路の差などによるスイッチング動作するタイミングのばらつきを補償し横流電流抑制制御を行う。
　しかし、電力変換回路を最初に運転する時はまだスイッチング動作のタイミングのばらつきがどの程度かわからないため、最初のスイッチング動作から積分アンプＩ１～Ｉ４の値を更新して横流電流抑制制御が完了するまでの数周期間は、横流電流を拡大させてしまうおそれがある。対策として、この数周期間の横流電流に耐えられるよう、横流抑制リアクトルＬ１～ＬＮを大きくする、または、インバータユニットの定格に余裕を持たせる等の方法があるが、部品のコスト増加やリアクトル大型化、重量の増加といった新たな問題が生じる。
　特許文献５は、ゲート駆動回路のエミッタ電位を補正してスイッチング素子が動作するタイミング差を補償する方式である。この方式は、事前の試験やデータシートからスイッチング素子特性を参照し、ばらつきに合わせたエミッタ電位を設定するため、最初のスイッチング動作でも横流電流を抑制制御することができる。しかし、制御回路からゲート駆動回路までの伝送路における遅延の差や、ゲート駆　動回路自体の遅延の差は考慮されておらず、これらの遅延の差が大きい場合は最初のスイッチング動作による横流電流が拡大してしまう。
　特許文献４は、ゲート信号の遅延量をあらかじめ設定しておき、スイッチング素子が動作するタイミング差を補償する方式である。この方式では、あらかじめ伝送路差やゲート駆動回路自体の遅延の差を考慮して試験を行えば、これらの影響が大きい条件でも最初のスイッチング動作における横流電流を抑制することができる。しかし、遅延量の設定方法については言及されておらず、手動で遅延量の調整を行う場合には時間がかかり、納期やコストが増加してしまう。
　さらに、上記特許文献４，５では、経年による回路構成部品の特性変化を考慮しておらず、特性変化が生じた場合は遅延量の測定が再度必要となる。また、フィードバックによる制御を構成していないため、電力変換回路の運転中の温度変化などによる回路構成部品の特性が変化した場合は対応できない。
　特許文献６の［発明が解決しようとする課題］には、ＩＧＢＴに短絡電流が流れた場合にゲート電圧が通常使用時の１５Ｖよりも上昇し、ＩＧＢＴのコレクタ電流を成長させてしまうことが言及されている。特許文献６は、スイッチング素子に定格を超える異常電流が流れた場合、ツェナーダイオードなどを使用して素子のゲート電圧をクランプし異常電流の増加を抑制する方式である。しかし、積分アンプの初期値を設定する試運転時のみゲート電圧を通常よりも低く設定し、スイッチング素子の通過電流を定格よりも低い値で制限することは想定していない。
　特許文献７は、負荷の過電流を検出すると、一定の回路構成に起因する遅れ時間後、スイッチング素子のゲート電圧を低下させて限流状態とし、過電流保護状態となり負荷電流を低減させる方式である。しかし、別途電流検出回路が必要となる。また、特許文献７では電流検出に抵抗を使用しているため、損失が増加する。さらに、スイッチング素子のゲート端子は容量性であるため、いったん増加したゲート電圧の低減に時間がかかり、過電流検出から保護が有効になるまで遅延が生じる問題点がある。
　図１４は本実施形態１０におけるインバータユニットを並列接続した電力回路の主回路を示し、図１５は本実施形態１０におけるインバータユニット１台１相あたりの横流電流抑制制御ブロックを示し、図１６は図１５の積分アンプＩ１，Ｉ３の初期値を決定する初期値決定ブロックを示す。
　本実施形態１０では、３台のインバータユニット１～３を有し、電力変換回路と負荷や系統電源との間にスイッチＳＷ１が介挿されている。また、図１６に示す初期値決定ブロック３３は３台の各相に設けられインバータユニット１～３それぞれの積分アンプＩ１，Ｉ３の適切な初期値を求めることを想定している。
　本実施形態１０では、図１５に示すように、実施形態１の横流電流抑制制御ブロックに対して以下の変更を行ったものである。
　積分アンプＩ１～Ｉ４に、リセット指令を入力するリセット入力端子Ｉ１ａ～Ｉ４ａと、　初期値を入力する初期値入力端子Ｉ１ｂ～Ｉ４ｂを追加する。積分アンプＩ１～Ｉ４では、リセット入力端子Ｉ１ａの入力が「１」ならば、積分アンプＩ１～Ｉ４に積分されていた値を初期値入力端子Ｉ１ｂの入力値に変更する。
　遅延調整モード信号は、運転を開始する電力変換回路のインバータユニットが、積分アンプＩ１～Ｉ４の初期値を求める試運転時以外の通常運転時の使用なら「０」、横流電流抑制制御ブロックの積分アンプＩ１～Ｉ４における適切な初期値を求める試運転時であれば「１」とする。
　スイッチＳＷＡは、遅延調整モード信号が「１」であれば下に切り替わり、ゲート指令Ｇｒｅｆへの遅延処理をバイパスしてゲート指令値Ｇｒｅｆをそのままデッドタイム処理器２４に入力する。
　バッファ４６は、遅延調整モード信号を１演算時間遅延させる。
　ＡＮＤ素子ＡＮＤ５は、遅延調整モード信号の反転信号とバッファ４６の出力信号を入力とする。
　ＡＮＤ素子ＡＮＤ５の出力信号が「１」となるのは、遅延調整モード信号が「１」から「０」に切り替わった時であり、この信号は積分アンプＩ１～Ｉ４のリセット入力端子Ｉ１ａ～Ｉ４ａに入力される。
　次に、図１６に基づいて初期値決定ブロック３３について説明する。
　各インバータユニット１～３の電流検出値ＩｉｎｖＵ１ｄｅｔ，ＩｉｎｖＵ２ｄｅｔ，ＩｉｎｖＵ３ｄｅｔは、フィルタ３４ａ，３４ｂ，３４ｃにおいてノイズが除去され、微分器ｓＴによりインバータユニット電流検出値ＩｉｎｖＵ１ｄｅｔ～ＩｉｎｖＵ３ｄｅｔの傾きが算出される。この微分結果は比較器３５ａ，３５ｂ，３５ｃにおいて予め設定された閾値βと比較され、微分結果が閾値βより大きい場合は「１」を出力し、微分結果が閾値β以下の場合は「０」を出力する。
　初期値決定ブロック３３が動作する試運転時は遅延調整モード信号は「１」であるため、ゲート信号Ｇｕ１，Ｇｕ２，Ｇｕ３はゲート指令値Ｇｒｅｆに遅延処理を行わずにそのままデッドタイム処理を行った共通の信号となる。
　ＡＮＤ素子ＡＮＤ６，ＡＮＤ８，ＡＮＤ１０は、ゲート信号Ｇｕ１，Ｇｕ２，Ｇｕ３および比較器３５ａ，３５ｂ，３５ｃの反転信号をそれぞれ入力する。そして、ゲート信号Ｇｕ１，Ｇｕ２，Ｇｕ３が「１」、かつ、インバータユニット電流検出値ＩｉｎｖＵ１ｄｅｔ，ＩｉｎｖＵ２ｄｅｔ，ＩｉｎｖＵ３ｄｅｔの微分結果が閾値β以下の時に「１」を出力し、それ以外の時「０」を出力する。
　ＡＮＤ素子ＡＮＤ７，ＡＮＤ９，ＡＮＤ１１は、ゲート信号Ｇｕ１，Ｇｕ２，Ｇｕ３の反転信号および比較器３５ａ，３５ｂ，３５ｃの出力信号をそれぞれ入力する。そして、ゲート信号Ｇｕ１，Ｇｕ２，Ｇｕ３が「０」、かつ、インバータユニット電流検出値ＩｉｎｖＵ１ｄｅｔ，ＩｉｎｖＵ２ｄｅｔ，ＩｉｎｖＵ３ｄｅｔの微分結果が閾値βよりも大きい時に「１」を出力し、それ以外の時「０」を出力する。
　カウンタ３６ａ～３６ｆは、ＡＮＤ素子ＡＮＤ６～ＡＮＤ１１の出力が「１」を出力している時間を計測し、その時間を出力する。
　最大値演算器ＭＡＸはカウンタ３６ａ，３６ｃ，３６ｅの出力を入力し、その入力した値のうち最大値を出力する。そして、減算器ｓｕｂ１，ｓｕｂ３，ｓｕｂ５において、カウンタ３６ａ，３６ｃ，３６ｅの出力値から前記最大値をそれぞれ減算する。
　この減算器ｓｕｂ１，ｓｕｂ３，ｓｕｂ５の出力値が、それぞれインバータユニット１，２，３の積分アンプＩ１の初期値となり、対応する積分アンプＩ１の初期値入力端子Ｉ１ｂ～Ｉ４ｂに入力される。
　乗算器ｍｕ３，ｍｕ４，ｍｕ５は、カウンタ３６ｂ，３６ｄ，３６ｆの出力に－１を乗算する。最小値演算器ＭＩＮは、乗算器ｍｕ３，ｍｕ４，ｍｕ５の出力を入力し、入力した値のうち最小値を出力する。そして、減算器ｓｕｂ２，ｓｕｂ４，ｓｕｂ６において、乗算器ｍｕ３，ｍｕ４，ｍｕ５の出力から前記最小値をそれぞれ減算する。
　この減算器ｓｕｂ２，ｓｕｂ４，ｓｕｂ６の出力値が、それぞれインバータユニット１，２，３の積分アンプＩ３の初期値となり、対応する積分アンプＩ３の初期値入力端子Ｉ３ｂに入力される。
　実施形態１０では、積分アンプの初期値を求める試運転として各インバータユニット１，２，３に接続されている横流抑制リアクトルＬ１，Ｌ２，Ｌ３を使用してスイッチング素子Ｔｕ１～Ｔｕ３，Ｔｘ１～Ｔｘ３の遮断試験を行い、ゲート指令値Ｇｒｅｆの入力から実際にスイッチング素子Ｔｕ１～Ｔｕ３，Ｔｘ１～Ｔｘ３が動作するまでの遅延時間を測定し、積分アンプＩ１～Ｉ４の初期値を決定する方式である。
　準備として、図１４の主回路ではスイッチＳＷ１をＯＦＦして電力変換回路を負荷や系統電源から切り離し、遮断試験の影響が電力変換回路の外部に及ばないようにする。ただし、三相三線式など１相だけ相電圧を変化させても外部に影響が生じず、スイッチＳＷ１を設けず遮断試験ができる場合もある。
　図１７にインバータユニット１の積分アンプＩ１，Ｉ３の初期値を求める動作波形を示す。まず、ゲート信号Ｇｘ２を「１」にセットし、スイッチング素子Ｔｘ２をＯＮ状態にする。次に、ゲート信号Ｇｕ1にパルスのＯＮ指令をセットする。すると、横流電流抑制リアクトルＬ１とＬ２にインバータ直流電圧が印加され、インバータユニット１の出力電流ＩｉｎｖＵ１は主回路のリアクタンス成分による遅延時間後に一定の傾きで増加を開始する。ここで、微分器ｓＴによりインバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔの微分結果が検出され、比較器３５ａにより微分結果が閾値βを超えるか否かが判定される。
　カウンタ３６ａでは、ゲート信号Ｇｕ１がＯＮ指令となってからインバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔの微分結果が閾値βを超えるまでの時間を測定し出力する。この時間がスイッチング素子Ｔｕ１におけるターンＯＮの遅延量であり、ゲート信号Ｇｕ１の立ち上がりをどのくらい早めるべきかを示している。
　カウンタ３６ｂでは、ゲート信号Ｇｕ１がＯＦＦ指令になってから、インバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔの微分結果が閾値β以下になるまでの時間を測定し出力する。これがスイッチング素子Ｔｕ１におけるターンＯＦＦの遅延量であり、ゲート信号Ｇｕ1の立ち下がりをどのくらい早めるべきかを示している。
　一方、図１５において積分アンプＩ１の出力は－１倍され、立ち上がりの遅延付加器ＤｅｌａｙＵに入力される。立ち上がりの遅延付加器ＤｅｌａｙＵではマイナスの値を入力して未来を予測しゲート指令値Ｇｒｅｆを早めることはできないため、必ず正の値を入力する必要がある。そこで、スイッチング素子Ｔｕ１，Ｔｕ２，Ｔｕ３の遅延量のうち最大のものを選定し、各カウンタ３６ａ，３６ｃ，３６ｅの出力値から最大値を減算することで、遅延量が最大のスイッチング素子に対応する積分アンプＩ１の初期値を「０」に設定する。
　これにより、遅延量が最大のスイッチング素子に対してはゲート指令値Ｇｒｅｆの補正をせず、遅延量が最大でないスイッチング素子に対してはゲート指令値Ｇｒｅｆに遅延が付加され、同じタイミングでスイッチング動作することができるようになる。
　積分アンプＩ３についても同様である。カウンタ３６ｂ，３６ｄ，３６ｆの出力はゲート信号Ｇｕ１の立ち下がりどのくらい早めるべきかを示しているが、積分アンプＩ３の出力はどのくらい遅延させるべきかを示す必要があるため、カウンタ３６ｂ，３６ｄ，３６ｆの出力を－１倍している。後は、遅延量が最大のスイッチング素子におけるゲート指令値Ｇｒｅｆは補正なしとなるように、積分アンプＩ１と同様に遅延量の調整を行う。
　図１８に、各インバータユニット１～３の積分アンプＩ１，Ｉ３の初期値を求める一連の動作波形を示す。まず、ゲート信号Ｇｘ２を「１」にセットしてゲートスイッチング素子Ｔｘ２をＯＮする。次に、ゲート信号Ｇｕ１にＯＮ指令をパルスで与える。ゲート信号Ｇｕ１の立ち上がりからインバータユニット電流検出値ＩｉｎｖＵ１が増加し始めるまでの遅延時間と、ゲート信号Ｇｕ１の立ち下がりからインバータユニット電流検出値ＩｉｎｖＵ１の増加が止まるまでの遅延時間を計測する。その後は、ゲート信号Ｇｘ２を０に戻しスイッチング素子Ｔｕ２をＯＦＦさせインバータユニット電流検出値ＩｉｎｖＵ１を減衰させる。
　インバータユニット１の出力電流検出値ＩｉｎｖＵ１が零になったら、ゲート信号Ｇｘ３を１にセットしゲート信号Ｇｕ２にＯＮ指令をパルスで与え、同様に遅延を測定する。これを残りのインバータユニットに対しても繰り返し行い、遅延を測定する。
　図１８では、インバータユニット１から測定を行ったが、順番を変更しても良い。また、スイッチング素子Ｔｕ１の遅延特性を測定する際にスイッチング素子Ｔｘ２をＯＮしたが、代わりにスイッチング素子Ｔｘ３をＯＮしても良い。
　以上の動作を行えば、事前に積分アンプの初期値を求める試運転にてスイッチＳＷ１をＯＦＦするだけで主回路の再構成や追加の機材を準備することなく、ゲート駆動回路　の特性も含めた各スイッチング素子の遅延特性を測定することができる。また、シーケンス制御により自動化を行えば、初期値を求める試運転時間を短縮することができる。さらに、素子や電流検出器などの交換が生じても、試運転を行えばすぐに遅延特性の測定を行うことができる。
　実施形態１０では、１相の積分アンプＩ１，Ｉ３のみの積分アンプの初期値を求める方法についてのみ説明したが、積分アンプＩ２，Ｉ４についても同様に初期値を求めることができ、また、残りの相についても順次初期値を求めることができる。
　以上示したように、本実施形態１０によれば、あらかじめインバータユニットのゲート遅延特性を測定して積分アンプの初期値を設定することにより、電力変換回路の運転開始直後の横流電流を抑制することができる。
　また、スイッチＳＷ１により電力変換回路を系統や負荷から切り離すだけで、試運転を行うことができる。試運転に必要な負荷として各インバータユニット１～３の横流抑制リアクトルＬ１～Ｌ３を使用するため、別途他の負荷を用意する必要がなく、手動による回路変更も不要であり、試験時間を短縮することができる。
　さらに、遅延特性の測定を自動化することにより、初期値を求める試運転時間を短縮することができ、素子や電流検出器などの交換による遅延特性の変化にも素早く対応することができる。
　［実施形態１１］
　図１９に本実施形態１１における初期値決定ブロック３３の制御ブロックを示す。各インバータユニット１～３には電流検出器ＣＴＵ１～ＣＴＵ３を取り付けるが、電流検出器ＣＴＵ１～ＣＴＵ３の個体差により測定した遅延時間に誤差が生じてしまうことがある。本実施形態１１では、遅延検出に同一の電流検出器ＣＴＵ１を用いることを特徴としている。
　初期値決定ブロック３３は、インバータユニット１に対しては実施形態１０と同一の構成である。しかし、インバータユニット２，３の遅延時間の検出にもインバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔを使用している。
　使用するインバータユニット電流検出値は、ＩｉｎｖＵ１ｄｅｔのみとする。また、インバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔの微分結果が閾値－βよりも小さいことを検出する比較器３５ｄを追加する。
　ＡＮＤ素子ＡＮＤ８は、ゲート信号Ｇｕ２が「１」、かつ、インバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔの微分結果が閾値－β以上のときに「１」を出力する。ＡＮＤ素子ＡＮＤ９はゲート信号Ｇｕ２が「０」、かつ、インバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔの微分結果が閾値－βより小さい時に「１」を出力する。
　ＡＮＤ素子ＡＮＤ１０は、ゲート信号Ｇｕ３が「１」、かつ、インバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔの微分結果が閾値－β以上の時に「１」を出力する。ＡＮＤ素子ＡＮＤ１１はゲート信号Ｇｕ３が「０」、かつ、インバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔの微分結果が閾値－βより小さい時に「１」を出力する。
　図２０に、各インバータユニット１～３の積分アンプＩ１，Ｉ３の初期値を求める一連の動作波形を示す。　インバータユニット１に対しては実施形態１０と同じようにゲート信号の変化から、インバータユニット電流検出値の微分結果が変化するまでの遅延時間を計測する。その後、ゲート信号Ｇｘ１を１にセットしスイッチング素子Ｔｘ１をＯＮして残りのインバータユニット２，３の遅延時間の計測を行う。スイッチング素子Ｔｘ１をＯＮした状態でスイッチング素子Ｔｕ２をＯＮすると、インバータユニット１の出力電流ＩｉｎｖＵ１にはマイナスの方向で電流が流れ始める。このインバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔの微分結果と閾値－βとを比較器３５ｄで比較し、スイッチング素子Ｔｕ２の立ち上がり遅延時間を測定する。立ち下がりについても同様に測定することができる。その後、いったんスイッチング素子Ｔｘ１をＯＦＦしているが、これは電流の減衰を促すためである。電流検出値が零になったら再度スイッチング素子Ｔｘ１をＯＮし、残りのインバータユニット３の遅延時間を計測する。
　この方法であれば、同一の電流検出器ＣＴＵ１で遅延時間を計測するため、電流検出器ＣＴＵ１～ＣＴＵ３の個体差による測定誤差を打ち消すことができる。
　以上示したように、本実施形態１１によれば、電流検出器ＣＴＵ１～ＣＴＵ３の個体差による遅延時間の誤差の影響を除いてゲート遅延特性を測定でき、電力変換回路の運転開始直後の横流電流をさらに小さくするができる。
　［実施形態１２］
　図２１に本実施形態１２におけるインバータユニット並列接続した電力変換回路の主回路を示す。本実施形態１２におけるインバータユニットを並列接続した電力変換回路の主回路は、交流側の接続点に系統電源が接続されることを想定しており、電力変換回路にはスイッチＳＷ２と抵抗器Ｒからなるインバータ直流電圧の予備充電回路３７を備えている。予備充電回路３７自体は一般的な公知技術であるため、ここでの詳細な説明は省略する。
　図２２に、この予備充電回路３７におけるスイッチＳＷ２の指令を作成する予備充電回路制御ブロックを示す。
　この予備充電回路制御ブロックは、比較器３８ａにおいて、電圧検出器（図示省略）等で検出された現在の電力変換回路の直流電圧検出値Ｖｄｃと予め設定された閾値γ１とを比較する。また、比較器３８ｂでは、電力変換回路の直流電圧検出値Ｖｄｃと予め設定された閾値γ２とを比較する。ここで、γ１＞γ２とする。なお、遅延調整モード信号は、実施形態１０で用いたものと同様の判定条件とする。
　ＡＮＤ素子ＡＮＤ１２は、Ｖｄｃ＞γ２、かつ、遅延調整モード信号が「１」のとき「１」を出力する。
　ＡＮＤ素子ＡＮＤ１３は、予備充電開始指令が「１」、かつ、Ｖｄｃ＞γ１が不成立、かつ、ＡＮＤ素子ＡＮＤ１２の出力が「０」のとき、「１」を出力し、スイッチＳＷ２にオン指令を出力する。
　ＡＮＤ素子ＡＮＤ１４は、Ｖｄｃ＞γ１、かつ、遅延調整モード信号が「０」のとき「１」を出力し、スイッチＳＷ１にオン指令を出力する。
　また、初期値決定ブロック３３は、図１６に示す実施形態１０で用いたものと同一の回路を使用する。
　横流抑制リアクトルＬ１～Ｌ３を小さくした場合、試運転時の遅延特性の測定を行う際にスイッチング素子に対するＯＮ指令のパルス幅を短くしても、出力電流が素子定格を超えてしまい、スイッチング素子が熱的ダメージを負う恐れがある。本実施形態１２は、遅延特性の測定中に直流電圧を下げておくことで、小さな横流抑制リアクトルＬ１～Ｌ３でもスイッチング素子を破壊せずに遅延特性の測定を行えるようにした方式である。
　図２２に示す予備充電回路のスイッチ指令作成ブロックについて説明する。試運転時以外の通常運転時では「遅延調整モード信号」は「０」になる。Ｖｄｃ≦γ１かつＡＮＤ１２＝「０」の状態で予備充電開始指令が入力されると、スイッチＳＷ２がＯＮになり充電が開始される。その後、インバータ直流電圧Ｖｄｃが閾値γ１を超えると比較器３８ａの出力が「１」となるためＡＮＤ回路ＡＮＤ１３の出力が「０」となり、スイッチＳＷ２がＯＦＦとなる。また、Ｖｄｃ＞γ１で比較器３８ａから「１」が出力され、遅延調整モード信号は「０」であると、ＡＮＤ素子ＡＮＤ１４から１が出力され、スイッチＳＷ１がＯＮになり運転準備が完了する。
　遅延時間の計測を行う試運転時の場合、「遅延調整モード信号」は「１」となる。この状態で予備充電開始指令が入力されると、Ｖｄｃ＜γ２であるためＡＮＤ素子ＡＮＤ１２の出力が「０」、Ｖｄｃ＜γ１であるため比較器３８ａの出力が「０」でＡＮＤ素子ＡＮＤ１３の出力が「１」となり、同様にスイッチＳＷ２がＯＮになり充電が開始される。しかし、インバータ直流電圧Ｖｄｃが閾値γ２を超えた段階でＡＮＤ素子ＡＮＤ１２の出力が「１」となるため、スイッチＳＷ２がＯＦＦになり、スイッチＳＷ１もＯＦＦを維持する。
　これにより予備充電を途中で止めることができ、インバータ直流電圧Ｖｄｃが低い状態で遅延時間の計測を行える。
　この方法では、遅延時間の計測中にインバータ直流電圧Ｖｄｃが変動することが考えられる。しかし、インバータ直流電圧Ｖｄｃに大きく影響する特性は出力電流の微分結果であるため、遅延時間の計測結果への影響は小さい。また、比較器３８ａ，３８ｂに任意のヒステリシス特性を持たせ、インバータ直流電圧Ｖｄｃが減少したら再度スイッチＳＷ２をＯＮして再充電を行い、インバータ直流電圧Ｖｄｃの変動をある一定の範囲内に制限しても良い。
　以上示したように、本実施形態１２によれば、実施形態１０の作用効果に加え、横流抑制リアクトルＬ１～Ｌ３が小さい条件でも、インバータ直流電圧Ｖｄｃを下げて遅延特性の測定を行うことによりスイッチング素子Ｔｕ１～Ｔｕ３，Ｔｘ１～Ｔｘ３の破壊を防ぐことができる。
　［実施形態１３］
　図２３は、本実施形態１３のスイッチング素子のゲート駆動回路を示す回路構成図である。図２３では代表してスイッチング素子Ｔｘ２のゲート駆動回路のみを示している。この回路は、一般的なゲート駆動回路に比べて以下の変更を行っている。
　正側の電源としてＶａ，Ｖｂの異なる電圧を出力する電源を使用する。ここで、Ｖａ＞Ｖｂを想定している。
　スイッチＳＷ３は、電力変換回路の運転状態が積分アンプＩ１～Ｉ４の初期値を決定する試運転時以外の通常の使用ならＯＮとなる。スイッチＳＷ４は、インバータ運転が横流抑制制御ブロック３３における積分アンプＩ１～Ｉ４の適切な初期値を求める試運転時であればＯＮとなる。
　図２４は、実施形態１３の初期値決定ブロックを示し、カウンタ３６ａ～３６ｆが動作する条件にインバータユニット１～３の出力電流検出値ＩｉｎｖＵ１ｄｅｔ，ＩｉｎｖＵ２ｄｅｔ，ＩｉｎｖＵ３ｄｅｔの大きさを追加している。それ以外は実施形態１０と同様である。
　比較器３９ａ，３９ｂ，３９ｃにおいて、インバータユニット１～３の出力電流検出値ＩｉｎｖＵ１ｄｅｔ，ＩｉｎｖＵ２ｄｅｔ，ＩｉｎｖＵ３ｄｅｔが予め設定された電流閾値Ｉｔｈ１よりも大きいことを検出する。
　比較器４０ａ，４０ｂ，４０ｃにおいて、微分器ｓＴの微分結果が閾値－βよりも大きいことを検出する。
　また、ＡＮＤ素子ＡＮＤ６～ＡＮＤ１１の動作を実施形態１０に対して以下のように変更する。
　ＡＮＤ素子ＡＮＤ６は、ゲート信号Ｇｕ１が「１」、かつ、インバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔが電流閾値Ｉｔｈ１以下、かつ、ＩｉｎｖＵ１ｄｅｔの微分結果が閾値β以下の時に「１」を出力する。
　ＡＮＤ素子ＡＮＤ７は、ゲート信号Ｇｕ１が「０」、かつ、インバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔが電流閾値Ｉｔｈ１より大きく、かつ、インバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔの微分結果が閾値－βよりも大きい時に「１」を出力する。
　ＡＮＤ素子ＡＮＤ８は、ゲート信号Ｇｕ２が「１」、かつ、インバータユニット２の出力電流検出値ＩｉｎｖＵ２ｄｅｔが電流閾値Ｉｔｈ１以下、かつ、インバータユニット２の出力電流検出値ＩｉｎｖＵ２ｄｅｔの微分結果が閾値β以下の時に「１」を出力する。
　ＡＮＤ素子ＡＮＤ９は、ゲート信号Ｇｕ２が０、かつ、インバータユニット３の出力電流検出値ＩｉｎｖＵ２ｄｅｔが電流閾値Ｉｔｈ１より大きく、かつ、インバータユニット３の出力電流検出値ＩｉｎｖＵ２ｄｅｔの微分結果が閾値－βより大きいとき「１」を出力する。
　ＡＮＤ素子ＡＮＤ１０は、ゲート信号Ｇｕ３が１、かつ、インバータユニット３の出力電流検出値ＩｉｎｖＵ３ｄｅｔが電流閾値Ｉｔｈ１以下、かつ、インバータユニット３の出力電流検出値ＩｉｎｖＵ３ｄｅｔの微分結果が閾値β以下の時に「１」を出力する。
　ＡＮＤ素子ＡＮＤ１１は、ゲート信号Ｇｕ３が０、かつ、インバータユニット３の出力電流検出値ＩｉｎｖＵ３ｄｅｔが電流閾値Ｉｔｈ１より大きく、かつ、インバータユニット３の出力電流検出値ＩｉｎｖＵ３ｄｅｔの微分結果が閾値－βよりも大きいときに「１」を出力する。
　本実施形態１３も実施形態１２と同様に、小さな横流抑制リアクトルＬ１～Ｌ３でもスイッチング素子を破壊せずに、積分アンプの初期を求める遅延時間の計測を行えるようにした方式である。本実施形態１３はゲート駆動回路の正側の電圧を下げることでスイッチング素子の電圧降下を大きくし、各インバータユニットの出力電流に制限を設けた方式である。
　図２３に示すゲート駆動回路について説明する。ここでは、Ｖａ＞Ｖｂとし、電源電圧ＶａはＩＧＢＴの一般的なゲート駆動電圧（例えば、１５Ｖ程度）を想定している。試運転時以外の通常運転時における電力変換回路はスイッチＳＷ３をＯＮにし、遅延時間の計測中はスイッチＳＷ４をＯＮする。ＩＧＢＴの特性として、ゲート電圧を低くするとＩＧＢＴ通過電流がある値よりも大きくなった時に電圧降下が急激に増加する。このＩＧＢＴの素子特性を利用して、遅延時間の計測中にインバータユニットの出力電流の増加を防ぎスイッチング素子を過電流から保護する。
　図２５に本実施形態１３におけるインバータユニット１の積分アンプＩ１，Ｉ３の初期値を求める動作波形を示す。
　ゲート信号Ｇｘ２を「１」にセットし、スイッチング素子Ｔｘ２をＯＮ状態にするが、この時にスイッチング素子Ｔｘ２のゲート駆動回路はスイッチＳＷ４をＯＮし、正側ゲート駆動電圧を一般的な値よりも低い電圧Ｖｂにする。この状態で、ゲート信号Ｇｕ１にパルスのＯＮ指令をセットする。ただし、測定対象のスイッチング素子Ｔｕ１のゲート駆動回路はスイッチＳＷ３をＯＮし、正側ゲート駆動電圧はＶａにして試運転以外の通常運転時と同じ条件にする。これは、ゲート駆動電圧を下げてしまうとスイッチング動作の時間が延び、遅延時間を正しく計測できないためである。
　スイッチング素子Ｔｕ１がＯＮすると、インバータユニット１の出力電流ＩｉｎｖＵ１は増加するが、ある程度の大きさに達するとスイッチング素子Ｔｘ２の電圧降下が急増し、インバータユニット１の出力電流ＩｉｎｖＵ１の増加が止まる。
　インバータユニット１の出力電流ＩｉｎｖＵ１はスイッチング素子Ｔｘ２ではなくスイッチング素子Ｔｕ２に接続された逆並列ダイオードを通過する。この時、図２５に示すように、カウンタ３６ａではゲート信号Ｇｕ１が「１」になってからインバータユニット１の出力電流検出値ＩｉｎｖＵ１ｄｅｔが増加し始めるまでの時間を計測する。インバータユニット１の出力電流ＩｉｎｖＵ１の増加が止まったら、ゲート信号Ｇｘ２を「０」にセットし、スイッチング素子Ｔｘ２をＯＦＦする。
　その後、ゲート信号Ｇｕ１を「０」にしてスイッチング素子Ｔｕ１をＯＦＦする。すると、インバータユニット１の出力電流ＩｉｎｖＵ１は減少し始める。カウンタ３６ｂではゲート信号Ｇｕ1が「０」になってからインバータユニット１の出力電流が減少し始めるまでの時間を測定する。
　以上は、スイッチング素子Ｔｕ１の遅延特性を測定する場合である。スイッチング素子Ｔｘ１，Ｔｘ２，Ｔｘ３の遅延特性を測定する場合、スイッチング素子Ｔｕ１，Ｔｕ２，Ｔｕ３のゲート駆動回路のスイッチＳＷ４をＯＮして正側ゲート電圧を下げ、スイッチング素子Ｔｘ１，Ｔｘ２，Ｔｘ３の正側ゲート電圧は試運転時以外の通常運転時と同じ値になるようスイッチＳＷ３をＯＮする必要がある。
　図２３では、遅延時間計測用の電圧Ｖｂとして遮断試験用の電源を別途用意したが、この電源Ｖｂは電源Ｖａの抵抗やツェナーダイオードの分圧によって得られた電圧を使用しても良い。スイッチング素子Ｔｕ１の遅延時間計測中はスイッチング素子Ｔｘ２を常時ＯＮすれば良く、スイッチング素子Ｔｘ２のスイッチングは零電流の時に行うため、スイッチング素子Ｔｘ２のスイッチング動作に時間がかかっても問題が生じない。そのため、分圧に使用する抵抗として値の大きなものを用いることができ、ゲート駆動回路の部品の発熱を抑制することができる。
　スイッチング素子の通過電流が増加するとスイッチング素子の電圧降下（エミッタ－コレクタ間の電圧飽和）Ｖｃｅ（ｓａｔ）が急増した時に帰還容量を通してゲート駆動回路が充電されるが、電源Ｖａを分圧する抵抗の値が大きすぎるとゲート駆動回路の放電よりも充電のスピードが上回り、ゲート電圧が増加してしまうため電流低減効果が低下する。これを見越してゲート電圧をもっと低い値にしても良い。
　以上示したように、本実施形態１３によれば、実施形態１０と同様の作用効果を奏し、さらに、以下の作用効果を奏する。
　横流抑制リアクトルＬ１～Ｌ３が小さい条件でも、ゲート電圧を下げ、スイッチング素子の電圧降下を増加して遅延時間の計測を行うことにより、スイッチング素子の通過電流増加に制限を設け、スイッチング素子の破壊を防ぐことができる。
　また、遅延時間計測用のゲート電圧Ｖｂは抵抗やツェナーダイオードによる分圧で準備しても良く、別途電源を準備した場合に比べ部品点数が少なくコストを下げることができる。
　さらに、遮断試験中は最初からゲート電圧が低い状態であるため、過電流を検出してからゲート電圧を下げる方式に比べ制御動作による遅延がなく、スイッチング素子を確実に保護することができる。
　［実施形態１４］
　図２６は、本実施形態１４の１相あたりのキャリア三角波Ｖｃａｒｒｙの周波数（キャリア周波数ｆｃ）を決定するブロックを示す。本実施形態１４では以下の要素が追加されている。
　比較器４１ａは、インバータユニット合計の出力電流検出値ＩｉｎｖＵｄｅｔと予め設定された電流閾値Ｉｔｈ２とを比較し、インバータユニット合計の出力電流検出値ＩｉｎｖＵｄｅｔが電流閾値Ｉｔｈ２よりも大きいとき「１」を出力する。比較器４１ｂは、インバータユニット合計の出力電流検出値ＩｉｎｖＵｄｅｔと電流閾値－Ｉｔｈ２とを比較し、インバータユニット合計の出力電流検出値ＩｉｎｖＵｄｅｔが電流閾値－Ｉｔｈ２よりも小さいとき「１」を出力する。
　ＡＮＤ素子ＡＮＤ１５は、電力変換回路の運転指令信号と比較器４１ａの出力信号を入力し、運転指令信号ありで、かつ、比較器４１ａの出力が真の時に「１」を出力する。ＡＮＤ素子ＡＮＤ１６は、電力変換回路の運転指令信号と比較器４１ｂの出力信号を入力し、運転指令信号ありで、かつ、比較器４１ｂの出力が真の時に「１」を出力する。
　ＯＲ素子ＯＲ１は、ＡＮＤ素子ＡＮＤ１５の出力が「１」、または、バッファ４５ａの出力が１の時に「１」を出力する。ＯＲ素子ＯＲ２はＡＮＤ素子ＡＮＤ１６の出力が「１」、または、バッファ４５ｂの出力が「１」の時に「１」を出力する。前記ＯＲ素子ＯＲ１，ＯＲ２の出力はバッファ４５ａ，４５ｂにそれぞれ格納される。
　時間カウンタ４２ａ，４２ｂは、ＯＲ素子ＯＲ１，ＯＲ２の出力が「１」になってからの時間をそれぞれ計測し、時間ｔ１，ｔ２として出力する。
　比較器４３ａ，４３ｂは、前記時間ｔ１，ｔ２が０を超え、予め設定された閾値（ここでは、キャリア周波数の１周期１／ｆｃを指定）以下の時に「１」を出力する。
　ＯＲ素子ＯＲ３は、比較器４３ａ，４３ｂの出力のうち少なくとも一方が「１」の時に「１」を出力する。スイッチＳＷ５は、前記ＯＲ素子ＯＲ３の出力が「０」ならば上側に切り替わって、通常時のキャリア周波数ｆｃを出力し、ＯＲ素子ＯＲ３の出力が「０」であれば下側に切り替わって、通常時よりも高いキャリア周波数（ここではキャリア周波数のｆｃの４倍の４ｆｃ）を出力する。
　発振器４４は、前記スイッチＳＷ５の出力を周波数指令として入力し、指令通りの周波数のキャリア三角波Ｖｃａｒｒｙを出力する。発信器４４から出力されたキャリア三角波Ｖｃａｒｒｙは、例えば、図１５のＰＷＭブロック２１や頂点検出ブロック２２に入力される。
　本実施形態１４では、試運転を行わずに電力変換回路の運転を開始し、運転後に最初にインバータユニット合計の出力電流ＩｉｎｖＵが大きくなった時点でキャリア周波数ｆｃを引き上げ、横流電流抑制制御にかかる時間を短縮する方式である。
　まず、インバータユニット合計の出力電流ＩｉｎｖＵを検出し、電流閾値Ｉｔｈ２，－Ｉｔｈ２と比較する。通常、電流閾値Ｉｔｈ２，－Ｉｔｈ２は零であり、電力変換回路の運転開始と同時にキャリア周波数ｆｃの引き上げを行う。しかし、実施形態６のようにインバータユニット合計の出力電流ＩｉｎｖＵが小さい時は横流電流抑制制御を停止している場合、インバータユニット合計の出力電流が大きくなってからキャリア周波数ｆｃを増加する必要がある。この場合、電流閾値Ｉｔｈ２，－Ｉｔｈ２は、例えば定格電流をユニット台数で除算した値とすれば、横流電流抑制制御前にインバータユニット合計の出力電流ＩｉｎｖＵがユニット１台に集中してもインバータユニットは破損しない。
　インバータユニット合計の出力電流ＩｉｎｖＵが大きくなると、その時点からキャリア周波数の１周期１／ｆｃの間はスイッチＳＷ５が下に切り替わり、キャリア周波数ｆｃが例えば４倍に増加する。これによりキャリア三角波の頂点が現れる間隔も１／４倍になり、図１５に示すゲート遅延指令値演算ブロック２３が動作する頻度も４倍になるため、横流電流抑制制御は通常の１／４の時間で完了する。以降は横流電流抑制制御が完了した状態となり、横流電流を抑制することができる。
　ただし、インバータユニット合計の出力電流ＩｉｎｖＵの向きが逆になると、導通するスイッチング素子が替わり、そのスイッチング素子に対応する遅延特性の横流電流抑制制御は完了していない。そのため、インバータユニット合計の出力電流ＩｉｎｖＵが逆向きになり大きくなると、再度キャリア周波数を増加して横流電流抑制制御時間の短縮を促す。図２６ではインバータユニット合計の出力電流検出値ＩｉｎｖＵｄｅｔの符号が正の場合と負の場合で両方とも確認する。
　本実施形態１４では、一時的にキャリア周波数ｆｃを増加するため、スイッチング損失が増加する。しかし、キャリア周波数ｆｃの増加前はインバータユニット１～３に流れている電流がほぼ零の状態で損失が小さくスイッチング素子が冷えていること、キャリア周波数ｆｃの増加が短時間であること、そのときのインバータユニット合計の出力電流ＩｉｎｖＵも定格電流と比較して小さいことから、スイッチング素子は発熱に耐えることができインバータユニット１～３が故障することはない。
　また、実施形態１４では、１相ごとに異なるキャリア三角波Ｖｃａｒｒｙを用いることを想定している。ただし、熱責務に余裕があれば３相同じキャリア三角波Ｖｃａｒｒｙを使用し、どれか１相のインバータユニット合計の出力電流ＩｉｎｖＵが増加する度に３相すべてのキャリア周波数ｆｃを増加しても良い。
　実施形態１４ではＯＲ素子ＯＲ１，ＯＲ２の出力を保持するバッファ４５ａ，４５ｂのリセット手段を用意していないため、いったんキャリア周波数ｆｃを増加したら、その後インバータユニット合計の出力電流ＩｉｎｖＵが減少したり電力変換回路を停止させたりした場合でも再びキャリア周波数ｆｃが増加することはない。これは、一度だけゲート遅延指令値演算ブロック２３の積分アンプＩ１～Ｉ４の値を求めるためであり、その後は電力変換回路を停止しても積分アンプＩ１～Ｉ４の設定値が保持されているため、次回は保持された設定値を使用して横流電流抑制制御を行うことができ、キャリア周波数ｆｃを増加する必要がない。
　例えば、故障によりインバータユニットを交換する場合は制御回路の電源も切ることを想定しており、そのときは積分アンプＩ１～Ｉ４の値が消えるが、同時にＯＲ素子ＯＲ１，ＯＲ２の出力を保持するバッファ４５ａ，４５ｂもリセットされるため、その後の再運転でキャリア周波数ｆｃが一時的に増加して横流電流抑制制御の時間を短縮することができる。
　ただし、別途リセット手段を用意し、例えばユニット過電流が発生した時にリセットを行い、再運転時に横流電流抑制制御を促しても良い。
　以上示したように、本実施形態１４によれば、電力変換回路の運転中にキャリア周波数ｆｃを増加して積分アンプＩ１～Ｉ４の初期値が求まるまでの時間を短縮するため、電力変換回路の運転を開始して最初に電流が増加した時の横流電流を抑制することができ、試運転による横流電流抑制制御が不要となる。
　また、キャリア周波数ｆｃの増加は短時間で、いったん横流電流抑制制御が完了すれば電力変換回路を停止しても再度キャリア周波数ｆｃを増加する必要がないため、通常運転時の損失には影響を与えない。

Claims (18)

  1. 　スイッチング素子を有する直流電圧源にインバータユニットを並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
    横流電流抑制制御装置は、
    　スイッチング半周期に１回動作し、立ち上がりのゲート遅延指令値と、立ち下がりのゲート遅延指令値とを演算するゲート遅延指令値演算部と、
    　前記立ち上がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち上がり遅延付加器と、前記立ち下がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち下がり遅延付加器と、を各インバータユニットの各相にそれぞれ設け、
    　前記ゲート遅延指令値演算ブロックは、インバータユニット出力電流指令値とインバータユニット出力電流検出値との偏差を横流電流としてゲインを乗算する比例アンプと、各スイッチング素子のターンＯＮ，ターンＯＦＦごとでかつ前記各インバータユニット出力電流検出値の符号とゲート指令値の符号との論理積結果が真値であるときに閉動作する第１スイッチにより前記横流電流を入力する積分アンプと、この積分アンプからの信号を入力して前記各インバータユニット出力電流検出値の符号で閉動作する第２スイッチと、を備え、
    　比例アンプと前記第２スイッチとの出力を加算して、立ち上がりのゲート遅延指令値と立ち下がりのゲート遅延指令値を出力することを特徴とする電力変換回路の横流電流抑制制御装置。
  2. 　直流電圧源にインバータユニットを並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
    　横流電流抑制制御装置は、
    　スイッチング半周期に１回動作し、立ち上がりのゲート遅延指令値と、立ち下がりのゲート遅延指令値とを演算するゲート遅延指令値演算部と、
    　前記立ち上がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち上がり遅延付加器と、
    　前記立ち下がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち下がり遅延付加器と、が各インバータユニットの各相にそれぞれ設けられ、
    　前記ゲート遅延指令値演算ブロックは、
    　インバータユニット出力電流指令値とインバータユニット出力電流検出値との偏差を横流電流としてゲインを乗算する比例アンプと、
    　各スイッチング素子に対応して設けられ、インバータユニット出力電流検出値の符号で動作する第１スイッチで前記横流電流を入力する積分アンプと、この積分アンプからの信号を入力してインバータユニット出力電流検出値の符号で動作する第２スイッチと、を備え、比例アンプと積分アンプとの出力を加算して、立ち上がりのゲート遅延指令値と立ち下がりのゲート遅延指令値を出力することを特徴とする電力変換回路の横流電流抑制制御装置。
  3. 　横流電流の絶対値が設定値以下の時、比例アンプの出力を零とし、積分アンプの更新を停止させ、横流電流の絶対値が設定値以上の時、前記絶対値から設定値を減算した値を比例アンプと積分アンプの入力とすることを特徴とする請求項１または２記載の電力変換回路の横流電流抑制制御装置。
  4. 　前記インバータユニット出力電流指令値は、インバータ出力電流検出値をインバータユニットの台数で除算した値とすることを特徴とする請求項１～３のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
  5. 　前記インバータユニット出力電流指令値は、ある別のインバータユニットの出力電流検出値とすることと特徴とする請求項１～３のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
  6. 　前記インバータユニット出力電流検出値が設定値以下の時、比例アンプの出力を零とし、積分アンプの更新を停止させ、前記インバータ出力電流検出値の絶対値が設定値以上の時、前記絶対値から設定値を減算した値を比例アンプと積分アンプの入力とし、
    　前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値との偏差が零となるように比例積分演算を行い、比例積分演算結果と、比例アンプと、積分アンプの出力の加算値をゲート遅延指令値とすることを特徴とする請求項１～５記載の電力変換回路の横流電流抑制制御装置。
  7. 　前記比例積分演算には、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値の実効値を用いることを特徴とする請求項６記載の電力変換回路の横流電流抑制制御装置。
  8. 　前記比例積分演算には、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値における基本波１周期あたりの絶対値の電流平均値を用いることを特徴とする請求項６記載の電力変換回路の横流電流抑制制御装置。
  9. 　前記インバータ出力電流の絶対値がしきい値よりも小さい時は、積分アンプの更新を停止することを特徴とする請求項１～８のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
  10. 　前記ゲート遅延指令値演算ブロックを、キャリア三角波の頂点時に動作させることを特徴とする請求項１～９のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
  11. 　前記ゲート遅延指令値演算ブロックを、ゲート指令値が変化した時に動作させることを特徴とする請求項１～９のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
  12. 　前記各インバータユニットは、マルチレベルインバータであることを特徴とする請求項１～１１のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
  13. 　キャリア三角波の半周期でスイッチング回数が１回でなかった場合、積分アンプの更新を停止することを特徴とする請求項１～１２のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
  14. 　電力変換回路の試運転時には、積分アンプの初期値設定開始時にはゲート指令に遅延を加えず、そのまま出力し、
    　電力変換回路の試運転時において、遅延時間計測対象外の１つのインバータユニットの１つのスイッチング素子をオンにした状態で、遅延時間計測対象のインバータユニットの１つのスイッチング素子にパルスのオン指令を出力し、前記２つのスイッチング素子と横流抑制リアクトルとを含む閉回路を形成し、前記遅延時間計測対象のインバータユニットにおいて、ゲート信号がオンとなってからインバータユニット電流検出値の微分結果が閾値を超えるまでの時間および、ゲート信号がオフとなってからインバータユニット電流検出値の微分結果が閾値を下回るまでの時間を計測し、その時間を積分アンプの初期値とし、
    　電力変換回路の試運転時から通常運転時に変更されたとき、積分アンプの値をリセットし、前記初期値の値を積分アンプに入力することを特徴とする請求項１～１２のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
  15. 　電力変換回路の試運転時において、インバータユニット電流検出値の検出に使用する電流検出器を、全てのインバータユニットにおいて特定のインバータユニットのものを使用することを特徴とする請求項１４記載の電力変換回路の横流電流抑制制御装置。
  16. 　電力変換回路の試運転時において、遅延時間を計測する際にインバータユニットの直流電圧を通常運転時よりも低くすることを特徴とする請求項１～１５のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
  17. 　電力変換回路の試運転時において、前記オン状態とする遅延時間計測対象以外のうち、１つのインバータユニットのスイッチング素子におけるゲート駆動回路の正側の電圧を下げ、スイッチング素子の電圧降下を通常運転時よりも高くすることを特徴とする請求項１～１６のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
  18. 　電力変換回路の運転開始またはインバータユニット合計の出力電流が電流閾値を超えてから一定の期間、ＰＷＭキャリア周波数を増加することを特徴とする請求項１～１３のうち何れか１項に記載の電力変換回路の横流電流抑制制御装置。
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