WO2014115277A1 - ストレージ装置およびストレージ装置制御方法 - Google Patents

ストレージ装置およびストレージ装置制御方法 Download PDF

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笠原　信一
昌宏 井出
小島　徹也
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Hitachi Ltd
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Definitions

  • the present invention relates to a data guarantee technique in a storage apparatus.
  • Patent Document 1 A technique for generating and confirming a guarantee code for transferred data in a communication interface between a storage apparatus and a host computer is known (Patent Document 1).
  • the DMA controller calculates a guarantee code for the concatenated data.
  • a certain DMA controller performs a certain data guarantee code calculation, and another DMA controller takes over the result of the calculation and transfers the next data.
  • the guarantee code is calculated. In this case, even if a plurality of DMA controllers are used, it is difficult to improve the data transfer performance because it is necessary to sequentially calculate a plurality of data.
  • a storage apparatus includes a channel control unit connected to a host computer, a storage unit connected to the channel control unit, the channel control unit, and the storage unit Connected to the processor.
  • the channel control unit has a plurality of calculation units.
  • the processor receives a request to read a plurality of element data from the host computer, the processor designates the plurality of element data for the plurality of arithmetic units, respectively.
  • the plurality of arithmetic units respectively read the plurality of element data from the storage unit, calculate a plurality of partial codes that are a plurality of guarantee codes based on the plurality of element data, and send the plurality of parts to the processor. Send each code.
  • the processor calculates a sequence code, which is a guarantee code of sequence data including the plurality of concatenated element data, based on the plurality of partial codes.
  • FIG. 1 shows the configuration of a storage apparatus according to an embodiment of the present invention.
  • FIG. 2 shows the configuration of the channel adapter 220.
  • FIG. 3 shows an example of response data for a multitrack read request.
  • FIG. 4 schematically shows the multitrack read process.
  • FIG. 5 shows the DMA processing.
  • FIG. 6 shows the final CRC process.
  • FIG. 7 shows a specific example of CRC final processing.
  • FIG. 8 shows the operation of the DMA controller and the MP 240 regarding CRC calculation.
  • aaa table such as “aaa list”, “aaaDB”, “aaa queue”, etc.
  • these information include tables, lists, DBs, queues, etc. It may be expressed by other than the data structure. Therefore, “aaa table”, “aaa list”, “aaaDB”, “aaa queue”, etc. may be referred to as “aaa information” to indicate that they are not dependent on the data structure.
  • program is used as the subject.
  • the program performs processing determined by being executed by the processor using the memory and the communication port (communication control device)
  • the processor is used as the subject.
  • the explanation may be as follows. Further, the processing disclosed with the program as the subject may be processing performed by a computer such as a management server or an information processing apparatus. Further, part or all of the program may be realized by dedicated hardware.
  • various programs may be installed in the storage device by a program distribution server or a computer-readable storage medium.
  • FIG. 1 shows a configuration of a storage apparatus according to an embodiment of the present invention.
  • the storage apparatus 100 shown in this figure is connected to a plurality of host computers 400.
  • the storage apparatus 100 includes a storage controller 200 and a plurality of HDD (Hard Disk Drive) 300.
  • the storage controller 200 is connected to the host computer 400 via a SAN (Storage Area Network) or the like.
  • the plurality of HDDs 300 are connected to the storage controller 200.
  • the storage apparatus 100 may be connected to one host computer 400. Further, the storage apparatus 100 may have one HDD 300. Further, instead of the HDD 300, another drive such as SSD (Solid State Drive) may be used.
  • SSD Solid State Drive
  • the storage controller 200 includes a switch (SW) 210, a plurality of channel adapters (CHA) 220, a plurality of data caches (Cache) 230, a plurality of MPs (Microprocessor) 240, and a plurality of disk adapters (DKA) 250.
  • SW switch
  • CH channel adapters
  • CH data caches
  • MP Microprocessor
  • DKA disk adapters
  • the storage controller 200 may have one data cache 230, one MP 240, or one disk adapter 250.
  • the switch 210 controls communication among the channel adapter 220, the data cache 230, the MP 240, and the disk adapter 250.
  • the channel adapter 220 is connected to the host computer 400 and controls communication with the host computer 400.
  • the data cache 230 stores data transmitted to the host computer 400 and data received from the host computer 400.
  • the data cache 230 further has a shared memory.
  • the shared memory stores programs and data used by the MP 240.
  • the MP 240 controls each unit of the storage apparatus 100 based on the program and data stored in the shared memory.
  • the disk adapter 250 is connected to the HDD 300 and controls communication with the HDD 300.
  • FIG. 2 shows the configuration of the channel adapter 220.
  • the channel adapter 220 includes a plurality of host channel control LSIs (large-scale integration) 510, a DMA LSI 520, and a plurality of intermediate buffers (DXBF) 530.
  • the channel adapter 220 may have one host channel control LSI 510.
  • the channel adapter 220 may have one intermediate buffer 530.
  • the host channel control LSI 510 includes a communication control unit 511 and an internal buffer 512.
  • the communication control unit 511 is connected to the host computer 400 and controls communication with the host computer 400 according to a predetermined protocol.
  • the communication control unit 511 uses FICON (Fiber Connectivity) -HPF (High Performance), but other protocols may be used.
  • the internal buffer 512 stores data to be transmitted to the host computer 400.
  • the intermediate buffer 530 is a DRAM (Dynamic Random Access Memory), for example, and stores data transferred from the data cache 230 by the DMA LSI 520.
  • DRAM Dynamic Random Access Memory
  • the DMA LSI 520 includes a plurality of DMA controllers (DMAC) 521.
  • DMAC DMA controllers
  • Each of the plurality of DMA controllers 521 may be a different DMA circuit or a virtual DMA controller to which a DMA circuit is assigned.
  • one DMA circuit in the DMA LSI 520 may be logically divided into a plurality of DMA controllers 521.
  • the DMA circuit calculates a guarantee code.
  • the guarantee code in this embodiment is a CRC, and the DMA circuit calculates a 4-byte CRC using an initial value of 4 bytes and an input having a length that is a multiple of 4 bytes.
  • the CRC generator polynomial is represented by, for example, 0x04C11DB7.
  • the guarantee code may be another error detection code or error correction code.
  • the DMA controller 521 reads data from the data cache 230 in accordance with an instruction from the MP 240, performs CRC calculation based on the read data, and writes the read data to the intermediate buffer 530.
  • FICON-HPF supports a multi-track read request for connecting and transferring a plurality of tracks by one read request.
  • the track here is data of an arbitrary length specified in units of 1 byte.
  • the storage apparatus 100 When the host computer 400 transmits a multitrack read request to the storage apparatus 100, the storage apparatus 100 performs multitrack read processing.
  • the multi-track read request specifies a plurality of tracks.
  • FIG. 3 shows an example of response data to the multitrack read request.
  • the storage apparatus 100 Upon receipt of the multi-track read request, the storage apparatus 100 transmits to the host computer 400 response data in which a plurality of tracks are concatenated in the order requested, a final PAD, and a final CRC.
  • Data obtained by concatenating the final PAD after the concatenated data is defined as the shaped data.
  • the length of the shaped data is a multiple of 4 bytes.
  • the final PAD is ALL zero data for adjusting the length.
  • the final CRC is the CRC of the shaped data.
  • the length of the final CRC is 4 bytes.
  • the MP 240 calculates the smallest multiple of 4 bytes that is equal to or greater than the concatenated data length as the shaped data length, and calculates a value obtained by subtracting the concatenated data length from the shaped data length as the final PAD length. Further, when the final PAD length is not 0, the MP 240 generates a final PAD that is ALL zero data of the final PAD length.
  • FIG. 4 schematically shows multitrack read processing.
  • the multi-track read request here specifies three tracks T (0), T (1), and T (2) stored in the storage apparatus 100.
  • the DMA LSI 520 includes three DMA controllers 521, X (0), X (1), and X (2).
  • T (0), T (1), and T (2) indicate states stored in the data cache 230. If any of T (0), T (1), and T (2) is determined to be a cache miss, the disk adapter 250 reads the track determined to be a cache miss from the HDD 300 and writes it to the data cache 230.
  • the host computer 400 issues a multitrack read request to the host channel control LSI 510 (S110).
  • the host channel control LSI 510 sends the multitrack read request to the MP 240 (S120).
  • the MP 240 Upon receiving the multitrack read request, the MP 240 assigns T (0) data transfer to X (0) and performs T (1) in order to perform data transfer of a plurality of tracks in parallel based on the multitrack read request. ) Is assigned to X (1), and T (2) is assigned to X (2). Thereafter, the MP 240 sends a transfer activation request designating T (0) to X (0) by CCW (channel command word) (S130), and sends a transfer activation request designating T (1) to X (1). Send (S140), a transfer activation request designating T (2) is sent to X (2) (S150).
  • CCW channel command word
  • X (0) activates DMA (0), which is T (0) DMA processing (S160).
  • DMA (0) reads T (0) in the data cache 230, performs CRC calculation based on T (0), and transfers T (0) to the intermediate buffer 530.
  • X (1) activates DMA (1), which is the DMA processing of T (1) (S170).
  • DMA (1) reads T (1) in the data cache 230, performs CRC calculation based on T (1), and transfers T (1) to the intermediate buffer 530.
  • X (2) activates DMA (2), which is the DMA processing of T (2) (S180). With DMA (2), X (2) reads T (2) in the data cache 230, performs CRC calculation based on T (2), and transfers T (2) to the intermediate buffer 530.
  • X (0) When DMA (0) is completed, X (0) sends a transfer completion report indicating the result of DMA (0) to MP 240 (S190). When DMA (1) is completed, X (1) sends a transfer completion report indicating the result of DMA (1) to MP 240 (S200). When DMA (2) is completed, X (2) sends a transfer completion report indicating the result of DMA (2) to MP 240 (S210).
  • the MP 240 Upon receiving the transfer completion report from X (0), X (1), and X (2), the MP 240 performs final CRC processing for calculating the final PAD and final CRC based on the transfer completion report (S220). Thereafter, the MP 240 writes the final PAD and the final CRC to the intermediate buffer 530 (S230), and sends a data transfer start instruction instructing transfer of response data to the host computer 400 to the host channel control LSI 510 (S240).
  • the host channel control LSI 510 receives the data transfer start instruction, the host channel control LSI 510 reads T (0), T (1), T (2), final PAD, and final CRC from the intermediate buffer 530, and gives an address offset in units of 1 byte. , T (0), T (1), T (2), final PAD, and final CRC are concatenated and stored in the internal buffer 512 as response data (S250). Thereafter, the host channel control LSI 510 transmits response data to the host computer 400 (S260). When the transfer of the response data is completed, the host channel control LSI 510 transmits a status response to the multitrack read request to the host computer 400 (S270).
  • the MP 240 assigns a plurality of tracks to be read to the plurality of DMA controllers 521, so that the plurality of DMA controllers 521 can perform a plurality of DMA processes in parallel.
  • the MP 240 can perform calculation based on the processing results of the plurality of DMA controllers 521, thereby calculating the CRC of data in which a plurality of tracks are sequentially connected.
  • any one of the intermediate buffer 530 and the internal buffer 512 may be used.
  • the DMA controller 521 may transfer the data in the data cache 230 to the internal buffer 512.
  • the communication control unit 511 may transfer the data in the intermediate buffer 530 to the host computer 400.
  • FIG. 5 shows the DMA processing
  • the transfer activation request includes a track length (transfer length), a transmission source address that is the address of the track in the data cache 230, a transmission destination address that is a transmission destination address in the intermediate buffer 530, and an initial CRC value. Including.
  • the transfer activation request may include information indicating whether or not to generate the CRC of the track.
  • the MP 240 designates 0xFFFFFF as the initial CRC value in the transfer activation request for the first track of the multi-track read request, and designates 0x00000000 as the initial CRC value in the transfer activation request for the track other than the first track.
  • the initial CRC value in the transfer activation request to X (0) is 0xFFFFFF
  • the initial CRC value in the transfer activation request to X (1) and X (2) is 0x00000000.
  • the transfer activation request to each DMA controller 521 designates a predetermined value as the CRC initial value, it is not necessary to include the result of CRC calculation by another DMA controller 521.
  • the DMA controller 521 obtains the track length from the transfer activation request, calculates a remainder obtained by dividing the track length by 4 bytes as a fraction data length, calculates a value obtained by subtracting the fraction data length from 4 bytes as a track PAD length, A value obtained by subtracting the fraction data length from the track length is calculated as a shortened data length, and a value obtained by adding the track PAD length to the track length is calculated as an extended data length.
  • the DMA controller 521 extracts data from the beginning to the shortened data length of the track as shortened data, and extracts data of the fraction data length following the shortened data from the track as fraction data.
  • the DMA controller 521 connects the track PAD, which is ALL zero data of the track PAD length, after the track to obtain extension data.
  • the shortened data length is a multiple of the largest 4 bytes below the track length
  • the extended data length is a multiple of the smallest 4 bytes above the track length.
  • the DMA controller 521 reads the track from the transmission source address of the data cache 230, calculates the shortened data CRC which is the CRC of the shortened data, and writes the extended data to the destination address of the intermediate buffer 530.
  • the DMA controller 521 sends a transfer completion report for the transfer activation request to the MP 240.
  • the transfer completion report includes abbreviated data CRC and fraction data.
  • X (0) divides T (0) into T (0) _t that is shortened data and T (0) _dat that is fractional data, and 0xFFFFFFFF T (0) _crc, which is the shortened data CRC, is calculated using the input T (0) _t as an initial value.
  • X (1) divides T (1) into T (1) _t which is shortened data and T (1) _dat which is fractional data, and 0x00000000 is set as an initial value and T (1) _t is set as T (1) _t.
  • T (1) _crc which is the shortened data CRC, is calculated as an input.
  • T (2) _t which is shortened data
  • T (2) _dat which is fractional data
  • 0x00000000 is set as an initial value
  • T (2) _t is set as T (2) _t.
  • T (2) _crc which is the shortened data CRC, is calculated as an input.
  • each DMA controller 521 uses the value specified by the MP 240 as the initial CRC value, so there is no need to take over the CRC calculated by another DMA controller 521. Thereby, the plurality of DMA controllers 521 can perform CRC calculation in parallel. Further, since the DMA controller 521 sends fractional data of less than 4 bytes to the MP 240 and does not perform CRC calculation of the fractional data, a DMA circuit that performs CRC calculation in units of 4 bytes can be used. Thereby, an increase in the circuit scale of the DMA controller 521 can be prevented.
  • FIG. 6 shows the final CRC process.
  • the track number is i
  • the last track number is n
  • the shortened data CRC of T (i) is T (i) _crc
  • the fractional data of T (i) is T (i) _dat
  • T The length (byte) of (i) is T (i) _len
  • the temporary CRC is temp_crc
  • the temporary data length is temp_len
  • the length [byte] of the final PAD is pad_len.
  • the MP 240 acquires T (i) _crc and T (i) _dat from the transfer completion report from the DMA controller 521.
  • the MP 240 initializes variables (S310).
  • the MP 240 substitutes 0 for i, and substitutes T (0) _crc for temp_crc.
  • the MP 240 calculates a new temp_crc by performing CRC calculation with temp_crc as an initial value and T (i) _dat as an input (S320). If the CRC calculation function is Fd, this processing is expressed by the following equation.
  • Temp_crc Fd (temp_crc, T (i) _dat)
  • temp_crc becomes the CRC of the data up to T (i).
  • the MP 240 calculates a new temp_crc by performing a CRC operation using temp_crc as an initial value and ALL zero data having a length of temp_len as an input (S360).
  • a function for calculating CRC using a certain initial value and an input of ALL zero data having a certain length is Fz, this processing is expressed by the following equation.
  • Temp_crc Fz (temp_crc, temp_len)
  • the MP 240 calculates a new temp_crc by performing an XOR (exclusive OR) operation of temp_crc and T (i) _crc in bit units (S370), and shifts the processing to S320.
  • XOR exclusive OR
  • this processing is expressed by the following equation.
  • Temp_crc becomes a CRC of data up to T (i) _t by the processing so far.
  • the MP 240 sets the initial value as temp_crc, inputs ALL zero data of the length of pad_len, and performs a CRC operation to calculate a new temp_crc (S380). ).
  • this process is expressed by the following equation.
  • Temp_crc becomes the CRC of the shaped data by the processing so far.
  • the MP 240 calculates the final CRC by performing bit inversion of temp_crc in accordance with the FICON-HPF specification (S390), and ends this flow. Using the aforementioned xor, this process is expressed by the following equation.
  • Temp_crc temp_crc xor 0xFFFFFFFF
  • the MP 240 can calculate the final CRC of the shaped data based on the shortened data CRC of each track calculated by the DMA controller 521.
  • the MP 240 calculates the CRC of the fraction data, so that the track length can be specified in units of 1 byte, and the DMA controller 521 can perform CRC calculation in units of 4 bytes, and the circuit scale of the DMA controller 521 Can be prevented.
  • the MP 240 sets the CRC of the data before the specific data among the concatenated data as an initial value, and sets the length of the specific data.
  • the CRC of the data up to the specific data among the concatenated data can be calculated.
  • the CRC of a plurality of data connected to the MP 240 can be calculated using the CRC calculation results of the plurality of data by the plurality of DMA controllers 521. Therefore, it is not necessary for another DMA controller 521 to take over the result of the CRC calculation by one DMA controller 521.
  • the DMA controller 521 can perform CRC calculation in units of 4 bytes.
  • the MP 240 may designate the initial CRC value in all DMA processes as 0x00000000, or may fix the initial CRC value in all DMA processes to 0x00000000. In this case, the MP 240 sets the initial CRC value in the final CRC process to 0xFFFFFF, inputs the zero data of the shortened data length of the first track, calculates the CRC, and performs the XOR operation between the CRC and the shortened data CRC. Thus, a result equal to the shortened data CRC calculated with the initial value of 0xFFFFFFFFFF can be obtained.
  • the data length of T (0) is 67 bytes
  • the data length of T (1) is 18 bytes
  • the data length of T (2) is 33 bytes. Therefore, the concatenated data length is 118 bytes, the final PAD length is 2 bytes, and the shaped data length is 120 bytes that is a multiple of 4 bytes.
  • X (0) divides 67 bytes of T (0) into 64 bytes of T (0) _t, which is a multiple of 4 bytes, and the remaining 3 bytes of T (0) _dat. Thereafter, X (0) calculates T (0) _crc by performing CRC calculation with 0xFFFFFF as an initial value and T (0) _t as an input.
  • X (1) divides 18-byte T (1) into 16-byte T (1) _t, which is a multiple of 4 bytes, and the remaining 2-byte T (1) _dat. Thereafter, X (1) calculates T (1) _crc by performing CRC calculation with 0x00000000 as an initial value and T (1) _t as an input.
  • X (2) divides 33-byte T (2) into 32-byte T (2) _t, which is a multiple of 4 bytes, and the remaining 1-byte T (2) _dat. Thereafter, X (2) calculates T (2) _crc by performing CRC calculation with 0x00000000 as an initial value and T (2) _t as an input.
  • FIG. 7 shows a specific example of CRC final processing.
  • the MP 240 calculates a new temp_crc by performing CRC calculation using T (0) _crc obtained from X (0) as an initial value and T (0) _dat obtained from X (0) as an input.
  • This temp_crc is a CRC of data up to T (0).
  • the MP 240 calculates a new temp_crc by performing a CRC operation using temp_crc as an initial value and 16-byte ALL zero data equal to the length of the shortened data of T (1) as an input. Thereafter, the MP 240 calculates a new temp_crc by performing an XOR operation between temp_crc and T (1) _crc obtained from X (1). After that, the MP 240 calculates a new temp_crc by performing CRC calculation using temp_crc as an initial value and T (1) _dat obtained from X (1) as an input. This temp_crc is a CRC of data up to T (1).
  • the MP 240 calculates a new temp_crc by performing a CRC operation using temp_crc as an initial value and 32 bytes of ALL zero data equal to the length of the shortened data of T (2) as an input. After that, the MP 240 calculates a new temp_crc by performing an XOR operation between temp_crc and T (2) _crc obtained from X (2). After that, the MP 240 calculates a new temp_crc by performing CRC calculation using temp_crc as an initial value and T (2) _dat obtained from X (2) as an input. This temp_crc is a CRC of data up to T (2).
  • the MP 240 calculates a new temp_crc by performing a CRC operation using the initial value as temp_crc and the 2-byte ALL zero data as the final PAD length as input.
  • This temp_crc is a CRC of data up to the final PAD.
  • the MP 240 calculates the final CRC by performing bit inversion of temp_crc.
  • the shared memory stores a plurality of LUTs (Lookup Tables).
  • the MP 240 calculates Fz by referring to the LUT according to the initial CRC value and the input ALL zero data length.
  • the calculation method and the size and number of LUTs are determined by the performance required for the storage apparatus 100, the assumed ALL zero data length, the size of the shared memory, and the like.
  • the initial value is 1 byte and the value is represented by Bi.
  • Each of the plurality of LUTs stores CRCs for all Bi.
  • the ALL zero data length of the prepared LUT is limited to a specific length.
  • Lt is, for example, 1, 2, 3, 4, 16, 256, 4096. In order to speed up the calculation, more types of Lt may be prepared.
  • Lt When Lt is less than 4, a LUT for each Lt is prepared.
  • the CRC obtained from this LUT is represented by LUT [Lt] [Bi].
  • Lt When Lt is 4 or more, the byte position of Bi in the initial value of 4 bytes is represented by Pb, and an LUT for each combination of Lt and Pb is prepared.
  • the CRC obtained from this LUT is represented by LUT [Lt] [Pb] [Bi].
  • MP240 calculates Fz by decomposing the ALL zero data length into combinations of Lt and performing CRC calculation corresponding to each decomposed Lt.
  • LUT calculation processing which is CRC calculation of ALL zero data according to Lt will be described.
  • each byte of temp_crc which is a 4-byte initial value, is represented by B0, B1, B2, and B3, and a left bit shift operator is represented by “ ⁇ ”.
  • temp_crc LUT [1] [B0] XOR (B1 ⁇ 8) XOR (B2 ⁇ 16) XOR (B3 ⁇ 24)
  • temp_crc LUT [2] [B0] XOR LUT [1] [B1] XOR (B2 ⁇ 16) XOR (B3 ⁇ 24)
  • temp_crc LUT [3] [B0] XOR LUT [2] [B1] XOR LUT [1] [B2] XOR (B3 ⁇ 24)
  • temp_crc LUT [Lt] [0] [B0] XOR LUT [Lt] [1] [B1] XOR LUT [Lt] [2] [B2] XOR LUT [Lt] [3] [B3]
  • the MP 240 decomposes the ALL zero data length into L 4096 + 4096 + 256 + 4 + 4 + 2 and performs LUT operation processing corresponding to each Lt.
  • the CRC calculation of the ALL zero data by the MP240 can be speeded up. Also, the number of LUTs can be reduced by decomposing the ALL zero data length into specific length combinations.
  • the MP 240 may calculate the CRC of the fraction data using the LUT.
  • the LUT has an initial value of 0x00000000 and stores a CRC calculation result for each input data of 1 byte.
  • the MP 240 performs a bit shift on the CRC obtained from the LUT according to the length of the fraction data, and performs an XOR operation with the previous CRC.
  • FIG. 8 shows operations of the DMA controller 521 and the MP 240 regarding the CRC calculation.
  • This sequence diagram shows the operation of the MP 240 and the DMA controller 521 X (0), X (1), and X (2).
  • the MP 240 sends a transfer activation request to X (0), X (1), and X (2), respectively.
  • X (0), X (1), and X (2) that have received the transfer activation request activate DMA (0), DMA (1), and DMA (2), respectively.
  • X (0), X (1), and X (2) perform DMA processing in parallel.
  • S190, S200, and S210 described above X (0), X (1), and X (2) that have completed the data transfer send a transfer completion report including the CRC calculation result to the MP240.
  • the MP 240 calculates the final CRC by performing the final CRC processing using the CRC calculation results from X (0), X (1), and X (2) in order.
  • a plurality of DMA controllers 521 can perform a CRC operation on a plurality of tracks in parallel, thereby transferring a plurality of tracks in parallel. Thereby, the performance of the multitrack read process can be improved.
  • each track may be a multiple of 4 bytes.
  • the MP 240 and the DMA controller 521 do not use fraction data, track PAD, final PAD, or the like.
  • a channel controller connected to the host computer; A storage unit connected to the channel control unit; A processor connected to the channel control unit and the storage unit; With The channel control unit has a plurality of calculation units, When the processor receives a request to read a plurality of element data from the host computer, the processor specifies the plurality of element data for the plurality of arithmetic units, The plurality of arithmetic units respectively read the plurality of element data from the storage unit, calculate a plurality of partial codes that are a plurality of guarantee codes based on the plurality of element data, and send the plurality of parts to the processor.
  • the processor calculates a sequence code that is a guarantee code of the sequence data including the plurality of concatenated element data based on the plurality of partial codes.
  • Storage device (Expression 2) The plurality of calculation units calculate the plurality of partial codes in parallel, The storage device according to expression 1. (Expression 3) The guarantee code is a CRC having a predetermined length. The storage device according to expression 2. (Expression 4) Each of the plurality of arithmetic units extracts partial data that is data having a length that is a multiple of the predetermined length from the element data specified by the processor, and uses the predetermined code as an initial value of the partial code. The partial code is calculated by performing guarantee code calculation with data as input, The storage device according to expression 3.
  • the processor temporarily performs a guarantee code calculation by using a guarantee code of data preceding the partial data in the series data as an initial value of the guarantee code, and inputting zero as a length equal to the partial data.
  • a guarantee code is calculated, and a guarantee code of data up to the partial data in the series data is calculated by XOR operation of the temporary guarantee code and the partial code.
  • the storage device according to expression 4. Each of the plurality of arithmetic units sends the fraction data to the processor when there is fraction data that is the remaining data of the partial data in the designated element data.
  • the storage device according to expression 5.
  • the processor performs a guarantee code calculation by using a guarantee code of data before the fraction data in the series data as an initial value of a guarantee code and the fraction data as an input, thereby performing the guarantee code calculation. Calculate the guarantee code for the data up to the fraction data,
  • the storage device according to expression 6. The processor sends the predetermined code to each of the plurality of arithmetic units; The storage device according to expression 7.
  • the predetermined code corresponding to the calculation unit in which element data other than the head of the plurality of element data is specified is zero of the predetermined length.
  • the channel control unit further includes a buffer connected to the plurality of arithmetic units, and a communication control unit connected to the buffer, The plurality of arithmetic units respectively write the plurality of element data to the buffer, The processor writes the sequence code to the buffer; The communication control unit concatenates and transmits the sequence data and the sequence code in the buffer to the host computer.
  • the storage device according to expression 9.
  • a channel control unit connected to a host computer; a storage unit connected to the channel control unit; and a processor connected to the channel control unit and the storage unit, wherein the channel control unit includes a plurality of operations.
  • a storage device control method for controlling a storage device having a storage unit When the processor receives a request to read a plurality of element data from the host computer, each of the plurality of element data is designated for the plurality of arithmetic units, The plurality of arithmetic units respectively read the plurality of element data from the storage unit, calculate a plurality of partial codes that are a plurality of guarantee codes based on the plurality of element data, and send the plurality of parts to the processor. Send each code, The processor calculates a sequence code that is a guarantee code of the sequence data including the plurality of element data connected based on the plurality of partial codes; A storage apparatus control method.
  • the channel control unit corresponds to the channel adapter 220 and the like.
  • the storage unit corresponds to the data cache 230, the HDD 300, or the like.
  • the processor corresponds to the MP 240 and the like.
  • the calculation unit corresponds to the DMA controller 521 and the like.
  • the buffer corresponds to the intermediate buffer 530, the internal buffer 512, and the like.
  • the communication control unit corresponds to the communication control unit 511 and the like.
  • Element data corresponds to a track or the like.
  • the partial data corresponds to shortened data or the like.
  • the partial code corresponds to the shortened data CRC or the like.
  • the series data corresponds to shaped data, concatenated data, and the like.
  • the sequence code corresponds to the final CRC or the like.
  • the predetermined code corresponds to 0xFFFFFFFF, 0x00000000, or the like.
  • 100 storage device
  • 200 storage controller
  • 210 switch
  • 220 channel adapter
  • 230 data cache
  • 250 disk adapter
  • 400 host computer
  • 510 host channel control LSI
  • 511 communication control unit
  • 512 internal Buffer
  • 520 DMA LSI
  • 521 DMA controller
  • 530 intermediate buffer

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Abstract

複数の演算部が、複数のデータに基づいて複数の保証コードを夫々算出することにより、データの転送性能を向上させる。 ストレージ装置は、チャネル制御部と、記憶部と、プロセッサと、を備える。チャネル制御部は、複数の演算部を有する。プロセッサは、複数の要素データを読み出す要求をホストコンピュータから受信した場合、複数の演算部に対して複数の要素データを夫々指定する。複数の演算部は、記憶部から複数の要素データを夫々読み出し、複数の要素データに基づいて複数の保証コードである複数の部分コードを夫々算出し、プロセッサへ複数の部分コードを夫々送る。プロセッサは、複数の部分コードに基づいて、連結された複数の要素データを含む系列データの保証コードである系列コードを算出する。

Description

ストレージ装置およびストレージ装置制御方法
　本発明は、ストレージ装置におけるデータ保証技術に関する。
　ストレージ装置とホストコンピュータの間の通信インタフェースにおいて、転送されるデータの保証コードの生成や確認を行う技術が知られている（特許文献１）。
米国特許出願公開第２００８／０１０９６１５号明細書
　保証コードにＣＲＣ（Cyclic Redundancy Check）を用い、複数のデータが連結されたデータの保証コードを算出するために、複数のデータの夫々を用いて演算を行う場合、複数のデータの順序によって演算結果が異なるため、複数のデータの順序を維持して保証コードを算出する必要がある。
　複数のデータの転送に一つのＤＭＡ（Direct Memory Access）コントローラを用いる場合、そのＤＭＡコントローラが、連結されたデータの保証コードを算出する。また、複数のデータの転送に複数のＤＭＡコントローラを用いる場合、或るＤＭＡコントローラが、或るデータの保証コードの演算を行い、別のＤＭＡコントローラが、その演算の結果を引き継いで次のデータの保証コードの演算を行う。この場合、複数のＤＭＡコントローラを用いても、複数のデータを逐次演算する必要があるため、データの転送性能を向上させることが困難である。
　上記課題を解決するために、本発明の一態様であるストレージ装置は、ホストコンピュータに接続されるチャネル制御部と、前記チャネル制御部に接続される記憶部と、前記チャネル制御部及び前記記憶部に接続されるプロセッサと、を備える。前記チャネル制御部は、複数の演算部を有する。前記プロセッサは、複数の要素データを読み出す要求を前記ホストコンピュータから受信した場合、前記複数の演算部に対して前記複数の要素データを夫々指定する。前記複数の演算部は、前記記憶部から前記複数の要素データを夫々読み出し、前記複数の要素データに基づいて複数の保証コードである複数の部分コードを夫々算出し、前記プロセッサへ前記複数の部分コードを夫々送る。前記プロセッサは、前記複数の部分コードに基づいて、連結された前記複数の要素データを含む系列データの保証コードである系列コードを算出する。
　本発明の一態様によれば、複数の演算部が、複数のデータに基づいて複数の保証コードを夫々算出することにより、データの転送性能を向上させることができる。
図１は、本発明の実施例のストレージ装置の構成を示す。 図２は、チャネルアダプタ２２０の構成を示す。 図３は、マルチトラックリード要求に対する応答データの一例を示す。 図４は、マルチトラックリード処理を模式的に示す。 図５は、ＤＭＡ処理を示す。 図６は、最終ＣＲＣ処理を示す。 図７は、ＣＲＣ最終処理の具体例を示す。 図８は、ＣＲＣ演算に関するＤＭＡコントローラとＭＰ２４０の動作を示す。
　以下、本発明の実施例について図面を用いて説明する。
　なお、以後の説明では「ａａａテーブル」、「ａａａリスト」、「ａａａＤＢ」、「ａａａキュー」等の表現にて本発明の情報を説明するが、これら情報はテーブル、リスト、ＤＢ、キュー、等のデータ構造以外で表現されていてもよい。そのため、データ構造に依存しないことを示すために「ａａａテーブル」、「ａａａリスト」、「ａａａＤＢ」、「ａａａキュー」等について「ａａａ情報」と呼ぶことがある。
　さらに、各情報の内容を説明する際に、「識別情報」、「識別子」、「名」、「名前」、「ＩＤ」という表現を用いるが、これらについてはお互いに置換が可能である。
　以後の説明では「プログラム」を主語として説明を行う場合があるが、プログラムはプロセッサによって実行されることで定められた処理をメモリ及び通信ポート（通信制御デバイス）を用いながら行うため、プロセッサを主語とした説明としてもよい。また、プログラムを主語として開示された処理は管理サーバ等の計算機、情報処理装置が行う処理としてもよい。また、プログラムの一部または全ては専用ハードウェアによって実現されてもよい。
　また、各種プログラムはプログラム配布サーバや、計算機が読み取り可能な記憶メディアによってストレージ装置にインストールされてもよい。
　以下、本発明の実施例のストレージ装置について説明する。
　図１は、本発明の実施例のストレージ装置の構成を示す。この図に示されているストレージ装置１００は、複数のホストコンピュータ４００に接続されている。ストレージ装置１００は、ストレージコントローラ２００と、複数のＨＤＤ（Hard Disk Drive）３００とを有する。ストレージコントローラ２００は、ＳＡＮ（Storage Area Network）等を介してホストコンピュータ４００に接続されている。複数のＨＤＤ３００は、ストレージコントローラ２００に接続されている。なお、ストレージ装置１００は、一つのホストコンピュータ４００に接続されていても良い。また、ストレージ装置１００は、一つのＨＤＤ３００を有していても良い。また、ＨＤＤ３００の代わりに、ＳＳＤ（Solid State Drive）等の他のドライブが用いられても良い。
　ストレージコントローラ２００は、スイッチ（ＳＷ）２１０と、複数のチャネルアダプタ（ＣＨＡ）２２０と、複数のデータキャッシュ（Cache）２３０と、複数のＭＰ（Microprocessor）２４０と、複数のディスクアダプタ（ＤＫＡ）２５０とを有する。ストレージコントローラ２００は、一つのデータキャッシュ２３０を有していても良いし、一つのＭＰ２４０を有していても良いし、一つのディスクアダプタ２５０を有していても良い。
　スイッチ２１０は、チャネルアダプタ２２０と、データキャッシュ２３０と、ＭＰ２４０と、ディスクアダプタ２５０との間の通信を制御する。
　チャネルアダプタ２２０は、ホストコンピュータ４００に接続され、ホストコンピュータ４００との通信を制御する。
　データキャッシュ２３０は、ホストコンピュータ４００へ送信されるデータや、ホストコンピュータ４００から受信されたデータを格納する。データキャッシュ２３０は更に、共用メモリを有する。共用メモリは、ＭＰ２４０により用いられるプログラム及びデータを格納する。
　ＭＰ２４０は、共用メモリに格納されたプログラム及びデータに基づいて、ストレージ装置１００の各部を制御する。
　ディスクアダプタ２５０は、ＨＤＤ３００に接続され、ＨＤＤ３００との通信を制御する。
　図２は、チャネルアダプタ２２０の構成を示す。チャネルアダプタ２２０は、複数のホストチャネル制御ＬＳＩ（large‐scale integration）５１０と、ＤＭＡ用ＬＳＩ５２０と、複数の中間バッファ（ＤＸＢＦ）５３０とを有する。チャネルアダプタ２２０は、一つのホストチャネル制御ＬＳＩ５１０を有していても良い。チャネルアダプタ２２０は、一つの中間バッファ５３０を有していても良い。
　ホストチャネル制御ＬＳＩ５１０は、通信制御部５１１と、内部バッファ５１２とを有する。通信制御部５１１は、ホストコンピュータ４００に接続され、所定のプロトコルに従って、ホストコンピュータ４００との通信を制御する。本実施例において通信制御部５１１は、ＦＩＣＯＮ（Fiber Connectivity）－ＨＰＦ（High Performance）を用いるが、他のプロトコルを用いても良い。内部バッファ５１２は、ホストコンピュータ４００へ送信するデータを格納する。
　中間バッファ５３０は、例えばＤＲＡＭ（Dynamic Random Access Memory）であり、ＤＭＡ用ＬＳＩ５２０によりデータキャッシュ２３０から転送されたデータ等を格納する。
　ＤＭＡ用ＬＳＩ５２０は、複数のＤＭＡコントローラ（ＤＭＡＣ）５２１を有する。複数のＤＭＡコントローラ５２１の夫々は、互いに異なるＤＭＡ回路であっても良いし、ＤＭＡ回路が割り当てられる仮想ＤＭＡコントローラであっても良い。なお、ＤＭＡ用ＬＳＩ５２０内の一つのＤＭＡ回路が、論理的に複数のＤＭＡコントローラ５２１に分割されても良い。ＤＭＡ回路は、保証コードを算出する。本実施例における保証コードは、ＣＲＣであり、ＤＭＡ回路は、４バイトの初期値と、４バイトの倍数の長さの入力とを用いて、４バイトのＣＲＣを算出する。このＣＲＣの生成多項式は例えば、０ｘ０４Ｃ１１ＤＢ７で表される。なお、保証コードは、他の誤り検出符号や誤り訂正符号であっても良い。
　ＤＭＡコントローラ５２１は、ＭＰ２４０からの指示に従って、データキャッシュ２３０からデータを読み出し、読み出されたデータに基づいてＣＲＣ演算を行い、読み出されたデータを中間バッファ５３０へ書き込む。
　ＦＩＣＯＮ－ＨＰＦは、一つのリード要求により複数のトラックを連結して転送するためのマルチトラックリード要求をサポートする。ここでのトラックは、１バイト単位で指定される任意の長さのデータである。
　以下、マルチトラックリード処理について説明する。
　ホストコンピュータ４００がマルチトラックリード要求をストレージ装置１００へ送信することにより、ストレージ装置１００は、マルチトラックリード処理を行う。マルチトラックリード要求は、複数のトラックを指定する。
　図３は、マルチトラックリード要求に対する応答データの一例を示す。
　マルチトラックリード要求を受けたストレージ装置１００は、複数のトラックが要求された順に連結された連結データと、最終ＰＡＤと、最終ＣＲＣとを連結した応答データをホストコンピュータ４００へ送信する。連結データの後に最終ＰＡＤが連結されたデータを整形データとする。整形データの長さは４バイトの倍数である。最終ＰＡＤは、長さを調整するためのＡＬＬゼロデータである。最終ＣＲＣは、整形データのＣＲＣである。最終ＣＲＣの長さは４バイトである。ここで、ＭＰ２４０は、連結データ長以上で最も小さい４バイトの倍数を整形データ長として算出し、整形データ長から連結データ長を減じた値を最終ＰＡＤ長として算出する。更にＭＰ２４０は、最終ＰＡＤ長が０でない場合、最終ＰＡＤ長のＡＬＬゼロデータである最終ＰＡＤを生成する。
　図４は、マルチトラックリード処理を模式的に示す。
　この図は、ホストコンピュータ４００と、ホストチャネル制御ＬＳＩ５１０と、中間バッファ５３０と、複数のＤＭＡコントローラ５２１と、ＭＰ２４０と、データキャッシュ２３０との間のデータの流れを示す。ここでのマルチトラックリード要求は、ストレージ装置１００に格納された三つのトラックであるＴ（０）、Ｔ（１）、Ｔ（２）を指定する。また、ＤＭＡ用ＬＳＩ５２０は、三つのＤＭＡコントローラ５２１であるＸ（０）、Ｘ（１）、Ｘ（２）を有する。ここで、Ｔ（０）、Ｔ（１）、Ｔ（２）は、データキャッシュ２３０に格納されている状態を示す。Ｔ（０）、Ｔ（１）、Ｔ（２）の何れかがキャッシュミスと判定された場合、ディスクアダプタ２５０は、キャッシュミスと判定されたトラックをＨＤＤ３００から読み出し、データキャッシュ２３０へ書き込む。
　まず、ホストコンピュータ４００は、マルチトラックリード要求をホストチャネル制御ＬＳＩ５１０へ発行する（Ｓ１１０）。マルチトラックリード要求を受けたホストチャネル制御ＬＳＩ５１０は、そのマルチトラックリード要求をＭＰ２４０へ送る（Ｓ１２０）。
　マルチトラックリード要求を受けたＭＰ２４０は、そのマルチトラックリード要求に基づいて、複数のトラックのデータ転送を並列に行うために、Ｔ（０）のデータ転送をＸ（０）に割り当て、Ｔ（１）のデータ転送をＸ（１）に割り当て、Ｔ（２）のデータ転送をＸ（２）に割り当てる。その後、ＭＰ２４０は、ＣＣＷ（channel command word）により、Ｔ（０）を指定する転送起動要求をＸ（０）へ送り（Ｓ１３０）、Ｔ（１）を指定する転送起動要求をＸ（１）へ送り（Ｓ１４０）、Ｔ（２）を指定する転送起動要求をＸ（２）へ送る（Ｓ１５０）。
　転送起動要求を受けたＸ（０）は、Ｔ（０）のＤＭＡ処理であるＤＭＡ（０）を起動する（Ｓ１６０）。ＤＭＡ（０）により、Ｘ（０）は、データキャッシュ２３０内のＴ（０）を読み出し、Ｔ（０）に基づいてＣＲＣ演算を行うと共に、Ｔ（０）を中間バッファ５３０へ転送する。転送起動要求を受けたＸ（１）は、Ｔ（１）のＤＭＡ処理であるＤＭＡ（１）を起動する（Ｓ１７０）。ＤＭＡ（１）により、Ｘ（１）は、データキャッシュ２３０内のＴ（１）を読み出し、Ｔ（１）に基づいてＣＲＣ演算を行うと共に、Ｔ（１）を中間バッファ５３０へ転送する。転送起動要求を受けたＸ（２）は、Ｔ（２）のＤＭＡ処理であるＤＭＡ（２）を起動する（Ｓ１８０）。ＤＭＡ（２）により、Ｘ（２）は、データキャッシュ２３０内のＴ（２）を読み出し、Ｔ（２）に基づいてＣＲＣ演算を行うと共に、Ｔ（２）を中間バッファ５３０へ転送する。
　ＤＭＡ（０）が完了すると、Ｘ（０）は、ＤＭＡ（０）の結果を示す転送完了報告をＭＰ２４０へ送る（Ｓ１９０）。ＤＭＡ（１）が完了すると、Ｘ（１）は、ＤＭＡ（１）の結果を示す転送完了報告をＭＰ２４０へ送る（Ｓ２００）。ＤＭＡ（２）が完了すると、Ｘ（２）は、ＤＭＡ（２）の結果を示す転送完了報告をＭＰ２４０へ送る（Ｓ２１０）。
　Ｘ（０）、Ｘ（１）、Ｘ（２）から転送完了報告を受けたＭＰ２４０は、転送完了報告に基づいて最終ＰＡＤ及び最終ＣＲＣを算出する最終ＣＲＣ処理を行う（Ｓ２２０）。その後、ＭＰ２４０は、最終ＰＡＤ及び最終ＣＲＣを中間バッファ５３０へ書き込み（Ｓ２３０）、応答データをホストコンピュータ４００へ転送することを指示するデータ転送開始指示をホストチャネル制御ＬＳＩ５１０へ送る（Ｓ２４０）。
　データ転送開始指示を受けたホストチャネル制御ＬＳＩ５１０は、中間バッファ５３０からＴ（０）、Ｔ（１）、Ｔ（２）、最終ＰＡＤ、最終ＣＲＣを読み出し、１バイト単位でアドレスオフセットを与えることにより、Ｔ（０）、Ｔ（１）、Ｔ（２）、最終ＰＡＤ、最終ＣＲＣを連結し、応答データとして内部バッファ５１２へ格納する（Ｓ２５０）。その後、ホストチャネル制御ＬＳＩ５１０は、応答データをホストコンピュータ４００へ送信する（Ｓ２６０）。応答データの転送が完了すると、ホストチャネル制御ＬＳＩ５１０は、マルチトラックリード要求に対するステータス応答をホストコンピュータ４００へ送信する（Ｓ２７０）。
　以上がマルチトラックリード処理の一例である。この処理によれば、ＭＰ２４０が複数のＤＭＡコントローラ５２１にリード対象の複数のトラックを夫々割り当てることにより、複数のＤＭＡコントローラ５２１が並列に複数のＤＭＡ処理を行うことができる。また、ＭＰ２４０が、複数のＤＭＡコントローラ５２１による処理結果に基づいて演算を行うことにより、複数のトラックを順に連結したデータのＣＲＣを算出することができる。
　なお、中間バッファ５３０及び内部バッファ５１２の何れか一つが用いられても良い。例えば、ＤＭＡコントローラ５２１は、データキャッシュ２３０内のデータを内部バッファ５１２へ転送しても良い。また、通信制御部５１１は、中間バッファ５３０内のデータをホストコンピュータ４００へ転送しても良い。
　以下、前述のＳ１３０～Ｓ２１０におけるＤＭＡ処理の詳細について説明する。
　図５は、ＤＭＡ処理を示す。
　転送起動要求は、トラック長（転送長）と、データキャッシュ２３０内のトラックのアドレスである送信元アドレスと、中間バッファ５３０内の送信先のアドレスである送信先アドレスと、ＣＲＣの初期値とを含む。転送起動要求は、トラックのＣＲＣの生成を行うか否かを示す情報を含んでも良い。
　ＭＰ２４０は、マルチトラックリード要求の先頭のトラックの転送起動要求におけるＣＲＣの初期値として０ｘＦＦＦＦＦＦＦＦを指定し、先頭以外のトラックの転送起動要求におけるＣＲＣの初期値として０ｘ００００００００を指定する。この例では、Ｘ（０）への転送起動要求におけるＣＲＣの初期値は、０ｘＦＦＦＦＦＦＦＦであり、Ｘ（１）及びＸ（２）の夫々への転送起動要求におけるＣＲＣの初期値は、０ｘ００００００００である。このように、各ＤＭＡコントローラ５２１への転送起動要求は、予め定められた値をＣＲＣの初期値として指定するため、他のＤＭＡコントローラ５２１によるＣＲＣ演算の結果を含む必要がない。
　ＤＭＡコントローラ５２１は、転送起動要求からトラック長を取得し、トラック長を４バイトで除した剰余を端数データ長として算出し、４バイトから端数データ長を減じた値をトラックＰＡＤ長として算出し、トラック長から端数データ長を減じた値を短縮データ長として算出し、トラック長にトラックＰＡＤ長を加えた値を延長データ長として算出する。ＤＭＡコントローラ５２１は、トラックのうち先頭から短縮データ長までのデータを短縮データとして抽出し、トラックのうち短縮データの後に続く端数データ長のデータを端数データとして抽出する。ＤＭＡコントローラ５２１は更に、トラックの後にトラックＰＡＤ長のＡＬＬゼロデータであるトラックＰＡＤを連結して延長データとする。言い換えれば、短縮データ長は、トラック長以下で最も大きい４バイトの倍数であり、延長データ長は、トラック長以上で最も小さい４バイトの倍数である。なお、トラック長が４の倍数である場合、端数データ長及びトラックＰＡＤ長は０になり、短縮データ長及び延長データ長はトラック長に等しくなる。
　ＤＭＡコントローラ５２１は、データキャッシュ２３０の送信元アドレスからトラックを読み出し、短縮データのＣＲＣである短縮データＣＲＣを算出し、延長データを中間バッファ５３０の送信先アドレスへ書き込む。
　ＤＭＡコントローラ５２１は、延長データの書き込みが完了すると、転送起動要求に対する転送完了報告をＭＰ２４０へ送る。転送完了報告は、短縮データＣＲＣと、端数データとを含む。
　前述のマルチトラックリード要求処理の例において、Ｘ（０）は、Ｔ（０）を、短縮データであるＴ（０）＿ｔと、端数データであるＴ（０）＿ｄａｔとに分割し、０ｘＦＦＦＦＦＦＦＦを初期値とし入力Ｔ（０）＿ｔを入力として短縮データＣＲＣであるＴ（０）＿ｃｒｃを算出する。また、Ｘ（１）は、Ｔ（１）を、短縮データであるＴ（１）＿ｔと、端数データであるＴ（１）＿ｄａｔとに分割し、０ｘ００００００００を初期値としＴ（１）＿ｔを入力として短縮データＣＲＣであるＴ（１）＿ｃｒｃを算出する。また、Ｘ（２）は、Ｔ（２）を、短縮データであるＴ（２）＿ｔと、端数データであるＴ（２）＿ｄａｔとに分割し、０ｘ００００００００を初期値としＴ（２）＿ｔを入力として短縮データＣＲＣであるＴ（２）＿ｃｒｃを算出する。
　以上がＤＭＡ処理である。この処理によれば、各ＤＭＡコントローラ５２１は、ＭＰ２４０により指定される値をＣＲＣの初期値として用いるため、別のＤＭＡコントローラ５２１により算出されたＣＲＣを引き継ぐ必要がない。これにより、複数のＤＭＡコントローラ５２１は、並列にＣＲＣ演算を行うことができる。また、ＤＭＡコントローラ５２１は、４バイト未満の端数データをＭＰ２４０へ送り、端数データのＣＲＣ演算を行わないことから、４バイト単位でＣＲＣ演算を行うＤＭＡ回路を用いることができる。これにより、ＤＭＡコントローラ５２１の回路規模の増大を防ぐことができる。
　以下、前述のＳ２２０における最終ＣＲＣ処理の詳細について説明する。
　図６は、最終ＣＲＣ処理を示す。ここで、トラックの番号をｉとし、最終トラックの番号をｎとし、Ｔ（ｉ）の短縮データＣＲＣをＴ（ｉ）＿ｃｒｃとし、Ｔ（ｉ）の端数データをＴ（ｉ）＿ｄａｔとし、Ｔ（ｉ）の長さ［バイト］をＴ（ｉ）＿ｌｅｎとし、一時的なＣＲＣをｔｅｍｐ＿ｃｒｃとし、一時的なデータ長をｔｅｍｐ＿ｌｅｎとし、最終ＰＡＤの長さ［バイト］をｐａｄ＿ｌｅｎとする。ＭＰ２４０は、ＤＭＡコントローラ５２１からの転送完了報告から、Ｔ（ｉ）＿ｃｒｃ及びＴ（ｉ）＿ｄａｔを取得する。
　まず、ＭＰ２４０は、変数を初期化する（Ｓ３１０）。ここでＭＰ２４０は、ｉに０を代入し、ｔｅｍｐ＿ｃｒｃにＴ（０）＿ｃｒｃを代入する。
　その後、ＭＰ２４０は、ｔｅｍｐ＿ｃｒｃを初期値とし、Ｔ（ｉ）＿ｄａｔを入力として、ＣＲＣ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する（Ｓ３２０）。ＣＲＣ演算の関数をＦｄとすると、この処理は次式で表される。
　ｔｅｍｐ＿ｃｒｃ　＝　Ｆｄ（ｔｅｍｐ＿ｃｒｃ，Ｔ（ｉ）＿ｄａｔ）
　これまでの処理により、ｔｅｍｐ＿ｃｒｃは、Ｔ（ｉ）までのデータのＣＲＣになる。
　その後、ＭＰ２４０は、最終トラックまでＣＲＣ演算を行ったか否かを判定する（Ｓ３３０）。即ち、ＭＰ２４０は、ｉ＝ｎであるか否かを判定する。
　Ｓ３３０においてｉ＝ｎでない場合（Ｓ３３０：Ｎ）、ＭＰ２４０は、ｉに１を加算する（Ｓ３４０）。その後、ＭＰ２４０は、Ｔ（ｉ）＿ｌｅｎを超えない４の倍数の最大値を、ｔｅｍｐ＿ｌｅｎに代入する（Ｓ３５０）。この処理は次式で表される。
　ｔｅｍｐ＿ｌｅｎ　＝　Ｔ（ｉ）＿ｌｅｎ　＆　０ｘＦＦＦＦＦＦＦＣ
　その後、ＭＰ２４０は、ｔｅｍｐ＿ｃｒｃを初期値とし、ｔｅｍｐ＿ｌｅｎの長さのＡＬＬゼロデータを入力として、ＣＲＣ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する（Ｓ３６０）。或る初期値と或る長さのＡＬＬゼロデータの入力とを用いてＣＲＣを算出する関数をＦｚとすると、この処理は次式で表される。
　ｔｅｍｐ＿ｃｒｃ　＝　Ｆｚ（ｔｅｍｐ＿ｃｒｃ，ｔｅｍｐ＿ｌｅｎ）
　その後、ＭＰ２４０は、ビット単位でｔｅｍｐ＿ｃｒｃとＴ（ｉ）＿ｃｒｃのＸＯＲ（排他的論理和）演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出し（Ｓ３７０）、処理をＳ３２０へ移行させる。ＸＯＲ演算子を「ｘｏｒ」とすると、この処理は次式で表される。
　ｔｅｍｐ＿ｃｒｃ　＝　ｔｅｍｐ＿ｃｒｃ　ｘｏｒ　Ｔ（ｉ）＿ｃｒｃ
　これまでの処理により、ｔｅｍｐ＿ｃｒｃは、Ｔ（ｉ）＿ｔまでのデータのＣＲＣになる。
　Ｓ３３０においてｉ＝ｎである場合（Ｓ３３０：Ｙ）、ＭＰ２４０は、初期値をｔｅｍｐ＿ｃｒｃとし、ｐａｄ＿ｌｅｎの長さのＡＬＬゼロデータを入力として、ＣＲＣ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する（Ｓ３８０）。前述のＦｚを用いると、この処理は次式で表される。
　ｔｅｍｐ＿ｃｒｃ　＝　Ｆｚ（ｔｅｍｐ＿ｃｒｃ，ｐａｄ＿ｌｅｎ）
　これまでの処理により、ｔｅｍｐ＿ｃｒｃは、整形データのＣＲＣになる。
　その後、ＭＰ２４０は、ＦＩＣＯＮ－ＨＰＦの仕様に従い、ｔｅｍｐ＿ｃｒｃのビット反転を行うことにより、最終ＣＲＣを算出し（Ｓ３９０）、このフローを終了する。前述のｘｏｒを用いると、この処理は次式で表される。
　ｔｅｍｐ＿ｃｒｃ　＝　ｔｅｍｐ＿ｃｒｃ　ｘｏｒ　０ｘＦＦＦＦＦＦＦＦ
　以上がＭＰ２４０によるＣＲＣ演算処理である。この処理によれば、ＭＰ２４０は、ＤＭＡコントローラ５２１により算出された各トラックの短縮データＣＲＣに基づいて、整形データの最終ＣＲＣを算出することができる。また、ＭＰ２４０が端数データのＣＲＣを算出することにより、トラック長を１バイト単位で指定することができると共に、ＤＭＡコントローラ５２１は４バイト単位でＣＲＣ演算を行うことができ、ＤＭＡコントローラ５２１の回路規模の増大を防ぐことができる。
　また、ＤＭＡコントローラ５２１が連結データ内の特定のデータから第１のＣＲＣを算出した場合、ＭＰ２４０が連結データのうち特定のデータより前のデータのＣＲＣを初期値とし、特定のデータの長さのＡＬＬゼロデータから第２のＣＲＣを算出し、第１のＣＲＣと第２のＣＲＣのＸＯＲ演算を行うことにより、連結データのうち特定のデータまでのデータのＣＲＣを算出することができる。これにより、複数のＤＭＡコントローラ５２１による複数のデータのＣＲＣ演算結果を用いて、ＭＰ２４０が連結された複数のデータのＣＲＣを算出することができる。従って、或るＤＭＡコントローラ５２１によるＣＲＣ演算の結果を別のＤＭＡコントローラ５２１が引き継ぐ必要がない。
　また、ＭＰ２４０が、ＤＭＡコントローラ５２１から端数データを取得し、端数データのＣＲＣ演算を行うことにより、ＤＭＡコントローラ５２１は、４バイト単位でＣＲＣ演算を行うことができる。
　なお、ＭＰ２４０は、全てのＤＭＡ処理におけるＣＲＣの初期値を０ｘ００００００００と指定しても良いし、全てのＤＭＡ処理におけるＣＲＣの初期値を０ｘ００００００００に固定しても良い。この場合、ＭＰ２４０が、最終ＣＲＣ処理におけるＣＲＣの初期値を０ｘＦＦＦＦＦＦＦＦとし、先頭のトラックの短縮データ長のＡＬＬゼロデータを入力として、ＣＲＣを算出し、そのＣＲＣと短縮データＣＲＣとのＸＯＲ演算を行うことにより、初期値を０ｘＦＦＦＦＦＦＦＦとして算出される短縮データＣＲＣに等しい結果を得ることができる。
　以下、ＣＲＣ最終処理の具体例について説明する。
　図３の応答データにおいて、Ｔ（０）のデータ長を６７バイトとし、Ｔ（１）のデータ長を１８バイトとし、Ｔ（２）のデータ長を３３バイトとする。従って、連結データ長は、１１８バイトであり、最終ＰＡＤ長は、２バイトであり、整形データ長は、４バイトの倍数である１２０バイトである。
　Ｘ（０）は、６７バイトのＴ（０）を、４バイトの倍数である６４バイトのＴ（０）＿ｔと残りの３バイトのＴ（０）＿ｄａｔに分割する。その後、Ｘ（０）は、０ｘＦＦＦＦＦＦＦＦを初期値とし、Ｔ（０）＿ｔを入力としてＣＲＣ演算を行うことにより、Ｔ（０）＿ｃｒｃを算出する。
　Ｘ（１）は、１８バイトのＴ（１）を、４バイトの倍数である１６バイトのＴ（１）＿ｔと残りの２バイトのＴ（１）＿ｄａｔに分割する。その後、Ｘ（１）は、０ｘ００００００００を初期値とし、Ｔ（１）＿ｔを入力としてＣＲＣ演算を行うことにより、Ｔ（１）＿ｃｒｃを算出する。
　Ｘ（２）は、３３バイトのＴ（２）を、４バイトの倍数である３２バイトのＴ（２）＿ｔと残りの１バイトのＴ（２）＿ｄａｔに分割する。その後、Ｘ（２）は、０ｘ００００００００を初期値とし、Ｔ（２）＿ｔを入力としてＣＲＣ演算を行うことにより、Ｔ（２）＿ｃｒｃを算出する。
　図７は、ＣＲＣ最終処理の具体例を示す。ＭＰ２４０は、Ｘ（０）から得られたＴ（０）＿ｃｒｃを初期値とし、Ｘ（０）から得られたＴ（０）＿ｄａｔを入力としてＣＲＣ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する。このｔｅｍｐ＿ｃｒｃは、Ｔ（０）までのデータのＣＲＣである。
　その後、ＭＰ２４０は、ｔｅｍｐ＿ｃｒｃを初期値とし、Ｔ（１）の短縮データの長さに等しい１６バイトのＡＬＬゼロデータを入力としてＣＲＣ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する。その後、ＭＰ２４０は、ｔｅｍｐ＿ｃｒｃと、Ｘ（１）から得られたＴ（１）＿ｃｒｃとのＸＯＲ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する。その後、ＭＰ２４０は、ｔｅｍｐ＿ｃｒｃを初期値とし、Ｘ（１）から得られたＴ（１）＿ｄａｔを入力としてＣＲＣ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する。このｔｅｍｐ＿ｃｒｃは、Ｔ（１）までのデータのＣＲＣである。
　その後、ＭＰ２４０は、ｔｅｍｐ＿ｃｒｃを初期値とし、Ｔ（２）の短縮データの長さに等しい３２バイトのＡＬＬゼロデータを入力としてＣＲＣ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する。その後、ＭＰ２４０は、ｔｅｍｐ＿ｃｒｃと、Ｘ（２）から得られたＴ（２）＿ｃｒｃとのＸＯＲ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する。その後、ＭＰ２４０は、ｔｅｍｐ＿ｃｒｃを初期値とし、Ｘ（２）から得られたＴ（２）＿ｄａｔを入力としてＣＲＣ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する。このｔｅｍｐ＿ｃｒｃは、Ｔ（２）までのデータのＣＲＣである。
　その後、ＭＰ２４０は、初期値をｔｅｍｐ＿ｃｒｃとし、最終ＰＡＤ長である２バイトのＡＬＬゼロデータを入力として、ＣＲＣ演算を行うことにより、新たなｔｅｍｐ＿ｃｒｃを算出する。このｔｅｍｐ＿ｃｒｃは、最終ＰＡＤまでのデータのＣＲＣである。
　その後、ＭＰ２４０は、ｔｅｍｐ＿ｃｒｃのビット反転を行うことにより、最終ＣＲＣを算出する。
　以上が、ＣＲＣ最終処理の具体例である。
　以下、前述のＳ３６０及びＳ３８０におけるＦｚの演算方法の一例について説明する。
　ＡＬＬゼロデータのＣＲＣ演算を高速化するために、共用メモリは、複数のＬＵＴ（Lookup Table）を格納する。ＭＰ２４０は、ＣＲＣの初期値や入力のＡＬＬゼロデータ長に応じてＬＵＴを参照することにより、Ｆｚの演算を行う。演算方法やＬＵＴのサイズ及び数は、ストレージ装置１００に要求される性能、想定されるＡＬＬゼロデータ長、共用メモリのサイズ等により決定される。
　ここでは、初期値を１バイトとし、その値をＢｉで表す。複数のＬＵＴの夫々は、全てのＢｉに対するＣＲＣを格納する。また、用意するＬＵＴのＡＬＬゼロデータ長を特定の長さに限定する。特定の長さをＬｔとすると、Ｌｔは例えば、１、２、３、４、１６、２５６、４０９６である。演算を高速化するために、更に多くの種類のＬｔを用意しても良い。
　Ｌｔが４未満である場合、Ｌｔ毎のＬＵＴが用意される。このＬＵＴから得られるＣＲＣを、ＬＵＴ［Ｌｔ］［Ｂｉ］で表す。
　Ｌｔが４以上である場合、４バイトの初期値の中のＢｉのバイト位置をＰｂで表し、ＬｔとＰｂの組み合わせ毎のＬＵＴが用意される。このＬＵＴから得られるＣＲＣを、ＬＵＴ［Ｌｔ］［Ｐｂ］［Ｂｉ］で表す。
　ＭＰ２４０は、ＡＬＬゼロデータ長をＬｔの組み合わせに分解し、分解された各Ｌｔに対応するＣＲＣ演算を行うことにより、Ｆｚの演算を行う。以下、Ｌｔに応じたＡＬＬゼロデータのＣＲＣ演算であるＬＵＴ演算処理を示す。ここで、４バイトの初期値であるｔｅｍｐ＿ｃｒｃの各バイトをＢ０、Ｂ１、Ｂ２、Ｂ３で表し、左ビットシフトの演算子を「＜＜」で表す。
　Ｌｔが１バイトである場合のＬＵＴ演算処理は次式で表される。
　ｔｅｍｐ＿ｃｒｃ　＝　
　ＬＵＴ［１］［Ｂ０］　ＸＯＲ　（Ｂ１＜＜８）
　ＸＯＲ　（Ｂ２＜＜１６）　ＸＯＲ　（Ｂ３＜＜２４）
　Ｌｔが２バイトである場合のＬＵＴ演算処理は次式で表される。
　ｔｅｍｐ＿ｃｒｃ　＝　
　ＬＵＴ［２］［Ｂ０］　ＸＯＲ　ＬＵＴ［１］［Ｂ１］
　ＸＯＲ　（Ｂ２＜＜１６）　ＸＯＲ　（Ｂ３＜＜２４）
　Ｌｔが３バイトである場合のＬＵＴ演算処理は次式で表される。
　ｔｅｍｐ＿ｃｒｃ　＝　
　ＬＵＴ［３］［Ｂ０］　ＸＯＲ　ＬＵＴ［２］［Ｂ１］
　ＸＯＲ　ＬＵＴ［１］［Ｂ２］　ＸＯＲ　（Ｂ３＜＜２４）
　Ｌｔが４バイト以上である場合のＬＵＴ演算処理は次式で表される。
　ｔｅｍｐ＿ｃｒｃ　＝　
　ＬＵＴ［Ｌｔ］［０］［Ｂ０］　ＸＯＲ　ＬＵＴ［Ｌｔ］［１］［Ｂ１］
　ＸＯＲ　ＬＵＴ［Ｌｔ］［２］［Ｂ２］　ＸＯＲ　ＬＵＴ［Ｌｔ］［３］［Ｂ３］
　例えば、ＡＬＬゼロデータ長が８４５８バイトである場合、ＭＰ２４０は、ＡＬＬゼロデータ長を４０９６＋４０９６＋２５６＋４＋４＋２のＬｔに分解し、各Ｌｔに対応するＬＵＴ演算処理を行う。
　このような演算方法によれば、ＭＰ２４０によるＡＬＬゼロデータのＣＲＣ演算を高速化することができる。また、ＡＬＬゼロデータ長を特定の長さの組み合わせに分解することにより、ＬＵＴの数を削減することができる。
　なお、ＭＰ２４０は、ＬＵＴを用いて端数データのＣＲＣを算出しても良い。このＬＵＴは例えば、初期値を０ｘ００００００００とし、１バイトの入力のデータ毎のＣＲＣ演算結果を格納する。この場合、ＭＰ２４０は、ＬＵＴから得られたＣＲＣを、端数データの長さに応じてビットシフトし、それ以前のＣＲＣとのＸＯＲ演算を行う。
　以下、ＤＭＡコントローラ５２１の並列動作について説明する。
　図８は、ＣＲＣ演算に関するＤＭＡコントローラ５２１とＭＰ２４０の動作を示す。
　このシーケンス図は、ＭＰ２４０と、ＤＭＡコントローラ５２１であるＸ（０）、Ｘ（１）、Ｘ（２）との動作を示す。前述のＳ１３０、Ｓ１４０、Ｓ１５０において、ＭＰ２４０は、Ｘ（０）、Ｘ（１）、Ｘ（２）へ転送起動要求を夫々送る。転送起動要求を受けたＸ（０）、Ｘ（１）、Ｘ（２）は、ＤＭＡ（０）、ＤＭＡ（１）、ＤＭＡ（２）を夫々起動する。これにより、Ｘ（０）、Ｘ（１）、Ｘ（２）は、並列にＤＭＡ処理を行う。その後、前述のＳ１９０、Ｓ２００、Ｓ２１０において、データ転送を完了したＸ（０）、Ｘ（１）、Ｘ（２）は、ＣＲＣ演算結果を含む転送完了報告をＭＰ２４０へ送る。その後、前述のＳ２２０において、ＭＰ２４０は、Ｘ（０）、Ｘ（１）、Ｘ（２）からのＣＲＣ演算結果を順に用いて、最終ＣＲＣ処理を行うことにより最終ＣＲＣを算出する。
　一方、本発明を適用しないストレージ装置において、或るＤＭＡコントローラが他のＤＭＡコントローラによるＣＲＣ演算の結果を引き継いてＣＲＣ演算を行う場合、それらのＤＭＡコントローラは、並列にＣＲＣ演算を行うことができない。
　本実施例によれば、複数のＤＭＡコントローラ５２１が並列に複数のトラックのＣＲＣ演算を行うことにより、並列に複数のトラックの転送を行うことができる。これにより、マルチトラックリード処理の性能を向上させることができる。
　なお、各トラックの長さが４バイトの倍数であっても良い。この場合、ＭＰ２４０及びＤＭＡコントローラ５２１は、端数データ、トラックＰＡＤ、最終ＰＡＤ等を用いない。
　以上の実施例で説明された技術は、次のように表現することができる。
（表現１）
　ホストコンピュータに接続されるチャネル制御部と、
　前記チャネル制御部に接続される記憶部と、
　前記チャネル制御部及び前記記憶部に接続されるプロセッサと、
を備え、
　前記チャネル制御部は、複数の演算部を有し、
　前記プロセッサは、複数の要素データを読み出す要求を前記ホストコンピュータから受信した場合、前記複数の演算部に対して前記複数の要素データを夫々指定し、
　前記複数の演算部は、前記記憶部から前記複数の要素データを夫々読み出し、前記複数の要素データに基づいて複数の保証コードである複数の部分コードを夫々算出し、前記プロセッサへ前記複数の部分コードを夫々送り、
　前記プロセッサは、前記複数の部分コードに基づいて、連結された前記複数の要素データを含む系列データの保証コードである系列コードを算出する、
ストレージ装置。
（表現２）
　前記複数の演算部は並列に、前記複数の部分コードを夫々算出する、
表現１に記載のストレージ装置。
（表現３）
　前記保証コードは、所定長を有するＣＲＣである、
表現２に記載のストレージ装置。
（表現４）
　前記複数の演算部の夫々は、前記プロセッサにより指定された要素データから、前記所定長の倍数の長さを有するデータである部分データを抽出し、所定コードを部分コードの初期値として、前記部分データを入力として、保証コード演算を行うことにより前記部分コードを算出する、
表現３に記載のストレージ装置。
（表現５）
　前記プロセッサは、前記系列データの内の前記部分データより前のデータの保証コードを保証コードの初期値として、前記部分データに等しい長さのゼロを入力として、保証コード演算を行うことにより、一時的な保証コードを算出し、前記一時的な保証コードと前記部分コードのＸＯＲ演算により、前記系列データの内の前記部分データまでのデータの保証コードを算出する、
表現４に記載のストレージ装置。
（表現６）
　前記複数の演算部の夫々は、前記指定された要素データ内に前記部分データの残りのデータである端数データがある場合、前記端数データを前記プロセッサへ送る、
表現５に記載のストレージ装置。
（表現７）
　前記プロセッサは、前記系列データの内の前記端数データより前のデータの保証コードを保証コードの初期値として、前記端数データを入力として、保証コード演算を行うことにより、前記系列データの内の前記端数データまでのデータの保証コードを算出する、
表現６に記載のストレージ装置。
（表現８）
　前記プロセッサは、前記所定コードを前記複数の演算部の夫々へ送る、
表現７に記載のストレージ装置。
（表現９）
　前記複数の要素データの中の先頭以外の要素データが指定された演算部に対応する所定コードは、前記所定長のゼロである、
表現８に記載のストレージ装置。
（表現１０）
　前記チャネル制御部は更に、前記複数の演算部に接続されたバッファと、前記バッファに接続された通信制御部とを有し、
　前記複数の演算部は、前記複数の要素データを前記バッファへ夫々書き込み、
　前記プロセッサは、前記系列コードを前記バッファへ書き込み、
　前記通信制御部は、前記バッファ内の前記系列データ及び前記系列コードを連結して前記ホストコンピュータへ送信する、
表現９に記載のストレージ装置。
（表現１１）
　ホストコンピュータに接続されるチャネル制御部と、前記チャネル制御部に接続される記憶部と、前記チャネル制御部及び前記記憶部に接続されるプロセッサとを有し、前記チャネル制御部が、複数の演算部を有するストレージ装置を、制御するためのストレージ装置制御方法であって、
　前記プロセッサが、複数の要素データを読み出す要求を前記ホストコンピュータから受信した場合、前記複数の演算部に対して前記複数の要素データを夫々指定し、
　前記複数の演算部が、前記記憶部から前記複数の要素データを夫々読み出し、前記複数の要素データに基づいて複数の保証コードである複数の部分コードを夫々算出し、前記プロセッサへ前記複数の部分コードを夫々送り、
　前記プロセッサが、前記複数の部分コードに基づいて、連結された前記複数の要素データを含む系列データの保証コードである系列コードを算出する、
ことを備えるストレージ装置制御方法。
　以上の表現における用語について説明する。チャネル制御部は、チャネルアダプタ２２０等に対応する。記憶部は、データキャッシュ２３０やＨＤＤ３００等に対応する。プロセッサは、ＭＰ２４０等に対応する。演算部は、ＤＭＡコントローラ５２１等に対応する。バッファは、中間バッファ５３０や内部バッファ５１２等に対応する。通信制御部は、通信制御部５１１等に対応する。要素データは、トラック等に対応する。部分データは、短縮データ等に対応する。部分コードは、短縮データＣＲＣ等に対応する。系列データは、整形データや連結データ等に対応する。系列コードは、最終ＣＲＣ等に対応する。所定コードは、０ｘＦＦＦＦＦＦＦＦや０ｘ００００００００等に対応する。
　１００：ストレージ装置、　２００：ストレージコントローラ、　２１０：スイッチ、　２２０：チャネルアダプタ、　２３０：データキャッシュ、　２５０：ディスクアダプタ、　４００：ホストコンピュータ、　５１０：ホストチャネル制御ＬＳＩ、　５１１：通信制御部、　５１２：内部バッファ、　５２０：ＤＭＡ用ＬＳＩ、　５２１：ＤＭＡコントローラ、　５３０：中間バッファ
 

Claims (11)

  1. 　ホストコンピュータに接続されるチャネル制御部と、
    　前記チャネル制御部に接続される記憶部と、
    　前記チャネル制御部及び前記記憶部に接続されるプロセッサと、
    を備え、
    　前記チャネル制御部は、複数の演算部を有し、
    　前記プロセッサは、複数の要素データを読み出す要求を前記ホストコンピュータから受信した場合、前記複数の演算部に対して前記複数の要素データを夫々指定し、
    　前記複数の演算部は、前記記憶部から前記複数の要素データを夫々読み出し、前記複数の要素データに基づいて複数の保証コードである複数の部分コードを夫々算出し、前記プロセッサへ前記複数の部分コードを夫々送り、
    　前記プロセッサは、前記複数の部分コードに基づいて、連結された前記複数の要素データを含む系列データの保証コードである系列コードを算出する、
    ストレージ装置。
  2. 　前記複数の演算部は並列に、前記複数の部分コードを夫々算出する、
    請求項１に記載のストレージ装置。
  3. 　前記保証コードは、所定長を有するＣＲＣである、
    請求項２に記載のストレージ装置。
  4. 　前記複数の演算部の夫々は、前記プロセッサにより指定された要素データから、前記所定長の倍数の長さを有するデータである部分データを抽出し、所定コードを部分コードの初期値として、前記部分データを入力として、保証コード演算を行うことにより前記部分コードを算出する、
    請求項３に記載のストレージ装置。
  5. 　前記プロセッサは、前記系列データの内の前記部分データより前のデータの保証コードを保証コードの初期値として、前記部分データに等しい長さのゼロを入力として、保証コード演算を行うことにより、一時的な保証コードを算出し、前記一時的な保証コードと前記部分コードのＸＯＲ演算により、前記系列データの内の前記部分データまでのデータの保証コードを算出する、
    請求項４に記載のストレージ装置。
  6. 　前記複数の演算部の夫々は、前記指定された要素データ内に前記部分データの残りのデータである端数データがある場合、前記端数データを前記プロセッサへ送る、
    請求項５に記載のストレージ装置。
  7. 　前記プロセッサは、前記系列データの内の前記端数データより前のデータの保証コードを保証コードの初期値として、前記端数データを入力として、保証コード演算を行うことにより、前記系列データの内の前記端数データまでのデータの保証コードを算出する、
    請求項６に記載のストレージ装置。
  8. 　前記プロセッサは、前記所定コードを前記複数の演算部の夫々へ送る、
    請求項７に記載のストレージ装置。
  9. 　前記複数の要素データの中の先頭以外の要素データが指定された演算部に対応する所定コードは、前記所定長のゼロである、
    請求項８に記載のストレージ装置。
  10. 　前記チャネル制御部は更に、前記複数の演算部に接続されたバッファと、前記バッファに接続された通信制御部とを有し、
    　前記複数の演算部は、前記複数の要素データを前記バッファへ夫々書き込み、
    　前記プロセッサは、前記系列コードを前記バッファへ書き込み、
    　前記通信制御部は、前記バッファ内の前記系列データ及び前記系列コードを連結して前記ホストコンピュータへ送信する、
    請求項９に記載のストレージ装置。
  11. 　ホストコンピュータに接続されるチャネル制御部と、前記チャネル制御部に接続される記憶部と、前記チャネル制御部及び前記記憶部に接続されるプロセッサとを有し、前記チャネル制御部が、複数の演算部を有するストレージ装置を、制御するためのストレージ装置制御方法であって、
    　前記プロセッサが、複数の要素データを読み出す要求を前記ホストコンピュータから受信した場合、前記複数の演算部に対して前記複数の要素データを夫々指定し、
    　前記複数の演算部が、前記記憶部から前記複数の要素データを夫々読み出し、前記複数の要素データに基づいて複数の保証コードである複数の部分コードを夫々算出し、前記プロセッサへ前記複数の部分コードを夫々送り、
    　前記プロセッサが、前記複数の部分コードに基づいて、連結された前記複数の要素データを含む系列データの保証コードである系列コードを算出する、
    ことを備えるストレージ装置制御方法。
     
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