WO2014084197A1 - 薄膜サージアブソーバ、薄膜ディバイス及びこれらの製造方法 - Google Patents
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Definitions
- the present invention relates to a thin film surge absorber, a thin film device, and a manufacturing method thereof for protecting a semiconductor element, an electronic device and the like from an abnormal voltage such as static electricity.
- Electronic parts such as semiconductor elements and semiconductor integrated circuits are usually used in electronic equipment such as consumer communication equipment and automobile electrical equipment as well as information communication equipment such as mobile communication terminals and personal computers.
- ESD Electro Static Discharge
- a surge when a high voltage of static electricity applied to a human body is applied to an electronic part, a semiconductor element or the like If the electronic component is destroyed or damaged, the electrical characteristics of the electronic component deteriorate, resulting in malfunction or failure of the electronic device on which the electronic component is mounted.
- a chip-type NTC thermistor in which a discharge electrode is provided on the external electrode formed on the outer surface, and discharge is caused by an abnormal voltage based on static electricity or the like in the discharge gap of the discharge electrode.
- Patent Document 1 a chip-type NTC thermistor in which a discharge gap is formed by a discharge gap pattern is known.
- Patent Documents 3 and 3 a chip type thermistor in which the thermistor element and the varistor element are stacked and a distance between the external electrode and the internal electrode is set have been proposed.
- Patent Document 4 a chip-type surge absorber provided with a lid so as to surround the upper space of the discharge electrode has been proposed.
- Patent Document 3 is a laminate of a thermistor element and a varistor element, which requires a varistor element and may be expensive in cost. Furthermore, in what was shown in patent document 4, it is necessary to adjust and set the distance between electrodes, and the problem that manufacture becomes complicated arises. Further, what is disclosed in Patent Document 5 is a chip-type surge absorber in which a lid surrounding a discharge electrode is provided as a separate member. In addition, these conventional ones are chip-type, and are not constituted by a thin film using a thin film manufacturing technique.
- a thin film thermistor element has been developed as a thin film device including a thin film element layer that can be miniaturized and has excellent responsiveness.
- a thin film thermistor element having such advantages, it is desired to effectively increase resistance to static electricity.
- the present invention has been made in view of the above demands, and is composed of a thin film, which can effectively increase resistance to static electricity and can improve reliability, and a thin film It is an object of the present invention to provide a device and a manufacturing method thereof.
- the thin-film surge absorber according to claim 1 is connected to a substrate, a pair of discharge electrode portions formed on the substrate and opposed to each other with a discharge gap, and connected to the discharge electrode portions through a conduction path.
- the thin film device is a substrate, a pair of electrode portions formed on the substrate and disposed with a predetermined interval, and a pair of discharge electrode portions disposed to face each other with a discharge gap.
- a conductive layer including a terminal electrode portion connected to the electrode portion and the discharge electrode portion through a conduction path, a thin film element layer connected to the pair of electrode portions, and the pair of discharge electrode portions.
- a protective insulating layer that has a cavity at least facing the discharge gap and covers the thin film element layer and the pair of discharge electrode portions.
- a heat sensitive thin film can be preferably used, but is not limited thereto. Other device layers can be applied.
- the configuration can be simplified, the discharge space is secured by the hollow portion, the air discharge is smoothly performed, and the resistance to static electricity can be effectively increased.
- the thin film device according to claim 3 is a thin film device according to claim 2, wherein a predetermined interval in the electrode portion is D and a discharge gap in the discharge electrode portion is d. It is set so that it may become.
- the thin film device according to claim 4 is the thin film device according to claim 2 or 3, wherein a length of a conduction path from the terminal electrode portion to the electrode portion is P, and the terminal electrode portion to the discharge electrode When the length dimension of the conduction path to the portion is p, the relationship is set so that P> p.
- the thin film device according to claim 5 is the thin film device according to any one of claims 2 to 4, wherein a pattern of a conduction path from the terminal electrode portion to the electrode portion is formed in a meander shape. It is characterized by.
- the thin film device according to claim 6 is the thin film device according to any one of claims 2 to 5, wherein the pair of electrode portions and the pair of discharge electrode portions are crystallized platinum or an alloy thereof. It is characterized by that.
- the thin film device according to claim 7 is the thin film device according to any one of claims 2 to 6, wherein the discharge gap in the pair of discharge electrode portions is formed by laser processing. To do.
- the thin film device according to claim 8 is the thin film device according to any one of claims 2 to 7, wherein the protective insulating layer has a two-layer configuration of a first layer and a second layer, and Two layers are formed of a glass layer.
- the method of manufacturing a thin-film surge absorber according to claim 9 includes a pair of discharge electrode portions disposed opposite to each other with a discharge gap on a substrate, and a terminal electrode portion connected to these discharge electrode portions via a conduction path, Forming a conductive layer, and forming a sacrificial layer facing the discharge gap;
- the method includes a step of forming a protective insulating layer covering the pair of discharge electrode portions, and a step of removing the sacrificial layer and forming a cavity in the protective insulating layer.
- the method of manufacturing a thin film device includes a pair of electrode portions disposed on the substrate with a predetermined interval, a pair of discharge electrode portions disposed to face each other with a discharge gap, and the electrodes.
- Forming a conductive layer comprising a terminal electrode portion connected to the electrode portion and the discharge electrode portion via a conduction path, forming a thin film element layer connected to the pair of electrode portions, and the discharge gap Forming a sacrificial layer opposite to the substrate, forming a protective insulating layer covering the thin film element layer and the pair of discharge electrodes, and removing the sacrificial layer to form a cavity in the protective insulating layer And a process.
- the cavity is formed in the protective insulating layer covering the discharge electrode part, the configuration can be simplified, and the discharge space is secured by the cavity so that air discharge can be performed smoothly. Therefore, it is possible to provide a thin film surge absorber, a thin film device, and a manufacturing method thereof that can effectively increase resistance to static electricity and can improve reliability.
- FIG. 1 is a plan view schematically showing a thin film device according to a first embodiment of the present invention.
- FIG. 2 is a schematic cross-sectional view taken along line AA in FIG.
- FIG. 2 is a schematic cross-sectional view along the line BB in FIG.
- It is a top view which shows the pattern of the conductive layer in the same thin film device.
- It is a flowchart which shows the manufacturing process of the same thin film device.
- It is the top view and sectional drawing which show the manufacturing process of the same thin film device.
- it is the top view and sectional drawing which show the manufacturing process of a thin film device.
- It is a partial expanded sectional view which shows the modification of the same thin film device.
- the thin film device 1 includes a substrate 2, a conductive layer 3 formed on the substrate 2, a thin film element layer 4, and a protective insulating layer 5.
- the thin film device 1 is configured by functionally combining a thin film thermistor and a thin film surge absorber.
- the thin film device 1 is formed in a substantially rectangular parallelepiped shape, with a vertical dimension of 0.4 mm to 2 mm, a horizontal dimension of 0.2 mm to 1.25 mm, and a height dimension of about 0.05 mm to 0.25 mm. is there.
- a shape and a dimension are not restrict
- the substrate 2 has a substantially rectangular shape and is formed using a material such as insulating ceramics such as alumina, aluminum nitride, zirconia, or semiconductor silicon, germanium.
- An insulating thin film 21 is formed on one surface of the substrate 2 by sputtering.
- the insulating thin film 21 is formed using a material such as silicon dioxide or silicon nitride, and has a film thickness of 0.1 ⁇ m to 1.0 ⁇ m.
- the conductive layer 3 constitutes a wiring pattern, and is formed on the same plane of the substrate 2 in a line-symmetric pattern as representatively shown in FIG.
- the conductive layer 3 is formed by forming a metal thin film by a sputtering method.
- the metal material includes noble metals such as platinum (Pt), gold (Au), silver (Ag), palladium (Pd), and the like. These alloys such as an Ag—Pd alloy are applied. Further, the film thickness is formed to be 0.1 ⁇ m to 0.3 ⁇ m.
- the conductive layer 3 includes a pair of electrode portions 31a and 31b, discharge electrode portions 32a and 32b, terminal electrode portions 33a and 33b, and conductive paths 34a and 34b that connect the terminal electrode portions 33a and 33b and the electrode portions 31a and 31b, respectively.
- Conduction paths 35a and 35b connecting the terminal electrode portions 33a and 33b and the discharge electrode portions 32a and 32b are provided.
- the electrode portions 31a and 31b are portions to which a thin film element layer 4 to be described later is connected, are formed in a substantially rectangular shape, and are arranged so as to face each other with a predetermined interval.
- the pair of discharge electrode portions 32a and 32b are disposed to face each other with a discharge gap, that is, a minute discharge gap.
- the discharge electrode portions 32a and 32b include distal end portions 321a and 321b and proximal end portions 322a and 322b, and the width dimensions of the proximal end portions 322a and 322b with respect to the width dimension of the distal end portions 321a and 321b. Is formed to be wide.
- the discharge electrode portions 32a and 32b may be formed in a tapered shape inclined from the base end portions 322a and 322b toward the distal end portions 321a and 321b.
- the terminal electrode portions 33 a and 33 b are portions that are electrically connected to external wiring, have a larger area than the electrode portions 31 a and 31 b, have a substantially rectangular shape, and are formed on both ends of the substrate 2. .
- the conduction paths 34a and 34b connecting the terminal electrode portions 33a and 33b and the electrode portions 31a and 31b are led out from one end side of the terminal electrode portions 33a and 33b. Specifically, it extends from one end side of the terminal electrode portions 33a and 33b to the other end side of the electrode portions 31a and 31b, and is formed to hang down in the drawing.
- conduction paths 35a and 35b connecting the terminal electrode portions 33a and 33b and the discharge electrode portions 32a and 32b are led out from one end side of the terminal electrode portions 33a and 33b. Specifically, it extends from the one end side of the terminal electrode portions 33a and 33b to the base end portions 322a and 322b of the electrode portions 31a and 31b, and is formed in the horizontal direction in the figure.
- the relationship between the distance D between the electrodes 31 a and 31 b and the discharge gap (discharge distance) d between the tip portions 321 a and 321 b in the discharge electrode portions 32 a and 32 b is expressed as follows:
- the discharge gap d between the discharge electrode portions 32a and 32b is smaller than the distance D between 31a and 31b, and the design is such that D> d. More specifically, the distance D between the electrode portions 31a and 31b is set to 30 ⁇ m or more, and the discharge gap d between the discharge electrode portions 32a and 32b is set to 10 ⁇ m or less, preferably 2 ⁇ m to 10 ⁇ m.
- the relationship between the length 35 p and the length dimension p of 35 b is designed so that the length dimension P of the conduction paths 34 a and 34 b is longer than the length dimension p of the conduction paths 35 a and 35 b and P> p.
- the length dimension p of the conduction paths 35a and 35b is 30 ⁇ m or less, while the length dimension P of the conduction paths 34a and 34b is set to 100 ⁇ m or more.
- the length dimension P of the conduction paths 34a and 34b is long, it is possible to prevent discharge due to abnormal voltage based on static electricity or the like between the electrodes 31a and 31b, that is, the thin film element layer 4 side. can do.
- the thin film element layer 4 is a thermosensitive thin film and is a thin film thermistor made of an oxide semiconductor having a negative temperature coefficient. As shown in FIGS. 1 and 2, the thin film element layer 4 is formed on the electrode portions 31a and 31b by a sputtering method so as to straddle the electrode portions 31a and 31b. Electrically connected. Accordingly, the thin film element layer 4 and the discharge electrode portions 32a and 32b are electrically connected in parallel to the electrode portions 31a and 31b.
- the thin film element layer 4 is composed of two or more elements selected from transition metal elements such as manganese (Mn), nickel (Ni), cobalt (Co), and iron (Fe), and has a spinel structure.
- an auxiliary component may be contained for improving characteristics.
- the composition and content of the main component and subcomponent can be appropriately determined according to desired characteristics.
- the thickness dimension of the thin film element layer 4 is not particularly limited, but is preferably about 0.3 ⁇ m to 1.2 ⁇ m in the present embodiment.
- the protective insulating layer 5 is formed so as to cover the thin film element layer 4, the electrode portions 31a and 31b, the discharge electrode portions 32a and 32b, the conduction paths 34a and 34b, and the conduction paths 35a and 35b. Has been.
- the cavity Ct is partially formed in the protective insulating layer 5. That is, the cavity Ct is arranged to face at least the discharge gap in the discharge electrode portions 32a and 32b.
- the hollow portion Ct has a substantially rectangular parallelepiped shape, forms a discharge space, and is formed by a sacrificial layer described in detail later.
- the shape of the cavity Ct is not limited to a rectangular parallelepiped shape, and various shapes such as a dome shape can be adopted as long as a discharge space can be formed.
- both the thin film element layer 4 and the discharge electrode portions 32a and 32b arranged in a plane are covered and protected by the protective insulating layer 5, and the cavity formed in the protective insulating layer 5 is protected.
- the discharge space by the discharge electrode parts 32a and 32b is ensured by Ct, and air discharge comes to be performed smoothly.
- the protective insulating layer 5 has a plurality of layers, that is, a two-layer structure.
- the first layer is a protective thin film layer 51 formed by depositing silicon dioxide, silicon nitride or the like by sputtering
- the second layer is made of lead glass, borosilicate glass, lead borosilicate glass, or the like by a printing method.
- This is a protective glass layer 52 formed.
- the protective thin film layer 51 has a thickness of 0.5 ⁇ m to 1.5 ⁇ m
- the protective glass layer 52 has a thickness of 5 ⁇ m to 15 ⁇ m.
- the thin film device 1 configured as described above is a composite device of a thin film thermistor including the thin film element layer 4 covered with the protective insulating layer 5 and a thin film surge absorber including the discharge electrode portions 32a and 32b. Yes. Note that the thin-film surge absorber in the thin-film device 1 may be separated and configured as a single component as a thin-film surge absorber.
- FIG. 5 is a flowchart showing an outline of the manufacturing process
- FIGS. 6 and 7 are a plan view showing the manufacturing process and a cross-sectional view taken along line AA or BB in the plan view.
- the method of manufacturing the thin film device 1 includes a step of forming the insulating thin film 21 on the substrate 2 (S 1) and a step of forming the conductive layer 3 on the insulating thin film 21 of the substrate 2 ( S2), the step of forming the sacrificial layer S (S3), the step of forming the thin film element layer 4 on the electrode portions 31a and 31b (S4), the sacrificial layer S, the thin film element layer 4 and the like by the protective insulating layer 5
- a step (S5) of forming the protective insulating layer 5 for covering, and a step (S6) of removing the sacrificial layer S to form the cavity Ct are provided.
- FIGS. 6A to 6D and FIGS. 7E to 7H Insulating thin film formation process
- an insulating thin film 21 is formed on substantially the entire surface of the substrate 2 by sputtering.
- the insulating thin film 21 may be formed corresponding to the region where the thin film element layer 4 is disposed. Therefore, in this case, unnecessary portions are removed by etching or the like to perform patterning. And after patterning, heat processing is performed at the temperature of 500 degreeC or more.
- the insulating thin film 21 functions as an insulator when the substrate 2 is a semiconductor substrate such as silicon or germanium, and suppresses reaction with the thin film element layer 4 when the substrate 2 is an insulating ceramic substrate. Function. (Conductive layer formation process)
- the conductive layer 3 is formed on the insulating thin film 21 by sputtering.
- platinum (Pt) or an alloy thereof is used as a target member, and is formed in a mixed gas atmosphere to which at least one of argon (Ar), oxygen (0 2 ), and nitrogen (N 2 ) gas is added.
- Ar argon
- Ar oxygen
- N 2 nitrogen
- Conductive paths 34a and 34b for connecting the terminal electrodes, and conductive paths 35a and 35b for connecting the terminal electrode portions 33a and 33b and the discharge electrode portions 32a and 32b are formed in a pattern.
- the patterned conductive layer 3 contains at least one of oxygen (0 2 ) and nitrogen (N 2 ).
- platinum (Pt) or an alloy thereof is crystallized by heat treatment at a high temperature of 600 ° C. or higher, and the conductive layer 3 becomes a granular crystal.
- the conductive layer 3 adheres to the substrate 2 and the insulating thin film 21. Will improve. This is because the conductive layer 3 crystallizes after it is formed containing oxygen (0 2 ) and nitrogen (N 2 ), so that oxygen (0 2 ) and nitrogen (N 2 ) in the film of the conductive layer 3 are crystallized. This is because density fluctuation can be suppressed. For this reason, it becomes possible to maintain the surface state of the conductive layer 3 in a good state before and after the heat treatment.
- a sacrificial layer S is formed facing at least the discharge gap in the discharge electrode portions 32a and 32b.
- the sacrificial layer S is formed by sputtering, has a substantially rectangular parallelepiped shape, and has a discharge port Se that partially protrudes toward the peripheral side of the substrate 2.
- a metal oxide is used as a target member, and a film is formed by sputtering in argon (Ar) gas to form a metal oxide thin film having a film thickness of 0.5 ⁇ m to 2 ⁇ m.
- Ar argon
- a sacrificial layer S having a discharge port Se As a material for forming the sacrificial layer S, iron oxide such as ferrite can be preferably used. (Formation process of thin film element layer)
- a heat-sensitive thin film that is the thin film element layer 4 is formed by sputtering so as to straddle part of the electrode portions 31a and 31b.
- a thermistor material containing a composite metal oxide as a main component is used as a target member to form a film by sputtering in argon (Ar) gas.
- Ar argon
- an unnecessary portion of the formed thermistor material thin film is removed by etching or the like and patterned into a substantially square shape to form a heat-sensitive thin film.
- a first protective thin film layer 51 is formed by sputtering so as to be laminated thereon, and etched or the like. It is formed by patterning.
- a second protective glass layer 52 is formed by a screen printing method, heat-treated at a high temperature of 600 ° C. or higher, and then patterned by etching or the like. (Sacrificial layer removal process)
- the sacrificial layer S is removed by etching or the like. Specifically, the etching solution is allowed to enter from the portion of the discharge port Se to dissolve the sacrificial layer S, and is discharged from the discharge port Se to be removed.
- the protective insulating layer 5 is heat-treated at 600 ° C. or higher and fired. Thereby, the protective glass layer 52 of the second layer is dissolved and the opening of the discharge port Se is closed with some fluidity. Therefore, the protective insulating layer 5 forms a cavity Ct that is cut off from the outside air after the sacrificial layer S is removed, and the thin film element layer 4, the electrode portions 31a and 31b, the discharge electrode portions 32a and 32b, and the conduction path 34a. And 34b and the conduction paths 35a and 35b are reliably covered.
- the thin film device 1 is manufactured as shown in FIG. Note that each film formation method is not particularly limited, and a sputtering method or a CVD method can be applied.
- the thin film device 1 configured as described above, when an abnormal voltage such as static electricity is applied to the thin film device 1, for example, due to the discharge gap between the discharge electrode portions 32a and 32b from the terminal electrode portion 33a through the conduction path 35a, Air discharge is performed in the discharge space formed by the cavity Ct. That is, since no current flows on the thin film element layer 4 side, it is possible to prevent the thin film element layer 4 from being broken or damaged.
- an abnormal voltage such as static electricity
- the thin film element layer 4 can be protected by being preferentially discharged by the discharge gap between the discharge electrode portions 32a and 32b.
- the relationship between the distance D between the electrodes 31a and 31b and the discharge gap d between the tip portions 321a and 321b in the discharge electrode portions 32a and 32b is designed so that D> d.
- the selective priority of discharging by the discharge gap d is increased.
- the thin film element layer 4 can be more reliably protected by setting the distance D between the electrodes, the discharge gap d, and the lengths P and p of the conduction path as described above.
- a thin film device sample was prepared and subjected to an ESD test.
- the ESD test was performed using a human body model, the test conditions were a discharge resistance of 330 ⁇ , a charge capacity of 150 pF, and an applied voltage varied from 100 V to 2000 V.
- the evaluation was made based on whether or not a discharge mark was generated in the thin film thermistor and the resistance value was abnormal. Table 1 shows the evaluation results.
- the thin film thermistor withstood the electrostatic energy at the applied voltage of 100 V to 400 V, and no abnormality occurred. Further, at an applied voltage of 500 V to 2000 V, a discharge occurred on the discharge electrode side, no discharge trace was observed in the thin film thermistor, and no abnormality in resistance value occurred. This is because when the conduction path (distance) between the discharge electrode and the pair of electrodes on the thin film thermistor side is P> p, since the conduction path on the discharge electrode side is short, the surge is discharged to the pair of electrodes on the thin film thermistor side. This is presumably because the discharge electrode side is easily discharged because it is applied quickly to the side.
- the configuration can be simplified, and the cavity Ct As a result, a discharge space is secured, and air discharge is performed smoothly.
- a thick film layer can be formed on these surfaces by a thin film layer, a plating layer, printing or the like by a sputtering method of various metals.
- the conductive material is not particularly limited, but noble metals such as platinum (Pt), gold (Au), silver (Ag), palladium (Pd) and alloys thereof (Ag—Pd, etc.), or copper (Cu) And base metals such as nickel (Ni) and alloys thereof.
- these conductive layers can withstand energy during discharge due to abnormal voltage, and deterioration can be suppressed.
- the pair of discharge electrode portions 32a and 32b are formed so that the width dimension of the base end portions 322a and 322b is larger than the width dimension of the distal end portions 321a and 321b, the film thickness dimension. In combination with the increase in the degradation, the suppression of deterioration can be improved.
- the laser when a discharge gap is formed in the pair of discharge electrode portions 32a and 32b, the laser may be irradiated so that the discharge electrode portions 32a and 32b are divided by a laser processing machine.
- a V-shaped groove Ch is formed on the substrate 2 side corresponding to the discharge gap. For this reason, the effect that the discharge in the discharge gap is stabilized can be achieved.
- FIG. 9 shows the pattern of the conductive layer 3 in the thin film device.
- the same or corresponding parts as those in the first embodiment are denoted by the same reference numerals, and redundant description is omitted.
- the tip portions 321a and 321b of the discharge electrode portions 32a and 32b are formed in a comb shape so that a plurality of discharge gaps are formed. According to such a configuration, it can be expected that the start voltage of electrostatic discharge in the discharge gap is lowered.
- FIG. 10 shows the pattern of the conductive layer 3 in the thin film device.
- the conduction paths 34a and 34b that connect the terminal electrode portions 33a and 33b and the electrode portions 31a and 31b are formed in a meander-shaped pattern, and the length dimension P of the conduction paths 34a and 34b is formed long. It is. Therefore, the difference between the length dimension P of the conduction paths 34a and 34b and the length dimension p of the conduction paths 35a and 35b is set large. Accordingly, the selective priority of discharging by the discharge gap in the discharge electrode portions 32a and 32b is increased.
- FIG. 11 shows the pattern of the conductive layer 3 in the thin film device.
- This embodiment is configured by combining the second embodiment and the third embodiment. That is, the tip portions 321a and 321b of the discharge electrode portions 32a and 32b are formed in a comb shape, a plurality of discharge gaps are formed, the conduction paths 34a and 34b are formed in a meander shape, and the length of the conduction paths 34a and 34b.
- the length P is formed long. Therefore, it is possible to further increase the selective priority for discharging by the discharge gap in the discharge electrode portions 32a and 32b.
- the “pair” such as the pair of discharge electrode portions is not necessarily limited to the same shape. Even if the shapes are different, it suffices if there is an equivalent so as to face each other.
- the thin film element layer is not limited to a thin film thermistor as a heat-sensitive thin film, and does not prevent application of other element layers.
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Abstract
効果的に静電気に対する耐性を高めることができ、信頼性を向上することが可能な薄膜サージアブソーバ、薄膜ディバイス及びこれらの製造方法を提供する。 薄膜ディバイス1は、基板2と、この基板2に形成され、所定の間隔を有して配置された一対の電極部31a、31bと、放電間隙を有して対向配置された一対の放電電極部32a、32bと、これら電極部31a、31b及び放電電極部32a、32bに導通経路34a、34b、35a、35bを介して接続された端子電極部33a、33bとを備えた導電層3とを有している。前記一対の電極部31a、31bに接続された薄膜素子層4と、前記一対の放電電極部32a、32bにおける放電間隙に少なくとも対向する空洞部Ctを有して前記薄膜素子層4及び一対の放電電極部32a、32bを被覆する保護絶縁層5とを備えている。
Description
本発明は、静電気等の異常電圧から半導体素子や電子機器等を保護するための薄膜サージアブソーバ、薄膜ディバイス及びこれらの製造方法に関する。
移動体通信端末やパソコン等の情報通信機器をはじめ、民生用機器、自動車用電装機器等の電子機器には、通常、半導体素子や半導体集積回路等の電子部品が用いられている。
一般的に、電子部品は、サージのような静電気放電(ESD(Electro Static Discharge)に対して脆弱であり、例えば、電子部品に人体が帯びた静電気の高電圧が印加されると、半導体素子等の電子部品が破壊されたりダメージを受けたりして、電子部品の電気的特性が劣化することとなる。その結果、電子部品が実装された電子機器の誤動作、故障の原因を招来する。
このため、チップ型NTCサーミスタにおいて、外表面に形成された外部電極に放電用電極を設け、この放電用電極の放電ギャップにて静電気等に基づく異常電圧による放電がなされるようにしたものが提案されている(特許文献1参照)。これにより、異常電圧による電流がサーミスタ素子に流れず、サーミスタ素子の内部破壊を防止することができるものである。
また、同様にチップ型NTCサーミスタにおいて、放電ギャップを放電ギャップ用パターンによって形成するものが知られている(特許文献2参照)。
また、同様にチップ型NTCサーミスタにおいて、放電ギャップを放電ギャップ用パターンによって形成するものが知られている(特許文献2参照)。
さらに、サーミスタ素子の内部破壊を防止するため、サーミスタ素子とバリスタ素子とを積層するものや外部電極と内部電極との電極間距離を設定するチップ型のサーミスタが提案されている(特許文献3及び特許文献4参照)。加えて、放電電極の上方空間を囲むように蓋体を設けたチップ型サージアブソーバが提案されている(特許文献5参照)。
しかしながら、上記特許文献1及び特許文献2に示されたものにおいては、放電用電極が外部に露出する構成となっており、放電用電極間のマイグレーションや塵埃の影響により、放電用電極間でショートが発生する可能性がある。
また、特許文献3に示されたものでは、サーミスタ素子とバリスタ素子とを積層するものであり、格別にバリスタ素子を必要とし、コスト的に高価となる可能性がある。さらに、特許文献4に示されたものでは、電極間距離を調整して設定する必要があり、製作が煩雑となる問題が生じる。さらにまた、特許文献5に示されたものは、放電電極を囲む蓋体を別部材として設けるチップ型のサージアブソーバである。
また、これら従来のものは、いずれもチップ型であり、薄膜製造技術を用いて薄膜で構成するものではない。
また、これら従来のものは、いずれもチップ型であり、薄膜製造技術を用いて薄膜で構成するものではない。
ところで、小形化が可能で応答性に優れる薄膜素子層を備える薄膜ディバイスとして例えば、薄膜サーミスタ素子が開発されている。このような有利な点を有する薄膜サーミスタ素子において効果的に静電気に対する耐性を高めることが望まれている。
本発明は、上記要望に鑑みてなされたもので、薄膜で構成されるものであって、効果的に静電気に対する耐性を高めることができ、信頼性を向上することが可能な薄膜サージアブソーバ、薄膜ディバイス及びこれらの製造方法を提供することを目的とする。
請求項1に記載の薄膜サージアブソーバは、基板と、この基板に形成され、放電間隙を有して対向配置された一対の放電電極部と、これら放電電極部に導通経路を介して接続された端子電極部とを備えた導電層と、前記放電間隙に少なくとも対向する空洞部を有して前記一対の放電電極部を被覆する保護絶縁層とを具備することを特徴とする。
かかる発明によれば、構成が簡素化でき、空洞部によって放電空間が確保され、気中放電が円滑に行われる。
かかる発明によれば、構成が簡素化でき、空洞部によって放電空間が確保され、気中放電が円滑に行われる。
請求項2に記載の薄膜ディバイスは、基板と、この基板に形成され、所定の間隔を有して配置された一対の電極部と、放電間隙を有して対向配置された一対の放電電極部と、これら電極部及び放電電極部に導通経路を介して接続された端子電極部とを備えた導電層と、 前記一対の電極部に接続された薄膜素子層と、前記一対の放電電極部における放電間隙に少なくとも対向する空洞部を有して前記薄膜素子層及び一対の放電電極部を被覆する保護絶縁層とを具備することを特徴とする。
薄膜素子層としては、感熱薄膜を好適に用いることができるが、これに限定されるものではない。他の素子層を適用することができる。
薄膜素子層としては、感熱薄膜を好適に用いることができるが、これに限定されるものではない。他の素子層を適用することができる。
かかる発明によれば、構成が簡素化できるとともに、空洞部によって放電空間が確保され、気中放電が円滑に行われ、効果的に静電気に対する耐性を高めることができる。
請求項3に記載の薄膜ディバイスは、請求項2に記載の薄膜ディバイスにおいて、前記電極部における所定の間隔をDとし、前記放電電極部における放電間隙をdとした場合、D>dの関係となるように設定されていることを特徴とする。
請求項4に記載の薄膜ディバイスは、請求項2又は請求項3に記載の薄膜ディバイスにおいて、前記端子電極部から電極部までの導通経路の長さ寸法をPとし、前記端子電極部から放電電極部までの導通経路の長さ寸法をpとした場合、P>pの関係となるように設定されていることを特徴とする。
請求項5に記載の薄膜ディバイスは、請求項2乃至請求項4のいずれか一に記載の薄膜ディバイスにおいて、前記端子電極部から電極部までの導通経路のパターンがミアンダ形状に形成されていることを特徴とする。
請求項6に記載の薄膜ディバイスは、請求項2乃至請求項5のいずれか一に記載の薄膜ディバイスにおいて、前記一対の電極部及び一対の放電電極部は、結晶化した白金又はその合金であることを特徴とする。
請求項7に記載の薄膜ディバイスは、請求項2乃至請求項6のいずれか一に記載の薄膜ディバイスにおいて、前記一対の放電電極部における放電間隙は、レーザ加工によって形成されていることを特徴とする。
請求項8に記載の薄膜ディバイスは、請求項2乃至請求項7のいずれか一に記載の薄膜ディバイスにおいて、保護絶縁層は、第1層と第2層との2層構成であって、第2層がガラス層によって形成されていることを特徴とする。
請求項9に記載の薄膜サージアブソーバの製造方法は、基板に放電間隙を有して対向配置された一対の放電電極部と、これら放電電極部に導通経路を介して接続された端子電極部とを備えた導電層を形成する工程と、前記放電間隙に対向して犠牲層を形成する工程と、
前記一対の放電電極部を被覆する保護絶縁層を形成する工程と、前記犠牲層を除去して保護絶縁層に空洞部を形成する工程とを具備することを特徴とする。
前記一対の放電電極部を被覆する保護絶縁層を形成する工程と、前記犠牲層を除去して保護絶縁層に空洞部を形成する工程とを具備することを特徴とする。
請求項10に記載の薄膜ディバイスの製造方法は、基板に所定の間隔を有して配置された一対の電極部と、放電間隙を有して対向配置された一対の放電電極部と、これら電極部及び放電電極部に導通経路を介して接続された端子電極部とを備えた導電層を形成する工程と、前記一対の電極部に接続される薄膜素子層を形成する工程と、前記放電間隙に対向して犠牲層を形成する工程と、前記薄膜素子層及び一対の放電電極部を被覆する保護絶縁層を形成する工程と、前記犠牲層を除去して保護絶縁層に空洞部を形成する工程とを具備することを特徴とする。
本発明によれば、放電電極部を被覆する保護絶縁層に空洞部が形成されているので、構成が簡素化でき、しかも空洞部によって放電空間が確保され、気中放電が円滑に行われるようになるので、効果的に静電気に対する耐性を高めることができ、信頼性を向上することが可能な薄膜サージアブソーバ、薄膜ディバイス及びこれらの製造方法を提供することができる。
以下、本発明の第1の実施形態に係る薄膜ディバイスについて図1乃至図8を参照して説明する。図1乃至図4は、薄膜ディバイスを示し、図5乃至図7は、薄膜ディバイスの製造方法を示し、図8は、薄膜ディバイスの変形例を示している。なお、各図では、各部材を認識可能な大きさとするために、各部材の縮尺を適宜変更している。
図1乃至図4に示すように、薄膜ディバイス1は、基板2と、この基板2上に形成された導電層3と、薄膜素子層4と、保護絶縁層5とを備えている。
図1乃至図4に示すように、薄膜ディバイス1は、基板2と、この基板2上に形成された導電層3と、薄膜素子層4と、保護絶縁層5とを備えている。
薄膜ディバイス1は、本実施形態においては、機能的に薄膜サーミスタと薄膜サージアブソーバとが複合して構成されている。この薄膜ディバイス1は、略直方体形状に形成されており、縦の寸法が0.4mm~2mm、横の寸法が0.2mm~1.25mm、高さ寸法が0.05mm~0.25mm程度である。なお、形状及び寸法は、特段制限されるものではなく、用途に応じて適宜選定することができる。
基板2は、略長方形状をなしていて、絶縁性のアルミナ、窒化アルミニウム、ジルコニア等のセラミックス又は半導体のシリコン、ゲルマニウム等の材料を用いて形成されている。この基板2の一面上には、絶縁性薄膜21がスパッタリング法によって成膜して形成されている。絶縁性薄膜21の形成には、二酸化ケイ素、窒化ケイ素等の材料が用いられ、その膜厚寸法は、0.1μm~1.0μmに形成されている。
導電層3は、配線パターンを構成するものであり、図4に代表して示すように、線対称的なパターンで基板2の同一平面上に形成されている。導電層3は、金属薄膜をスパッタリング法によって成膜して形成されものであり、その金属材料には、白金(Pt)、金(Au)、銀(Ag)、パラジウム(Pd)等の貴金属やこれらの合金、例えば、Ag-Pd合金等が適用される。また、膜厚寸法は、0.1μm~0.3μmに形成されている。
導電層3は、それぞれ一対の電極部31a及び31b、放電電極部32a及び32b、端子電極部33a及び33b、端子電極部33a及び33bと電極部31a及び31bとを接続する導通経路34a及び34b、端子電極部33a及び33bと放電電極部32a及び32bとを接続する導通経路35a及び35bを有している。
電極部31a及び31bは、後述する薄膜素子層4が接続される部分であり、略矩形状に形成され、所定の間隔を有して対向するように配置されている。
電極部31a及び31bは、後述する薄膜素子層4が接続される部分であり、略矩形状に形成され、所定の間隔を有して対向するように配置されている。
一対の放電電極部32a及び32bは、放電間隙、つまり、微小な放電ギャップを有して対向して配置されている。詳しくは、放電電極部32a及び32bは、先端部321a及び321bと基端部322a及び322bとを備えており、先端部321a及び321bの幅寸法に対して、基端部322a及び322bの幅寸法が広くなるように形成されている。なお、この放電電極部32a及び32bは、基端部322a及び322bから先端部321a及び321bへ向けて傾斜して先細り状に形成してもよい。
端子電極部33a及び33bは、外部の配線と電気的に接続される部分であり、電極部31a及び31bより広い面積を有して略矩形状をなし、基板2の両端側に形成されている。
この端子電極部33a及び33bの一端側からは、端子電極部33a及び33bと電極部31a及び31bとを接続する導通経路34a及び34bが導出されている。具体的には、端子電極部33a及び33bの一端側から電極部31a及び31bの他端側に延出して、図示上、垂下するように形成されている。
また、同様に端子電極部33a及び33bの一端側からは、端子電極部33a及び33bと放電電極部32a及び32bとを接続する導通経路35a及び35bが導出されている。具体的には、端子電極部33a及び33bの一端側から電極部31a及び31bの基端部322a及び322bに延出して、図示上、横方向に形成されている。
このような導電層3の構成において、電極部31a及び31bの電極間の間隔Dと放電電極部32a及び32bにおける先端部321a及び321b間の放電間隙(放電距離)dとの関係は、電極部31a及び31bの間隔Dよりも放電電極部32a及び32bの放電間隙dは小さく、D>dの関係となるように設計されている。より詳しくは、電極部31a及び31bの間隔Dは、30μm以上、放電電極部32a及び32bの放電間隙dは、10μm以下、好ましくは2μm~10μmに設定する。このように電極間距離を設定することにより放電電極部32a及び32bにおける放電開始電圧を低くすることができる。
また、端子電極部33a及び33bと電極部31a及び31bとを接続する導通経路34a及び34bの長さ寸法Pと端子電極部33a及び33bと放電電極部32a及び32bとを接続する導通経路35a及び35bの長さ寸法pとの関係は、導通経路35a及び35bの長さ寸法pよりも導通経路34a及び34bの長さ寸法Pが長く、P>pの関係となるように設計されている。具体的には、導通経路35a及び35bの長さ寸法pは30μm以下であるのに対し、導通経路34a及び34bの長さ寸法Pは100μm以上に設定する。このように導通経路34a及び34bの長さ寸法Pを長く設定することにより、電極部31a及び31bの電極間、すなわち、薄膜素子層4側へ静電気等に基づく異常電圧による放電が生じるのを防止することができる。
薄膜素子層4は、本実施形態においては、感熱薄膜であり、負の温度係数を有する酸化物半導体からなる薄膜サーミスタである。図1及び図2に示すように薄膜素子層4は、前記電極部31a及び31bの上に、スパッタリング法によって成膜して電極部31a及び31bを跨ぐように形成され、電極部31a及び31bと電気的に接続されている。
したがって、薄膜素子層4と前記放電電極部32a及び32bとは、電極部31a及び31bに対して電気的に並列に接続されるようになる。
したがって、薄膜素子層4と前記放電電極部32a及び32bとは、電極部31a及び31bに対して電気的に並列に接続されるようになる。
薄膜素子層4は、マンガン(Mn)、ニッケル(Ni)、コバルト(Co)、鉄(Fe)等の遷移金属元素の中から選ばれる2種あるいはそれ以上の元素から構成され、スピネル構造を有する複合金属酸化物を主成分として含むサーミスタ材料で構成される。また、特性向上等のために副成分が含有されていてもよい。主成分、副成分の組成及び含有量は、所望の特性に応じて適宜決定することができる。薄膜素子層4の厚み寸法は、特に制限されないが、本実施形態では、好ましくは0.3μm~1.2μm程度である。
保護絶縁層5は、図1乃至図3に示すように薄膜素子層4、電極部31a及び31b、放電電極部32a及び32b、導通経路34a及び34b並びに導通経路35a及び35bを被覆するように形成されている。
この保護絶縁層5には、部分的に空洞部Ctが形成されている。すなわち、空洞部Ctは、放電電極部32a及び32bにおける少なくとも放電間隙に対向して配設されるようになっている。この空洞部Ctは、略直方体形状をなし、放電空間を形成するものであり、詳細を後述する犠牲層によって形成される。なお、空洞部Ctの形状は、直方体形状に限定されるものではなく、放電空間を形成できれば、ドーム状など種々の形状を採用することができる。
したがって、平面的に配設された薄膜素子層4及び放電電極部32a、32bの双方は、保護絶縁層5によって兼用的に被覆されて保護されるとともに、保護絶縁層5に形成された空洞部Ctによって放電電極部32a及び32bによる放電空間が確保され、気中放電が円滑に行われるようになる。
より詳しくは、保護絶縁層5は、複数層、すなわち、2層構成となっている。第1層は、二酸化ケイ素、窒化ケイ素等をスパッタリング法によって成膜して形成された保護薄膜層51であり、第2層は、鉛ガラス、ホウケイ酸ガラス及びホウケイ酸鉛ガラス等を印刷法によって形成された保護ガラス層52である。因みに、保護薄膜層51の厚さ寸法は0.5μm~1.5μmに形成され、保護ガラス層52の厚さ寸法は5μm~15μmに形成されている。
このように保護絶縁層5を2層構成とすることにより、薄膜素子層4と保護ガラス層52との反応を抑制して信頼性を向上することが可能となる。
このように保護絶縁層5を2層構成とすることにより、薄膜素子層4と保護ガラス層52との反応を抑制して信頼性を向上することが可能となる。
以上のように構成された薄膜ディバイス1は、保護絶縁層5によって被覆された薄膜素子層4を備える薄膜サーミスタと、放電電極部32a及び32bを備える薄膜サージアブソーバとの複合的なディバイスとなっている。なお、上記薄膜ディバイス1における薄膜サージアブソーバの部分を切り離して薄膜サージアブソーバとして単一の部品として構成するようにしてもよい。
次に、上記薄膜ディバイス1の製造方法の一例について図5乃至図7を参照して説明する。図5は、製造工程の概略を示すフロー図であり、図6及び図7は、製造工程を示す平面図及びこの平面図におけるA-A線又はB-B線に沿う断面図である。
まず、図5に示すように、薄膜ディバイス1の製造方法は、基板2に絶縁性薄膜21を形成する工程(S1)と、基板2の絶縁性薄膜21上に導電層3を形成する工程(S2)と、犠牲層Sを形成する工程(S3)と、電極部31a及び31bに薄膜素子層4を形成する工程(S4)と、犠牲層S及び薄膜素子層4等を保護絶縁層5によって被覆するための保護絶縁層5を形成する工程(S5)と、空洞部Ctを形成するため犠牲層Sを除去する工程(S6)とを備えている。
詳しくは、図6(a)~(d)及び図7(e)~(h)を参照して説明する。
(絶縁性薄膜の形成工程)
図6(a)に示すように基板2上の略全面に絶縁性薄膜21をスパッタリング法によって成膜する。
詳しくは、図6(a)~(d)及び図7(e)~(h)を参照して説明する。
(絶縁性薄膜の形成工程)
図6(a)に示すように基板2上の略全面に絶縁性薄膜21をスパッタリング法によって成膜する。
なお、基板2が絶縁性の例えば、セラミックス基板である場合には、薄膜素子層4が配設される領域に対応して絶縁性薄膜21を形成するようにしてもよい。したがって、この場合、エッチング等によって不要な部分を除去してパターニングを行う。そして、パターニング後、500℃以上の温度で熱処理を施す。
この絶縁性薄膜21は、基板2がシリコン、ゲルマニウム等の半導体基板の場合には、絶縁物として機能し、絶縁性のセラミックス基板の場合には、薄膜素子層4との反応を抑制するように機能する。
(導電層の形成工程)
(導電層の形成工程)
図6(b)に示すように絶縁性薄膜21上に導電層3をスパッタリング法によって成膜する。具体的には、例えば、ターゲット部材として白金(Pt)又はその合金を用いて、アルゴン(Ar)、酸素(02)及び窒素(N2)ガスの少なくとも一方を添加した混合ガス雰囲気中で成膜する。
その後、エッチング等によって不要な部分を除去してパターニングを行い、電極部31a及び31bと、放電電極部32a及び32b、端子電極部33a及び33bと、端子電極部33a及び33bと電極部31a及び31bとを接続する導通経路34a及び34bと、端子電極部33a及び33bと放電電極部32a及び32bとを接続する導通経路35a及び35bとをパターン形成する。このパターン形成された導電層3は、酸素(02)及び窒素(N2)の少なくとも一方を含んでいる。
パターン形成後、600℃以上の高温で熱処理することで白金(Pt)又はその合金は結晶化して、導電層3は粒状結晶となり、導電層3は、基板2及び絶縁性薄膜21との接着力が向上する。これは、導電層3が酸素(02)、窒素(N2)を含んで成膜された後に結晶化するので、導電層3の膜中の酸素(02)、窒素(N2)の濃度変動を抑制できることに起因している。このため熱処理の前後において導電層3の表面状態を良好な状態に維持することが可能となる。
例えば、酸素(02)、窒素(N2)を含まない状態で成膜された導電層の場合、これを熱処理すると導電層が急激に酸化及び窒化が進行して基板2及び絶縁性薄膜21との接着力が低下する現象が生じる。
(犠牲層の形成工程)
(犠牲層の形成工程)
図6(c)に示すように放電電極部32a及び32bにおける少なくとも放電間隙に対向して犠牲層Sを形成する。犠牲層Sは、スパッタリング法によって成膜して形成され、略直方体形状であって、一部に基板2の周縁側に向かって突出する排出口Seを有している。
犠牲層Sの形成にあたっては、ターゲット部材として金属酸化物を用いて、アルゴン(Ar)ガス中でスパッタリング法によって成膜し、膜厚寸法が0.5μm~2μmの金属酸化物薄膜を形成する。
その後、金属酸化物薄膜をエッチング等によって不要な部分を除去してパターニングを行い排出口Seを有する犠牲層Sを形成する。この犠牲層Sを形成する材料としては、フェライト等の酸化鉄を好適に用いることができる。
(薄膜素子層の形成工程)
(薄膜素子層の形成工程)
図6(d)に示すように電極部31a及び31bの一部を跨ぐように薄膜素子層4である感熱薄膜をスパッタリング法によって成膜する。具体的には、複合金属酸化物を主成分として含むサーミスタ材料をターゲット部材としてアルゴン(Ar)ガス中でスパッタリング法によって成膜する。その後、成膜したサーミスタ材料の薄膜をエッチング等によって不要な部分を除去して略四角形状にパターニングして感熱薄膜を形成する。
(保護絶縁層の形成工程)
(保護絶縁層の形成工程)
図7(e)に示すように犠牲層S及び薄膜素子層4が形成された状態において、これらに積層されるように第1層の保護薄膜層51をスパッタリング法によって成膜し、エッチング等によってパターニングして形成する。
次いで、図7(f)に示すように第2層の保護ガラス層52をスクリーン印刷法によって形成し、600℃以上の高温で熱処理した後に、エッチング等によってパターニングして形成する。
(犠牲層の除去工程)
(犠牲層の除去工程)
図7(g)に示すように犠牲層Sをエッチング等によって除去する。具体的には、エッチング液を排出口Seの部分から侵入させて、犠牲層Sを溶解し、排出口Seから排出させて除去する。
この犠牲層Sを除去した後は、排出口Seの部分は開口し、保護絶縁層5によって被覆された状態にはなっていない。そのため、保護絶縁層5を600℃以上で熱処理し焼成する。これにより、第2層の保護ガラス層52が溶解し若干の流動性を伴って排出口Seの開口を閉塞することとなる。したがって、保護絶縁層5は、犠牲層Sが除去された後に外気と遮断された空洞部Ctを形成して、薄膜素子層4、電極部31a及び31b、放電電極部32a及び32b、導通経路34a及び34b並びに導通経路35a及び35bを確実に被覆するようになる。
以上の工程によって、図7(h)に示すように薄膜ディバイス1が作製される。なお、各成膜方法は、格別限定されるものではなく、スパッタリング法やCVD法を適用することができる。
このように構成された薄膜ディバイス1において、静電気のような異常電圧が薄膜ディバイス1に印加されると、例えば、端子電極部33aから導通経路35aを通じて放電電極部32a及び32b間の放電間隙によって、空洞部Ctで形成された放電空間で気中放電する。つまり、薄膜素子層4側には電流が流れないので、薄膜素子層4の破壊やダメージを防止することが可能となる。
したがって、静電気のような異常電圧が薄膜ディバイス1に印加された場合、選択的に優先して放電電極部32a及び32b間の放電間隙によって放電され薄膜素子層4を保護することができる。
また、電極部31a及び31bの電極間の間隔Dと放電電極部32a及び32bにおける先端部321a及び321b間の放電間隙dとの関係は、D>dの関係となるように設計されているので、放電間隙dによって放電される選択的優先度が高められる。
さらに、導通経路34a及び34bの長さ寸法Pと導通経路35a及び35bの長さ寸法pとの関係は、P>pの関係となるように設計されているので、これによっても放電間隙dによって放電される選択的優先度が高められる。
したがって、電極間の間隔D及び放電間隙d、導通経路の長さ寸法P及びpを前記のように設定することにより、薄膜素子層4の保護を一層確実にすることが可能となる。
次に、本実施形態における薄膜ディバイス1の静電気放電に対する耐性の評価結果について説明する。薄膜ディバイスの試料を用意し、ESD試験を行った。ESD試験としては、人体モデルとし、試験条件としては放電抵抗330Ω、充電容量を150pFとし、印可電圧を100V~2000Vまで可変して実施した。評価は、薄膜サーミスタに放電痕が発生し、抵抗値に異常があるか否かで評価した。表1に評価結果を示す。
表1に示すように、薄膜ディバイスの試料は3種類であり、構造図は主として導電層のパターンを示し、薄膜素子層等の図示は省略している。(1)放電間隙なし(放電電極を設けない場合)、(2)導通経路P=p(導通経路Pとpの長さ寸法を等しく設定した場合)、(3)導通経路P>p(導通経路Pとpの長さ寸法をpよりPの長さ寸法を長く設定した場合)の3種類であり、(1)及び(2)は比較例であり、(3)は本実施形態に相当するものである。
(1)放電間隙なしの場合は、印加電圧100V~400Vまでは、薄膜サーミスタに放電痕がみられず、静電気エネルギーに耐えて異常はなかったが、500V以上では、薄膜サーミスタに放電痕の発生が観察され、抵抗値の異常が発生した。これは、薄膜サーミスタに放電電流が流れ、薄膜サーミスタがダメージを受けたものと考えられる。
(2)導通経路P=pの場合は、印加電圧100V~400Vまでは、薄膜サーミスタに放電痕がみられず、静電気エネルギーに耐えて異常はなかった。また、印可電圧600V~2000Vでは放電電極側で放電が生じて薄膜サーミスタには放電痕はなく抵抗値の異常も発生しなかった。印可電圧が500Vの場合では薄膜サーミスタに放電痕が発生し、抵抗値の異常が発生した。これは、詳らかに説明することは困難であるが、放電電極と薄膜サーミスタ側の一対の電極への導通経路(距離)がほぼ等しい場合、放電間隙等の諸要因によって薄膜サーミスタ側のインピーダンスが低くなり放電しやすくなるためと考えられる。
(3)導通経路P>pの場合は、印可電圧100V~400Vでは薄膜サーミスタは静電気エネルギーに耐えて異常が発生しなかった。また、印可電圧500V~2000Vでは放電電極側で放電が生じて薄膜サーミスタには放電痕の発生は観察されず、抵抗値の異常も発生しなかった。これは、放電電極と薄膜サーミスタ側の一対の電極への導通経路(距離)がP>pの場合、放電電極側の導通経路が短いためにサージが薄膜サーミスタ側の一対の電極に対し放電電極側に早く印可されるために、放電電極側が放電しやすいためと考えられる。
このような評価結果により、(3)に示す本実施形態によれば、導通経路をP>pに設定することにより、静電気放電に対する耐性が高まり、薄膜サーミスタの保護が可能となることが確認できた。
以上のように本実施形態のよれば、薄膜素子層4及び放電電極部32a、32bを被覆する保護絶縁層5に空洞部Ctが形成されているので、構成が簡素化でき、しかも空洞部Ctによって放電空間が確保され、気中放電が円滑に行われるようになる。
なお、放電電極部32a及び32bにおける基端部322a及び322b、端子電極部33a及び33bについて、その膜厚寸法を大きく形成するようにしてもよい。例えば、これら表面に各種金属のスバッタリング法による薄膜層、めっき層、印刷等によって厚膜層を形成することができる。構成する導電材料としては、特に制限されないが、白金(Pt)、金(Au)、銀(Ag)、パラジウム(Pd)等の貴金属及びこれらの合金(Ag-Pdなど)、あるいは銅(Cu)、ニッケル(Ni)等の卑金属及びこれらの合金などで構成される。
基端部322a及び322b、端子電極部33a及び33bの膜厚寸法を前記の方法で増加させることにより、これら導電層は異常電圧による放電時のエネルギーに耐えることができ、劣化が抑制できる。
加えて、一対の放電電極部32a及び32bは、その先端部321a及び321bの幅寸法に対して、基端部322a及び322bの幅寸法が広くなるように形成されているため、前記膜厚寸法の増加と相俟って、より劣化の抑制が向上できる。
また、図8に示すように、一対の放電電極部32a及び32bにおける放電間隙を形成する場合、レーザ加工機によって放電電極部32a及び32bを分断するようにレーザを照射するようにしてもよい。この場合、放電間隙に対応する基板2側にはV字状の溝Chが形成されるようになる。このため、放電間隙における放電が安定するという効果を奏することができる。
次に、本発明の第2の実施形態に係る薄膜ディバイスについて図9を参照して説明する。図9は、薄膜ディバイスにおける導電層3のパターンを示している。以下の各実施形態において、第1の実施形態と同一又は相当部分には同一符号を付し、重複する説明は省略する。
本実施形態では、放電電極部32a及び32bにおける先端部321a及び321bを櫛歯状に形成し、複数の放電間隙が形成されるようにしたものである。
このような構成によれば、放電間隙における静電気放電の開始電圧を低下させることが期待できる。
本実施形態では、放電電極部32a及び32bにおける先端部321a及び321bを櫛歯状に形成し、複数の放電間隙が形成されるようにしたものである。
このような構成によれば、放電間隙における静電気放電の開始電圧を低下させることが期待できる。
次に、本発明の第3の実施形態に係る薄膜ディバイスについて図10を参照して説明する。図10は、薄膜ディバイスにおける導電層3のパターンを示している。
本実施形態では、端子電極部33a及び33bと電極部31a及び31bとを接続する導通経路34a及び34bをミアンダ形状のパターンに形成し、導通経路34a及び34bの長さ寸法Pを長く形成したものである。
したがって、導通経路34a及び34bの長さ寸法Pと導通経路35a及び35bの長さ寸法pとの差を大きく設定するものである。
よって、放電電極部32a及び32bにおける放電間隙によって放電される選択的優先度が高められる。
したがって、導通経路34a及び34bの長さ寸法Pと導通経路35a及び35bの長さ寸法pとの差を大きく設定するものである。
よって、放電電極部32a及び32bにおける放電間隙によって放電される選択的優先度が高められる。
続いて、本発明の第4の実施形態に係る薄膜ディバイスについて図11を参照して説明する。図11は、薄膜ディバイスにおける導電層3のパターンを示している。
本実施形態は、前記第2の実施形態及び第3の実施形態を組み合わせて構成したものである。つまり、放電電極部32a及び32bにおける先端部321a及び321bを櫛歯状に形成し、複数の放電間隙を形成するとともに、導通経路34a及び34bをミアンダ形状に形成し、導通経路34a及び34bの長さ寸法Pを長く形成したものである。
したがって、放電電極部32a及び32bにおける放電間隙によって放電される選択的優先度を一層高めることが可能となる。
したがって、放電電極部32a及び32bにおける放電間隙によって放電される選択的優先度を一層高めることが可能となる。
なお、本発明は、上記各実施形態の構成に限定されることなく、発明の要旨を逸脱しない範囲で種々の変形が可能である。また、上記各実施形態は、一例として提示したものであり、発明の範囲を限定することは意図していない。
例えば、一対の放電電極部等の「一対」は、必ずしも同一形状のものに限らない。形状が異なっていても対向するように相当するものが存在すればよい。また、薄膜素子層は、感熱薄膜としての薄膜サーミスタに限定されるものではなく、他の素子層を適用することを妨げるものではない。
1・・・薄膜ディバイス
2・・・基板
3・・・導電層
4・・・薄膜素子層
5・・・保護絶縁層
31a、31b・・・電極部
32a、32b・・・放電電極部
34a、34b、35a、35b・・・導通経路
51・・・第1層(保護薄膜層)
52・・・第2層(保護ガラス層)
S・・・犠牲層
Ct・・・空洞部
2・・・基板
3・・・導電層
4・・・薄膜素子層
5・・・保護絶縁層
31a、31b・・・電極部
32a、32b・・・放電電極部
34a、34b、35a、35b・・・導通経路
51・・・第1層(保護薄膜層)
52・・・第2層(保護ガラス層)
S・・・犠牲層
Ct・・・空洞部
Claims (10)
- 基板と、
この基板に形成され、放電間隙を有して対向配置された一対の放電電極部と、これら放電電極部に導通経路を介して接続された端子電極部とを備えた導電層と、
前記放電間隙に少なくとも対向する空洞部を有して前記一対の放電電極部を被覆する保護絶縁層と、
を具備することを特徴とする薄膜サージアブソーバ。 - 基板と、
この基板に形成され、所定の間隔を有して配置された一対の電極部と、放電間隙を有して対向配置された一対の放電電極部と、これら電極部及び放電電極部に導通経路を介して接続された端子電極部とを備えた導電層と、
前記一対の電極部に接続された薄膜素子層と、
前記一対の放電電極部における放電間隙に少なくとも対向する空洞部を有して前記薄膜素子層及び一対の放電電極部を被覆する保護絶縁層と、
を具備することを特徴とする薄膜ディバイス。 - 前記電極部における所定の間隔をDとし、前記放電電極部における放電間隙をdとした場合、D>dの関係となるように設定されていることを特徴とする請求項2に記載の薄膜ディバイス。
- 前記端子電極部から電極部までの導通経路の長さ寸法をPとし、前記端子電極部から放電電極部までの導通経路の長さ寸法をpとした場合、P>pの関係となるように設定されていることを特徴とする請求項2又は請求項3に記載の薄膜ディバイス。
- 前記端子電極部から電極部までの導通経路のパターンがミアンダ形状に形成されていることを特徴とする請求項2乃至請求項4のいずれか一に記載の薄膜ディバイス。
- 前記一対の電極部及び一対の放電電極部は、結晶化した白金又はその合金であることを特徴とする請求項2乃至請求項5のいずれか一に記載の薄膜ディバイス。
- 前記一対の放電電極部における放電間隙は、レーザ加工によって形成されていることを特徴とする請求項2乃至請求項6のいずれか一に記載の薄膜ディバイス。
- 保護絶縁層は、第1層と第2層との2層構成であって、第2層がガラス層によって形成されていることを特徴とする請求項2乃至請求項7のいずれか一に記載の薄膜ディバイス。
- 基板に放電間隙を有して対向配置された一対の放電電極部と、これら放電電極部に導通経路を介して接続された端子電極部とを備えた導電層を形成する工程と、
前記放電間隙に対向して犠牲層を形成する工程と、
前記一対の放電電極部を被覆する保護絶縁層を形成する工程と、
前記犠牲層を除去して保護絶縁層に空洞部を形成する工程と、
を具備することを特徴とする薄膜サージアブソーバの製造方法。 - 基板に所定の間隔を有して配置された一対の電極部と、放電間隙を有して対向配置された一対の放電電極部と、これら電極部及び放電電極部に導通経路を介して接続された端子電極部とを備えた導電層を形成する工程と、
前記一対の電極部に接続される薄膜素子層を形成する工程と、
前記放電間隙に対向して犠牲層を形成する工程と、
前記薄膜素子層及び一対の放電電極部を被覆する保護絶縁層を形成する工程と、
前記犠牲層を除去して保護絶縁層に空洞部を形成する工程と、
を具備することを特徴とする薄膜ディバイスの製造方法。
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