WO2014079352A1 - 一种电源保护电路及其芯片 - Google Patents

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娄冬
李育超
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无锡华润上华半导体有限公司
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    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H—ELECTRICITY
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Definitions

  • the present invention relates to a power protection circuit and a chip thereof.
  • BACKGROUND OF THE INVENTION With the development of technology, electronic chips include more and more electronic devices and perform more and more functions. When the chip is working properly in the system, it may face the glitch voltage that may appear in the system.
  • the present invention provides a power protection circuit and a chip thereof for protecting a power supply and a chip.
  • the present invention provides a power protection circuit, wherein the power protection circuit includes a clamp circuit, a first transistor (M0), and a second transistor (M24), wherein the clamp circuit is coupled to the power supply (VDD) and the a first electrode of the first transistor is coupled to the power source and the second electrode is grounded.
  • the clamping circuit comprises N PMOS transistors connected in series by diodes, wherein N [Vtrig/Vsg], Vtrig is an overvoltage protection trigger voltage, and VSg is a source level to a gate voltage of the PMOS transistor.
  • the clamping circuit comprises N diode-connected N PNP transistors in series, wherein N [Vtrig/Veb], Vtrig is an overvoltage protection trigger voltage, and Veb is an emitter-to-base voltage of a PNP tertiary tube .
  • the clamping circuit includes an anode connected in series coupled to the power source, and a cathode coupled to the first crystal N diodes of the third electrode of the body tube, where N [Vtrig/Vd], Vtrig is the overvoltage protection trigger voltage, and Vd is the diode forward voltage.
  • the clamping circuit comprises N1 diode-connected PM0S tubes, N2 diode-connected PM0S tubes, N3 diodes, wherein NlxVsg+N2xVeb+N3xVd Vtrig, wherein Vtrig is overvoltage protection
  • the trigger voltage, VSg is the source-to-gate voltage of the PM0S tube
  • Veb is the emitter-to-base voltage of the PNP transistor
  • Vd is the diode forward voltage.
  • the first transistor and the second transistor are MN transistors
  • the first electrode is a gate
  • the second electrode is a source
  • the third electrode is a drain.
  • the present invention also provides a chip including the power protection circuit as described above.
  • FIG. 1 schematically shows a power supply protection circuit according to an embodiment of the present invention
  • FIG. 2 schematically shows a power supply protection circuit according to another embodiment of the present invention
  • FIG. 3 schematically shows A power protection circuit in accordance with yet another embodiment of the present invention is shown.
  • the invention provides a power protection circuit.
  • the power protection circuit includes a clamp circuit and a first crystal a second transistor, wherein the clamping circuit is coupled between the power source and the third electrode of the first transistor, the first electrode of the first transistor is coupled to the power source and the second electrode is grounded, and the first electrode of the second transistor The third electrode and the second electrode coupled to the first transistor are coupled to the ground and the third electrode is coupled to the power source.
  • FIG. 1 schematically illustrates a power supply protection circuit in accordance with an embodiment of the present invention.
  • the power protection circuit includes a clamp circuit 1, a first transistor M0, and a second transistor M24.
  • the first transistor M0 and the second transistor M24 are MN transistors.
  • the gate of the first transistor M0 is coupled to the power supply VDD, and the source is grounded.
  • the gate of the second transistor M24 is coupled to the drain of the first transistor M0, the source is coupled to the ground, and the drain is coupled to the power supply VDD.
  • the clamp circuit 1 is coupled between the power supply VDD and the drain of the first transistor M0.
  • the clamp circuit 1 includes two PM0S tubes M1 and M2.
  • the PMOS tubes M1 and M2 are diode-connected and connected in series. Specifically, the gates of the PM0S transistors M1 and M2 are connected to the source stage, the source of the PM0S transistor M1 is connected to the drain of the PM0 transistor M2, the drain of the PM0S transistor M1 is connected to the power supply VDD, and the source of the PM0S transistor M2 is grounded. .
  • Fig. 2 schematically shows a power supply protection circuit in accordance with another embodiment of the present invention.
  • the clamp circuit 2 includes a series of diode-connected PNP transistors M, M2.
  • the collectors of the PNP transistors M and M2 are connected to the base.
  • the emitter of the PNP transistor ⁇ is connected to the collector of the PNP transistor M2.
  • the collector of the PNP transistor ⁇ is connected to the power supply VDD, and the base of the PNP transistor M2 is grounded.
  • N the number of PNP transistors included in the clamp circuit shown in FIG. 2 is merely exemplary, and the number N contained therein is determined by: N [Vtrig/Veb ], Vtrig is the overvoltage protection trigger voltage, and Veb is the emitter to base voltage of the PNP tertiary tube.
  • FIG. 3 schematically illustrates a power supply protection circuit in accordance with yet another embodiment of the present invention.
  • the clamping circuit 3 includes a diode D1, D2 connected in series, an anode of the diode D1 is coupled to the power source, and a cathode of the diode D2 is coupled to the first transistor M0. Drain.
  • the number of diodes included in the clamp circuit shown in FIG. 3 is merely exemplary, and the number N contained therein is determined by: where N ⁇ [Vtrig /Vd] , Vtrig is the overvoltage protection trigger voltage, and Vd is the diode forward voltage. Only the preferred embodiment of the power protection circuit in accordance with the present invention has been shown above.
  • the clamp circuit includes N1 diode-connected PM0S tubes, N2 diode-connected PM0S tubes, and N3 diodes, wherein NlxVsg+N2xVeb+N3xVd ⁇ Vtrig, where Vtrig is an overvoltage protection trigger voltage, VSg is the source-to-gate voltage of the PM0S tube, Veb is the emitter-to-base voltage of the PNP transistor, and Vd is the diode forward voltage.
  • the present invention also provides a chip including the above power protection circuit.
  • the chip can be, for example but not limited to, a DSM 622 chip.
  • Other embodiments, combinations, and modifications of the invention will be apparent to those skilled in the ⁇ Accordingly, the invention is to be limited only by the appended claims.

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Abstract

一种电源保护电路及其芯片。该电源保护电路包括钳位电路（1）、第一晶体管（M0）和第二晶体管（M24）。钳位电路耦接于电源（VDD）和第一晶体管的第三电极之间，第一晶体管的第一电极耦接于电源且第二电极接地（GND），第二晶体管的第一电极耦接于第一晶体管的第三电极、第二电极耦接于地且第三电极耦接于电源。该电源保护电路可对电源和芯片进行保护。

Description

一种电源保护电路及其芯片
技术领域 本发明涉及一种电源保护电路及其芯片。 背景技术 随着科技的发展，电子芯片内包括越来越多的电子器件和执行越来越多 的功能。 芯片在系统中正常工作时， 面对系统中可能出现的毛刺电压， 电源
VDD与接地 GND之间并没有一个嵌位或者滤波的电路结构。 若芯片长期在这 种系统中工作时， 对芯片与系统得可靠性安全性都会产生不好的影响。 发明内容 有鉴于此， 本发明提供一种电源保护电路及其芯片， 用于对电源和芯片 进行保护。 本发明提供一种电源保护电路， 其特征在于， 所述电源保护电路包括钳 位电路、 第一晶体管 （M0 ) 、 第二晶体管 （M24) ， 其中 钳位电路耦接于电源 （VDD) 和第一晶体管的第三电极之间， 第一晶体 管的第一电极耦接于电源且第二电极接地，第二晶体管的第一电极耦接于第 一晶体管的第三电极、 第二电极耦接于地且第三电极耦接于电源。 优选地，所述钳位电路包括串联的采用二极管方式连接的 N个 PM0S管， 其中 N [Vtrig/Vsg]， Vtrig为过压保护触发电压、 VSg为 PM0S管的源级 到栅极电压。 优选地，所述钳位电路包括串联的采用二极管方式连接的 N个 PNP三极 管， 其中 N [Vtrig/Veb]， Vtrig为过压保护触发电压、 Veb为 PNP三级管 的发射极到基极电压。 优选地， 所述钳位电路包括串联的阳极耦接于电源， 阴极耦接于第一晶 体管的第三电极的 N个二极管， 其中 N [Vtrig/Vd]， Vtrig为过压保护触 发电压、 Vd为二极管正向导通电压。 优选地， 所述钳位电路包括串联连接的 N1 个采用二极管方式连接的 PM0S 管、 N2 个采用二极管方式连接的 PM0S 管、 N3 个二极管， 其中 NlxVsg+N2xVeb+N3xVd Vtrig，其中 Vtrig为过压保护触发电压、 VSg为 PM0S 管的源级到栅极电压、 Veb为 PNP三级管的发射极到基极电压、 Vd为二极管 正向导通电压。 优选地， 所述第一晶体管和第二晶体管为丽 OS管， 第一电极为栅极、 第二电极为源极、 第三电极为漏级。 本发明还提供一种包括如上述的电源保护电路的芯片。 利用本发明， 可以对电源和芯片进行保护。 当电源与接地之间出现毛刺 电压时， 第二仅提供开始导通泄放电源上的电压， 使得电源电压下降， 从而 维持在芯片正常工作电压、 保护芯片内部电路， 延长芯片使用寿命， 提高系 统与芯片的可靠性和安全性。 附图说明 图 1示意性地示出了根据本发明的实施例的电源保护电路； 图 2示意性地示出了根据本发明的另一实施例的电源保护电路； 以及 图 3示意性地示出了根据本发明的又一实施例的电源保护电路。 具体实施方式 下面将结合附图详细描述本发明的优选实施例，在附图中相同的参考标 号表示相同的元件。 本发明提供一种电源保护电路。该电源保护电路包括钳位电路、第一晶 体管、第二晶体管，其中钳位电路耦接于电源和第一晶体管的第三电极之间， 第一晶体管的第一电极耦接于电源且第二电极接地，第二晶体管的第一电极 耦接于第一晶体管的第三电极、 第二电极耦接于地且第三电极耦接于电源。 当电源与接地之间出现毛刺电压时， 第二仅提供开始导通泄放电源上的电 压，使得电源电压下降，从而维持在芯片正常工作电压、保护芯片内部电路， 延长芯片使用寿命， 提高系统与芯片的可靠性和安全性。 图 1示意性地示出了根据本发明的实施例的电源保护电路。该电源保护 电路包括钳位电路 1、 第一晶体管 M0和第二晶体管 M24。 优选地， 第一晶体 管 M0和第二晶体管 M24为丽 OS管。 第一晶体管 M0的栅极耦接于电源 VDD、 源级接地。 第二晶体管 M24的栅极耦接于第一晶体管 M0的漏极、 源级耦接 于地且漏极耦接于电源 VDD。 钳位电路 1耦接于电源 VDD和第一晶体管 M0的漏极之间。 钳位电路 1 包括 2个 PM0S管 Ml、 M2 o PMOS管 Ml、 M2采用二极管方式连接且串联。 具 体而言， PM0S管 Ml、 M2的栅极和源级相连， PM0S管 Ml 的源级和 PM0S管 M2的漏极相连， PM0S管 Ml的漏极和电源 VDD相连， PM0S管 M2的源级接地。 然而， 本领域普通技术人员应当理解， 在图 1中示出的钳位电路中所包 括的 PM0S 管的数量仅为示例性的， 其所包含的数量 N 由下式确定： N [Vtrig/Vsg] , Vtrig为过压保护触发电压、 VSg为 PM0S管的源级到栅极电 压。 图 2示意性地示出了根据本发明的另一实施例的电源保护电路。 与图 1 所示的电源保护电路相比， 不同之处在于， 钳位电路 2包括串联的采用二极 管方式连接的 PNP三极管 Μ 、 M2， 。
PNP三极管 Μ 、 M2， 的集电极和基极相连， PNP三极管 Μ 的发射级 和 PNP三极管 M2， 的集电极相连， PNP三极管 ΜΓ 的集电极和电源 VDD相 连， PNP三极管 M2， 的基极接地。 然而， 本领域普通技术人员应当理解， 在图 2中示出的钳位电路中所包 括的 PNP三极管的数量仅为示例性的， 其所包含的数量 N由下式确定： N [Vtrig/Veb] , Vtrig为过压保护触发电压、 Veb为 PNP三级管的发射极到基 极电压。 图 3示意性地示出了根据本发明的又一实施例的电源保护电路。 与图 1 所示的电源保护电路相比， 不同之处在于， 钳位电路 3 包括串联的二极管 Dl、 D2、二极管 D1的阳极耦接于电源且二极管 D2的阴极耦接于第一晶体管 M0的漏极。 然而， 本领域普通技术人员应当理解， 在图 3中示出的钳位电路中所包 括的二极管的数量仅为示例性的， 其所包含的数量 N由下式确定： ， 其中 N ^ [Vtrig/Vd] , Vtrig为过压保护触发电压、 Vd为二极管正向导通电压。 以上仅示出了根据本发明的电源保护电路的优选实施例。本领域的普通 技术人员应当了解在不脱离本发明的保护范围的情况下， 可以对其进行修 改。 例如钳位电路包括串联连接的 N1个采用二极管方式连接的 PM0S管、 N2 个采用二极管方式连接的 PM0S管、 N3个二极管，其中 NlxVsg+N2xVeb+N3xVd ^Vtrig, 其中 Vtrig为过压保护触发电压、 VSg为 PM0S管的源级到栅极电 压、 Veb为 PNP三级管的发射极到基极电压、 Vd为二极管正向导通电压。 本发明还提供一种包括上述电源保护电路的芯片。该芯片例如可以为但 不限于为 DSM622芯片。 鉴于这些教导， 熟悉本领域的技术人员将容易想到本发明的其它实施 例、 组合和修改。 因此， 当结合上述说明和附图进行阅读时， 本发明仅仅由 权利要求限定。

Claims

权利要求
1. 一种电源保护电路， 其特征在于， 所述电源保护电路包括钳位电 路、 第一晶体管、 第二晶体管， 其中 钳位电路耦接于电源和第一晶体管的第三电极之间，第一晶体管的第 一电极耦接于电源且第二电极接地，第二晶体管的第一电极耦接于第一晶 体管的第三电极、 第二电极耦接于地且第三电极耦接于电源。
2. 如权利要求 1所述的电源保护电路， 其特征在于， 所述钳位电路 包括串联的采用二极管方式连接的 N个 PM0S管， 其中 N [Vtrig/Vsg]， Vtrig为过压保护触发电压、 VSg为 PM0S管的源级到栅极电压。
3. 如权利要求 1所述的电源保护电路， 其特征在于， 所述钳位电路 包括串联的采用二极管方式连接的 N个 PNP三极管，其中 N [Vtrig/Veb]， Vtrig为过压保护触发电压、 Veb为 PNP三级管的发射极到基极电压。
4. 如权利要求 1所述的电源保护电路， 其特征在于， 所述钳位电路 包括串联的阳极耦接于电源，阴极耦接于第一晶体管的第三电极的 N个二 极管， 其中 N [Vtrig/Vd]， Vtrig为过压保护触发电压、 Vd为二极管正 向导通电压。
5. 如权利要求 1所述的电源保护电路， 其特征在于， 所述钳位电路 包括串联连接的 N1个采用二极管方式连接的 PM0S管、 N2个采用二极管 方式连接的 PM0S管、 N3个二极管， 其中 NlxVsg+N2xVeb+N3xVd Vtrig, 其中 Vtrig为过压保护触发电压、 VSg为 PM0S管的源级到栅极电压、 Veb 为 PNP三级管的发射极到基极电压、 Vd为二极管正向导通电压。
6. 如上述权利要求之一所述的电源保护电路， 其特征在于， 所述第 一晶体管和第二晶体管为丽 OS管， 第一电极为栅极、 第二电极为源极、 第三电极为漏级。
7. 一种包括如上述权利要求之一所述的电源保护电路的芯片
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105720968A (zh) * 2016-01-15 2016-06-29 中山芯达电子科技有限公司 抗静电储能电路
CN110661417B (zh) * 2018-06-29 2021-07-27 中国科学院微电子研究所 一种电压传输电路及相关电路结构
CN111565033B (zh) * 2020-07-20 2020-10-23 微龛(广州)半导体有限公司 一种复合型晶体管器件的过流保护电路
CN112865058B (zh) * 2021-04-12 2024-07-19 上海传泰电子科技有限公司 一种高压尖峰泄放电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1307797C (zh) * 2003-09-30 2007-03-28 恩益禧电子股份有限公司 输出mos晶体管的过电压保护电路
CN1979816A (zh) * 2005-12-07 2007-06-13 高菲欧股份有限公司 二极管电路及其箝位电路、二极管制造方法及其限压方法
CN101930974A (zh) * 2009-06-17 2010-12-29 万国半导体股份有限公司 用于配置超低电压瞬态电压抑制器的底部源极n型金属氧化物半导体触发的齐纳箝位

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040212936A1 (en) * 2002-09-27 2004-10-28 Salling Craig T. Diode-string substrate-pumped electrostatic discharge protection
US20090059452A1 (en) * 2007-08-31 2009-03-05 Altera Corporation Method and apparatus for providing electrostatic discharge protection for a power supply

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1307797C (zh) * 2003-09-30 2007-03-28 恩益禧电子股份有限公司 输出mos晶体管的过电压保护电路
CN1979816A (zh) * 2005-12-07 2007-06-13 高菲欧股份有限公司 二极管电路及其箝位电路、二极管制造方法及其限压方法
CN101930974A (zh) * 2009-06-17 2010-12-29 万国半导体股份有限公司 用于配置超低电压瞬态电压抑制器的底部源极n型金属氧化物半导体触发的齐纳箝位

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