WO2014065496A1 - 난수 생성시 신호원에 의한 편향을 제거하는 방법 및 장치 - Google Patents

난수 생성시 신호원에 의한 편향을 제거하는 방법 및 장치 Download PDF

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SK Telecom Co Ltd
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    • G06F7/764—Masking

Definitions

  • the present embodiment relates to a method and apparatus for removing biasing caused by a signal source when generating random numbers. More particularly, the present invention relates to a method and an apparatus capable of eliminating the deflection of a random number sequence caused by a deviation present in a signal source during random number generation.
  • a signal source having a noise characteristic or metastable characteristic is mainly used to sample the output of the signal source and compare the result with a reference value.
  • all output values of the random number should not be correlated with each other, and the frequency of occurrence of all n values constituting the n random number should be the same.
  • a non-negligible correlation may occur between the front and rear signals of the generated random numbers.
  • the ratio of a certain value is larger than other values. This can happen, called biasing.
  • 1 is a diagram illustrating a bias present in sample values obtained by sampling a signal source having a deviation.
  • the sampled result has a high frequency of occurrence of a specific value.
  • the B portion of the sampling result has a higher frequency of occurrence of 1 than the frequency of occurrence of 0, due to the deviation of the signal source in the corresponding time zone.
  • a DC filter or a high pass filter may be disposed between the noise and the sampling circuit in a structure that generates a random number using noise as a signal source to remove an average value deviating from the center value.
  • the sampled circuit after sampling a signal, has an offset function of an input signal discrimination after analyzing a sampled value using a signal processing circuit.
  • a method of feedbacking a signal capable of controlling.
  • a signal processing circuit is disposed after the sampling circuit to scramble the sampled signal (Korean Patent Laid-Open Publication No. 2005-0084153), or to analyze the sampled values to perform equalization. There is a method (Korean Patent Publication No. 2003-0027724).
  • the method of feedback control of the deviation of the signal source may cause unintended direct current (DC) deviation.
  • the method of performing signal processing such as scrambling and equalization has a predictability like Pseudo Random Number if the algorithm is used, and the value as a random number is reduced, and it is relatively complicated for signal processing such as scrambling or equalization.
  • high-specific circuits are required and processing time is also disadvantageous.
  • the main purpose is to provide a random number generating device that can be configured.
  • the first process of generating an initial bit string by sampling a physical signal input from one signal source at a predetermined period and the generated initial bit string The present invention provides a random number generation method which eliminates deflection by a signal source including a second process of generating a random number by performing a block subtotal operation or a sequential subtotal operation.
  • the first process may be to generate the initial bit string by comparing the sampled value with a preset reference value.
  • the block subtotal operation may be performed by dividing the initial bit string into blocks having a predetermined length and calculating a parity bit for each block.
  • the sequential subtotal operation may be performed by calculating a parity bit by applying a mask having a predetermined size to the initial bit stream, and calculating the next parity bit by moving the mask at least one bit from the position where the current parity bit is generated. do.
  • a first process of generating a plurality of initial bit strings by sampling each of the physical signals input from a plurality of signal sources at predetermined periods a first process of generating a plurality of initial bit strings by sampling each of the physical signals input from a plurality of signal sources at predetermined periods;
  • the present invention provides a random number generation method that eliminates deflection by a signal source including a second process of performing a parallel subtotal operation on a plurality of initial bit strings to generate a random number.
  • the parallel subtotal operation may be an operation for calculating a parity bit for each bit generated in the same period in the plurality of initial bit streams.
  • a first bit string is generated for each physical signal by sampling each of the physical signals input from a plurality of signal sources at predetermined periods.
  • a second process of generating a plurality of parity bit strings by performing a block subsum operation or a sequential subtotal operation on each of the initial bit strings, and the parity bits included in the plurality of parity bit strings sequentially;
  • the present invention provides a random number generation method which eliminates deflection by a signal source including a third process of arranging random numbers.
  • the random number generation methods may further include a deviation removal process of removing a deviation included in the input physical signal before sampling.
  • the deviation removing process may be to remove the deviation using any one of a DC filter or a deviation automatic compensation circuit.
  • a signal source for generating a physical signal that is the basis of random number generation a clock generator for generating a clock having a predetermined frequency, and a value obtained by sampling the physical signal for each of the clocks
  • a random number generator that eliminates deflection by a circle.
  • the random number generating device may further comprise any one of a direct current filter or a deviation automatic compensation circuit for removing the deviation of the physical signal, the sampler may be to sample the output signal of the means.
  • each random number generator is a signal source for generating a physical signal that is the basis of the random number generation, a clock generator for generating a clock having a predetermined frequency and a value obtained by sampling the physical signal at every clock period It may include a sampler for outputting a bit value of 0 or 1 according to the result of the comparison to the reference value.
  • the random number generator may further include an offset control circuit for feeding back the feedback signal to the sampler to analyze the deviation from the sampled value to remove the deviation.
  • a random number sequence is generated by performing a parallel subtotal operation on a plurality of random number generators for generating an initial bit string from a physical phenomenon and a plurality of initial bit strings generated by the plurality of random number generators.
  • the present invention provides a random number generating device which eliminates deflection by a signal source including a computing device.
  • a block subtotal operation or a sequential subtotal operation is performed on each of a plurality of random number generators for generating an initial bit string from a physical phenomenon and an initial bit string generated by the plurality of random number generators.
  • a plurality of parity bit strings are generated, and the parity bits included in the generated plurality of parity bit strings are sequentially arranged in the order of generation to generate a random number string. It provides a random number generating device removed.
  • the configuration can be simplified, and a feedback circuit or other It is possible to obtain a well suppressed output even in the case of large deviations in the signal source without additional control circuits.
  • 1 is a diagram illustrating a bias present in sample values obtained by sampling a signal source having a deviation.
  • FIG. 2A is a diagram illustrating a random number generation device to which a block subtotal operation is applied according to an embodiment of the present invention as a functional block.
  • 2B is a diagram illustrating a method of performing a block subtotal operation on a sample value.
  • 3A is a diagram illustrating a change in the ratio of 1 of binary random numbers according to p values in a case where N is 2, 5, 10, 15, or 20 using Equations 2 and 3;
  • FIG. 3B is a diagram showing a range of p values in a range of less than +/ ⁇ 0.01 (1% deflection) based on 0.5 of the values output from the random number generator according to the value of N.
  • FIG. 3B is a diagram showing a range of p values in a range of less than +/ ⁇ 0.01 (1% deflection) based on 0.5 of the values output from the random number generator according to the value of N.
  • 4A is a diagram illustrating a function block of a random number generating device to which a sequential partial sum operation is applied according to an embodiment of the present invention.
  • 4B is a diagram illustrating a method of performing a sequential subtotal operation on a sample value.
  • 5A, 5B, 5C, and 5D are results obtained by numerically modeling the case of applying a subtotal operation to a signal source having a deviation.
  • FIG. 6 is a diagram illustrating an embodiment of applying a subtotal operation according to the present invention in generating a random number using a plurality of signal sources.
  • FIG. 7 is a diagram illustrating a method of increasing a random number generation rate by using a plurality of signal sources and time multiplexing each output based on the partial block sum of FIG. 2.
  • FIG. 8 is a diagram illustrating a method of increasing a random number generation rate by using a plurality of signal sources and time multiplexing each output based on the sequential partial sum of FIG. 4.
  • 9A, 9B, 9C, and 9D are results of numerically modeling a process of generating random numbers using ten different signal sources having independent deviation characteristics.
  • FIGS. 10A and 10B are diagrams illustrating a structure in which a partial sum operation according to the present invention and a conventional means for removing deviation of a signal source are combined.
  • 11 is a diagram showing the results of numerically modeling a single signal source without deviation.
  • 'include' a certain component, which means that it may further include other components, except to exclude other components unless otherwise stated.
  • 'unit' and 'module' refer to a unit that processes at least one function or operation, which may be implemented by hardware or software or a combination of hardware and software.
  • a partial sum operation is performed on the sampled value.
  • FIGS. 2 to 5 an example of generating a random number using one signal source and a method for removing an influence due to a deviation of the signal source when generating a random number according to the present embodiment and an apparatus using the same will be described. Let's do it.
  • FIG. 2A is a diagram illustrating a random number generation device to which a block subtotal operation is applied according to an embodiment of the present invention as a functional block.
  • the random number generator compares a value obtained by sampling the output of the signal source 210 according to a clock signal (hereinafter, abbreviated as 'sample value') with a preset reference value.
  • a block subtotal operation is applied to the output of the sampler 220 which outputs bits with a value of zero or one.
  • the configurations 220, 230, and 240 of the random number generator are logically divided based on a function to be performed, rather than a physically divided configuration.
  • the random number generating device shown in FIG. 2 is a block as a post-processing operation for removing the influence of the signal source from the random number generator and random number generator for generating a random number by sampling the output of the signal source according to the clock signal It can be seen that the post-processing unit performing the subtotal operation is illustrated. The same should be understood in other embodiments illustrated below.
  • 2B is a diagram illustrating a method of performing a block subtotal operation on a sample value.
  • the subtotal operation is an operation of checking whether the number of 1s or 0s included in a certain number of bits is even or odd, that is, performing a parity operation.
  • the output random number can be set to 1 or 0. This is only a difference in the implementation method and does not affect the method proposed in the present invention.
  • p is the probability that 1 is output when each sample value is determined to be 1 or 0 in the binary random number generator, p is the probability that 1 is included in k when subtotals of N samples are taken. Same as
  • Equation 2 the probability when the number of 1s is even may be represented by Equation 2, and the probability when the odd number is 1 may be represented by Equation 3.
  • 3A is a diagram illustrating a change in the ratio of 1 of binary random numbers according to p values in a case where N is 2, 5, 10, 15, or 20 using Equations 2 and 3;
  • FIG. 3B is a diagram showing a range of p values in a range of less than +/ ⁇ 0.01 (1% deflection) based on 0.5 of the values output from the random number generator according to the value of N.
  • FIG. 3B is a diagram showing a range of p values in a range of less than +/ ⁇ 0.01 (1% deflection) based on 0.5 of the values output from the random number generator according to the value of N.
  • FIG. 4A is a diagram illustrating a random block generation apparatus to which a sequential subtotal operation is applied according to an embodiment of the present invention as a functional block
  • FIG. 4B is a diagram illustrating a method of performing a sequential subtotal operation on a sample value.
  • the sequential subtotal operation refers to a subtotal operation in which a sample value selection range is shifted one by one when selecting N subtotals.
  • the sequential subtotal operation is a calculation method of calculating a parity bit by applying a mask having a predetermined size to the initial bit stream, and calculating the next parity bit while moving the mask by at least one bit from a position where the current parity bit is generated. .
  • the same random number generation rate (A bps) as the sampling frequency (A Hz) can be realized.
  • 5A, 5B, 5C, and 5D are results obtained by numerically modeling a case in which a subtotal operation is applied to a signal source having a deviation.
  • FIG. 5a shows the distribution of the intensity of the noise along the Gaussian Distribution.
  • FIG. 5B is a result of generating a binary random number by sampling the noise of FIG. 5A. The value of 1 is relatively high, and the probability of outputting 1 is about 78.6%.
  • 5C shows the result of applying a block subtotal with N equal to 10, with a ratio of about 49.0%, close to 50%.
  • 5D shows the result of applying a sequential subtotal with N equal to 10, and the ratio of 1 is close to 50% at about 50.8%.
  • FIGS. 6 to 8 an example of generating a random number using a plurality of independent signal sources, and a method for removing the influence due to the deviation of the signal source when generating a random number according to the present embodiment and using the same The device will be described.
  • FIG. 6 is a diagram illustrating a method of applying a subtotal operation according to the present embodiment in generating a random number using a plurality of signal sources.
  • the outputs of the N signal sources 610_1 to 610_n are independent using N samplers 620_1 to 620_n. If the parallel subtotal operation is performed after sampling, the deflection can be sufficiently suppressed in the final output random number even though each signal source has an independent deviation.
  • the parallel subtotal operation means that an operation of calculating parity bits for N sample values output on the same clock by N samplers is performed every clock.
  • FIG. 7 is a diagram illustrating a method of applying a partial sum operation according to the present embodiment in generating a random number using a plurality of signal sources.
  • FIG. 7 illustrates a method of using the plurality of signal sources 710_1 to 710_n as shown in FIG. 6 based on the block partial sum of FIG. 2 and time multiplexing each output to compensate for the decrease in the random number generation rate due to the block subtotal. have. That is, a random number is generated by sequentially performing a block subtotal operation on the initial bit streams output from each of the samplers 720_1 to 710_n. For example, when performing a block subtotal operation with a block size of N, the output speed of each block subtotal decreases to 1 / N of the clock frequency (A Hz), but the rate of random number generation increases again by N times due to N samplers. This becomes equal to the clock frequency.
  • a Hz the clock frequency
  • FIG. 8 is a diagram illustrating a method of increasing a random number generation rate by using a plurality of signal sources and time multiplexing each output based on the sequential partial sum of FIG. 4.
  • the random number generation rate increases by N times the clock frequency (A Hz).
  • 9A to 9D illustrate numerical results of numerically modeling a process of generating random numbers using ten different signal sources having independent deviation characteristics.
  • 9A shows the intensity distribution of 10 signal sources with Gaussian distribution and with independent deviation.
  • 9B shows the result of applying the parallel subtotals, with a ratio of 1 being about 49.9%.
  • 9C shows the result of time multiplexing after applying the block subtotals, with a ratio of 1 being about 49.5%.
  • 9D shows the result of time multiplexing after applying the sequential subtotals, with a ratio of 1 being 49.3%. In all cases, subtotal operations show that the ratio of 1 to the output random number is adjusted to approach 50%.
  • FIGS. 10A and 10B are diagrams illustrating a structure in which a partial sum operation according to the present invention and a conventional means for removing deviation of a signal source are combined.
  • One embodiment of the present invention exemplified above is a post-processing method of removing a deflection included in a sample value by performing a block / cyclic / parallel subtotal operation on a result value of sampling a physical signal provided by a signal source. Therefore, the existing method of eliminating the deviation of the signal source in the previous step can be adopted in the same way.
  • the physical signal is passed through a direct current filter or the automatic deviation compensation circuit 1020 prior to sampling the physical signal provided by the signal source in the sampler 1030. After sampling, a block / cycle / parallel subtotal operation according to the present embodiment may be performed.
  • offset control circuits 1060 to 1070 which control a comparison reference value of the sampler by feeding back a feedback signal for removing the deviation by analyzing the deviation at the output of the sampler 1030 to the sampler 1030.
  • FIGS. 10A and 10B illustrate the case of using one signal source, but it is apparent that the same method as that of FIGS. 10A and 10B may be applied to each signal source even when a plurality of signal sources are used.
  • 11 is a diagram showing the results of numerically modeling a single signal source without deviation.
  • FIG. 11A shows the distribution of signal values of a single signal source without deviation
  • FIG. 11B shows the result of sampling the signal of the single signal source of FIG. 11A
  • FIG. 11C shows the result of applying the block subsuming operation to the sampled values of FIG. 11B
  • 11D shows the result of applying the sequential subtotal operation to the sampled values of FIG. 11B.
  • the ratios of 1 in FIGS. 11B, 11C, and 11D are 49.8%, 49.6%, and 50.0%, respectively, even when random numbers are generated by applying the block / sequential subtotal operation according to the present embodiment to a sample value close to the original 50%. It can be seen that the phenomenon in which the deflection increases rather than the generated random number does not occur.
  • the method of using the subtotal operation proposed in the present embodiment is illustrated based on binary random numbers. However, the same method may be applied to the case of n binary random numbers, and thus, the method of using the subtotal operation proposed in the present embodiment. Is scalable to n-ary random number generation. That is, the result of the subtotals can be combined again to generate a bit random number, or to apply a subtotal to the b signal sources individually and then apply to generate a b-bit random number.
  • signal source 220 sampler
  • Block subtotal 810_1 to 810_n Signal source
  • clock 1050 block / cycle / parallel subtotal

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Abstract

난수 생성시 신호원에 의한 편향을 제거하는 방법 및 장치를 개시한다. 본 실시예의 일 측면에 의하면, 난수 생성 장치에 의한 난수 생성 방법에 있어서, 하나의 신호원으로부터 입력된 물리신호를 소정의 주기로 표본화하여 초기 비트열을 생성하는 제1과정 및 상기 생성된 초기 비트열에 대해, 블록 부분합 연산 또는 순차 부분합 연산을 수행하여 난수를 생성하는 제2과정을 포함하는 신호원에 의한 편향을 제거한 난수 생성 방법을 제공한다.

Description

난수 생성시 신호원에 의한 편향을 제거하는 방법 및 장치
본 실시예는 난수 생성시 신호원에 의한 편향(Biasing)을 제거하는 방법 및 장치에 관한 것이다. 보다 상세하게는, 난수 생성시 신호원에 존재하는 편차(Deviation)에 의해 유발되는 난수열의 편향을 제거할 수 있는 방법 및 장치에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
난수 생성시에는 주로 잡음 특성이 있거나 준안정(Metastable) 특성이 있는 신호원을 이용하여 신호원의 출력을 표본화(Sampling)하여 기준값에 비교함으로써 생성한다. 이때 난수의 모든 출력 값은 서로 상관관계가 없어야 하며, n진 난수를 구성하는 n개의 모든 값들의 출현빈도가 동일해야 한다.
그러나 열잡음(Thermal Noise) 등을 신호원으로 이용하는 경우나 준안정 상태 등을 이용하는 경우에는 생성된 난수의 앞뒤 신호 사이에 무시할 수 없는 상관관계가 발생할 수 있으며, 특히 특정 값의 비율이 다른 값들보다 큰 경우가 발생할 수 있는데, 이러한 현상을 편향(Biasing)이라고 한다.
도 1은 편차를 가진 신호원을 표본화한 결과 얻어진 표본(Sample) 값들에 존재하는 편향을 예시한 도면이다.
외부 환경변화 등 여러 원인에 의해 신호원에 편차가 발생하면, 이를 표본화한 결과치에도 특정 값의 발생 빈도가 높은 편향이 존재하게 된다. 예컨대 도 1에서 표본화 결과의 B 부분은 1 값의 발생빈도가 0의 발생빈도보다 높은데, 이는 신호원이 그와 대응되는 시간대에 가지는 편차에 기인한다.
이러한 편향 현상은 생성된 난수의 효용성을 낮추게 되므로, 여러 방법을 이용하여 편향을 해결하려는 노력이 시도되고 있다. 표본화한 신호를 분석하여 난수를 구성하는 값들이 일정한 비율로 생성되는가를 감시하여 적절한 제어 및 신호처리를 수행함으로써 편향 문제를 해결하는 것이 일반적이다.
예컨대, 잡음(Noise)을 신호원으로 하여 난수를 생성하는 구조에서 잡음과 표본화 회로 사이에 직류필터(DC Filter) 또는 고주파통과필터(High Pass Filter)를 배치하여 중심 값에서 벗어나는 평균값을 제거한다.
또한, 한국특허공개공보 제2007-0036799호에서는, 신호를 표본화한 이후에 신호처리회로를 이용하여 표본화된 값을 분석한 후 입력 신호 판별(Threshold)의 오프셋(Offset) 기능이 있는 표본화 회로에 오프셋을 제어할 수 있는 신호를 궤환(Feedback)하는 방법을 개시하고 있다.
신호처리를 이용하는 다른 방법으로는 표본화 회로 이후에 신호처리 회로를 배치하여 표본화 신호를 스크램블링(Scrambling)하거나(한국특허공개공보 제2005-0084153호), 표본화된 값을 분석하여 등화(Equalization)를 수행하는 방법(한국특허공개공보 제2003-0027724호)이 있다.
그러나 편향을 해결하기 위한 방법들 중에 신호원의 편차를 궤환 제어하는 방법은 의도치 않은 직류(Direct Current: DC) 편차가 발생할 가능성이 있다. 스크램블링, 등화 등의 신호처리를 수행하는 방법은 만약 알고리즘을 이용하는 경우라면 의사난수(Pseudo Random Number)와 같이 예측가능성을 가져 난수로서의 가치가 저하되며, 스크램블링이나 등화 등의 신호처리를 위해서는 상대적으로 복잡하거나 고사양의 회로가 필요하며 처리 시간도 많이 소요되는 단점이 있다.
본 실시예는, 편차가 있는 신호원을 이용하여 난수를 생성할 때 표본화된 신호를 분석하지 않고도 단순한 계산을 통하여 편향을 완화할 수 있으며, 설정에 따라 편향 완화의 범위를 넓혀 강인한(Robust) 회로를 구성할 수 있는 난수 생성 장치를 제공하는 데 주된 목적이 있다.
본 실시예의 일 측면에 의하면, 난수 생성 장치에 의한 난수 생성 방법에 있어서, 하나의 신호원으로부터 입력된 물리신호를 소정의 주기로 표본화하여 초기 비트열을 생성하는 제1과정 및 상기 생성된 초기 비트열에 대해, 블록 부분합 연산 또는 순차 부분합 연산을 수행하여 난수를 생성하는 제2과정을 포함하는 신호원에 의한 편향을 제거한 난수 생성 방법을 제공한다.
상기 제1과정은 상기 표본화하여 얻은 값을 기 설정된 기준값에 비교하여 상기 초기 비트열을 생성하는 것일 수 있다.
또한, 상기 블록 부분합 연산은 상기 초기 비트열을 일정 길이의 블록으로 분할하여, 각 블록별로 패리티 비트(Parity Bit)를 산출하는 연산인 것을 특징으로 한다.
또한, 상기 순차 부분합 연산은 상기 초기 비트열에 일정 크기의 마스크를 적용하여 패리티 비트를 산출하되, 상기 마스크를 현재 패리티 비트를 생성한 위치로부터 적어도 1 비트 이동하여 다음 패리티 비트를 산출하는 연산임을 특징으로 한다.
본 실시예의 다른 측면에 의하면, 난수 생성 장치에 의한 난수 생성 방법에 있어서, 복수 개의 신호원으로부터 입력된 물리신호들 각각에 대하여 소정의 주기로 표본화하여 복수의 초기 비트열을 생성하는 제1과정 및 상기 복수의 초기 비트열에 대하여 병렬 부분합 연산을 수행하여 난수를 생성하는 제2과정을 포함하는 신호원에 의한 편향을 제거한 난수 생성 방법을 제공한다.
상기 병렬 부분합 연산은 상기 복수의 초기 비트열에서 동일한 주기에 생성된 비트들별로 패리티 비트를 산출하는 연산인 것을 특징으로 한다.
본 실시예의 또다른 측면에 의하면, 난수 생성 장치에 의한 난수 생성 방법에 있어서, 복수의 신호원으로부터 입력된 물리신호 각각에 대하여 소정의 주기로 표본화하여, 각 물리신호 별로 초기 비트열을 생성하는 제1과정, 상기 초기 비트열 각각에 대해, 블록 부분합 연산 또는 순차 부분합 연산을 수행하여 복수의 패리티 비트열을 생성하는 제2과정 및 상기 복수의 패리티 비트열에 포함된 패리티 비트들을 생성된 순서에 따라 순차적으로 배열하여 난수를 생성하는 제3과정을 포함하는 신호원에 의한 편향을 제거한 난수 생성 방법을 제공한다.
상기 난수 생성 방법들은, 표본화에 앞서서, 상기 입력된 물리신호에 포함된 편차를 제거하는 편차제거 과정을 더 포함할 수 있다.
또한, 상기 편차제거 과정은 직류 필터 또는 편차자동보상회로 중 어느 하나의 수단을 이용하여 상기 편차를 제거하는 것일 수 있다.
본 실시예의 또다른 측면에 의하면, 난수 생성의 기초가 되는 물리신호를 발생하는 신호원, 소정의 주파수를 가진 클록을 발생하는 클록 발생부, 상기 매 클록마다 상기 물리신호를 표본화하여 얻은 값을 기 설정된 기준값에 비교한 결과에 따라 0 또는 1의 비트값을 출력하는 표본화기 및 상기 표본화기의 출력인 비트열에 대해, 블록 부분합 연산 또는 순차 부분합 연산을 수행하여 난수를 생성하는 연산장치를 포함하는 신호원에 의한 편향을 제거한 난수 생성 장치를 제공한다.
상기 난수 생성 장치는 상기 물리신호의 편차를 제거하기 위한 직류 필터 또는 편차자동보상회로 중 어느 하나의 수단을 더 포함하고, 상기 표본화기는 상기 수단의 출력신호를 표본화하는 것일 수 있다.
또한, 상기 각 난수생성기는 난수 생성의 기초가 되는 물리신호를 발생하는 신호원, 소정의 주파수를 가진 클록을 발생하는 클록 발생부 및 상기 매 클록주기마다 상기 물리신호를 표본화하여 얻은 값을 기 설정된 기준값에 비교한 결과에 따라 0 또는 1의 비트값을 출력하는 표본화기를 포함할 수 있다.
또한, 상기 각 난수생성기는 상기 표본화하여 얻은 값으로부터 편차를 분석하여 상기 편차를 제거하기 위한 궤환신호를 상기 표본화기에 되먹임하는 오프셋제어회로를 더 포함할 수 있다.
본 실시예의 또다른 측면에 의하면, 물리 현상으로부터 초기 비트열을 생성하기 위한 복수의 난수생성부 및 상기 복수의 난수생성부에서 생성된 복수의 초기 비트열에 대해 병렬 부분합 연산을 수행하여 난수열을 생성하기 위한 연산장치를 포함하는 신호원에 의한 편향을 제거한 난수 생성 장치를 제공한다.
본 실시예의 또다른 측면에 의하면, 물리 현상으로부터 초기 비트열을 생성하기 위한 복수의 난수생성부 및 상기 복수의 난수생성기가 생성한 초기 비트열 각각에 대해, 블록 부분합 연산 또는 순차 부분합 연산을 수행하여 복수의 패리티 비트열을 생성하고, 생성된 상기 복수의 패리티 비트열에 포함된 각 패리티 비트를 생성된 순서에 따라 순차적으로 배열하여 하나의 난수열을 생성하기 위한 연산장치를 포함하는 신호원에 의한 편향을 제거한 난수 생성 장치를 제공한다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 스크램블러나 등화기 등의 기존 신호처리회로를 이용하는 경우에 비해 매우 단순한 계산만이 필요하므로 구성을 단순화할 수 있으며, 기본적으로는 궤환(Feedback)회로나 기타 부가적인 제어회로 없이도 신호원의 편차가 큰 경우에도 편향이 잘 억제된 출력을 얻을 수 있다.
도 1은 편차를 가진 신호원을 표본화한 결과 얻어진 표본 값들에 존재하는 편향을 예시한 도면이다.
도 2a는 본 발명의 일 실시예에 따른 블록 부분합 연산을 적용한 난수 생성 장치를 기능 블록으로 도식화한 도면이다.
도 2b는 표본값에 블록 부분합 연산을 수행하는 방법을 예시한 도면이다.
도 3a는 수학식 2 및 수학식 3을 이용하여 N이 2, 5, 10, 15, 20인 경우에 대하여 p 값에 따른 2진 난수의 1의 비율의 변화를 도시한 도면이다.
도 3b는 난수생성기에서 출력되는 값 중 1의 비율이 0.5를 기준으로 +/- 0.01 (1% 편향) 이하의 범위에 있는 p 값의 범위를 N의 값에 따라서 도시한 도면이다.
도 4a는 본 발명의 일 실시예에 따른 순차 부분합 연산을 적용한 난수 생성 장치를 기능 블록으로 도식화한 도면이다.
도 4b는 표본값에 순차 부분합 연산을 수행하는 방법을 예시한 도면이다.
도 5a, 도 5b, 도 5c 및 도5 d는 편차를 가진 신호원에 부분합 연산을 적용한 경우를 수치해석적으로 모델링한 결과이다.
도 6은 복수의 신호원을 이용하여 난수를 생성함에 있어서, 본 발명에 따른 부분합 연산을 적용하는 일 실시예를 도식화한 도면이다.
도 7은 도 2의 블록 부분합을 기반으로 도 6과 같이 다수의 신호원을 사용하고 각각의 출력을 시간다중화하여 난수 생성 속도를 증가시키는 방법을 도식화한 도면이다.
도 8은 도 4의 순차 부분합을 기반으로 도 6과 같이 다수의 신호원을 사용하고 각각의 출력을 시간다중화하여 난수 생성 속도를 증가시키는 방법을 도식화한 도면이다.
도 9a, 도 9b, 도 9c 및 도 9d는 독립적인 편차 특성을 갖는 서로 다른 10 개의 신호원을 이용하여 난수를 생성하는 과정을 수치해석적으로 모델링한 결과이다.
도 10a 및 도 10b는 본 발명에 따른 부분합 연산과 종래의 신호원의 편차 제거 수단을 결합한 구조를 도식화한 도면이다.
도 11은 편차가 없는 단일 신호원을 수치해석적으로 모델링한 결과를 도시한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
본 실시예는 신호원의 편차로 인하여 신호원의 출력을 표본화하여 생성한 난수에 발생하는 편향을 해결하기 위해, 표본화 값에 대해 부분합 연산을 수행한다. 이하 도 2 내지 도 5를 참조하여, 하나의 신호원을 이용하여 난수를 생성하는 경우를 예시하여 본 실시예에 따른 난수 생성시 신호원의 편차에 의한 영향을 제거하는 방법 및 이를 이용한 장치를 설명하기로 한다.
도 2a는 본 발명의 일 실시예에 따른 블록 부분합 연산을 적용한 난수 생성 장치를 기능 블록으로 도식화한 도면이다.
도 2a에 도시된 바와 같이, 본 실시예에 따른 난수 생성 장치는 클록신호에 따라 신호원(210)의 출력을 표본화하여 얻은 값(이하 '표본값'이라 약칭함)을 기 설정된 기준값과 비교하여 0 또는 1의 값을 갖는 비트들을 출력하는 표본화기(220)의 출력에 대해 블록 부분합 연산을 적용한다.
여기서, 난수 생성 장치의 구성 220, 230 및 240은 반드시 물리적으로 구분되는 구성이라기보다는 수행하는 기능을 기준으로 논리적으로 구분한 것에 불과하다. 또한, 도 2에 도시된 난수 생성 장치는 신호원의 출력을 클록신호에 따라 표본화하여 난수를 생성하는 난수생성부와 생성된 난수에서 신호원의 편차에 의한 영향을 제거하기 위한 후처리 연산으로서 블록 부분합 연산을 수행하는 후처리부를 도식화한 것으로 볼 수 있다. 이하에서 예시하는 다른 실시예에서도 이와 동일하게 이해하여야 한다.
도 2b는 표본값에 블록 부분합 연산을 수행하는 방법을 예시한 도면이다.
도 2b에 도시된 바와 같이, 부분합 연산은 일정 개수의 비트들에 포함된 1 또는 0의 개수가 짝수인지 홀수인지를 확인하는 연산, 즉 패리티(Parity) 연산을 수행하는 것이다. 1이 짝수 개일 때 출력 난수 값을 1로 하자고 정할 수도 있고 0으로 하자고 정할 수도 있다. 이는 구현 방법의 차이일 뿐 본 발명에서 제안하는 방법에는 영향이 없다.
2진 난수 생성기에서 각 표본 값이 1 또는 0으로 판별되어 출력되는 경우에 1이 출력될 확률을 p라고 하면, N개의 표본에 관한 부분합을 취할 때 1이 k개가 포함될 확률은 다음의 수학식 1과 같다.
수학식 1
Figure PCTKR2013007509-appb-M000001
위 수학식 1로부터, 1의 개수가 짝수인 경우의 확률은 수학식 2로 나타낼 수 있고 홀수인 경우의 확률은 수학식 3으로 나타낼 수 있다.
수학식 2
Figure PCTKR2013007509-appb-M000002
수학식 3
Figure PCTKR2013007509-appb-M000003
도 3a는 수학식 2 및 수학식 3을 이용하여 N이 2, 5, 10, 15, 20인 경우에 대하여 p 값에 따른 2진 난수의 1의 비율의 변화를 도시한 도면이다.
도 3a에서 알 수 있듯이, N이 커질수록 p의 값이 이상적인 값인 0.5에서 상당히 벗어나더라도 난수 생성기부터 난수 1이 출력되는 비율은 0.5에 근접한다.
도 3b는 난수생성기에서 출력되는 값 중 1의 비율이 0.5를 기준으로 +/- 0.01 (1% 편향) 이하의 범위에 있는 p 값의 범위를 N의 값에 따라서 도시한 도면이다.
도 3b에서 알 수 있듯이, 부분합의 집단의 크기 N의 값이 커질수록 큰 편향을 잘 억제한 값을 얻을 수 있다. 그러나 블록부분합을 적용한 경우 N을 크게 하면 난수 생성 속도가 표본화 주파수의 1/N로 저하되므로 적절한 값 선택이 필요하다.
도 4a는 본 발명의 일 실시예에 따른 순차 부분합 연산을 적용한 난수 생성 장치를 기능 블록으로 도식화한 도면이고, 도 4b는 표본값에 순차 부분합 연산을 수행하는 방법을 예시한 도면이다.
도 4b와 같이, 순차 부분합 연산은 N개의 부분합을 선택할 때 표본값 선택 범위를 한 개씩 순환(shift)하는 방식의 부분합 연산을 말한다. 다시 말해, 순차 부분합 연산은 상기 초기 비트열에 일정 크기의 마스크를 적용하여 패리티 비트를 산출하되, 상기 마스크를 현재 패리티 비트를 생성한 위치로부터 적어도 1 비트씩 이동하면서 다음 패리티 비트를 산출하는 연산 방식이다. 이러한 순차 부분합 연산을 적용하면, 표본화 주파수(A Hz)와 동일한 난수생성 속도(A bps)를 구현할 수 있다.
도 5a, 도 5b, 도 5c 및 도 5d는 편차를 가진 신호원에 부분합 연산을 적용한 경우를 수치해석적으로 모델링한 결과이다.
도 5a는 가우시안 분포(Gaussian Distribution)을 따르는 잡음의 세기 분포를 보여주고 있다. 도 5b는 도 5a의 잡음을 표본화하여 2진 난수를 생성한 결과이다. 1의 값이 상대적으로 많이 나타나고 있으며, 1이 출력될 확률은 약 78.6%이다. 도 5c는 N이 10인 블록 부분합을 적용한 결과이며, 1의 비율은 약 49.0%로 50%에 근접한다. 도 5d는 N이 10인 순차 부분합을 적용한 결과이며, 1의 비율은 약 50.8%로 50%에 근접한다. 도 5b와 같이 1의 비율이 약 0.8까지 증가한 신호원이라도 본 실시예에 따라 N=10인 블록 부분합 또는 순차 부분합을 적용하면 1의 비율이 0.5에 근접함을 확인할 수 있다.
이하 도 6 내지 도 8를 참조하여, 복수의 독립적인 신호원을 이용하여 난수를 생성하는 경우를 예시하여, 본 실시예에 따른 난수 생성시 신호원의 편차에 의한 영향을 제거하는 방법 및 이를 이용한 장치를 설명하기로 한다.
도 6은 복수의 신호원을 이용하여 난수를 생성함에 있어서, 본 실시예에 따른 부분합 연산을 적용하는 방법을 도식화한 도면이다.
도 6과 같이 N개의 독립적인 신호원(610_1~610_n)을 이용하여 난수생성기를 구성함에 있어서, N개의 표본화기(620_1~620_n)를 이용하여 N개의 신호원(610_1~610_n)의 출력을 독립적으로 표본화한 후 병렬 부분합 연산을 수행하면 각 신호원이 독립적인 편차를 갖더라도 최종 출력 난수에서는 편향이 충분히 억제될 수 있다. 여기서, 병렬 부분합 연산은, N개의 표본화기에서 동일 클록에 출력된 N개의 표본값들을 대상으로 패리티 비트를 산출하는 연산을 매 클록마다 수행하는 것을 의미한다.
도 7은 복수의 신호원을 이용하여 난수를 생성함에 있어서, 본 실시예에 따른 부분합 연산을 적용하는 방법을 도식화한 도면이다.
도 7은 도 2의 블록 부분합을 기반으로 도 6과 같이 다수의 신호원(710_1~710_n)을 사용하고 각각의 출력을 시간다중화하여 블록 부분합으로 인한 난수 생성 속도의 저하를 보상하는 방법을 예시하고 있다. 즉, 각 표본화기(720_1~710_n)에서 출력되는 초기 비트열에 대해 블록 부분합 연산을 수행한 후 이를 순차적으로 나열함으로써 난수를 생성하는 방식이다. 예컨대, 블럭 크기를 N으로 하여 블록 부분합 연산을 수행할 경우, 각 블록 부분합의 출력 속도는 클록 주파수(A Hz)의 1/N에 감소하지만, N개의 표본화기로 인해 난수 생성 속도는 다시 N배 증가하여 클록 주파수와 동일하게 된다.
도 8은 도 4의 순차 부분합을 기반으로 도 6과 같이 다수의 신호원을 사용하고 각각의 출력을 시간다중화하여 난수 생성 속도를 증가시키는 방법을 도식화한 도면이다. N개의 표본화기(820_1~820_n)의 출력에 대해 각각 순차 부분합 연산을 수행한 후 이를 순차적으로 나열하여 난수를 생성하는 경우, 난수 생성 속도는 클록 주파수(A Hz)보다 N배 증가한다.
도 9a 내지 도 9d는 독립적인 편차 특성을 갖는 서로 다른 10 개의 신호원을 이용하여 난수를 생성하는 과정을 수치해석적으로 모델링한 결과이다.
도 9a는 가우시안 분포를 따르며 독립적인 편차가 있는 신호원 10개의 세기 분포를 보여주고 있다. 도 9b는 병렬부분합을 적용한 결과이며, 1의 비율은 약 49.9 %이다. 도 9c는 블록 부분합을 적용한 후 시간 다중화한 결과이며, 1의 비율은 약 49.5 %이다. 도 9d는 순차 부분합을 적용한 후 시간 다중화한 결과이며, 1의 비율은 49.3%이다. 모든 경우에서 부분합 연산을 통해 출력 난수의 1의 비율은 50%에 근접하도록 조정됨을 알 수 있다.
도 10a 및 도 10b는 본 발명에 따른 부분합 연산과 종래의 신호원의 편차 제거 수단을 결합한 구조를 도식화한 도면이다.
앞서 예시한 본 발명의 일 실시예들은 신호원이 제공하는 물리신호를 표본화한 결과값에 대해 블록/순환/병렬 부분합 연산을 수행하여 표본 값에 포함된 편향을 제거하는 후처리 방식이다. 따라서 그 이전 단계에서 신호원의 편차를 제거하는 기존의 방법을 동일하게 채용할 수 있다.
예컨대 도 10a와 같이, 신호원이 제공하는 물리신호를 표본화기(1030)에서 표본화하기에 앞서서 물리신호를 직류 필터 또는 편차자동보상회로(1020)를 통과시킴으로써, 편차가 일정 정도 제거된 물리신호에 대해 표본화한 후 본 실시예에 따른 블록/순환/병렬 부분합 연산을 수행할 수 있다.
또한 도 10b와 같이, 표본화기(1030)의 출력에서 편차를 분석하여 편차를 제거하기 위한 궤환신호를 표본화기(1030)에 되먹임함으로써 표본화기의 비교 기준값을 제어하는 오프셋제어회로(1060~1070)를 구성하여, 표본화기(1030)가 일정 정도 편차가 제거된 표본화 값을 출력하도록 제어한 후, 본 실시예에 따른 블록/순환/병렬 부분합 연산을 수행할 수 있다.
도 10a 및 도 10b에서는 하나의 신호원을 사용하는 경우에 대해 예시하였지만, 복수의 신호원을 사용하는 경우에도 각각의 신호원에 도 10a 및 도 10b와 동일한 방식이 적용될 수 있음은 자명하다.
도 11은 편차가 없는 단일 신호원을 수치해석적으로 모델링한 결과를 도시한 도면이다.
도 11a는 편차가 없는 단일 신호원의 신호값의 분포를, 도 11b는 도 11a의 단일 신호원의 신호를 표본화한 결과를, 도 11c는 도 11 b의 표본화 값들에 대해 블록 부분합 연산을 적용한 결과를, 도 11d는 도 11b의 표본화 값들에 대해 순차 부분합 연산을 적용한 결과를 나타낸다. 도 11b, 도 11c 및 도 11d에서 1의 비율은 각각 49.8%, 49.6% 및 50.0%로, 당초의 50%에 근접한 표본화 값에 본 실시예에 따른 블럭/순차 부분합 연산을 적용하여 난수를 생성하더라도 생성된 난수에 편향이 오히려 역으로 증가하는 현상이 일어나지는 않음을 알 수 있다.
이상의 설명에서 본 실시예에서 제안하는 부분합 연산을 이용하는 방법을 2진 난수를 기반으로 예시하였으나, n진 난수의 경우에도 동일한 방법을 적용할 수 있는바, 본 실시예에서 제안하는 부분합 연산을 이용하는 방법은 n진 난수 생성으로 확장 가능하다. 즉, 부분합의 결과를 다시 a 개씩 묶어 a 비트 난수를 생성하거나, b개의 신호원에 개별적으로 부분합을 적용한 후 b 개씩 묶어 b 비트 난수를 생성하는 데 적용할 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
(부호의 설명)
210: 신호원 220: 표본화기
230: 클록 240: 블록 부분합
410: 신호원 420: 표본화기
430: 클록 440: 순차 부분합
610_1~610_n: 신호원 620_1~620_n: 표본화기
640: 병렬부분합 710_1~710_n: 신호원
720_1~720_n: 표본화기 730: 클록
740_1~740_n: 블록 부분합 810_1~810_n: 신호원
820_1~820_n: 표본화기 830: 클록
840_1~840_n: 순차 부분합 1010: 신호원
1020: 직류 필터/편차자동보상회로 1030: 표본화기
1040: 클록 1050: 블록/순환/병렬 부분합
1060: 통계분석 1070: 오프셋 제어
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Claims (15)

  1. 난수 생성 장치에 의한 난수 생성 방법에 있어서,
    하나의 신호원으로부터 입력된 물리신호를 소정의 주기로 표본화하여 초기 비트열을 생성하는 제1과정; 및
    상기 생성된 초기 비트열에 대해, 블록 부분합 연산 또는 순차 부분합 연산을 수행하여 난수를 생성하는 제2과정
    을 포함하는 신호원에 의한 편향을 제거한 난수 생성 방법.
  2. 제1항에 있어서,
    상기 제1과정은,
    상기 표본화하여 얻은 값을 기 설정된 기준값에 비교하여 상기 초기 비트열을 생성하는 것임을 특징으로 하는 신호원에 의한 편향을 제거한 난수 생성 방법.
  3. 제1항에 있어서,
    상기 블록 부분합 연산은,
    상기 초기 비트열을 일정 길이의 블록으로 분할하여, 각 블록별로 패리티 비트(Parity Bit)를 산출하는 연산임을 특징으로 하는 신호원에 의한 편향을 제거한 난수 생성 방법.
  4. 제1항에 있어서,
    상기 순차 부분합 연산은,
    상기 초기 비트열에 일정 크기의 마스크를 적용하여 패리티 비트를 산출하되, 상기 마스크를 현재 패리티 비트를 생성한 위치로부터 적어도 1 비트씩 이동하면서 다음 패리티 비트를 산출하는 연산임을 특징으로 하는 신호원에 의한 편향을 제거한 난수 생성 방법.
  5. 난수 생성 장치에 의한 난수 생성 방법에 있어서,
    복수 개의 신호원으로부터 입력된 물리신호들 각각에 대하여 소정의 주기로 표본화하여 복수의 초기 비트열을 생성하는 제1과정; 및
    상기 복수의 초기 비트열에 대하여 병렬 부분합 연산을 수행하여 난수를 생성하는 제2과정
    을 포함하는 신호원에 의한 편향을 제거한 난수 생성 방법.
  6. 제5항에 있어서,
    상기 병렬 부분합 연산은,
    상기 복수의 초기 비트열에서 동일한 주기에 생성된 비트들별로 패리티 비트를 산출하는 연산인 것을 특징으로 하는 신호원에 의한 편향을 제거한 난수 생성 방법.
  7. 난수 생성 장치에 의한 난수 생성 방법에 있어서,
    복수의 신호원으로부터 입력된 물리신호 각각에 대하여 소정의 주기로 표본화하여, 각 물리신호 별로 초기 비트열을 생성하는 제1과정;
    상기 초기 비트열 각각에 대해, 블록 부분합 연산 또는 순차 부분합 연산을 수행하여 복수의 패리티 비트열을 생성하는 제2과정; 및
    상기 복수의 패리티 비트열에 포함된 패리티 비트들을 생성된 순서에 따라 순차적으로 배열하여 난수를 생성하는 제3과정
    을 포함하는 신호원에 의한 편향을 제거한 난수 생성 방법.
  8. 제1항 내지 제7항 중 어느 하나의 항에 있어서,
    상기 표본화에 앞서서, 상기 입력된 물리신호에 포함된 편차를 제거하는 편차제거 과정을 더 포함하는 것을 특징으로 하는 신호원에 의한 편향을 제거한 난수 생성 방법.
  9. 제8항에 있어서,
    상기 편차제거 과정은,
    직류 필터 또는 편차자동보상회로 중 어느 하나의 수단을 이용하여 상기 편차를 제거하는 것을 특징으로 하는 신호원에 의한 편향을 제거한 난수 생성 방법.
  10. 난수 생성의 기초가 되는 물리신호를 발생하는 신호원;
    소정의 주파수를 가진 클록을 발생하는 클록 발생부;
    상기 매 클록마다 상기 물리신호를 표본화하여 얻은 값을 기 설정된 기준값에 비교한 결과에 따라 0 또는 1의 비트값을 출력하는 표본화기; 및
    상기 표본화기의 출력인 비트열에 대해, 블록 부분합 연산 또는 순차 부분합 연산을 수행하여 난수를 생성하는 연산장치
    를 포함하는 신호원에 의한 편향을 제거한 난수 생성 장치.
  11. 제10항에 있어서,
    상기 난수 생성 장치는, 상기 물리신호의 편차를 제거하기 위한 직류 필터 또는 편차자동보상회로 중 어느 하나의 수단을 더 포함하고,
    상기 표본화기는, 상기 수단의 출력신호를 표본화하는 것을 특징으로 하는 신호원에 의한 편향을 제거한 난수 생성 장치.
  12. 제10항에 있어서,
    상기 각 난수생성기는,
    난수 생성의 기초가 되는 물리신호를 발생하는 신호원, 소정의 주파수를 가진 클록을 발생하는 클록 발생부 및 상기 매 클록마다 상기 물리신호를 표본화하여 얻은 값을 기 설정된 기준값에 비교한 결과에 따라 0 또는 1의 비트값을 출력하는 표본화기를 포함하는 것을 특징으로 하는 신호원에 의한 편향을 제거한 난수 생성 장치.
  13. 제12항에 있어서,
    상기 각 난수생성기는,
    상기 표본화하여 얻은 값으로부터 편차를 분석하여 상기 편차를 제거하기 위한 궤환신호를 상기 표본화기에 되먹임하는 보상제어회로를 더 포함하는 것을 특징으로 하는 신호원에 의한 편향을 제거한 난수 생성 장치.
  14. 물리 현상으로부터 초기 비트열을 생성하기 위한 복수의 난수생성부; 및
    상기 복수의 난수생성부에서 생성된 복수의 초기 비트열에 대해 병렬 부분합 연산을 수행하여 난수열을 생성하기 위한 연산장치
    를 포함하는 신호원에 의한 편향을 제거한 난수 생성 장치.
  15. 물리 현상으로부터 초기 비트열을 생성하기 위한 복수의 난수생성부; 및
    상기 복수의 난수생성기가 생성한 초기 비트열 각각에 대해, 블록 부분합 연산 또는 순차 부분합 연산을 수행하여 복수의 패리티 비트열을 생성하고, 생성된 상기 복수의 패리티 비트열에 포함된 각 패리티 비트를 생성된 순서에 따라 순차적으로 배열하여 하나의 난수열을 생성하기 위한 연산장치
    를 포함하는 신호원에 의한 편향을 제거한 난수 생성 장치.
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