WO2013179974A1 - 受信装置および受信方法 - Google Patents

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WO2013179974A1
WO2013179974A1 PCT/JP2013/064224 JP2013064224W WO2013179974A1 WO 2013179974 A1 WO2013179974 A1 WO 2013179974A1 JP 2013064224 W JP2013064224 W JP 2013064224W WO 2013179974 A1 WO2013179974 A1 WO 2013179974A1
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unit
decoding
delay
error correction
likelihood
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横川　峰志
雄二 篠原
康治 難波田
亮志 池谷
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ソニー株式会社
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Definitions

  • the present technology relates to a receiving device and a receiving method, and more particularly, to a receiving device and a receiving method capable of reducing a memory for error correction processing.
  • ISDB-T Integrated Services Digital Broadcasting-Terrestrial
  • RS Random Solomon
  • convolutional code inner code.
  • DVB-T Digital Video Broadcasting-Terrestrial
  • ATSC Advanced Television Television Systems Committee
  • ISDB-S Integrated Services Digital Broadcasting-Satellite
  • DVB-S Digital Video Broadcasting-Satellite
  • DVB-T2 Bose Chaudhuri Hocquenghem
  • LDPC Low Density Parity Check
  • Digital Video Broadcasting-Terrestrial 2 DVB-C2 (Digital Video Broadcasting-Cable 2)
  • DVB-S2 Digital Video Broadcasting-Satellite 2)
  • an error correction unit of a receiving device compliant with the first generation terrestrial digital broadcasting standard is realized by connecting a Viterbi decoding unit, a convolutional deinterleaver, and an RS decoding unit in a pipeline manner.
  • FIG. 1 is a block diagram showing an example of the configuration of the error correction apparatus according to the invention described in Non-Patent Document 1.
  • the error correction apparatus 10 in FIG. 1 includes a control unit 11, a likelihood conversion unit 12, a Viterbi decoding unit 13, a byte deinterleaver 14, an RS decoding unit 15, a byte interleaver 16, and a convolutional coding unit 17. .
  • the error correction apparatus 10 realizes iterative decoding in which the Viterbi decoding unit 13 and the RS decoding unit 15 exchange information.
  • the likelihood of the multi-level demodulated and demapped process is input to the control unit 11 of the error correction apparatus 10 in bit units from a demodulator (not shown).
  • the control unit 11 has a built-in memory, and temporarily stores the input likelihood in order to read the same likelihood multiple times. Then, the control unit 11 reads the likelihood from the built-in memory at a necessary timing and supplies the likelihood to the likelihood conversion unit 12.
  • the convolutional code of the ISDB-T standard has a coding rate of 1/2, and 2 code bits correspond to 1 information bit. Therefore, the control unit 11 supplies the likelihood conversion unit 12 with a 2-bit likelihood corresponding to one information bit. In the following, when it is necessary to particularly distinguish the likelihood for 2 bits, they are referred to as likelihood # 1 and likelihood # 2, respectively.
  • the likelihood conversion unit 12 converts the likelihood # 1 supplied from the control unit 11 based on the encoded bit # 1 supplied from the convolutional encoding unit 17 and the reliability information of the encoded bit # 1. To do. Similarly, the likelihood conversion unit 12 is based on the encoded bit # 2 supplied from the convolutional encoding unit 17 and the reliability information of the encoded bit # 2, and the likelihood # supplied from the control unit 11 Convert 2
  • the coded bit # 1 corresponding to the likelihood # 1 and the coded bit # 2 corresponding to the likelihood # 2 are collectively referred to as a coded bit.
  • the trust information # 1 and the trust information # 2 are collectively referred to as trust information.
  • the likelihood conversion unit 12 sets the likelihood that is most likely to be the value of the most encoded bit as a likelihood after conversion.
  • the level of the trust information is the L level indicating that the information is not reliable
  • the likelihood supplied from the control unit 11 is set as the likelihood after conversion.
  • the likelihood conversion unit 12 supplies the converted likelihood to the Viterbi decoding unit 13.
  • the Viterbi decoding unit 13 performs Viterbi decoding on the likelihood supplied from the likelihood conversion unit 12 and supplies a bit-by-bit decoding result to the byte deinterleaver 14.
  • the byte deinterleaver 14 converts the bitwise decoding result supplied from the Viterbi decoding unit 13 into a bytewise decoding result.
  • the byte deinterleaver 14 functions as a delay unit, and performs deinterleaving by delaying a part of the decoding result in byte units obtained as a result of the conversion.
  • the byte deinterleaver 14 is configured to correspond to this byte interleaver.
  • the RS decoding unit 15 performs RS decoding on the byte-by-byte decoding result deinterleaved by the byte deinterleaver 14.
  • the RS decoding unit 15 outputs the decoded data obtained as a result and a decoding success flag indicating whether decoding is successful or not to the outside and supplies it to the byte interleaver 16.
  • the byte interleaver 16 associates the decoding success flag supplied from the RS decoding unit 15 with the decoded data and performs interleaving in units of bytes.
  • the byte interleaver 16 supplies the interleaved decoded data in bytes and the decoding success flag to the convolutional encoding unit 17.
  • the convolutional encoding unit 17 supplies a predetermined value as an encoded bit and L-level reliability information to the likelihood conversion unit 12.
  • the convolutional encoding unit 17 generates encoded bits based on the decoded data in units of bytes supplied from the byte interleaver 16 when the likelihood is read from the control unit 11 on and after the second time.
  • the convolutional encoding unit 17 generates trust information based on the decoding success flag. Then, the convolutional encoding unit 17 supplies the encoded bits and the reliability information to the likelihood conversion unit 12.
  • the likelihood of the bit that has been successfully RS-decoded is the likelihood that seems to be the most encoded bit, and therefore corresponds to that bit.
  • the difference in branch metrics between branches on the trellis becomes large. Therefore, the survival path can be selected more accurately, and the correct decoding probability of Viterbi decoding is improved.
  • the decoding result of Viterbi decoding with improved correct decoding probability is deinterleaved and becomes a part of the RS codeword input to the RS decoding unit 15, the correct decoding probability of RS decoding is also improved. As a result, reception performance is improved.
  • Such an effect is further enhanced by repeating Viterbi decoding and RS decoding.
  • the capacity of the memory in the control unit 11 for feeding back all the decoding success flags and decoded data output from the byte interleaver 16 is the likelihood per code bit. Considering the number of bits and the number of packets corresponding to the delay in the byte interleaver 16, even if the number of iterations is one, it cannot be ignored. Further, when the number of iterative decoding is N times (N is an integer equal to or greater than 2), a capacity N times that of the case where the number of iterative decoding is 1 is required. Further, the error correction apparatus 10 needs to provide a memory for the byte interleaver 16.
  • the present technology has been made in view of such a situation, and makes it possible to reduce memory for error correction processing.
  • a receiving device includes a receiving unit that receives encoded data encoded by one or more codes, and a first decoding unit that decodes the encoded data received by the receiving unit And a first delay unit that delays a part of the decoding result obtained by the first decoding unit, and the first delay unit among the decoding results after the delay by the first delay unit. It is a receiving apparatus provided with the reliability improvement part which controls decoding of the said encoded data so that the reliability of the said decoding result improves using the decoding result which is not delayed.
  • the reception method according to the first aspect of the present technology corresponds to the reception device according to the first aspect of the present technology.
  • encoded data encoded by one or more codes is received, the received encoded data is decoded, a part of a decoding result is delayed, and the delayed data is The decoding of the encoded data is controlled so that the reliability of the decoding result is improved using the decoding result that is not delayed among the decoding results.
  • the memory for error correction processing can be reduced.
  • FIG. 3 is a block diagram illustrating a first configuration example of an error correction unit in FIG. 2. It is a block diagram which shows the structural example of the likelihood conversion part of FIG. It is a block diagram which shows the structural example of the convolution encoding part of FIG. It is a flowchart explaining the error correction process of the error correction part of FIG. It is a flowchart explaining the detail of the 1st error correction process of FIG. It is a flowchart explaining the detail of the likelihood conversion process of FIG. It is a flowchart explaining the detail of the error bit number accumulation process of FIG.
  • FIG. 3 is a block diagram illustrating a second configuration example of the error correction unit in FIG. 2. It is a block diagram which shows the structural example of the state production
  • FIG. 10 is a block diagram illustrating a fifth configuration example of the error correction unit in FIG. 2. It is a flowchart explaining the error correction process of the error correction part of FIG. It is a block diagram which shows the structural example of the hardware of a computer.
  • FIG. 2 is a block diagram illustrating a configuration example of an embodiment of a receiving device to which the present technology is applied.
  • the receiving device 20 is, for example, a receiver compliant with the ISDB-T standard, and includes an antenna 21, a tuner 22, a demodulator 23, an error corrector 24, a decoder 25, and an output unit 26.
  • the receiving device 20 receives and decodes an RF signal of terrestrial digital broadcasting compliant with the ISDB-T standard.
  • the antenna 21 functions as a receiving unit.
  • the antenna 21 receives an RF signal transmitted via a propagation path from a transmission device such as a broadcast station (not shown), and supplies it to the tuner 22.
  • the tuner 22 converts the frequency of the RF signal received by the antenna 21.
  • the IF signal obtained by performing frequency conversion on the RF signal is supplied to the demodulator 23.
  • the demodulator 23 performs A / D conversion on the IF signal supplied from the tuner 22, performs multilevel demodulation, and performs demapping, thereby generating likelihood.
  • the demodulator 23 supplies the likelihood to the error correction unit 24 as encoded data encoded by the outer code and the inner code.
  • the error correction unit 24 performs error correction processing on the likelihood supplied from the demodulation unit 23 and supplies data obtained as a result to the decoder 25.
  • the error correction unit 24 outputs the number of bit errors for each predetermined period to the outside.
  • the decoder 25 decodes the data supplied from the error correction unit 24 by, for example, the MPEG (Moving Picture Experts Group phase) method, and supplies the image and audio data obtained as a result to the output unit 26.
  • MPEG Motion Picture Experts Group phase
  • the output unit 26 includes a display device, a speaker, and the like.
  • the display device displays an image corresponding to the image data supplied from the decoder 25, and the speaker outputs sound corresponding to the audio data.
  • FIG. 3 is a block diagram showing a first configuration example of the error correction unit 24 of FIG.
  • the error correction unit 24 in FIG. 3 converts the likelihood using only the decoding result that has passed through the zero delay branch in the byte deinterleaver 14.
  • the control unit 31 of the error correction unit 24 has a built-in memory, and temporarily stores the likelihood as encoded data supplied from the demodulation unit 23 of FIG. Then, when the likelihood of a predetermined unit (for example, packet unit) is stored in the built-in memory, the control unit 31 reads the likelihood of the unit for the first time and supplies it to the likelihood conversion unit 12. At this time, the control unit 31 supplies a predetermined value as an encoded bit and L-level reliability information to the likelihood conversion unit 12.
  • a predetermined unit for example, packet unit
  • the control unit 31 performs the second reading of the likelihood of a predetermined unit and supplies it to the likelihood conversion unit 12. At this time, if the reliability information and encoded bits supplied from the convolutional encoding unit 33 correspond to the decoding result that has passed through the zero delay branch in the byte deinterleaver 14, the control unit 31 determines that reliability information. And the encoded bits are supplied to the likelihood converting unit 12.
  • the control unit 31 And the L-level reliability information are supplied to the likelihood conversion unit 12.
  • the coded bits and the reliability information corresponding to the decoding result that has passed through the zero delay branch are supplied to the likelihood conversion unit 12 as they are.
  • the likelihood conversion unit 12 converts the likelihood into the likelihood that seems to be the most encoded bit when the level of the reliability information is H level using the encoded bit and the reliability information, and the reliability of the decoding result Improve the degree.
  • the likelihood conversion unit 12 corresponds to the decoding result based on the decoding result that has passed through the zero delay branch, that is, the encoded bit and the reliability information corresponding to the decoding result that is not delayed by the byte deinterleaver 14. Convert likelihood. Then, the likelihood conversion unit 12 supplies the converted likelihood to the Viterbi decoding unit 13, and controls the Viterbi decoding unit 13 to decode the converted likelihood, thereby improving the reliability of the decoding result. Thus, the Viterbi decoding unit 13 is controlled.
  • the L-level reliability information is supplied to the likelihood conversion unit 12 as the reliability information corresponding to the decoding result that has passed through other than the zero delay branch.
  • the likelihood conversion unit 12 uses the likelihood input from the control unit 31 as it is, without regard to the likelihood corresponding to the decoding result that has passed through other than the zero delay branch.
  • the degree is supplied to the Viterbi decoding unit 13. That is, the likelihood conversion unit 12 does not use the encoded bit and the reliability information corresponding to the decoding result that has passed through other than the zero delay branch for the control of the Viterbi decoding unit 13.
  • the synchronization byte processing unit 32 functions as a replacement unit, and replaces the value of the synchronization byte in the decoded data in units of bytes output from the RS decoding unit 15 with a predetermined value.
  • the value of the synchronization byte of the packet is a known value 0x47
  • the position of the synchronization byte of the packet after RS encoding is the end of the packet. Therefore, the synchronization byte processing unit 32 uses the byte at the end position of the decoded data as a synchronization byte, and replaces the value of the synchronization byte with a known value 0x47.
  • the synchronization byte processing unit 32 replaces the level of the decoding success flag of the synchronization byte in the decoding success flag output from the RS decoding unit 15 with the H level. Then, the synchronous byte processing unit 32 supplies the decoded data in units of bytes after replacement and the decoding success flag to the convolutional encoding unit 33.
  • the convolutional encoding unit 33 performs convolutional encoding by generating encoded bits based on the decoded data in units of bytes supplied from the synchronous byte processing unit 32, similarly to the convolutional encoding unit 17 of FIG. .
  • the convolutional encoding unit 33 generates the trust information based on the decoding success flag, similarly to the convolutional encoding unit 17. Then, the convolutional encoding unit 33 supplies the encoded bits and the reliability information to the control unit 31.
  • the bit error counter 34 functions as a calculation unit.
  • the bit error counter 34 is output from the RS decoding unit 15, the decoding success flag corresponding to the likelihood of the first reading performed by the control unit 31, the corrected number of bits, and error bits input from the outside
  • the number of error bits is accumulated based on the fixed error bit number that is a fixed value of the number and the measurement period of the bit error number.
  • the bit error counter 34 accumulates the corrected number of bits within the measurement period of the number of bit errors when the level of the decoding success flag is H level. On the other hand, when the level of the decoding success flag is L level, the bit error counter 34 accumulates the fixed error bit number within the measurement period of the bit error number. The bit error counter 34 outputs the accumulated number of bits to the outside as the number of bit errors for each measurement period of the number of bit errors.
  • FIG. 4 is a block diagram illustrating a configuration example of the likelihood conversion unit 12 of FIG.
  • the selector 51 of the likelihood converting unit 12 selects the most likely likelihood or the most unlikely likelihood input from the outside based on the coded bit # 1 supplied from the control unit 31 of FIG. Specifically, the selector 51 selects the most likely likelihood when the encoded bit # 1 is 1, and selects the most likely likelihood when the encoded bit # 1 is 0. The selector 51 supplies the selected likelihood to the selector 52.
  • the selector 52 selects the likelihood supplied from the selector 51 or the likelihood supplied from the control unit 31 based on the reliability information # 1 supplied from the control unit 31. Specifically, the selector 52 selects the likelihood supplied from the selector 51 when the level of the trust information # 1 is H level, and the control unit 31 when the level of the trust information # 1 is the L level. Select the likelihood supplied from. The selector 52 supplies the selected likelihood to the Viterbi decoding unit 13 in FIG. 3 as the likelihood after conversion.
  • the selector 53 selects the most likely likelihood or the most likely likelihood input from the outside based on the encoded bit # 2 supplied from the control unit 31 as in the selector 51.
  • the selector 53 supplies the selected likelihood to the selector 54.
  • the selector 54 selects the likelihood supplied from the selector 53 or the likelihood supplied from the control unit 31, based on the reliability information # 2 supplied from the control unit 31.
  • the selector 54 supplies the selected likelihood to the Viterbi decoding unit 13 as the likelihood after conversion.
  • FIG. 5 is a block diagram illustrating a configuration example of the convolutional encoding unit 33 in FIG. 3.
  • 5 is composed of an encoding unit 71 and a reliability information generation unit 72.
  • the encoding unit 71 includes a byte bit conversion unit 91, delay units 92 to 97, an EXOR unit 98, and an EXOR unit 99.
  • the byte bit conversion unit 91 of the encoding unit 71 converts the decoded data in byte units supplied from the synchronous byte processing unit 32 in FIG. 3 into bit units, and converts the decoded data in bit units into a delay unit 92, an EXOR unit 98, And supplied to the EXOR unit 99.
  • the delay unit 92 supplies the stored decoded data to the delay unit 93 and the EXOR unit 98, and holds the input decoded data.
  • the delay unit 93 supplies the stored decoded data to the delay unit 94, the EXOR unit 98, and the EXOR unit 99, and holds the input decoded data. To do.
  • the delay unit 94 supplies the stored decoded data to the delay unit 95, the EXOR unit 98, and the EXOR unit 99, and holds the input decoded data. To do.
  • the delay unit 95 supplies the held decoded data to the delay unit 96 and holds the input decoded data.
  • the delay unit 96 supplies the stored decoded data to the delay unit 97 and the EXOR unit 99, and holds the input decoded data.
  • the delay unit 97 supplies the held decoded data to the EXOR unit 98 and the EXOR unit 99, and holds the input decoded data.
  • the EXOR unit 98 calculates an exclusive OR of the decoded data in bit units supplied from the byte bit conversion unit 91, the delay units 92 to 94, and the delay unit 97, and the calculation result is shown as encoded bit # 1. 3 to the control unit 31.
  • the EXOR unit 99 calculates the exclusive OR of the decoded data in bit units supplied from the byte bit conversion unit 91, the delay unit 93, the delay unit 94, the delay unit 96, and the delay unit 97, and encodes the calculation result. Is supplied to the control unit 31 as the quantization bit # 2.
  • the trust information generation unit 72 includes delay units 111 to 116, an AND unit 117, and an AND unit 118.
  • the delay unit 111 supplies the held decoding success flag to the delay unit 112 and the AND unit 117, and holds the input decoding success flag.
  • the delay unit 112 supplies the held decoding success flag to the delay unit 113, the AND unit 117, and the AND unit 118, and holds the input decoding success flag. To do.
  • the delay unit 113 supplies the held decoding success flag to the delay unit 114, the AND unit 117, and the AND unit 118, and holds the input decoding success flag. To do.
  • the delay unit 114 supplies the held decoding success flag to the delay unit 115, and holds the input decoding success flag.
  • the delay unit 115 supplies the held decoding success flag to the delay unit 116 and the AND unit 118, and holds the input decoding success flag.
  • the delay unit 116 supplies the held decoding success flag to the AND unit 117 and the AND unit 118, and holds the input decoding success flag.
  • the AND unit 117 calculates the logical sum of the decoding success flag supplied from the synchronous byte processing unit 32, the decoding success flag supplied from the delay units 111 to 113, and the decoding success flag supplied from the delay unit 116, and The calculation result is supplied to the control unit 31 as reliability information # 1.
  • the AND unit 118 calculates the logical sum of the decoding success flags supplied from the synchronous byte processing unit 32 and the decoding success flags supplied from the delay unit 112, the delay unit 113, the delay unit 115, and the delay unit 116, The calculation result is supplied to the control unit 31 as reliability information # 2.
  • FIG. 6 is a flowchart for explaining error correction processing of the error correction unit 24 of FIG. This error correction process is started each time, for example, the likelihood for one packet is input from the demodulator 23 of FIG.
  • the error correction unit 24 in FIG. 3 performs a first error correction process which is a first error correction process with a likelihood of one packet. Details of the first error correction processing will be described with reference to FIG.
  • step S12 the error correction unit 24 performs a second error correction process that is a second error correction process with a likelihood of one packet. Details of the second error correction processing will be described with reference to FIG. After the second error correction process, the error correction process ends.
  • FIG. 7 is a flowchart for explaining the details of the first error correction processing in step S11 of FIG.
  • control unit 31 of the error correction unit 24 reads the likelihood for one packet stored in the built-in memory and supplies the likelihood to the likelihood conversion unit 12.
  • control unit 31 sets the level of the reliability information to the L level and supplies it to the likelihood conversion unit 12.
  • step S33 the control unit 31 sets the encoded bit to a predetermined value and supplies it to the likelihood conversion unit 12.
  • step S ⁇ b> 34 the likelihood conversion unit 12 performs a likelihood conversion process for converting the likelihood based on the reliability information and the encoded bits supplied from the control unit 31. Details of the likelihood conversion processing will be described with reference to FIG.
  • step S35 the Viterbi decoding unit 13 performs Viterbi decoding on the likelihood supplied from the likelihood converting unit 12, and supplies the bit-by-bit decoding result to the byte deinterleaver 14.
  • step S36 the byte deinterleaver 14 converts the bitwise decoding result supplied from the Viterbi decoding unit 13 into a bytewise decoding result, and performs deinterleaving.
  • the byte deinterleaver 14 supplies the decoding result in units of bytes after deinterleaving to the RS decoding unit 15.
  • step S ⁇ b> 37 the RS decoding unit 15 RS-decodes the decoding result in bytes after deinterleaving supplied from the byte deinterleaver 14, outputs decoded data obtained as a result, and supplies the decoded data to the synchronous byte processing unit 32. To do. Further, the RS decoding unit 15 supplies a decoding success flag obtained as a result of RS decoding to the synchronous byte processing unit 32 and the bit error counter 34, and supplies a corrected number of bits obtained as a result of RS decoding to the bit error counter 34. .
  • step S38 the synchronization byte processing unit 32 replaces the synchronization byte of the decoded data in units of bytes supplied from the RS decoding unit 15 with a known value 0x47 and supplies it to the convolutional coding unit 33.
  • step S ⁇ b> 39 the synchronization byte processing unit 32 replaces the level of the decoding success flag of the synchronization byte among the decoding success flags supplied from the RS decoding unit 15 with the H level, and supplies it to the convolutional coding unit 33.
  • step S40 the convolutional encoding unit 33 performs convolutional encoding by generating encoded bits based on the decoded data in byte units supplied from the synchronous byte processing unit 32, and based on the decoding success flag. Generate trust information. Then, the convolutional encoding unit 33 supplies the encoded bits and the reliability information to the control unit 31.
  • step S41 the bit error counter 34 determines the number of error bits based on the decoding success flag and the corrected number of bits from the RS decoder 15, and the measurement period of the fixed error bit number and the bit error number input from the outside.
  • the error bit number accumulating process is performed. Details of the error bit number accumulation processing will be described with reference to FIG. After the process of step S41, the process returns to step S11 of FIG. 6 and proceeds to step S12.
  • FIG. 8 is a flowchart for explaining the details of the likelihood conversion process in step S34 of FIG. In FIG. 8, the likelihood conversion process for the likelihood # 1 is described, but the likelihood conversion process for the likelihood # 2 is performed in the same manner.
  • the selector 51 (FIG. 4) of the likelihood converting unit 12 determines whether or not the encoded bit # 1 supplied from the control unit 31 is 1. If it is determined in step S61 that the encoded bit # 1 is 1, the selector 51 selects the most likely likelihood input from the outside in step S62 and outputs the likelihood to the selector 52. Then, the process proceeds to step S64.
  • step S61 determines whether the encoded bit # 1 is not 1, that is, if the encoded bit # 1 is 0, in step S63, the selector 51 estimates the likelihood that is most likely to be input from the outside. Is output to the selector 52. Then, the process proceeds to step S64.
  • step S64 the selector 52 determines whether or not the level of the reliability information # 1 supplied from the control unit 31 is H level.
  • step S65 the selector 52 selects the likelihood supplied from the selector 51, and the converted likelihood # 1 is shown in FIG. To the Viterbi decoding unit 13. And a process returns to step S34 of FIG. 7, and progresses to step S35.
  • step S64 determines whether the level of the trust information # 1 is H level, that is, if the level of the trust information # 1 is L level.
  • step S66 the selector 52 selects the likelihood supplied from the control unit 31, and outputs the likelihood to the Viterbi decoding unit 13 as the converted likelihood # 1. And a process returns to step S34 of FIG. 7, and progresses to step S35.
  • FIG. 9 is a flowchart for explaining the details of the error bit number accumulation process in step S41 of FIG.
  • the bit error counter 34 determines whether or not the count value of the built-in timer is the count value N corresponding to the measurement period of the number of bit errors. If it is determined in step S81 that the count value is not the count value N, the process proceeds to step S85.
  • step S82 the bit error counter 34 outputs the stored accumulated bit number to the outside as the bit error number.
  • step S83 the bit error counter 34 sets the number of bits held to 0.
  • step S84 the bit error counter 34 sets the count value of the built-in timer to 0, and the process proceeds to step S85.
  • step S85 the bit error counter 34 determines whether the level of the decoding success flag supplied from the RS decoding unit 15 is H level. If it is determined in step S85 that the level of the decoding success flag is H level, the process proceeds to step S86.
  • step S86 the bit error counter 34 accumulates the number of bits by adding the corrected number of bits supplied from the RS decoding unit 15 to the held number of bits. Then, the process returns to step S41 in FIG. 7 and proceeds to step S12 in FIG.
  • step S87 the bit error counter 34 adds the fixed error bit number to the held bit number, Accumulate numbers. Then, the process returns to step S41 in FIG. 7 and proceeds to step S12 in FIG.
  • FIG. 10 is a flowchart for explaining the details of the second error correction processing in step S12 of FIG.
  • control unit 31 rereads the likelihood of one packet stored in the built-in memory and supplies the likelihood to the likelihood conversion unit 12.
  • or S104 is performed for every reliability information and an encoding bit.
  • step S102 the control unit 31 determines whether the reliability information and the encoded bits supplied from the convolutional encoding unit 33 correspond to the decoding result that has passed through the zero delay branch in the byte deinterleaver 14. To do.
  • step S102 If it is determined in step S102 that the trust information and the encoded bit do not correspond to the decoding result that has passed through the zero delay branch in the byte deinterleaver 14, the process proceeds to step S103.
  • step S103 the control unit 31 sets the level of the trust information to the L level and supplies it to the likelihood conversion unit 12.
  • step S104 the control unit 31 sets the encoded bit to a predetermined value and supplies it to the likelihood converting unit 12, and the process proceeds to step S105.
  • step S102 when it is determined in step S102 that the trust information and the encoded bit correspond to the decoding result that has passed through the zero delay branch in the byte deinterleaver 14, the control unit 31 determines that the trust information and the encoded bit are encoded. The bits are supplied to the likelihood conversion unit 12. Then, the process proceeds to step S105.
  • step S108 the RS decoding unit 15 RS-decodes the deinterleaved byte unit decoding result supplied from the byte deinterleaver 14, and outputs the decoded data obtained as a result.
  • the error correction unit 24 in FIG. 3 converts the likelihood based on the decoding result that has passed through the zero delay branch, and controls the decoding likelihood to be decoded, thereby controlling the reliability of the decoding result. Improve the degree. Therefore, the error correction unit 24 does not need to have the byte interleaver 16 unlike the error correction device 10 of FIG. 1, and can reduce the memory for error correction processing.
  • the error correction unit 24 of FIG. 3 does not need to have the byte interleaver 16, the memory capacity of the control unit 31 can be significantly reduced compared to the control unit 11.
  • the control unit 11 needs to hold the likelihood of the delay by the byte interleaver 16.
  • the error correction unit 24 of FIG. 3 does not have the byte interleaver 16
  • no delay occurs due to the byte interleaver 16
  • the control unit 31 does not need to maintain the likelihood of the delay. Therefore, the memory capacity of the control unit 31 may be several packets, and the memory capacity of the control unit 31 can be significantly reduced compared to the control unit 11.
  • bit error counter 34 accumulates the number of bit errors based on the decoding success flag obtained by the first decoding and the corrected number of bits. Therefore, it is possible to prevent the BER (Bit Error Rate) corresponding to the number of bit errors from satisfying the conditions specified in the standard.
  • Nording there is a test specification that should be satisfied by a receiving device called Nording.
  • a Nording test spec v2.2.1 Task3 18 a CNR obtained by subtracting 1 dB from a CNR (Carrier to Noise Ratio) where the BER after Viterbi decoding is 2 ⁇ 10 ⁇ 4, and the BER after Viterbi decoding is 2 There is a condition of ⁇ 10 ⁇ 3 or less.
  • the bit error counter 34 prevents the BER from satisfying the condition by accumulating the bit error number based on the decoding success flag obtained by the first decoding and the corrected bit number.
  • the synchronization byte processing unit 32 replaces the value of the synchronization byte of the decoded data in bytes output from the RS decoding unit 15 with a known value, and replaces the level of the successful decoding flag of the synchronization byte with the H level. Therefore, the convolutional encoding unit 33 can generate more reliable reliability information and encoded bits based on the decoded data after replacement and the decoding success flag. As a result, the correct decoding probability at the time of Viterbi decoding can be improved.
  • FIG. 11 is a block diagram showing a second configuration example of the error correction unit 24 of FIG.
  • the error correction unit 24 in FIG. 3 performs a termination process in Viterbi decoding based on the decoding result that has passed through the zero delay branch in the byte deinterleaver 14.
  • control unit 131 has a built-in memory and temporarily stores the likelihood supplied from the demodulation unit 23 in FIG. Then, similarly to the control unit 31, the control unit 131 reads the likelihood for the first time and supplies it to the Viterbi decoding unit 132. At this time, the control unit 131 supplies the predetermined value as the state and the reliability information of the L-level state to the Viterbi decoding unit 132.
  • the control unit 131 reads the likelihood of a predetermined unit for the second time and supplies the read to the Viterbi decoding unit 132. At this time, if the state reliability information and the state supplied from the state generation unit 133 correspond to the decoding result that has passed through the zero delay branch in the byte deinterleaver 14, the control unit 131 trusts the state. Information and state are supplied to the Viterbi decoding unit 132.
  • the control unit 131 sets a predetermined value as the state.
  • the L level state reliability information is supplied to the Viterbi decoding unit 132.
  • the Viterbi decoding unit 132 performs Viterbi decoding on the likelihood supplied from the control unit 131 based on the state supplied from the control unit 131 and the state reliability information.
  • Viterbi decoding will be described.
  • the branch metric of the branch on the trellis calculated from the likelihood and the state metric of the state one time before are calculated from the state metric of the current time.
  • a state metric for the state is calculated.
  • a path (branch) between the state at the previous time and the state at the current time when the sum of the state metric and the branch metric of the state at the previous time becomes the minimum is taken as the survival path.
  • a bit string (code bit or information bit) assigned to the path (branch) is set as a decoding result.
  • the decoding process is not started immediately, but the decoding process is started after joining the optimal path (maximum likelihood path) by training for a certain period of time.
  • the Viterbi decoding unit 132 performs such Viterbi decoding based on the state and state reliability information supplied from the control unit 131. Specifically, when the level of state reliability information is H level, the Viterbi decoding unit 132 pastes the state metric of the state supplied from the control unit 131 to the minimum value in Viterbi decoding, and stores the state information of other states. Performs termination processing to paste the state metric to the maximum value. Then, the Viterbi decoding unit 132 determines the surviving path based on the likelihood and the state metric after the termination process, and performs the traceback using the state supplied from the control unit 131 as the start state of the traceback, thereby performing the bit-by-bit decoding Get results.
  • the Viterbi decoding unit 132 sets the Traceback start state as the state supplied from the control unit 131, and thus a circuit for comparing state metrics is provided. Instead, Traceback can be started from the state with the minimum state metric. By starting Traceback from the state having the minimum state metric, there is a high possibility that the state exists on the optimum path from the start of Traceback.
  • the Viterbi decoding unit 132 performs normal Viterbi decoding on the likelihood, and obtains a decoding result in bit units.
  • the Viterbi decoding unit 132 supplies the bit-by-bit decoding result to the byte deinterleaver 14.
  • the state generation unit 133 generates state and state reliability information based on the decoded data in bytes and the decoding success flag supplied from the synchronous byte processing unit 32. Then, the state generation unit 133 supplies the state and state reliability information to the control unit 131.
  • the Viterbi decoding unit 132 is directly supplied with the state corresponding to the decoding result that has passed through the zero delay branch and the state reliability information. That is, the state generation unit 133 supplies the decoded data in units of bytes corresponding to the decoding result that passed through the zero delay branch and the decoding success flag and the state reliability information as it is to the Viterbi decoding unit 132 as it is. The Thereby, when the level of the reliability information of the state is H level, the Viterbi decoding unit 132 performs termination processing of the state and improves the reliability of the decoding result.
  • the state generation unit 133 determines state and state reliability information based on the decoded data corresponding to the decoding result that has passed through the zero delay branch and the decoding success flag, and supplies the state and state reliability information to the control unit 131 to It can be said that the Viterbi decoding unit 132 is controlled so that the reliability of the decoding result is improved by causing the Viterbi decoding unit 132 to perform the termination process of the state whose level is the H level.
  • L-level reliability information is supplied to the Viterbi decoding unit 132 as the reliability information corresponding to the decoding result that has passed through other than the zero delay branch.
  • the Viterbi decoding unit 132 does not perform termination processing. Accordingly, it can be said that the state generation unit 133 does not use the state and state reliability information corresponding to the decoding result that has passed through other than the zero delay branch for the control of the Viterbi decoding unit 132.
  • FIG. 12 is a block diagram illustrating a configuration example of the state generation unit 133 in FIG.
  • the state generation unit 133 in FIG. 12 includes an encoding unit 151 and a trust information generation unit 152.
  • the encoding unit 151 of the state generation unit 133 includes a byte bit conversion unit 171 and delay units 172 to 176.
  • the byte bit conversion unit 171 converts the decoded data in units of bytes supplied from the synchronous byte processing unit 32 of FIG. 11 into decoded data in units of bits, and supplies the decoded data to the control unit 131 as a 1-bit state. 172.
  • the delay unit 172 to the delay unit 176 are connected in series in order.
  • the delay unit 172 supplies the held decoded data to the control unit 131 as a 1-bit state and also supplies it to the delay unit 173.
  • the delay unit 172 holds the input decoded data in bit units.
  • the delay units 173 to 176 supply the decoded data held to the control unit 131 as a 1-bit state when the decoded data in bit units is input from the preceding delay unit. To the delay unit in the subsequent stage. Similarly to the delay unit 172, the delay units 173 to 176 hold the input decoded data in bit units.
  • the encoding unit 151 supplies 6-bit decoded data to the control unit 131 as a state.
  • the trust information generation unit 152 includes delay units 181 to 185 and an AND unit 186.
  • the delay units 181 to 185 are connected in series in order.
  • the delay unit 181 supplies the held decoding success flag to the AND unit 186 and the delay unit 182. Then, the delay unit 181 holds the input decoding success flag.
  • the delay units 182 to 185 when a decoding success flag is input from the preceding delay unit, supplies the held decoding success flag to the AND unit 186 and the subsequent delay unit. Similarly to the delay unit 181, the delay units 182 to 185 hold the input decoding success flag.
  • the AND unit 186 calculates the logical sum of the decoding success flags supplied from the synchronous byte processing unit 32 and the delay units 181 to 185, and supplies the logical sum obtained as a result to the control unit 131 as state reliability information.
  • FIG. 13 is a flowchart for explaining the details of the first error correction processing of the error correction unit 24 of FIG.
  • the control unit 131 of the error correction unit 24 reads the likelihood for one packet stored in the built-in memory, and supplies the likelihood to the Viterbi decoding unit 132.
  • the control unit 131 sets the state reliability information level to the L level, and supplies the information to the Viterbi decoding unit 132.
  • step S123 the control unit 131 sets the state to a predetermined value and supplies it to the Viterbi decoding unit 132.
  • step S ⁇ b> 124 the Viterbi decoding unit 132 performs Viterbi decoding processing for Viterbi decoding the likelihood based on the state and state reliability information supplied from the control unit 131. Details of the Viterbi decoding process will be described with reference to FIG.
  • steps S125 to S128 Since the processing of steps S125 to S128 is the same as the processing of steps S36 to S39 in FIG.
  • step S129 the state generation unit 133 generates state and state reliability information based on the decoded data in bytes and the decoding success flag supplied from the synchronous byte processing unit 32. Then, the state generation unit 133 supplies the state and state reliability information to the control unit 131.
  • step S130 the bit error counter 34 performs the error bit number accumulation process of FIG. 9 and ends the first error correction process.
  • FIG. 14 is a flowchart for explaining the details of the Viterbi decoding process in step S124 of FIG.
  • step S151 in FIG. 14 the Viterbi decoding unit 132 determines whether or not the level of state reliability information supplied from the control unit 131 is H level. When it is determined in step S151 that the level of the trust information is the H level, in step S152, the Viterbi decoding unit 132 performs state termination processing supplied from the control unit 131.
  • step S153 the Viterbi decoding unit 132 calculates a branch metric for each state at the current time and one state before one time based on the likelihood supplied from the control unit 131.
  • step S154 the Viterbi decoding unit 132 determines a surviving path based on the calculated branch metric and the state metric after termination processing.
  • step S155 the Viterbi decoding unit 132 performs Traceback using the state input from the control unit 131 as the start state of Traceback.
  • the Viterbi decoding unit 132 supplies the bit unit decoding result obtained as a result to the byte deinterleaver 14.
  • step S155 the process returns to step S124 of FIG. 13 and proceeds to step S125.
  • step S151 determines whether the level of trust information is H level, that is, if the level of trust information is L level. If it is determined in step S151 that the level of trust information is not H level, that is, if the level of trust information is L level, the process proceeds to step S156.
  • step S156 the Viterbi decoding unit 132 calculates a branch metric based on the likelihood for each state at the current time and one state before one time, and calculates the state metric at the current time from the branch metric and the state metric one hour before. Calculate
  • step S157 the Viterbi decoding unit 132 determines the path between the state at the previous time and the state at the current time when the sum of the state metric and the branch metric of the state at the previous time is minimum as the surviving path.
  • step S158 the Viterbi decoding unit 132 performs Traceback using a predetermined state as a start state.
  • the Viterbi decoding unit 132 supplies the bit unit decoding result obtained as a result to the byte deinterleaver 14.
  • step S158 the process returns to step S124 of FIG. 13 and proceeds to step S125.
  • FIG. 15 is a flowchart for explaining the details of the second error correction processing of the error correction unit 24 of FIG.
  • control unit 131 reads again the likelihood for one packet stored in the built-in memory, and supplies the likelihood to the Viterbi decoding unit 132. Note that the processing in subsequent steps S172 to S174 is performed for each state reliability information and each state.
  • step S172 the control unit 131 determines whether or not the state reliability information and the state supplied from the state generation unit 133 correspond to a decoding result that has passed through the zero delay branch in the byte deinterleaver 14. .
  • step S172 If it is determined in step S172 that the state reliability information and the state do not correspond to the decoding result that has passed through the zero delay branch in the byte deinterleaver 14, the process proceeds to step S173.
  • step S173 the control unit 131 sets the level of the state reliability information to the L level and supplies it to the Viterbi decoding unit 132.
  • step S174 the control unit 131 sets the state to a predetermined value and supplies the state to the Viterbi decoding unit 132, and the process proceeds to step S175.
  • step S172 determines that the state reliability information and the state correspond to the decoding result that has passed through the zero delay branch in the byte deinterleaver 14. Then, the process proceeds to step S175.
  • steps S175 to S177 is the same as the processing of steps S124 to S126 of FIG. After the process of step S177, the second error correction process ends.
  • the error correction unit 24 in FIG. 11 determines a state in which the level of the trust information is H level based on the decoding result that has passed through the zero delay branch, and the termination process of the state is performed in the Viterbi decoding unit 132. Let it be done. Thereby, the reliability of a decoding result can be improved compared with the error correction part 24 of FIG. Further, similarly to the error correction unit 24 of FIG. 3, it is not necessary to have the byte interleaver 16, and the memory capacity of the control unit 131 can be greatly reduced.
  • FIG. 16 is a block diagram showing a third configuration example of the error correction unit 24 of FIG.
  • the error correction unit 24 in FIG. 16 performs termination processing in Viterbi decoding based on all decoding results.
  • the delay unit 201, the Viterbi decoding unit 202, the byte deinterleaver 203, and the RS decoding unit 204 of the error correction unit 24 perform a second error correction process.
  • the delay unit 201 delays the likelihood supplied from the demodulation unit 23 of FIG. 2 in a predetermined unit (for example, packet unit). Specifically, when the state and the state reliability information are supplied from the state generation unit 133 to the Viterbi decoding unit 202, the delay unit 201 outputs the likelihood corresponding to the state and the reliability information to the Viterbi decoding unit 202. Like, delay the likelihood.
  • the delay unit 201 supplies the likelihood of a predetermined unit after the delay to the Viterbi decoding unit 202.
  • the Viterbi decoding unit 202 is supplied from the delay unit 201 in the same manner as the Viterbi decoding unit 132 of FIG. 11 based on the state and state reliability information obtained as a result of the first error correction processing supplied from the state generation unit 133. Viterbi decoding the likelihood.
  • the Viterbi decoding unit 202 supplies the bit-by-bit decoding result obtained as a result to the byte deinterleaver 203.
  • the byte deinterleaver 203 is configured in the same manner as the byte deinterleaver 14. Similarly to the byte deinterleaver 14, the byte deinterleaver 203 converts the bitwise decoding result supplied from the Viterbi decoding unit 202 into a bytewise decoding result, and converts it into a bytewise decoding result obtained as a result of the conversion. Deinterleaving is performed. The byte deinterleaver 203 supplies the decoding result in units of bytes after deinterleaving to the RS decoding unit 204.
  • the RS decoding unit 204 performs RS decoding on the decoding result in units of bytes supplied from the byte deinterleaver 203, similarly to the RS decoding unit 15.
  • the RS decoding unit 15 supplies the decoded data obtained as a result to the decoder 25 of FIG.
  • the likelihood supplied from the demodulator 23 in FIG. 2 is input to the Viterbi decoder 13, and the Viterbi decoder 13, the byte deinterleaver 14, the RS decoder 15, the synchronous byte processor 32, the byte interleaver 205,
  • the state generator 133 performs the first error correction process.
  • the decoded data in byte units is transmitted through the Viterbi decoder 13, the byte deinterleaver 14, the RS decoder 15, and the synchronous byte processor 32.
  • the decoding success flag is output to the byte interleaver 205.
  • the byte interleaver 205 is configured in the same manner as the byte interleaver 16, associates the decoding success flag supplied from the synchronous byte processing unit 32 with the decoded data, and interleaves the decoding success flag and the decoded data in units of bytes.
  • the byte interleaver 16 supplies the decoded data in bytes after interleaving and the decoding success flag to the state generation unit 133.
  • the decoded data in units of bytes and the decoding success flag supplied to the state generation unit 133 are used to generate state and state reliability information, and the generated state and state reliability information are supplied to the Viterbi decoding unit 202.
  • the decoded data in units of bytes and the decoding success flag in the first error correction process output from the RS decoding unit 15 are supplied to the bit error counter 34 and used for calculation of the number of bit errors. The calculated number of bit errors is output.
  • FIG. 17 is a flowchart for explaining the details of the first error correction processing of the error correction unit 24 of FIG.
  • step S191 in FIG. 17 the delay unit 201 delays the packet by holding the likelihood of one packet supplied from the demodulator 23 in FIG.
  • step S 192 the Viterbi decoding unit 13 performs Viterbi decoding on the likelihood supplied from the demodulation unit 23, and supplies a bit-by-bit decoding result to the byte deinterleaver 14.
  • the processing in steps S193 through S196 is the same as the processing in steps S125 through S128 in FIG.
  • step S197 the byte interleaver 205 associates the decoding success flag supplied from the synchronous byte processing unit 32 with the decoded data, and interleaves the decoded data and the decoding success flag in units of bytes.
  • the byte interleaver 16 supplies the decoded data in bytes after interleaving and the decoding success flag to the state generation unit 133.
  • FIG. 18 is a flowchart for explaining the details of the second error correction processing of the error correction unit 24 of FIG.
  • the delay unit 201 reads the stored likelihood for one packet as the likelihood after delay, and supplies the read likelihood to the Viterbi decoding unit 202.
  • steps S222 to S224 is the same as the processing of steps S175 to S177 in FIG.
  • the error correction unit 24 in FIG. 16 interleaves the decoded data and the decoding success flag, the state to be subjected to the termination process is determined based on the decoding result that has passed through a branch other than the zero delay branch. be able to. As a result, the number of termination processes increases, and as a result, the reliability of the decryption result is further improved.
  • FIG. 19 is a block diagram showing a fourth configuration example of the error correction unit 24 of FIG.
  • the error correction unit 24 in FIG. 19 performs a termination process in the Viterbi decoding based on the decoding result that has passed through the zero delay branch in the byte deinterleaver 14, and further performs the Viterbi decoding based on all the decoding results obtained as a result. The termination process is performed. That is, the error correction unit 24 in FIG. 19 is a combination of the error correction unit 24 in FIG. 11 and the error correction unit 24 in FIG.
  • control unit 131 the control unit 131, Viterbi decoding unit 132, byte deinterleaver 14, RS decoding unit 15, synchronization byte processing unit 32, state generation unit 133, and bit error counter 34 of the error correction unit 24 are as shown in FIG.
  • error correction processing is performed on the likelihood supplied from the demodulation unit 23 of FIG.
  • the decoded data and the decoding success flag output from the RS decoding unit 15 are supplied again to the synchronous byte processing unit 32, replaced, and then supplied to the byte interleaver 205.
  • the byte interleaver 205 is configured in the same manner as the byte interleaver 16 in FIG. 1, and associates the decoding success flag supplied to the byte interleaver 205 with the decoded data and interleaves in units of bytes.
  • the interleaved decoded data is supplied to the selector 223, and the decoding success flag is supplied to the control unit 222 and the selector 224.
  • the delay unit 201, the control unit 222, the Viterbi decoding unit 202, the byte deinterleaver 203, the RS decoding unit 204, the selector 223, the selector 224, the synchronization byte processing unit 225, and the state generation unit 226 are performed in the previous stage.
  • control unit 222 outputs the likelihood supplied from the delay unit 201 to the Viterbi decoding unit 202.
  • the control unit 222 supplies a selector 223 and 224 with a select signal indicating that an input from the byte interleaver 205 is selected according to the decoding success flag supplied from the byte interleaver 205. Further, the control unit 222 holds a decoding success flag supplied from the byte interleaver 205.
  • control unit 222 has a built-in memory, and temporarily stores the likelihood supplied from the delay unit 201. Then, when the decoding success flag is input from the RS decoding unit 204, the control unit 222 reads the stored likelihood corresponding to the state supplied from the state generation unit 226 to the Viterbi decoding unit 202, and again Viterbi. While outputting to the decoding part 202, a decoding success flag is read.
  • the control unit 222 supplies the selectors 223 and 224 with a select signal indicating that an input from the byte interleaver 205 or the RS decoding unit 204 is selected based on the read decoding success flag.
  • the selector 223 supplies the decoded byte supplied from the byte interleaver 205 or the decoded data supplied from the RS decoding unit 204 to the synchronous byte processing unit 225 based on the select signal supplied from the control unit 222.
  • the selector 224 Based on the select signal supplied from the control unit 222, the selector 224 supplies the decoding success flag supplied from the byte interleaver 205 or the decoding success flag supplied from the RS decoding unit 204 to the synchronous byte processing unit 225. To do.
  • the synchronization byte processing unit 225 replaces the value of the synchronization byte of the decoded data in bytes supplied from the selector 223 with a known value. Similarly to the synchronous byte processing unit 32, the synchronous byte processing unit 225 replaces the level of the successful decoding flag of the synchronous byte among the successful decoding flags supplied from the selector 224 with the H level. The synchronous byte processing unit 225 supplies the decoded data in units of bytes after replacement and the decoding success flag to the state generation unit 226.
  • the state generation unit 226 Similar to the state generation unit 133, the state generation unit 226 generates state and state reliability information based on the decoded data in bytes and the decoding success flag supplied from the synchronous byte processing unit 225. Then, the state generation unit 226 supplies the state and state reliability information to the Viterbi decoding unit 202.
  • the error correction unit 24 in FIG. 19 includes the first control unit 131, the Viterbi decoding unit 132, the byte deinterleaver 14, the RS decoding unit 15, the synchronous byte processing unit 32, and the state generation unit 133.
  • the second error correction processing unit including the error correction processing unit, the control unit 222, the Viterbi decoding unit 202, the byte deinterleaver 203, the RS decoding unit 204, the synchronization byte processing unit 225, and the state generation unit 226 It is configured by being connected in series via a Lever 205 or the like.
  • the state generation unit 226 of the second error correction processing unit in the subsequent stage obtains the decoded data obtained as a result of the second decoding by the first error correction processing unit in the previous stage and interleaved by the byte interleaver 205 and the decoding success.
  • the Viterbi decoding unit 202 is controlled using the flag so that the reliability of the first decoding result is improved.
  • FIG. 20 is a flowchart for explaining error correction processing of the error correction unit 24 of FIG. This error correction process is started each time, for example, the likelihood for one packet is input from the demodulator 23 of FIG.
  • step S241 the error correction unit 24 performs the second error correction process of FIG.
  • step S242 the synchronization byte processing unit 32 acquires, from the RS decoding unit 15, byte-unit decoded data obtained as a result of RS decoding by the RS decoding unit 15 in the second error correction processing, and the value of the synchronization byte is known. Replace with a value. Then, the synchronous byte processing unit 32 supplies the decoded data after the replacement to the byte interleaver 205.
  • step S243 the synchronization byte processing unit 32 acquires the decoding success flag obtained as a result of the RS decoding by the RS decoding unit 15 in the second error correction process from the RS decoding unit 15, and sets the level of the synchronization byte decoding success flag. Replace with H level. Then, the synchronous byte processing unit 32 supplies the decoded success flag after replacement to the byte interleaver 205.
  • step S244 the byte interleaver 205 associates the decoding success flag supplied from the synchronous byte processing unit 32 with the decoded data, and interleaves the decoded data and the decoding success flag in units of bytes.
  • the byte interleaver 205 supplies the decoded data in byte units after interleaving to the selector 223, and supplies a decoding success flag to the control unit 222 and the selector 224.
  • the control unit 222 holds the decoding success flag from the byte interleaver 205.
  • step S245 the control unit 222 generates a select signal indicating selection of an input from the byte interleaver 205, and supplies the select signal to the selectors 223 and 224.
  • step S246 the error correction unit 24 performs a third error correction process that is a third error correction process with a likelihood of one packet. Details of the third error correction processing will be described with reference to FIG.
  • step S247 the control unit 222 reads the decoding success flag from the stored byte interleaver 205, and determines whether or not the level of the decoding success flag is H level.
  • step S248 When it is determined in step S247 that the level of the decoding success flag from the byte interleaver 205 is H level, in step S248, the control unit 222 transmits a select signal indicating that the input from the byte interleaver 205 is selected. Generate. Then, control unit 222 supplies the select signal to selectors 223 and 224, and the process proceeds to step S250.
  • step S247 if it is determined in step S247 that the level of the decoding success flag from the byte interleaver 205 is not H level, that is, if the level of the decoding success flag is L level, the process proceeds to step S249.
  • step S249 the control unit 222 generates a select signal indicating selection of an input from the RS decoding unit 204. Then, control unit 222 supplies the select signal to selectors 223 and 224, and the process proceeds to step S250.
  • step S250 the error correction unit 24 performs a fourth error correction process that is a fourth error correction process with a likelihood of one packet.
  • the control unit 222 does not output the likelihood supplied from the delay unit 201 to the Viterbi decoding unit 202, but reads the likelihood held in the built-in memory and reads the Viterbi decoding unit 202. Is the same as the third error correction processing in step S246 except that the data is output to. Therefore, detailed description is omitted.
  • the error correction process ends.
  • FIG. 21 is a flowchart for explaining the details of the third error correction processing in step S246 of FIG.
  • the synchronization byte processing unit 225 replaces the value of the synchronization byte of the decoded data in byte units supplied from the selector 223 with a known value, and supplies the value to the state generation unit 226.
  • the synchronization byte processing unit 225 replaces the level of the decoding success flag of the synchronization byte among the decoding success flags supplied from the selector 224 with the H level, and supplies it to the state generation unit 226.
  • step S262 the state generation unit 226 generates state and state reliability information based on the decoded data in units of bytes and the decoding success flag supplied from the synchronous byte processing unit 225. Then, the state generation unit 226 supplies the state and state reliability information to the Viterbi decoding unit 202.
  • step S ⁇ b> 263 the control unit 222 acquires the likelihood of one packet read by the first reading from the control unit 131 and delayed by the delay unit 201, and outputs the likelihood to the Viterbi decoding unit 202.
  • the processing in steps S264 through S266 is the same as the processing in steps S222 through S224 in FIG.
  • the error correction unit 24 in FIG. 19 performs termination processing in Viterbi decoding based on the decoding result that has passed through the zero delay branch in the byte deinterleaver 14, and based on all the decoding results obtained as a result. Further, a termination process in Viterbi decoding is performed. Therefore, the reliability of the decoding result can be further improved as compared with the error correction unit 24 of FIG. Further, the circuit scale of the error correction unit 24 of FIG. 19 is not so increased as compared with the error correction unit 24 of FIG. Therefore, the error correction unit 24 in FIG. 19 can improve the reliability of the decoding result without increasing the circuit scale much compared to the error correction unit 24 in FIG.
  • the error correction unit 24 in FIG. 19 performs the first termination process based only on the decoding result that has passed through the zero delay branch, only one byte interleaver 205 needs to be provided.
  • FIG. 22 is a block diagram showing a fifth configuration example of the error correction unit 24 of FIG.
  • the configuration of the error correction unit 24 in FIG. 22 mainly includes a control unit 241, a Viterbi decoding unit instead of the control unit 131, the Viterbi decoding unit 132, the byte deinterleaver 14, the RS decoding unit 15, and the synchronous byte processing unit 32.
  • 19 is different from the configuration of FIG. 19 in that 242, a byte deinterleaver 243, an RS decoding unit 244, and a synchronization byte processing unit 245 are provided, and a layer separation unit 246 and a layer synthesis unit 247 are newly provided.
  • the control unit 241 of the error correction unit 24 has a built-in memory, and the likelihood supplied from the demodulation unit 23 in FIG. The hierarchical information to represent is temporarily stored. Then, when the likelihood of a predetermined unit (for example, packet unit) is stored in the built-in memory, the control unit 241 reads the likelihood for the first time and supplies the read likelihood to the Viterbi decoding unit 242. To do.
  • a predetermined unit for example, packet unit
  • the control unit 241 supplies the Viterbi decoding unit 242 with the predetermined value as the state and the reliability information of the L level state.
  • the control unit 241 reads the hierarchy information, and based on the hierarchy information and the segment information indicating the number of segments of each hierarchy input from the outside, the likelihood of a predetermined hierarchy of the read likelihoods. The degree is supplied to the delay unit 201.
  • the control unit 241 reads the likelihood and the hierarchy information of a predetermined unit for the second time and supplies the read Viterbi decoding unit 242. At this time, similarly to the control unit 131, the control unit 241 corresponds to the decoding result in which the state reliability information and the state supplied from the state generation unit 133 pass through the zero delay branch in the byte deinterleaver 14. If there is, the state reliability information and the state are supplied to the Viterbi decoding unit 242.
  • the control unit 241 is the same as the control unit 131.
  • the predetermined value as the state and the reliability information of the L level state are supplied to the Viterbi decoding unit 242.
  • the Viterbi decoding unit 242, the byte deinterleaver 243, the RS decoding unit 244, and the synchronization byte processing unit 245 each receive the hierarchical information and output the hierarchical information to the subsequent stage, except that the Viterbi decoding unit 132, This is the same as the byte deinterleaver 14, the RS decoding unit 15, and the synchronous byte processing unit 32.
  • the layer separation unit 246, based on the segment information from the outside and the layer information from the synchronization byte processing unit 245, among the decoded data in units of bytes and the decoding success flag supplied from the synchronization byte processing unit 245, The decoded data of the hierarchy and the decoding success flag are supplied to the byte interleaver 205.
  • the hierarchy separation unit 246 supplies decoded data of a hierarchy other than the predetermined hierarchy to the hierarchy synthesis unit 247.
  • the layer synthesizing unit 247 sends the byte-unit decoded data supplied from the layer separation unit 246 and the byte-unit decoded data supplied from the RS decoding unit 204 to the error correction unit 24 based on segment information from the outside. Output in the input hierarchy order.
  • the hierarchical separation unit 246 assigns numbers to the decoded data in the order supplied from the synchronization byte processing unit 245, and the hierarchical synthesis unit 247
  • FIG. 23 is a flowchart for explaining error correction processing of the error correction unit 24 of FIG. This error correction processing is performed, for example, every time the likelihood for one packet is input from the demodulator 23 in FIG. 2 and the hierarchy information is input from the outside, and the likelihood for one packet is stored in the control unit 241. Be started.
  • step S280 of FIG. 23 the control unit 241 reads the stored likelihood and layer information for one packet and, based on the likelihood and layer information, and segment information input from the outside, one packet The likelihood of a predetermined hierarchy of minutes is output to the delay unit 201.
  • the control unit 241 when the layers of all segments are the A layer, that is, when the number of segments of the A layer represented by the segment information is the total number of segments and the number of segments of the B layer and the C layer is 0, the control unit 241 The likelihood of the A layer for the packet is supplied to the delay unit 201.
  • the control unit 241 when the number of segments in the A layer is 1 and the number of segments in the B layer is 12, the control unit 241 supplies only the likelihood of the B layer for one packet to the delay unit 201.
  • the control unit 241 supplies nothing to the delay unit 201.
  • step S281 the delay unit 201 delays the packet by holding the likelihood of a predetermined layer for one packet supplied from the control unit 241.
  • the delay unit 201 supplies the likelihood after the delay to the control unit 222.
  • step S282 the error correction unit 24 performs the first error correction process of FIG.
  • step S283 a second error correction process is performed.
  • This second error correction processing is the same as that shown in FIG. 15 except that hierarchical information is supplied to the synchronous byte processing unit 245 via the Viterbi decoding unit 242, the byte deinterleaver 243, and the RS decoding unit 244. This is the same as the correction process.
  • step S284 the synchronization byte processing unit 245 acquires the decoded data in byte units obtained as a result of the RS decoding by the RS decoding unit 244 in the second error correction processing from the RS decoding unit 244, and the value of the synchronization byte is known. Replace with a value. Then, the synchronization byte processing unit 245 supplies the decoded data after replacement to the layer separation unit 246.
  • step S285 the synchronization byte processing unit 245 acquires the decoding success flag obtained as a result of RS decoding by the RS decoding unit 244 in the second error correction processing from the RS decoding unit 244, and sets the level of the synchronization byte decoding success flag. Replace with H level. Then, the synchronization byte processing unit 245 supplies the decoded success flag after replacement to the layer separation unit 246. In addition, the synchronization byte processing unit 245 supplies the hierarchy information supplied from the RS decoding unit 244 to the hierarchy separation unit 246.
  • step S286 the layer separation unit 246, based on the segment information from the outside and the layer information from the synchronization byte processing unit 245, decodes the decoded data in bytes of the predetermined layer supplied from the synchronization byte processing unit 245 and the decoding data.
  • a success flag is supplied to the byte interleaver 205.
  • the layer separating unit 246 supplies the byte interleaver 205 with the decoded data in byte units of the A layer and the decoding success flag.
  • the layer separation unit 246 supplies the byte B decoded data and the decoding success flag to the byte interleaver 205.
  • the hierarchy separation unit 246 supplies nothing to the byte interleaver 205.
  • step S287 the hierarchy separation unit 246 supplies the hierarchy synthesis unit 247 with decoded data in units of bytes other than a predetermined hierarchy.
  • the hierarchy separation unit 246 supplies nothing to the hierarchy synthesis unit 247.
  • the layer separating unit 246 supplies the decoded data in byte units of the A layer to the layer combining unit 247.
  • the hierarchy separation unit 246 supplies the decoded data of all the hierarchies to the hierarchy synthesis unit 247.
  • steps S288 to S294 Since the processing of steps S288 to S294 is the same as the processing of steps S244 to S250 in FIG. 20, description thereof will be omitted.
  • step S ⁇ b> 295 the layer synthesis unit 247 determines, based on the segment information from the outside, the decoded data in bytes of the predetermined layer supplied from the RS decoding unit 204 and the predetermined layer other than the predetermined layer supplied from the layer separation unit 246.
  • the decoded data in units of bytes of the layer of the above is output in the order of the layers input to the error correction unit 24. Then, the error correction process ends.
  • the error correction unit 24 in FIG. 22 performs the termination process twice only for a signal of a predetermined hierarchy. Accordingly, the byte interleaver 205 holds only the decoded data and decoding success flag of a predetermined hierarchy, and the control unit 222 holds only the likelihood of the predetermined hierarchy. Can be reduced.
  • the series of processes described above can be executed by hardware or can be executed by software.
  • a program constituting the software is installed in the computer.
  • the computer includes, for example, a general-purpose personal computer capable of executing various functions by installing various programs by installing a computer incorporated in dedicated hardware.
  • FIG. 24 is a block diagram showing an example of the hardware configuration of a computer that executes the above-described series of processing by a program.
  • a CPU Central Processing Unit
  • ROM Read Only Memory
  • RAM Random Access Memory
  • An input / output interface 305 is further connected to the bus 304.
  • An input unit 306, an output unit 307, a storage unit 308, a communication unit 309, and a drive 310 are connected to the input / output interface 305.
  • the input unit 306 includes a keyboard, a mouse, a microphone, and the like.
  • the output unit 307 includes a display, a speaker, and the like.
  • the storage unit 308 includes a hard disk, a nonvolatile memory, and the like.
  • the communication unit 309 includes a network interface and the like.
  • the drive 310 drives a removable medium 311 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory.
  • the CPU 301 loads the program stored in the storage unit 308 to the RAM 303 via the input / output interface 305 and the bus 304 and executes the program, for example. Is performed.
  • the program executed by the computer (CPU 301) can be provided by being recorded on the removable medium 311 as a package medium or the like, for example.
  • the program can be provided via a wired or wireless transmission medium such as a local area network, the Internet, or digital satellite broadcasting.
  • the program can be installed in the storage unit 308 via the input / output interface 305 by attaching the removable medium 311 to the drive 310. Further, the program can be received by the communication unit 309 via a wired or wireless transmission medium and installed in the storage unit 308. In addition, the program can be installed in advance in the ROM 302 or the storage unit 308.
  • the program executed by the computer may be a program that is processed in time series in the order described in this specification, or in parallel or at a necessary timing such as when a call is made. It may be a program for processing.
  • the present technology can also be applied to a receiving device compliant with a standard other than the ISDB-T standard.
  • a standard other than the ISDB-T standard For example, it applies to receivers that comply with DVB-T standard, ATSC standard, ISDB-S standard, DVB-S standard other than ISDB-T standard that adopts RS code as outer code and convolutional code as inner code can do.
  • the value of the synchronization byte is 0xB8 only once in 8 packets, and 0x47 otherwise.
  • a delay of 11 packets occurs in the byte interleaver and byte deinterleaver. Therefore, considering the delay, the synchronization byte of the decoded data is replaced with 0x47 or 0xb8.
  • the present invention can be applied to a receiver that complies with a standard that employs an RS code as an outer code and an LDPC code as an inner code.
  • LDPC decoding is performed instead of Viterbi decoding.
  • the present invention can also be applied to receivers that comply with the DVB-T2 standard, the DVB-C2 standard, the DVB-S2 standard, etc. that employ a BCH code as an outer code and an LDPC code as an inner code.
  • LDPC decoding is performed instead of Viterbi decoding
  • BCH decoding is performed instead of RS decoding.
  • the number of error correction processing units is not limited to two.
  • a receiving unit that receives encoded data encoded by one or more codes; A first decoding unit for decoding the encoded data received by the receiving unit; A first delay unit for delaying a part of the decoding result obtained by the first decoding unit; Of the decoding results after the delay by the first delay unit, using the decoding results not delayed by the first delay unit, the encoded data is improved so that the reliability of the decoding result is improved. And a reliability improving unit that controls decoding of the receiver. (2) The receiving apparatus according to (1), wherein the first decoding unit re-decodes the encoded data under the control of the reliability improvement unit.
  • the first decoding unit; The first delay unit; A plurality of error correction processing units including the reliability improvement unit are connected in series, The reliability improvement unit uses the decoding result re-decoded by the first decoding unit of the error correction processing unit in the previous stage so that the reliability of the decoding result is improved so that the reliability of the decoding result is improved.
  • the receiving device wherein: (4) Between the error correction processing unit, the first delay of the error correction processing unit of the previous stage is compared with the decoding result obtained as a result of decoding again by the first decoding unit of the error correction processing unit of the previous stage.
  • An interleaving unit that performs interleaving corresponding to deinterleaving as a delay by the unit,
  • the reliability improvement unit controls the first decoding of the encoded data so that the reliability of the decoding result is improved using the decoding result interleaved by the preceding interleaving unit.
  • the receiving device described.
  • the interleaving unit performs the interleaving on a decoding result corresponding to encoded data of a predetermined layer among decoding results obtained as a result of decoding again by the first decoding unit at the preceding stage.
  • a replacement unit that replaces the value of the position corresponding to the position of the known value of the encoded data in the decoded data as the decoding result after the delay by the first delay unit;
  • the reliability improvement unit uses a decoding result not delayed by the first delay unit among the decoding results replaced by the replacement unit, so that the reliability of the decoding result is improved.
  • the receiving device according to any one of (1) to (5), which controls decoding of the encoded data.
  • the one or more codes are an outer code and an inner code,
  • the receiving apparatus according to any one of (1) to (6), wherein the first decoding unit performs decoding corresponding to the outer code and the inner code.
  • the outer code is an RS (Reed Solomon) code
  • the inner code is a convolutional code
  • the first delay unit performs deinterleaving by delaying a part of the decoding result
  • the reliability improvement unit improves the reliability of the decoding result by using a decoding result that has passed through a zero delay branch in the deinterleaving among the decoding results after the deinterleaving by the first delay unit.
  • the receiving device wherein decoding of the encoded data is controlled.
  • the outer code is a BCH (Bose Chaudhuri Hocquenghem) code
  • the receiving apparatus according to (7), wherein the inner code is an LDPC (Low Density Parity Check) code.
  • the reliability improvement unit converts the likelihood as the encoded data to a likelihood that seems to be 0 or 1 based on the decoding result that is not delayed by the first delay unit, and converts the likelihood after conversion to The receiving device according to any one of (1) to (8), wherein the decoding is controlled to perform decoding.
  • the decoding is Viterbi decoding;
  • the reliability improving unit determines a state on the trellis in the Viterbi decoding based on a decoding result that is not delayed by the first delay unit, and the Viterbi decoding so that the reliability of the state is the highest.
  • the receiving device according to any one of (1) to (8).
  • the receiving device according to any one of (1) to (11), further including: a calculating unit that calculates the number of bit errors of the encoded data based on a decoding result of initial decoding by the first decoding unit.
  • the receiving device A receiving step of receiving encoded data encoded by one or more codes; A first decoding step of decoding the encoded data received by the processing of the receiving step; A first delay step for delaying a part of the decoding result obtained by the processing of the first decoding step; Among the decoding results after the delay by the processing of the first delay step, using the decoding result that is not delayed by the processing of the first delay step, so that the reliability of the decoding result is improved, And a reliability improving step for controlling decoding of the encoded data.

Abstract

　本技術は、誤り訂正処理用のメモリを削減することができるようにする受信装置および受信方法に関する。 ビタビ復号部は、尤度をビタビ復号する。バイトデインターリーバは、ビタビ復号の復号結果の一部を遅延させる。尤度変換部は、バイトデインターリーバによる遅延後の復号結果のうちの、遅延されていない復号結果を用いて、復号結果の信頼度が向上するように、尤度の復号を制御する。本技術は、例えば、ISDB-T規格等に準拠した地上デジタル放送を受信する受信装置に適用することができる。

Description

受信装置および受信方法
　本技術は、受信装置および受信方法に関し、特に、誤り訂正処理用のメモリを削減することができるようにした受信装置および受信方法に関する。
　第１世代の地上デジタル放送規格としては、誤り訂正符号の外符号として、ＲＳ（Reed Solomon）符号を採用し、内符号として畳み込み符号を採用しているISDB-T(Integrated Services Digital Broadcasting-Terrestrial),DVB-T(Digital Video Broadcasting-Terrestrial),ATSC(Advanced Television Systems Committee),ISDB-S(Integrated Services Digital Broadcasting-Satellite),DVB-S(Digital Video Broadcasting-Satellite)などがある。
　また、第２世代の地上デジタル放送規格としては、誤り訂正符号の外符号として、BCH(Bose Chaudhuri Hocquenghem)を採用し、内符号としてLDPC（Low Density Parity Check）を採用しているDVB-T2(Digital Video Broadcasting-Terrestrial 2),DVB-C2(Digital Video Broadcasting-Cable 2),DVB-S2(Digital Video Broadcasting-Satellite 2)などがあり、実運用が始まりつつある。
　従来、第１世代の地上デジタル放送規格に準拠した受信装置の誤り訂正部は、ビタビ復号部、畳み込みデインターリーバ、およびＲＳ復号部をパイプライン的に接続することで実現されている。
　しかしながら、近年、地上デジタル放送を移動体でも安定して受信可能にすることが求められており、ダイバーシティ受信技術や誤り訂正技術等による受信性能の向上が検討されている。
　例えば、ISDB-T規格において、受信性能の向上のために、複数の受信アンテナによるスペースダイバーシティ技術と誤り訂正部に繰り返し復号の概念を導入することが考案されている(例えば、非特許文献１参照)。
　図１は、非特許文献１に記載されている発明の誤り訂正装置の構成の一例を示すブロック図である。
　図１の誤り訂正装置１０は、制御部１１、尤度変換部１２、ビタビ復号部１３、バイトデインターリーバ１４、ＲＳ復号部１５、バイトインターリーバ１６、および畳み込み符号化部１７により構成される。誤り訂正装置１０は、ビタビ復号部１３とＲＳ復号部１５が情報をやりとりする繰り返し復号を実現している。
　具体的には、誤り訂正装置１０の制御部１１には、図示せぬ復調装置から、多値復調され、デマップ処理された尤度がビット単位で入力される。制御部１１は、メモリを内蔵しており、複数回、同一の尤度を読み出すために、入力された尤度を一旦格納する。そして、制御部１１は、必要なタイミングで、内蔵するメモリから尤度を読み出し、尤度変換部１２に供給する。
　ここで、ISDB-T規格の畳み込み符号は符号化率が1/2であり、2ビットの符号ビットが1ビットの情報ビットに対応する。従って、制御部１１は、1ビットの情報ビットに対応する2ビット分の尤度を、尤度変換部１２に供給する。なお、以下では、2ビット分の尤度を特に区別する必要がある場合、それぞれ、尤度＃１、尤度＃２という。
　尤度変換部１２は、畳み込み符号化部１７から供給される符号化ビット＃１と、その符号化ビット＃１の信頼情報とに基づいて、制御部１１から供給される尤度＃１を変換する。同様に、尤度変換部１２は、畳み込み符号化部１７から供給される符号化ビット＃２と、その符号化ビット＃２の信頼情報とに基づいて、制御部１１から供給される尤度＃２を変換する。
　なお、以下では、尤度＃１に対応する符号化ビット＃１と尤度＃２に対応する符号化ビット＃２を特に区別する必要がない場合、それらをまとめて符号化ビットという。同様に、信頼情報＃１と信頼情報＃２をまとめて信頼情報という。
　尤度変換部１２は、より詳細には、信頼情報のレベルが信頼できることを表すＨレベルである場合、予め設定された最も符号化ビットの値らしい尤度を変換後の尤度とする。一方、信頼情報のレベルが信頼できないことを表すＬレベルである場合、制御部１１から供給される尤度を変換後の尤度とする。尤度変換部１２は、変換後の尤度をビタビ復号部１３に供給する。
　ビタビ復号部１３は、尤度変換部１２から供給される尤度をビタビ復号し、ビット単位の復号結果をバイトデインターリーバ１４に供給する。
　バイトデインターリーバ１４は、ビタビ復号部１３から供給されるビット単位の復号結果をバイト単位の復号結果に変換する。そして、バイトデインターリーバ１４は、遅延部として機能し、変換の結果得られるバイト単位の復号結果の一部を遅延させることにより、デインターリーブを行う。ここで、ISDB-T規格におけるバイトインターリーバのブランチ数は１２であり、i番目（i=1,・・・,12）のブランチは、深さ(i-1)×17のメモリにより構成される。バイトデインターリーバ１４は、このバイトインターリーバと対応するように構成される。
　ＲＳ復号部１５は、バイトデインターリーバ１４によりデインターリーブされたバイト単位の復号結果をＲＳ復号する。ＲＳ復号部１５は、その結果得られる復号データと復号が成功したかどうかを表す復号成功フラグを外部に出力するとともに、バイトインターリーバ１６に供給する。
　バイトインターリーバ１６は、ISDB-T規格におけるバイトインターリーバであり、上述したように、ブランチ数が１２であり、i番目（i=1,・・・,12）のブランチが、深さ(i-1)×17のメモリで構成されるバイトインターリーバである。バイトインターリーバ１６は、ＲＳ復号部１５から供給される復号成功フラグを復号データと関連づけ、バイト単位でインターリーブする。バイトインターリーバ１６は、インターリーブ後のバイト単位の復号データと復号成功フラグを畳み込み符号化部１７に供給する。
　畳み込み符号化部１７は、制御部１１から１回目の尤度の読み出しが行われる場合、符号化ビットとしての所定値とＬレベルの信頼情報を尤度変換部１２に供給する。一方、畳み込み符号化部１７は、制御部１１から２回目以降の尤度の読み出しが行われる場合、バイトインターリーバ１６から供給されるバイト単位の復号データに基づいて、符号化ビットを生成することにより畳み込み符号化を行う。また、畳み込み符号化部１７は、復号成功フラグに基づいて信頼情報を生成する。そして、畳み込み符号化部１７は、符号化ビットと信頼情報を尤度変換部１２に供給する。
　以上のように、誤り訂正装置１０では、ビタビ復号される各ビットの尤度のうち、ＲＳ復号が成功したビットの尤度が、最も符号化ビットらしい尤度になるため、そのビットに対応するトレリス上のブランチのブランチメトリックの差が大きくなる。従って、生き残りパスがより正確に選択可能となり、ビタビ復号の正復号確率が向上する。また、正復号確率が向上したビタビ復号の復号結果は、デインターリーブされ、ＲＳ復号部１５に入力されるＲＳ符号語の一部となるため、ＲＳ復号の正復号確率も向上する。その結果、受信性能が向上する。
　そして、このような効果は、ビタビ復号とＲＳ復号が繰り返されることによりさらに高まる。
Y.Narikiyo and M.Takada,"Improvement of HDTV Mobile Reception Performance for ISDB-T Using Iterative Decoding 8-branch Space Diversity Technology,"in IEEE International Symposium on Broadband Multimedia Systems and Broadcasting(BMSB 2011),Nurnberg,Germany,June 2011.
　しかしながら、図１の誤り訂正装置１０において、バイトインターリーバ１６から出力される復号成功フラグと復号データを全てフィードバックさせるための制御部１１内のメモリの容量は、符号ビット１ビット当たりの尤度のビット数とバイトインターリーバ１６における遅延に対応するパケット数を考慮すると、繰り返し復号の回数が１回である場合でも無視できない。さらに、繰り返し復号の回数がＮ回（Ｎは２以上の整数）である場合には、繰り返し復号の回数が１回である場合のＮ倍の容量が必要となる。また、誤り訂正装置１０は、バイトインターリーバ１６用のメモリも設ける必要がある。
　本技術は、このような状況に鑑みてなされたものであり、誤り訂正処理用のメモリを削減することができるようにするものである。
　本技術の第１の側面の受信装置は、１以上の符号によって符号化された符号化データを受信する受信部と、前記受信部により受信された前記符号化データを復号する第１の復号部と、前記第１の復号部により得られる復号結果の一部を遅延させる第１の遅延部と、前記第１の遅延部による遅延後の前記復号結果のうちの、前記第１の遅延部により遅延されていない復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの復号を制御する信頼度向上部とを備える受信装置である。
　本技術の第１の側面の受信方法は、本技術の第１の側面の受信装置に対応する。
　本技術の第１の側面においては、１以上の符号によって符号化された符号化データが受信され、受信された前記符号化データが復号され、復号結果の一部が遅延され、遅延後の前記復号結果のうちの、遅延されていない復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの復号が制御される。
　本技術によれば、誤り訂正処理用のメモリを削減することができる。
従来の誤り訂正装置の構成の一例を示すブロック図である。 本技術を適用した受信装置の一実施の形態の構成例を示すブロック図である。 図２の誤り訂正部の第１の構成例を示すブロック図である。 図３の尤度変換部の構成例を示すブロック図である。 図３の畳み込み符号化部の構成例を示すブロック図である。 図３の誤り訂正部の誤り訂正処理を説明するフローチャートである。 図６の第１誤り訂正処理の詳細を説明するフローチャートである。 図７の尤度変換処理の詳細を説明するフローチャートである。 図７のエラービット数累算処理の詳細を説明するフローチャートである。 図６の第２誤り訂正処理の詳細を説明するフローチャートである。 図２の誤り訂正部の第２の構成例を示すブロック図である。 図１１のステート生成部の構成例を示すブロック図である。 図１１の誤り訂正部の第１誤り訂正処理の詳細を説明するフローチャートである。 図１３のビタビ復号処理の詳細を説明するフローチャートである。 図１１の誤り訂正部の第２誤り訂正処理の詳細を説明するフローチャートである。 図２の誤り訂正部の第３の構成例を示すブロック図である。 図１６の誤り訂正部の第１誤り訂正処理の詳細を説明するフローチャートである。 図１６の誤り訂正部の第２誤り訂正処理の詳細を説明するフローチャートである。 図２の誤り訂正部の第４の構成例を示すブロック図である。 図１９の誤り訂正部の誤り訂正処理を説明するフローチャートである。 図２０の第３誤り訂正処理の詳細を説明するフローチャートである。 図２の誤り訂正部の第５の構成例を示すブロック図である。 図２２の誤り訂正部の誤り訂正処理を説明するフローチャートである。 コンピュータのハードウエアの構成例を示すブロック図である。
　＜一実施の形態＞
　［受信装置の一実施の形態の構成例］
　図２は、本技術を適用した受信装置の一実施の形態の構成例を示すブロック図である。
　図２の受信装置２０は、例えば、ISDB-T規格に準拠した受信装置であり、アンテナ２１、チューナ２２、復調部２３、誤り訂正部２４、デコーダ２５、および出力部２６により構成される。受信装置２０は、ISDB-T規格に準拠した地上デジタル放送のRF信号を受信し、復号する。
　具体的には、アンテナ２１は、受信部として機能する。アンテナ２１は、図示せぬ放送局などの送信装置から、伝搬路を介して伝送されてくるRF信号を受信し、チューナ２２に供給する。
　チューナ２２は、アンテナ２１により受信されたRF信号を周波数変換する。RF信号に対して周波数変換を施すことで得られたIF信号は、復調部２３に供給される。
　復調部２３は、チューナ２２から供給されるIF信号に対してA/D変換を施した後、多値復調し、デマップ処理することにより、尤度を生成する。復調部２３は、その尤度を外符号と内符号によって符号化された符号化データとして誤り訂正部２４に供給する。
　誤り訂正部２４は、復調部２３から供給される尤度に対して誤り訂正処理を施し、その結果得られるデータを、デコーダ２５に供給する。また、誤り訂正部２４は、所定の期間ごとのビットエラー数を外部に出力する。
　デコーダ２５は、誤り訂正部２４から供給されるデータを、例えばMPEG（Moving Picture Experts Group phase）方式でデコードし、その結果得られる画像や音声のデータを、出力部２６に供給する。
　出力部２６は、表示装置やスピーカなどで構成される。表示装置は、デコーダ２５から供給される画像データに対応して画像を表示し、スピーカは、音声データに対応して音声を出力する。
　［誤り訂正部の第１の構成例］
　図３は、図２の誤り訂正部２４の第１の構成例を示すブロック図である。
　図３に示す構成のうち、図１の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
　図３の誤り訂正部２４の構成は、主に、制御部１１、畳み込み符号化部１７の代わりに、制御部３１、畳み込み符号化部３３が設けられている点、および、同期バイト処理部３２とビットエラーカウンタ３４が設けられている点、およびバイトインターリーバ１６が設けられない点が図１の構成と異なる。図３の誤り訂正部２４は、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果だけを用いて尤度を変換する。
　具体的には、誤り訂正部２４の制御部３１は、メモリを内蔵しており、図２の復調部２３から供給される符号化データとしての尤度を一旦格納する。そして、制御部３１は、内蔵するメモリに所定の単位（例えば、パケット単位）の尤度を格納すると、その単位の尤度の１回目の読み出しを行い、尤度変換部１２に供給する。このとき、制御部３１は、符号化ビットとしての所定値と、Ｌレベルの信頼情報を尤度変換部１２に供給する。
　また、制御部３１は、畳み込み符号化部３３から信頼情報と符号化ビットが出力されると、所定の単位の尤度の２回目の読み出しを行い、尤度変換部１２に供給する。このとき、制御部３１は、畳み込み符号化部３３から供給される信頼情報と符号化ビットが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものである場合、その信頼情報と符号化ビットを尤度変換部１２に供給する。
　一方、畳み込み符号化部３３から供給される信頼情報と符号化ビットが、バイトデインターリーバ１４においてゼロ遅延ブランチ以外を通った復号結果に対応するものである場合、制御部３１は、符号化ビットとしての所定値と、Ｌレベルの信頼情報を尤度変換部１２に供給する。
　以上のように、尤度変換部１２には、ゼロ遅延ブランチを通った復号結果に対応する符号化ビットと信頼情報がそのまま供給される。これにより、尤度変換部１２は、その符号化ビットと信頼情報を用いて、信頼情報のレベルがＨレベルである場合、尤度を最も符号化ビットらしい尤度に変換し、復号結果の信頼度を向上させる。
　即ち、尤度変換部１２は、ゼロ遅延ブランチを通った復号結果、つまりバイトデインターリーバ１４により遅延されていない復号結果に対応する符号化ビットと信頼情報に基づいて、その復号結果に対応する尤度を変換する。そして、尤度変換部１２は、変換後の尤度をビタビ復号部１３に供給し、変換後の尤度を復号するようにビタビ復号部１３を制御することにより、復号結果の信頼度が向上するようにビタビ復号部１３を制御する。
　また、尤度変換部１２には、ゼロ遅延ブランチ以外を通った復号結果に対応する信頼情報として、Ｌレベルの信頼情報が供給される。これにより、尤度変換部１２は、ゼロ遅延ブランチ以外を通った復号結果に対応する尤度については、その復号結果によらず、制御部３１から入力される尤度を、そのまま変換後の尤度としてビタビ復号部１３に供給する。即ち、尤度変換部１２は、ビタビ復号部１３の制御に、ゼロ遅延ブランチ以外を通った復号結果に対応する符号化ビットと信頼情報を用いない。
　同期バイト処理部３２は、置換部として機能し、ＲＳ復号部１５から出力されるバイト単位の復号データのうちの同期バイトの値を所定値に置換する。具体的には、ISDB-T規格ではパケットの同期バイトの値は、既知の値0x47であり、ＲＳ符号化後のパケットの同期バイトの位置はパケットの終端である。従って、同期バイト処理部３２は、復号データの終端位置のバイトを同期バイトとし、その同期バイトの値を既知の値0x47に置換する。
　また、同期バイト処理部３２は、ＲＳ復号部１５から出力される復号成功フラグのうちの同期バイトの復号成功フラグのレベルをＨレベルに置換する。そして、同期バイト処理部３２は、置換後のバイト単位の復号データと復号成功フラグを畳み込み符号化部３３に供給する。
　畳み込み符号化部３３は、同期バイト処理部３２から供給されるバイト単位の復号データに基づいて、図１の畳み込み符号化部１７と同様に、符号化ビットを生成することにより畳み込み符号化を行う。また、畳み込み符号化部３３は、畳み込み符号化部１７と同様に、復号成功フラグに基づいて信頼情報を生成する。そして、畳み込み符号化部３３は、符号化ビットと信頼情報を制御部３１に供給する。
　ビットエラーカウンタ３４は、計算部として機能する。ビットエラーカウンタ３４は、ＲＳ復号部１５から出力される、制御部３１により１回目の読み出しが行われた尤度に対応する復号成功フラグおよび訂正したビット数、並びに、外部から入力されるエラービット数の固定値である固定エラービット数およびビットエラー数の測定期間に基づいて、エラービット数を累算する。
　具体的には、ビットエラーカウンタ３４は、復号成功フラグのレベルがＨレベルである場合、訂正したビット数をビットエラー数の測定期間内で累算する。一方、復号成功フラグのレベルがＬレベルである場合、ビットエラーカウンタ３４は、固定エラービット数をビットエラー数の測定期間内で累算する。ビットエラーカウンタ３４は、ビットエラー数の測定期間ごとに、累算されたビット数をビットエラー数として外部に出力する。
　［尤度変換部の構成例］
　図４は、図３の尤度変換部１２の構成例を示すブロック図である。
　図４の尤度変換部１２は、セレクタ５１乃至５４により構成される。
　尤度変換部１２のセレクタ５１は、図３の制御部３１から供給される符号化ビット＃１に基づいて、外部から入力される最も１らしい尤度または最も０らしい尤度を選択する。具体的には、セレクタ５１は、符号化ビット＃１が１である場合、最も１らしい尤度を選択し、符号化ビット＃１が０である場合、最も０らしい尤度を選択する。セレクタ５１は、選択された尤度をセレクタ５２に供給する。
　セレクタ５２は、制御部３１から供給される信頼情報＃１に基づいて、セレクタ５１から供給される尤度または制御部３１から供給される尤度を選択する。具体的には、セレクタ５２は、信頼情報＃１のレベルがＨレベルである場合、セレクタ５１から供給される尤度を選択し、信頼情報＃１のレベルがＬレベルである場合、制御部３１から供給される尤度を選択する。セレクタ５２は、選択された尤度を変換後の尤度として図３のビタビ復号部１３に供給する。
　セレクタ５３は、制御部３１から供給される符号化ビット＃２に基づいて、セレクタ５１と同様に、外部から入力される最も１らしい尤度または最も０らしい尤度を選択する。セレクタ５３は、選択された尤度をセレクタ５４に供給する。
　セレクタ５４は、制御部３１から供給される信頼情報＃２に基づいて、セレクタ５２と同様に、セレクタ５３から供給される尤度または制御部３１から供給される尤度を選択する。セレクタ５４は、選択された尤度を変換後の尤度としてビタビ復号部１３に供給する。
　［畳み込み符号化部の構成例］
　図５は、図３の畳み込み符号化部３３の構成例を示すブロック図である。
　図５の畳み込み符号化部３３は、符号化部７１と信頼情報生成部７２により構成される。
　符号化部７１は、バイトビット変換部９１、遅延部９２乃至９７、EXOR部９８、およびEXOR部９９により構成される。
　符号化部７１のバイトビット変換部９１は、図３の同期バイト処理部３２から供給されるバイト単位の復号データをビット単位に変換し、ビット単位の復号データを遅延部９２、EXOR部９８、およびEXOR部９９に供給する。
　遅延部９２は、バイトビット変換部９１からビット単位の復号データが入力されると、保持している復号データを遅延部９３とEXOR部９８に供給し、入力された復号データを保持する。遅延部９３は、遅延部９２からビット単位の復号データが入力されると、保持している復号データを遅延部９４、EXOR部９８、およびEXOR部９９に供給し、入力された復号データを保持する。
　遅延部９４は、遅延部９３からビット単位の復号データが入力されると、保持している復号データを遅延部９５、EXOR部９８、およびEXOR部９９に供給し、入力された復号データを保持する。遅延部９５は、遅延部９４からビット単位の復号データが入力されると、保持している復号データを遅延部９６に供給し、入力された復号データを保持する。
　遅延部９６は、遅延部９５からビット単位の復号データが入力されると、保持している復号データを遅延部９７とEXOR部９９に供給し、入力された復号データを保持する。遅延部９７は、遅延部９６からビット単位の復号データが入力されると、保持している復号データをEXOR部９８とEXOR部９９に供給し、入力された復号データを保持する。
　EXOR部９８は、バイトビット変換部９１、遅延部９２乃至９４、および遅延部９７から供給されるビット単位の復号データの排他的論理和を演算し、その演算結果を符号化ビット＃１として図３の制御部３１に供給する。
　EXOR部９９は、バイトビット変換部９１、遅延部９３、遅延部９４、遅延部９６、および遅延部９７から供給されるビット単位の復号データの排他的論理和を演算し、その演算結果を符号化ビット＃２として制御部３１に供給する。
　信頼情報生成部７２は、遅延部１１１乃至１１６、AND部１１７、およびAND部１１８により構成される。
　遅延部１１１は、同期バイト処理部３２から復号成功フラグが入力されると、保持している復号成功フラグを遅延部１１２とAND部１１７に供給し、入力された復号成功フラグを保持する。遅延部１１２は、遅延部１１１から復号成功フラグが入力されると、保持している復号成功フラグを遅延部１１３、AND部１１７、およびAND部１１８に供給し、入力された復号成功フラグを保持する。
　遅延部１１３は、遅延部１１２から復号成功フラグが入力されると、保持している復号成功フラグを遅延部１１４、AND部１１７、およびAND部１１８に供給し、入力された復号成功フラグを保持する。遅延部１１４は、遅延部１１３から復号成功フラグが入力されると、保持している復号成功フラグを遅延部１１５に供給し、入力された復号成功フラグを保持する。
　遅延部１１５は、遅延部１１４から復号成功フラグが入力されると、保持している復号成功フラグを遅延部１１６とAND部１１８に供給し、入力された復号成功フラグを保持する。遅延部１１６は、遅延部１１５から復号成功フラグが入力されると、保持している復号成功フラグをAND部１１７とAND部１１８に供給し、入力された復号成功フラグを保持する。
　AND部１１７は、同期バイト処理部３２から供給される復号成功フラグ、遅延部１１１乃至１１３から供給される復号成功フラグ、および遅延部１１６から供給される復号成功フラグの論理和を演算し、その演算結果を信頼情報＃１として制御部３１に供給する。
　AND部１１８は、同期バイト処理部３２から供給される復号成功フラグ、並びに、遅延部１１２、遅延部１１３、遅延部１１５、および遅延部１１６から供給される復号成功フラグの論理和を演算し、その演算結果を信頼情報＃２として制御部３１に供給する。
　［図３の誤り訂正部の処理の説明］
　図６は、図３の誤り訂正部２４の誤り訂正処理を説明するフローチャートである。この誤り訂正処理は、例えば、図２の復調部２３から１パケット分の尤度が入力され、制御部３１に格納されるごとに開始される。
　図６のステップＳ１１において、図３の誤り訂正部２４は、１パケット分の尤度の１回目の誤り訂正処理である第１誤り訂正処理を行う。この第１誤り訂正処理の詳細は、後述する図７を参照して説明する。
　ステップＳ１２において、誤り訂正部２４は、１パケット分の尤度の２回目の誤り訂正処理である第２誤り訂正処理を行う。この第２誤り訂正処理の詳細は、後述する図１０を参照して説明する。第２誤り訂正処理後、誤り訂正処理は終了する。
　図７は、図６のステップＳ１１の第１誤り訂正処理の詳細を説明するフローチャートである。
　図７のステップＳ３１において、誤り訂正部２４の制御部３１は、内蔵するメモリに格納されている１パケット分の尤度を読み出し、尤度変換部１２に供給する。ステップＳ３２において、制御部３１は、信頼情報のレベルをＬレベルに設定し、尤度変換部１２に供給する。
　ステップＳ３３において、制御部３１は、符号化ビットを所定値に設定し、尤度変換部１２に供給する。ステップＳ３４において、尤度変換部１２は、制御部３１から供給される信頼情報と符号化ビットに基づいて尤度を変換する尤度変換処理を行う。この尤度変換処理の詳細は、後述する図８を参照して説明する。
　ステップＳ３５において、ビタビ復号部１３は、尤度変換部１２から供給される尤度をビタビ復号し、ビット単位の復号結果をバイトデインターリーバ１４に供給する。ステップＳ３６において、バイトデインターリーバ１４は、ビタビ復号部１３から供給されるビット単位の復号結果をバイト単位の復号結果に変換し、デインターリーブを行う。バイトデインターリーバ１４は、デインターリーブ後のバイト単位の復号結果をＲＳ復号部１５に供給する。
　ステップＳ３７において、ＲＳ復号部１５は、バイトデインターリーバ１４から供給されるデインターリーブ後のバイト単位の復号結果をＲＳ復号し、その結果得られる復号データを出力するとともに同期バイト処理部３２に供給する。また、ＲＳ復号部１５は、ＲＳ復号の結果得られる復号成功フラグを同期バイト処理部３２とビットエラーカウンタ３４に供給し、ＲＳ復号の結果得られる訂正したビット数をビットエラーカウンタ３４に供給する。
　ステップＳ３８において、同期バイト処理部３２は、ＲＳ復号部１５から供給されるバイト単位の復号データの同期バイトを既知の値0x47に置換し、畳み込み符号化部３３に供給する。ステップＳ３９において、同期バイト処理部３２は、ＲＳ復号部１５から供給される復号成功フラグのうちの同期バイトの復号成功フラグのレベルをＨレベルに置換し、畳み込み符号化部３３に供給する。
　ステップＳ４０において、畳み込み符号化部３３は、同期バイト処理部３２から供給されるバイト単位の復号データに基づいて、符号化ビットを生成することにより畳み込み符号化を行うとともに、復号成功フラグに基づいて信頼情報を生成する。そして、畳み込み符号化部３３は、符号化ビットと信頼情報を制御部３１に供給する。
　ステップＳ４１において、ビットエラーカウンタ３４は、ＲＳ復号部１５からの復号成功フラグおよび訂正したビット数、並びに、外部から入力される固定エラービット数およびビットエラー数の測定期間に基づいて、エラービット数を累算するエラービット数累算処理を行う。このエラービット数累算処理の詳細は、後述する図９を参照して説明する。ステップＳ４１の処理後、処理は、図６のステップＳ１１に戻り、ステップＳ１２に進む。
　図８は、図７のステップＳ３４の尤度変換処理の詳細を説明するフローチャートである。図８では、尤度＃１についての尤度変換処理を説明するが、尤度＃２についての尤度変換処理も同様に行われる。
　図８のステップＳ６１において、尤度変換部１２のセレクタ５１（図４）は、制御部３１から供給される符号化ビット＃１が１であるかどうかを判定する。ステップＳ６１で符号化ビット＃１が１であると判定された場合、ステップＳ６２において、セレクタ５１は、外部から入力される最も１らしい尤度を選択し、セレクタ５２に出力する。そして、処理はステップＳ６４に進む。
　一方、ステップＳ６１で符号化ビット＃１が１ではないと判定された場合、即ち符号化ビット＃１が０である場合、ステップＳ６３において、セレクタ５１は、外部から入力される最も０らしい尤度を選択し、セレクタ５２に出力する。そして、処理はステップＳ６４に進む。
　ステップＳ６４において、セレクタ５２は、制御部３１から供給される信頼情報＃１のレベルがＨレベルであるかどうかを判定する。ステップＳ６４で信頼情報＃１のレベルがＨレベルであると判定された場合、ステップＳ６５において、セレクタ５２は、セレクタ５１から供給される尤度を選択し、変換後の尤度＃１として図３のビタビ復号部１３に出力する。そして、処理は、図７のステップＳ３４に戻り、ステップＳ３５に進む。
　一方、ステップＳ６４で信頼情報＃１のレベルがＨレベルではないと判定された場合、即ち信頼情報＃１のレベルがＬレベルである場合、処理はステップＳ６６に進む。ステップＳ６６において、セレクタ５２は、制御部３１から供給される尤度を選択し、変換後の尤度＃１としてビタビ復号部１３に出力する。そして、処理は、図７のステップＳ３４に戻り、ステップＳ３５に進む。
　図９は、図７のステップＳ４１のエラービット数累算処理の詳細を説明するフローチャートである。
　図９のステップＳ８１において、ビットエラーカウンタ３４は、内蔵するタイマのカウント値が、ビットエラー数の測定期間に対応するカウント値Ｎであるかどうかを判定する。ステップＳ８１でカウント値がカウント値Ｎではないと判定された場合、処理はステップＳ８５に進む。
　一方、ステップＳ８１でカウント値がカウント値Ｎであると判定された場合、ステップＳ８２において、ビットエラーカウンタ３４は、保持している、累算されたビット数をビットエラー数として外部に出力する。
　ステップＳ８３において、ビットエラーカウンタ３４は、保持しているビット数を０にする。ステップＳ８４において、ビットエラーカウンタ３４は、内蔵するタイマのカウント値を０にし、処理をステップＳ８５に進める。
　ステップＳ８５において、ビットエラーカウンタ３４は、ＲＳ復号部１５から供給される復号成功フラグのレベルが、Ｈレベルであるかどうかを判定する。ステップＳ８５で復号成功フラグのレベルがＨレベルであると判定された場合、処理はステップＳ８６に進む。
　ステップＳ８６において、ビットエラーカウンタ３４は、保持しているビット数にＲＳ復号部１５から供給される訂正したビット数を加算することにより、ビット数を累算する。そして、処理は図７のステップＳ４１に戻り、図６のステップＳ１２に進む。
　一方、ステップＳ８５で復号成功フラグのレベルが、Ｌレベルであると判定された場合、ステップＳ８７において、ビットエラーカウンタ３４は、保持しているビット数に固定エラービット数を加算することにより、ビット数を累算する。そして、処理は図７のステップＳ４１に戻り、図６のステップＳ１２に進む。
　図１０は、図６のステップＳ１２の第２誤り訂正処理の詳細を説明するフローチャートである。
　図１０のステップＳ１０１において、制御部３１は、内蔵するメモリに格納されている１パケット分の尤度を再度読み出し、尤度変換部１２に供給する。なお、以降のステップＳ１０２乃至Ｓ１０４の処理は、信頼情報と符号化ビットごとに行われる。
　ステップＳ１０２において、制御部３１は、畳み込み符号化部３３から供給される信頼情報と符号化ビットが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものであるかどうかを判定する。
　ステップＳ１０２で信頼情報と符号化ビットが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものではないと判定された場合、処理はステップＳ１０３に進む。
　ステップＳ１０３において、制御部３１は、信頼情報のレベルをＬレベルに設定し、尤度変換部１２に供給する。ステップＳ１０４において、制御部３１は、符号化ビットを所定値に設定して尤度変換部１２に供給し、処理をステップＳ１０５に進める。
　一方、ステップＳ１０２で信頼情報と符号化ビットが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものであると判定された場合、制御部３１は、その信頼情報と符号化ビットを尤度変換部１２に供給する。そして、処理はステップＳ１０５に進む。
　ステップＳ１０５乃至Ｓ１０７の処理は、図７のステップＳ３４乃至Ｓ３６の処理と同様であるので、説明は省略する。
　ステップＳ１０８において、ＲＳ復号部１５は、バイトデインターリーバ１４から供給されるデインターリーブ後のバイト単位の復号結果をＲＳ復号し、その結果得られる復号データを出力する。
　以上のように、図３の誤り訂正部２４は、ゼロ遅延ブランチを通った復号結果に基づいて尤度を変換し、変換後の尤度を復号するように制御することにより、復号結果の信頼度を向上させる。従って、誤り訂正部２４は、図１の誤り訂正装置１０のように、バイトインターリーバ１６を有する必要がなく、誤り訂正処理用のメモリを削減することができる。
　また、図３の誤り訂正部２４は、バイトインターリーバ１６を有する必要がないため、制御部３１のメモリの容量も、制御部１１に比べて大幅に削減することができる。
　即ち、図１の誤り訂正装置１０では、バイトインターリーバ１６により復号成功フラグおよび復号データが遅延されるので、尤度変換部１２に入力される信頼情報および符号化ビットと、制御部１１から出力される尤度が対応するためには、制御部１１は、バイトインターリーバ１６による遅延分の尤度を保持する必要がある。
　しかしながら、図３の誤り訂正部２４は、バイトインターリーバ１６を有しないため、バイトインターリーバ１６による遅延が発生せず、制御部３１は、その遅延分の尤度を保持する必要がない。よって、制御部３１のメモリの容量は、数パケット分で済み、制御部３１のメモリの容量を制御部１１に比べて大幅に削減することができる。
　また、ビットエラーカウンタ３４は、１回目の復号により得られる復号成功フラグおよび訂正したビット数に基づいてビットエラー数を累算する。従って、ビットエラー数に対応するBER（Bit Error Rate）が、規格で規定されている条件を満たさなくなることを防止することができる。
　即ち、例えば、DVB-T規格では、Nordingと呼ばれる受信装置が満たすべきテストスペックがある。具体的には、Nording test spec v2.2.1 Task3:18として、ビタビ復号後のBERが2×10-4となるCNR（Carrier to Noise Ratio）から1dB減算したCNRで、ビタビ復号後のBERが2×10-3以下となることという条件がある。しかしながら、最後の復号により得られる復号成功フラグおよび訂正したビット数に基づいてビットエラー数を累算すると、そのビットエラー数に対応するBERのカーブが急峻になり、その条件を満たさなくなることがある。従って、ビットエラーカウンタ３４は、１回目の復号により得られる復号成功フラグおよび訂正したビット数に基づいてビットエラー数を累算することにより、BERが条件を満たさなくなることを防止する。
　さらに、同期バイト処理部３２は、ＲＳ復号部１５から出力されるバイト単位の復号データの同期バイトの値を既知の値に置換し、同期バイトの復号成功フラグのレベルをＨレベルに置換する。従って、畳み込み符号化部３３は、置換後の復号データと復号成功フラグに基づいて、より信頼性の高い信頼情報と符号化ビットを生成することができる。その結果、ビタビ復号時の正復号確率を向上させることができる。
　［誤り訂正部の第２の構成例］
　図１１は、図２の誤り訂正部２４の第２の構成例を示すブロック図である。
　図１１に示す構成のうち、図３の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
　図１１の誤り訂正部２４の構成は、主に、制御部３１、ビタビ復号部１３、畳み込み符号化部３３の代わりに、制御部１３１、ビタビ復号部１３２、ステート生成部１３３が設けられている点、および、尤度変換部１２が設けられない点が図３の構成と異なる。図３の誤り訂正部２４は、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に基づいてビタビ復号における終結処理を行う。
　具体的には、制御部１３１は、図３の制御部３１と同様に、メモリを内蔵しており、図２の復調部２３から供給される尤度を一旦格納する。そして、制御部１３１は、制御部３１と同様に尤度の１回目の読み出しを行い、ビタビ復号部１３２に供給する。このとき、制御部１３１は、ステートとしての所定値と、Ｌレベルのステートの信頼情報をビタビ復号部１３２に供給する。
　また、制御部１３１は、ステート生成部１３３からステートの信頼情報とステートが出力されると、所定の単位の尤度の２回目の読み出しを行い、ビタビ復号部１３２に供給する。このとき、制御部１３１は、ステート生成部１３３から供給されるステートの信頼情報とステートが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものである場合、そのステートの信頼情報とステートをビタビ復号部１３２に供給する。
　一方、ステート生成部１３３から供給されるステートの信頼情報とステートが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものではない場合、制御部１３１は、ステートとしての所定値と、Ｌレベルのステートの信頼情報をビタビ復号部１３２に供給する。
　ビタビ復号部１３２は、制御部１３１から供給されるステートとステートの信頼情報に基づいて、制御部１３１から供給される尤度をビタビ復号する。
　ここで、ビタビ復号について説明する。ビタビ復号では、まず最初に、現時刻のステートと１時刻前のステートごとに、尤度から計算されるトレリス上のブランチのブランチメトリックと、１時刻前のステートのステートメトリックとから、現時刻のステートのステートメトリックが計算される。そして、１時刻前のステートのステートメトリックとブランチメトリックの和が最小となるときの１時刻前のステートと現時刻のステート間のパス（ブランチ）が生き残りパスとされる。そして、ある時刻から生き残りパスをたどる、Tracebackと呼ばれる処理が行われることで、パス（ブランチ）に割り当てられているビット列（符号ビットまたは情報ビット）が復号結果とされる。ビタビ復号では、例えば、即座に復号処理が開始されるのではなく、一定期間トレーニングすることで最適なパス（最尤パス）に合流させてから復号処理が開始される。
　ビタビ復号部１３２は、上述したように、このようなビタビ復号を、制御部１３１から供給されるステートとステートの信頼情報に基づいて行う。具体的には、ビタビ復号部１３２は、ステートの信頼情報のレベルがＨレベルである場合、ビタビ復号において、制御部１３１から供給されるステートのステートメトリックを最小値に貼り付け、他のステートのステートメトリックを最大値に貼り付ける終結処理を行う。そして、ビタビ復号部１３２は、尤度と終結処理後のステートメトリックに基づいて生き残りパスを決定し、制御部１３１から供給されるステートをTracebackの開始ステートとしてTracebackを行うことにより、ビット単位の復号結果を得る。
　このように、ビタビ復号部１３２は、ステートの信頼情報のレベルがＨレベルである場合、Tracebackの開始ステートを、制御部１３１から供給されるステートとするので、ステートメトリックの比較を行う回路を設けることなく、最小ステートメトリックを有するステートからTracebackを開始することができる。最小ステートメトリックを有するステートからTracebackが開始されることにより、Tracebackの開始時点からステートが最適なパス上に存在する可能性が高くなる。
　一方、ステートの信頼情報のレベルがＬレベルである場合、ビタビ復号部１３２は、尤度に対して通常のビタビ復号を行い、ビット単位の復号結果を得る。ビタビ復号部１３２は、ビット単位の復号結果をバイトデインターリーバ１４に供給する。
　ステート生成部１３３は、同期バイト処理部３２から供給されるバイト単位の復号データと復号成功フラグに基づいて、ステートとステートの信頼情報を生成する。そして、ステート生成部１３３は、ステートとステートの信頼情報を制御部１３１に供給する。
　ここで、上述したように、ビタビ復号部１３２には、ゼロ遅延ブランチを通った復号結果に対応するステートとステートの信頼情報がそのまま供給される。即ち、ステート生成部１３３により、ゼロ遅延ブランチを通った復号結果に対応するバイト単位の復号データと復号成功フラグに基づいて決定されたステートとステートの信頼情報は、そのままビタビ復号部１３２に供給される。これにより、ビタビ復号部１３２は、ステートの信頼情報のレベルがＨレベルである場合、そのステートの終結処理を行い、復号結果の信頼度を向上させる。
　従って、ステート生成部１３３は、ゼロ遅延ブランチを通った復号結果に対応する復号データと復号成功フラグに基づいて、ステートとステートの信頼情報を決定し、制御部１３１に供給して、信頼情報のレベルがＨレベルであるステートの終結処理をビタビ復号部１３２に行わせることにより、復号結果の信頼度が向上するようにビタビ復号部１３２を制御するといえる。
　一方、上述したように、ビタビ復号部１３２には、ゼロ遅延ブランチ以外を通った復号結果に対応する信頼情報として、Ｌレベルの信頼情報が供給される。これにより、ビタビ復号部１３２は、終結処理を行わない。従って、ステート生成部１３３は、ビタビ復号部１３２の制御に、ゼロ遅延ブランチ以外を通った復号結果に対応するステートとステートの信頼情報を用いないといえる。
　［ステート生成部の構成例］
　図１２は、図１１のステート生成部１３３の構成例を示すブロック図である。
　図１２のステート生成部１３３は、符号化部１５１と信頼情報生成部１５２により構成される。
　ステート生成部１３３の符号化部１５１は、バイトビット変換部１７１および遅延部１７２乃至１７６により構成される。
　バイトビット変換部１７１は、図１１の同期バイト処理部３２から供給されるバイト単位の復号データをビット単位の復号データに変換し、１ビット分のステートとして制御部１３１に供給するとともに、遅延部１７２に供給する。
　遅延部１７２乃至遅延部１７６は、順に直列接続されている。遅延部１７２は、バイトビット変換部１７１からビット単位の復号データが入力されると、保持している復号データを１ビット分のステートとして制御部１３１に供給するとともに、遅延部１７３に供給する。そして、遅延部１７２は、入力されたビット単位の復号データを保持する。
　遅延部１７３乃至１７６は、遅延部１７２と同様に、前段の遅延部からビット単位の復号データが入力されると、保持している復号データを１ビット分のステートとして制御部１３１に供給するとともに、後段の遅延部に供給する。そして、遅延部１７３乃至１７６は、遅延部１７２と同様に、入力されたビット単位の復号データを保持する。
　以上により、符号化部１５１は、６ビットの復号データをステートとして制御部１３１に供給する。
　信頼情報生成部１５２は、遅延部１８１乃至１８５とAND部１８６により構成される。
　遅延部１８１乃至１８５は、順に直列接続されている。遅延部１８１は、図１１の同期バイト処理部３２から復号成功フラグが入力されると、保持している復号成功フラグをAND部１８６と遅延部１８２に供給する。そして、遅延部１８１は、入力された復号成功フラグを保持する。
　遅延部１８２乃至１８５は、遅延部１８１と同様に、前段の遅延部から復号成功フラグが入力されると、保持している復号成功フラグをAND部１８６と後段の遅延部に供給する。そして、遅延部１８２乃至１８５は、遅延部１８１と同様に、入力された復号成功フラグを保持する。
　AND部１８６は、同期バイト処理部３２および遅延部１８１乃至１８５から供給される復号成功フラグの論理和を演算し、その結果得られる論理和をステートの信頼情報として制御部１３１に供給する。
　[図１１の誤り訂正部の処理の説明]
　図１１の誤り訂正部２４の誤り訂正処理では、図６の誤り訂正処理と同様に、第１誤り訂正処理、第２誤り訂正処理が順に行われる。
　図１３は、図１１の誤り訂正部２４の第１誤り訂正処理の詳細を説明するフローチャートである。
　図１３のステップＳ１２１において、誤り訂正部２４の制御部１３１は、内蔵するメモリに格納されている１パケット分の尤度を読み出し、ビタビ復号部１３２に供給する。ステップＳ１２２において、制御部１３１は、ステートの信頼情報のレベルをＬレベルに設定し、ビタビ復号部１３２に供給する。
　ステップＳ１２３において、制御部１３１は、ステートを所定値に設定し、ビタビ復号部１３２に供給する。ステップＳ１２４において、ビタビ復号部１３２は、制御部１３１から供給されるステートとステートの信頼情報に基づいて尤度をビタビ復号するビタビ復号処理を行う。このビタビ復号処理の詳細は、後述する図１４を参照して説明する。
　ステップＳ１２５乃至Ｓ１２８の処理は、図７のステップＳ３６乃至Ｓ３９の処理と同様であるので、説明は省略する。
　ステップＳ１２９において、ステート生成部１３３は、同期バイト処理部３２から供給されるバイト単位の復号データと復号成功フラグに基づいて、ステートとステートの信頼情報を生成する。そして、ステート生成部１３３は、ステートとステートの信頼情報を制御部１３１に供給する。
　ステップＳ１３０において、ビットエラーカウンタ３４は、図９のエラービット数累算処理を行い、第１誤り訂正処理を終了する。
　図１４は、図１３のステップＳ１２４のビタビ復号処理の詳細を説明するフローチャートである。
　図１４のステップＳ１５１において、ビタビ復号部１３２は、制御部１３１から供給されるステートの信頼情報のレベルがＨレベルであるかどうかを判定する。ステップＳ１５１で信頼情報のレベルがＨレベルであると判定された場合、ステップＳ１５２において、ビタビ復号部１３２は、制御部１３１から供給されるステートの終結処理を行う。
　ステップＳ１５３において、ビタビ復号部１３２は、制御部１３１から供給される尤度に基づいて、現時刻のステートと１時刻前のステートごとに、ブランチメトリックを計算する。ステップＳ１５４において、ビタビ復号部１３２は、計算されたブランチメトリックと終結処理後のステートメトリックに基づいて生き残りパスを決定する。
　ステップＳ１５５において、ビタビ復号部１３２は、制御部１３１から入力されるステートをTracebackの開始ステートとしてTracebackを行う。ビタビ復号部１３２は、その結果得られるビット単位の復号結果をバイトデインターリーバ１４に供給する。ステップＳ１５５の処理後、処理は図１３のステップＳ１２４に戻り、ステップＳ１２５に進む。
　一方、ステップＳ１５１で信頼情報のレベルがＨレベルではないと判定された場合、即ち信頼情報のレベルがＬレベルである場合、処理はステップＳ１５６に進む。ステップＳ１５６において、ビタビ復号部１３２は、現時刻のステートと１時刻前のステートごとに、尤度に基づいてブランチメトリックを計算し、ブランチメトリックと１時刻前のステートメトリックとから現時刻のステートメトリックを計算する。
　ステップＳ１５７において、ビタビ復号部１３２は、１時刻前のステートのステートメトリックとブランチメトリックの和が最小となるときの１時刻前のステートと現時刻のステート間のパスを生き残りパスとして決定する。
　ステップＳ１５８において、ビタビ復号部１３２は、所定のステートを開始ステートとしてTracebackを行う。ビタビ復号部１３２は、その結果得られるビット単位の復号結果をバイトデインターリーバ１４に供給する。ステップＳ１５８の処理後、処理は図１３のステップＳ１２４に戻り、ステップＳ１２５に進む。
　図１５は、図１１の誤り訂正部２４の第２誤り訂正処理の詳細を説明するフローチャートである。
　図１５のステップＳ１７１において、制御部１３１は、内蔵するメモリに格納されている１パケット分の尤度を再度読み出し、ビタビ復号部１３２に供給する。なお、以降のステップＳ１７２乃至Ｓ１７４の処理は、ステートの信頼情報とステートごとに行われる。
　ステップＳ１７２において、制御部１３１は、ステート生成部１３３から供給されるステートの信頼情報とステートが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものであるかどうかを判定する。
　ステップＳ１７２でステートの信頼情報とステートが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものではないと判定された場合、処理はステップＳ１７３に進む。
　ステップＳ１７３において、制御部１３１は、ステートの信頼情報のレベルをＬレベルに設定し、ビタビ復号部１３２に供給する。ステップＳ１７４において、制御部１３１は、ステートを所定値に設定してビタビ復号部１３２に供給し、処理をステップＳ１７５に進める。
　一方、ステップＳ１７２でステートの信頼情報とステートが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものであると判定された場合、制御部１３１は、そのステートの信頼情報とステートをビタビ復号部１３２に供給する。そして、処理はステップＳ１７５に進む。
　ステップＳ１７５乃至Ｓ１７７の処理は、図１３のステップＳ１２４乃至Ｓ１２６の処理と同様であるので、説明は省略する。ステップＳ１７７の処理後、第２誤り訂正処理は終了する。
　以上のように、図１１の誤り訂正部２４は、ゼロ遅延ブランチを通った復号結果に基づいて信頼情報のレベルがＨレベルであるステートを決定し、そのステートの終結処理をビタビ復号部１３２に行わせる。これにより、図３の誤り訂正部２４に比べて復号結果の信頼度を向上させることができる。また、図３の誤り訂正部２４と同様に、バイトインターリーバ１６を有する必要がなく、制御部１３１のメモリの容量も大幅に削減することができる。
　［誤り訂正部の第３の構成例］
　図１６は、図２の誤り訂正部２４の第３の構成例を示すブロック図である。
　図１６に示す構成のうち、図３や図１１の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。図１６の誤り訂正部２４は、全ての復号結果に基づいてビタビ復号における終結処理を行う。
　具体的には、誤り訂正部２４の遅延部２０１、ビタビ復号部２０２、バイトデインターリーバ２０３、およびＲＳ復号部２０４は、第２誤り訂正処理を行う。
　より詳細には、遅延部２０１は、図２の復調部２３から供給される尤度を所定の単位（例えば、パケット単位）で保持することにより、遅延させる。具体的には、遅延部２０１は、ステート生成部１３３からビタビ復号部２０２にステートとステートの信頼情報が供給されたとき、そのステートと信頼情報に対応する尤度をビタビ復号部２０２に出力するように、尤度を遅延させる。遅延部２０１は、遅延後の所定の単位の尤度をビタビ復号部２０２に供給する。
　ビタビ復号部２０２は、ステート生成部１３３から供給される第１誤り訂正処理の結果得られるステートおよびステートの信頼情報に基づいて、図１１のビタビ復号部１３２と同様に、遅延部２０１から供給される尤度をビタビ復号する。ビタビ復号部２０２は、その結果得られるビット単位の復号結果をバイトデインターリーバ２０３に供給する。
　バイトデインターリーバ２０３は、バイトデインターリーバ１４と同様に構成される。バイトデインターリーバ２０３は、バイトデインターリーバ１４と同様に、ビタビ復号部２０２から供給されるビット単位の復号結果をバイト単位の復号結果に変換し、変換の結果得られるバイト単位の復号結果に対してデインターリーブを行う。バイトデインターリーバ２０３は、デインターリーブ後のバイト単位の復号結果をＲＳ復号部２０４に供給する。
　ＲＳ復号部２０４は、ＲＳ復号部１５と同様に、バイトデインターリーバ２０３から供給されるバイト単位の復号結果をＲＳ復号する。ＲＳ復号部１５は、その結果得られる復号データを図２のデコーダ２５に供給する。
　ビタビ復号部１３には、図２の復調部２３から供給される尤度が入力され、ビタビ復号部１３、バイトデインターリーバ１４、ＲＳ復号部１５、同期バイト処理部３２、バイトインターリーバ２０５、およびステート生成部１３３により第１誤り訂正処理が行われる。
　具体的には、図２の復調部２３から尤度が入力されると、ビタビ復号部１３、バイトデインターリーバ１４、ＲＳ復号部１５、同期バイト処理部３２を介して、バイト単位の復号データと復号成功フラグがバイトインターリーバ２０５に出力される。
　バイトインターリーバ２０５は、バイトインターリーバ１６と同様に構成され、同期バイト処理部３２から供給される復号成功フラグを復号データと関連づけ、復号成功フラグと復号データをバイト単位でインターリーブする。バイトインターリーバ１６は、インターリーブ後のバイト単位の復号データと復号成功フラグをステート生成部１３３に供給する。ステート生成部１３３に供給されるバイト単位の復号データと復号成功フラグは、ステートとステートの信頼情報の生成に用いられ、生成されたステートとステートの信頼情報はビタビ復号部２０２に供給される。
　また、ＲＳ復号部１５から出力される第１誤り訂正処理におけるバイト単位の復号データと復号成功フラグは、ビットエラーカウンタ３４に供給され、ビットエラー数の計算に用いられる。計算されたビットエラー数は出力される。
　[図１６の誤り訂正部の処理の説明]
　図１６の誤り訂正部２４の誤り訂正処理では、図６の誤り訂正処理と同様に、第１誤り訂正処理、第２誤り訂正処理が順に行われる。
　図１７は、図１６の誤り訂正部２４の第１誤り訂正処理の詳細を説明するフローチャートである。
　図１７のステップＳ１９１において、遅延部２０１は、図２の復調部２３から供給される１パケット分の尤度を保持することにより、遅延させる。ステップＳ１９２において、ビタビ復号部１３は、復調部２３から供給される尤度をビタビ復号し、ビット単位の復号結果をバイトデインターリーバ１４に供給する。ステップＳ１９３乃至Ｓ１９６の処理は、図１３のステップＳ１２５乃至Ｓ１２８の処理と同様であるので、説明は省略する。
　ステップＳ１９７において、バイトインターリーバ２０５は、同期バイト処理部３２から供給される復号成功フラグを復号データと関連づけ、復号データと復号成功フラグをバイト単位でインターリーブする。バイトインターリーバ１６は、インターリーブ後のバイト単位の復号データと復号成功フラグをステート生成部１３３に供給する。
　ステップＳ１９８およびＳ１９９の処理は、図１３のステップＳ１２９とＳ１３０の処理と同様であるので、説明は省略する。
　図１８は、図１６の誤り訂正部２４の第２誤り訂正処理の詳細を説明するフローチャートである。
　図１８のステップＳ２２１において、遅延部２０１は、保持している１パケット分の尤度を遅延後の尤度として読み出し、ビタビ復号部２０２に供給する。
　ステップＳ２２２乃至Ｓ２２４の処理は、図１５のステップＳ１７５乃至Ｓ１７７の処理と同様であるので、説明は省略する。
　以上のように、図１６の誤り訂正部２４は、復号データと復号成功フラグをインターリーブするので、ゼロ遅延ブランチ以外のブランチを通った復号結果にも基づいて、終結処理対象とするステートを決定することができる。これにより、終結処理の回数が増加し、その結果、復号結果の信頼度がより向上する。
　［誤り訂正部の第４の構成例］
　図１９は、図２の誤り訂正部２４の第４の構成例を示すブロック図である。
　図１９に示す構成のうち、図３、図１１、および図１６の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。図１９の誤り訂正部２４は、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に基づいてビタビ復号における終結処理を行い、その結果得られる全ての復号結果に基づいて、さらに、ビタビ復号における終結処理を行う。即ち、図１９の誤り訂正部２４は、図１１の誤り訂正部２４と図１６の誤り訂正部２４を組み合わせたものである。
　具体的には、誤り訂正部２４の制御部１３１、ビタビ復号部１３２、バイトデインターリーバ１４、ＲＳ復号部１５、同期バイト処理部３２、ステート生成部１３３、およびビットエラーカウンタ３４は、図１１の誤り訂正部２４と同様に、図２の復調部２３から供給される尤度に対して誤り訂正処理を行う。
　誤り訂正処理の結果ＲＳ復号部１５から出力される復号データと復号成功フラグは、同期バイト処理部３２に再度供給され、置換された後、バイトインターリーバ２０５に供給される。
　バイトインターリーバ２０５は、図１のバイトインターリーバ１６と同様に構成され、バイトインターリーバ２０５に供給された復号成功フラグを、復号データと関連づけ、バイト単位でインターリーブする。インターリーブ後の復号データはセレクタ２２３に供給され、復号成功フラグは制御部２２２とセレクタ２２４に供給される。
　遅延部２０１、制御部２２２、ビタビ復号部２０２、バイトデインターリーバ２０３、ＲＳ復号部２０４、セレクタ２２３、セレクタ２２４、同期バイト処理部２２５、およびステート生成部２２６は、前段で行われた図１１の誤り訂正部２４と同様の誤り訂正処理の結果得られる復号データと復号成功フラグに基づいて最初の復号を制御する点を除いて、図１６の誤り訂正部２４の誤り訂正処理と同様の誤り訂正処理を行う。
　具体的には、制御部２２２は、遅延部２０１から供給される尤度をビタビ復号部２０２に出力する。また、制御部２２２は、バイトインターリーバ２０５から供給される復号成功フラグに応じて、バイトインターリーバ２０５からの入力を選択することを表すセレクト信号をセレクタ２２３と２２４に供給する。さらに、制御部２２２は、バイトインターリーバ２０５から供給される復号成功フラグを保持する。
　また、制御部２２２は、メモリを内蔵しており、遅延部２０１から供給される尤度を一旦格納する。そして、制御部２２２は、ＲＳ復号部２０４から復号成功フラグが入力されたとき、ステート生成部２２６からビタビ復号部２０２に供給されるステートに対応する、格納されている尤度を読み出し、再度ビタビ復号部２０２に出力するとともに、復号成功フラグを読み出す。
　制御部２２２は、読み出された復号成功フラグに基づいて、バイトインターリーバ２０５またはＲＳ復号部２０４からの入力を選択することを表すセレクト信号をセレクタ２２３と２２４に供給する。
　セレクタ２２３は、制御部２２２から供給されるセレクト信号に基づいて、バイトインターリーバ２０５から供給される復号データ、または、ＲＳ復号部２０４から供給される復号データを同期バイト処理部２２５に供給する。
　セレクタ２２４は、制御部２２２から供給されるセレクト信号に基づいて、バイトインターリーバ２０５から供給される復号成功フラグ、または、ＲＳ復号部２０４から供給される復号成功フラグを同期バイト処理部２２５に供給する。
　同期バイト処理部２２５は、同期バイト処理部３２と同様に、セレクタ２２３から供給されるバイト単位の復号データの同期バイトの値を既知の値に置換する。また、同期バイト処理部２２５は、同期バイト処理部３２と同様に、セレクタ２２４から供給される復号成功フラグのうちの同期バイトの復号成功フラグのレベルをＨレベルに置換する。同期バイト処理部２２５は、置換後のバイト単位の復号データと復号成功フラグをステート生成部２２６に供給する。
　ステート生成部２２６は、ステート生成部１３３と同様に、同期バイト処理部２２５から供給されるバイト単位の復号データと復号成功フラグに基づいて、ステートとステートの信頼情報を生成する。そして、ステート生成部２２６は、ステートとステートの信頼情報をビタビ復号部２０２に供給する。
　以上のように、図１９の誤り訂正部２４は、制御部１３１、ビタビ復号部１３２、バイトデインターリーバ１４、ＲＳ復号部１５、同期バイト処理部３２、およびステート生成部１３３からなる第１の誤り訂正処理部と、制御部２２２、ビタビ復号部２０２、バイトデインターリーバ２０３、ＲＳ復号部２０４、同期バイト処理部２２５、およびステート生成部２２６からなる第２の誤り訂正処理部が、バイトインターリーバ２０５等を介して直列に接続されることにより、構成される。
　そして、後段の第２の誤り訂正処理部のステート生成部２２６は、前段の第１の誤り訂正処理部により２回目の復号の結果得られ、バイトインターリーバ２０５によりインターリーブされた復号データと復号成功フラグを用いて、最初の復号結果の信頼度が向上するように、ビタビ復号部２０２を制御する。
　[図１９の誤り訂正部の処理の説明]
　図２０は、図１９の誤り訂正部２４の誤り訂正処理を説明するフローチャートである。この誤り訂正処理は、例えば、図２の復調部２３から１パケット分の尤度が入力され、制御部１３１に格納されるごとに開始される。
　図２０のステップＳ２４０において、図１９の誤り訂正部２４は、図１３の第１誤り訂正処理を行う。ステップＳ２４１において、誤り訂正部２４は、図１５の第２誤り訂正処理を行う。
　ステップＳ２４２において、同期バイト処理部３２は、第２誤り訂正処理においてＲＳ復号部１５によるＲＳ復号の結果得られるバイト単位の復号データを、ＲＳ復号部１５から取得し、同期バイトの値を既知の値に置換する。そして、同期バイト処理部３２は、置換後の復号データをバイトインターリーバ２０５に供給する。
　ステップＳ２４３において、同期バイト処理部３２は、第２誤り訂正処理においてＲＳ復号部１５によるＲＳ復号の結果得られる復号成功フラグを、ＲＳ復号部１５から取得し、同期バイトの復号成功フラグのレベルをＨレベルに置換する。そして、同期バイト処理部３２は、置換後の復号成功フラグをバイトインターリーバ２０５に供給する。
　ステップＳ２４４において、バイトインターリーバ２０５は、同期バイト処理部３２から供給される復号成功フラグを復号データと関連づけ、復号データと復号成功フラグをバイト単位でインターリーブする。
　バイトインターリーバ２０５は、インターリーブ後のバイト単位の復号データをセレクタ２２３に供給し、復号成功フラグを制御部２２２とセレクタ２２４に供給する。制御部２２２は、バイトインターリーバ２０５からの復号成功フラグを保持する。
　ステップＳ２４５において、制御部２２２は、バイトインターリーバ２０５からの入力を選択することを表すセレクト信号を生成し、セレクタ２２３と２２４に供給する。ステップＳ２４６において、誤り訂正部２４は、１パケット分の尤度の３回目の誤り訂正処理である第３誤り訂正処理を行う。この第３誤り訂正処理の詳細は、後述する図２１を参照して説明する。
　ステップＳ２４７において、制御部２２２は、保持しているバイトインターリーバ２０５からの復号成功フラグを読み出し、その復号成功フラグのレベルがＨレベルであるかどうかを判定する。
　ステップＳ２４７でバイトインターリーバ２０５からの復号成功フラグのレベルがＨレベルであると判定された場合、ステップＳ２４８において、制御部２２２は、バイトインターリーバ２０５からの入力を選択することを表すセレクト信号を生成する。そして、制御部２２２は、そのセレクト信号をセレクタ２２３と２２４に供給し、処理をステップＳ２５０に進める。
　一方、ステップＳ２４７でバイトインターリーバ２０５からの復号成功フラグのレベルがＨレベルではないと判定された場合、即ち、復号成功フラグのレベルがＬレベルである場合、処理はステップＳ２４９に進む。
　ステップＳ２４９において、制御部２２２は、ＲＳ復号部２０４からの入力を選択することを表すセレクト信号を生成する。そして、制御部２２２は、そのセレクト信号をセレクタ２２３と２２４に供給し、処理をステップＳ２５０に進める。
　ステップＳ２５０において、誤り訂正部２４は、１パケット分の尤度の４回目の誤り訂正処理である第４誤り訂正処理を行う。この第４誤り訂正処理は、制御部２２２が遅延部２０１から供給される尤度をビタビ復号部２０２に出力するのではなく、内蔵するメモリに保持している尤度を読み出してビタビ復号部２０２に出力することを除いてステップＳ２４６の第３誤り訂正処理と同様である。従って、詳細な説明は省略する。ステップＳ２５０の処理後、誤り訂正処理は終了する。
　図２１は、図２０のステップＳ２４６の第３誤り訂正処理の詳細を説明するフローチャートである。
　図２１のステップＳ２６０において、同期バイト処理部２２５は、セレクタ２２３から供給されるバイト単位の復号データの同期バイトの値を既知の値に置換し、ステート生成部２２６に供給する。ステップＳ２６１において、同期バイト処理部２２５は、セレクタ２２４から供給される復号成功フラグのうちの同期バイトの復号成功フラグのレベルをＨレベルに置換し、ステート生成部２２６に供給する。
　ステップＳ２６２において、ステート生成部２２６は、同期バイト処理部２２５から供給されるバイト単位の復号データと復号成功フラグに基づいて、ステートとステートの信頼情報を生成する。そして、ステート生成部２２６は、ステートとステートの信頼情報をビタビ復号部２０２に供給する。
　ステップＳ２６３において、制御部２２２は、制御部１３１からの１回目の読み出しにより読み出され、遅延部２０１で遅延された１パケット分の尤度を取得し、ビタビ復号部２０２に出力する。ステップＳ２６４乃至Ｓ２６６の処理は、図１８のステップＳ２２２乃至Ｓ２２４の処理と同様であるので、説明は省略する。
　以上のように、図１９の誤り訂正部２４は、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に基づいてビタビ復号における終結処理を行い、その結果得られる全ての復号結果に基づいて、さらに、ビタビ復号における終結処理を行う。従って、図１６の誤り訂正部２４に比べて、より復号結果の信頼度を向上させることができる。また、図１９の誤り訂正部２４は、図１６の誤り訂正部２４に対して回路規模があまり増加していない。よって、図１９の誤り訂正部２４は、図１６の誤り訂正部２４に比べて回路規模をあまり増加させずに、復号結果の信頼度を向上させることができる。
　また、図１９の誤り訂正部２４では、ゼロ遅延ブランチを通った復号結果だけに基づいて最初の終結処理を行うため、バイトインターリーバ２０５は、１つだけ備えればよい。
　[誤り訂正部の第５の構成例]
　図２２は、図２の誤り訂正部２４の第５の構成例を示すブロック図である。
　図２２に示す構成のうち、図１９の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
　図２２の誤り訂正部２４の構成は、主に、制御部１３１、ビタビ復号部１３２、バイトデインターリーバ１４、ＲＳ復号部１５、同期バイト処理部３２の代わりに、制御部２４１、ビタビ復号部２４２、バイトデインターリーバ２４３、ＲＳ復号部２４４、同期バイト処理部２４５が設けられ、階層分離部２４６と階層合成部２４７が新たに設けられる点が図１９の構成と異なる。
　図２２の誤り訂正部２４は、尤度に対応する変調方式の階層に応じて、第３および第４誤り訂正処理を行う。ISDB-T規格では、変調方式の階層は、Ａ乃至Ｃ階層の３階層である。
　誤り訂正部２４の制御部２４１は、制御部１３１と同様に、メモリを内蔵しており、図２の復調部２３から供給される尤度と、外部から入力される変調方式の階層の種類を表す階層情報を一旦格納する。そして、制御部２４１は、内蔵するメモリに所定の単位（例えば、パケット単位）の尤度を格納すると、尤度の１回目の読み出しを行い、読み出された尤度をビタビ復号部２４２に供給する。
　このとき、制御部２４１は、制御部１３１と同様に、ステートとしての所定値と、Ｌレベルのステートの信頼情報をビタビ復号部２４２に供給する。また、制御部２４１は、階層情報を読み出し、その階層情報と、外部から入力される各階層のセグメント数を表すセグメント情報とに基づいて、読み出された尤度のうちの所定の階層の尤度を遅延部２０１に供給する。
　また、制御部２４１は、ステート生成部１３３からステートの信頼情報とステートが出力されると、所定の単位の尤度と階層情報の２回目の読み出しを行い、ビタビ復号部２４２に供給する。このとき、制御部２４１は、制御部１３１と同様に、ステート生成部１３３から供給されるステートの信頼情報とステートが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものである場合、そのステートの信頼情報とステートをビタビ復号部２４２に供給する。
　一方、ステート生成部１３３から供給されるステートの信頼情報とステートが、バイトデインターリーバ１４においてゼロ遅延ブランチを通った復号結果に対応するものではない場合、制御部２４１は、制御部１３１と同様に、ステートとしての所定値と、Ｌレベルのステートの信頼情報をビタビ復号部２４２に供給する。
　ビタビ復号部２４２、バイトデインターリーバ２４３、ＲＳ復号部２４４、および同期バイト処理部２４５は、それぞれ、階層情報が入力され、その階層情報を後段に出力する点を除いて、ビタビ復号部１３２、バイトデインターリーバ１４、ＲＳ復号部１５、同期バイト処理部３２と同一である。
　階層分離部２４６は、外部からのセグメント情報と同期バイト処理部２４５からの階層情報とに基づいて、同期バイト処理部２４５から供給されるバイト単位の復号データと復号成功フラグのうちの、所定の階層の復号データと復号成功フラグをバイトインターリーバ２０５に供給する。また、階層分離部２４６は、所定の階層以外の階層の復号データを階層合成部２４７に供給する。
　階層合成部２４７は、外部からのセグメント情報に基づいて、階層分離部２４６から供給されるバイト単位の復号データと、ＲＳ復号部２０４から供給されるバイト単位の復号データを、誤り訂正部２４に入力された階層順に出力する。誤り訂正部２４に入力された階層順に復号データを出力する方法としては、例えば、階層分離部２４６が、同期バイト処理部２４５から供給される順に、復号データに番号を付与し、階層合成部２４７が、その番号の順に復号データを出力する方法がある。
　[図２２の誤り訂正部の処理の説明]
　図２３は、図２２の誤り訂正部２４の誤り訂正処理を説明するフローチャートである。この誤り訂正処理は、例えば、図２の復調部２３から１パケット分の尤度が入力されるとともに外部から階層情報が入力され、制御部２４１に１パケット分の尤度が格納されるごとに開始される。
　図２３のステップＳ２８０において、制御部２４１は、格納されている１パケット分の尤度と階層情報を読み出し、その尤度および階層情報、並びに、外部から入力されるセグメント情報に基づいて、１パケット分の所定の階層の尤度を遅延部２０１に出力する。
　例えば、全セグメントの階層がＡ階層である場合、即ちセグメント情報が表すＡ階層のセグメント数が全セグメント数であり、Ｂ階層およびＣ階層のセグメント数が０である場合、制御部２４１は、１パケット分のＡ階層の尤度を遅延部２０１に供給する。一方、Ａ階層のセグメント数が１であり、Ｂ階層のセグメント数が１２セグメントである場合、制御部２４１は、１パケット分のＢ階層の尤度のみを遅延部２０１に供給する。また、各セグメントの階層が上述した場合以外である場合、制御部２４１は、遅延部２０１に何も供給しない。
　ステップＳ２８１において、遅延部２０１は、制御部２４１から供給される１パケット分の所定の階層の尤度を保持することにより、遅延させる。遅延部２０１は、遅延後の尤度を制御部２２２に供給する。
　ステップＳ２８２において、誤り訂正部２４は、図１３の第１誤り訂正処理を行う。ステップＳ２８３において、第２誤り訂正処理を行う。この第２誤り訂正処理は、階層情報がビタビ復号部２４２、バイトデインターリーバ２４３、およびＲＳ復号部２４４を介して同期バイト処理部２４５に供給される点を除いて、図１５の第２誤り訂正処理と同様である。
　ステップＳ２８４において、同期バイト処理部２４５は、第２誤り訂正処理においてＲＳ復号部２４４によるＲＳ復号の結果得られるバイト単位の復号データを、ＲＳ復号部２４４から取得し、同期バイトの値を既知の値に置換する。そして、同期バイト処理部２４５は、置換後の復号データを階層分離部２４６に供給する。
　ステップＳ２８５において、同期バイト処理部２４５は、第２誤り訂正処理においてＲＳ復号部２４４によるＲＳ復号の結果得られる復号成功フラグを、ＲＳ復号部２４４から取得し、同期バイトの復号成功フラグのレベルをＨレベルに置換する。そして、同期バイト処理部２４５は、置換後の復号成功フラグを階層分離部２４６に供給する。また、同期バイト処理部２４５は、ＲＳ復号部２４４から供給される階層情報を階層分離部２４６に供給する。
　ステップＳ２８６において、階層分離部２４６は、外部からのセグメント情報と同期バイト処理部２４５からの階層情報とに基づいて、同期バイト処理部２４５から供給される所定の階層のバイト単位の復号データおよび復号成功フラグをバイトインターリーバ２０５に供給する。
　例えば、全セグメントの階層がＡ階層である場合、階層分離部２４６は、Ａ階層のバイト単位の復号データと復号成功フラグをバイトインターリーバ２０５に供給する。一方、Ａ階層のセグメント数が１であり、Ｂ階層のセグメント数が１２セグメントである場合、階層分離部２４６は、Ｂ階層のバイト単位の復号データと復号成功フラグをバイトインターリーバ２０５に供給する。また、各セグメントの階層が上述した場合以外である場合、階層分離部２４６は、バイトインターリーバ２０５に何も供給しない。
　ステップＳ２８７において、階層分離部２４６は、所定の階層以外の階層のバイト単位の復号データを階層合成部２４７に供給する。
　例えば、全セグメントの階層がＡ階層である場合、階層分離部２４６は、何も階層合成部２４７に供給しない。一方、Ａ階層のセグメント数が１であり、Ｂ階層のセグメント数が１２セグメントである場合、階層分離部２４６は、Ａ階層のバイト単位の復号データを階層合成部２４７に供給する。また、各セグメントの階層が上述した場合以外である場合、階層分離部２４６は、全ての階層の復号データを階層合成部２４７に供給する。
　ステップＳ２８８乃至Ｓ２９４の処理は、図２０のステップＳ２４４乃至Ｓ２５０の処理と同様であるので、説明は省略する。
　ステップＳ２９５において、階層合成部２４７は、外部からのセグメント情報に基づいて、ＲＳ復号部２０４から供給される所定の階層のバイト単位の復号データと、階層分離部２４６から供給される所定の階層以外の階層のバイト単位の復号データを、誤り訂正部２４に入力された階層順に出力する。そして、誤り訂正処理は終了する。
　以上のように、図２２の誤り訂正部２４は、所定の階層の信号についてのみ、２回の終結処理を行う。従って、バイトインターリーバ２０５には、所定の階層の復号データおよび復号成功フラグのみが保持され、制御部２２２には、所定の階層の尤度のみが保持されるので、誤り訂正処理用のメモリを削減することができる。
　[本技術を適用したコンピュータの説明]
　上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどが含まれる。
　図２４は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。
　コンピュータにおいて、CPU（Central Processing Unit）３０１，ROM（Read Only Memory）３０２，RAM（Random Access Memory）３０３は、バス３０４により相互に接続されている。
　バス３０４には、さらに、入出力インタフェース３０５が接続されている。入出力インタフェース３０５には、入力部３０６、出力部３０７、記憶部３０８、通信部３０９、及びドライブ３１０が接続されている。
　入力部３０６は、キーボード、マウス、マイクロフォンなどよりなる。出力部３０７は、ディスプレイ、スピーカなどよりなる。記憶部３０８は、ハードディスクや不揮発性のメモリなどよりなる。通信部３０９は、ネットワークインタフェースなどよりなる。ドライブ３１０は、磁気ディスク、光ディスク、光磁気ディスク、又は半導体メモリなどのリムーバブルメディア３１１を駆動する。
　以上のように構成されるコンピュータでは、CPU３０１が、例えば、記憶部３０８に記憶されているプログラムを、入出力インタフェース３０５及びバス３０４を介して、RAM３０３にロードして実行することにより、上述した一連の処理が行われる。
　コンピュータ（CPU３０１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア３１１に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。
　コンピュータでは、プログラムは、リムーバブルメディア３１１をドライブ３１０に装着することにより、入出力インタフェース３０５を介して、記憶部３０８にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部３０９で受信し、記憶部３０８にインストールすることができる。その他、プログラムは、ROM３０２や記憶部３０８に、あらかじめインストールしておくことができる。
　なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
　また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、本技術は、ISDB-T規格以外の規格に準拠した受信装置にも適用することができる。例えば、外符号としてRS符号を採用し、内符号として畳み込み符号を採用したISDB-T規格以外のDVB-T規格、ATSC規格、ISDB-S規格、DVB-S規格などに準拠した受信装置に適用することができる。
　但し、例えば、DVB-T規格では、同期バイトの値は、8パケットに1回だけ0xB8であり、それ以外では0x47である。また、バイトインターリーバやバイトデインターリーバにおいて11パケット分の遅延が発生する。従って、その遅延を考慮して、復号データの同期バイトが0x47または0xb8に置換される。
　また、外符号としてRS符号を採用し、内符号としてLDPC符号を採用した規格に準拠した受信装置にも適用することができる。この場合、上述した実施の形態において、ビタビ復号の代わりにLDPC復号が行われる。さらに、外符号としてBCH符号を採用し、内符号としてLDPC符号を採用したDVB-T2規格、DVB-C2規格、DVB-S2規格などに準拠した受信装置にも適用することができる。この場合、上述した実施の形態において、ビタビ復号の代わりにLDPC復号が行われ、ＲＳ復号の代わりにＢＣＨ復号が行われる。
　さらに、誤り訂正処理部の数は、２個に限定されない。
　また、図１９の誤り訂正部２４は、図１１の誤り訂正部２４と図１６の誤り訂正部２４を組み合わせたものであるが、図１１の誤り訂正部２４の代わりに図３の誤り訂正部２４が組み合わされてもよい。
　なお、本技術は、以下のような構成もとることができる。
　（１）
　１以上の符号によって符号化された符号化データを受信する受信部と、
　前記受信部により受信された前記符号化データを復号する第１の復号部と、
　前記第１の復号部により得られる復号結果の一部を遅延させる第１の遅延部と、
　前記第１の遅延部による遅延後の前記復号結果のうちの、前記第１の遅延部により遅延されていない復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの復号を制御する信頼度向上部と
　を備える受信装置。
　（２）
　前記第１の復号部は、前記信頼度向上部の制御にしたがって、前記符号化データを再度復号する
　前記（１）に記載の受信装置。
　（３）
　前記第１の復号部と、
　前記第１の遅延部と、
　前記信頼度向上部と
　からなる誤り訂正処理部は、複数個直列に接続され、
　前記信頼度向上部は、前段の前記誤り訂正処理部の前記第１の復号部により再度復号された復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの最初の復号を制御する
　前記（２）に記載の受信装置。
　（４）
　前記誤り訂正処理部の間に、前段の前記誤り訂正処理部の前記第１の復号部により再度復号された結果得られる復号結果に対して、前記前段の誤り訂正処理部の前記第１の遅延部による遅延としてのデインターリーブに対応するインターリーブを行うインターリーブ部
　をさらに備え、
　前記信頼度向上部は、前段の前記インターリーブ部によりインターリーブされた復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの最初の復号を制御する
　前記（３）に記載の受信装置。
　（５）
　各誤り訂正処理部の前記第１の復号部により再度復号された結果得られる復号結果を合成する合成部
　をさらに備え、
　前記インターリーブ部は、前記前段の第１の復号部により再度復号された結果得られる復号結果のうちの、所定の階層の符号化データに対応する復号結果に対して、前記インターリーブを行う
　前記（４）に記載の受信装置。
　（６）
　前記第１の遅延部による遅延後の復号結果としての復号データのうちの、前記符号化データの既知の値の位置に対応する位置の値を前記既知の値に置換する置換部
　をさらに備え、
　前記信頼度向上部は、前記置換部により置換された前記復号結果のうちの、前記第１の遅延部により遅延されていない復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの復号を制御する
　前記（１）乃至（５）のいずれかに記載の受信装置。
　（７）
　前記１以上の符号は、外符号と内符号であり、
　前記第１の復号部は、前記外符号と前記内符号に対応する復号を行う
　前記（１）乃至（６）のいずれかに記載の受信装置。
　（８）
　前記外符号は、ＲＳ（Reed Solomon）符号であり、
　前記内符号は、畳み込み符号であり、
　前記第１の遅延部は、前記復号結果の一部を遅延させることにより、デインターリーブを行い、
　前記信頼度向上部は、前記第１の遅延部による前記デインターリーブ後の前記復号結果のうちの、前記デインターリーブにおいてゼロ遅延ブランチを通った復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの復号を制御する
　前記（７）に記載の受信装置。
　（９）
　前記外符号は、BCH(Bose Chaudhuri Hocquenghem)符号であり、
　前記内符号は、LDPC（Low Density Parity Check）符号である
　前記（７）に記載の受信装置。
　（１０）
　前記信頼度向上部は、前記第１の遅延部により遅延されていない復号結果に基づいて前記符号化データとしての尤度を最も０または１らしい尤度に変換し、変換後の前記尤度を復号するように、前記復号を制御する
　前記（１）乃至（８）のいずれかに記載の受信装置。
　（１１）
　前記復号はビタビ復号であり、
　前記信頼度向上部は、前記第１の遅延部により遅延されていない復号結果に基づいて前記ビタビ復号におけるトレリス上のステートを決定し、そのステートの信頼度が最も高くなるように、前記ビタビ復号を制御する
　前記（１）乃至（８）のいずれかに記載の受信装置。
　（１２）
　前記第１の復号部による最初の復号の復号結果に基づいて、前記符号化データのビットエラー数を計算する計算部
　をさらに備える
　前記（１）乃至（１１）のいずれかに記載の受信装置。
　（１３）
　受信装置が、
　１以上の符号によって符号化された符号化データを受信する受信ステップと、
　前記受信ステップの処理により受信された前記符号化データを復号する第１の復号ステップと、
　前記第１の復号ステップの処理により得られる復号結果の一部を遅延させる第１の遅延ステップと、
　前記第１の遅延ステップの処理による遅延後の前記復号結果のうちの、前記第１の遅延ステップの処理により遅延されていない復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの復号を制御する信頼度向上ステップと
　を含む受信方法。
　１２　尤度変換部，　１３　ビタビ復号部，　１４　バイトデインターリーバ，　１５　ＲＳ復号部，　２０　受信装置，　２１　アンテナ，　３２　同期バイト処理部，　３４　ビットエラーカウンタ，　１３２　ビタビ復号部，　１３３　ステート生成部，　２０２　ビタビ復号部，　２０４　ＲＳ復号部，　２０５　バイトインターリーバ，　２４７　階層合成部

Claims (13)

  1. 　１以上の符号によって符号化された符号化データを受信する受信部と、
    　前記受信部により受信された前記符号化データを復号する第１の復号部と、
    　前記第１の復号部により得られる復号結果の一部を遅延させる第１の遅延部と、
    　前記第１の遅延部による遅延後の前記復号結果のうちの、前記第１の遅延部により遅延されていない復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの復号を制御する信頼度向上部と
    　を備える受信装置。
  2. 　前記第１の復号部は、前記信頼度向上部の制御にしたがって、前記符号化データを再度復号する
    　請求項１に記載の受信装置。
  3. 　前記第１の復号部と、
    　前記第１の遅延部と、
    　前記信頼度向上部と
    　からなる誤り訂正処理部は、複数個直列に接続され、
    　前記信頼度向上部は、前段の前記誤り訂正処理部の前記第１の復号部により再度復号された復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの最初の復号を制御する
    　請求項２に記載の受信装置。
  4. 　前記誤り訂正処理部の間に、前段の前記誤り訂正処理部の前記第１の復号部により再度復号された結果得られる復号結果に対して、前記前段の誤り訂正処理部の前記第１の遅延部による遅延としてのデインターリーブに対応するインターリーブを行うインターリーブ部
    　をさらに備え、
    　前記信頼度向上部は、前段の前記インターリーブ部によりインターリーブされた復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの最初の復号を制御する
    　請求項３に記載の受信装置。
  5. 　各誤り訂正処理部の前記第１の復号部により再度復号された結果得られる復号結果を合成する合成部
    　をさらに備え、
    　前記インターリーブ部は、前記前段の第１の復号部により再度復号された結果得られる復号結果のうちの、所定の階層の符号化データに対応する復号結果に対して、前記インターリーブを行う
    　請求項４に記載の受信装置。
  6. 　前記第１の遅延部による遅延後の復号結果としての復号データのうちの、前記符号化データの既知の値の位置に対応する位置の値を前記既知の値に置換する置換部
    　をさらに備え、
    　前記信頼度向上部は、前記置換部により置換された前記復号結果のうちの、前記第１の遅延部により遅延されていない復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの復号を制御する
    　請求項１に記載の受信装置。
  7. 　前記１以上の符号は、外符号と内符号であり、
    　前記第１の復号部は、前記外符号と前記内符号に対応する復号を行う
    　請求項１に記載の受信装置。
  8. 　前記外符号は、ＲＳ（Reed Solomon）符号であり、
    　前記内符号は、畳み込み符号であり、
    　前記第１の遅延部は、前記復号結果の一部を遅延させることにより、デインターリーブを行い、
    　前記信頼度向上部は、前記第１の遅延部による前記デインターリーブ後の前記復号結果のうちの、前記デインターリーブにおいてゼロ遅延ブランチを通った復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの復号を制御する
    　請求項７に記載の受信装置。
  9. 　前記外符号は、BCH(Bose Chaudhuri Hocquenghem)符号であり、
    　前記内符号は、LDPC（Low Density Parity Check）符号である
    　請求項７に記載の受信装置。
  10. 　前記信頼度向上部は、前記第１の遅延部により遅延されていない復号結果に基づいて前記符号化データとしての尤度を最も０または１らしい尤度に変換し、変換後の前記尤度を復号するように、前記復号を制御する
    　請求項１に記載の受信装置。
  11. 　前記復号はビタビ復号であり、
    　前記信頼度向上部は、前記第１の遅延部により遅延されていない復号結果に基づいて前記ビタビ復号におけるトレリス上のステートを決定し、そのステートの信頼度が最も高くなるように、前記ビタビ復号を制御する
    　請求項１に記載の受信装置。
  12. 　前記第１の復号部による最初の復号の復号結果に基づいて、前記符号化データのビットエラー数を計算する計算部
    　をさらに備える
    　請求項１に記載の受信装置。
  13. 　受信装置が、
    　１以上の符号によって符号化された符号化データを受信する受信ステップと、
    　前記受信ステップの処理により受信された前記符号化データを復号する第１の復号ステップと、
    　前記第１の復号ステップの処理により得られる復号結果の一部を遅延させる第１の遅延ステップと、
    　前記第１の遅延ステップの処理による遅延後の前記復号結果のうちの、前記第１の遅延ステップの処理により遅延されていない復号結果を用いて、前記復号結果の信頼度が向上するように、前記符号化データの復号を制御する信頼度向上ステップと
    　を含む受信方法。
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