WO2013164232A1 - Optisch getakteter digital/analog-wandler und dds-einheit mit solchem wandler - Google Patents

Optisch getakteter digital/analog-wandler und dds-einheit mit solchem wandler Download PDF

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Gerhard Kahmen
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Rohde and Schwarz GmbH and Co KG
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    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents

Definitions

  • the invention relates to a digital / analog converter having a very high dynamic range and a unit for direct digital synthesis (DDS) with such a digital / analog converter.
  • DDS direct digital synthesis
  • Digital / analog converter uses a complex clock distribution, including temporal clock shift (English, deskewing). Within these clock distribution systems, numerous repeaters and phase shifters are used
  • Digital / analog converters and a corresponding unit for direct digital synthesis to create which have a very low phase noise, which also in
  • the digital / analog converter according to the invention has a first return-to-zero stage, which is connected to a first bus bar, wherein the first bus bar is connected to a respective first output of a plurality of differential stages. Furthermore, the first return after
  • Zero stage at least one clock input, which is connected to a first photodiode, wherein the first photodiode is fed by a pulsed light source. It is particularly advantageous that the final stage within the high-speed digital-to-analog converter, the so-called return-to-zero stage, receives a clock signal which is generated by a photodiode which converts a pulsed light signal into an electrical clock signal because pulsed light signals can be generated one to two orders of magnitude
  • the final stage that is, the return-to-zero stage, receives a clock signal from a pulsed light source may include
  • Data signal is thus synchronized to the high-precision optical clock.
  • Bus bar is connected, wherein the second bus bar is connected to a respective second output of the plurality of differential stages and wherein the second return-to-zero stage has at least one clock input which is connected to the first photodiode.
  • Digital-to-analog converter is when each of the plurality of differential stages has at least one data input, each data input is connected to a data output of each optically clocked flip-flop and / or if each of the optically clocked flip-flops has a data input, which is connected to a digital logic part ,
  • the use of an optically clocked flip-flop allows the phase noise, so the jitter on one Data signal which is fed to a differential stage, is effectively suppressed, or that the
  • optical clock is determined. It is particularly advantageous that such an optically clocked flip-flop also has a very good jitter performance. Phase noise, which results from a complex clock distribution and clock delay within the digital logic part can
  • Light source (5) is reduced.
  • a pulsed light source has excellent jitter performance, whereby the digital data signal at the output of the digital logic part can be freed from phase noise.
  • Output turns on when the transient of the current on the first and / or second bus bar is completed and / or has fallen below a predetermined threshold. It is particularly advantageous that the Digital / analog converter is designed such that the current on the first busbar or second
  • Busbar is only then switched to the outside, as soon as the transient has ended and the current ripple has fallen below a threshold. This is achieved by e.g. about delay elements that
  • Waveguide via which the first photodiode and / or the further photodiode and / or the clock generator and / or the optically clocked flip-flops are fed with the pulsed light signal, together in a semiconductor chip, in particular in an ASICs (English, application-specific integrated circuit; dt. Application-specific integrated circuit) are integrated.
  • ASICs application-specific integrated circuit
  • the pulsed light source is a mode-locked laser, since mode-locked lasers carry periodic light pulses in the ps range
  • Digital / analog converter is connected. Such a unit for direct digital synthesis has a significantly higher dynamic range when the digital / analog converter according to the invention is used, making it suitable for use in precision circuits.
  • Fig. 1 is an overview diagram of an optical sensor
  • 2A shows an exemplary structure of an optically clocked flip-flop.
  • 2B shows an exemplary structure of an optical
  • 3A shows an exemplary structure of a
  • Digital / analog converter according to the invention with a particularly high dynamic range, which is optically achieved by the optical clocking of the return-to-zero stage; 3B shows another exemplary construction of a
  • Digital / analog converter according to the invention with a particularly high dynamic range, which is optically achieved by the optical clocking of the return-to-zero stage;
  • Fig. 4 shows a current signal generated by the digital / analogue converter according to the invention, from which only a certain proportion is output;
  • Fig. 5 is a direct digital synthesis unit incorporating the digital to analogue converter of the invention.
  • Fig. 6 is an overview diagram of a monolithic
  • FIG. 1 shows an overview circuit diagram of an optically clocked flip-flop 1 together with another digital logic part 2 on a semiconductor chip 3, in particular in an ASIC 3 (application-specific integrated circuit). As already explained, determines the quality of the clock signal significantly the quality of clocked
  • the quality of the clock signal directly affects the size of the "eye opening" of digital signals and thus the
  • Post-sync flip-flop supplied data word is also associated with a phase noise, the eye opening of the digital output signal increases according to the j itterarmen clock. For this reason, in Fig. 1, an optically clocked flip-flop 1 as
  • Fig. 1 also shows a pulsed light source 5, e.g. is formed by a mode-locked laser 5.
  • the mode-locked laser 5 generates an optical
  • the optical clock signal which generates the mode-locked laser 5
  • the optically clocked flip-flop 1 is supplied.
  • the digital logic part 2 is operated with a clock generated by the mode-locked laser 5.
  • the optical clock signal is converted by a photodiode 20 into an electrical clock signal.
  • the photodiode 20 is preferably formed in a high-precision clock generator 38, which may also be an optically clocked flip-flop 1, as will be explained later. The wording is very accurate
  • phase noise of the clock generator 38 is just as high and only slightly higher than that
  • the output of the high-accuracy clock generator 38 can with a
  • Pulsextender 33 be connected, which ensures that the electrical clock signal at the output of the highly accurate
  • Clock generator 38 has a duty cycle (English, duty cycle) of preferably 50%.
  • the electrical clock signal at the output of Pulsextenders 33 is supplied to the digital logic part 2. This clock signal is then sent within the digital logic part 2 via a clock tree to the
  • phase noise can, however, by the use of optically clocked
  • Flip-flops 1 are suppressed as a post-sync flip-flop at the output of the digital circuit part 2.
  • Logic part 2 and the optically clocked flip-flop 1 are integrated together on a semiconductor chip 3, in particular an ASICs 3.
  • a semiconductor chip 3 in particular an ASICs 3.
  • the optically clocked flip-flop 1 at least one photodiode 20, which converts a pulsed light signal into an electrical clock signal and thus the
  • Transistors within the optically clocked flip-flop 1 operates. It is particularly advantageous that this photodiode is integrated directly into the ASICs 3.
  • At least a portion of the optical waveguide 6 that carries the pulsed light signal is also integrated directly into the ASIC 3. This can be achieved, for example, by forming the optical waveguide 6 inside the ASIC by a transparent medium in this wavelength range, such as germanium or S1O 2, which is formed on the wafer.
  • the other digital logic parts 2 can be used, for example, in SiGe technology or CMOS (complementary metal oxide semiconductor) technology.
  • the mode-locked laser 5 can in this case by means of an optical waveguide 7, e.g. a glass fiber to be connected to the optical waveguide 6.
  • the optical clock signal coming from the mode-locked laser 5 led directly to the circuit parts, wherein the conversion of the optical clock signal in a j itterarmes electrical clock signal by broadband integrated photodetectors, ie photodiodes takes place. These photodiodes are placed immediately, as close as possible, to the critical circuit parts to be clocked. This can be dispensed with a further electrical clock tree, the jitter of the
  • Quality of the digital transmission can be increased, whereby the achievable data rate increases, or the bit error rate is reduced.
  • FIG. 2A shows an exemplary structure of an optically clocked flip-flop 1.
  • the input D and the output Q are not shown in FIG. 1 for the sake of clarity.
  • the optically clocked flip-flop 1 has four
  • Bipolar transistors 21, 22, 26 and 27 on.
  • the emitters of the transistors 21, 22 are connected to the photodiode 20, which in turn with a negative
  • Supply voltage which may also be connected to ground, is connected.
  • Transistors 21, 22 are the data inputs D and D.
  • the collectors of the transistors 21, 22 are each by means of a resistor 23, 24 with a positive
  • the photodiode 20 is in this circuit
  • the intensity of the photocurrent is, to a good approximation, proportional to the light output of the laser pulse.
  • the differential pair of transistors 21, 22 is supplied with the data signal.
  • a latch is formed by a differential pair of transistors 26, 27. The basic connections This differential pair is crossed with the
  • Collector terminals of the transistors 21, 22 are connected. That the base terminal of the transistor 26 is connected to the collector terminal of the transistor 21.
  • Base terminal of the transistor 27 is connected to the
  • Collector terminal of the transistor 22 is connected.
  • the collector terminal of the transistor 26 is connected to the collector terminal of the transistor 22.
  • the collector terminal of the transistor 27 is connected to the collector terminal of the transistor 21.
  • Emitter terminals of the transistors 26, 27 are connected via a current source 28 to a negative supply voltage, which may also be connected to ground.
  • the crossover connection becomes a positive one
  • optically clocked D flip-flop 1 shown here can be used for a variety of applications.
  • FIG. 2B shows an exemplary structure of such a high-precision clock generator 38, which consists of the optically clocked flip-flop 1 and a feedback unit 44.
  • the feedback unit 44 may consist of a first
  • the first resistor 47 of the feedback unit 44 is between a positive supply voltage and the collector of the first transistor 45 of the feedback unit 44 as
  • the second resistor 48 of the feedback unit 44 is between a positive
  • Transistor 46 of the feedback unit 44 connected as a load resistor.
  • the emitters of the first and second transistors 45, 46 of the feedback unit 44 are each connected to the
  • the base of the first transistor 45 of the feedback unit 44 is connected to the base of the transistor 27.
  • the base of the second transistor 46 of the feedback unit 44 is connected to the base of the transistor 26.
  • the collector of the first transistor 45 of the feedback unit 44 is connected to the base of the transistor 21 as a feedback.
  • the collector of the second transistor 46 of the feedback unit 44 is connected to the base of the transistor 22. In this case lies at the collector of the first
  • Transistor 45 of the feedback unit 44 the signal Q is not on, whereas at the collector of the second
  • Transistor 46 of the feedback unit 44 the signal Q is applied.
  • the signal Q is applied to the data input D
  • the frequency of the clock signal corresponds to half the pulse frequency of the mode-locked laser 5.
  • the Pulsextender 33 (T-flip-flop) is therefore integrated directly into the in the high-precision clock generator 38 and is only for clarity again separately in the
  • Fig. 3A shows an exemplary construction of a
  • Digital / analog converter 30 with a particularly high dynamic range, which is achieved by the optical clocking of the return-to-zero stage 31i, 31 2 .
  • Good to see are a first return-to-zero stage 31i and a second return-to-zero stage 31 2 .
  • These two stages 31i and 31 2 are an extremely sensitive component of a high-speed digital-to-analog converter 30 with respect to the jitter of the system clock
  • Busbar 32 2 connected.
  • the first return-to-zero stage 31 i has a clock input which is connected directly or indirectly to a first photodiode 20, wherein the first
  • Photodiode 20 is fed by a mode-locked laser 5. The same applies to the second return-after-
  • Zero stage 31 2 which also has a clock input which is connected directly or indirectly to the first photodiode 20.
  • the electrical clock signal generated by the first photodiode 20 becomes fed directly to the first and / or second return-to-zero stage 31i, 31 2 .
  • the clock input of the first and / or second return-to-zero stage 31i, 31 2 is connected to the high-precision clock generator 38 or to the optically clocked flip-flop 1, Ii, 1 2 to 1 n , which is shown in FIG. 2, wherein the high-precision clock generator 38, or the optically clocked flip-flop 1, Ii, I 2 to l n, the first photodiode 20 includes.
  • the electrical output signal of this first photodiode 20 is within the high-precision clock generator 38 the
  • Transistors 21 and 22 fed as has been described in Fig. 2. It is also possible that between the first photodiode 20 and / or the high-precision clock generator 38 and the clock inputs of the first and / or second return-to-zero stage 31i, 31 2 still a
  • Pulsextender 33 is switched. This Pulsextender 33 ensures that the switching pulse is widened.
  • a duty cycle (English, duty cycle) can be set arbitrarily.
  • Pulsextender 33 already integrated. A duty cycle of 50% is always achieved here. A duty cycle of 50% should also be preferred. The generation of other duty cycles, in particular those smaller than 50%, may possibly have a positive effect on the
  • the first return-to-zero stage 31i consists of
  • Transistors 34i, 34 2 with each other and with the first
  • Busbar 32i are connected.
  • a base terminal of the first transistor 34i is connected directly or indirectly to the first photodiode 20.
  • At the base connection of the second transistor 34 2 is preferably in the inventive embodiment of FIG. 3A to a constant voltage.
  • the same also applies to the second return-to-zero stage 31 2 , which also consists of at least a first transistor 34 3 and a second transistor 34 4 .
  • Emitter outputs of the first transistor 34 3 and the second transistor 34 4 within the second return-to-zero stage 3I 2 are connected on the one hand to each other and on the other hand to the second busbar 32 2 .
  • a base terminal of the first transistor 34 3 is connected directly or indirectly to the first photodiode 20, whereas a constant voltage is applied to a base terminal of the second transistor 34 4 .
  • a collector terminal of the first transistor 34 i of the first return-to-zero stage 31 i is connected to a first signal output of the digital / analog converter 30 according to the invention.
  • a collector terminal of the first transistor 34 3 of the second return-to-zero stage 31 2 is connected to a second signal output of the digital / analog converter 30 according to the invention.
  • a collector terminal of the second transistor 34 2 of the first return-to-zero stage 31 i is connected to a load resistor, not shown, so that a signal at the collector terminal of the second transistor 34 2 in this fully simmers.
  • Transistor 34 2 of the first return-to-zero stage 31 i is set, must be selected such that it is lower than the pulse height of the clock signal (high-level) and at the same time, however, is higher than the pulse height of the off clock signal (Low Level). The same holds true for the voltage applied to the base terminal of the second transistor 34 4 of the second return-to-zero stage 31 2 . This voltage must also be less than the pulse height of the clock signal (high level) and higher than the pulse height of the
  • the first return-to-zero stage 31 i outputs the current on the first bus bar 32 i via the collector output of the first transistor 34 i at the first signal output of the digital / analog converter 30 .
  • the second return-to-zero stage 31 2 provides the current on the second bus bar 32 2 at the collector terminal of the first transistor 34 3 at the second signal output of the second transistor
  • Digital / analog converter 30 more differential stages 35i, 35 2 to 35 n , with n> 3 and «eN.
  • the plurality of differential stages 35i, 35 2 to 35 n have a first one Output, which is connected to the first bus bar 32 i, and a second output, which is connected to the second bus bar 32 2 .
  • Each of these plurality of differential stages 35i, 35 2 to 35 n has a data input, wherein each data input is connected to the data output of each of an optically clocked flip-flop Ii, I 2 to l n .
  • Each of these optically clocked flip-flops Ii, I 2 to l n may be constructed in accordance with the optically clocked flip-flop 1 of FIG.
  • Each of the optically clocked flip-flops Ii, 1 2 to l n has a data input which is connected to the digital logic part 2.
  • Each optically clocked flip-flop Ii, 1 2 to 1 N has at its clock input to a photodiode 20, wherein the
  • Photodiode 20 a pulsed light signal, in particular a generated by a laser pulsed light signal, converted into an electrical clock signal and the transistors 21, 22, 26 and 27 within the optical clocked flip-flop Ii, I 2 to l n supplies.
  • the clock input of each optically clocked flip-flop Ii, 1 2 to l n is fed from the mode-locked laser 5, whereby the phase noise at the data input of each optically clocked flip-flop Ii, 1 2 to l n is suppressed.
  • the digital logic part 2 is also direct or
  • pulsed light signal from the mode-locked laser 5 is converted into an electrical clock signal and the transistors within the digital logic part 2 supplies. Also preferred is the high accuracy described in FIG.
  • Clock generator 38 uses an electric Clock signal generated from a pulsed light signal and the transistors within the digital logic part 2 is available. In this case, the digital one
  • Pulsextender 33 is inserted, which changes the duty cycle.
  • the electrical clock signal at the output of the highly accurate clock generator 38 already has a duty cycle of 50%.
  • the digital logic part 2 has a data output for each differential stage 35i, 35 2 to 35 n . It is
  • the digital logic part 2 includes a clock tree and a plurality of delay stages which add all the additional jitter to the clock signal so that the digital output signals at the individual ones
  • Outputs of the digital logic part 2 are not in sync with each other.
  • Logic part 2 may, however, only be so large that a synchronization by the optical
  • Data outputs are preferred e.g. less than half
  • each of the plurality of differential stages 35i, 352 to 35 N includes a first transistor 36i i, 362 i i n to 36 and a second transistor 36i 2, 362 2 to 36 n 2.
  • the emitter of the first transistor 36i 1, 362 1 to 36 n 1 and the emitter of the second transistor 36i 2, 362 2 to 36 n 2 are connected to each other and each with a current source 37i, 37 2 to 37 n .
  • a collector terminal of the second transistor 36i 2, 36 2 2 to 36 n 2 of each of the plurality of differential stages 35 i, 35 2 to 35 n is connected to the second bus bar 32 2 .
  • the base terminal of the first transistor 36i 1 of the first differential stage 35i is connected to an output of the first optically clocked flip-flop I i.
  • the situation is similar for the further differential stages 35 2 to 35 n .
  • the base terminal of the first transistor 36 2 1 of the second differential stage 35 2 is connected to the output of the second optically clocked flip-flop I 2
  • the first transistor 36 n 1 is connected to the output of the optically clocked flip-flop l n .
  • the base terminals of the second transistors 36i 2t 36 2 2 to 36 n 2 are connected to a constant voltage source in the embodiment of FIG. 3A.
  • the voltage must be chosen to be lower than the high logic level at the optically clocked output
  • An 8-bit digital / analog converter 30 can be 256
  • Such an 8-bit digital / analog converter 30 preferably has 256 differential stages 35i to 35 2 56.
  • the current sources 37i to 37 2 56 each output the same current.
  • an 8-bit digital / analog converter 30 only 8
  • the optically clocked flip-flops Ii, 1 2 to l n must all work synchronously with each other, ie they must receive the same clock signal at the same time. This ensures that the differential stages 35i, 35 2 to 35 n at the same time connect the current sources 37i, 37 2 to 37 n either to the first busbar 32 i and / or to the second busbar 32 2 . Be Furthermore, it must be ensured that the first return-to-zero stage 31i and the second return-to-zero-level 31 2 then switch through the current signal on the first bus bar 32i and the second bus bar 32 2 at its signal output when the transient, which was caused by the switching operation within differential stages 35i, 35 2 to 35 n , is over.
  • the first return-to-zero stage 31i connects the first bus bar 32i to the first
  • Signal output of the digital / analog converter 30 simultaneously connects the second return to zero stage 31 2, the second busbar 32 2 with the second signal output of the invention
  • Digital / analog converter 30 may be the current ripple of the
  • Transient can be simulated so that a time can be calculated, at which the current ripple is smaller than a predetermined threshold, wherein the
  • predetermined threshold from the accuracy of the
  • the switching timing of the first return-to-zero stage 31i and the second return-to-zero stage 31 2 can be set correspondingly with respect to the differential stages 35i, 35 2 to 35 n .
  • Delay elements can be achieved, for example, by a meandering course of the optical waveguide 6. It is also preferred that the first return-to-zero stage 31i, the second return-to-zero stage 31 2 , the plurality of differential stages 35i, 35 2 to 35 n each with an optically clocked flip-flop Ii, 1 2 to l n , the digital logic part 2 and the first photodiode 20 and possibly further photodiodes, or the optical clock generator are monolithically integrated on the semiconductor chip 3.
  • the optical waveguide 6 is integrated on this semiconductor chip 3, via which the pulsed light signal is transmitted for clock generation.
  • the semiconductor chip 3 is in particular an ASIC.
  • the pulsed light signal can be within the
  • Semiconductor chips 3 are divided by an optical power divider 39 on different waveguides.
  • optical power divider 39 is set such that at each photodiode 20 at the end of each waveguide a pulsed light signal is applied, which has the same or about the same power. Longer waveguides therefore require a stronger pulsed at the beginning
  • FIG. 3B shows a further exemplary construction of a digital / analog converter 30 according to the invention with a particularly high dynamic range, which is achieved by the optical clocking of the return-to-zero stages 31i, 31 2 .
  • the structure of the digital / analog converter 30 according to the invention from FIG. 3B corresponds largely as far as possible
  • the clock signal clk at the second output of the high-precision clock generator 38 is preferably about 180 °
  • the highly accurate clock generator 38 may be constructed according to the embodiment of FIG. 2, wherein the output clk the local output Q and the output clk corresponds to the local output Q.
  • Clock generator 38 also includes a photodiode 20 so that a light pulse of the mode-locked laser 5 can be used to generate the clock signal.
  • Transistors 34 2 , 34 4 of the first and second return-to-zero stages 31i, 31 2 in comparison to the first transistors 34 ⁇ , 34 3 of the first and second return-to-zero stages 31i, 31 2 inverted clock signal is applied , doubling the slew rate. It can also be said that the first and second return-to-zero stages 31i, 31 2 are differentially driven by the high accuracy clock generator 38. The same applies to the basic connections of the second
  • Flip-flops Ii, I 2 to l n is compared to the clock signal Q of the optically clocked flip-flops Ii, I 2 to l n by 180 °
  • FIG. 2 shows a current signal generated by the digital / analog converter 30 according to the invention on the first and / or second busbar 32i, 32 2 , from which only a certain portion of the two signal outputs is output.
  • the plurality of differential stages 35i, 35 2 to 35 n are respectively connected to the first busbar 32i and the second busbar 32 2 .
  • the optically clocked flip-flops Ii, I 2 to l n operate clock-synchronously and ensure that all current sources 37i, 37 2 to 37 n are connected to one of the two bus bars 32i to 32 2 at the same time.
  • Fig. 4 shows such a current signal as it
  • first busbar 32i or the second busbar 32 2 may be present. It is easy to see that after the switch-on to a
  • Digital / analog converter 30 is preferable to Times to and ti the current signal at the outputs.
  • the return-to-zero stages 31i, 32 2 are driven by the clock signal such as via delay lines such that the portion of the current signal 40, which includes the overshoot, ie the current ripple 41, via the second transistor 34 2 , 34 4 at the corresponding load resistance is swamped. After the current signal 40 has settled, the first return-to-zero stage 31i and the second return-to-zero stage 31 2 switch the current signal 40 to the output until the next one
  • Switching timing of the transistors 34i, 34 2 , 34 3 and 34 4 in the first and second return-to-zero stage 31i, 31 2 are changed. This is useful if the current ripple 41 lasts longer than half a period.
  • the time duration in each clock, in which the first busbar 32i is connected to the first signal output and the second busbar 32 2 to the second signal output can be varied. This situation is symbolized in the drawing figure by the horizontal arrows. This ensures that the first signal output and the second signal output always have a complete or
  • FIG. 5 shows a direct digital synthesis unit 50 incorporating the digital-to-analog converter 30 of the present invention. Through the unit for direct digital
  • Synthesis 50 is the generation of periodic signals, e.g. B. of sinusoids possible.
  • the bandwidth of Digitally generated signals range from very low frequencies in the sub-hertz range, up to the Nyquist frequency of the digital / analog converter 30. In addition to the high frequency accuracy, which is practically only by the
  • the direct digital synthesis unit 30 comprises a phase register 51, a look-up table 52 and the digital / analogue converter 30 according to the invention, an output of the phase register 51 being fed back to an adder 53 at the input of the phase register 51 is, and where the output of the
  • Phase register 51 is connected to the conversion table 52 and wherein the conversion table 52 with the
  • Digital / analog converter 30 according to the invention is connected.
  • the addition unit 53 is inserted next to the feedback phase value at the output of the phase register 51
  • the phase register forms e.g. a phase angle of 0 ° to 360 °, wherein the phase register 51 is high-resolution and e.g. 28 bits or 48 bits the 360 ° phase range
  • the smallest adjustable phase range is 360 ° / 2 28 or 360 ° / 2 48 .
  • the value at the output of the phase register 51 increases.
  • a conversion table 52 at each phase value
  • phase register 51 is connected directly or indirectly to a further photodiode 20, which converts a pulsed light signal into an electrical clock signal, and that a
  • phase noise As low as possible phase noise, that has the smallest possible jitter.
  • a semiconductor chip 3 particularly an ASIC
  • a direct digital synthesis unit 50 that has minimal phase noise.
  • all components, with the exception of the mode-locked laser 5, are preferably integrated monolithically directly on the semiconductor chip 3.
  • Fig. 6 shows another example of a divider system 60, for example, to convert an optical clock into an electrical clock and this in several
  • Mode-locked laser 5 generates an optical clock signal.
  • This clock signal is optionally a
  • Prescaler 61 (English, prescaler) supplied. This prescaler 61 has either an integrated photodiode 20 which converts the pulsed light signal into an electrical one
  • Clock signal converts or in front of this prescaler 61 is a high-precision clock generator 38, as shown in Figures 2, 3A and 3B, used.
  • This prescaler serves to divide down the clock signal, the factor corresponding to 2 K , where K> 1 and K e.
  • the prescaler 61 is further provided with at least one
  • the digital divider unit 62 1 to 62 n connected.
  • the digital divider unit 62 1 to 62 n further divides the already divided down electrical clock signal in adjustable steps from eg 1 to eg 1024.
  • a plurality of digital divider units 62 1 to 62 n are used, which are connected in series.
  • the output with the divided input signal is connected to the input of the following digital divider unit 62 n .
  • the division factor (engl., Division factor) is the digital divider units 62 1 to 62 n on a
  • SPI Serial peripheral interface
  • Divider units 62 i n to 62 is significantly reduced compared to the pulsed light signal at the output of the mode-locked laser. 5
  • the digital divider units can 62i to 62 n still be connected to a Pulsextender 33rd Of the
  • Pulsexender 33 connects the output of each digital divider unit 62i to 62 n to the data input D each of an optically clocked flip-flop Ii to l n .
  • the pulse extender 33 may increase the duty cycle, as shown in FIG. 6, for example. Following this, the output of Pulsextenders 33 is still with a
  • Pulsextenders 33 has been added to the clock signal can be reduced by means of the optically clocked flip-flops Ii to l n to the height of the phase noise of the mode-locked laser 5.
  • clocked flip-flops Ii to l n must be in sync with the electrical clock signal at the output of Pulsextenders 33 must.
  • a rising or falling edge within the pulsed light signal should not respond to a rising or falling edge within the
  • Run-time differences can, however, be compensated by means of optical or electrical delay elements.
  • a calculation of the terms can be done directly by
  • a photodiode 20 may also be integrated simultaneously, so that the mode-locked laser 5 at the same time still has an electrical clock output, wherein the clock signal at the electrical clock output to the optical clock signal, ie the pulsed
  • the mode-locked laser 5 in this case still one
  • Pulsextender 33 which is also integrated within the laser, so that the electrical clock signal on
  • Clock output of the mode-locked laser 5 can be used for clock supply of the digital logic part 2, wherein simultaneously the pulsed light signal in the optically clocked flip-flops 1, Ii, 1 2 to l n immediately before the first and / or second return-to-zero Stage 31i, 31 2 is converted into an electrical clock signal.
  • the optically clocked flip-flops Ii to l n preferably require no additional Pulsextender 33, because their electrical clock signal already has a duty cycle of 50%. Only in the event that a photodiode 20 is used alone, a connected Pulsextender 33 is still required, which increases the duty cycle of the electrical clock signal at the output of the photodiode.
  • optically clocked flip-flops Ii to l n can already be contained in the optically clocked flip-flops Ii to l n , if they are constructed according to the embodiment of FIG.
  • all described and / or claimed and / or drawn features can be combined with each other as desired.

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Description

Optisch getakteter Digital/Analog-Wandler und DDS-Einheit mit solchem Wandler
Die Erfindung betrifft einen Digital/Analog-Wandler, der einen sehr hohen Dynamikbereich aufweist und eine Einheit zur direkten digitalen Synthese (DDS) mit einem solchem Digital/Analog-Wandler .
In Kommunikationssystemen besteht das Bedürfnis sehr breitbandige Signale mit hohem Dynamikbereich erzeugen zu können. Hierzu werden Hochgeschwindigkeits-Digital/Analog- Wandler in der Regel mit einer Rückkehr-nach-Null-Stufe (engl, return to zero (RTZ) ) ausgestattet, die die Effekte von Einschwingvorgängen auf das Ausgangssignal minimieren. Um einen Digital/Analog-Wandler zu schaffen, der ein gutes Signal-zu-Rausch-, bzw. Verzerrungsverhältnis (engl, signal to noise and distortion ratio (SNDR) ) aufweist, ist ein geringes Phasenrauschen an diesen Rückkehr-nach-Null- Stufen notwendig. Für einen optimalen Betrieb ist dabei ein möglichst geringer Rest-Jitter in der Größenordnung von z.B. wenigen Femtosekunden anzustreben, was nur mit schmalbandigen Oszillatoren höchster Güte erreicht werden kann und einen hohen Aufwand erfordert. Aus der US 2011/0043399 AI ist ein Digital/Analog-Wandler bekannt, der eine Rückkehr-nach-Null-Stufe aufweist, die zwei Differenzstufen beinhaltet.
Nachteilig an der US 2011/0043399 AI ist, dass der
Digital/Analog-Wandler eine aufwändige Taktverteilung, inklusive zeitlicher Taktverschiebung (engl, deskewing) verwendet. Innerhalb dieser Taktverteilungssysteme werden zahlreiche Zwischenverstärker und Phasenschieber
verwendet, um den Takt zu verteilen und die erforderliche Treiberfähigkeit zu erreichen. Dabei sind technologisch bedingte LaufZeitschwankungen auszugleichen. Jede dieser Komponenten fügt zusätzlichen Jitter ein, was die
Genauigkeit des getakteten Systems, also des
Digital/Analog-Wandlers, gerade bei hohen Abtastraten verschlechtert .
Es ist daher die Aufgabe der Erfindung einen
Digital/Analog-Wandler und eine entsprechende Einheit zur direkten digitalen Synthese zu schaffen, die ein sehr geringes Phasenrauschen aufweisen, wodurch auch in
Hochgeschwindigkeitsanwendungen ein hoher Dynamikbereich erreicht werden kann. Die Aufgabe wird bezüglich des Digital/Analog-Wandlers durch die Merkmale des Anspruchs 1 und bezüglich der Einheit zur direkten digitalen Synthese durch die Merkmale des Anspruchs 14 gelöst. In den jeweiligen Unteransprüchen sind vorteilhafte Weiterbildungen angegeben.
Der erfindungsgemäße Digital/Analog-Wandler weist eine erste Rückkehr-nach-Null-Stufe auf, die mit einer ersten Stromschiene verbunden ist, wobei die erste Stromschiene mit je einem ersten Ausgang von mehreren Differenzstufen verbunden ist. Weiterhin weist die erste Rückkehr-nach-
Null-Stufe zumindest einen Takteingang auf, der mit einer ersten Fotodiode verbunden ist, wobei die erste Fotodiode von einer gepulsten Lichtquelle gespeist wird. Besonders vorteilhaft ist, dass die finale Stufe innerhalb des Hochgeschwindigkeits-Digital/Analog-Wandlers, die sogenannte Rückkehr-nach-Null-Stufe ein Taktsignal empfängt, welches von einer Fotodiode erzeugt wird, die ein gepulste Lichtsignal in ein elektrisches Taktsignal umwandelt, weil sich gepulste Lichtsignale erzeugen lassen, die einen um ein bis zwei Größenordnungen
geringeren Jitter gegenüber den besten rein elektronisch realisierten Lösungen aufweisen. Dadurch, dass die finale Stufe, also die Rückkehr-nach-Null-Stufe, ein Taktsignal von einer gepulsten Lichtquelle empfängt, kann ein
vorhandener Jitter auf den zugeführten Datensignalen wirkungsvoll unterdrückt werden. Das zugeführte
Datensignal wird folglich auf den hochgenauen optischen Takt synchronisiert.
Ein weiterer Vorteil bei dem erfindungsgemäßen
Digital/Analog-Wandler besteht, wenn eine zweite Rückkehr- nach-Null-Stufe vorhanden ist, die mit einer zweiten
Stromschiene verbunden ist, wobei die zweite Stromschiene mit je einem zweiten Ausgang der mehreren Differenzstufen verbunden ist und wobei die zweite Rückkehr-nach-Null- Stufe zumindest einen Takteingang aufweist, der mit der ersten Fotodiode verbunden ist. Besonders vorteilhaft ist dabei, dass der erfindungsgemäße Digital/Analog-Wandler einen differenziellen Betrieb erlaubt und dass aufgrund der Tatsache, dass beide Rückkehr-nach-Null-Stufen das gleiche Taktsignal empfangen, diese zueinander
synchronisiert sind.
Ein weiterer Vorteil bei dem erfindungsgemäßen
Digital/Analog-Wandler besteht, wenn jede der mehreren Differenzstufen zumindest einen Dateneingang aufweist, wobei jeder Dateneingang mit einem Datenausgang je eines optisch getakteten Flipflops verbunden ist und/oder wenn jedes der optisch getakteten Flipflops einen Dateneingang aufweist, der mit einem digitalen Logikteil verbunden ist. Der Einsatz eines optisch getakteten Flipflops erlaubt, dass das Phasenrauschen, also der Jitter, auf einem Datensignal, welches einer Differenzstufe zugeführt wird, wirkungsvoll unterdrückt wird, bzw. dass das
Phasenrauschen nur von dem Jitter des hochgenauen
optischen Takts bestimmt wird. Besonders vorteilhaft ist, dass ein solches optisch getaktetes Flipflop ebenfalls eine sehr gute Jitter-Leistung aufweist. Phasenrauschen, das durch eine komplexe Taktverteilung und Taktverzögerung innerhalb des digitalen Logikteils entsteht, kann
wirkungsvoll mittels eines optisch getakteten Flipflops für jeden Dateneingang unterdrückt werden.
Zusätzlich besteht bei dem erfindungsgemäßen
Digital/Analog-Wandler ein Vorteil, wenn der Takteingang von jedem optisch getakteten Flipflop von der gepulsten Lichtquelle gespeist wird, wodurch das Phasenrauschen am Dateneingang auf das Phasenrauschen der gepulsten
Lichtquelle (5) reduziert wird. Wie bereits erläutert, hat eine gepulste Lichtquelle eine hervorragende Jitter- Leistung, wodurch das digitale Datensignal am Ausgang des digitalen Logikteils vom Phasenrauschen befreit werden kann .
Außerdem besteht bei dem erfindungsgemäßen Digital/Analog- Wandler ein Vorteil, wenn die mehreren Differenzstufen über ihren ersten Ausgang die erste Stromschiene und über ihren zweiten Ausgang die zweite Stromschiene speisen und/oder wenn der Digital/Analog-Wandler derart
ausgebildet ist, dass seine erste und/oder seine zweite Rückkehr-nach-Null-Stufe den Strom auf der ersten und/oder zweiten Stromschiene an einen ersten und/oder zweiten
Ausgang durchschaltet, sobald der Einschwingvorgang des Stroms auf der ersten und/oder zweiten Stromschiene beendet ist und/oder unter einen vorgegebenen Schwellwert gefallen ist. Besonders vorteilhaft ist dabei, dass der Digital/Analog-Wandler derart ausgebildet ist, dass der Strom auf der ersten Stromschiene oder zweiten
Stromschiene erst dann nach außen durchgeschaltet wird, sobald der Einschwingvorgang beendet und der Stromrippel unter einen Schwellwert gefallen ist. Dies wird dadurch erreicht, dass z.B. über Verzögerungsglieder das
Taktsignal für die mehreren Differenzstufen oder die erste und/oder zweite Rückkehr-nach-Null-Stufe derart verzögert wird, dass die erste und/oder zweite Rückkehr-nach-Null- Stufe die erste und/oder zweite Stromschiene erst dann mit dem Ausgang des Digital/Analog-Wandlers verbindet, wenn der Schaltvorgang der mehreren Differenzstufen schon beendet ist. Dadurch ist sichergestellt, dass das
Stromrippel auf der ersten Stromschiene und/oder zweiten Stromschiene nicht an den Ausgang übertragen wird.
Zusätzlich besteht bei dem erfindungsgemäßen
Digital/Analog-Wandler ein Vorteil, wenn dessen
Komponenten, wie zumindest ein Teil eines optischen
Wellenleiters, über den die erste Fotodiode und/oder die weitere Fotodiode und/oder der Taktgenerator und/oder die optisch getakteten Flipflops mit dem gepulsten Lichtsignal gespeist werden, zusammen in einem Halbleiterchip, insbesondere in einem ASICs (engl, application-specific integrated circuit; dt. Anwendungsspezifische integrierte Schaltung) integriert sind. Dies erlaubt, dass die erste Fotodiode und/oder die weitere Fotodiode und/oder die optisch getakteten Flipflops möglichst nahe an die zu schaltenden Bauelemente angebracht werden können, wodurch das Phasenrauschen weiter abnimmt. Eine solche
monolithische Integration senkt außerdem die
Herstellungskosten und reduziert die Komplexität in der Fertigung . Weiterhin besteht ein Vorteil, wenn es sich bei der gepulste Lichtquelle um einen modengekoppelten Laser (engl, mode-locked laser) handelt, weil modengekoppelte Laser periodische Lichtimpulse im ps-Bereich mit
Repetitionsraten im GHz-Bereich erzeugen können und ein viel geringeres Phasenrauschen aufweisen, als herkömmliche Oszillatoren .
Schließlich ist es besonders vorteilhaft, wenn eine
Einheit zur direkten digitalen Synthese (engl, direct digital synthesis (DDS) ) einen solchen erfindungsgemäßen Digital/Analog-Wandler aufweist, wobei die Einheit zur direkten digitalen Synthese weiterhin ein Phasenregister und eine Umsetzungstabelle umfasst, wobei ein Ausgang des Phasenregisters auf eine Additionseinheit am Eingang des Phasenregisters rückgekoppelt ist und wobei der Ausgang des Phasenregisters mit der Umsetzungstabelle verbunden ist und wobei die Umsetzungstabelle mit dem
Digital/Analog-Wandler verbunden ist. Eine solche Einheit zur direkten digitalen Synthese weist einen deutlich höheren Dynamikbereich auf, wenn der erfindungsgemäße Digital/Analog-Wandler eingesetzt ist, wodurch sich diese für den Einsatz in Präzisionsschaltungen eignet. Verschiedene Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnung
beispielhaft beschrieben. Gleiche Gegenstände weisen dieselben Bezugszeichen auf. Die entsprechenden Figuren der Zeichnung zeigen im Einzelnen:
Fig. 1 ein Übersichtsschaltbild eines optisch
getakteten Flipflops zur Synchronisation
zusammen mit einem weiteren digitalen Schaltungsteil ; Fig. 2A einen beispielhaften Aufbau eines optisch getakteten Flipflops; Fig. 2B einen beispielhaften Aufbau eines optischen
Taktgenerators der das optisch getaktete
Flipflop aufweist;
Fig. 3A einen beispielhaften Aufbau eines
erfindungsgemäßen Digital/Analog-Wandlers mit einem besonders hohen Dynamikbereich, der durch die optische Taktung der Rückkehr-nach-Null- Stufe optisch erreicht wird; Fig. 3B einen weiteren beispielhaften Aufbau eines
erfindungsgemäßen Digital/Analog-Wandlers mit einem besonders hohen Dynamikbereich, der durch die optische Taktung der Rückkehr-nach-Null- Stufe optisch erreicht wird;
Fig. 4 ein von dem erfindungsgemäßen Digital/Analog- Wandler erzeugtes Stromsignal, von dem nur ein bestimmter Anteil ausgegeben wird; Fig. 5 eine Einheit zur direkten digitalen Synthese, die den erfindungsgemäßen Digital/Analog-Wandler beinhaltet; und
Fig. 6 ein Übersichtsschaltbild einer monolithischen
Integration eines optisch getakteten Flipflops zur Synchronisation zusammen mit einer digitalen Teilereinheit auf einem Halbleiterchip, insbesondere in einem ASICs. Fig. 1 zeigt ein Übersichtsschaltbild eines optisch getakteten Flipflops 1 zusammen mit einem weiteren digitalen Logikteil 2 auf einen Halbleiterchip 3, insbesondere in einem ASIC 3 (engl, application-specific integrated circuit; dt. anwendungsspezifische integrierte Schaltung) . Wie bereits erläutert, bestimmt die Qualität des Taktsignals maßgeblich die Güte von getakteten
Systemen. Beispielsweise wirkt sich die Qualität des Taktsignals direkt auf die Größe der "Augenöffnung" von digitalen Signalen und damit auf die
Übertragungssicherheit, bzw. auf die Geschwindigkeit bei der digitalen Signalübertragung aus. Je größer die
Augenöffnung ist, desto höher kann die Datenrate gewählt werden, die synchron übertragen werden kann. Um die
Qualität des Ausgangssignals der digitalen Schaltung zu verbessern, wird z.B. ein finales Nachsychronisations- Flipflop eingesetzt. Für den Fall, dass das dem
Nachsynchronisations-Flipflop zugeführte Datenwort ebenfalls mit einem Phasenrauschen behaftet ist, erhöht sich die Augenöffnung des digitalen Ausgangssignals entsprechend dem j itterarmen Takt. Aus diesem Grund wird in Fig. 1 ein optisch getaktetes Flipflop 1 als
Nachsynchronisations-Flipflop eingesetzt . Fig. 1 zeigt außerdem eine gepulste Lichtquelle 5, die z.B. durch einen modengekoppelten Laser 5 gebildet ist. Der modengekoppelte Laser 5 erzeugt ein optisches
Taktsignal mit extrem geringen Jitter, was in dem
Ausführungsbeispiel zu einer signifikanten
Phasenrauschverbesserung des Ausgangssignals führt. Dabei wird das optische Taktsignal, welches der modengekoppelte Laser 5 erzeugt, dem optisch getakteten Flipflop 1 zugeführt . Der digitale Logikteil 2 wird mit einem Takt betrieben, der von dem modengekoppelten Laser 5 erzeugt wird. Das optische Taktsignal wird dabei von einer Fotodiode 20 in ein elektrisches Taktsignal umgesetzt. Die Fotodiode 20 ist dabei bevorzugt in einem hochgenauen Taktgenerator 38 ausgebildet, bei dem es sich ebenfalls um ein optisch getaktetes Flipflop 1 handeln kann, wie später noch erläutert wird. Der Wortlaut hochgenau ist darauf
zurückzuführen, dass das Phasenrauschen des Taktgenerators 38 gerade so hoch und nur minimal höher ist, wie das
Phasenrauschen des modengekoppelten Lasers 5. Der Ausgang des hochgenauen Taktgenerators 38 kann mit einem
Pulsextender 33 verbunden sein, der dafür sorgt, dass das elektrische Taktsignal am Ausgang des hochgenauen
Taktgenerators 38 ein Tastverhältnis (engl, duty cycle) von bevorzugt 50 % aufweist. Das elektrische Taktsignal am Ausgang des Pulsextenders 33 wird dem digitalen Logikteil 2 zugeführt. Dieses Taktsignal wird dann innerhalb des digitalen Logikteils 2 über einen Taktbaum an die
einzelnen Systeme verteilt. Dabei können zusätzliche
Verzögerungsglieder und Verstärker eingesetzt werden. Dies und die Tatsache, dass der digitale Logikteil 2 eine möglichst geringe Stromaufnahme haben soll, was wiederum zu einer niedrigen Slew-Rate (dt. Anstiegsrate) der einzelnen Elemente innerhalb des digitalen Logikteils führt, bedeutet ein erhöhtes Phasenrauschen und eine schlechtere Synchronisation. Dieses Phasenrauschen kann allerdings durch den Einsatz des optisch getakteten
Flipflops 1 als Nachsynchronisations-Flipflop am Ausgang des digitalen Schaltungsteils 2 unterdrückt werden.
Besonders vorteilhaft ist hier, dass der digitale
Logikteil 2 und das optisch getaktete Flipflop 1 zusammen auf einem Halbleiterchip 3, insbesondere einem ASICs 3 integriert sind. Wie im weiteren Verlauf noch erläutert wird, beinhaltet auch das optisch getaktete Flipflop 1 zumindest eine Fotodiode 20, die ein gepulstes Lichtsignal in ein elektrisches Taktsignal umsetzt und damit die
Transitoren innerhalb des optisch getakteten Flipflops 1 betreibt. Dabei ist es besonders vorteilhaft, dass auch diese Fotodiode direkt in dem ASICs 3 integriert ist.
Zusätzlich ist beim dargestellten Ausführungsbeispiel ebenfalls zumindest ein Teil des optischen Wellenleiters 6, der das gepulste Lichtsignal führt, direkt in dem ASIC 3 integriert. Dies kann z.B. dadurch realisiert werden, dass der optische Wellenleiter 6 innerhalb des ASIC durch ein in diesem Wellenlängenbereich transparentes Medium, wie z.B. Germanium oder S1O2 gebildet ist, welches auf dem Wafer gebildet ist. Die anderen digitalen Logikteile 2 können z.B. in SiGe-Technologie oder CMOS-Technologie (engl, complementary metal oxide semiconductor ; dt.
komplementärer Metall-Oxid-Halbleiter) auf einem anderen Teil des gleichen ASICs gebildet sein. Der modengekoppelte Laser 5 kann dabei mittels eines Lichtwellenleiters 7, z.B. einer Glasfaser, mit dem optischen Wellenleiter 6 verbunden sein.
Dadurch wird das optische Taktsignal, kommend von dem modengekoppelten Laser 5, direkt an die Schaltungsteile geführt, wobei die Umsetzung des optischen Taktsignals in ein j itterarmes elektrisches Taktsignal durch breitbandige integrierte Fotodetektoren, also Fotodioden erfolgt. Diese Fotodioden sind unmittelbar, also so nahe wie möglich, an den kritischen zu taktenden Schaltungsteilen platziert. Damit kann auf einen weiteren elektrischen Taktbaum verzichtet werden, der die Jittereigenschaften des
Taktsignals verschlechtern würde. Durch die Verbesserung des Phasenrauschens kann die
Qualität der digitalen Übertragung erhöht werden, wodurch die erzielbare Datenrate ansteigt, bzw. die Bitfehlerrate reduziert wird.
Fig. 2A zeigt einen beispielhaften Aufbau eines optisch getakteten Flipflops 1. Der Eingang D und der Ausgang Q sind der besseren Übersichtlichkeit halber in Fig. 1 nicht gezeigt .
Das optisch getaktete Flipflop 1 weist vier
Bipolartransistoren 21, 22, 26 und 27 auf. Die Emitter der Transistoren 21, 22 sind dabei mit der Fotodiode 20 verbunden, welche ihrerseits mit einer negativen
Versorgungsspannung, die auch mit Masse verbunden sein kann, verbunden ist. An den Basisanschlüssen der
Transistoren 21, 22 sind die Dateneingänge D und D
angeschlossen. An ihnen liegt das Datensignal an. Die Kollektoren der Transistoren 21, 22 sind jeweils mittels eines Widerstands 23, 24 mit einer positiven
Versorgungsspannung verbunden.
Die Fotodiode 20 ist in dieser Schaltung derart
angeschlossen, dass lediglich ein minimaler Leckstrom fließt, solange kein Licht auf die Fotodiode 20 fällt. Sobald Licht auf die Fotodiode 20 fällt, entsteht ein Fotostrom von einer n-dotierten zu einer p-dotierten
Region der Fotodiode 20. Die Intensität des Fotostroms ist in guter Näherung proportional zu der Lichtleistung des Laserpulses. Das differentielle Paar von Transistoren 21, 22 wird mit dem Datensignal beaufschlagt.
Ein Auffangregister wird durch ein differentielles Paar von Transistoren 26, 27 gebildet. Die Basisanschlüsse dieses differenziellen Paars sind überkreuzt mit den
Kollektoranschlüssen der Transistoren 21, 22 verbunden. D.h. der Basisanschluss des Transistors 26 ist mit dem Kollektoranschluss des Transistors 21 verbunden. Der
Basisanschluss des Transistors 27 ist mit dem
Kollektoranschluss des Transistors 22 verbunden. Darüber hinaus ist der Kollektoranschluss des Transistors 26 mit dem Kollektoranschluss des Transistors 22 verbunden. Auch ist der Kollektoranschluss des Transistors 27 mit dem Kollektoranschluss des Transistors 21 verbunden. Die
Emitteranschlüsse der Transistoren 26, 27 sind über eine Stromquelle 28 mit einer negativen Versorgungsspannung verbunden, welche auch mit Masse verbunden sein kann.
Durch die Überkreuzverschaltung wird eine positive
Rückkopplung erzeugt und somit der logische Zustand des Auffangregisters aufrechterhalten. Der von einer
Stromquelle 28 erzeugte Ruhestrom des Auffangregisters muss dabei deutlich geringer sein als der Fotostrom, welcher von der Fotodiode 20 erzeugt wird. Nur wenn diese Bedingung erfüllt ist, kann der Fotostrom der Fotodiode 20 den Ruhestrom der Stromquelle 28 übertreffen und damit den logischen Zustand des Auffangregisters ändern.
Das hier gezeigte optisch getaktete D-Flipflop 1 kann für eine Vielzahl von Anwendungen eingesetzt werden.
Insbesondere bietet es sich für eine Anwendung in einem hochgenauen Taktgenerator 38 an.
Fig. 2B zeigt einen beispielhaften Aufbau eines solchen hochgenauen Taktgenerators 38, welcher aus dem optisch getakteten Flipflop 1 und einer Rückkoppeleinheit 44 besteht . Die Rückkoppeleinheit 44 kann dabei aus einem ersten
Transistor 45 und einem zweiten Transistor 46, einer
Stromquelle 49 und zwei Widerständen 47, 48 bestehen. Der erste Widerstand 47 der Rückkoppeleinheit 44 ist zwischen eine positive Versorgungsspannung und den Kollektor des ersten Transistors 45 der Rückkoppeleinheit 44 als
Lastwiderstand geschaltet. Der zweite Widerstand 48 der Rückkoppeleinheit 44 ist zwischen eine positive
Versorgungsspannung und den Kollektor des zweiten
Transistors 46 der Rückkoppeleinheit 44 als Lastwiderstand geschaltet. Die Emitter des ersten und zweiten Transistors 45, 46 der Rückkoppeleinheit 44 sind jeweils mit der
Stromquelle 49 verbunden, welche gegen eine negative
Versorgungsspannung, welche auch mit Masse verbunden sein kann, geschaltet ist. Die Basis des ersten Transistors 45 der Rückkoppeleinheit 44 ist mit der Basis des Transistors 27 verbunden. Die Basis des zweiten Transistors 46 der Rückkoppeleinheit 44 ist mit der Basis des Transistors 26 verbunden. Darüber hinaus ist der Kollektor des ersten Transistors 45 der Rückkoppeleinheit 44 mit der Basis des Transistors 21 als Rückkopplung verbunden. Ebenso ist der Kollektor des zweiten Transistors 46 der Rückkoppeleinheit 44 mit der Basis des Transistors 22 verbunden. In diesem Fall liegt an dem Kollektor des ersten
Transistors 45 der Rückkoppeleinheit 44 das Signal Q nicht an, wohingegen an dem Kollektor des zweiten
Transistors 46 der Rückkoppeleinheit 44 das Signal Q anliegt. Das Signal Q wird auf den Dateneingang D
zurückgekoppelt, wohingegen das Signal Q auf den
Dateneingang D zurückgekoppelt wird. Es entsteht somit ein Taktsignal, dessen Taktzustände jeweils 50 % des
Taktes einnehmen. Die Frequenz des Taktsignals entspricht dabei der halben Pulsfrequenz des modengekoppelten Lasers 5. Der Pulsextender 33 (T-Flipflop) ist daher direkt in dem in dem hochgenauen Taktgenerator 38 integriert und wird nur zur Verdeutlichung nochmals separat in den
Zeichnungsfiguren beschrieben.
Fig. 3A zeigt einen beispielhaften Aufbau eines
erfindungsgemäßen Digital/Analog-Wandlers 30 mit einem besonders hohen Dynamikbereich, der durch die optische Taktung der Rückkehr-nach-Null-Stufe 31i, 312 erreicht wird. Gut zu erkennen sind eine erste Rückkehr-nach-Null- Stufe 31i und eine zweite Rückkehr-nach-Null-Stufe 312. Diese beiden Stufen 31i und 312 sind bezüglich des Jitters des Systemtakts eine extrem empfindliche Komponente eines Hochgeschwindigkeits-Digital/Analog-Wandlers 30. Der
Jitter auf dem Taktsignal, mit welchem die beiden Stufen 31i, 312 gesteuert werden, wirkt sich daher unmittelbar auf die Signalqualität in Form von einer Einschränkung des Dynamikbereichs aus. Gut zu erkennen ist ebenfalls, dass die erste Rückkehr- nach-Null-Stufe 31i mit einer ersten Stromschiene 32i verbunden ist. Auf der anderen Seite ist die zweite
Rückkehr-nach-Null-Stufe 312 mit einer zweiten
Stromschiene 322 verbunden.
Im Weiteren weist die erste Rückkehr-nach-Null-Stufe 31i einen Takteingang auf, der direkt oder indirekt mit einer ersten Fotodiode 20 verbunden ist, wobei die erste
Fotodiode 20 von einem modengekoppelten Laser 5 gespeist wird. Selbiges gilt auch für die zweite Rückkehr-nach-
Null-Stufe 312, die ebenfalls einen Takteingang aufweist, der direkt oder indirekt mit der ersten Fotodiode 20 verbunden ist. Bei einer direkten Verbindung wird das von der ersten Fotodiode 20 erzeugte elektrische Taktsignal direkt der ersten und/oder zweiten Rückkehr-nach-Null- Stufe 31i, 312 zugeführt. Bei einer indirekten Verbindung ist der Takteingang der ersten und/oder zweiten Rückkehr- nach-Null-Stufe 31i, 312 mit dem hochgenauen Taktgenerator 38 oder mit dem optisch getakteten Flipflop 1, Ii, 12 bis ln verbunden, der in Fig. 2 beschrieben wurde, wobei der hochgenaue Taktgenerator 38, bzw. das optisch getaktete Flipflop 1, Ii, I2 bis ln die erste Fotodiode 20 enthält. Das elektrische Ausgangssignal dieser ersten Fotodiode 20 wird innerhalb des hochgenauen Taktgenerators 38 den
Transistoren 21 und 22 zugeführt, wie dies in Fig. 2 beschrieben worden ist. Es ist ebenfalls möglich, dass zwischen der ersten Fotodiode 20 und/oder dem hochgenauen Taktgenerator 38 und den Takteingängen der ersten und/oder zweiten Rückkehr-nach-Null-Stufe 31i, 312 noch ein
Pulsextender 33 geschaltet ist. Dieser Pulsextender 33 sorgt dafür, dass der Schaltimpuls verbreitert wird. Durch einen Pulsextender 33 kann ein Tastverhältnis (engl, duty cycle) beliebig eingestellt werden. Bei Verwendung des hochgenauen Taktgenerators 38 aus Fig. 2 ist ein solcher
Pulsextender 33 bereits integriert. Ein Tastverhältnis von 50 % wird hier stets erreicht. Ein Tastverhältnis von 50 % soll auch bevorzugt eingestellt werden. Die Erzeugung von anderen Tastverhältnissen, insbesondere solche kleiner als 50 % kann sich gegebenenfalls positiv auf das
Phasenrauschen des elektrischen Taktsignals auswirken.
Die erste Rückkehr-nach-Null-Stufe 31i besteht aus
zumindest einem ersten Transistor 34i und einem zweiten Transistor 342, wobei die Emitterausgänge der beiden
Transistoren 34i, 342 miteinander und mit der ersten
Stromschiene 32i verbunden sind. Ein Basisanschluss des ersten Transistors 34i ist dabei direkt oder indirekt mit der ersten Fotodiode 20 verbunden. An dem Basisanschluss des zweiten Transistors 342 liegt in dem erfindungsgemäßen Ausführungsbeispiel aus Fig. 3A bevorzugt eine konstante Spannung an. Selbiges gilt auch für die zweite Rückkehr-nach-Null-Stufe 312, die ebenfalls aus zumindest einem ersten Transistor 343 und einem zweiten Transistor 344 besteht. Die
Emitterausgänge des ersten Transistors 343 und des zweiten Transistors 344 innerhalb der zweiten Rückkehr-nach-Null- Stufe 3I2 sind einerseits miteinander und andererseits mit der zweiten Stromschiene 322 verbunden. Im Weiteren ist ein Basisanschluss des ersten Transistors 343 direkt oder indirekt mit der ersten Fotodiode 20 verbunden, wohingegen an einem Basisanschluss des zweiten Transistors 344 eine konstante Spannung anliegt.
Ein Kollektoranschluss des ersten Transistors 34i der ersten Rückkehr-nach-Null-Stufe 31i ist mit einem ersten Signalausgang des erfindungsgemäßen Digital/Analog- Wandlers 30 verbunden. Ein Kollektoranschluss des ersten Transistors 343 der zweiten Rückkehr-nach-Null-Stufe 312 ist mit einem zweiten Signalausgang des erfindungsgemäßen Digital/Analog-Wandlers 30 verbunden. Ein Kollektoranschluss des zweiten Transistors 342 der ersten Rückkehr-nach-Null-Stufe 31i ist derart mit einem nicht dargestellten Lastwiderstand verbunden, dass ein Signal am Kollektoranschluss des zweiten Transistors 342 in diesem vollständig versumpft.
Selbiges gilt auch für den Kollektoranschluss des zweiten Transistors 344 der zweiten Rückkehr-nach-Null-Stufe 312, der auch möglichst ideal abgeschlossen ist. Die Spannung, die am Basisanschluss des zweiten
Transistors 342 der ersten Rückkehr-nach-Null-Stufe 31i angelegt ist, muss derart gewählt sein, dass sie niedriger ist, als die Impulshöhe des Taktsignals (High-Level) und gleichzeitig allerdings höher ist, als die Impulshöhe des ausgeschalteten Taktsignals (Low-Level) . Selbiges gilt auch für die Spannung, die an dem Basisanschluss des zweiten Transistors 344 der zweiten Rückkehr-nach-Null- Stufe 312 angelegt ist. Diese Spannung muss ebenfalls kleiner sein, als die Impulshöhe des Taktsignals (High- Level) und höher sein, als die Impulshöhe des
ausgeschalteten Taktsignals (Low-Level) .
Für den Fall, dass der Logikpegel des Taktsignals "high" ist, gibt die erste Rückkehr-nach-Null-Stufe 31i den Strom auf der ersten Stromschiene 32i über den Kollektorausgang des ersten Transistors 34i am ersten Signalausgang des Digital/Analog-Wandlers 30 aus. Gleichzeitig gibt die zweite Rückkehr-nach-Null-Stufe 312 den Strom auf der zweiten Stromschiene 322 am Kollektoranschluss des ersten Transistors 343 am zweiten Signalausgang des
Digital/Analog-Wandlers 30 aus.
Umgekehrt gilt für den Fall, dass der Logikpegel des Taktsignals "low" ist, dass der Strom auf der ersten
Stromschiene 32i über den zweiten Transistor 342 in dem dort angeschlossenen Lastwiderstand versumpft. Selbiges gilt auch für den Strom auf der zweiten Stromschiene 322, der über den zweiten Transistor 344 der zweiten Rückkehr- nach-Null-Stufe 312 an dem angeschlossenen Lastwiderstand versumpft. Im Weiteren weist der erfindungsgemäße
Digital/Analog-Wandler 30 noch mehrere Differenzstufen 35i, 352 bis 35n auf, mit n > 3 und «eN. Dabei weisen die mehreren Differenzstufen 35i, 352 bis 35n einen ersten Ausgang auf, der mit der ersten Stromschiene 32i verbunden ist, und einen zweiten Ausgang auf, der mit der zweiten Stromschiene 322 verbunden ist. Jeder dieser mehreren Differenzstufen 35i, 352 bis 35n weist einen Dateneingang auf, wobei jeder Dateneingang mit dem Datenausgang je eines optisch getakteten Flipflops Ii, I2 bis ln verbunden ist. Jedes dieser optisch getakteten Flipflops Ii, I2 bis ln kann gemäß dem optisch getakteten Flipflop 1 aus Fig. 2 aufgebaut sein.
Jedes der optisch getakteten Flipflops Ii, 12 bis ln weist einen Dateneingang auf, der mit dem digitalen Logikteil 2 verbunden ist.
Jedes optisch getaktete Flipflop Ii, 12 bis 1N weist an seinem Takteingang eine Fotodiode 20 auf, wobei die
Fotodiode 20 ein gepulstes Lichtsignal, insbesondere ein von einem Laser erzeugtes gepulstes Lichtsignal, in ein elektrisches Taktsignal umwandelt und den Transistoren 21, 22, 26 und 27 innerhalb des optischen getakteten Flipflops Ii, I2 bis ln zuführt. Wie bereits beschrieben, wird der Takteingang von jedem optisch getakteten Flipflop Ii, 12 bis ln von dem modengekoppelten Laser 5 gespeist, wodurch das Phasenrauschen am Dateneingang von jedem optisch getakteten Flipflop Ii, 12 bis ln unterdrückt wird.
Der digitale Logikteil 2 ist ebenfalls direkt oder
indirekt mit einer Fotodiode 20 verbunden, die ein
gepulstes Lichtsignal von dem modengekoppelten Laser 5 in ein elektrisches Taktsignal umwandelt und den Transistoren innerhalb des digitalen Logikteils 2 zuführt. Bevorzugt wird ebenfalls der in Fig. 2 beschriebene hochgenaue
Taktgenerator 38 verwendet, der ein elektrisches Taktsignal aus einem gepulsten Lichtsignal erzeugt und den Transistoren innerhalb des digitalen Logikteils 2 zur Verfügung stellt. In diesem Fall ist der digitale
Logikteil 2 indirekt mit der Fotodiode 20 verbunden. Es ist ebenfalls möglich, dass nach dem hochgenauen
Taktgenerator 38 oder nach der Fotodiode 20 noch ein
Pulsextender 33 eingefügt ist, der das Tastverhältnis verändert. Das elektrische Taktsignal am Ausgang des hochgenauen Taktgenerators 38 hat hier allerdings bereits ein Tastverhältnis von 50 %.
Der digitale Logikteil 2 weist für jede Differenzstufe 35i, 352 bis 35n einen Datenausgang auf. Es ist
ersichtlich, dass der digitale Logikteil 2 einen Taktbaum und eine Vielzahl von Verzögerungsstufen beinhaltet, die alle zusätzlichen Jitter zu dem Taktsignal hinzufügen, so dass die digitalen Ausgangssignale an den einzelnen
Ausgängen des digitalen Logikteils 2 nicht synchron zueinander sind. Die Phasenverschiebung der digitalen Ausgangssignale an den Datenausgängen des digitalen
Logikteils 2 dürfen zueinander allerdings nur so groß sein, dass eine Synchronisation durch die optisch
getakteten Flipflops I i , 12 bis ln weiterhin möglich ist. Insbesondere müssen die Ausgangssignale an den
Datenausgängen bevorzugt z.B. weniger als eine halbe
Periode des Taktsignals zueinander synchron sein.
Im Weiteren weist jede der mehreren Differenzstufen 35i, 352 bis 35n einen ersten Transistor 36i i , 362 i bis 36n i und einen zweiten Transistor 36i 2 , 362 2 bis 36n 2 auf.
Dabei ist der Emitter des ersten Transistors 36i 1, 362 1 bis 36n 1 und der Emitter des zweiten Transistors 36i 2 , 362 2 bis 36n 2 miteinander und mit je einer Stromquelle 37i, 372 bis 37n verbunden. Im Weiteren ist ein Kollektoranschluss des ersten Transistors 36i i , 362 i bis 36n i jeder der mehreren Differenzstufen 35i, 352 bis 35n mit der ersten Stromschiene 32 i verbunden. Außerdem ist ein Kollektoranschluss des zweiten Transistors 36i 2, 362 2 bis 36n 2 jeder der mehreren Differenzstufen 35i, 352 bis 35n mit der zweiten Stromschiene 322 verbunden.
Der Basisanschluss des ersten Transistors 36i 1 der ersten Differenzstufe 35i ist mit einem Ausgang des ersten optisch getakteten Flipflops I i verbunden. Ebenso verhält es sich für die weiteren Differenzstufen 352 bis 35n. Der Basisanschluss des ersten Transistors 362 1 der zweiten Differenzstufe 352 ist mit dem Ausgang des zweiten optisch getakteten Flipflops I2 verbunden, wohingegen der erste Transistor 36n 1 mit dem Ausgang des optisch getakteten Flipflops ln verbunden ist.
Die Basisanschlüsse der zweiten Transistoren 36i 2t 362 2 bis 36n 2 sind in dem Ausführungsbeispiel aus Fig. 3A mit einer konstanten Spannungsquelle verbunden. Die Spannung muss derart gewählt sein, dass sie niedriger ist, als der Logikpegel "high" am Ausgang der optisch getakteten
Flipflops I i , I2 bis ln und gleichzeitig höher ist, als der Logikpegel "low" am Ausgang der optisch getakteten
Flipflops I i , 12 bis ln.
Für den Fall, dass beispielsweise die Logikpegel am
Ausgang aller optisch getakteten Flipflops I i , 12 bis ln "high" sind, werden sämtliche Stromquellen 37i, 372 bis 37n mit der ersten Stromschiene 32 i verbunden, so dass sich deren Ströme addieren. Für den Fall, dass die Logikpegel sämtlicher optisch getakteten Flipflops I i , 12 bis 1N "low" sind, werden alle Stromquellen 37i, 372 bis 37n mit der zweiten Stromschiene 322 verbunden, so dass sich die Ströme dort addieren. Für den Fall, dass die Logikpegel der optisch getakteten Flipflops Ii, 12 bis 1N
unterschiedlich sind, werden die Ströme von einigen
Stromquellen 37i, 372 bis 37n auf der ersten Stromschiene 32i und die Ströme von anderen Stromquellen 37i, 372 bis 37n auf der zweiten Stromschiene 322 addiert.
Ein 8-Bit Digital/Analog-Wandler 30 kann 256
Ausgangszustände einstellen. Bevorzugt weist ein solcher 8-Bit Digital/Analog-Wandler 30 256 Differenzstufen 35i bis 35256 auf. Die Stromquellen 37i bis 37256 geben jeweils den gleichen Strom aus. Es ist allerdings auch möglich, dass ein 8-Bit Digital/Analog-Wandler 30 nur 8
Differenzstufen 35i bis 35s aufweist, wobei die
Stromquellen 37i bis 378 dann entsprechend gewichtet sein müssen .
Die optisch getakteten Flipflops Ii, 12 bis ln müssen allesamt synchron zueinander arbeiten, d.h. sie müssen zur gleichen Zeit das gleiche Taktsignal empfangen. Dadurch ist sichergestellt, dass die Differenzstufen 35i, 352 bis 35n zur gleichen Zeit die Stromquellen 37i, 372 bis 37n entweder mit der ersten Stromschiene 32i und/oder mit der zweiten Stromschiene 322 verbinden. Im Weiteren muss sichergestellt sein, dass die erste Rückkehr-nach-Null- Stufe 31i und die zweite Rückkehr-nach-Null-Stufe 312 das Stromsignal auf der ersten Stromschiene 32i und auf der zweiten Stromschiene 322 dann an ihren Signalausgang durchschalten, sobald der Einschwingvorgang, welcher durch den Schaltvorgang innerhalb Differenzstufen 35i, 352 bis 35n hervorgerufen wurde, vorbei ist. In diesem Fall wird das Stromsignal auf der ersten Stromschiene 32i und das Stromsignal auf der zweiten Stromschiene 322, welches noch ein Überschwingen aufweist, in dem entsprechenden Lastwiderstand der ersten Rückkehr-nach-Null-Stufe 31i und der zweiten Rückkehr-nach-Null-Stufe versumpft.
Sobald der Einschwingvorgang des Stroms auf der ersten und/oder zweiten Stromschiene 31i, 312 beendet ist oder der Stromrippel unter einem vorgegebenen Schwellwert gefallen ist, verbindet die erste Rückkehr-nach-Null-Stufe 31i die erste Stromschiene 32i mit dem ersten
Signalausgang des erfindungsgemäßen Digital/Analog- Wandlers 30. Gleichzeitig verbindet die zweite Rückkehr- nach-Null-Stufe 312 die zweite Stromschiene 322 mit dem zweiten Signalausgang des erfindungsgemäßen
Digital/Analog-Wandlers 30. Beim Entwurf des
Digital/Analog-Wandlers 30 kann der Stromrippel des
Einschwingvorgangs simuliert werden, so dass ein Zeitpunkt berechnet werden kann, zu dem der Stromrippel kleiner als ein vorgegebener Schwellwert ist, wobei sich der
vorgegebene Schwellwert aus der Genauigkeit des
erfindungsgemäßen Digital/Analog-Wandlers 30 ergibt und beliebig eingestellt werden. Über Verzögerungsglieder innerhalb des optischen Taktbaums oder des elektrischen Taktbaums kann der SchaltZeitpunkt der ersten Rückkehr- nach-Null-Stufe 31i und der zweiten Rückkehr-nach-Null- Stufe 312 bezüglich den Differenzstufen 35i, 352 bis 35n entsprechend eingestellt werden. Derartige
Verzögerungsglieder lassen sich beispielsweise durch einen mäanderförmigen Verlauf des optischen Wellenleiters 6 erreichen . Bevorzugt ist außerdem, dass die erste Rückkehr-nach-Null- Stufe 31i, die zweite Rückkehr-nach-Null-Stufe 312, die mehreren Differenzstufen 35i, 352 bis 35n mit je einem optisch getakteten Flipflop Ii, 12 bis ln, der digitale Logikteil 2 und die erste Fotodiode 20 und die eventuell weiteren Fotodioden, bzw. der optische Taktgenerator monolithisch auf dem Halbleiterchip 3 integriert sind. Insbesondere ist auf diesem Halbleiterchip 3 auch der optische Wellenleiter 6 integriert, über den das gepulste Lichtsignal zur Takterzeugung übertragen wird. Bei dem Halbleiterchip 3 handelt es sich insbesondere um einen ASIC.
Das gepulste Lichtsignal kann innerhalb des
Halbleiterchips 3 durch einen optischen Leistungsteiler 39 auf verschiedene Wellenleiter aufgeteilt werden. Die
Leistung jedes Zweiges wird dabei innerhalb jedes
optischen Leistungsteilers 39 derart eingestellt, dass an jeder Fotodiode 20 am Ende eines jeden Wellenleiters ein gepulstes Lichtsignal anliegt, welches die gleiche oder in etwa die gleiche Leistung aufweist. Längere Wellenleiter benötigten daher zu Beginn ein stärkeres gepulstes
Lichtsignal . Fig. 3B zeigt einen weiteren beispielhaften Aufbau eines erfindungsgemäßen Digital/Analog-Wandlers 30 mit einem besonders hohen Dynamikbereich, der durch die optische Taktung der Rückkehr-nach-Null-Stufen 31i, 312 erreicht wird. Der Aufbau des erfindungsgemäßen Digital/Analog- Wandlers 30 aus Fig. 3B entspricht weitestgehend
demjenigen aus Fig. 3A, weshalb nachfolgend nur die
Unterschiede erläutert werden und ansonsten auf die
Beschreibung zu Fig. 3A verwiesen wird. Im Gegensatz zu Fig. 3A sind in Fig. 3B die Basisanschlüsse der zweiten Transistoren 342, 344 der ersten und zweiten Rückkehr- nach-Null-Stufen 31i, 312 nicht mit einer konstanten
Spannungsquelle verbunden, sondern mit einem zweiten
Ausgang des hochgenauen Taktgenerators 38. Dadurch liegt an den Basisanschlüssen der zweiten Transistoren 342, 344 der ersten und zweiten Rückkehr-nach-Null-Stufen 31i, 312 das Taktsignal clk an, wohingegen an den Basisanschlüssen der ersten Transistoren 34i, 343 der ersten und zweiten Rückkehr-nach-Null-Stufen 31i, 312 das Taktsignal clk vom ersten Ausgang des hochgenauen Taktgenerators 38 anliegt.
Das Taktsignal clk am zweiten Ausgang des hochgenauen Taktgenerators 38 ist dabei bevorzugt um ca. 180°
phasenverschoben zu dem Taktsignal clk am ersten Ausgang des hochgenauen Taktgenerators 38, der mit den
Basisanschlüssen der ersten Transistoren 34i, 343 der ersten und zweiten Rückkehr-nach-Null-Stufen 31i, 312 verbunden ist. Der hochgenaue Taktgenerator 38 kann gemäß dem Ausführungsbeispiel aus Fig. 2 aufgebaut sein, wobei der Ausgang clk dem dortigen Ausgang Q und der Ausgang clk dem dortigen Ausgang Q entspricht. Der hochgenaue
Taktgenerator 38 umfasst ebenfalls eine Fotodiode 20, sodass ein Lichtimpuls des modengekoppelten Lasers 5 zur Erzeugung des Taktsignals verwendet werden kann. Dadurch, dass an den Basisanschlüssen der zweiten
Transistoren 342, 344 der ersten und zweiten Rückkehr- nach-Null-Stufen 31i, 312 ein im Vergleich zu den ersten Transistoren 34ι, 343 der ersten und zweiten Rückkehr- nach-Null-Stufen 31i, 312 invertiertes Taktsignal anliegt, verdoppelt sich die Anstiegsrate (engl, slewrate) . Dabei kann man auch davon sprechen, dass die erste und zweite Rückkehr-nach-Null-Stufen 31i, 312 differentiell durch den hochgenauen Taktgenerator 38 angesteuert werden. Selbiges gilt auch für die Basisanschlüsse der zweiten
Transistoren 36i 2, 362 2 bis 36n 2 der Differenzstufen 35i, 352 bis 35n. Diese sind ebenfalls mit einem zweiten
Ausgang der optisch getakteten Flipflops Ii, 12 bis ln verbunden. Das Taktsignal Q der optisch getakteten
Flipflops Ii, I2 bis ln ist gegenüber dem Taktsignal Q der optisch getakteten Flipflops Ii, I2 bis ln um 180°
phasenverschoben, sodass die mehreren Differenzstufen 35i, 352 bis 35n differentiell angesteuert werden, wodurch sich die Anstiegsrate verdoppelt. Für die optisch getakteten Flipflops Ii, I2 bis ln können ebenfalls solche aus Fig. 2 eingesetzt werden. Fig. 4 zeigt ein von dem erfindungsgemäßen Digital/Analog- Wandler 30 erzeugtes Stromsignal auf der ersten und/oder zweiten Stromschiene 32i, 322, von dem nur ein bestimmter Anteil an den beiden Signalausgängen ausgegeben wird. Wie bereits erläutert, sind die mehreren Differenzstufen 35i, 352 bis 35n jeweils mit der ersten Stromschiene 32i und der zweiten Stromschiene 322 verbunden. Die optisch getakteten Flipflops Ii, I2 bis ln arbeiten Taktsynchron und sorgen dafür, dass sämtliche Stromquellen 37i, 372 bis 37n zur gleichen Zeit mit einer der beiden Stromschienen 32i bis 322 verbunden werden.
Fig. 4 zeigt ein solches Stromsignal, wie es
beispielsweise in der ersten Stromschiene 32i oder der zweiten Stromschiene 322 vorliegen kann. Gut zu erkennen ist, dass es nach dem Einschaltvorgang zu einem
Stromrippel 41 kommt und der Stromverlauf ein
Überschwingen aufweist. Das Überschwingen ist in Fig. 4 zur Verdeutlichung übertrieben dargestellt. Gut zu erkennen sind in Fig. 4 zwei Schaltvorgänge, wobei der zweite Schaltvorgang den Strom auf der Stromschiene 32i, 322 zusätzlich erhöht. Dargestellt sind ebenfalls zwei Zeitpunkte to, ti. Der erfindungsgemäße
Digital/Analog-Wandler 30 gibt bevorzugt zu den Zeitpunkten to und ti das Stromsignal an den Ausgängen aus. Die Rückkehr-nach-Null-Stufen 31i, 322 werden durch das Taktsignal derart z.B. über Verzögerungsleitungen angesteuert, dass der Teil des Stromsignals 40, welcher das Überschwingen, also den Stromrippel 41 beinhaltet, über den zweiten Transistor 342, 344 an dem entsprechenden Lastwiderstand versumpft wird. Nachdem das Stromsignal 40 eingeschwungen ist, schaltet die erste Rückkehr-nach-Null- Stufe 31i und die zweite Rückkehr-nach-Null-Stufe 312 das Stromsignal 40 an den Ausgang durch, bis der nächste
Schaltvorgang erfolgt.
Je nach Abklingzeit des Stromsignals 40, also je nachdem wie lange der Stromrippel 41 dauert, können die
SchaltZeitpunkte der Transistoren 34i, 342, 343 und 344 in der ersten und zweiten Rückkehr-nach-Null-Stufe 31i, 312 verändert werden. Dies ist sinnvoll, falls der Stromrippel 41 länger als eine halbe Periode andauert. Damit kann die Zeitdauer in jedem Takt, in der die erste Stromschiene 32i mit dem ersten Signalausgang und die zweite Stromschiene 322 mit dem zweiten Signalausgang verbunden ist, variiert werden. Dieser Sachverhalt wird in der Zeichnungsfigur durch die horizontalen Pfeile symbolisiert. Dadurch wird sichergestellt, dass am ersten Signalausgang und am zweiten Signalausgang stets ein vollständig oder
ausreichend gut geglättetes Stromsignal 40 anliegt. Neben sehr hohen Schaltfrequenzen kann dabei auch eine sehr hohe Genauigkeit des Digital/Analog-Wandlers erreicht werden. Fig. 5 zeigt eine Einheit zur direkten digitalen Synthese 50, die den erfindungsgemäßen Digital/Analog-Wandler 30 beinhaltet. Durch die Einheit zur direkten digitalen
Synthese 50 ist das Erzeugen von periodischen Signalen, z. B. von Sinusschwingungen möglich. Die Bandbreite der digital erzeugten Signale reicht dabei von sehr tiefen Frequenzen im Subhertz-Bereich, bis hin zur Nyquist- Frequenz des Digital/Analog-Wandlers 30. Neben der hohen Frequenzgenauigkeit, die praktisch nur durch die
Stabilität des Taktgenerators, also des modengekoppelten Lasers 5 bestimmt wird, zeichnet sich dieses Verfahren durch relativ geringes Phasenrauschen, sehr kleine
Frequenzschnitte im gesamten Frequenzbereich und ein schnelles phasendurchgängiges Abstimmen über einen
einzigen großen Frequenzbereich aus.
Die Einheit zur direkten digitalen Synthese 30 weist ein Phasenregister 51, eine Umsetzungstabelle 52 (engl, look- up table) und den erfindungsgemäßen Digital/Analog-Wandler 30 auf, wobei ein Ausgang des Phasenregisters 51 auf eine Additionseinheit 53 am Eingang des Phasenregisters 51 rückgekoppelt ist, und wobei der Ausgang des
Phasenregisters 51 mit der Umsetzungstabelle 52 verbunden ist und wobei die Umsetzungstabelle 52 mit dem
erfindungsgemäßen Digital/Analog-Wandler 30 verbunden ist. Der Additionseinheit 53 wird neben dem rückgekoppelten Phasenwert am Ausgang des Phasenregisters 51 ein
Frequenzkontrollwort zugeführt. Das Phasenregister bildet z.B. eine Phasenlage von 0° bis 360° ab, wobei das Phasenregister 51 hochauflösend ist und z.B. 28 Bit oder 48 Bit den 360° Phasenbereich
repräsentieren. Der kleinste einstellbare Phasenbereich ist dabei 360°/228 oder 360°/248. Bei jedem Takt erhöht sich der Wert am Ausgang des Phasenregisters 51. In einer Umsetzungstabelle 52 wird zu jedem Phasenwert der
korrespondierende analoge Wert gesucht, den der
erfindungsgemäße Digital/Analog-Wandler 30 einzustellen hat. In der Umsetzungstabelle 52 ist daher zu jedem Phasenwert der korrespondierende Wert des Sinus
gespeichert, wobei bevorzugt nur ein Viertel des
Sinusverlaufes in der entsprechenden Auflösung
abgespeichert ist, und die übrigen Bereiche durch
Vertauschen des Vorzeichens berechnet werden.
Besonders vorteilhaft ist, dass das Phasenregister 51 direkt oder indirekt mit einer weiteren Fotodiode 20 verbunden ist, die ein gepulstes Lichtsignal in ein elektrisches Taktsignal umwandelt, und dass ein
modengekoppelter Laser 5 sowohl die Fotodiode 20 des
Phasenregisters 51, als auch die Fotodioden 20 des
Digital/Analog-Wandlers 30 speist. Unter einer indirekten Verbindung ist wiederum der Einsatz des optischen
Taktgenerators zu verstehen, der bereits den Figuren 2 und 3 beschrieben worden ist. Der Einsatz einer solchen
Fotodiode entweder direkt innerhalb des Phasenregisters 51 oder innerhalb eines optischen Taktgenerators, der
möglichst nahe am Phasenregister 51 angeordnet sein soll, stellt sicher, dass das elektrische Taktsignal ein
möglichst geringes Phasenrauschen, also einen möglichst kleinen Jitter aufweist.
Selbiges gilt auch für den erfindungsgemäßen
Digital/Analog-Umsetzer 30. Durch Integration dieser elektrischen Komponenten zusammen mit den optischen
Komponenten auf einem Halbleiterchip 3, insbesondere einem ASICs, kann eine Einheit zur direkten digitalen Synthese 50 geschaffen werden, die nur ein minimales Phasenrauschen aufweist. Insbesondere werden bevorzugt alle Komponenten, mit Ausnahme des modengekoppelten Lasers 5, direkt auf dem Halbleiterchip 3 monolithisch integriert. Schlussendlich zeigt Fig. 6 ein weiteres Beispiel für ein Teilersystem 60, um z.B. einen optischen Takt in einen elektrischen Takt umzuwandeln und diesen in mehreren
Stufen herunterzuteilen, sodass verschiedene Bereiche innerhalb des digitalen Logikteils 2 mit verschiedenen Taktfrequenzen betrieben werden können. Ein
modengekoppelter Laser 5 erzeugt dabei ein optisches Taktsignal. Dieses Taktsignal wird optional einem
Vorteiler 61 (engl, prescaler) zugeführt. Dieser Vorteiler 61 verfügt entweder über eine integrierte Fotodiode 20, die das gepulste Lichtsignal in ein elektrisches
Taktsignal umsetzt, oder vor diesen Vorteiler 61 wird ein hochgenauer Taktgenerator 38, wie er in den Figuren 2, 3A und 3B gezeigt ist, eingesetzt. Dieser Vorteiler dient dazu, das Taktsignal herunter zu teilen, wobei der Faktor 2K entspricht, wobei gilt K > 1 und K e .
Der Vorteiler 61 ist weiterhin mit zumindest einer
digitalen Teilereinheit 621 bis 62n verbunden. Die digitale Teilereinheit 621 bis 62n teilt das bereits heruntergeteilte elektrische Taktsignal in einstellbaren Schritten von z.B. 1 bis z.B. 1024 weiter herunter.
Bevorzugt werden mehrere digitale Teilereinheiten 621 bis 62n eingesetzt, die in Serie geschalten sind. Dabei wird der Ausgang mit dem heruntergeteilten Eingangssignal mit dem Eingang der folgenden digitalen Teilereinheit 62n verbunden. Der Teilerfaktor (engl, division factor) wird den digitalen Teilereinheiten 621 bis 62n über eine
Schnittstelle, wie z.B. SPI (engl, serial peripheral interface; dt. serielle dezentrale Schnittstelle)
zugeführt. Das Taktsignal am Ausgang der digitalen
Teilereinheiten 62i bis 62n ist so deutlich reduziert gegenüber dem gepulsten Lichtsignal am Ausgang des modengekoppelten Lasers 5. Optional können die digitalen Teilereinheiten 62i bis 62n noch mit einem Pulsextender 33 verbunden werden. Der
Pulsexender 33 verbindet dabei den Ausgang jeder digitalen Teilereinheit 62i bis 62n mit dem Dateneingang D je eines optisch getakteten Flipflops Ii bis ln. Der Pulsextender 33 kann das Tastverhältnis (engl, duty cycle) erhöhen, wie dies z.B. in Fig. 6 dargestellt ist. Im Anschluss daran wird der Ausgang des Pulsextenders 33 noch mit einem
Dateneingang D eines optisch getakteten Flipflops Ii bis ln verbunden. Wie bereits in Fig. 2 erläutert, weist das optisch getaktete Flipflop Ii bis ln einen optischen
Takteingang auf, der von dem modengekoppelten Laser 5 über den optischen Wellenleiter 6 gespeist wird. Ein
Phasenrauschen, welches innerhalb der digitalen
Teilereinheiten 61, 62i bis 62n oder innerhalb des
Pulsextenders 33 dem Taktsignal hinzugefügt worden ist, kann mittels der optisch getakteten Flipflops Ii bis ln auf die Höhe des Phasenrauschens des modengekoppelten Lasers 5 reduziert werden.
Gut zu erkennen ist außerdem, dass das gepulste
Lichtsignal, welches dem Takteingang der optisch
getakteten Flipflops Ii bis ln zugeführt wird, synchron zu dem elektrischen Taktsignal am Ausgang des Pulsextenders 33 sein muss. Eine steigende oder eine fallende Flanke innerhalb des gepulsten Lichtsignals sollte nicht auf eine steigende oder eine fallende Flanke innerhalb des
elektrischen Taktsignals fallen. Derartige
Laufzeitunterschiede können allerdings mittels optischer oder elektrischer Verzögerungsglieder ausgeglichen werden. Eine Berechnung der Laufzeiten kann direkt mittels
Softwarewerkzeugen erfolgen, die ohnehin zu Erstellung des ASICs 3 notwendig sind. Im Übrigen wäre es auch denkbar, dass der modengekoppelte Laser 5 ebenfalls direkt innerhalb des Halbleiterchips 3, insbesondere innerhalb des ASICs 3, integriert werden könnte, falls dies technologisch möglich wäre.
In den modengekoppelte Laser 5 kann auch gleichzeitig eine Fotodiode 20 integriert sein, sodass der modengekoppelte Laser 5 gleichzeitig noch einen elektrischen Taktausgang aufweist, wobei das Taktsignal am elektrischen Taktausgang zu dem optischen Taktsignal, also dem gepulsten
Lichtsignal, synchronisiert ist. Bevorzugt weist der modengekoppelte Laser 5 in diesem Fall noch einen
Pulsextender 33 auf, der ebenfalls innerhalb des Lasers integriert ist, sodass das elektrische Taktsignal am
Ausgang ein Tastverhältnis von 50 % aufweist. Dieses elektrische Taktsignal, welches an dem elektrischen
Taktausgang des modengekoppelten Lasers 5 anliegt, kann zur Taktversorgung des digitalen Logikteils 2 verwendet werden, wobei gleichzeitig das gepulste Lichtsignal in den optisch getakteten Flipflops 1, Ii, 12 bis ln unmittelbar vor der ersten und/oder zweiten Rückkehr-nach-Null-Stufe 31i, 312 in ein elektrisches Taktsignal umgesetzt wird. Die optisch getakteten Flipflops Ii bis ln benötigen bevorzugt keinen zusätzlichen Pulsextender 33, weil deren elektrisches Taktsignal bereits ein Tastverhältnis von 50% besitzt. Einzig für den Fall, dass eine Fotodiode 20 alleine eingesetzt wird, wird noch ein angeschlossener Pulsextender 33 benötigt, der das Tastverhältnis des elektrischen Taktsignals am Ausgang der Fotodiode erhöht. Dieser kann allerdings bereits in den optisch getakteten Flipflops Ii bis ln enthalten sein, wenn diese nach dem Ausführungsbeispiel aus Fig. 2 aufgebaut sind. Im Rahmen der Erfindung sind alle beschriebenen und/oder beanspruchten und/oder gezeichneten Merkmale beliebig miteinander kombinierbar.

Claims

Ansprüche
1. Digital/Analog-Wandler (30) mit einer ersten Rückkehr- nach-Null-Stufe (31i) , die mit einer ersten Stromschiene (32i) verbunden ist, wobei die erste Stromschiene (32i) mit je einem ersten Ausgang von mehreren Differenzstufen (35i, 352, 35n) verbunden ist,
dadurch gekennzeichnet,
dass die erste Rückkehr-nach-Null-Stufe (31i) zumindest einen Takteingang aufweist, der direkt oder indirekt mit einer ersten Fotodiode (20) verbunden ist, wobei die erste Fotodiode (20) von einer gepulsten Lichtquelle (5) gespeist wird.
2. Digital/Analog-Wandler nach Anspruch 1,
dadurch gekennzeichnet,
dass der Digital/Analog-Wandler (30) eine zweite Rückkehr- nach-Null-Stufe (312) aufweist, die mit einer zweiten Stromschiene (322) verbunden ist, wobei die zweite
Stromschiene (322) mit je einem zweiten Ausgang der mehreren Differenzstufen (35i, 352, 35n) verbunden ist und wobei die zweite Rückkehr-nach-Null-Stufe (312) zumindest einen Takteingang aufweist, der direkt oder indirekt mit der ersten Fotodiode (20) verbunden ist.
3. Digital/Analog-Wandler nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass jede der mehreren Differenzstufen (35i, 352, 35n) zumindest einen Dateneingang aufweist, wobei jeder
Dateneingang mit einem Datenausgang je eines optisch getakteten Flipflops (Ii, 12, ln) verbunden ist und/oder dass jedes der optisch getakteten Flipflops (Ii, 12, ln) einen Dateneingang aufweist der mit einem digitalen
Logikteil (2) verbunden ist und/oder dass die erste und/oder zweite Rückkehr-nach-Null-Stufe (31i, 312) mit einem Taktgenerator (38) verbunden ist, wobei der Taktgenerator (38) die erste Fotodiode (20) enthält, sodass die erste und/oder zweite Rückkehr-nach- Null-Stufe (31i, 312) indirekt mit der ersten Fotodiode (20) verbunden ist.
4. Digital/Analog-Wandler nach Anspruch 3,
dadurch gekennzeichnet,
dass jedes optische getaktete Flipflop (1; Ii, 12, ln) an seinem Takteingang eine Fotodiode (20) aufweist, wobei die Fotodiode (20) ein gepulstes Lichtsignal der Lichtquelle (5) in ein elektrisches Taktsignal umwandelt und den
Transistoren (21, 22, 26, 27) innerhalb des optisch getakteten Flipflops (1; Ii, 12, ln) zuführt.
5. Digital/Analog-Wandler nach Anspruch 4,
dadurch gekennzeichnet,
dass der Takteingang von jedem optisch getakteten Flipflop (1; Ii, 12, ln) von der gepulsten Lichtquelle (5) gespeist wird, wodurch das Phasenrauschen am Dateneingang auf das Phasenrauschen der gepulsten Lichtquelle (5) reduziert wird .
6. Digital/Analog-Wandler nach einem der Ansprüche 3 bis 5,
dadurch gekennzeichnet,
dass die mehreren Differenzstufen (35i, 352, 35n) über ihren ersten Ausgang die erste Stromschiene (32i) und über ihren zweiten Ausgang die zweite Stromschiene (322) speisen und/oder
dass der Digital/Analog-Wandler (30) derart ausgebildet ist, dass seine erste und/oder seine zweite Rückkehr-nach- Null-Stufe (31i, 312) den Strom auf der ersten und/oder zweiten Stromschiene (32i, 322) an einen ersten
Signalausgang und/oder einen zweiten Signalausgang
durchschaltet, sobald der Einschwingvorgang des Stroms auf der ersten und/oder zweiten Stromschiene (32i, 322) beendet ist und/oder unter einen vorgegebenen Schwellwert gefallen ist.
7. Digital/Analog-Wandler nach einem der Ansprüche 3 bis 6,
dadurch gekennzeichnet,
dass der digitale Logikteil (2) direkt oder indirekt mit zumindest einer Fotodiode (20) verbunden ist, die ein gepulstes Lichtsignal von der Lichtquelle (5) in ein elektrisches Taktsignal umwandelt und den Transistoren innerhalb des digitalen Logikteils (2) zuführt und/oder dass der digitale Logikteil (2) für jede Differenzstufe ( 35 i , 352 , 35n ) einen Datenausgang aufweist und
dass eine Phasenverschiebung der digitalen Ausgangssignale an den Datenausgängen des digitalen Logikteils (2) zueinander nur so groß ist, dass eine Synchronisation durch die optisch getakteten Flipflops (Ii, 12, ln) möglich ist .
8. Digital/Analog-Wandler nach einem der Ansprüche 3 bis 7,
dadurch gekennzeichnet,
dass die erste Rückkehr-nach-Null-Stufe (31i) , die zweite Rückkehr-nach-Null-Stufe (312) , die mehreren
Differenzstufen ( 35 i , 352 , 35n ) mit je einem optisch getakteten Flipflop (Ii, 12, ln) , der digitale Logikteil
(2) und die erste Fotodiode (20) und die weitere Fotodiode (20) und der Taktgenerator (38) monolithisch auf einem Halbleiterchip ( 3 ) integriert sind und/oder dass in den modengekoppelte Laser (5) eine Fotodiode (20) und/oder ein Pulsextender (33) integriert ist, sodass die gepulste Lichtquelle (5) zumindest einen optischen
Taktausgang und zumindest einen elektrischen Taktausgang aufweist.
9. Digital/Analog-Wandler nach Anspruch 8,
dadurch gekennzeichnet,
dass die erste Fotodiode (20) und/oder die weitere
Fotodiode (20) und/oder die Fotodioden (20) von den optisch getakteten Flipflops (1; Ii, I2, ln) mit einem Pulsextender (33) verbunden sind, wobei der Pulsextender (33) einen elektrischen Impuls an seinem Ausgang ausgibt, der breiter ist, als ein elektrischer Impuls, der an seinem Eingang anliegt, wodurch das Tastverhältnis
einstellbar ist und/oder
dass der Pulsextender (33) in dem Taktgenerator (38) integriert ist.
10. Digital/Analog-Wandler nach Anspruch 8 oder 9,
dadurch gekennzeichnet,
dass es sich bei dem Halbleiterchip (3) um einen ASICs (3) handelt und/oder
dass zumindest ein Teil (6) eines optischen Wellenleiters (7) über die die erste Fotodiode (20) und/oder die weitere Fotodiode (20) und/oder die optisch getakteten Flipflops (Ii, I2, ln) mit dem gepulsten Lichtsignal gespeist werden, in dem Halbleiterchip (3) integriert sind.
11. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet,
dass die erste Rückkehr-nach-Null-Stufe (31i) aus
zumindest einem ersten und einem zweiten Transistor (34i, 342) besteht, wobei die Emitterausgänge der beiden
Transistoren (34i, 342) miteinander und mit der ersten Stromschiene (32i) verbunden sind und/oder
dass ein Basisanschluss des ersten Transistors (34i) der ersten Rückkehr-nach-Null-Stufe (31i) direkt oder indirekt mit der ersten Fotodiode (20) verbunden ist und wobei an einem Basisanschluss des zweiten Transistors (342) der ersten Rückkehr-nach-Null-Stufe (31i) eine konstante
Spannung anliegt, oder wobei der Basisanschluss des ersten Transistors (34i) der ersten Rückkehr-nach-Null-Stufe (31i) mit einem ersten Ausgang des Taktgenerators (38) verbunden ist und wobei der Basisanschluss des zweiten Transistors (342) der ersten Rückkehr-nach-Null-Stufe (31i) mit einem zweiten Ausgang des Taktgenerators (38) verbunden ist, wobei das Taktsignal am ersten Ausgang zum Taktsignal am zweiten Ausgang des Taktgenerators (38) um 180° phasenverschoben ist und/oder
dass die zweite Rückkehr-nach-Null-Stufe (312) aus
zumindest einem ersten und einem zweiten Transistor (343, 344) besteht, wobei die Emitterausgänge der beiden
Transistoren (343, 344) miteinander und mit der zweiten Stromschiene (322) verbunden sind und/oder wobei ein
Basisanschluss des ersten Transistors (343) der zweiten Rückkehr-nach-Null-Stufe (312) direkt oder indirekt mit der ersten Fotodiode (20) verbunden ist und wobei an einem Basisanschluss des zweiten Transistors (344) der zweiten Rückkehr-nach-Null-Stufe (312) eine konstante Spannung anliegt,
oder wobei der Basisanschluss des ersten Transistors (343) der zweiten Rückkehr-nach-Null-Stufe (312) mit dem ersten Ausgang des Taktgenerators (38) verbunden ist und wobei der Basisanschluss des zweiten Transistors (344) der zweiten Rückkehr-nach-Null-Stufe (312) mit dem zweiten Ausgang des Taktgenerators (38) verbunden ist, wobei das Taktsignal am ersten Ausgang zum Taktsignal am zweiten Ausgang des Taktgenerators (38) um 180° phasenverschoben ist .
12. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet,
dass jede der mehreren Differenzstufen (35i, 352, 35n) einen ersten und einen zweiten Transistor (36i i, 362 i, 36n i, 36i 2, 362 2, 36n 2) aufweist, wobei innerhalb jeder Differenzstufe (35i, 352, 35n) der Emitter des ersten
Transistors (36i 1, 362 1, 36n 1) und des zweiten Transistors (36i 2 , 362 2 , 36n 2 ) miteinander und mit je einer
Stromquelle (37i, 372, 37n) verbunden sind und/oder
dass ein Kollektor-Anschluss des ersten Transistors (36i 1, 362 1, 36n 1) jeder der mehreren Differenzstufen (35i, 352, 35n) mit der ersten Stromschiene (32i) verbunden ist und/oder
dass ein Kollektor-Anschluss des zweiten Transistors
(36i 2 , 362 2 , 36n 2) jeder der mehreren Differenzstufen (35i, 352, 35n) mit der zweiten Stromschiene (322)
verbunden ist und/oder
dass ein Basisanschluss des ersten Transistors (36i 1, 362 1, 36n 1) von jeder der mehreren Differenzstufen (35i, 352, 35n) mit einem ersten Datenausgang je eines optisch getakteten Flipflops (Ii, 12, ln) verbunden ist und/oder dass an einen Basisanschluss des zweiten Transistors
(36i 2 t 362 2 t 36n 2 ) von jeder der mehreren Differenzstufen (35i, 352, 35n) eine konstante Spannung angelegt ist, oder dass ein Basisanschluss des zweiten Transistors (36i 2,
362 2 t 36n 2 ) von jeder der mehreren Differenzstufen (35i, 352, 35n) mit einem zweiten Datenausgang je eines optisch getakteten Flipflops (Ii, 12, ln) verbunden ist.
13. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 12,
dadurch gekennzeichnet,
dass es sich bei der gepulsten Lichtquelle (5) um einen modengekoppelten Laser (5) handelt.
14. Einheit zur direkten digitalen Synthese (50),
aufweisend ein Phasenregister (51), eine Umsetzungstabelle
(52) und einen Digital/Analog-Wandler (30), wobei ein Ausgang des Phasenregister (51) auf eine Additionseinheit
(53) am Eingang des Phasenregister (51) rückgekoppelt ist und wobei der Ausgang des Phasenregisters (51) mit der Umsetzungstabelle (52) verbunden ist und wobei die
Umsetzungstabelle (52) mit dem Digital/Analog-Wandler (30) verbunden ist,
dadurch gekennzeichnet,
dass es sich bei dem Digital/Analog-Wandler (30) um einen Digital/Analog-Wandler (30) nach einem der Ansprüche 1 bis 13 handelt.
15. Einheit zur direkten digitalen Synthese nach Anspruch 14,
dadurch gekennzeichnet,
dass das Phasenregister (51) an seinem Takteingang direkt oder indirekt mit einer Fotodiode (20) verbunden ist, die ein gepulstes Lichtsignal der Lichtquelle (5) in ein elektrisches Taktsignal umwandelt und dass die gepulste Lichtquelle (5) sowohl die Fotodiode (20) des
Phasenregisters, als auch die Fotodioden (20) des
Digital/Analog-Wandlers (30) speist und/oder
dass das Phasenregister (51) mit seiner Fotodiode (20), die Additionseinheit (53), die Umsetzungstabelle (52) und der Digital/Analog-Wandler (30) auf einem Halbleiterchip (3) , insbesondere einem ASICs (3) , monolithisch integriert sind .
16. Teilersystem mit optischer Nachsynchronisation, aufweisend eine erste und/oder zumindest eine weitere digitale Teilereinheit (62i bis 62n) , wobei die digitalen Teilereinheiten (62i bis 62n) in Serie geschalten sind, wobei die erste Teilereinheit (62i) direkt oder indirekt mit einer Fotodiode (20) verbunden ist, wobei die
Fotodiode (20) von einer gepulsten Lichtquelle (5) gespeist wird, wobei den digitalen Teilereinheiten (621 bis 62n) jeweils ein Teilerfaktor zugeführt wird, wobei jeder Ausgang der digitalen Teilereinheiten (621 bis 62n) zusätzlich mit dem Dateneingang je eines optisch
getakteten Flipflops (Ii bis ln) verbunden ist, wobei der Takteingang von jedem optisch getakteten Flipflops (Ii bis ln) von der gepulsten Lichtquelle (5) gespeist wird.
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