WO2012176330A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2012176330A1
WO2012176330A1 PCT/JP2011/064542 JP2011064542W WO2012176330A1 WO 2012176330 A1 WO2012176330 A1 WO 2012176330A1 JP 2011064542 W JP2011064542 W JP 2011064542W WO 2012176330 A1 WO2012176330 A1 WO 2012176330A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
semiconductor device
signals
electrode
external terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2011/064542
Other languages
English (en)
French (fr)
Inventor
松井　重純
諏訪　元大
米田　哲
俊 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013521398A priority Critical patent/JP5662574B2/ja
Priority to PCT/JP2011/064542 priority patent/WO2012176330A1/ja
Priority to TW101117368A priority patent/TWI544494B/zh
Publication of WO2012176330A1 publication Critical patent/WO2012176330A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device connected to a semiconductor memory device through a plurality of wirings.
  • Semiconductor memory devices such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory) are semiconductor memory chips mounted on the surface of the package substrate and sealed with resin.
  • the external terminals are arranged in a matrix.
  • a semiconductor memory chip has a plurality of memory cells, write / read circuits, etc. formed on the surface of a semiconductor substrate, and is connected to a plurality of external terminals via a package substrate.
  • the arrangement pattern of the external terminals of the semiconductor memory device differs depending on the type of the semiconductor memory device (see, for example, JP-A-2003-51545 (Patent Document 1)).
  • a semiconductor device that controls such a semiconductor memory device is a semiconductor chip mounted on the surface of a package substrate and sealed with resin, and a plurality of external terminals are arranged in a matrix on the back surface of the package substrate.
  • the semiconductor chip has a memory controller or the like formed on the surface of a semiconductor substrate, and is connected to a plurality of external terminals via a package substrate.
  • the arrangement pattern of the external terminals of the semiconductor device is set according to the arrangement pattern of the external terminals of the semiconductor memory device.
  • the semiconductor memory device and the semiconductor device are mounted on one motherboard to constitute one semiconductor module.
  • Each external terminal of the semiconductor memory device is connected to a corresponding external terminal of the semiconductor device via a wiring of the mother board (see, for example, JP 2010-123203 A (Patent Document 2)).
  • the semiconductor device When a semiconductor module is configured by mounting a semiconductor device and one or more semiconductor memory devices on a single motherboard, the semiconductor device is adapted to the model and number of semiconductor memory devices so that the wiring of the motherboard does not cross each other. It is necessary to optimally design the arrangement pattern of external terminals. However, if the arrangement pattern of the external terminals of the semiconductor device is changed each time the model or number of the semiconductor memory device is changed, there is a problem that the cost of the semiconductor device increases.
  • a main object of the present invention is to provide a low-cost semiconductor device.
  • the semiconductor device outputs N (where N is an integer larger than M) signals divided in advance into M (where M is an integer equal to or greater than 2) signal groups.
  • Each signal group includes a plurality of signals, and each buffer group includes the same number of buffer circuits as the signals of the corresponding signal group.
  • Each switching circuit applies the plurality of signals of the corresponding signal group in parallel to the plurality of buffer circuits of the corresponding buffer group in the order corresponding to the mode setting signal.
  • Each buffer circuit of each buffer group applies a signal supplied from a corresponding switching circuit to a corresponding external terminal.
  • the switching circuit applies the plurality of signals generated by the signal generation circuit in parallel to the plurality of buffer circuits in the order corresponding to the mode setting signal. Therefore, since the arrangement pattern of the external terminals can be switched according to the type and number of semiconductor memory devices to be connected, the cost of the device can be reduced.
  • FIG. 2 is a block diagram showing a configuration of a semiconductor chip included in the semiconductor device shown in FIG. 1.
  • FIG. 5 is a block diagram illustrating a configuration of a signal input / output circuit illustrated in FIG. 4.
  • FIG. 6 is a block diagram showing a configuration of a buffer circuit B1 shown in FIG.
  • FIG. 6 is a block diagram showing a configuration of a buffer circuit B3 shown in FIG. FIG.
  • FIG. 6 is a block diagram showing a configuration of a buffer circuit B4 shown in FIG.
  • FIG. 3 is a diagram showing an arrangement pattern of external terminals in a first mode and a second mode of the semiconductor device shown in FIG. 1.
  • 10 is a time chart showing the waveform of the signal shown in FIG. 9.
  • 2 is a flowchart showing an operation of the semiconductor device shown in FIG.
  • FIG. 2 is a diagram showing an arrangement pattern of external terminals in a first mode of the semiconductor device shown in FIG. 1.
  • FIG. 2 is a diagram showing an arrangement pattern of external terminals of the semiconductor memory device 3 shown in FIG. 1. It is a figure which shows the 1st layer of the motherboard 4 shown in FIG. It is a figure which shows the 3rd layer of the motherboard 4 shown in FIG.
  • FIG. 4 is a diagram showing an arrangement pattern of external terminals in a second mode of the semiconductor device shown in FIG. 1.
  • FIG. 2 is a diagram showing an arrangement pattern of external terminals of the semiconductor memory device 6 shown in FIG. 1. It is a figure which shows the 1st layer of the motherboard 7 shown in FIG. It is a figure which shows the 3rd layer of the motherboard 7 shown in FIG. It is a figure which shows the 6th layer of the motherboard 7 shown in FIG. It is a figure which shows the structure and usage method of the semiconductor device by Embodiment 2 of this invention. It is a figure which shows the effect of the semiconductor device shown in FIG.
  • FIG. 1A is a diagram showing a configuration of a semiconductor device (LSI: Large Scale Integration) 1 according to Embodiment 1 of the present invention, and FIGS. FIG.
  • LSI Large Scale Integration
  • a semiconductor device 1 has a semiconductor chip mounted on the surface of a package substrate and sealed with resin, and a plurality of external terminals TA are arranged in a matrix on the back surface of the package substrate. Yes.
  • the semiconductor chip has a memory controller or the like formed on the surface of a semiconductor substrate, and is connected to a plurality of external terminals TA through a package substrate.
  • the semiconductor module 2 is obtained by mounting the semiconductor device 1 and the two semiconductor memory devices 3 on the surface of one motherboard 4.
  • the semiconductor memory device 3 is, for example, a DDR3-SDRAM (Double Data Rate3-Synchronous Dynamic Random Access Memory).
  • the semiconductor memory device 3 has semiconductor memory chips mounted on the front surface of a package substrate and sealed with resin, and a plurality of external terminals TB are arranged in a matrix on the back surface of the package substrate.
  • the semiconductor memory chip has a plurality of memory cells, write / read circuits, etc. formed on the surface of a semiconductor substrate, and is connected to a plurality of external terminals TB via a package substrate.
  • the plurality of external terminals TB of the semiconductor memory device 3 are arranged according to a predetermined arrangement pattern.
  • the arrangement pattern of the external terminals TB of the semiconductor memory device 3 is fixed. That is, the type of signal input to each external terminal TB is fixed.
  • the arrangement pattern of the external terminals TA of the semiconductor device 1 is set according to the arrangement pattern of the external terminals TB of the semiconductor memory device 3 by a built-in switching circuit. That is, the type of signal output from each external terminal TA can be changed by the switching circuit.
  • the switching circuit will be described later.
  • the mother board 4 is formed with a plurality of wirings for connecting a plurality of external terminals TA of the semiconductor device 1 and a plurality of external terminals TB of the semiconductor memory device 3.
  • the arrangement pattern of the external terminals TA of the semiconductor device 1 is set so that the wirings of the mother board 4 do not intersect in the same layer.
  • Each external terminal TB of the semiconductor memory device 3 is connected to a corresponding external terminal TA of the semiconductor device 1 through wiring of the mother board 4.
  • the semiconductor module 5 is obtained by mounting the semiconductor device 1 and the two semiconductor memory devices 6 on the surface of one motherboard 7.
  • the semiconductor memory device 6 is a different type of semiconductor memory device from the semiconductor memory device 3, and is, for example, a DDR2-SDRAM.
  • the semiconductor memory device 6 is a semiconductor memory chip mounted on the surface of a package substrate and sealed with resin, and a plurality of external terminals TC are arranged in a matrix on the back surface of the package substrate.
  • the semiconductor memory chip has a plurality of memory cells, write / read circuits, etc. formed on the surface of a semiconductor substrate, and is connected to a plurality of external terminals TC via a package substrate.
  • the plurality of external terminals TC of the semiconductor memory device 6 are arranged according to a predetermined arrangement pattern.
  • the arrangement pattern of the external terminals TC of the semiconductor memory device 6 is fixed and is different from the arrangement pattern of the external terminals TB of the semiconductor memory device 3.
  • the arrangement pattern of the external terminals TA of the semiconductor device 1 is set according to the arrangement pattern of the external terminals TC of the semiconductor memory device 6 by a built-in switching circuit.
  • a plurality of wirings for connecting the plurality of external terminals TA of the semiconductor device 1 and the plurality of external terminals TC of the semiconductor memory device 6 are formed on the mother board 7.
  • the arrangement pattern of the external terminals TA of the semiconductor device 1 is set so that the wirings of the mother board 7 do not cross each other.
  • Each external terminal TC of the semiconductor memory device 6 is connected to a corresponding external terminal TA of the semiconductor device 1 through wiring of the mother board 7.
  • the pattern arrangement of the external terminals TA of the semiconductor device 1 can be changed according to the model of the semiconductor memory device to be connected, so that the cost of the device and the signal transmission characteristics can be reduced. Improvements can be made.
  • FIGS. 2A to 2C are diagrams showing the effects of the first embodiment.
  • FIG. 2A is a view of the semiconductor device 1 and the two semiconductor memory devices 3 as seen from the back side.
  • a plurality of external terminals TA are arranged in a matrix on the rectangular back surface of the semiconductor device 1.
  • a plurality of external terminals TB are arranged in a matrix on the rectangular back surface of each semiconductor memory device 3.
  • One side of the semiconductor device 1 and one side of the two semiconductor memory devices 3 are arranged to face each other.
  • eight external terminals TA for the signals A1, A2, RAS0, CAS0, A5, A6, RAS1, CAS1 are provided along one side of the semiconductor device 1 opposite to one side of the two semiconductor memory devices 3. If provided, the eight external terminals TA of the semiconductor device 1 and the total of eight external terminals TB of the two semiconductor memory devices 3 can be connected by eight wirings LB that do not cross each other.
  • FIG. 2B is a view of the semiconductor device 1 and the two semiconductor memory devices 6 as seen from the back side.
  • a plurality of external terminals TA are arranged in a matrix on the rectangular back surface of the semiconductor device 1.
  • a plurality of external terminals TC are arranged in a matrix on the rectangular back surface of each semiconductor memory device 6.
  • One side of the semiconductor device 1 and one side of the two semiconductor memory devices 6 are arranged to face each other.
  • the arrangement pattern shown in FIG. 2A is adopted as the arrangement pattern of the external terminals TA of the semiconductor device 1, and each external terminal TA of the semiconductor device 1 is connected to the corresponding external terminal TC via the wiring LC.
  • the eight wirings LC intersect at four places.
  • the built-in switching circuit causes the external terminal TA of the semiconductor device 1 to be connected. Since the arrangement pattern is changed according to the external terminal TC of the semiconductor memory device 6, the crossing of the wiring LC can be eliminated.
  • the semiconductor device 1 when the semiconductor module 2 is configured by the semiconductor device 1 and the two semiconductor memory devices 3, the semiconductor device 1 is set to the first mode by the mode setting signal.
  • the semiconductor device 1 set in the first mode outputs signals A1, A2, RAS0, CAS0, A5, A6, RAS1, and CAS1 from eight external terminals TA facing one side of the two semiconductor memory devices 3, respectively. To do. Therefore, the eight wirings LB can be formed on the mother board 4 without crossing.
  • the semiconductor device 1 when the semiconductor module 5 is configured by the semiconductor device 1 and the two semiconductor memory devices 6, the semiconductor device 1 is set to the second mode by the mode setting signal.
  • the semiconductor device 1 set to the second mode outputs signals A2, A1, CAS0, RAS0, A6, A5, CAS1, RAS1 from eight external terminals TA facing one side of the two semiconductor memory devices 6, respectively. To do. Therefore, the eight wirings LC can be formed on the mother board 7 without crossing.
  • 3A and 3B are views of the semiconductor device 1 and the semiconductor memory device 6 as seen from the back side, and are other views showing the effects of the first embodiment.
  • 3A and 3B a plurality of external terminals TA of the semiconductor device 1 and a plurality of external terminals TC of the semiconductor memory device 6 are connected by a plurality of wirings LC.
  • the plurality of wirings LC intersect at a plurality of locations.
  • the two wirings LC cannot be formed in the same wiring layer, and one wiring LC is formed in another wiring layer, and the upper wiring LC and the lower wiring LC. Need to be connected via hole. Therefore, the number of wiring layers increases, resulting in an increase in cost.
  • the signal is transmitted through a plurality of via holes, the transmission characteristics are deteriorated. Further, the layout area of the wiring LC increases.
  • the semiconductor module 5 having a low cost, good transmission characteristics, and a small layout area can be configured.
  • FIG. 4 is a block diagram showing a configuration of the semiconductor chip 10 included in the semiconductor device 1.
  • the semiconductor chip 10 includes a semiconductor substrate 11. On the semiconductor substrate 11, input terminals TI1, TI2, a plurality of pads P, a system controller (SYSC) 12, a bus 13, a memory controller 14, a selector 15, and a signal input / output circuit 20 are formed.
  • system controller system controller
  • the power-on reset signal POR is given to the input terminal TI1 from another semiconductor chip in the semiconductor device 1 or from outside the semiconductor device 1.
  • the power-on reset signal POR is a signal that is activated only for a predetermined period when a power supply voltage is supplied to the semiconductor device 1.
  • a mode setting signal MODE is externally applied to the input terminal TI2. For example, when semiconductor device 1 is set to the first mode, mode setting signal MODE is set to “L” level, and when semiconductor device 1 is set to the second mode, mode setting signal MODE is set to “H” level. Is done.
  • Each pad P is connected to the package substrate via a bonding wire, for example, and further connected to a corresponding external terminal TA via wiring on the package substrate.
  • the system controller 12 is reset when the power-on reset signal POR is set to the activation level, and controls the entire semiconductor chip 10 via the bus 13.
  • the memory controller 14 generates a plurality of signals S for controlling the semiconductor memory device in accordance with signals given from the system controller 12 or the like via the bus 13.
  • the plurality of signals S are divided in advance into three signal groups.
  • Each of the plurality of signals S1 belonging to the first signal group may be set to any one of “H” level and “L” level when the semiconductor chip 10 is reset by the power-on reset signal POR or the like.
  • the plurality of signals S1 are address signals A00 to A15 and bank address signals BA0 to BA2.
  • Each of the plurality of signals S2 belonging to the second signal group is a signal to be forcibly set to “H” level when the semiconductor chip 10 is reset by the power-on reset signal POR or the like.
  • the plurality of signals S2 are chip select signals CSN0 and CSN1, a write enable signal WEN, a column address strobe signal CASN, and a row address strobe signal RASN.
  • Each of the plurality of signals S3 belonging to the third signal group is a signal that should be forcibly set to the “L” level when the semiconductor chip 10 is reset by the power-on reset signal POR or the like.
  • the plurality of signals S3 are signals ODT0 and ODT1 and a clock enable signal CKE.
  • the plurality of signals S1 in the first signal group, the plurality of signals S2 in the second signal group, and the plurality of signals S3 in the third signal group are supplied to the selector 15.
  • the mode setting circuit 14a included in the memory controller 14 generates the selector control signal SE according to the mode setting signal MODE given from the outside via the input terminal TI2.
  • the selector control signal SE is given to the selector 15.
  • the selector 15 includes a register 16 and switching circuits 17-19.
  • the register 16 holds the selector control signal SE from the mode setting circuit 14a and supplies the selector control signal SE to each of the switching circuits 17-19.
  • the switching circuit 17 supplies a plurality of signals S1 from the memory controller 14 in parallel to the signal input / output circuit 20 in the order corresponding to the selector control signal SE from the register 16.
  • the switching circuit 18 supplies a plurality of signals S2 from the memory controller 14 in parallel to the signal input / output circuit 20 in the order corresponding to the selector control signal SE from the register 16.
  • the switching circuit 19 supplies a plurality of signals S3 from the memory controller 14 in parallel to the signal input / output circuit 20 in the order corresponding to the selector control signal SE from the register 16.
  • the signal input / output circuit 20 transmits the plurality of signals S1, the plurality of signals S2, and the plurality of signals S3 given from the memory controller 14 via the selector 15 to the plurality of pads P, respectively. Further, the signal input / output circuit 20 generates clock signals CK and CKN and supplies them to the two pads P.
  • the signal input / output circuit 20 includes a plurality of buffer circuits B1 provided corresponding to the plurality of signals S1 from the switching circuit 17, and a plurality of signals S2 from the switching circuit 18, respectively. Includes a plurality of buffer circuits B2 provided corresponding to the plurality of signals, a plurality of buffer circuits B3 provided corresponding to the plurality of signals S3 from the switching circuit 19, respectively, a clock generation unit 21, and a buffer circuit B4. .
  • the plurality of pads P include a plurality of pads P1 corresponding to the plurality of buffer circuits B1, a plurality of pads P2 corresponding to the plurality of buffer circuits B2, respectively, and a plurality of pads P3 corresponding to the plurality of buffer circuits B3, respectively. And two pads P4A and P4B corresponding to the buffer circuit B4.
  • Each buffer circuit B1 transmits the signal S1 from the switching circuit 17 to the corresponding pad P1.
  • Each buffer circuit B2 transmits the signal S2 from the switching circuit 18 to the corresponding pad P2.
  • Each buffer circuit B3 transmits the signal S3 from the switching circuit 19 to the corresponding pad P3.
  • the clock generation unit 21 generates a clock signal CK.
  • the buffer circuit B4 generates a complementary signal CKN of the clock signal CK in response to the clock signal CK from the clock generator 21, and applies the clock signals CK and CKN to the pads P4A and P4B, respectively.
  • the buffer circuit B1 corresponding to the signal S1 includes level-up shifters (LU) 22, 23, 25, a level-down shifter (LD) 24, a buffer 26, and a comparator 27, as shown in FIG.
  • the power supply voltage of memory controller 14 is 1.0 V, for example, and the power supply voltage of semiconductor memory devices 3 and 6 is 1.5 V, for example.
  • the level-up shifter 22 converts the logic amplitude voltage of the signal S1 from the memory controller 14 from 1.0V to 1.5V, and supplies it to the input node of the buffer 26. Further, when the reset signal RE is set to the “H” level of the activation level, the level up shifter 22 outputs the “H” level signal regardless of the logic level of the signal S1. When the power-on reset signal POR is activated, the reset signal RE is activated.
  • the level-up shifter 23 converts the logic amplitude voltage of the output enable signal OEN from 1.0 V to 1.5 V, and supplies it to the control node of the buffer 26.
  • the signal OEN is set to the “L” level of the activation level when the signal S1 is output to the outside, and is set to the “H” level of the inactivation level when the signal S1 is not output to the outside. Further, the level-up shifter 23 outputs the “L” level regardless of the logic level of the signal OEN when the reset signal RE is set to the “H” level of the activation level.
  • the buffer 26 is driven at 1.5 V, which is the power supply voltage of the semiconductor memory devices 3 and 6.
  • the buffer 26 outputs the signal S1 to the pad P1 when the output signal 26OEN of the level up shifter 23 is set to the activation level “L”, and the signal 26OEN is set to the deactivation level “H”.
  • the pad P1 is set to a high impedance state. Therefore, when the reset signal RE is set to the activation level “H” level, the pad P1 is set to the “H” level regardless of the logic levels of the signals S1 and OEN.
  • the level-down shifter 24, the level-up shifter 25, and the comparator 27 are used when testing the semiconductor device 1 before shipment, and are not normally used, and are indicated by dotted lines.
  • the level-up shifter 25 converts the logic amplitude voltage of the input enable signal IE from 1.0 V to 1.5 V, and supplies it to the control node of the comparator 27.
  • the signal IE is set to the activation level “H” level in the test mode, and is set to the deactivation level “L” level in the normal operation. Further, when the reset signal RE is set to the activation level “H” level, the level up shifter 25 outputs the “L” level regardless of the logic level of the signal IE.
  • the comparator 27 is driven at 1.5 V, which is the power supply voltage of the semiconductor memory devices 3 and 6.
  • the comparator 27 is activated when the output signal 27IE of the level-up shifter 25 is the “H” level of the activation level, and compares the voltage applied from the outside to the pad P1 and the reference voltage Vref, and compares them. A signal indicating the result is output.
  • the output signal of the comparator 27 becomes “L” level.
  • the output signal of comparator 27 is at “H” level.
  • the level down shifter 24 converts the logic amplitude voltage of the output signal of the comparator 27 from 1.5V to 1.0V to generate the test signal CIN. Further, when the reset signal RE is set to the “H” level as the activation level, the level down shifter 24 outputs the “L” level regardless of the logic level of the signal IE.
  • the configuration of the buffer circuit B2 corresponding to the signal S2 is the same as that of the buffer circuit B1 corresponding to the signal S1.
  • Signal S2 is a signal to be set to "H” level when reset.
  • the signal S1 may be either “H” level or “L” level when reset.
  • the configuration of the semiconductor device 1 is simplified by configuring the buffer circuits B1 and B2 to have the same configuration.
  • the buffer circuit B3 corresponding to the signal S3 is obtained by replacing the level up shifter 22 of the buffer circuit B1 with a level up shifter 28 as shown in FIG.
  • the level-up shifter 28 converts the logic amplitude voltage of the signal S3 from the memory controller 14 from 1.0V to 1.5V and applies the converted voltage to the input node of the buffer 26. Further, when the reset signal RE is set to the “H” level of the activation level, the level up shifter 28 outputs the “L” level signal regardless of the logic level of the signal S3.
  • the buffer circuit B4 is obtained by replacing the level-up shifter 22 of the buffer circuit B1 with a level-up shifter 29 and adding a buffer 30.
  • the level-up shifter 29 converts the logic amplitude voltage of the clock signal CK from the clock generation unit 21 from 1.0 V to 1.5 V and applies the converted voltage to the input node of the buffer 26. Further, the level up shifter 29 generates a complementary signal CKN of the clock signal CK and supplies it to the input node of the buffer 30. The logic amplitude voltage of the signal CKN is 1.5V. Further, when the reset signal RE is set to the “H” level of the activation level, the level up shifter 29 sets the output clock signals CK and CKN to the “H” level regardless of the logic level of the input clock signal CK. And “L” level.
  • the buffers 26 and 30 are driven at 1.5 V, which is the power supply voltage of the semiconductor memory devices 3 and 6.
  • the buffer 26 outputs the clock signal CK to the pad P4A when the output signal 26OEN of the level up shifter 23 is set to the activation level “L”, and the signal 26OEN is set to the deactivation level “H”. If this occurs, the pad P4A is brought into a high impedance state.
  • the buffer 30 outputs the signal CKN to the pad P4B when the signal 26OEN is set to the activation level “L”, and the pad P4B when the signal 26OEN is set to the “H” level that is the inactivation level. Into a high impedance state. Therefore, when the reset signal RE is set to the activation level “H” level, the pads P4A and P4B are set to the “H” level and the “L” level, respectively, regardless of the logic level of the input clock signal CK.
  • the semiconductor device 1 further includes a USB (Universal Serial Bus) 31, a PCI (Peripheral Component Interconnect) Express 32, a boot ROM (Read Only Memory) 33, a video unit 34, and a CPU (Central Processing Unit) 35. These are connected to the bus 13.
  • USB Universal Serial Bus
  • PCI Peripheral Component Interconnect
  • boot ROM Read Only Memory
  • video unit 34 the semiconductor device 1 further includes a CPU (Central Processing Unit) 35.
  • CPU Central Processing Unit
  • USB 31 is a USB standard serial interface.
  • PCI Express 32 is a PCI Express standard input / output interface.
  • a program is stored in the boot ROM 33.
  • the video unit 34 generates image data.
  • the CPU 35 controls the entire semiconductor chip 10 according to the program read from the boot ROM 33.
  • the selector control signal SE may be stored in the boot ROM 33, and the selector control signal SE read from the boot ROM 33 when the semiconductor chip 10 is activated may be stored in the register 16 of the selector 15. In this case, the input terminal TI2 for the mode setting signal MODE becomes unnecessary.
  • a power-on reset circuit that generates a power-on reset signal POR in response to the power supply to the semiconductor chip 10 is mounted on the semiconductor chip 10, and the generated signal POR is sent to the system controller 12 and the buffer circuits B1 to B4. May be given. In this case, the input terminal TI1 for the signal POR becomes unnecessary.
  • FIG. 9 is a diagram illustrating an arrangement pattern of the external terminals TA in the first mode and the second mode.
  • the first group of signals A14, BA1, A12, A6, A11, A15, A10, A1, A4 are output to the first to ninth external terminals TA, respectively, and from the 20th to 29th.
  • the first group of signals BA2, BA0, A3, A9, A0, A13, A5, A7, A2, A8 are output to the second external terminal TA, respectively.
  • the first group of signals A3, A6, A11, A13, A8, A0, A2, A15, A4 are output to the first to ninth external terminals TA, respectively, and from the 20th to 29th.
  • the first group of signals BA2, BA1, A9, A14, BA0, A10, A12, A5, A1, A7 are output to the second external terminal TA, respectively.
  • the signals A0 to A15 and BA0 to BA2 of the first group are output to the external terminals TA of Nos. 1 to 9 and 20 to 29, and whether the mode is the first mode or the second mode are 1 to 9 , 20 to 29, the order of the signals A0 to A15 and BA0 to BA2 output to the external terminals TA is changed. In other words, the order (arrangement pattern) of the external terminals TA to which the signals A0 to A15 and BA0 to BA2 are output is changed depending on whether the mode is the first mode or the second mode.
  • the second group of signals CSN1, CSN0, WEN, CASN, and RASN are output to the 10th to 12th, 15th, and 19th external terminals TA, respectively.
  • the second group of signals CASN, CSN1, CSN0, RASN, and WEN are output to the 10th to 12th, 15th, and 19th external terminals TA, respectively.
  • the second group of signals CSN1, CSN0, WEN, CASN, and RASN are output to the 10th to 12th, 15th, and 19th external terminals TA, and whether the first mode or the second mode is 10
  • the order of the signals CSN1, CSN0, WEN, CASN, and RASN output to the external terminals TA of No. 12, 15, and 19 is changed. In other words, the order (arrangement pattern) of the external terminals TA to which the signals CSN1, CSN0, WEN, CASN, and RASN are output is changed depending on whether the mode is the first mode or the second mode.
  • the third group of signals ODT0, ODT1, and CKE are output to the 13th, 14th, and 18th external terminals TA, respectively.
  • the switching circuit 19 can change the order of the signals ODT0, ODT1, and CKE of the third group.
  • the fourth group of clock signals CK and CKN are output to the 16th and 17th external terminals TA, respectively.
  • the clock signals CK and CKN are complementary signals generated based on the signal from the clock generation unit 21, and serve as a differential clock that determines a reference timing for operating the DDR2-SDRAM and the DDR3-SDRAM. Therefore, the clock signals CK and CKN are set to a fourth group different from the signals of the first to third groups, and the order of the clock signals CK and CKN by the selector 15 is not changed.
  • FIGS. 10A to 10G are time charts illustrating level changes of the 16, 17, 1, 10, and 13th external terminals TA16, TA17, TA1, TA10, and TA13 in the first mode and the second mode. is there.
  • the external terminals TA16, TA1, and TA10 are all fixed at “H” level, and the external terminals TA17 and TA13 are fixed at “L” level.
  • clock signals CK and CKN are output to the external terminals TA16 and TA17, respectively.
  • the signals A14, CSN1, and ODT0 are output to the external terminals TA1, TA10, and TA13, respectively, in synchronization with the clock signals CK and CKN.
  • the semiconductor memory device 3 latches the signals A14, CSN1, and ODT0 in synchronization with the rising edge of the clock signal CK.
  • the signals A3, CASN, and ODT0 are output to the external terminals TA1, TA10, and TA11 in synchronization with the clock signals CK and CKN, respectively.
  • the semiconductor memory device 6 latches the signals A3, CASN, and ODT0 in synchronization with the rising edge of the clock signal CK.
  • FIG. 11 is a flowchart showing the operation of the semiconductor device 1.
  • a power-on reset is started in step ST1.
  • the reset signal RE is set to the “H” level of the activation level
  • the buffer circuits B1 to B4 are reset. That is, the output signals of the buffer circuits B1 and B2 are fixed to “H” level, the output signal of the buffer circuit B3 is fixed to “L” level, and the output signals CK and CKN of the buffer circuit B4 are respectively set to “H” level and Fixed to “L” level.
  • the power-on reset is completed in step ST3.
  • step ST4 the mode setting circuit 14a determines whether the semiconductor device 1 is set to the first mode or the second mode.
  • the mode setting circuit 14a When determining that the semiconductor device 1 is set to the first mode, the mode setting circuit 14a generates a selector control signal SE for setting the selector 15 to the first mode and stores the selector control signal SE in the register 16 in step ST5.
  • selector control signal SE for the first mode is stored in register 16, an array pattern for DDR3-SDRAM is formed by switching circuits 17-19.
  • the memory controller 14 performs initialization processing for the DDR3-SDRAM in step ST6, and then starts normal access to the DDR3-SDRAM in step ST9.
  • the mode setting circuit 14a If it is determined in step ST4 that the semiconductor device 1 is set to the second mode, the mode setting circuit 14a generates a selector control signal SE for setting the selector 15 in the second mode and stores it in the register 16 in step ST7. Store.
  • selector control signal SE for the second mode is stored in register 16, an array pattern for DDR2-SDRAM is formed by switching circuits 17-19.
  • the memory controller 14 performs initialization processing for DDR2-SDRAM in step ST8, and then starts normal access to DDR2-SDRAM in step ST9.
  • FIG. 12 is a diagram showing an arrangement pattern of the external terminals TA of the semiconductor device 1 in the first mode.
  • the semiconductor device 1 includes a plurality of external terminals TA arranged in 5 rows (A to E rows) and 25 columns.
  • the external terminal TA related to the present invention will be described.
  • the signals A14, BA1, A12 of the first group G1 are output to the external terminals TA of the ninth to BDth rows, respectively.
  • the signals A6, A11, A15, and A10 of the first group G1 are output to the external terminals TA in the 10th column A to D rows, respectively.
  • the signals A1, A4 of the first group G1 and the signal CSN1 of the second group G2 are output to the external terminals TA of the A, B, D rows in the eleventh column, respectively.
  • the signals CSN0 and WEN of the second group G2 and the signals ODT0 and ODT1 of the third group G3 are output to the external terminals TA in the A to D rows of the twelfth column, respectively.
  • the signal CASN of the second group G2 and the signals CK and CKN of the fourth group are output to the external terminals TA of the A, C, and D rows in the 13th column, respectively.
  • the signal CKE of the third group G3, the signal RASN of the second group G2, and the signals BA2 and BA0 of the first group G1 are output to the external terminals TA in the 14th column A to D rows, respectively.
  • the signals A3, A9, A0 of the first group G1 are output to the external terminals TA of the 15th column A, B, D rows, respectively.
  • the signals A13, A5, A7, A2 of the first group G1 are output to the external terminals TA of the 16th column A to D rows, respectively.
  • the signal A8 and the reset signal RESETN of the first group G1 are output to the external terminals TA in the 17th column B and C rows, respectively.
  • VSS and VSSQ are ground voltages
  • VCCQ is a power supply voltage
  • VREF is a reference voltage.
  • FIG. 13 is a diagram showing an arrangement pattern of the external terminals TB of the semiconductor memory device 3 (DDR3-SDRAM).
  • the semiconductor memory device 3 includes a plurality of external terminals TB arranged in 16 rows (A to H, J to N, P, R, and T rows) and 6 columns (1 to 3, 7 to 9 columns). including.
  • the external terminal TB related to the present invention will be described.
  • FIG. 13 shows a case where the number of data inputs / outputs is 16 (DQU 0 to 7, DQL 0 to 7).
  • the number of data input / output is 8 or less, there are no 3 rows A row to C row, 13 rows (D to H, J to N, P, R, T rows), 6 columns (1 to 3, 7 to 9 columns) (patterned with a dotted line in FIG. 13).
  • the external terminals TB of T rows 3 columns, T rows 7 columns, and M rows 7 columns may all be set to NC (No connection). However, when the number of data inputs / outputs is 8 or less, those external terminals TB are used for inputting address signals A13 to A15, respectively.
  • FIG. 13 shows a case where external terminals TB of T rows 3 columns, T rows 7 columns, and M rows 7 columns are used for input of signals A13 to A15.
  • the external terminal TB in the Kth row in the first column receives the signal ODT.
  • the external terminals TB in the second to Lth, N, P, R, and T rows receive signals CSN, BA0, A3, A5, A7, and RESETN, respectively.
  • J to N, P, R, and T in the third column receive signals RASN, CASN, WEN, BA2, A0, A2, A9, and A13, respectively.
  • the external terminals TB of J to L, N, P, R, and T rows in the seventh column receive signals CK, CKN, A10, A15, A12, A1, A11, and A14, respectively.
  • the external terminals TB in the N, P, R, and T rows in the eighth column receive signals BA1, A4, A6, and A8, respectively.
  • the external terminal TB in the ninth row, K row receives the signal CKE.
  • FIGS. 14 to 16 are diagrams showing the first, third, and sixth layers of the mother board 4, respectively.
  • the first layer is the surface of the mother board 4, a third layer is provided below the first layer, and a sixth layer is provided below the third layer.
  • the short side and long side of the rectangular area 1A are directed to the X direction and the Y direction in FIG. 14, respectively.
  • the short side and the long side of each of the rectangular regions 3A and 3B are directed to the Y direction and the X direction, respectively.
  • the rectangular area 1A is arranged on the left side in FIG. 14, the rectangular area 3A is arranged on the upper right side in FIG. 14, and the rectangular area 3B is arranged on the lower right side in FIG.
  • the rectangular areas 1A, 3A, and 3B are arranged with a predetermined gap therebetween.
  • the rectangular area 1A is provided with a plurality of electrodes 41 corresponding to the external terminals TA of 5 rows (A to E rows) and 25 columns. Each electrode 41 is soldered to a corresponding external terminal TA of the semiconductor device 1 mounted in the rectangular area 1A. A plurality of electrodes 42 are distributed in the rectangular area 1A. Each electrode 42 is connected to the adjacent electrode 41 by wiring.
  • the rectangular area 3A is provided with a plurality of electrodes 43 corresponding to external terminals TB of 16 rows (A to H, J to N, P, R, T rows) and 7 columns (1 to 3, 7 to 9 columns). It has been.
  • Each electrode 43 is soldered to a corresponding external terminal TB of the semiconductor memory device 3 mounted in the rectangular area 3A.
  • a plurality of electrodes 44 are distributed in the rectangular area 3A. Each electrode 44 is connected to the adjacent electrode 43 by wiring.
  • 28 electrodes 45 are arranged in a staggered pattern in the X direction so as to cross the short side opposite to the rectangular region 1A of the two short sides of the rectangular region 3A.
  • the fourteen electrodes 45 in the lower row in FIG. 14 and the fourteen electrodes 43 in the first to third rows of the rectangular area 3A are connected by 14 wires.
  • the 14 electrodes 45 are connected to electrodes 43 for signals A7, RESETN, A5, A13, A9, A3, A2, A0, BA0, BA2, WEN, ODT, CASN, and RASN from the right side in FIG. .
  • the 14 electrodes 45 in the upper row in FIG. 14 and the 14 electrodes 43 in the 2nd to 7th rows in the rectangular area 3A are connected by 14 wires.
  • the 14 electrodes 45 are connected to the electrodes 43 for signals A8, A14, A6, A11, A1, A4, A12, BA1, CSN, A15, A10, CKE, CKN, and CK from the right side in FIG. .
  • the rectangular region 3B is provided with a plurality of electrodes 46 corresponding to the external terminals TB of 16 rows (A to H, J to N, P, R, and T rows) and 7 columns (1 to 3, 7 to 9 columns). It has been.
  • Each electrode 46 is soldered to a corresponding external terminal TB of the semiconductor memory device 3 mounted in the rectangular area 3B.
  • a plurality of electrodes 47 are distributed in the rectangular area 3B. Each electrode 47 is connected to the adjacent electrode 46 by wiring.
  • 28 electrodes 48 are arranged in a staggered pattern in the X direction so as to cross the short side opposite to the rectangular region 1A of the two short sides of the rectangular region 3B.
  • the 14 electrodes 48 in the lower row in FIG. 14 and the 14 electrodes 46 in the 1st to 3rd rows in the rectangular area 3B are connected by 14 wires.
  • the 14 electrodes 48 are connected to the electrodes 46 for signals A7, RESETN, A5, A13, A9, A3, A2, A0, BA0, BA2, WEN, ODT, CASN, and RASN from the right side in FIG. .
  • the 14 electrodes 48 in the upper row in FIG. 14 and the 14 electrodes 46 in the 2nd to 7th rows in the rectangular area 3A are connected by 14 wires.
  • the 14 electrodes 48 are connected to the electrodes 46 for signals A8, A14, A6, A11, A1, A4, A12, BA1, CSN, A15, A10, CKE, CKN, and CK from the right side in FIG. .
  • 28 electrodes 49 are arranged at an intermediate position between the 28 electrodes 45 and the 28 electrodes 48.
  • the 28 electrodes 49 are arranged in a staggered pattern in the X direction, like the electrodes 45 and 48.
  • seven electrodes 49 out of the fourteen electrodes 49 in the lower column and the seven electrodes 41 in the A row and the B row of the rectangular region 1A are connected by seven wires.
  • Seven electrodes 49 of Nos. 3 to 6, 11, 13, and 14 from the right side in FIG. 14 are connected to electrodes 41 for signals A5, A13, A9, A3, WEN, CASN, and RASN, respectively.
  • FIG. 14 eight electrodes 49 among the fourteen electrodes 49 in the upper column and the eight electrodes 41 in the A row and the B row in the rectangular area 1A are connected by eight wires.
  • the eight electrodes 49 of Nos. 1 to 6, 9, and 12 from the right side in FIG. 14 are electrodes 41 for signals A8, A14, A6, A11, A1, A4, CSN0, and CKE from the right side in FIG. Connected.
  • the first group signal wiring is shown by a solid line
  • the second group signal wiring is shown by a one-dot chain line
  • the third group signal wiring is shown. This wiring is indicated by a dotted line.
  • the third layer of the mother board 4 is provided with rectangular regions 1B, 3C, and 3D facing the rectangular regions 1A, 3A, and 3B of the first layer, respectively.
  • an electrode 52 is provided to face each electrode 42 of the first layer, and each electrode 52 is connected to the corresponding electrode 42 through a via hole.
  • electrodes 54 are provided to face the respective electrodes 44 of the first layer, and each electrode 54 is connected to the corresponding electrode 44 through a via hole. Further, an electrode 55 is provided to face each electrode 45 of the first layer, and each electrode 55 is connected to a corresponding electrode 45 through a via hole.
  • electrodes 57 are provided to face the respective electrodes 47 of the first layer, and each electrode 57 is connected to the corresponding electrode 47 through a via hole.
  • electrodes 58 are provided to face the respective electrodes 48 of the first layer, and each electrode 58 is connected to the corresponding electrode 48 through a via hole.
  • an electrode 59 is provided to face each electrode 49 of the first layer, and each electrode 59 is connected to the corresponding electrode 49 through a via hole.
  • each electrode 59 is connected to an electrode 55 adjacent in the Y direction by wiring, and is connected to an electrode 58 adjacent in the Y direction by wiring.
  • the electrode 41 for signal A8 in B row and 17 column in FIG. 14 is connected to an electrode 49 through a wiring, and the electrode 49 is connected to an electrode 59 in FIG. 15 through a via hole.
  • the electrode 59 is connected to an electrode 55 through a wiring, the electrode 55 is connected to an electrode 45 in FIG. 14 through a via hole, and the electrode 45 is connected to an electrode 43 for signal A8 in T row and 8 column.
  • the address signal A8 output from the B row and 17 column external terminal TA of the semiconductor device 1 is transmitted to the T row and 8 column external terminal TB of the semiconductor memory device 3.
  • the sixth layer of the mother board 4 is provided with rectangular regions 1C, 3E, 3F facing the rectangular regions 1B, 3C, 3D of the third layer, respectively.
  • electrodes 62 are provided to face the respective electrodes 52 of the third layer, and each electrode 62 is connected to the corresponding electrode 52 through a via hole.
  • electrodes 64 are provided to face the respective electrodes 54 of the third layer, and each electrode 64 is connected to the corresponding electrode 54 through a via hole. Further, an electrode 65 is provided to face each electrode 55 of the third layer, and each electrode 65 is connected to the corresponding electrode 55 through a via hole.
  • an electrode 67 is provided to face each electrode 57 of the third layer, and each electrode 67 is connected to the corresponding electrode 57 through a via hole.
  • an electrode 68 is provided to face each electrode 58 of the third layer, and each electrode 68 is connected to a corresponding electrode 58 through a via hole.
  • an electrode 69 is provided to face each electrode 59 of the third layer, and each electrode 69 is connected to the corresponding electrode 59 through a via hole.
  • seven electrodes 69 of the fourteen electrodes 69 in the lower row and the seven electrodes 62 in the rectangular region 1C are connected by seven wires.
  • the seven electrodes 69 of Nos. 1, 2, 7 to 10, and 12 from the right side in FIG. 16 are connected to electrodes 62 for signals A7, RESETN, A2, A0, BA0, BA2, and ODT0, respectively.
  • FIG. 16 six electrodes 69 out of the fourteen electrodes 69 in the upper row and the six electrodes 62 in the rectangular region 1C are connected by six wires.
  • Six electrodes 69 of Nos. 7, 8, 10, 11, 13, and 14 from the right side in FIG. 16 are respectively connected to electrodes 62 for signals A12, BA1, A15, A10, CKN, and CK from the right side in FIG. Connected.
  • the electrode 41 for signal A12 in D row and 9 column in FIG. 14 is connected to the adjacent electrode 42 through the wiring, and the electrode 42 is connected to the electrode 62 in FIG. 16 through the via hole, the electrode 52, and the via hole.
  • the electrode 62 is connected to the electrode 69 through a wiring, and the electrode 69 is connected to the electrode 59 in FIG. 15 through a via hole.
  • the electrode 59 is connected to an electrode 55 through a wiring
  • the electrode 55 is connected to an electrode 45 in FIG. 14 through a via hole
  • the electrode 45 is connected to an electrode 43 for signal A12 in N rows and 7 columns. .
  • the address signal A12 output from the external terminal TA of D row and 9 columns of the semiconductor device 1 is transmitted to the external terminal TB of N rows and 7 columns of the semiconductor memory device 3.
  • FIG. 17 is a diagram showing an arrangement pattern of the external terminals TA of the semiconductor device 1 in the second mode.
  • the semiconductor device 1 includes a plurality of external terminals TA arranged in 5 rows (A to E rows) and 25 columns.
  • the external terminal TA related to the present invention will be described.
  • the signals A3, A6 and A11 of the first group G1 are output to the external terminals TA in the B to D rows of the ninth column, respectively.
  • the signals A13, A8, A0, A2 of the first group G1 are output to the external terminals TA in the 10th column A to D rows, respectively.
  • the signals A15 and A4 of the first group G1 and the signal CASN of the second group G2 are output to the external terminals TA of the A, B, and D rows in the eleventh column, respectively.
  • the signals CSN1 and CSN0 of the second group G2 and the signals ODT0 and ODT1 of the third group G3 are output to the external terminals TA of the A to D rows of the twelfth column, respectively.
  • the signal RASN of the second group G2 and the signals CK and CKN of the fourth group are output to the external terminals TA of the A, C, and D rows in the 13th column, respectively.
  • the signal CKE of the third group G3, the signal WEN of the second group G2, and the signals BA2 and BA1 of the first group G1 are output to the external terminals TA in the A to D rows of the 14th column, respectively.
  • the signals A9, A14, BA0 of the first group G1 are output to the external terminals TA of the 15th column A, B, D rows, respectively.
  • the signals A10, A12, A5, A1 of the first group G1 are output to the external terminals TA of the 16th column A to D rows, respectively.
  • the signal A7 of the first group G1 is output to the external terminal TA in the Bth row of the 17th column.
  • VSS and VSSQ are ground voltages
  • VCCQ is a power supply voltage
  • VREF is a reference voltage.
  • FIG. 18 is a diagram showing an arrangement pattern of the external terminals TC of the semiconductor memory device 6 (DDR2-SDRAM).
  • the semiconductor memory device 6 includes a plurality of external terminals TC arranged in 15 rows (AH, JN, P, R rows) and 6 columns (1-3, 7-9 columns). .
  • AH, JN, P, R rows 15 rows
  • 6 columns 6 columns
  • FIG. 18 shows the case where the number of data inputs / outputs is 16 (DQ0 to 15).
  • the number of data input / output is 8 or less, there are no 4 rows A row to D row, 11 rows (E to H, J to N, P, R rows), 6 columns (1 to 3, 7 to 9 columns) ) (An area surrounded by a dotted line in FIG. 18).
  • the external terminals TC of R rows 3, 7, and 8 columns may both be NC. However, when the number of data inputs / outputs is 8 or less, these external terminals TC are used for inputting address signals A14, A15, A13, respectively.
  • FIG. 18 shows a case where the external terminals TC of the third, seventh, and eighth columns in the R row are used for inputting signals A14, A15, and A13.
  • the external terminal TC in the L row of the first column receives the signal BA2.
  • the external terminals TC of the second column K to N, P, and R rows receive signals CKE, BA0, A10, A3, A7, and A12, respectively.
  • the external terminals TC of K to N, P, and R in the third column receive signals WEN, BA1, A1, A5, A9, and A14, respectively.
  • the external terminals TC in the Kth to Nth, Pth, and Rth rows in the seventh column receive signals RASN, CASN, A2, A6, A11, and A15, respectively.
  • the external terminals TC of the eighth to Jth rows, Nth, Pth and Rth rows receive the signals CK, CKN, A0, A4, A8 and A13, respectively.
  • the external terminal TC in the Kth row in the ninth column receives the signal ODT.
  • 19 to 21 are diagrams showing the first, third, and sixth layers of the mother board 7, respectively.
  • the first layer is the surface of the mother board 7, the third layer is provided below the first layer, and the sixth layer is provided below the third layer.
  • the short side and the long side of the rectangular area 1A are directed in the X direction and the Y direction in FIG. 19, respectively.
  • the short side and the long side of each of the rectangular regions 6A and 6B are directed to the Y direction and the X direction, respectively.
  • the rectangular area 1A is arranged on the left side in FIG. 19, the rectangular area 6A is arranged on the upper right side in FIG. 19, and the rectangular area 6B is arranged on the lower right side in FIG.
  • the rectangular areas 1A, 6A, and 6B are arranged with a predetermined gap therebetween.
  • a plurality of electrodes 71 corresponding to the external terminals TA of 5 rows (A to E rows) and 25 columns are provided. Each electrode 71 is soldered to a corresponding external terminal TA of the semiconductor device 1 mounted in the rectangular area 1A.
  • a plurality of electrodes 72 are distributed in the rectangular area 1A. Each electrode 72 is connected to the adjacent electrode 71 by wiring.
  • the rectangular area 6A is provided with a plurality of electrodes 73 corresponding to the external terminals TB of 15 rows (A to H, J to N, P, and R rows) and 7 columns (1 to 3, 7 to 9 columns). Yes.
  • Each electrode 73 is soldered to a corresponding external terminal TC of the semiconductor memory device 6 mounted in the rectangular area 6A.
  • a plurality of electrodes 74 are dispersedly arranged in the rectangular area 6A. Each electrode 74 is connected to the adjacent electrode 73 by wiring.
  • 25 electrodes 75 are arranged in a staggered pattern in the X direction so as to cross the short side opposite to the rectangular region 1A of the two short sides of the rectangular region 6A.
  • the 13 electrodes 75 in the lower row in FIG. 19 and the 13 electrodes 73 in the first to third rows of the rectangular area 6A are connected by 13 wires.
  • Thirteen electrodes 75 are connected to electrodes 73 for signals A3, A7, A12, A10, A14, A9, A5, A1, BA0, BA1, BA2, WEN, and CKE from the right side in FIG.
  • the 12 electrodes 75 in the upper row and the 12 electrodes 73 in the 7th to 9th rows in the rectangular area 6A are connected by 12 wires.
  • the twelve electrodes 75 are respectively connected to the electrodes 73 for signals A8, A13, A2, A15, A11, A6, A0, A2, CSN0, CASN, ODT0, and RASN from the right side in FIG.
  • the rectangular area 6B is provided with a plurality of electrodes 76 corresponding to the external terminals TB of 15 rows (A to H, J to N, P, and R rows) and 7 columns (1 to 3, 7 to 9 columns). Yes.
  • Each electrode 76 is soldered to a corresponding external terminal TC of the semiconductor memory device 6 mounted in the rectangular area 6B.
  • a plurality of electrodes 77 are distributed in the rectangular area 6B. Each electrode 77 is connected to an adjacent electrode 76 by wiring.
  • 25 electrodes 78 are arranged in a staggered pattern in the X direction so as to cross the short side opposite to the rectangular region 1A of the two short sides of the rectangular region 6B.
  • the 13 electrodes 78 in the lower row in FIG. 19 and the 13 electrodes 76 in the 1st to 3rd rows in the rectangular area 6B are connected by 13 wires.
  • Thirteen electrodes 78 are connected to electrodes 76 for signals A3, A7, A12, A10, A14, A9, A5, A1, BA0, BA1, BA2, WEN, and CKE from the right side in FIG.
  • the 12 electrodes 78 in the upper row and the 12 electrodes 76 in the 7th to 9th rows in the rectangular area 6A are connected by 12 wires.
  • the twelve electrodes 78 are connected to electrodes 76 for signals A8, A13, A2, A15, A11, A6, A0, A2, CSN0, CASN, ODT0, and RASN from the right side in FIG.
  • 25 electrodes 79 are arranged at an intermediate position between the 25 electrodes 75 and the 25 electrodes 78.
  • the 25 electrodes 79 are arranged in a staggered pattern in the X direction, like the electrodes 75 and 78.
  • seven of the thirteen electrodes 79 in the lower column and the seven electrodes 71 in the A and B rows of the rectangular region 1A are connected by seven wires.
  • the seven electrodes 79 of Nos. 1 to 6, 12, and 13 from the right side in FIG. 19 are connected to electrodes 71 for signals A3, A7, A12, A10, A14, A9, WEN, and CKE, respectively.
  • FIG. 19 six electrodes 79 out of twelve electrodes 79 in the upper column and six electrodes 71 in the A and B rows of the rectangular area 1A are connected by six wires.
  • the six electrodes 79 1 to 4, 9, and 12 from the right side in FIG. 19 are connected to the electrodes 71 for signals A8, A13, A2, A15, CSN0, and RASN from the right side in FIG.
  • the first group of signal wires among the wires between the electrodes 71 and 79 are indicated by solid lines
  • the second group signal wires are indicated by one-dot chain lines
  • the third group signal wires are indicated. This wiring is indicated by a dotted line.
  • the third layer of the mother board 7 is provided with rectangular regions 1B, 6C, and 6D facing the rectangular regions 1A, 6A, and 6B of the first layer, respectively.
  • an electrode 82 is provided to face each electrode 72 of the first layer, and each electrode 82 is connected to the corresponding electrode 72 through a via hole.
  • electrodes 84 are provided to face the respective electrodes 74 of the first layer, and each electrode 84 is connected to the corresponding electrode 74 through a via hole.
  • an electrode 85 is provided to face each electrode 75 of the first layer, and each electrode 85 is connected to a corresponding electrode 75 through a via hole.
  • electrodes 87 are provided to face the respective electrodes 77 of the first layer, and each electrode 87 is connected to the corresponding electrode 77 through a via hole.
  • an electrode 88 is provided to face each electrode 78 of the first layer, and each electrode 88 is connected to the corresponding electrode 78 through a via hole.
  • an electrode 89 is provided to face each electrode 79 of the first layer, and each electrode 89 is connected to the corresponding electrode 79 through a via hole.
  • each electrode 89 is connected to an electrode 85 adjacent in the Y direction by wiring, and is connected to an electrode 88 adjacent in the Y direction by wiring.
  • two electrodes 83 are provided at an intermediate position between the rectangular regions 6C and 6D. Each electrode 83 is connected to corresponding electrodes 84 and 87 by wiring extending in the Y direction.
  • the electrode 71 for signal A7 in B row and 17 column in FIG. 19 is connected to an electrode 79 through a wiring, and the electrode 79 is connected to an electrode 89 in FIG. 20 through a via hole.
  • the electrode 89 is connected to an electrode 85 through a wiring
  • the electrode 85 is connected to an electrode 75 in FIG. 19 through a via hole
  • the electrode 75 is connected to an electrode 73 for signal A7 in N rows and 2 columns. .
  • the address signal A7 output from the external terminal TA of the B row and 17 column of the semiconductor device 1 is transmitted to the external terminal TC of the N row and 2 column of the semiconductor memory device 6.
  • the sixth layer of the mother board 7 is provided with rectangular regions 1C, 6E, and 6F facing the rectangular regions 1B, 6C, and 6D of the third layer, respectively.
  • an electrode 92 is provided to face each electrode 82 of the third layer, and each electrode 92 is connected to the corresponding electrode 82 through a via hole.
  • electrodes 94 are provided to face the respective electrodes 84 of the third layer, and each electrode 94 is connected to the corresponding electrode 84 through a via hole. Further, an electrode 95 is provided to face each electrode 85 of the third layer, and each electrode 95 is connected to the corresponding electrode 85 through a via hole.
  • electrodes 97 are provided so as to face the respective electrodes 87 of the third layer, and each electrode 97 is connected to the corresponding electrode 87 through a via hole.
  • an electrode 98 is provided to face each electrode 88 of the third layer, and each electrode 98 is connected to the corresponding electrode 88 through a via hole.
  • an electrode 99 is provided to face each electrode 89 of the third layer, and each electrode 99 is connected to a corresponding electrode 89 through a via hole.
  • the five electrodes 99 of the 13 electrodes 99 in the lower row in FIG. 21 and the five electrodes 92 in the rectangular region 1C are connected by five wires.
  • the five electrodes 99 from No. 7 to 11 from the right side in FIG. 21 are connected to electrodes 92 for signals A5, A1, BA0, BA1, and BA2, respectively.
  • an electrode 93 is provided to face each electrode 83 of the third layer, and each electrode 93 is connected to the corresponding electrode 83 through a via hole.
  • the two electrodes 93 in FIG. 21 are connected to the electrodes 92 for signals CKN and CK from the right side in FIG.
  • the electrode 71 for signal A11 in D row and 9 column in FIG. 19 is connected to an adjacent electrode 92 through a wiring, and the electrode 92 is connected to the electrode 92 in FIG. 21 through a via hole, an electrode 82, and a via hole.
  • the electrode 92 is connected to the electrode 99 through a wiring, and the electrode 99 is connected to the electrode 89 in FIG. 20 through a via hole.
  • the electrode 89 is connected to an electrode 85 through a wiring
  • the electrode 85 is connected to an electrode 75 in FIG. 19 through a via hole
  • the electrode 75 is connected to an electrode 73 for signal A11 in P row and 7 column.
  • the address signal A11 output from the external terminal TA of the D row and the 9th column of the semiconductor device 1 is transmitted to the external terminal TB of the P row and the 7th column of the semiconductor memory device 6.
  • FIGS. 22B and 22C are diagrams showing semiconductor modules 102 and 105, respectively.
  • a semiconductor device 101 is obtained by mounting a semiconductor chip on the surface of a package substrate and sealing it with a resin, and a plurality of external terminals TD are arranged in a matrix on the back surface of the package substrate.
  • the semiconductor chip has a memory controller or the like formed on the surface of a semiconductor substrate, and is connected to a plurality of external terminals TD via a package substrate.
  • the semiconductor module 102 is obtained by mounting the semiconductor device 101 and one semiconductor memory device 3 on the surface of one motherboard 103.
  • Semiconductor memory device 3 is, for example, a DDR3-SDRAM.
  • the semiconductor memory device 3 has semiconductor memory chips mounted on the front surface of a package substrate and sealed with resin, and a plurality of external terminals TB are arranged in a matrix on the back surface of the package substrate.
  • the semiconductor memory chip has a plurality of memory cells, write / read circuits, etc. formed on the surface of a semiconductor substrate, and is connected to a plurality of external terminals TB via a package substrate.
  • the plurality of external terminals TB of the semiconductor memory device 3 are arranged according to a predetermined arrangement pattern.
  • the arrangement pattern of the external terminals TB of the semiconductor memory device 3 is fixed. That is, the type of signal input to each external terminal TB is fixed.
  • the arrangement pattern of the external terminals TB of the semiconductor device 101 is changed according to the number of semiconductor memory devices 3 by a built-in switching circuit. That is, the type of signal output from each external terminal TB can be changed by the switching circuit.
  • the configuration of the semiconductor device 101 is the same as the configuration of the semiconductor device 1.
  • a plurality of wirings for connecting the plurality of external terminals TD of the semiconductor device 101 and the plurality of external terminals TB of the semiconductor memory device 3 are formed on the mother board 103.
  • the arrangement pattern of the external terminals TD of the semiconductor device 101 is set so that the wirings of the mother board 103 do not intersect on the same layer.
  • Each external terminal TB of the semiconductor memory device 3 is connected to a corresponding external terminal TD of the semiconductor device 101 via the wiring of the mother board 103.
  • the semiconductor module 105 is obtained by mounting the semiconductor device 101 and the four semiconductor memory devices 3 on the surface of one motherboard 106.
  • the arrangement patterns of the external terminals TB of the four semiconductor memory devices 3 are the same, but when one semiconductor memory device 3 is connected to the semiconductor device 101 and when four semiconductor memory devices 3 are connected to the semiconductor device 101. Then, the wiring arrangement is different.
  • the arrangement pattern of the external terminals TD of the semiconductor device 101 is changed according to the number of semiconductor memory devices 3 by a built-in switching circuit.
  • a plurality of wirings for connecting the plurality of external terminals TD of the semiconductor device 101 and the plurality of external terminals TB of the four semiconductor memory devices 3 are formed on the mother board 106.
  • the arrangement pattern of the external terminals TD of the semiconductor device 101 is set so that the wirings of the mother board 106 do not intersect on the same layer.
  • Each external terminal TB of each semiconductor memory device 3 is connected to a corresponding external terminal TD of the semiconductor device 101 via the wiring of the mother board 106.
  • the cost of the semiconductor device 101 can be reduced.
  • FIG. 23A is a view of the semiconductor device 101 and one semiconductor memory device 3 as seen from the back side.
  • a plurality of external terminals TD are arranged in a matrix on the rectangular back surface of the semiconductor device 101.
  • a plurality of external terminals TB are arranged in a matrix on the rectangular back surface of each semiconductor memory device 3.
  • One side of the semiconductor device 101 and one side of the semiconductor memory device 3 are arranged to face each other.
  • eight external terminals TB for signals RAS, A1, A2, CAS, CS, A5, CK, and CKN are provided along the three sides of the semiconductor memory device 3, respectively.
  • eight external terminals TD for signals RAS, A1, A2, CAS, CS, A5, CK, and CKN are provided along one side of the semiconductor device 101 opposite to one side of the semiconductor memory device 3.
  • the eight external terminals TD of the semiconductor device 101 and the total eight external terminals TB of one semiconductor memory device 3 can be connected by eight wirings LB that do not intersect.
  • FIG. 23B is a view of the semiconductor device 101 and the two semiconductor memory devices 3 as seen from the back side.
  • a plurality of external terminals TD are arranged in a matrix on the rectangular back surface of the semiconductor device 101.
  • a plurality of external terminals TB are arranged in a matrix on the rectangular back surface of each semiconductor memory device 3.
  • One side of the semiconductor device 1 and one side of the two semiconductor memory devices 3 are arranged to face each other.
  • each semiconductor memory device 3 It is assumed that eight external terminals TB for signals RAS, A1, A2, CAS, CS, A5, CK, and CKN are provided along the three sides of each semiconductor memory device 3, respectively.
  • the arrangement pattern shown in FIG. 22A is adopted as the arrangement pattern of the external terminals TD of the semiconductor device 101, and each external terminal TD of the semiconductor device 101 is connected to the corresponding external terminal TB via the wiring LB.
  • the wirings LB intersect at many places.
  • nine wirings LB crossing between the semiconductor device 101 and the semiconductor memory device 3 are arranged. Therefore, cost increases, transmission characteristics deteriorate, and the substrate area increases.
  • the external terminal of the semiconductor device 101 is connected by a built-in switching circuit. Since the TD array pattern is changed in accordance with the external terminals TB of the two semiconductor memory devices 3, the number of times the wiring lines LB intersect each other can be reduced. In addition, the number of wirings LB between the semiconductor device 101 and the semiconductor memory device 3 can be reduced. For example, in FIG. 22B, nine wirings LB are provided between the semiconductor device 101 and the semiconductor memory device 3, whereas in FIG. 22C, between the semiconductor device 101 and the semiconductor memory device 3. Six wirings LB are provided.
  • the semiconductor device 101 when the semiconductor module 102 is configured by the semiconductor device 101 and one semiconductor memory device 3, the semiconductor device 101 is set to the first mode by the mode setting signal.
  • the semiconductor device 101 set to the first mode outputs signals RAS, A1, A2, CAS, CS, A5, CK, and CKN from eight external terminals TD facing one side of one semiconductor memory device 3, respectively. To do. Therefore, the eight wirings LB can be formed on the mother board 103 without crossing.
  • the semiconductor device 101 is set to the second mode by the mode setting signal.
  • the semiconductor device 1 set to the second mode outputs signals CS, CAS, A5, RAS, A2, A1, CK, and CKN from eight external terminals TD facing one side of the two semiconductor memory devices 3, respectively. To do. In this case, the number of intersections between the wirings LB on the mother board 106 can be reduced, and the number of wirings LB crossing between the semiconductor device 101 and the semiconductor memory device 3 can be reduced. Also in this second embodiment, the same effect as in the first embodiment can be obtained.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

　半導体装置（１）は、３つのグループに分割された複数の信号（Ｓ１～Ｓ３）を出力するメモリコントローラ（１４）と、それぞれ３つのグループに対応して設けられた３個の切換回路（１７～１９）と、３つのグループに分割された複数のバッファ回路（Ｂ１～Ｂ３）と、それぞれ複数のバッファ回路（Ｂ１～Ｂ３）に対応して設けられた複数の外部端子（ＴＡ）とを備える。各切換回路は、対応のグループの複数の信号を、セレクタ制御信号（ＳＥ）に応じた順序で対応のグループの複数のバッファ回路に並列に与える。

Description

半導体装置
　この発明は半導体装置に関し、特に、複数の配線を介して半導体メモリ装置に接続される半導体装置に関する。
　ＤＲＡＭ(Dynamic　Random　Access　Memory)、ＳＲＡＭ（Static　Random　Access　Memory）などの半導体メモリ装置は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子が行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込／読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子に接続される。半導体メモリ装置の外部端子の配列パターンは、半導体メモリ装置の機種毎に異なる（たとえば、特開２００３－５１５４５号公報（特許文献１）参照）。
　また、このような半導体メモリ装置を制御する半導体装置は、半導体チップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子が行列状に配置されている。半導体チップは、半導体基板の表面にメモリコントローラなどを形成したものであり、パッケージ基板を介して複数の外部端子に接続される。半導体装置の外部端子の配列パターンは、半導体メモリ装置の外部端子の配列パターンに合せて設定される。
　半導体メモリ装置と半導体装置は、１枚のマザーボードに搭載されて１つの半導体モジュールを構成する。半導体メモリ装置の各外部端子は、マザーボードの配線を介して半導体装置の対応の外部端子に接続される（たとえば、特開２０１０－１２３２０３号公報（特許文献２）参照）。
特開２００３－５１５４５号公報 特開２０１０－１２３２０３号公報
　半導体装置と１または２以上の半導体メモリ装置とを１枚のマザーボードに搭載して半導体モジュールを構成する場合、マザーボードの配線同士が交差しないように、半導体メモリ装置の機種および数に合せて半導体装置の外部端子の配列パターンを最適に設計する必要がある。しかし、半導体メモリ装置の機種や数が変わる度に半導体装置の外部端子の配列パターンを変えると、半導体装置がコスト高になるという問題がある。
　それゆえに、この発明の主たる目的は、低コストの半導体装置を提供することである。
　この発明に係る半導体装置は、予めＭ個（ただし、Ｍは２以上の整数である）の信号グループに分割されたＮ個（ただし、ＮはＭよりも大きな整数である）の信号を出力する信号発生回路と、それぞれＭ個の信号グループに対応して設けられたＭ個の切換回路と、それぞれＭ個の切換回路に対応するＭ個のバッファグループに分割されたＮ個のバッファ回路と、それぞれＮ個のバッファ回路に対応して設けられたＮ個の外部端子とを備えたものである。各信号グループは複数の信号を含み、各バッファグループは対応の信号グループの信号と同数のバッファ回路を含む。各切換回路は、対応の信号グループの複数の信号を、モード設定信号に応じた順序で対応のバッファグループの複数のバッファ回路に並列に与える。各バッファグループの各バッファ回路は、対応の切換回路から与えられた信号を対応の外部端子に与える。
　この発明に係る半導体装置では、切換回路は、信号発生回路で生成された複数の信号を、モード設定信号に応じた順序で複数のバッファ回路に並列に与える。したがって、接続される半導体メモリ装置の機種および数に応じて外部端子の配列パターンを切換えることができるので、装置の低コスト化を図ることができる。
この発明の実施の形態１による半導体装置と、それを用いた半導体モジュールの構成を示す図である。 図１に示した実施の形態１の効果を示す図である。 図１に示した実施の形態１の効果を示す他の図である。 図１に示した半導体装置に含まれる半導体チップの構成を示すブロック図である。 図４に示した信号入出力回路の構成を示すブロック図である。 図５に示したバッファ回路Ｂ１の構成を示すブロック図である。 図５に示したバッファ回路Ｂ３の構成を示すブロック図である。 図５に示したバッファ回路Ｂ４の構成を示すブロック図である。 図１に示した半導体装置の第１モードおよび第２モードにおける外部端子の配列パターンを示す図である。 図９に示した信号の波形を示すタイムチャートである。 図１に示した半導体装置の動作を示すフローチャートである。 図１に示した半導体装置の第１モードにおける外部端子の配列パターンを示す図である。 図１に示した半導体メモリ装置３の外部端子の配列パターンを示す図である。 図１に示したマザーボード４の第１レイヤを示す図である。 図１に示したマザーボード４の第３レイヤを示す図である。 図１に示したマザーボード４の第６レイヤを示す図である。 図１に示した半導体装置の第２モードにおける外部端子の配列パターンを示す図である。 図１に示した半導体メモリ装置６の外部端子の配列パターンを示す図である。 図１に示したマザーボード７の第１レイヤを示す図である。 図１に示したマザーボード７の第３レイヤを示す図である。 図１に示したマザーボード７の第６レイヤを示す図である。 この発明の実施の形態２による半導体装置の構成および使用方法を示す図である。 図２３に示した半導体装置の効果を示す図である。
　［実施の形態１］
　図１（ａ）は本発明の実施の形態１による半導体装置（ＬＳＩ：Large　Scale　Integration)１の構成を示す図であり、図１（ｂ）（ｃ）はそれぞれ半導体装置１を用いた半導体モジュール２，５を示す図である。
　図１（ａ）において、半導体装置１は、半導体チップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子ＴＡが行列状に配置されている。半導体チップは、半導体基板の表面にメモリコントローラなどを形成したものであり、パッケージ基板を介して複数の外部端子ＴＡに接続される。
　また図１（ｂ）において、半導体モジュール２は、半導体装置１と２つの半導体メモリ装置３とを１枚のマザーボード４の表面に搭載したものである。半導体メモリ装置３は、たとえばＤＤＲ３－ＳＤＲＡＭ(Double　Data　Rate3-Synchronous　Dynamic　Random　Access　Memory)である。半導体メモリ装置３は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子ＴＢが行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込／読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子ＴＢに接続される。
　半導体メモリ装置３の複数の外部端子ＴＢは、所定の配列パターンに従って配置されている。半導体メモリ装置３の外部端子ＴＢの配列パターンは固定されている。つまり、各外部端子ＴＢに入力される信号の種類は固定されている。一方、半導体装置１の外部端子ＴＡの配列パターンは、内蔵の切換回路により、半導体メモリ装置３の外部端子ＴＢの配列パターンに合せて設定される。つまり、各外部端子ＴＡから出力される信号の種類は、切換回路によって変更可能になっている。切換回路については後述する。
　マザーボード４には、半導体装置１の複数の外部端子ＴＡと半導体メモリ装置３の複数の外部端子ＴＢとを接続するための複数の配線が形成されている。半導体装置１の外部端子ＴＡの配列パターンは、マザーボード４の配線同士が同一レイヤで交差しないように設定される。半導体メモリ装置３の各外部端子ＴＢは、マザーボード４の配線を介して半導体装置１の対応の外部端子ＴＡに接続される。
　また図１（ｃ）において、半導体モジュール５は、半導体装置１と２つの半導体メモリ装置６とを１枚のマザーボード７の表面に搭載したものである。半導体メモリ装置６は、半導体メモリ装置３と異なる機種の半導体メモリ装置であり、たとえばＤＤＲ２－ＳＤＲＡＭである。半導体メモリ装置６は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子ＴＣが行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込／読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子ＴＣに接続される。
　半導体メモリ装置６の複数の外部端子ＴＣは、所定の配列パターンに従って配置されている。半導体メモリ装置６の外部端子ＴＣの配列パターンは固定されており、半導体メモリ装置３の外部端子ＴＢの配列パターンと異なる。一方、半導体装置１の外部端子ＴＡの配列パターンは、内蔵の切換回路により、半導体メモリ装置６の外部端子ＴＣの配列パターンに応じて設定される。
　マザーボード７には、半導体装置１の複数の外部端子ＴＡと半導体メモリ装置６の複数の外部端子ＴＣとを接続するための複数の配線が形成されている。半導体装置１の外部端子ＴＡの配列パターンは、マザーボード７の配線同士が交差しないように設定される。半導体メモリ装置６の各外部端子ＴＣは、マザーボード７の配線を介して半導体装置１の対応の外部端子ＴＡに接続される。
　このように、本実施の形態１では、接続される半導体メモリ装置の機種に応じて半導体装置１の外部端子ＴＡのパターン配列を変更することができるので、装置の低コスト化および信号伝送特性の改善を図ることができる。
　図２（ａ）～（ｃ）は、実施の形態１の効果を示す図である。図２（ａ）は、半導体装置１と２つの半導体メモリ装置３を裏面側から見た図である。図２（ａ）において、半導体装置１の四角形状の裏面には複数の外部端子ＴＡが行列状に配置されている。また、各半導体メモリ装置３の四角形状の裏面には、複数の外部端子ＴＢが行列状に配置されている。半導体装置１の１辺と２つの半導体メモリ装置３の１辺とは、対向して配置されている。
　２つの半導体メモリ装置３のうちの一方の半導体メモリ装置３の１辺に沿って、それぞれ信号Ａ１，Ａ２，ＲＡＳ０，ＣＡＳ０用の４つの外部端子ＴＢが設けられているものとする。また、他方の半導体メモリ装置３の１辺に沿って、それぞれ信号Ａ５，Ａ６，ＲＡＳ１，ＣＡＳ１用の４つの外部端子ＴＢが設けられているものとする。
　この場合、２つの半導体メモリ装置３の１辺に対向する半導体装置１の１辺に沿って、信号Ａ１，Ａ２，ＲＡＳ０，ＣＡＳ０，Ａ５，Ａ６，ＲＡＳ１，ＣＡＳ１用の８個の外部端子ＴＡを設ければ、半導体装置１の８個の外部端子ＴＡと２つの半導体メモリ装置３の合計８個の外部端子ＴＢとを交差しない８本の配線ＬＢで接続することができる。
　また図２（ｂ）は、半導体装置１と２つの半導体メモリ装置６を裏面側から見た図である。図２（ｂ）において、半導体装置１の四角形状の裏面には複数の外部端子ＴＡが行列状に配置されている。また、各半導体メモリ装置６の四角形状の裏面には、複数の外部端子ＴＣが行列状に配置されている。半導体装置１の１辺と２つの半導体メモリ装置６の１辺とは、対向して配置されている。
　２つの半導体メモリ装置６のうちの一方の半導体メモリ装置６の１辺に沿って、それぞれ信号Ａ２，Ａ１，ＲＡＳ０，ＣＡＳ０用の４つの外部端子ＴＣが設けられているものとする。また、他方の半導体メモリ装置６の１辺に沿って、それぞれ信号Ａ６，Ａ５，ＲＡＳ１，ＣＡＳ１用の４つの外部端子ＴＣが設けられているものとする。
　この場合、半導体装置１の外部端子ＴＡの配列パターンとして図２（ａ）で示した配列パターンを採用して、半導体装置１の各外部端子ＴＡを配線ＬＣを介して対応の外部端子ＴＣに接続すると、図２（ｂ）に示すように、８本の配線ＬＣが４箇所で交差してしまう。２本の配線ＬＣが交差すると、一方の配線ＬＣを他方の配線ＬＣの下方を通過させる必要が生じ、一方の配線ＬＣの配線長が他方の配線ＬＣより増加することにより信号間の伝送特性にずれ（スキュー）が発生し、結果として伝送特性の悪化を招くことがある。
　これに対して本実施の形態１では、図２（ｃ）に示すように、半導体装置１と半導体メモリ装置６とを接続する場合は、内蔵の切換回路により、半導体装置１の外部端子ＴＡの配列パターンを半導体メモリ装置６の外部端子ＴＣに合せて変更するので、配線ＬＣの交差を解消することができる。
　すなわち、本実施の形態１では、半導体装置１と２つの半導体メモリ装置３で半導体モジュール２を構成する場合は、半導体装置１はモード設定信号によって第１モードに設定される。第１モードに設定された半導体装置１は、２つの半導体メモリ装置３の１辺に対向する８個の外部端子ＴＡからそれぞれ信号Ａ１，Ａ２，ＲＡＳ０，ＣＡＳ０，Ａ５，Ａ６，ＲＡＳ１，ＣＡＳ１を出力する。したがって、マザーボード４には、８本の配線ＬＢを交差させることなく形成することができる。
　また、半導体装置１と２つの半導体メモリ装置６で半導体モジュール５を構成する場合は、半導体装置１はモード設定信号によって第２モードに設定される。第２モードに設定された半導体装置１は、２つの半導体メモリ装置６の１辺に対向する８個の外部端子ＴＡからそれぞれ信号Ａ２，Ａ１，ＣＡＳ０，ＲＡＳ０，Ａ６，Ａ５，ＣＡＳ１，ＲＡＳ１を出力する。したがって、マザーボード７には、８本の配線ＬＣを交差させることなく形成することができる。
　図３（ａ）（ｂ）は、半導体装置１と半導体メモリ装置６を裏面側から見た図であって、実施の形態１の効果を示す他の図である。図３（ａ）（ｂ）では、半導体装置１の複数の外部端子ＴＡと半導体メモリ装置６の複数の外部端子ＴＣとが複数の配線ＬＣで接続されている。
　図３（ａ）では、半導体メモリ装置６に対する半導体装置１の外部端子ＴＡの配列パターンが適切でないために、複数の配線ＬＣが複数箇所で交差している。２本の配線ＬＣが交差する箇所では、２本の配線ＬＣを同じ配線層で形成することができず、一方の配線ＬＣを他の配線層で形成し、上層の配線ＬＣと下層の配線ＬＣをビアホールで接続する必要がある。したがって、配線層の数が増加するので、コスト高になる。また、信号が複数のビアホールを介して伝送されるので、伝送特性が悪化する。また、配線ＬＣのレイアウト面積が増大する。
　これに対して本願発明では、図３（ｂ）に示すように、半導体メモリ装置６に対する半導体装置１の外部端子ＴＡの配列パターンが適切に設定されるので、配線ＬＣ同士が交差しない。したがって、低コストで、伝送特性が良好で、レイアウト面積が小さな半導体モジュール５を構成することができる。
　以下、半導体装置１および半導体モジュール２，５の構成について、より詳細に説明する。図４は、半導体装置１に含まれる半導体チップ１０の構成を示すブロック図である。図４において、この半導体チップ１０は、半導体基板１１を備える。半導体基板１１には、入力端子ＴＩ１，ＴＩ２、複数のパッドＰ、システムコントローラ（ＳＹＳＣ）１２、バス１３、メモリコントローラ１４、セレクタ１５、信号入出力回路２０が形成されている。
　入力端子ＴＩ１には、半導体装置１内の他の半導体チップあるいは半導体装置１外からパワーオンリセット信号ＰＯＲが与えられる。パワーオンリセット信号ＰＯＲは、半導体装置１に電源電圧が供給されたときに所定期間だけ活性化レベルにされる信号である。入力端子ＴＩ２には、外部からモード設定信号ＭＯＤＥが与えられる。たとえば、半導体装置１を第１モードに設定する場合はモード設定信号ＭＯＤＥは「Ｌ」レベルに設定され、半導体装置１を第２モードに設定する場合はモード設定信号ＭＯＤＥは「Ｈ」レベルに設定される。各パッドＰは、たとえばボンディングワイヤを介してパッケージ基板に接続され、さらにパッケージ基板の配線を介して対応の外部端子ＴＡに接続される。
　システムコントローラ１２は、パワーオンリセット信号ＰＯＲが活性化レベルにされたときにリセットされ、バス１３を介して半導体チップ１０全体を制御する。メモリコントローラ１４は、システムコントローラ１２などからバス１３を介して与えられる信号に従って、半導体メモリ装置を制御するための複数の信号Ｓを生成する。複数の信号Ｓは、予め３つの信号グループに分割されている。
　第１信号グループに属する複数の信号Ｓ１の各々は、パワーオンリセット信号ＰＯＲなどによって半導体チップ１０がリセットされたとき、「Ｈ」レベルと「Ｌ」レベルのうちのいずれのレベルにされてもよい信号である。複数の信号Ｓ１は、具体的には、アドレス信号Ａ００～Ａ１５およびバンクアドレス信号ＢＡ０～ＢＡ２である。
　第２信号グループに属する複数の信号Ｓ２の各々は、パワーオンリセット信号ＰＯＲなどによって半導体チップ１０がリセットされたとき、強制的に「Ｈ」レベルにされるべき信号である。複数の信号Ｓ２は、具体的には、チップセレクト信号ＣＳＮ０，ＣＳＮ１、ライトイネーブル信号ＷＥＮ、列アドレスストローブ信号ＣＡＳＮ、行アドレスストローブ信号ＲＡＳＮである。
　第３信号グループに属する複数の信号Ｓ３の各々は、パワーオンリセット信号ＰＯＲなどによって半導体チップ１０がリセットされたとき、強制的に「Ｌ」レベルにされるべき信号である。複数の信号Ｓ３は、具体的には、信号ＯＤＴ０，ＯＤＴ１およびクロックイネーブル信号ＣＫＥである。第１信号グループの複数の信号Ｓ１、第２信号グループの複数の信号Ｓ２、および第３信号グループの複数の信号Ｓ３は、セレクタ１５に与えられる。
　また、メモリコントローラ１４に含まれるモード設定回路１４ａは、外部から入力端子ＴＩ２を介して与えられたモード設定信号ＭＯＤＥに従って、セレクタ制御信号ＳＥを生成する。セレクタ制御信号ＳＥは、セレクタ１５に与えられる。
　セレクタ１５は、レジスタ１６および切換回路１７～１９を含む。レジスタ１６は、モード設定回路１４ａからのセレクタ制御信号ＳＥを保持するとともに、そのセレクタ制御信号ＳＥを切換回路１７～１９の各々に与える。切換回路１７は、レジスタ１６からのセレクタ制御信号ＳＥに応じた順序で、メモリコントローラ１４からの複数の信号Ｓ１を信号入出力回路２０に並列に与える。切換回路１８は、レジスタ１６からのセレクタ制御信号ＳＥに応じた順序で、メモリコントローラ１４からの複数の信号Ｓ２を信号入出力回路２０に並列に与える。切換回路１９は、レジスタ１６からのセレクタ制御信号ＳＥに応じた順序で、メモリコントローラ１４からの複数の信号Ｓ３を信号入出力回路２０に並列に与える。
　信号入出力回路２０は、メモリコントローラ１４からセレクタ１５を介して与えられた複数の信号Ｓ１、複数の信号Ｓ２、および複数の信号Ｓ３をそれぞれ複数のパッドＰに伝達させる。また、信号入出力回路２０は、クロック信号ＣＫ，ＣＫＮを生成して２つのパッドＰに与える。
　すなわち、信号入出力回路２０は、図５に示すように、それぞれ切換回路１７からの複数の信号Ｓ１に対応して設けられた複数のバッファ回路Ｂ１と、それぞれ切換回路１８からの複数の信号Ｓ２に対応して設けられた複数のバッファ回路Ｂ２と、それぞれ切換回路１９からの複数の信号Ｓ３に対応して設けられた複数のバッファ回路Ｂ３と、クロック生成部２１と、バッファ回路Ｂ４とを含む。
　複数のパッドＰは、それぞれ複数のバッファ回路Ｂ１に対応する複数のパッドＰ１と、それぞれ複数のバッファ回路Ｂ２に対応する複数のパッドＰ２と、それぞれ複数のバッファ回路Ｂ３に対応する複数のパッドＰ３と、バッファ回路Ｂ４に対応する２つのパッドＰ４Ａ，Ｐ４Ｂとを含む。
　各バッファ回路Ｂ１は、切換回路１７からの信号Ｓ１を対応のパッドＰ１に伝達させる。各バッファ回路Ｂ２は、切換回路１８からの信号Ｓ２を対応のパッドＰ２に伝達させる。各バッファ回路Ｂ３は、切換回路１９からの信号Ｓ３を対応のパッドＰ３に伝達させる。クロック生成部２１は、クロック信号ＣＫを生成する。バッファ回路Ｂ４は、クロック生成部２１からのクロック信号ＣＫに応答してクロック信号ＣＫの相補信号ＣＫＮを生成し、クロック信号ＣＫ，ＣＫＮをそれぞれパッドＰ４Ａ，Ｐ４Ｂに与える。
　信号Ｓ１に対応するバッファ回路Ｂ１は、図６に示すように、レベルアップシフタ（ＬＵ）２２，２３，２５、レベルダウンシフタ（ＬＤ）２４、バッファ２６、およびコンパレータ２７を含む。メモリコントローラ１４の電源電圧はたとえば１．０Ｖであり、半導体メモリ装置３，６の電源電圧はたとえば１．５Ｖである。
　レベルアップシフタ２２は、メモリコントローラ１４からの信号Ｓ１の論理振幅電圧を１．０Ｖから１．５Ｖに変換してバッファ２６の入力ノードに与える。また、レベルアップシフタ２２は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、信号Ｓ１の論理レベルに関係なく「Ｈ」レベルの信号を出力する。パワーオンリセット信号ＰＯＲが活性化レベルにされると、リセット信号ＲＥが活性化レベルにされる。
　レベルアップシフタ２３は、アウトプットイネーブル信号ＯＥＮの論理振幅電圧を１．０Ｖから１．５Ｖに変換してバッファ２６の制御ノードに与える。信号ＯＥＮは、信号Ｓ１を外部に出力する場合は活性化レベルの「Ｌ」レベルにされ、信号Ｓ１を外部に出力しない場合は非活性化レベルの「Ｈ」レベルにされる。また、レベルアップシフタ２３は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、信号ＯＥＮの論理レベルに関係なく「Ｌ」レベルを出力する。
　バッファ２６は、半導体メモリ装置３，６の電源電圧である１．５Ｖで駆動される。バッファ２６は、レベルアップシフタ２３の出力信号２６ＯＥＮが活性化レベルの「Ｌ」レベルにされた場合は信号Ｓ１をパッドＰ１に出力し、信号２６ＯＥＮが非活性化レベルの「Ｈ」レベルにされた場合はパッドＰ１をハイ・インピーダンス状態にする。したがって、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされた場合は、信号Ｓ１，ＯＥＮの論理レベルに関係なく、パッドＰ１は「Ｈ」レベルにされる。
　レベルダウンシフタ２４、レベルアップシフタ２５、およびコンパレータ２７は、出荷前の半導体装置１をテストするときに使用されるものであり、通常は使用されないので点線で示されている。
　レベルアップシフタ２５は、インプットイネーブル信号ＩＥの論理振幅電圧を１．０Ｖから１．５Ｖに変換してコンパレータ２７の制御ノードに与える。信号ＩＥは、テストモード時は活性化レベルの「Ｈ」レベルにされ、通常動作時は非活性化レベルの「Ｌ」レベルにされる。また、レベルアップシフタ２５は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、信号ＩＥの論理レベルに関係なく「Ｌ」レベルを出力する。
　コンパレータ２７は、半導体メモリ装置３，６の電源電圧である１．５Ｖで駆動される。コンパレータ２７は、レベルアップシフタ２５の出力信号２７ＩＥが活性化レベルの「Ｈ」レベルである場合に活性化され、外部からパッドＰ１に与えられた電圧と参照電圧Ｖｒｅｆとの高低を比較し、比較結果を示す信号を出力する。外部からパッドＰ１に与えられた電圧が参照電圧Ｖｒｅｆよりも低い場合は、コンパレータ２７の出力信号は「Ｌ」レベルになる。外部からパッドＰ１に与えられた電圧が参照電圧Ｖｒｅｆよりも高い場合は、コンパレータ２７の出力信号は「Ｈ」レベルになる。
　レベルダウンシフタ２４は、コンパレータ２７の出力信号の論理振幅電圧を１．５Ｖから１．０Ｖに変換してテスト信号ＣＩＮを生成する。また、レベルダウンシフタ２４は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、信号ＩＥの論理レベルに関係なく「Ｌ」レベルを出力する。
　信号Ｓ２に対応するバッファ回路Ｂ２の構成は、信号Ｓ１に対応するバッファ回路Ｂ１と同じ構成である。信号Ｓ２は、リセットされたときに「Ｈ」レベルにされるべき信号である。信号Ｓ１は、リセットされたときに「Ｈ」レベルでも「Ｌ」レベルでもいずれでもよい信号である。本実施の形態１では、バッファ回路Ｂ１とＢ２を同じ構成にして半導体装置１の構成を簡単化している。
　信号Ｓ３に対応するバッファ回路Ｂ３は、図７に示すように、バッファ回路Ｂ１のレベルアップシフタ２２をレベルアップシフタ２８で置換したものである。レベルアップシフタ２８は、メモリコントローラ１４からの信号Ｓ３の論理振幅電圧を１．０Ｖから１．５Ｖに変換してバッファ２６の入力ノードに与える。また、レベルアップシフタ２８は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、信号Ｓ３の論理レベルに関係なく「Ｌ」レベルの信号を出力する。
　またバッファ回路Ｂ４は、図８に示すように、バッファ回路Ｂ１のレベルアップシフタ２２をレベルアップシフタ２９で置換し、バッファ３０を追加したものである。レベルアップシフタ２９は、クロック生成部２１からのクロック信号ＣＫの論理振幅電圧を１．０Ｖから１．５Ｖに変換してバッファ２６の入力ノードに与える。また、レベルアップシフタ２９は、クロック信号ＣＫの相補信号ＣＫＮを生成してバッファ３０の入力ノードに与える。信号ＣＫＮの論理振幅電圧は１．５Ｖである。また、レベルアップシフタ２９は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、入力されるクロック信号ＣＫの論理レベルに関係なく、出力クロック信号ＣＫ，ＣＫＮをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに固定する。
　バッファ２６，３０は、半導体メモリ装置３，６の電源電圧である１．５Ｖで駆動される。バッファ２６は、レベルアップシフタ２３の出力信号２６ＯＥＮが活性化レベルの「Ｌ」レベルにされた場合はクロック信号ＣＫをパッドＰ４Ａに出力し、信号２６ＯＥＮが非活性化レベルの「Ｈ」レベルにされた場合はパッドＰ４Ａをハイ・インピーダンス状態にする。
　また、バッファ３０は、信号２６ＯＥＮが活性化レベルの「Ｌ」レベルにされた場合は信号ＣＫＮをパッドＰ４Ｂに出力し、信号２６ＯＥＮが非活性化レベルの「Ｈ」レベルにされた場合はパッドＰ４Ｂをハイ・インピーダンス状態にする。したがって、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされた場合は、入力されるクロック信号ＣＫの論理レベルに関係なく、パッドＰ４Ａ，Ｐ４Ｂはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。
　図４に戻って、この半導体装置１は、さらにＵＳＢ（Universal　Serial　Bus）３１、ＰＣＩ（Peripheral　Component　Interconnect）　Ｅｘｐｒｅｓｓ３２、ブートＲＯＭ（Read　Only　Memory）３３、ビデオユニット３４、およびＣＰＵ（Central　Processing　Unit）３５を備え、これらはバス１３に接続されている。
　ＵＳＢ３１は、ＵＳＢ規格のシリアルインターフェースである。ＰＣＩ　Ｅｘｐｒｅｓｓ３２は、ＰＣＩ　Ｅｘｐｒｅｓｓ規格の入出力インターフェースである。ブートＲＯＭ３３には、プログラムが格納されている。ビデオユニット３４は、画像データを発生する。ＣＰＵ３５は、ブートＲＯＭ３３から読み出されたプログラムに従って半導体チップ１０全体を制御する。
　なお、セレクタ制御信号ＳＥをブートＲＯＭ３３に格納しておき、半導体チップ１０の起動時にブートＲＯＭ３３から読み出したセレクタ制御信号ＳＥをセレクタ１５のレジスタ１６に格納してもよい。この場合は、モード設定信号ＭＯＤＥ用の入力端子ＴＩ２が不要となる。
　また、半導体チップ１０に電源が投入されたことに応じてパワーオンリセット信号ＰＯＲを発生するパワーオンリセット回路を半導体チップ１０に搭載し、発生した信号ＰＯＲをシステムコントローラ１２やバッファ回路Ｂ１～Ｂ４に与えてもよい。この場合は、信号ＰＯＲ用の入力端子ＴＩ１が不要となる。
　図９は、第１モードおよび第２モードにおける外部端子ＴＡの配列パターンを例示する図である。図９において、第１モードでは、１番目から９番目の外部端子ＴＡにそれぞれ第１グループの信号Ａ１４，ＢＡ１，Ａ１２，Ａ６，Ａ１１，Ａ１５，Ａ１０，Ａ１，Ａ４が出力され、２０番目から２９番目の外部端子ＴＡにそれぞれ第１グループの信号ＢＡ２，ＢＡ０，Ａ３，Ａ９，Ａ０，Ａ１３，Ａ５，Ａ７，Ａ２，Ａ８が出力される。
　これに対して第２モードでは、１番目から９番目の外部端子ＴＡにそれぞれ第１グループの信号Ａ３，Ａ６，Ａ１１，Ａ１３，Ａ８，Ａ０，Ａ２，Ａ１５，Ａ４が出力され、２０番目から２９番目の外部端子ＴＡにそれぞれ第１グループの信号ＢＡ２，ＢＡ１，Ａ９，Ａ１４，ＢＡ０，Ａ１０，Ａ１２，Ａ５，Ａ１，Ａ７が出力される。このように、第１グループの信号Ａ０～Ａ１５，ＢＡ０～ＢＡ２は１～９，２０～２９番の外部端子ＴＡに出力され、第１モードであるか第２モードであるかで、１～９，２０～２９番の外部端子ＴＡに出力される信号Ａ０～Ａ１５，ＢＡ０～ＢＡ２の順番が変更される。換言すると、第１モードであるか第２モードであるかで、信号Ａ０～Ａ１５，ＢＡ０～ＢＡ２が出力される外部端子ＴＡの順番（配列パターン）が変更される。
　また、第１モードでは、１０～１２，１５，１９番の外部端子ＴＡにそれぞれ第２グループの信号ＣＳＮ１，ＣＳＮ０，ＷＥＮ，ＣＡＳＮ，ＲＡＳＮが出力される。これに対して第２モードでは、１０～１２，１５，１９番の外部端子ＴＡにそれぞれ第２グループの信号ＣＡＳＮ，ＣＳＮ１，ＣＳＮ０，ＲＡＳＮ，ＷＥＮが出力される。このように、第２グループの信号ＣＳＮ１，ＣＳＮ０，ＷＥＮ，ＣＡＳＮ，ＲＡＳＮは１０～１２，１５，１９番の外部端子ＴＡに出力され、第１モードであるか第２モードであるかで、１０～１２，１５，１９番の外部端子ＴＡに出力される信号ＣＳＮ１，ＣＳＮ０，ＷＥＮ，ＣＡＳＮ，ＲＡＳＮの順番が変更される。換言すると、第１モードであるか第２モードであるかで、信号ＣＳＮ１，ＣＳＮ０，ＷＥＮ，ＣＡＳＮ，ＲＡＳＮが出力される外部端子ＴＡの順番（配列パターン）が変更される。
　また、第１モードおよび第２モードでは、１３，１４，１８番の外部端子ＴＡにそれぞれ第３グループの信号ＯＤＴ０，ＯＤＴ１，ＣＫＥが出力される。ここでは、第３グループの信号ＯＤＴ０，ＯＤＴ１，ＣＫＥの順番を変更する必要がなかったことが例示されている。なお、第３グループの信号ＯＤＴ０，ＯＤＴ１，ＣＫＥの順番を変更する必要がある場合は、切換回路１９によって変更可能である。
　また、第１モードおよび第２モードでは、１６，１７番の外部端子ＴＡにそれぞれ第４グループのクロック信号ＣＫ，ＣＫＮが出力される。クロック信号ＣＫ，ＣＫＮはクロック生成部２１からの信号に基いて生成される互いに相補な信号であり、ＤＤＲ２－ＳＤＲＡＭやＤＤＲ３－ＳＤＲＡＭが動作する基準となるタイミングを決定する差動クロックとなる。そのため、クロック信号ＣＫ，ＣＫＮを第１～第３グループの信号と異なる第４グループとし、セレクタ１５によるクロック信号ＣＫ，ＣＫＮの順番の変更を行なっていない。
　図１０（ａ）～（ｇ）は、第１モードおよび第２モードにおける１６，１７，１，１０，１３番目の外部端子ＴＡ１６，ＴＡ１７，ＴＡ１，ＴＡ１０，ＴＡ１３のレベル変化を例示するタイムチャートである。パワーオンリセット期間では、外部端子ＴＡ１６，ＴＡ１，ＴＡ１０はともに「Ｈ」レベルに固定され、外部端子ＴＡ１７，ＴＡ１３は「Ｌ」レベルに固定されている。パワーオンリセット期間が終了すると（時刻ｔ０）、外部端子ＴＡ１６，ＴＡ１７にそれぞれクロック信号ＣＫ，ＣＫＮが出力される。
　また、第１モードにおいてパワーオンリセット期間が終了すると（時刻ｔ０）、クロック信号ＣＫ，ＣＫＮに同期して、外部端子ＴＡ１、ＴＡ１０，ＴＡ１３にそれぞれ信号Ａ１４，ＣＳＮ１，ＯＤＴ０が出力される。半導体メモリ装置３は、クロック信号ＣＫの立ち上がりエッジに同期して、信号Ａ１４，ＣＳＮ１，ＯＤＴ０をラッチする。
　また、第２モードにおいてパワーオンリセット期間が終了すると（時刻ｔ０）、クロック信号ＣＫ，ＣＫＮに同期して、外部端子ＴＡ１、ＴＡ１０，ＴＡ１１にそれぞれ信号Ａ３，ＣＡＳＮ，ＯＤＴ０が出力される。半導体メモリ装置６は、クロック信号ＣＫの立ち上がりエッジに同期して、信号Ａ３，ＣＡＳＮ，ＯＤＴ０をラッチする。
　図１１は、半導体装置１の動作を示すフローチャートである。図１１において、半導体装置１に電源電圧が投入されると、ステップＳＴ１においてパワーオンリセットが開始される。ステップＳＴ２において、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされてバッファ回路Ｂ１～Ｂ４がリセット状態にされる。すなわち、バッファ回路Ｂ１，Ｂ２の出力信号が「Ｈ」レベルに固定され、バッファ回路Ｂ３の出力信号が「Ｌ」レベルに固定され、バッファ回路Ｂ４の出力信号ＣＫ，ＣＫＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに固定される。パワーオンリセット状態が所定の時間経過した後、ステップＳＴ３において、パワーオンリセットが終了する。
　ステップＳＴ４において、半導体装置１が第１モードと第２モードのうちのいずれのモードに設定されたのかがモード設定回路１４ａによって判定される。モード設定回路１４ａは、半導体装置１が第１モードに設定されたと判定した場合、ステップＳＴ５において、セレクタ１５を第１モードに設定するためのセレクタ制御信号ＳＥを生成してレジスタ１６に格納する。レジスタ１６に第１モード用のセレクタ制御信号ＳＥが格納されると、切換回路１７～１９によってＤＤＲ３－ＳＤＲＡＭ用の配列パターンが形成される。メモリコントローラ１４は、ステップＳＴ６においてＤＤＲ３－ＳＤＲＡＭ用の初期化処理を行なった後、ステップＳＴ９においてＤＤＲ３－ＳＤＲＡＭに対する通常のアクセスを開始する。
　ステップＳＴ４において半導体装置１が第２モードに設定されたと判定した場合、モード設定回路１４ａは、ステップＳＴ７において、セレクタ１５を第２モードに設定するためのセレクタ制御信号ＳＥを生成してレジスタ１６に格納する。レジスタ１６に第２モード用のセレクタ制御信号ＳＥが格納されると、切換回路１７～１９によってＤＤＲ２－ＳＤＲＡＭ用の配列パターンが形成される。メモリコントローラ１４は、ステップＳＴ８においてＤＤＲ２－ＳＤＲＡＭ用の初期化処理を行なった後、ステップＳＴ９においてＤＤＲ２－ＳＤＲＡＭに対する通常のアクセスを開始する。
　次に、半導体装置１の外部端子ＴＡの配列パターン、半導体メモリ装置３，６の外部端子ＴＢ，ＴＣの配列パターン、マザーボード４，７の配線ＬＢ，ＬＣについて具体的に説明する。図１２は、第１モード時における半導体装置１の外部端子ＴＡの配列パターンを示す図である。図１２において、半導体装置１は５行（Ａ～Ｅ行）、２５列に配置された複数の外部端子ＴＡを含む。ここでは、本願発明に関連する外部端子ＴＡについてのみ説明する。
　第９列のＢ～Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１４，ＢＡ１，Ａ１２が出力される。第１０列のＡ～Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ６，Ａ１１，Ａ１５，Ａ１０が出力される。第１１列のＡ，Ｂ，Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１，Ａ４および第２グループＧ２の信号ＣＳＮ１が出力される。第１２列のＡ～Ｄ行の外部端子ＴＡには、それぞれ第２グループＧ２の信号ＣＳＮ０，ＷＥＮおよび第３グループＧ３の信号ＯＤＴ０，ＯＤＴ１が出力される。第１３列のＡ，Ｃ，Ｄ行の外部端子ＴＡには、それぞれ第２グループＧ２の信号ＣＡＳＮおよび第４グループの信号ＣＫ，ＣＫＮが出力される。
　第１４列のＡ～Ｄ行の外部端子ＴＡには、それぞれ第３グループＧ３の信号ＣＫＥ、第２グループＧ２の信号ＲＡＳＮ、および第１グループＧ１の信号ＢＡ２，ＢＡ０が出力される。第１５列のＡ，Ｂ，Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ３，Ａ９，Ａ０が出力される。第１６列のＡ～Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１３，Ａ５，Ａ７，Ａ２が出力される。第１７列のＢ，Ｃ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ８とリセット信号ＲＥＳＥＴＮとが出力される。なお、ＶＳＳ，ＶＳＳＱは接地電圧であり、ＶＣＣＱは電源電圧であり、ＶＲＥＦは参照電圧である。
　また図１３は、半導体メモリ装置３（ＤＤＲ３－ＳＤＲＡＭ）の外部端子ＴＢの配列パターンを示す図である。図１３において、半導体メモリ装置３は、１６行（Ａ～Ｈ，Ｊ～Ｎ，Ｐ，Ｒ，Ｔ行）、６列（１～３，７～９列）に配置された複数の外部端子ＴＢを含む。ここでは、本願発明に関連する外部端子ＴＢについてのみ説明する。
　なお、外部端子ＴＢの配列パターンは、ＳＤＲＡＭのデータ入出力数によって変わる。図１３では、データ入出力数が１６の場合（ＤＱＵ０～７、ＤＱＬ０～７）が示されている。データ入出力数が８以下の場合は、Ａ行～Ｃ行の３行が無くなり、１３行（Ｄ～Ｈ，Ｊ～Ｎ，Ｐ，Ｒ，Ｔ行）、６列（１～３，７～９列）の配列パターンとなる（図１３中の点線で囲われた部分）。
　また、ＤＤＲ３－ＳＤＲＡＭの配列パターンでは、Ｔ行３列、Ｔ行７列、およびＭ行７列の外部端子ＴＢがともにＮＣ（No connection）とされている場合もある。しかし、データ入出力数が８以下の場合、それらの外部端子ＴＢはそれぞれアドレス信号Ａ１３～Ａ１５の入力に使用される。図１３では、Ｔ行３列、Ｔ行７列、およびＭ行７列の外部端子ＴＢが信号Ａ１３～Ａ１５の入力に使用される場合が示されている。
　第１列のＫ行の外部端子ＴＢは、信号ＯＤＴを受ける。第２列のＬ～Ｎ，Ｐ，Ｒ，Ｔ行の外部端子ＴＢは、それぞれ信号ＣＳＮ，ＢＡ０，Ａ３，Ａ５，Ａ７，ＲＥＳＥＴＮを受ける。第３列のＪ～Ｎ，Ｐ，Ｒ，Ｔは、それぞれ信号ＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＢＡ２，Ａ０，Ａ２，Ａ９，Ａ１３を受ける。第７列のＪ～Ｌ，Ｎ，Ｐ，Ｒ，Ｔ行の外部端子ＴＢは、それぞれ信号ＣＫ，ＣＫＮ，Ａ１０，Ａ１５，Ａ１２，Ａ１，Ａ１１，Ａ１４を受ける。第８列のＮ，Ｐ，Ｒ，Ｔ行の外部端子ＴＢは、それぞれ信号ＢＡ１，Ａ４，Ａ６，Ａ８を受ける。第９列のＫ行の外部端子ＴＢは、信号ＣＫＥを受ける。
　また図１４～図１６は、それぞれマザーボード４の第１、第３、および第６レイヤを示す図である。第１レイヤはマザーボード４の表面であり、第１レイヤの下方に第３レイヤが設けられ、第３レイヤの下方に第６レイヤが設けられている。マザーボード４の第１レイヤすなわちマザーボード４の表面には、図１４に示すように、半導体装置１が搭載される矩形領域１Ａと、２つの半導体メモリ装置３が搭載される２つの矩形領域３Ａ，３Ｂとが設けられている。
　矩形領域１Ａの短辺および長辺は、それぞれ図１４中のＸ方向およびＹ方向に向けられている。矩形領域３Ａ，３Ｂの各々の短辺および長辺は、それぞれＹ方向およびＸ方向に向けられている。矩形領域１Ａは図１４中の左側に配置され、矩形領域３Ａは図１４中の右上側に配置され、矩形領域３Ｂは図１４中の右下側に配置される。矩形領域１Ａと３Ａと３Ｂとは、互いに所定の隙間を開けて配置されている。
　矩形領域１Ａには、５行（Ａ～Ｅ行）、２５列の外部端子ＴＡに対応する複数の電極４１が設けられている。各電極４１は、矩形領域１Ａに搭載された半導体装置１の対応の外部端子ＴＡに半田付けされる。また、矩形領域１Ａには、複数の電極４２が分散配置されている。各電極４２は、配線によって隣接する電極４１に接続されている。
　矩形領域３Ａには、１６行（Ａ～Ｈ，Ｊ～Ｎ，Ｐ，Ｒ，Ｔ行）、７列（１～３，７～９列）の外部端子ＴＢに対応する複数の電極４３が設けられている。各電極４３は、矩形領域３Ａに搭載された半導体メモリ装置３の対応の外部端子ＴＢに半田付けされる。また、矩形領域３Ａには、複数の電極４４が分散配置されている。各電極４４は、配線によって隣接する電極４３に接続されている。
　また、矩形領域３Ａの２本の短辺のうちの矩形領域１Ａと反対側の短辺を横切るようにして、２８個の電極４５がＸ方向に千鳥足状に配置される。図１４中の下側の列の１４個の電極４５と、矩形領域３Ａの１～３列の１４個の電極４３とが１４本の配線で接続される。１４個の電極４５は、それぞれ図１４中の右側から信号Ａ７，ＲＥＳＥＴＮ，Ａ５，Ａ１３，Ａ９，Ａ３，Ａ２，Ａ０，ＢＡ０，ＢＡ２，ＷＥＮ，ＯＤＴ，ＣＡＳＮ，ＲＡＳＮ用の電極４３と接続される。
　図１４中の上側の列の１４個の電極４５と、矩形領域３Ａの２，７～９列の１４個の電極４３とが１４本の配線で接続される。１４個の電極４５は、それぞれ図１４中の右側から信号Ａ８，Ａ１４，Ａ６，Ａ１１，Ａ１，Ａ４，Ａ１２，ＢＡ１，ＣＳＮ，Ａ１５，Ａ１０，ＣＫＥ，ＣＫＮ，ＣＫ用の電極４３と接続される。
　矩形領域３Ｂには、１６行（Ａ～Ｈ，Ｊ～Ｎ，Ｐ，Ｒ，Ｔ行）、７列（１～３，７～９列）の外部端子ＴＢに対応する複数の電極４６が設けられている。各電極４６は、矩形領域３Ｂに搭載された半導体メモリ装置３の対応の外部端子ＴＢに半田付けされる。また、矩形領域３Ｂには、複数の電極４７が分散配置されている。各電極４７は、配線によって隣接する電極４６に接続されている。
　また、矩形領域３Ｂの２本の短辺のうちの矩形領域１Ａと反対側の短辺を横切るようにして、２８個の電極４８がＸ方向に千鳥足状に配置される。図１４中の下側の列の１４個の電極４８と、矩形領域３Ｂの１～３列の１４個の電極４６とが１４本の配線で接続される。１４個の電極４８は、それぞれ図１４中の右側から信号Ａ７，ＲＥＳＥＴＮ，Ａ５，Ａ１３，Ａ９，Ａ３，Ａ２，Ａ０，ＢＡ０，ＢＡ２，ＷＥＮ，ＯＤＴ，ＣＡＳＮ，ＲＡＳＮ用の電極４６と接続される。
　図１４中の上側の列の１４個の電極４８と、矩形領域３Ａの２，７～９列の１４個の電極４６とが１４本の配線で接続される。１４個の電極４８は、それぞれ図１４中の右側から信号Ａ８，Ａ１４，Ａ６，Ａ１１，Ａ１，Ａ４，Ａ１２，ＢＡ１，ＣＳＮ，Ａ１５，Ａ１０，ＣＫＥ，ＣＫＮ，ＣＫ用の電極４６と接続される。
　また、２８個の電極４５と２８個の電極４８との中間の位置に２８個の電極４９が配置される。２８個の電極４９は、電極４５，４８と同様に、Ｘ方向に千鳥足状に配置される。図１４中の下側の列の１４個の電極４９のうちの７個の電極４９と、矩形領域１ＡのＡ行およびＢ行の７個の電極４１とが７本の配線で接続される。図１４中の右側から３～６，１１，１３，１４番の７個の電極４９は、それぞれ信号Ａ５，Ａ１３，Ａ９，Ａ３，ＷＥＮ，ＣＡＳＮ，ＲＡＳＮ用の電極４１と接続される。
　図１４中の上側の列の１４個の電極４９のうちの８個の電極４９と、矩形領域１ＡのＡ行およびＢ行の８個の電極４１とが８本の配線で接続される。図１４中の右側から１～６，９，１２番の８個の電極４９は、それぞれ図１４中の右側から信号Ａ８，Ａ１４，Ａ６，Ａ１１，Ａ１，Ａ４，ＣＳＮ０，ＣＫＥ用の電極４１と接続される。
　なお、図１４では、電極４１，４９間の配線のうちの第１グループの信号用の配線を実線で示し、第２グループの信号用の配線を１点鎖線で示し、第３グループの信号用の配線を点線で示している。
　また図１５に示すように、マザーボード４の第３レイヤには、それぞれ第１レイヤの矩形領域１Ａ，３Ａ，３Ｂに対向して矩形領域１Ｂ，３Ｃ，３Ｄが設けられている。矩形領域１Ｂには、第１レイヤの各電極４２に対向して電極５２が設けられ、各電極５２はビアホールを介して対応の電極４２に接続されている。
　また矩形領域３Ｃには、第１レイヤの各電極４４に対向して電極５４が設けられ、各電極５４はビアホールを介して対応の電極４４に接続されている。また、第１レイヤの各電極４５に対向して電極５５が設けられ、各電極５５はビアホールを介して対応の電極４５に接続されている。
　また矩形領域３Ｄには、第１レイヤの各電極４７に対向して電極５７が設けられ、各電極５７はビアホールを介して対応の電極４７に接続されている。また、第１レイヤの各電極４８に対向して電極５８が設けられ、各電極５８はビアホールを介して対応の電極４８に接続されている。また、第１レイヤの各電極４９に対向して電極５９が設けられ、各電極５９はビアホールを介して対応の電極４９に接続されている。また、各電極５９は、配線によってＹ方向に隣接する電極５５に接続されるとともに、配線によってＹ方向に隣接する電極５８に接続されている。
　たとえば、図１４のＢ行１７列の信号Ａ８用の電極４１は、配線を介して電極４９に接続され、その電極４９はビアホールを介して図１５の電極５９に接続される。その電極５９は配線を介して電極５５に接続され、その電極５５はビアホールを介して図１４の電極４５に接続され、その電極４５はＴ行８列の信号Ａ８用の電極４３に接続される。これにより、半導体装置１のＢ行１７列の外部端子ＴＡから出力されたアドレス信号Ａ８は、半導体メモリ装置３のＴ行８列の外部端子ＴＢに伝達される。
　また図１６に示すように、マザーボード４の第６レイヤには、それぞれ第３レイヤの矩形領域１Ｂ，３Ｃ，３Ｄに対向して矩形領域１Ｃ，３Ｅ，３Ｆが設けられている。矩形領域１Ｃには、第３レイヤの各電極５２に対向して電極６２が設けられ、各電極６２はビアホールを介して対応の電極５２に接続されている。
　また矩形領域３Ｅには、第３レイヤの各電極５４に対向して電極６４が設けられ、各電極６４はビアホールを介して対応の電極５４に接続されている。また、第３レイヤの各電極５５に対向して電極６５が設けられ、各電極６５はビアホールを介して対応の電極５５に接続されている。
　また矩形領域３Ｆには、第３レイヤの各電極５７に対向して電極６７が設けられ、各電極６７はビアホールを介して対応の電極５７に接続されている。また、第３レイヤの各電極５８に対向して電極６８が設けられ、各電極６８はビアホールを介して対応の電極５８に接続されている。また、第３レイヤの各電極５９に対向して電極６９が設けられ、各電極６９はビアホールを介して対応の電極５９に接続されている。
　図１６中の下側の列の１４個の電極６９のうちの７個の電極６９と、矩形領域１Ｃの７個の電極６２とが７本の配線で接続される。図１６中の右側から１，２，７～１０，１２番の７個の電極６９は、それぞれ信号Ａ７，ＲＥＳＥＴＮ，Ａ２，Ａ０，ＢＡ０，ＢＡ２，ＯＤＴ０用の電極６２と接続される。
　図１６中の上側の列の１４個の電極６９のうちの６個の電極６９と、矩形領域１Ｃの６個の電極６２とが６本の配線で接続される。図１６中の右側から７，８，１０，１１，１３，１４番の６個の電極６９は、それぞれ図１６中の右側から信号Ａ１２，ＢＡ１，Ａ１５，Ａ１０，ＣＫＮ，ＣＫ用の電極６２と接続される。
　たとえば、図１４のＤ行９列の信号Ａ１２用の電極４１は、配線を介して隣接する電極４２に接続され、その電極４２はビアホール、電極５２、およびビアホールを介して図１６の電極６２に接続される。その電極６２は配線を介して電極６９に接続され、その電極６９はビアホールを介して図１５の電極５９に接続される。その電極５９は配線を介して電極５５に接続され、その電極５５はビアホールを介して図１４の電極４５に接続され、その電極４５はＮ行７列の信号Ａ１２用の電極４３に接続される。これにより、半導体装置１のＤ行９列の外部端子ＴＡから出力されたアドレス信号Ａ１２は、半導体メモリ装置３のＮ行７列の外部端子ＴＢに伝達される。
　また、図１７は、第２モード時における半導体装置１の外部端子ＴＡの配列パターンを示す図である。図１７において、半導体装置１は５行（Ａ～Ｅ行）、２５列に配置された複数の外部端子ＴＡを含む。ここでは、本願発明に関連する外部端子ＴＡについてのみ説明する。
　第９列のＢ～Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ３，Ａ６，Ａ１１が出力される。第１０列のＡ～Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１３，Ａ８，Ａ０，Ａ２が出力される。第１１列のＡ，Ｂ，Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１５，Ａ４および第２グループＧ２の信号ＣＡＳＮが出力される。第１２列のＡ～Ｄ行の外部端子ＴＡには、それぞれ第２グループＧ２の信号ＣＳＮ１，ＣＳＮ０および第３グループＧ３の信号ＯＤＴ０，ＯＤＴ１が出力される。第１３列のＡ，Ｃ，Ｄ行の外部端子ＴＡには、それぞれ第２グループＧ２の信号ＲＡＳＮおよび第４グループの信号ＣＫ，ＣＫＮが出力される。
　第１４列のＡ～Ｄ行の外部端子ＴＡには、それぞれ第３グループＧ３の信号ＣＫＥ、第２グループＧ２の信号ＷＥＮ、および第１グループＧ１の信号ＢＡ２，ＢＡ１が出力される。第１５列のＡ，Ｂ，Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ９，Ａ１４，ＢＡ０が出力される。第１６列のＡ～Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１０，Ａ１２，Ａ５，Ａ１が出力される。第１７列のＢ行の外部端子ＴＡには、第１グループＧ１の信号Ａ７が出力される。なお、ＶＳＳ，ＶＳＳＱは接地電圧であり、ＶＣＣＱは電源電圧であり、ＶＲＥＦは参照電圧である。
　また図１８は、半導体メモリ装置６（ＤＤＲ２－ＳＤＲＡＭ）の外部端子ＴＣの配列パターンを示す図である。図１８において、半導体メモリ装置６は、１５行（Ａ～Ｈ，Ｊ～Ｎ，Ｐ，Ｒ行）、６列（１～３，７～９列）に配置された複数の外部端子ＴＣを含む。ここでは、本願発明に関連する外部端子ＴＣについてのみ説明する。
　なお、外部端子ＴＣの配列パターンは、ＳＤＲＡＭのデータ入出力数によって変わる。図１８では、データ入出力数が１６の場合（ＤＱ０～１５）が示されている。データ入出力数が８以下の場合は、Ａ行～Ｄ行の４行が無くなり、１１行（Ｅ～Ｈ，Ｊ～Ｎ，Ｐ，Ｒ行）、６列（１～３，７～９列）の配列パターンとなる（図１８中の点線で囲われた部分）。
　また、ＤＤＲ３－ＳＤＲＡＭの配列パターンでは、Ｒ行の３，７，８列の外部端子ＴＣがともにＮＣとされている場合もある。しかし、データ入出力数が８以下の場合、それらの外部端子ＴＣはそれぞれアドレス信号Ａ１４，Ａ１５，Ａ１３の入力に使用される。図１８では、Ｒ行の３，７，８列の外部端子ＴＣが信号Ａ１４，Ａ１５，Ａ１３の入力に使用される場合が示されている。
　第１列のＬ行の外部端子ＴＣは、信号ＢＡ２を受ける。第２列のＫ～Ｎ，Ｐ，Ｒ行の外部端子ＴＣは、それぞれ信号ＣＫＥ，ＢＡ０，Ａ１０，Ａ３，Ａ７，Ａ１２を受ける。第３列のＫ～Ｎ，Ｐ，Ｒの外部端子ＴＣは、それぞれ信号ＷＥＮ，ＢＡ１，Ａ１，Ａ５，Ａ９，Ａ１４を受ける。第７列のＫ～Ｎ，Ｐ，Ｒ行の外部端子ＴＣは、それぞれ信号ＲＡＳＮ，ＣＡＳＮ，Ａ２，Ａ６，Ａ１１，Ａ１５を受ける。第８列のＪ～Ｎ，Ｐ，Ｒ行の外部端子ＴＣは、それぞれ信号ＣＫ，ＣＫＮ，Ａ０，Ａ４，Ａ８，Ａ１３を受ける。第９列のＫ行の外部端子ＴＣは、信号ＯＤＴを受ける。
　また図１９～図２１は、それぞれマザーボード７の第１、第３、および第６レイヤを示す図である。第１レイヤはマザーボード７の表面であり、第１レイヤの下方に第３レイヤが設けられ、第３レイヤの下方に第６レイヤが設けられている。マザーボード７の第１レイヤすなわちマザーボード７の表面には、図１９に示すように、半導体装置１が搭載される矩形領域１Ａと、２つの半導体メモリ装置６が搭載される２つの矩形領域６Ａ，６Ｂとが設けられている。
　矩形領域１Ａの短辺および長辺は、それぞれ図１９中のＸ方向およびＹ方向に向けられている。矩形領域６Ａ，６Ｂの各々の短辺および長辺は、それぞれＹ方向およびＸ方向に向けられている。矩形領域１Ａは図１９中の左側に配置され、矩形領域６Ａは図１９中の右上側に配置され、矩形領域６Ｂは図１９中の右下側に配置される。矩形領域１Ａと６Ａと６Ｂとは、互いに所定の隙間を開けて配置されている。
　矩形領域１Ａには、５行（Ａ～Ｅ行）、２５列の外部端子ＴＡに対応する複数の電極７１が設けられている。各電極７１は、矩形領域１Ａに搭載された半導体装置１の対応の外部端子ＴＡに半田付けされる。また、矩形領域１Ａには、複数の電極７２が分散配置されている。各電極７２は、配線によって隣接する電極７１に接続されている。
　矩形領域６Ａには、１５行（Ａ～Ｈ，Ｊ～Ｎ，Ｐ，Ｒ行）、７列（１～３，７～９列）の外部端子ＴＢに対応する複数の電極７３が設けられている。各電極７３は、矩形領域６Ａに搭載された半導体メモリ装置６の対応の外部端子ＴＣに半田付けされる。また、矩形領域６Ａには、複数の電極７４が分散配置されている。各電極７４は、配線によって隣接する電極７３に接続されている。
　また、矩形領域６Ａの２本の短辺のうちの矩形領域１Ａと反対側の短辺を横切るようにして、２５個の電極７５がＸ方向に千鳥足状に配置される。図１９中の下側の列の１３個の電極７５と、矩形領域６Ａの１～３列の１３個の電極７３とが１３本の配線で接続される。１３個の電極７５は、それぞれ図１９中の右側から信号Ａ３，Ａ７，Ａ１２，Ａ１０，Ａ１４，Ａ９，Ａ５，Ａ１，ＢＡ０，ＢＡ１，ＢＡ２，ＷＥＮ，ＣＫＥ用の電極７３と接続される。
　図１９中の上側の列の１２個の電極７５と、矩形領域６Ａの７～９列の１２個の電極７３とが１２本の配線で接続される。１２個の電極７５は、それぞれ図１９中の右側から信号Ａ８，Ａ１３，Ａ２，Ａ１５，Ａ１１，Ａ６，Ａ０，Ａ２，ＣＳＮ０，ＣＡＳＮ，ＯＤＴ０，ＲＡＳＮ用の電極７３と接続される。
　矩形領域６Ｂには、１５行（Ａ～Ｈ，Ｊ～Ｎ，Ｐ，Ｒ行）、７列（１～３，７～９列）の外部端子ＴＢに対応する複数の電極７６が設けられている。各電極７６は、矩形領域６Ｂに搭載された半導体メモリ装置６の対応の外部端子ＴＣに半田付けされる。また、矩形領域６Ｂには、複数の電極７７が分散配置されている。各電極７７は、配線によって隣接する電極７６に接続されている。
　また、矩形領域６Ｂの２本の短辺のうちの矩形領域１Ａと反対側の短辺を横切るようにして、２５個の電極７８がＸ方向に千鳥足状に配置される。図１９中の下側の列の１３個の電極７８と、矩形領域６Ｂの１～３列の１３個の電極７６とが１３本の配線で接続される。１３個の電極７８は、それぞれ図１９中の右側から信号Ａ３，Ａ７，Ａ１２，Ａ１０，Ａ１４，Ａ９，Ａ５，Ａ１，ＢＡ０，ＢＡ１，ＢＡ２，ＷＥＮ，ＣＫＥ用の電極７６と接続される。
　図１９中の上側の列の１２個の電極７８と、矩形領域６Ａの７～９列の１２個の電極７６とが１２本の配線で接続される。１２個の電極７８は、それぞれ図１９中の右側から信号Ａ８，Ａ１３，Ａ２，Ａ１５，Ａ１１，Ａ６，Ａ０，Ａ２，ＣＳＮ０，ＣＡＳＮ，ＯＤＴ０，ＲＡＳＮ用の電極７６と接続される。
　また、２５個の電極７５と２５個の電極７８との中間の位置に２５個の電極７９が配置される。２５個の電極７９は、電極７５，７８と同様に、Ｘ方向に千鳥足状に配置される。図１９中の下側の列の１３個の電極７９のうちの７個の電極７９と、矩形領域１ＡのＡ行およびＢ行の７個の電極７１とが７本の配線で接続される。図１９中の右側から１～６，１２，１３番の７個の電極７９は、それぞれ信号Ａ３，Ａ７，Ａ１２，Ａ１０，Ａ１４，Ａ９，ＷＥＮ，ＣＫＥ用の電極７１と接続される。
　図１９中の上側の列の１２個の電極７９のうちの６個の電極７９と、矩形領域１ＡのＡ行およびＢ行の６個の電極７１とが６本の配線で接続される。図１９中の右側から１～４，９，１２番の６個の電極７９は、それぞれ図１９中の右側から信号Ａ８，Ａ１３，Ａ２，Ａ１５，ＣＳＮ０，ＲＡＳＮ用の電極７１と接続される。
　なお、図１９では、電極７１，７９間の配線のうちの第１グループの信号用の配線を実線で示し、第２グループの信号用の配線を１点鎖線で示し、第３グループの信号用の配線を点線で示している。
　また図２０に示すように、マザーボード７の第３レイヤには、それぞれ第１レイヤの矩形領域１Ａ，６Ａ，６Ｂに対向して矩形領域１Ｂ，６Ｃ，６Ｄが設けられている。矩形領域１Ｂには、第１レイヤの各電極７２に対向して電極８２が設けられ、各電極８２はビアホールを介して対応の電極７２に接続されている。
　また矩形領域６Ｃには、第１レイヤの各電極７４に対向して電極８４が設けられ、各電極８４はビアホールを介して対応の電極７４に接続されている。また、第１レイヤの各電極７５に対向して電極８５が設けられ、各電極８５はビアホールを介して対応の電極７５に接続されている。
　また矩形領域６Ｄには、第１レイヤの各電極７７に対向して電極８７が設けられ、各電極８７はビアホールを介して対応の電極７７に接続されている。また、第１レイヤの各電極７８に対向して電極８８が設けられ、各電極８８はビアホールを介して対応の電極７８に接続されている。また、第１レイヤの各電極７９に対向して電極８９が設けられ、各電極８９はビアホールを介して対応の電極７９に接続されている。また、各電極８９は、配線によってＹ方向に隣接する電極８５に接続されるとともに、配線によってＹ方向に隣接する電極８８に接続されている。また、矩形領域６Ｃ，６Ｄの中間の位置に２つの電極８３が設けられる。各電極８３は、Ｙ方向に延びる配線によって対応の電極８４，８７に接続されている。
　たとえば、図１９のＢ行１７列の信号Ａ７用の電極７１は、配線を介して電極７９に接続され、その電極７９はビアホールを介して図２０の電極８９に接続される。その電極８９は配線を介して電極８５に接続され、その電極８５はビアホールを介して図１９の電極７５に接続され、その電極７５はＮ行２列の信号Ａ７用の電極７３に接続される。これにより、半導体装置１のＢ行１７列の外部端子ＴＡから出力されたアドレス信号Ａ７は、半導体メモリ装置６のＮ行２列の外部端子ＴＣに伝達される。
　また図２１に示すように、マザーボード７の第６レイヤには、それぞれ第３レイヤの矩形領域１Ｂ，６Ｃ，６Ｄに対向して矩形領域１Ｃ，６Ｅ，６Ｆが設けられている。矩形領域１Ｃには、第３レイヤの各電極８２に対向して電極９２が設けられ、各電極９２はビアホールを介して対応の電極８２に接続されている。
　また矩形領域６Ｅには、第３レイヤの各電極８４に対向して電極９４が設けられ、各電極９４はビアホールを介して対応の電極８４に接続されている。また、第３レイヤの各電極８５に対向して電極９５が設けられ、各電極９５はビアホールを介して対応の電極８５に接続されている。
　また矩形領域６Ｆには、第３レイヤの各電極８７に対向して電極９７が設けられ、各電極９７はビアホールを介して対応の電極８７に接続されている。また、第３レイヤの各電極８８に対向して電極９８が設けられ、各電極９８はビアホールを介して対応の電極８８に接続されている。また、第３レイヤの各電極８９に対向して電極９９が設けられ、各電極９９はビアホールを介して対応の電極８９に接続されている。
　図２１中の下側の列の１３個の電極９９のうちの５個の電極９９と、矩形領域１Ｃの５個の電極９２とが５本の配線で接続される。図２１中の右側から７～１１番の５個の電極９９は、それぞれ信号Ａ５，Ａ１，ＢＡ０，ＢＡ１，ＢＡ２用の電極９２と接続される。
　図２１中の上側の列の１２個の電極９９のうちの６個の電極９９と、矩形領域１Ｃの６個の電極９２とが６本の配線で接続される。図２１中の右側から５～８，１０，１１番の６個の電極９９は、それぞれ図２１中の右側から信号Ａ１１，Ａ６，Ａ０，Ａ２，ＣＡＳＮ，ＯＤＴ０用の電極９２と接続される。
　また、第３レイヤの各電極８３に対向して電極９３が設けられ、各電極９３はビアホールを介して対応の電極８３に接続されている。図２１中の２個の電極９３は、それぞれ図２１中の右側から信号ＣＫＮ，ＣＫ用の電極９２と接続される。
　たとえば、図１９のＤ行９列の信号Ａ１１用の電極７１は、配線を介して隣接する電極９２に接続され、その電極９２はビアホール、電極８２、およびビアホールを介して図２１の電極９２に接続される。その電極９２は配線を介して電極９９に接続され、その電極９９はビアホールを介して図２０の電極８９に接続される。その電極８９は配線を介して電極８５に接続され、その電極８５はビアホールを介して図１９の電極７５に接続され、その電極７５はＰ行７列の信号Ａ１１用の電極７３に接続される。これにより、半導体装置１のＤ行９列の外部端子ＴＡから出力されたアドレス信号Ａ１１は、半導体メモリ装置６のＰ行７列の外部端子ＴＢに伝達される。
　［実施の形態２］
　図２２（ａ）は本発明の実施の形態２による半導体装置（ＬＳＩ)１０１を示す図であり、図２２（ｂ）（ｃ）はそれぞれ半導体モジュール１０２，１０５を示す図である。
　図２２（ａ）において、半導体装置１０１は、半導体チップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子ＴＤが行列状に配置されている。半導体チップは、半導体基板の表面にメモリコントローラなどを形成したものであり、パッケージ基板を介して複数の外部端子ＴＤに接続される。
　また図２２（ｂ）において、半導体モジュール１０２は、半導体装置１０１と１つの半導体メモリ装置３とを１枚のマザーボード１０３の表面に搭載したものである。半導体メモリ装置３は、たとえばＤＤＲ３－ＳＤＲＡＭである。半導体メモリ装置３は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子ＴＢが行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込／読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子ＴＢに接続される。
　半導体メモリ装置３の複数の外部端子ＴＢは、所定の配列パターンに従って配置されている。半導体メモリ装置３の外部端子ＴＢの配列パターンは固定されている。つまり、各外部端子ＴＢに入力される信号の種類は固定されている。一方、半導体装置１０１の外部端子ＴＢの配列パターンは、内蔵の切換回路により、半導体メモリ装置３の数に合せて変更される。つまり、各外部端子ＴＢから出力される信号の種類は、切換回路によって変更可能になっている。半導体装置１０１の構成は、半導体装置１の構成と同様である。
　マザーボード１０３には、半導体装置１０１の複数の外部端子ＴＤと半導体メモリ装置３の複数の外部端子ＴＢとを接続するための複数の配線が形成されている。半導体装置１０１の外部端子ＴＤの配列パターンは、マザーボード１０３の配線同士が同一レイヤで交差しないように設定される。半導体メモリ装置３の各外部端子ＴＢは、マザーボード１０３の配線を介して半導体装置１０１の対応の外部端子ＴＤに接続される。
　また図２２（ｃ）において、半導体モジュール１０５は、半導体装置１０１と４つの半導体メモリ装置３とを１枚のマザーボード１０６の表面に搭載したものである。４つの半導体メモリ装置３の外部端子ＴＢの配列パターンは同一であるが、半導体装置１０１に１つの半導体メモリ装置３を接続する場合と、半導体装置１０１に４つの半導体メモリ装置３を接続する場合とでは、配線の配置が異なる。半導体装置１０１の外部端子ＴＤの配列パターンは、内蔵の切換回路により、半導体メモリ装置３の数に応じて変更される。
　マザーボード１０６には、半導体装置１０１の複数の外部端子ＴＤと４つの半導体メモリ装置３の複数の外部端子ＴＢとを接続するための複数の配線が形成されている。半導体装置１０１の外部端子ＴＤの配列パターンは、マザーボード１０６の配線同士が同一レイヤで交差しないように設定される。各半導体メモリ装置３の各外部端子ＴＢは、マザーボード１０６の配線を介して半導体装置１０１の対応の外部端子ＴＤに接続される。
　このように、本実施の形態２では、接続される半導体メモリ装置３の数に応じて半導体装置１０１の外部端子ＴＤの配列パターンを切換えるので、半導体装置１０１の低コスト化を図ることができる。
　図２３（ａ）～（ｃ）は、実施の形態２の効果を示す図である。図２３（ａ）は、半導体装置１０１と１つの半導体メモリ装置３を裏面側から見た図である。図２３（ａ）において、半導体装置１０１の四角形状の裏面には複数の外部端子ＴＤが行列状に配置されている。また、各半導体メモリ装置３の四角形状の裏面には、複数の外部端子ＴＢが行列状に配置されている。半導体装置１０１の１辺と半導体メモリ装置３の１辺とは、対向して配置されている。
　半導体メモリ装置３の３辺に沿って、それぞれ信号ＲＡＳ，Ａ１，Ａ２，ＣＡＳ，ＣＳ，Ａ５，ＣＫ，ＣＫＮ用の８個の外部端子ＴＢが設けられているものとする。この場合、半導体メモリ装置３の１辺に対向する半導体装置１０１の１辺に沿って、信号ＲＡＳ，Ａ１，Ａ２，ＣＡＳ，ＣＳ，Ａ５，ＣＫ，ＣＫＮ用の８個の外部端子ＴＤを設ければ、半導体装置１０１の８個の外部端子ＴＤと１つの半導体メモリ装置３の合計８個の外部端子ＴＢとを交差しない８本の配線ＬＢで接続することができる。
　また図２３（ｂ）は、半導体装置１０１と２つの半導体メモリ装置３を裏面側から見た図である。図２３（ｂ）において、半導体装置１０１の四角形状の裏面には複数の外部端子ＴＤが行列状に配置されている。また、各半導体メモリ装置３の四角形状の裏面には、複数の外部端子ＴＢが行列状に配置されている。半導体装置１の１辺と２つの半導体メモリ装置３の１辺とは、対向して配置されている。
　各半導体メモリ装置３の３辺に沿って、それぞれ信号ＲＡＳ，Ａ１，Ａ２，ＣＡＳ，ＣＳ，Ａ５，ＣＫ，ＣＫＮ用の８個の外部端子ＴＢが設けられているものとする。この場合、半導体装置１０１の外部端子ＴＤの配列パターンとして図２２（ａ）で示した配列パターンを採用して、半導体装置１０１の各外部端子ＴＤを配線ＬＢを介して対応の外部端子ＴＢに接続すると、図２２（ｂ）に示すように、多数箇所で配線ＬＢ同士が交差する。また、半導体装置１０１と半導体メモリ装置３の間を横切る９本の配線ＬＢが配置される。したがって、コスト高、伝送特性の悪化、基板面積の増大を招く。
　これに対して本実施の形態２では、図２３（ｃ）に示すように、半導体装置１０１と２つの半導体メモリ装置３とを接続する場合は、内蔵の切換回路により、半導体装置１０１の外部端子ＴＤの配列パターンを２つの半導体メモリ装置３の外部端子ＴＢに合せて変更するので、配線ＬＢ同士が交差する回数を減少させることができる。また、半導体装置１０１と半導体メモリ装置３が間の配線ＬＢの数を減少させることができる。たとえば、図２２（ｂ）では半導体装置１０１と半導体メモリ装置３の間に９本の配線ＬＢが設けられているのに対し、図２２（ｃ）では半導体装置１０１と半導体メモリ装置３の間に６本の配線ＬＢが設けられている。
　すなわち、本実施の形態２では、半導体装置１０１と１つの半導体メモリ装置３で半導体モジュール１０２を構成する場合は、半導体装置１０１はモード設定信号によって第１モードに設定される。第１モードに設定された半導体装置１０１は、１つの半導体メモリ装置３の１辺に対向する８個の外部端子ＴＤからそれぞれ信号ＲＡＳ，Ａ１，Ａ２，ＣＡＳ，ＣＳ，Ａ５，ＣＫ，ＣＫＮを出力する。したがって、マザーボード１０３には、８本の配線ＬＢを交差させることなく形成することができる。
　また、半導体装置１０１と２つの半導体メモリ装置３で半導体モジュール５を構成する場合は、半導体装置１０１はモード設定信号によって第２モードに設定される。第２モードに設定された半導体装置１は、２つの半導体メモリ装置３の１辺に対向する８個の外部端子ＴＤからそれぞれ信号ＣＳ，ＣＡＳ，Ａ５，ＲＡＳ，Ａ２，Ａ１，ＣＫ，ＣＫＮを出力する。この場合は、マザーボード１０６における配線ＬＢ同士の交差箇所の数を減少させるとともに、半導体装置１０１と半導体メモリ装置３の間を横切る配線ＬＢの数を減らすことができる。この実施の形態２でも、実施の形態１と同じ効果が得られる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明でなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１，１０１　半導体装置、１Ａ～１Ｃ，３Ａ～３Ｆ，６Ａ～６Ｆ　矩形領域、２，５，１０２，１０５　半導体モジュール、３，６　半導体メモリ装置、４，７，１０３，１０６　マザーボード、１０　半導体チップ、１１　半導体基板、１２　システムコントローラ、１３　バス、１４　メモリコントローラ、１４ａ　モード設定回路、１５　セレクタ、１６　レジスタ、１７～１９　切換回路、２０　信号入出力回路、２１　クロック生成部、２２，２３，２５，２８，２９　レベルアップシフタ、２４　レベルダウンシフタ、２６，３０　バッファ、２７　コンパレータ、３１　ＵＳＢ、３２　ＰＣＩ　Ｅｘｐｒｅｓｓ、３３　ブートＲＯＭ、３４　ビデオユニット、３５　ＣＰＵ、４１～４９，５２，５４，５５，５７～５９，６２，６４，６５，６７～６９，７１～７９，８２～８５，８７～８９，９２～９５，９７～９９　電極、Ｂ１～Ｂ４　バッファ回路、ＬＢ，ＬＣ　配線、Ｐ　パッド、ＴＡ，ＴＢ，ＴＣ，ＴＤ　外部端子、ＴＩ１，ＴＩ２　入力端子、ＴＩ２　入力端子。

Claims (6)

  1. 　予めＭ個（ただし、Ｍは２以上の整数である）の信号グループに分割されたＮ個（ただし、ＮはＭよりも大きな整数である）の信号を出力する信号発生回路（１４）と、
    　それぞれ前記Ｍ個の信号グループに対応して設けられたＭ個の切換回路（１７～１９）と、
    　それぞれ前記Ｍ個の切換回路（１７～１９）に対応するＭ個のバッファグループに分割されたＮ個のバッファ回路（Ｂ１～Ｂ３）と、
    　それぞれ前記Ｎ個のバッファ回路（Ｂ１～Ｂ３）に対応して設けられたＮ個の外部端子（ＴＡまたはＴＤ）とを備え、
    　各信号グループは複数の信号を含み、各バッファグループは対応の信号グループの信号と同数のバッファ回路（Ｂ１，Ｂ２またはＢ３）を含み、
    　各切換回路（１７，１８または１９）は、対応の信号グループの複数の信号を、制御信号（ＳＥ）に応じた順序で対応のバッファグループの複数のバッファ回路（Ｂ１，Ｂ２またはＢ３）に並列に与え、
    　各バッファグループの各バッファ回路（Ｂ１，Ｂ２またはＢ３）は、対応の切換回路（１７，１８または１９）から与えられた信号を対応の外部端子（ＴＡまたはＴＤ）に与える、半導体装置。
  2. 　前記Ｍ個のバッファグループは第１および第２のバッファグループを含み、
    　前記第１のバッファグループのバッファ回路（Ｂ１）は、リセット信号に応答して第１の論理レベルの信号を出力し、
    　前記第２のバッファグループのバッファ回路（Ｂ３）は、前記リセット信号に応答して第２の論理レベルの信号を出力する、請求項１に記載の半導体装置。
  3. 　前記半導体装置（１）は、複数機種の副半導体装置（３，６）のうちの所望の機種の副半導体装置と接続可能であり、
    　各切換回路（１７，１８または１９）は、対応の信号グループの複数の信号を、前記制御信号（ＳＥ）に従い、接続される前記副半導体装置の機種に応じた順序で対応のバッファグループの複数のバッファ回路（Ｂ１，Ｂ２またはＢ３）に並列に与える、請求項１に記載の半導体装置。
  4. 　前記副半導体装置（３または６）は半導体メモリ装置である、請求項３に記載の半導体装置。
  5. 　前記半導体装置（１０１）は、所望の数の副半導体装置（３）と接続可能であり、
    　各切換回路（１７，１８または１９）は、対応の信号グループの複数の信号を、前記制御信号（ＳＥ）に従い、接続される前記副半導体装置（３）の数に応じた順序で対応のバッファグループの複数のバッファ回路（Ｂ１，Ｂ２またはＢ３）に並列に与える、請求項１に記載の半導体装置。
  6. 　前記副半導体装置（３）は半導体メモリ装置である、請求項５に記載の半導体装置。
PCT/JP2011/064542 2011-06-24 2011-06-24 半導体装置 Ceased WO2012176330A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013521398A JP5662574B2 (ja) 2011-06-24 2011-06-24 半導体装置
PCT/JP2011/064542 WO2012176330A1 (ja) 2011-06-24 2011-06-24 半導体装置
TW101117368A TWI544494B (zh) 2011-06-24 2012-05-16 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/064542 WO2012176330A1 (ja) 2011-06-24 2011-06-24 半導体装置

Publications (1)

Publication Number Publication Date
WO2012176330A1 true WO2012176330A1 (ja) 2012-12-27

Family

ID=47422203

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/064542 Ceased WO2012176330A1 (ja) 2011-06-24 2011-06-24 半導体装置

Country Status (3)

Country Link
JP (1) JP5662574B2 (ja)
TW (1) TWI544494B (ja)
WO (1) WO2012176330A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12199053B2 (en) 2022-04-14 2025-01-14 Renesas Electronics Corporation Electronic device and semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0617242U (ja) * 1992-08-04 1994-03-04 光洋電子工業株式会社 Ｉｃのピン切替え回路
JP2005182924A (ja) * 2003-12-19 2005-07-07 Fujitsu Ltd メモリ制御装置およびメモリ制御方法
JP2007520851A (ja) * 2004-02-05 2007-07-26 マイクロン テクノロジー，インコーポレイテッド メモリモジュール用の動的コマンドおよび／またはアドレスミラーリングシステムおよび方法
JP2010147606A (ja) * 2008-12-16 2010-07-01 Rohm Co Ltd 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007148622A (ja) * 2005-11-25 2007-06-14 Matsushita Electric Ind Co Ltd インターフェース設定方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0617242U (ja) * 1992-08-04 1994-03-04 光洋電子工業株式会社 Ｉｃのピン切替え回路
JP2005182924A (ja) * 2003-12-19 2005-07-07 Fujitsu Ltd メモリ制御装置およびメモリ制御方法
JP2007520851A (ja) * 2004-02-05 2007-07-26 マイクロン テクノロジー，インコーポレイテッド メモリモジュール用の動的コマンドおよび／またはアドレスミラーリングシステムおよび方法
JP2010147606A (ja) * 2008-12-16 2010-07-01 Rohm Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12199053B2 (en) 2022-04-14 2025-01-14 Renesas Electronics Corporation Electronic device and semiconductor device

Also Published As

Publication number Publication date
JP5662574B2 (ja) 2015-02-04
TWI544494B (zh) 2016-08-01
JPWO2012176330A1 (ja) 2015-02-23
TW201301296A (zh) 2013-01-01

Similar Documents

Publication Publication Date Title
EP1723526B1 (en) Dynamic command and/or address mirroring system and method for memory modules
KR100541130B1 (ko) 메모리 모듈 및 메모리 시스템
US7872936B2 (en) System and method for packaged memory
JP5730251B2 (ja) メモリ回路システム及び方法
JP5473317B2 (ja) メモリモジュールおよびそのレイアウト方法
KR100485547B1 (ko) 다양한 패키지에 대응할 수 있는 반도체 기억 장치
US9858215B1 (en) Memory module with data buffering
US8510629B2 (en) Memory module on which regular chips and error correction chips are mounted
JP5430880B2 (ja) メモリモジュール及びその使用方法、並びにメモリシステム
CN106407135B (zh) 电子装置
KR20020027184A (ko) 메모리시스템 및 접속부재
CN100541447C (zh) 用于改进的镜像模式操作的系统、器件和方法
KR20110083859A (ko) 메모리 버퍼를 갖는 메모리 모듈 및 이를 포함하는 메모리 시스템
JP6054017B2 (ja) 半導体記憶装置
JP5541373B2 (ja) メモリコントローラ、及び情報処理装置
JP5662574B2 (ja) 半導体装置
JP2003224225A (ja) 半導体装置及び半導体記憶装置
JP2005332407A (ja) 半導体メモリ装置の改善されたミラーモード動作システム及びその装置、並びにその方法
WO2014115599A1 (ja) 半導体装置
CN119092477A (zh) 一种封装结构和半导体结构
KR20130130597A (ko) 신호 무결성이 개선된 반도체 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11868061

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013521398

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11868061

Country of ref document: EP

Kind code of ref document: A1