WO2012157725A1 - 液晶表示装置 - Google Patents

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WO2012157725A1
WO2012157725A1 PCT/JP2012/062710 JP2012062710W WO2012157725A1 WO 2012157725 A1 WO2012157725 A1 WO 2012157725A1 JP 2012062710 W JP2012062710 W JP 2012062710W WO 2012157725 A1 WO2012157725 A1 WO 2012157725A1
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storage capacitor
liquid crystal
trunk
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寺沼　修
塩見　誠
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Sharp Corp
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    • G09G2360/06—Use of more than one graphics processor to process data before displaying to one or more screens

Definitions

  • the present invention relates to a liquid crystal display device that performs multi-pixel driving.
  • Two pixel electrodes are provided in one pixel displaying one primary color, and a TFT (thin film transistor) connected to one of the two pixel electrodes is connected to one data signal line and one scanning signal line, and A TFT (thin film transistor) connected to the other of the two pixel electrodes is connected to the data signal line and the scanning signal line, and after writing the same potential from the data signal line to the two pixel electrodes,
  • CS wiring storage capacitor wiring
  • CS wiring storage capacitor wiring
  • Patent Document 2 discloses a liquid crystal display device that combines multi-pixel driving and vertical division driving.
  • a trunk wiring that bundles a plurality of storage capacitor wirings is provided, and a modulation signal (CS signal) is supplied to these storage capacitor wirings through the trunk wiring.
  • CS signal modulation signal
  • One of the objects of the present invention is to suppress display defects at the boundary in the vertical division driving.
  • first and second regions are provided in a display region, and a plurality of scanning signal lines, a plurality of pixel electrodes, and a plurality of storage capacitor lines to which modulation signals are respectively supplied are provided in the first region.
  • the second region includes a plurality of scanning signal lines, a plurality of pixel electrodes, and a plurality of storage capacitor lines to which modulation signals are respectively supplied, a plurality of scanning signal lines in the first region, and a second region
  • a liquid crystal display device in which a plurality of scanning signal lines in a region are scanned independently, and a plurality of storage capacitor lines that form a capacitor and a capacitor in a first region are connected, and a pixel electrode in a second region
  • There are a plurality of storage capacitor lines that form a capacitor with a first trunk line that is not connected to a storage capacitor line that forms a capacitor, and a pixel electrode in the second region, and a storage capacitor line that forms a capacitor with a pixel electrode in the first region Includes a second trunk line that is not connected.
  • the present liquid crystal display device it is possible to suppress display defects at the boundary portion in the vertical division drive.
  • FIG. 1 is a schematic diagram illustrating a configuration of a liquid crystal display device according to Example 1.
  • FIG. It is a circuit diagram which shows a part of liquid crystal panel of FIG.
  • FIG. 4 is a timing chart showing a driving method (Example 1) of the liquid crystal panel of FIGS.
  • FIG. 5 is a circuit diagram showing a distribution of pixel polarities (portion of FIG. 2) by the driving method of FIG.
  • FIG. 5 is a circuit diagram showing a distribution of pixel polarity (portion of FIG. 3) by the driving method of FIG.
  • FIG. 5 is a circuit diagram showing a distribution of bright and dark areas (portion of FIG. 2) by the driving method of FIG.
  • FIG. 1 is a schematic diagram illustrating a configuration of a liquid crystal display device according to Example 1.
  • FIG. It is a circuit diagram which shows a part of liquid crystal panel of FIG.
  • FIG. 4 is a timing chart showing a driving method (Example 1) of the liquid crystal panel of FIGS.
  • FIG. 5 is a circuit diagram showing a distribution of bright and dark areas (portion of FIG. 3) by the driving method of FIG. 4 is a timing chart illustrating another driving method (Example 2) of the liquid crystal panel of FIGS. 3 is a schematic diagram illustrating a connection configuration of a trunk line, a storage capacitor line, and a CS driver in Example 1.
  • FIG. 10 is a schematic diagram illustrating a connection configuration of two CS drivers, a main line, and a storage capacitor line in Example 3. 10 is a schematic diagram showing a modification of Example 3.
  • the liquid crystal display device LCD corresponds to a video standard having a resolution (8K4K) 16 times the full HD resolution (for example, Super Hi-Vision having a resolution of horizontal 7680 pixels ⁇ vertical 4320 pixels).
  • a video standard having a resolution (8K4K) 16 times the full HD resolution (for example, Super Hi-Vision having a resolution of horizontal 7680 pixels ⁇ vertical 4320 pixels).
  • an input processing circuit IPC a pixel mapping circuit PMC
  • a liquid crystal panel LCP four gate drivers GD1 to GD4, and two source drivers SD1 to SDS 2
  • four CS drivers CD1 to CD4 three power supply devices (not shown) connected to different commercial power sources, a power supply controller (not shown), a backlight BL, a backlight driver BLD, and a backlight controller
  • a BLC is provided.
  • the video signal input to the input processing circuit IPC may be a video signal (for example, Super Hi-Vision) having an 8K4K resolution in a block scan format or a video signal having an 8K4K resolution in a multi-display format. .
  • the block scan format is a method in which one frame (entire image having 8K4K resolution) is divided into 16 coarse (full HD resolution) whole images (so-called thinned images) and transmitted.
  • each of the 16 video signals Qa1 to Qa16 input to the input processing circuit IPC is a rough overall image (full HD resolution).
  • the multi-display format is a system in which one frame (entire image having 8K4K resolution) is divided into 16 without changing the fineness of the frame, and divided into 16 partial images for transmission.
  • each of the 16 video signals Qa1 to Qa16 input to the input processing circuit IPC is a fine partial image (full HD resolution).
  • the input processing circuit IPC performs video data synchronization processing, ⁇ correction processing, color temperature correction processing, color gamut conversion processing, and the like, and outputs video signals Qb1 to Qb16 to the pixel mapping circuit PMC.
  • the display control board DC1 includes two video processing circuits EP1 and EP2 and two timing controllers TC1 and TC2, and the display control board DC2 includes two video processing circuits EP3 and EP4 and two timing controllers TC3 and TC4.
  • the display control board DC3 includes two video processing circuits EP5 and EP6 and two timing controllers TC5 and TC6, and the display control board DC4 includes two video processing circuits EP7 and EP8 and two timing controllers TC7 and TC8. Is provided.
  • the pixel mapping circuit PMC has two video signals (resolution 2K2K) corresponding to the left half AR1 of the local area 1 (upper left area when the liquid crystal panel LCP is divided into four parts in the vertical and horizontal directions) (full HD resolution video signal Qc1). Divided into Qc2) and output to the video processing circuit EP1 of the display control board DC1, and two video signals (resolution 2K2K) corresponding to the right half AR2 of the local area 1 (full HD resolution video signal Qc3 Qc4) and output to the video processing circuit EP2 of the display control board DC1, and a video signal (resolution 2K2K) corresponding to the left half AR3 of the local area 2 (upper right and left areas when the liquid crystal panel LCP is divided into four vertically and horizontally).
  • the video signal (resolution 2K2K) corresponding to the right half AR4 of the local area 2 is divided into two (full HD resolution video signals Qc7 and Qc8) and output to the video processing circuit EP4 of the display control board DC2.
  • the video signal (resolution 2K2K) corresponding to the left half AR5 of the local area 3 is divided into two (full HD resolution video signals Qc9 and Qc10).
  • the video signal (resolution 2K2K) corresponding to the right half AR6 of the local area 3 is divided into two (full HD resolution video signals Qc11 and Qc12).
  • the video signal (resolution 2K2K) corresponding to the left half AR7 is divided into two (full HD resolution video signals Qc13 and Qc14) and output to the video processing circuit EP7 of the display control board DC4.
  • the video signal (resolution 2K2K) corresponding to half AR8 is divided into two (full HD resolution video signals Qc15 and Qc16) and output to the video processing circuit EP8 of the display control board DC4.
  • the pixel mapping circuit PMC outputs a synchronization signal SYS (vertical synchronization signal, horizontal synchronization signal, clock signal, data enable signal, polarity inversion signal, etc.) to the timing controller TC1 of the display control board DC1, and receives this timing.
  • the controller TC1 transmits this synchronization signal SYS to the inter-substrate shared line SSL connected to the display control substrates DC1 to DC4.
  • the timing controller TC1 receives the synchronization signal SYS received from the pixel mapping circuit PMC and cooperates with the video processing circuit EP1 to perform video processing such as gradation conversion processing and frame rate conversion (FRC) processing on the video signals Qc1 and Qc2.
  • the source control signal SC1 is output to the source driver substrate (not shown) corresponding to AR1
  • the gate control signal GC1 is output to the gate driver substrate (not shown) of the gate driver GD1
  • the CS driver CD1 is output.
  • the CS control signal CC1 is output.
  • the timing controller TC2 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP2, performs the video processing on the video signals Qc3 and Qc4, and then performs AR2
  • a source control signal SC2 is output to a source driver board (not shown) corresponding to
  • the timing controller TC3 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP3, performs the video processing on the video signals Qc5 and Qc6, and then performs AR3.
  • a source control signal SC3 is output to a source driver board (not shown) corresponding to
  • the timing controller TC4 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP4, performs the video processing on the video signals Qc7 and Qc8, and then performs AR4.
  • the source control signal SC4 is output to the source driver board (not shown) corresponding to the above, the gate control signal GC2 is output to the gate driver board (not shown) of the gate driver GD2, and the CS control signal CC2 is sent to the CS driver CD2. Output.
  • the timing controller TC5 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP5, performs the video processing on the video signals Qc9 and Qc10, and then performs AR5.
  • the source control signal SC5 is output to the source driver board (not shown) corresponding to the above, the gate control signal GC3 is output to the gate driver board (not shown) of the gate driver GD3, and the CS control signal CC3 is sent to the CS driver CD3. Output.
  • the timing controller TC6 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP6, performs the video processing on the video signals Qc11 and Qc12, and then performs AR6.
  • a source control signal SC6 is output to a source driver board (not shown) corresponding to
  • the timing controller TC7 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP7, performs the video processing on the video signals Qc13 and Qc14, and then performs AR7.
  • a source control signal SC7 is output to a source driver board (not shown) corresponding to
  • the timing controller TC8 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP8, performs the video processing on the video signals Qc15 and Qc16, and then performs AR8.
  • the source control signal SC8 is output to the source driver board (not shown) corresponding to the above, the gate control signal GC4 is output to the gate driver board (not shown) of the gate driver GD4, and the CS control signal CC4 is sent to the CS driver CD4. Output.
  • the source control signals SC1 to SC8 include a data signal, a data enable signal (DE signal), a source start pulse, and a source clock.
  • the gate control signals GC1 to GC4 include an initial signal, a gate start pulse, and a gate. A clock is included.
  • the gradation conversion processing corresponds to a combination of high-speed display processing (QS processing), panel vertical division driving (described in detail below), and 1 V inversion driving of data signal lines (described in detail below).
  • QS processing high-speed display processing
  • panel vertical division driving panel vertical division driving
  • 1 V inversion driving of data signal lines described in detail below.
  • the tone correction processing according to the pixel position may be included.
  • each video processing circuit obtains a motion vector using any one of the 16 video signals Qa1 to Qa16 (full HD resolution, rough overall image), and the video signal A partial image (full HD resolution) for interpolation may be generated using a corresponding one of Qc1 to Qc16 (full HD resolution, fine partial image).
  • the DE signal (for 1920 lines) extends one clock (for one line) before 1921. Since an error corresponding to the line can occur, it is possible to monitor the width of the DE signal and, when it reaches 1921 lines, it is possible to perform an error correction process in which the DE signal is raised with a delay of one clock.
  • the display control boards DC1 to DC4 synchronize their operations by exchanging or sharing various signals between the boards.
  • the display control board DC1 which is the master, sends an RDY (ready) signal to the slave display control board DC2, and the display control board DC2 that receives the slave sends the RDY signal to the slave as soon as the preparation is completed.
  • the display control board DC3 that has received and received the RDY signal is sent to the slave display control board DC4 as soon as preparation is completed, and the display control board DC4 that has received this is ready. Then, the RDY signal is returned to the display control board DC1.
  • the display control board DC1 transmits an operation start (SRST) signal simultaneously to the display control boards DC2 to DC4 via the inter-substrate shared line SSL.
  • the timing controller TC1 of the display control board DC1 receives the synchronization signal SYS received from the pixel mapping circuit PMC via the inter-substrate shared line SSL. Simultaneous transmission to DC4 (timing controllers TC2 to TC8 included therein).
  • the fail-safe signal transmitted from the display control board in which the abnormality has occurred is transmitted to all other display control boards. All control display boards are received and immediately enter the free-running state (black display) mode. Thereby, the video failure is avoided.
  • Each of the display control boards DC1 to DC4 individually generates various drive power supplies, and the lines to which the same kind (same potential / same phase) of drive power is supplied are connected between the display control boards via the current limiting circuit. Connected with. In this way, it is possible to prevent the overcurrent from flowing to various drivers and the display control board due to a difference in the rise timing between the boards while adjusting the same type of drive power supply.
  • the liquid crystal panel LCP includes an active matrix substrate, a liquid crystal layer (not shown), and a counter substrate (not shown).
  • the active matrix substrate includes a plurality of pixel electrodes (not shown) and a plurality of TFTs (thin film transistors, FIG. Scanning signal lines Ga to Gd extending in the row direction (the direction along the long side of the panel), a plurality of data signal lines Sa to Sd extending in the column direction, and a storage capacitor wiring (CS wiring extending in the row direction).
  • CSa to CSd and CS trunk wires Ma to Mh extending in the column direction are provided, and a common electrode (not shown), a color filter, and a black matrix (not shown) are provided on the counter substrate. .
  • the gate driver GD1 includes a plurality of gate driver chips I provided along one of the two short sides of the upper half of the liquid crystal panel LCP and arranged in the column direction.
  • the gate driver GD2 is provided along the other of the two short sides of the upper half of the liquid crystal panel LCP, and includes a plurality of gate driver chips I arranged in the column direction.
  • the gate driver GD3 includes a plurality of gate driver chips I provided along one of the two short sides of the lower half of the liquid crystal panel LCP and arranged in the column direction.
  • the gate driver GD4 is provided along the other of the two short sides of the lower half of the liquid crystal panel LCP, and includes a plurality of gate driver chips I arranged in the column direction.
  • the scanning signal lines provided in the upper half of the panel are driven by the gate drivers GD1 and GD2, and the scanning signal lines provided in the lower half of the panel are driven by the gate drivers GD3 and GD4. That is, one scanning signal line is connected to two gate drivers arranged on both sides thereof, and a scanning (pulse) signal having the same phase is supplied from the two gate drivers to the one scanning signal line. By so doing, it is possible to suppress variations in signal dullness (the degree of signal dullness varies depending on the position in the row direction) caused by CR (time constant) of the scanning signal line.
  • the source driver SD1 is provided along one long side of the upper half of the liquid crystal panel LCP, and 48 source driver chips J arranged in the row direction (the number of output terminals of one source driver chip is 960), 4 source driver boards (not shown) are included (12 source driver chips J are mounted on one source driver board).
  • the source driver SD2 is provided along one long side of the lower half of the liquid crystal panel LCP, and 48 source driver chips J arranged in the row direction (the number of output terminals of one source driver chip is 960). And four source driver boards (not shown) (12 source driver chips J are mounted on one source driver board).
  • Each data signal line provided in the upper half of the panel is driven by the source driver SD1, and each data signal line provided in the lower half of the panel is driven by the source driver SD2.
  • the data signal line Sa is driven by the source driver SD1
  • the data signal line Sc is driven by the source driver SD2.
  • the source driver chip J cannot be arranged along the long side of the panel due to the space, it is arranged on the short side of the panel with sufficient space (the source driver chip J and the gate driver chip I are arranged side by side). Can be arranged).
  • a relay line that connects the data signal line and the source terminal on the short side of the panel is provided on the counter substrate side, or other than the source layer of the active matrix substrate (the source / drain electrode formation layer of the TFT) It can also be provided in a lower layer (gate layer) of the gate insulating film or a layer between the source layer and the ITO layer (pixel electrode formation layer).
  • the liquid crystal panel LCP is provided with two data signal lines corresponding to the upper half (first area, upstream side of the panel) of one pixel column, and the lower half (second area, panel of the panel).
  • a so-called upper and lower divided double source structure four data signal lines are provided per pixel column, and four scanning signal lines are selected simultaneously, provided with two data signal lines corresponding to the downstream side) 4x speed drive is possible.
  • the liquid crystal panel LCP is a so-called multi-pixel method in which at least two pixel electrodes are provided in one pixel, and the viewing angle characteristics can be enhanced by a bright region and a dark region formed in one pixel. ing.
  • scanning signal lines Ga and Gb and storage capacitor lines CSa and CSb are provided in the upper half (upstream side) of the panel, and scanning signal lines are provided in the lower half (downstream side) of the panel.
  • Gc and Gd and storage capacitor lines CSc and CSd are provided, and the upper half (upstream side) of one pixel column PL1 includes two pixels Pa and Pb adjacent in the column direction, and the lower half of the pixel column PL1 ( Two pixels Pc and Pd that are adjacent in the column direction are included on the downstream side, data signal lines Sa and Sb are provided corresponding to the upper half (upstream side) of the pixel column PL1, and the lower half of the pixel column PL1 Data signal lines Sc and Sd are provided corresponding to (downstream side).
  • the TFT 12A connected to the pixel electrode 17A and the TFT 12a connected to the pixel electrode 17a are connected to the data signal line Sa and the scanning signal line Ga, respectively.
  • 17A forms the storage capacitor line CSn and the storage capacitor CA
  • the pixel electrode 17a forms the storage capacitor line CSa and the storage capacitor Ca
  • the pixel electrode 17B out of the two pixel electrodes 17B and 17b included in the pixel Pb.
  • the TFT 12B to be connected and the TFT 12b to be connected to the pixel electrode 17b are connected to the data signal line Sb and the scanning signal line Gb, the pixel electrode 17B forms the storage capacitor line CSa and the storage capacitor CB, and the pixel electrode 17b has the storage capacitor.
  • a wiring CSb and a storage capacitor Cb are formed, and two pixel electrodes included in the pixel Pc are further formed.
  • 7C and 17c, the TFT 12C connected to the pixel electrode 17C and the TFT 12c connected to the pixel electrode 17c are respectively connected to the data signal line Sc and the scanning signal line Gc, and the pixel electrode 17C includes the storage capacitor line CSm and the storage capacitor CC.
  • the pixel electrode 17c forms the storage capacitor line CSc and the storage capacitor Cc, and the TFT 12D connected to the pixel electrode 17D and the TFT 12d connected to the pixel electrode 17d out of the two pixel electrodes 17D and 17d included in the pixel Pd.
  • Each is connected to the data signal line Sd and the scanning signal line Gd, the pixel electrode 17D forms a storage capacitor line CSc and a storage capacitor CD, and the pixel electrode 17d forms a storage capacitor line CSd and a storage capacitor Cd.
  • Four scanning signal lines Ga to Gd are simultaneously selected.
  • the data signal lines Sa and Sc are arranged in the column direction at the left end, and the data signal lines Sb and Sd are arranged in the column direction at the right end, and the pixel column PL2 adjacent to the pixel column PL1.
  • the data signal lines SA and SC are arranged at the left end in the column direction, and the data signal lines SB and SD are arranged at the right end in the column direction.
  • the two pixel electrodes included in the pixel adjacent to the pixel electrode Pa are connected to the data signal line SB via separate TFTs, and the two pixels included in the pixel adjacent to the pixel electrode Pb.
  • the electrodes are connected to the data signal line SA via separate TFTs, and the two pixel electrodes included in the pixel adjacent to the pixel electrode Pc are connected to the data signal line SD via separate TFTs, and the pixel electrode Pd And two pixel electrodes included in adjacent pixels are connected to the data signal line SC via separate TFTs.
  • the configuration near the boundary between the upper half (first region) and the lower half (second region) is as shown in FIG. That is, of the two pixel electrodes 17X and 17x included in the pixel Px located at the bottom of the first region, the TFT 12X connected to the pixel electrode 17X and the TFT 12x connected to the pixel electrode 17x are respectively connected to the data signal line Sb and the scanning signal line.
  • the pixel electrode 17X forms a storage capacitor with a storage capacitor line CSi
  • the pixel electrode 17x forms a storage capacitor line with a storage capacitor line CSm
  • the pixel Pc is located at the top of the second region. Yes.
  • the CS trunk line Ma (first trunk line) and the CS trunk line Mb are provided close to one of the two short sides of the upper half of the active matrix substrate, and are in different phases by the CS driver CD1. Driven.
  • the CS trunk wiring Mc (third trunk wiring) and the CS trunk wiring Md are provided close to the other of the two short sides of the upper half of the active matrix substrate so that the CS driver CD2 has different phases. Driven by.
  • the CS trunk wiring Me / CS trunk wiring Mf (second trunk wiring) is provided in proximity to one of the two short sides of the lower half of the active matrix substrate, and each has a different phase by the CS driver CD3. Driven.
  • the CS trunk wiring Mg / CS trunk wiring Mh (fourth trunk wiring) is provided close to the other of the two short sides of the lower half of the active matrix substrate, and the CS driver CD4 is in a different phase. Driven by.
  • One storage capacitor line is connected to two CS trunk lines arranged on both sides thereof, and a modulation (pulse) signal having the same phase is transmitted from the two CS trunk lines to the one storage capacitor line. Is supplied.
  • the storage capacitor line CSa is connected to the CS trunk lines Ma and Mc
  • the storage capacitor line CSb is connected to the CS trunk lines Mb and Md
  • the storage capacitor line CSc is connected to the CS trunk lines Me and Mg
  • the storage capacitor line CSd is connected to CS trunk lines Mf and Mh. Therefore, for example, when the potentials of the CS trunk lines Ma and Mb are controlled to be in opposite phases, the potentials of the storage capacitor lines CSa and CSb are also reversed in phase, and in the pixel Pb, the pixel electrode of the two pixel electrodes 17B and 17b.
  • the polarity of the data signal supplied to one data signal line is inverted every one vertical scanning period (1V), and two data signal lines provided corresponding to one pixel column in the same vertical scanning period.
  • the polarity of the data signal supplied to one and the other is opposite.
  • each data signal line is inverted by 1V (that is, the polarity inversion period is lengthened and power consumption is reduced), and the polarity distribution of the pixels in the screen is inverted by dots (thus turning off the TFT). Flicker caused by the pull-in voltage generated at the same time can be suppressed).
  • the driving method of the part shown in FIGS. 2 and 3 of the liquid crystal panel is shown in the timing chart of FIG. 4 and the schematic diagrams of FIGS.
  • a positive data signal potential is supplied to the data signal lines Sa, SA, Sc, and SC during one vertical scanning period, and the data signal lines Sb, SB, Sd, and SD are During one vertical scanning period, a negative data signal potential is supplied.
  • Simultaneous scanning of the scanning signal lines Ga and Gb starts at time t0, and simultaneous scanning of the scanning signal lines Ga to Gd ends at time t1 1H (vertical scanning period) after t0.
  • a positive data signal potential is written to the pixel electrodes 17A and 17a
  • a positive data signal potential is written to the pixel electrodes 17C and 17c
  • a negative data signal potential is written to the pixel electrodes 17B and 17b.
  • a negative data signal potential is written to the pixel electrodes 17D and 17d.
  • the potential of the storage capacitor line CSn is shifted to the L (Low) side by the modulation signal sent from the CS trunk line Mb.
  • the effective potential until the scan is lower than the written data signal potential (+) (becomes a dark region).
  • the potential of the storage capacitor line CSa is shifted to the H (High) side by the modulation signal sent from the CS drivers CD1 and CD2 via the CS trunk lines Ma and Mc, and accordingly, the pixel electrode 17a And the effective potential until the next scanning rises higher than the written data signal potential (+) (becomes a bright region).
  • the potential of the pixel electrode 17B rises (because the potential of the storage capacitor line CSa shifts to the H side), and the effective potential until the next scan is higher than the written data signal potential ( ⁇ ). It rises (becomes a dark area).
  • the potential of the storage capacitor line CSm is shifted to the L (Low) side by the modulation signal sent from the CS trunk line Md, and accordingly, the potential of the pixel electrode 17C falls down until the next scan. Is lower than the written data signal potential (+) (becomes a dark region).
  • the potential of the storage capacitor line CSc is shifted to the H (High) side by a modulation signal sent from the CS drivers CD3 and CD4 via the CS trunk lines Me and Mg, and accordingly, the pixel electrode 17c And the effective potential until the next scanning rises higher than the written data signal potential (+) (becomes a bright region).
  • the potential of the storage capacitor line CSb is shifted to the L side by the modulation signal sent from the CS drivers CD1 and CD2 via the CS trunk lines Mb and Md, and accordingly, the potential of the pixel electrode 17b is The effective potential until the next scan is lowered (becomes a bright region) than the written data signal potential ( ⁇ ).
  • the bright area and the dark area of each pixel are continuously maintained.
  • the CS trunk wiring is divided into the upper half (first region) and the lower half (second region), in the vicinity of the boundary between the upper half (first region) and the lower half (second region).
  • the storage capacitor line CSm belonging to the second region can be modulated and driven without being restricted by the modulation timing of the CS signal in the first region.
  • the display near the boundary between the first and second regions can be adjusted (corrected).
  • the scanning signal line Gc is the (n + 2160) th line from the upper long side
  • the scanning signal line Gd is the (n + 2161) th line.
  • the scanning signal line Gc is a scanning signal provided in the upper half of the panel. If the data signal of the nth frame of the Nth frame is written to the line Ga, the scanning signal line Gc provided in the lower half of the panel has the (n + 2160) th line of the (N ⁇ 1) th frame as the previous frame. Data signal is written. By doing so, the feeling of display deviation at the top and bottom of the panel is suppressed.
  • the path length Ka from the CS trunk line Ma to the CS trunk line Mc via the storage capacitor line CSa, and the CS length from the CS trunk line Mb via the storage capacitor line CSb to CS The path length Kb reaching the trunk line Md, the path length Kc reaching the CS trunk line Mg from the CS trunk line Me via the storage capacitor line CSc, and the CS length via the storage capacitor line CSd from the CS trunk line Mf.
  • the path length Kd reaching the trunk wiring Mh is equal.
  • the sum of the length of the connection line of the CS driver CD1 and the CS trunk line Ma, the length of Ka and the length of the connection line of the CS trunk line Mc and the CS driver CD2, and the connection line of the CS driver CD1 and the CS trunk line Mb The sum of the length, Kb, and the length of the connection line of the CS trunk line Md and the CS driver CD2, the length of the connection line of the CS driver CD3 and the CS trunk line Me, Kc, the CS trunk line Mg, and the CS driver CD4
  • the sum of the lengths of the connection lines, the length of the connection lines of the CS driver CD3 and the CS trunk wiring Mf, and the sum of the lengths of the connection lines of Kd and the CS trunk wiring Mh and the CS driver CD4 are equal (FIG. 10, M1 to M12 include Ma and Mb, M13 to M24 include Mc and Md, and M25 to M 6 to contain the Me ⁇ Mf, include Mg ⁇ Mh in
  • the backlight controller BLC receives the video signal QBL output from the pixel mapping circuit PMC, outputs a backlight control signal to the backlight driver BD, and the backlight BL is driven by the backlight driver BD.
  • the backlight BL is divided into a plurality of parts, and the brightness is individually adjusted according to the video signal QBL (active backlight).
  • the power supply controller monitors the supply power level of the commercial power supply connected to each of the three power supply circuits, and if for some reason one or more commercial power supplies have an abnormality (decreased supply power level) ,
  • One or a plurality of normal commercial power sources for power lines to the backlight BL for example, three systems for R, B, and G
  • power lines to the display control boards DC1 to DC4 for example, one system
  • the abnormality occurrence signal is output to the backlight controller BLC.
  • the backlight controller BLC receives this abnormality occurrence signal, the backlight controller BLC outputs a control signal that lowers the upper limit of the brightness of the backlight BL to the backlight driver BD.
  • the power supply controller When the power supply controller eliminates the need for three power supply circuits and a configuration in which only one power supply circuit connected to a commercial power supply is provided is possible, the power supply controller 1
  • the supply power level of one commercial power supply is monitored, and if an abnormality occurs in this commercial power supply (decrease in the supply power level) for some reason, an abnormality occurrence signal is output to the backlight controller BLC (this abnormality occurrence signal is
  • the received backlight controller BLC can output a control signal that lowers the upper limit of the luminance of the backlight BL to the backlight driver BD).
  • Example 2 In FIG. 4, the scanning signal lines Ga ⁇ Gb located at the top (first and second) of the first region and the scanning signal lines Gc ⁇ Gd located at the top (first and second) of the second region are shown. Although it is scanning simultaneously, it is not limited to this. As shown in FIG. 9, the scanning signal lines Gc and Gd located at the top (first and second) of the second region are scanned with a certain delay from the scanning signal lines Ga and Gb located at the top of the first region. May be. At this time, in the case where the signal of each CS is modulated in conjunction with the vertical (gate) scanning, the modulation signal of the CS in the second region is also driven with a certain delay from that of the CS in the first region. It will be.
  • nH n is a natural number
  • the CS modulation signal near the boundary between the first and second areas is adjusted, and the display is adjusted. (Correction) is also possible.
  • the scanning signal lines Gc and Gd positioned at the top (first and second) of the second region are scanned with a certain delay from the scanning signal lines Ga and Gb positioned at the top of the first region. It is also possible to operate early for a certain period. In this case, the modulation signal of the CS in the second area is driven at a timing earlier than that of the CS in the first area for a certain period, and the display near the boundary can be adjusted as described above. .
  • Example 3 Further, as shown in FIG. 11, the storage capacitor lines CS1 to CS12 are provided in the first region of the display portion, and the storage capacitor wires cs1 to cs12 are provided in the second region of the display portion (the first and second regions are independently driven). ), CS trunk lines M1 to M12 and CS driver cd1 are provided on one side of the display unit, and CS trunk lines M13 to M24 (each having the same phase as the CS trunk lines M1 to M12) are provided on the other side of the display unit.
  • a CS driver cd2 the length of the connection line between the CS driver cd1 and the CS trunk wiring M1, and the path length from the CS trunk wiring M1 to the CS trunk wiring M13 via the storage capacitor wiring CS1 K1, the sum of the lengths of the connection lines of the CS trunk line M13 and the CS driver cd2, the length of the connection lines of the CS driver cd1 and the CS trunk line M12, and the CS trunk line M12
  • the configuration as shown in FIG. 11 can suppress display unevenness due to variations in parasitic resistance (wiring resistance) and parasitic capacitance between paths.
  • storage capacitor lines CS1 to CS12 are provided in the display unit (entire single drive), CS trunk lines M1 to M12 and a CS driver cd1 are provided on one side of the display unit, One side is provided with CS trunk lines M13 to M24 (each supplied with a modulation signal having the same phase as the CS trunk lines M1 to M12) and a CS driver cd2, and a connection line between the CS driver cd1 and the CS trunk line M1 is provided.
  • the sum of the length, the path length K1 from the CS trunk line M1 via the storage capacitor line CS1 to the CS trunk line M13, and the length of the connection line of the CS trunk line M13 and the CS driver cd2, CS drivers cd1 and CS The length of the connection line of the trunk line M12, the path length K2 from the CS trunk line M12 to the CS trunk line M24 via the storage capacitor line CS12, and the CS trunk line It may be equal sum of the length of the connection line 24 and the CS driver cd2, respectively.
  • the first and second regions are provided in the display region, and a plurality of scanning signal lines and a plurality of pixel electrodes are supplied to the first region.
  • the second region includes a plurality of scanning signal lines, a plurality of pixel electrodes, and a plurality of storage capacitor wires to which a modulation signal is supplied, and a plurality of scanning signals in the first region.
  • a plurality of storage capacitor lines that form a capacitor and a pixel electrode in the first region are connected.
  • the storage capacitor wiring to be formed includes a second trunk wiring that is not connected .
  • the first and second regions may have the same scanning direction, and the first and second regions may be arranged in this scanning direction.
  • each pixel in the first region includes two different storage capacitor lines and two pixel electrodes that form a capacitance
  • each pixel in the second region has a different storage capacitor line and
  • a configuration in which two pixel electrodes forming a capacitor are included may also be employed.
  • one pixel electrode included in one of two pixels adjacent in the scanning direction and one pixel electrode included in the other form the same storage capacitor line and capacitance.
  • one pixel electrode included in one of two pixels adjacent in the scanning direction and one pixel electrode included in the other form the same storage capacitor line and capacitance. You can also.
  • the liquid crystal display device includes a first driver circuit that supplies a modulation signal to the first trunk line and a second driver circuit that supplies the modulation signal to the second trunk line, and the first and second driver circuits have different displays. It can also be set as the structure currently formed in the control board.
  • the present liquid crystal display device includes a third trunk line to which a modulation signal having the same phase as that of the first trunk line is supplied, and a fourth trunk line to which a modulation signal having the same phase as that of the second trunk line is supplied.
  • the other end of one storage capacitor line connected to the first trunk line is connected to the third trunk line, and the other end of one storage capacitor line connected to the second trunk line is connected to the fourth trunk line. It can also be set as the structure made.
  • the first path length from the first trunk line to the third trunk line via the storage capacitor line, and the fourth trunk line from the second trunk line to the fourth trunk line via the storage capacitor line can also be set as the structure where the 2nd path
  • the first driver circuit that supplies the modulation signal to the first trunk line
  • the second driver circuit that supplies the modulation signal to the second trunk line
  • the third driver that supplies the modulation signal to the third trunk line.
  • the sum of the length of the connection line between the circuit and the third trunk line is the length of the connection line between the second driver circuit and the second trunk line, the second path length, the fourth driver circuit and the fourth trunk line.
  • a configuration equal to the sum total of the lengths of the connection lines with the wirings can also be adopted.
  • the first scanning signal line in the first region and the first scanning signal line in the second region are scanned so as to be shifted by one or more horizontal scanning periods. You can also.
  • one pixel electrode included in one of two pixels adjacent in the scanning direction is connected to the first data signal line through the first transistor and included in the other.
  • One pixel electrode is connected to the second data signal line via the second transistor.
  • one pixel electrode included in one of two pixels adjacent in the scanning direction is connected to the second transistor via the third transistor. It is also possible to adopt a configuration in which one pixel electrode included in the other is connected to the fourth data signal line through the fourth transistor while being connected to the three data signal lines.
  • the present liquid crystal display device may be configured to include a fifth trunk line that forms a capacitor with the pixel electrode in the first region and is connected to a storage capacitor line that forms a capacitor with the pixel electrode in the second region.
  • the two scanning signal lines in the first region and the two scanning signal lines in the second region may be simultaneously scanned.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • the present invention is suitable for a liquid crystal display device, for example.
  • LCD Liquid crystal display device LCP Liquid crystal panel CD1 to CD4 CS driver CSa to CSd Retention capacitance wiring CSn / CSm Retention capacitance wiring Ma to Mh CS trunk wiring (trunk wiring) M1-M48 CS trunk wiring (trunk wiring) Pa to Pd pixels Ga to Gd scanning signal lines 17a and 17A pixel electrodes 17b and 17B pixel electrodes 12a and 12A transistors 12b and 12B transistors Sa to Sd data signal lines SA to SD data signal lines AR1 to AR4 (local areas 1 and 2) First area AR5 to AR8 (Local areas 3 and 4) Second area

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Abstract

本発明の液晶表示装置では、表示領域に第１領域（上半分）および第２領域（下半分）が設けられ、第１領域に、複数の走査信号線（Ｇａ・Ｇｂ）と複数の画素電極及び複数の保持容量配線（ＣＳａ・ＣＳｂ）とが含まれ、第２領域に、複数の走査信号線（Ｇｃ・Ｇｄ）と複数の画素電極及び複数の保持容量配線（ＣＳｃ・ＣＳｄ）とが含まれる。 第１領域の複数の走査信号線（Ｇａ・Ｇｂ）と、第２領域の複数の走査信号線（Ｇｃ・Ｇｄ）とは、独立して走査される。 さらに、本発明の液晶表示装置は、第１領域の保持容量配線は複数接続されるが、第２領域の保持容量配線は接続されない第１幹配線（Ｍａ）と、第２領域の保持容量配線は複数接続されるが、第１領域の保持容量配線は接続されない第２幹配線（Ｍｆ）とを備える。 上記構成によれば、上下分割駆動において、境界部の表示不良を抑制することができる。

Description

液晶表示装置
　本発明は、マルチ画素駆動を行う液晶表示装置に関する。
　１原色を表示する１つの画素に２つの画素電極を設け、２つの画素電極の一方に接続されたＴＦＴ（薄膜トランジスタ）を１本のデータ信号線と１本の走査信号線とに接続するとともに、上記２つの画素電極の他方に接続されたＴＦＴ（薄膜トランジスタ）を上記データ信号線と上記走査信号線とに接続しておき、上記データ信号線から２つの画素電極に同一の電位を書き込んだ後に、一方の画素電極と保持容量を形成する保持容量配線（ＣＳ配線）と、他方の画素電極と保持容量を形成する保持容量配線（ＣＳ配線）とに異なる位相の変調信号を供給することで、中間調表示時の１画素に一方の画素電極に対応する明領域と他方の画素電極に対応する暗領域とを形成して視野角特性を改善する、マルチ画素駆動が実用化されている（例えば、特許文献１参照）。
　また、表示部の上半分に形成された走査信号線群と下半分に形成された複数の走査信号線群とを並列的に走査して高速駆動を可能とする、いわゆる上下分割駆動も実用化されており、特許文献２には、マルチ画素駆動と上下分割駆動とを組み合わせた液晶表示装置が開示されている。
特開２００５－１８９８０４号公報 特開２００９－１８６６１６号公報
　マルチ画素駆動では、特許文献１に記載のように、複数の保持容量配線を束ねる幹配線を設け、この幹配線を介してこれら保持容量配線に変調信号（ＣＳ信号）を供給するが、特許文献２のようにマルチ画素駆動と上下分割駆動とを組み合わせた場合に、表示部の上半分の保持容量配線と下半分の保持容量配線とに同一の幹配線を介して変調信号を供給すると、表示部の上半分と下半分の境界部分に横シマ状の表示ムラが視認されることが発明者らによって見出された。
　本発明の目的の１つは、上下分割駆動において、境界部の表示不良を抑制することにある。
　本液晶表示装置は、表示領域に第１および第２領域が設けられ、第１領域に、複数の走査信号線と複数の画素電極とそれぞれに変調信号が供給される複数の保持容量配線とが含まれ、第２領域に、複数の走査信号線と複数の画素電極とそれぞれに変調信号が供給される複数の保持容量配線とが含まれ、第１領域の複数の走査信号線と、第２領域の複数の走査信号線とが独立して走査される液晶表示装置であって、第１領域の画素電極と容量を形成する保持容量配線は複数接続されるが、第２領域の画素電極と容量を形成する保持容量配線は接続されない第１幹配線と、第２領域の画素電極と容量を形成する保持容量配線は複数されるが、第１領域の画素電極と容量を形成する保持容量配線は接続されない第２幹配線とを備える。
　本液晶表示装置によれば、上下分割駆動における境界部の表示不良を抑制することができる。
実施例１に係る液晶表示装置の構成を示す模式図である。 図１の液晶パネルの一部を示す回路図である。 図１の液晶パネルの別部分を示す回路図である。 図２・３の液晶パネルの駆動方法（実施例１）を表すタイミングチャートである。 図４の駆動方法による画素極性の分布（図２の部分）を示す回路図である。 図４の駆動方法による画素極性の分布（図３の部分）を示す回路図である。 図４の駆動方法による明暗領域の分布（図２の部分）を示す回路図である。 図４の駆動方法による明暗領域の分布（図３の部分）を示す回路図である。 図２・３の液晶パネルの別駆動方法（実施例２）を表すタイミングチャートである。 実施例１における幹配線、保持容量配線およびＣＳドライバの接続構成を示す模式図である。 実施例３における２つのＣＳドライバ、幹配線および保持容量配線の接続構成を示す模式図である。 実施例３の変形例を示す模式図である。
　〔実施例１〕
　本実施の形態にかかる液晶表示装置ＬＣＤは、フルＨＤ解像度の１６倍の解像度（８Ｋ４Ｋ）を有する映像規格（例えば、横７６８０画素×縦４３２０画素の解像度を有するスーパーハイビジョン）に対応するものであり、図１に示すように、入力処理回路ＩＰＣ、ピクセルマッピング回路ＰＭＣ、４つの表示制御基板（タイミングコントローラ基板）ＤＣ１～ＤＣ４、液晶パネルＬＣＰ、４つのゲートドライバＧＤ１～ＧＤ４、２つのソースドライバＳＤ１～ＳＤＳ２、４つのＣＳドライバＣＤ１～ＣＤ４、それぞれが異なる商用電源に接続される３つの電源装置（図示せず）、電源コントローラ（図示せず）、バックライトＢＬ、バックライトドライバＢＬＤ、およびバックライトコントローラＢＬＣを備える。
　入力処理回路ＩＰＣに入力される映像信号は、ブロックスキャンフォーマットの８Ｋ４Ｋ解像度を有する映像信号（例えば、スーパーハイビジョン）であってもよいし、マルチディスプレイフォーマットの８Ｋ４Ｋ解像度を有する映像信号であってもよい。もちろん、４Ｋ２Ｋ解像度を有する映像信号であってもよいし、２Ｋ１Ｋ解像度（フルＨＤ解像度）を有する映像信号であってもよい。
　ブロックスキャンフォーマットは、１フレーム（８Ｋ４Ｋ解像度を有する全体画像）をキメの粗い（フルＨＤ解像度の）１６枚の全体画像（いわゆる間引き画像）に分割して送信する方式である。この場合、入力処理回路ＩＰＣに入力される１６本の映像信号Ｑａ１～Ｑａ１６それぞれが、キメの粗い全体画像（フルＨＤ解像度）となっている。
　マルチディスプレイフォーマットは、１フレーム（８Ｋ４Ｋ解像度を有する全体画像）をキメの細かさを変えることなく１６分割し、１６枚の部分画像に分割して送信する方式である。この場合、入力処理回路ＩＰＣに入力される１６本の映像信号Ｑａ１～Ｑａ１６それぞれが、キメの細かい部分画像（フルＨＤ解像度）となっている。
　入力処理回路ＩＰＣでは、映像データの同期処理、γ補正処理、色温度補正処理、および色域変換処理等を行い、映像信号Ｑｂ１～Ｑｂ１６をピクセルマッピング回路ＰＭＣに出力する。
　ここで、表示制御基板ＤＣ１は、２つの映像処理回路ＥＰ１・ＥＰ２および２つのタイミングコントローラＴＣ１・ＴＣ２を備え、表示制御基板ＤＣ２は、２つの映像処理回路ＥＰ３・ＥＰ４および２つのタイミングコントローラＴＣ３・ＴＣ４を備え、表示制御基板ＤＣ３は、２つの映像処理回路ＥＰ５・ＥＰ６および２つのタイミングコントローラＴＣ５・ＴＣ６を備え、表示制御基板ＤＣ４は、２つの映像処理回路ＥＰ７・ＥＰ８および２つのタイミングコントローラＴＣ７・ＴＣ８を備える。
　ピクセルマッピング回路ＰＭＣは、ローカルエリア１（液晶パネルＬＣＰを上下左右に４分割したときの左上領域）の左半分ＡＲ１に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号Ｑｃ１・Ｑｃ２）に分割して表示制御基板ＤＣ１の映像処理回路ＥＰ１に出力し、上記ローカルエリア１の右半分ＡＲ２に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号Ｑｃ３・Ｑｃ４）に分割して表示制御基板ＤＣ１の映像処理回路ＥＰ２に出力し、ローカルエリア２（液晶パネルＬＣＰを上下左右に４分割したときの右上領域）の左半分ＡＲ３に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号Ｑｃ５・Ｑｃ６）に分割して表示制御基板ＤＣ２の映像処理回路ＥＰ３に出力し、上記ローカルエリア２の右半分ＡＲ４に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号Ｑｃ７・Ｑｃ８）に分割して表示制御基板ＤＣ２の映像処理回路ＥＰ４に出力し、ローカルエリア３（液晶パネルＬＣＰを上下左右に４分割したときの左下領域）の左半分ＡＲ５に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号Ｑｃ９・Ｑｃ１０）に分割して表示制御基板ＤＣ３の映像処理回路ＥＰ５に出力し、ローカルエリア３の右半分ＡＲ６に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号Ｑｃ１１・Ｑｃ１２）に分割して表示制御基板ＤＣ３の映像処理回路ＥＰ６に出力し、ローカルエリア４（液晶パネルＬＣＰを上下左右に４分割したときの右下領域）の左半分ＡＲ７に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号Ｑｃ１３・Ｑｃ１４）に分割して表示制御基板ＤＣ４の映像処理回路ＥＰ７に出力し、上記ローカルエリア４の右半分ＡＲ８に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号Ｑｃ１５・Ｑｃ１６）に分割して表示制御基板ＤＣ４の映像処理回路ＥＰ８に出力する。
　さらに、ピクセルマッピング回路ＰＭＣは、表示制御基板ＤＣ１のタイミングコントローラＴＣ１に同期信号ＳＹＳ（垂直同期信号、水平同期信号、クロック信号、データイネーブル信号、極性反転信号等）を出力し、これを受けたタイミングコントローラＴＣ１は、この同期信号ＳＹＳを、表示制御基板ＤＣ１～ＤＣ４に接続された基板間共有線ＳＳＬに送信する。
　タイミングコントローラＴＣ１は、ピクセルマッピング回路ＰＭＣから受けた同期信号ＳＹＳを受けて映像処理回路ＥＰ１と協働し、映像信号Ｑｃ１・Ｑｃ２に階調変換処理およびフレームレート変換（ＦＲＣ）処理等の映像処理を行った後に、ＡＲ１に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ１を出力し、ゲートドライバＧＤ１のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ１を出力し、ＣＳドライバＣＤ１にＣＳ制御信号ＣＣ１を出力する。
　タイミングコントローラＴＣ２は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ２と協働し、映像信号Ｑｃ３・Ｑｃ４に上記映像処理を行った後に、ＡＲ２に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ２を出力する。
　タイミングコントローラＴＣ３は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ３と協働し、映像信号Ｑｃ５・Ｑｃ６に上記映像処理を行った後に、ＡＲ３に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ３を出力する。
　タイミングコントローラＴＣ４は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ４と協働し、映像信号Ｑｃ７・Ｑｃ８に上記映像処理を行った後に、ＡＲ４に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ４を出力し、ゲートドライバＧＤ２のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ２を出力し、ＣＳドライバＣＤ２にＣＳ制御信号ＣＣ２を出力する。
　タイミングコントローラＴＣ５は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ５と協働し、映像信号Ｑｃ９・Ｑｃ１０に上記映像処理を行った後に、ＡＲ５に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ５を出力し、ゲートドライバＧＤ３のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ３を出力し、ＣＳドライバＣＤ３にＣＳ制御信号ＣＣ３を出力する。
　タイミングコントローラＴＣ６は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ６と協働し、映像信号Ｑｃ１１・Ｑｃ１２に上記映像処理を行った後に、ＡＲ６に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ６を出力する。
　タイミングコントローラＴＣ７は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ７と協働し、映像信号Ｑｃ１３・Ｑｃ１４に上記映像処理を行った後に、ＡＲ７に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ７を出力する。
　タイミングコントローラＴＣ８は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ８と協働し、映像信号Ｑｃ１５・Ｑｃ１６に上記映像処理を行った後に、ＡＲ８に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ８を出力し、ゲートドライバＧＤ４のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ４を出力し、ＣＳドライバＣＤ４にＣＳ制御信号ＣＣ４を出力する。
　なお、ソース制御信号ＳＣ１～ＳＣ８には、データ信号、データイネーブル信号（ＤＥ信号）、ソーススタートパルス、およびソースクロックが含まれ、ゲート制御信号ＧＣ１～ＧＣ４には、イニシャル信号、ゲートスタートパルスおよびゲートクロックが含まれる。
　ここで、上記階調変換処理には、高速表示処理（ＱＳ処理）やパネル上下分割駆動（以下に詳述）とデータ信号線の１Ｖ反転駆動（以下に詳述）との組み合わせに対応するための、画素位置（列方向の位置）に応じた階調補正処理が含まれていてもよい。
　また、上記ＦＲＣ処理では、各映像処理回路で、１６本の映像信号Ｑａ１～Ｑａ１６のいずれか１つ（フルＨＤ解像度である、キメの粗い全体画像）を用いて動きベクトルを求めるとともに、映像信号Ｑｃ１～Ｑｃ１６のうち対応する１つ（フルＨＤ解像度である、キメの細かい部分画像）を用いて内挿用の部分画像（フルＨＤ解像度）を生成してもよい。
　また、映像信号Ｑｃ１～Ｑｃ１６の入力に、１２ビット転送のＨＤＭＩ（高精細マルチメディアインターフェース、登録商標）を用いると、ＤＥ信号（１９２０ライン分）が１クロック（１ライン分）前に伸びて１９２１ライン分となるエラーが生じうるため、ＤＥ信号の幅を監視して、１９２１ライン分となった場合には、１クロック遅らせてＤＥ信号を立ち上げるエラー補正処理を行うことも可能である。
　表示制御基板ＤＣ１～ＤＣ４は、基板間で各種信号をやり取りあるいは共有することで、互いの動作を同期させている。具体的には、マスターである表示制御基板ＤＣ１が、ＲＤＹ（準備完了）信号をスレーブの表示制御基板ＤＣ２に送り、これを受けた表示制御基板ＤＣ２は、準備が完了し次第、ＲＤＹ信号をスレーブの表示制御基板ＤＣ３に送り、これを受けた表示制御基板ＤＣ３は、準備が完了し次第、ＲＤＹ信号をスレーブの表示制御基板ＤＣ４に送り、これを受けた表示制御基板ＤＣ４は、準備が完了し次第、ＲＤＹ信号を表示制御基板ＤＣ１に返送する。表示制御基板ＤＣ１は、ＲＤＹ信号が返送されたのを受けて、動作開始（ＳＲＳＴ）信号を、基板間共有線ＳＳＬを介して表示制御基板ＤＣ２～ＤＣ４に一斉送信する。動作開始（ＳＲＳＴ）信号が送信された後には、表示制御基板ＤＣ１のタイミングコントローラＴＣ１が、ピクセルマッピング回路ＰＭＣから受けた上記同期信号ＳＹＳを、基板間共有線ＳＳＬを介して、表示制御基板ＤＣ１～ＤＣ４（に含まれるタイミングコントローラＴＣ２～ＴＣ８）に一斉送信する。
　また、表示制御基板ＤＣ１～ＤＣ４が動作中にいずれかの制御基板に異常が発生した場合には、異常が発生した表示制御基板から送信されたフェールセーフ信号が、他のすべての表示制御基板で受信され、全ての制御表示基板は瞬時に自走状態（黒表示）モードとなる。これにより、映像破綻が回避される。
　また、表示制御基板ＤＣ１～ＤＣ４それぞれにおいて、各種駆動電源が個別に生成されており、同種（同電位・同位相）の駆動電源が供給されるラインは、電流制限回路を介して表示制御基板間で接続されている。こうすれば、同種の駆動電源の調整を図りつつ、基板間の立ち上がりタイミングのずれ等に起因して各種ドライバや表示制御基板に過電流が流れることを防止することができる。
　液晶パネルＬＣＰは、アクティブマトリクス基板、液晶層（図示せず）および対向基板（図示せず）を備え、アクティブマトリクス基板には、複数の画素電極（図示せず）、複数のＴＦＴ（薄膜トランジスタ、図示せず）、行方向（パネルの長辺に沿う方向）に延伸する走査信号線Ｇａ～Ｇｄ、列方向に延伸する複数のデータ信号線Ｓａ～Ｓｄ、行方向に延伸する保持容量配線（ＣＳ配線）ＣＳａ～ＣＳｄ、および列方向に延伸するＣＳ幹配線Ｍａ～Ｍｈが設けられ、対向基板には、共通電極（図示せず）、カラーフィルタ、およびブラックマトリクス（図示せず）が設けられている。
　また、ゲートドライバＧＤ１は、液晶パネルＬＣＰの上半分が有する２つの短辺の一方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。ゲートドライバＧＤ２は、液晶パネルＬＣＰの上半分が有する上記２つの短辺の他方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。また、ゲートドライバＧＤ３は、液晶パネルＬＣＰの下半分が有する２つの短辺の一方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。ゲートドライバＧＤ４は、液晶パネルＬＣＰの下半分が有する上記２つの短辺の他方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。そして、パネル上半分に設けられた各走査信号線はゲートドライバＧＤ１・ＧＤ２によって駆動され、パネル下半分に設けられた各走査信号線はゲートドライバＧＤ３・ＧＤ４によって駆動される。すなわち、１本の走査信号線がその両側に配置された２つのゲートドライバに接続され、これら２つのゲートドライバからこの１つの走査信号線に同一位相の走査（パルス）信号が供給される。こうすれば、走査信号線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。
　ソースドライバＳＤ１は、液晶パネルＬＣＰの上半分が有する１つの長辺に沿って設けられ、行方向に並ぶ４８個のソースドライバチップＪ（１つのソースドライバチップの出力端子数は９６０個）と、図示しない４つのソースドライバ基板を含む（１つのソースドライバ基板には１２個のソースドライバチップＪが装着される）。一方、ソースドライバＳＤ２は、液晶パネルＬＣＰの下半分が有する１つの長辺に沿って設けられ、行方向に並ぶ４８個のソースドライバチップＪ（１つのソースドライバチップの出力端子数は９６０個）と、図示しない４つのソースドライバ基板を含む（１つのソースドライバ基板には１２個のソースドライバチップＪが装着される）。そして、パネル上半分に設けられた各データ信号線はソースドライバＳＤ１によって駆動され、パネル下半分に設けられた各データ信号線はソースドライバＳＤ２によって駆動される。例えば、データ信号線ＳａはソースドライバＳＤ１によって駆動され、データ信号線ＳｃはソースドライバＳＤ２によって駆動される。なお、スペースの関係でソースドライバチップＪをパネル長辺に沿って並べることができない場合は、スペースの余裕のあるパネル短辺側に並べる（ソースドライバチップＪとゲートドライバチップＩとを列方に並べる）こともできる。この場合、データ信号線とパネル短辺側のソース端子とを接続する中継ラインを、対向基板側に設けたり、アクティブマトリクス基板のソース層（ＴＦＴのソース・ドレイン電極の形成層）以外、すなわち、ゲート絶縁膜の下層（ゲート層）やソース層とＩＴＯ層（画素電極形成層）との間の層に設けたりすることもできる。
　液晶パネルＬＣＰは、１つの画素列の上半分（第１領域、パネルの上流側）に対応して２本のデータ信号線が設けられるとともに、この画素列の下半分（第２領域、パネルの下流側）に対応して２本のデータ信号線が設けられた、いわゆる上下分割ダブルソース構造（１画素列あたり４本のデータ信号線が設けられ、同時に４本の走査信号線を選択することが可能な構造）を有し、４倍速駆動が可能である。さらに、液晶パネルＬＣＰは、１つの画素に少なくとも２つの画素電極を備えたいわゆるマルチ画素方式であり、１画素内に形成された明領域と暗領域とによって視野角特性を高めることが可能となっている。
　例えば、図１～３に示すように、パネルの上半分（上流側）に走査信号線Ｇａ・Ｇｂおよび保持容量配線ＣＳａ・ＣＳｂが設けられるとともに、パネルの下半分（下流側）に走査信号線Ｇｃ・Ｇｄおよび保持容量配線ＣＳｃ・ＣＳｄが設けられ、１つの画素列ＰＬ１の上半分（上流側）に列方向に隣り合う２つの画素Ｐａ・Ｐｂが含まれるともに、画素列ＰＬ１の下半分（下流側）に列方向に隣り合う２つの画素Ｐｃ・Ｐｄが含まれ、画素列ＰＬ１の上半分（上流側）に対応してデータ信号線Ｓａ・Ｓｂが設けられるとともに、画素列ＰＬ１の下半分（下流側）に対応してデータ信号線Ｓｃ・Ｓｄが設けられている。
　そして、画素Ｐａに含まれる２つの画素電極１７Ａ・１７ａのうち画素電極１７Ａに接続するＴＦＴ１２Ａおよび画素電極１７ａに接続するＴＦＴ１２ａそれぞれが、データ信号線Ｓａと走査信号線Ｇａとに接続され、画素電極１７Ａが保持容量配線ＣＳｎと保持容量ＣＡを形成し、画素電極１７ａが保持容量配線ＣＳａと保持容量Ｃａを形成し、さらに、画素Ｐｂに含まれる２つの画素電極１７Ｂ・１７ｂのうち画素電極１７Ｂに接続するＴＦＴ１２Ｂおよび画素電極１７ｂに接続するＴＦＴ１２ｂそれぞれが、データ信号線Ｓｂと走査信号線Ｇｂとに接続され、画素電極１７Ｂが保持容量配線ＣＳａと保持容量ＣＢを形成し、画素電極１７ｂが保持容量配線ＣＳｂと保持容量Ｃｂを形成し、さらに、画素Ｐｃに含まれる２つの画素電極１７Ｃ・１７ｃのうち画素電極１７Ｃに接続するＴＦＴ１２Ｃおよび画素電極１７ｃに接続するＴＦＴ１２ｃそれぞれが、データ信号線Ｓｃと走査信号線Ｇｃとに接続され、画素電極１７Ｃが保持容量配線ＣＳｍと保持容量ＣＣを形成し、画素電極１７ｃが保持容量配線ＣＳｃと保持容量Ｃｃを形成し、さらに、画素Ｐｄに含まれる２つの画素電極１７Ｄ・１７ｄのうち画素電極１７Ｄに接続するＴＦＴ１２Ｄおよび画素電極１７ｄに接続するＴＦＴ１２ｄそれぞれが、データ信号線Ｓｄと走査信号線Ｇｄとに接続され、画素電極１７Ｄが保持容量配線ＣＳｃと保持容量ＣＤを形成し、画素電極１７ｄが保持容量配線ＣＳｄと保持容量Ｃｄを形成しており、４本の走査信号線Ｇａ～Ｇｄは同時に選択される。
　なお、画素列ＰＬ１では、左端にデータ信号線Ｓａ・Ｓｃが列方向に並べて配されるとともに、右端にデータ信号線Ｓｂ・Ｓｄが列方向に並べて配され、画素列ＰＬ１と隣り合う画素列ＰＬ２では、左端にデータ信号線ＳＡ・ＳＣが列方向に並べて配されるとともに、右端にデータ信号線ＳＢ・ＳＤが列方向に並べて配されている。
　そして、画素列ＰＬ２では、画素電極Ｐａと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＢに接続され、画素電極Ｐｂと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＡに接続され、画素電極Ｐｃと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＤに接続され、画素電極Ｐｄと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＣに接続されている。
　上半分（第１領域）と下半分（第２領域）の境界近傍の構成は、図３のとおりである。すなわち、第１領域のボトムに位置する画素Ｐｘに含まれる２つの画素電極１７Ｘ・１７ｘのうち画素電極１７Ｘに接続するＴＦＴ１２Ｘおよび画素電極１７ｘに接続するＴＦＴ１２ｘそれぞれが、データ信号線Ｓｂと走査信号線Ｇｍとに接続され、画素電極１７Ｘが保持容量配線ＣＳｉと保持容量を形成し、画素電極１７ｘが保持容量配線ＣＳｍと保持容量を形成し、第２領域のトップに、上記画素Ｐｃが位置している。
　なお、パネル上半分に設けられたデータ信号線の数は、少なくとも７６８０（画素）×３（原色）×２（ダブルソース）＝４６０８０本であり、パネル上半分に設けられた走査信号線の数は、少なくとも２１６０本であり、パネル上半分に設けられた保持容量配線の数は、少なくとも２１６０本であり、パネル下半分に設けられたデータ信号線の数は、少なくとも４６０８０本であり、パネル下半分に設けられた走査信号線の数は、少なくとも２１６０本であり、パネル下半分に設けられた保持容量配線の数は、少なくとも２１６０本である。
　ＣＳ幹配線Ｍａ（第１幹配線）およびＣＳ幹配線Ｍｂは、アクティブマトリクス基板の上半分が有する２つの短辺の一方に近接して設けられ、ＣＳドライバＣＤ１によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｃ（第３幹配線）およびＣＳ幹配線Ｍｄは、アクティブマトリクス基板の上半分が有する上記２つの短辺の他方に近接して設けられ、ＣＳドライバＣＤ２によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｅ・ＣＳ幹配線Ｍｆ（第２幹配線）は、アクティブマトリクス基板の下半分が有する２つの短辺の一方に近接して設けられ、ＣＳドライバＣＤ３によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｇ・ＣＳ幹配線Ｍｈ（第４幹配線）は、アクティブマトリクス基板の下半分が有する上記２つの短辺の他方に近接して設けられ、それぞれが別位相となるようにＣＳドライバＣＤ４によって駆動される。そして、１本の保持容量配線は、その両側に配置された２本のＣＳ幹配線に接続され、これら２本のＣＳ幹配線からこの１本の保持容量配線に同一位相の変調（パルス）信号が供給される。こうすれば、保持容量配線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。
　例えば、保持容量配線ＣＳａはＣＳ幹配線Ｍａ・Ｍｃに接続され、保持容量配線ＣＳｂはＣＳ幹配線Ｍｂ・Ｍｄに接続され、保持容量配線ＣＳｃはＣＳ幹配線Ｍｅ・Ｍｇに接続され、保持容量配線ＣＳｄはＣＳ幹配線Ｍｆ・Ｍｈに接続されている。したがって、例えば、ＣＳ幹配線Ｍａ・Ｍｂの電位を逆位相となるように制御すると、保持容量配線ＣＳａ・ＣＳｂの電位も逆位相となり、画素Ｐｂでは、２つの画素電極１７Ｂ・１７ｂのうち画素電極１７Ｂが保持容量配線ＣＳａと容量を形成し、画素電極１７ｂが保持容量配線ＣＳｂと容量を形成していることから、画素電極１７Ｂ・１７ｂに同一の信号電位を書き込んだ後に、例えば、画素電極１７Ｂの実効電位をセンター電位に近づく方向にシフトさせる一方、画素電極１７ｂの実効電位をセンター電位から離れる方向にシフトさせる（これにより、１画素内に、画素電極１７Ｂに対応する暗領域と画素電極１７ｂに対応する明領域とを形成する）ことができる。
　なお、１つのデータ信号線の供給されるデータ信号の極性は１垂直走査期間（１Ｖ）ごとに反転し、同一垂直走査期間では、１画素列に対応しても設けられる２つのデータ信号線の一方と他方とに供給されるデータ信号の極性が逆極性となっている。こうすれば、各データ信号線を１Ｖ反転としながら（すなわち、極性反転周期を長くして消費電力を低減しながら）、画面内の画素の極性分布をドット反転とする（これにより、ＴＦＴがＯＦＦしたときに生じる引き込み電圧に起因するフリッカを抑制する）ことができる。
　液晶パネルの図２・３に示す部分の駆動方法を、図４のタイミングチャートおよび図５～図８の模式図に示す。なお、図４に示すように、データ信号線Ｓａ・ＳＡ・Ｓｃ・ＳＣには、１垂直走査期間中、プラスのデータ信号電位を供給し、データ信号線Ｓｂ・ＳＢ・Ｓｄ・ＳＤには、１垂直走査期間中、マイナスのデータ信号電位を供給する。
　時刻ｔ０で走査信号線Ｇａ・Ｇｂの同時走査が始まり、ｔ０から１Ｈ（垂直走査期間）後の時刻ｔ１で走査信号線Ｇａ～Ｇｄの同時走査が終了する。これにより、画素電極１７Ａ・１７ａにはプラスのデータ信号電位が書き込まれ、画素電極１７Ｃ・１７ｃにはプラスのデータ信号電位が書き込まれ、画素電極１７Ｂ・１７ｂにはマイナスのデータ信号電位が書き込まれ、画素電極１７Ｄ・１７ｄにはマイナスのデータ信号電位が書き込まれる。
　ｔ１から１Ｈ後のｔ２では、ＣＳ幹配線Ｍｂから送られる変調信号によって、保持容量配線ＣＳｎの電位がＬ（Ｌｏｗ）側にシフトし、これに伴って、画素電極１７Ａの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも低下する（暗領域となる）。また、ｔ２では、ＣＳドライバＣＤ１・ＣＤ２からＣＳ幹配線Ｍａ・Ｍｃを介して送られる変調信号によって、保持容量配線ＣＳａの電位がＨ（Ｈｉｇｈ）側にシフトし、これに伴って、画素電極１７ａの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも上昇する（明領域となる）。また、ｔ２では、（保持容量配線ＣＳａの電位がＨ側にシフトするため）、画素電極１７Ｂの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも上昇する（暗領域となる）。
　さらに、ｔ２では、ＣＳ幹配線Ｍｄから送られる変調信号によって、保持容量配線ＣＳｍの電位がＬ（Ｌｏｗ）側にシフトし、これに伴って、画素電極１７Ｃの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも低下する（暗領域となる）。また、ｔ２では、ＣＳドライバＣＤ３・ＣＤ４からＣＳ幹配線Ｍｅ・Ｍｇを介して送られる変調信号によって、保持容量配線ＣＳｃの電位がＨ（Ｈｉｇｈ）側にシフトし、これに伴って、画素電極１７ｃの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも上昇する（明領域となる）。
　さらに、ｔ２では、ＣＳドライバＣＤ１・ＣＤ２からＣＳ幹配線Ｍｂ・Ｍｄを介して送られる変調信号によって、保持容量配線ＣＳｂの電位がＬ側にシフトし、これに伴って、画素電極１７ｂの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも低下する（明領域となる）。
　そして、第１領域のボトムに位置する画素Ｐｘの走査が時刻ｔ３で終了すると、画素電極１７Ｘ・１７ｘにはマイナスのデータ信号電位が書き込まれる。さらに、ｔ３では、ＣＳ幹配線Ｍｄから送られる変調信号によって、保持容量配線ＣＳｍの電位がＬ（Ｌｏｗ）側にシフトするため、画素電極１７ｘの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも低下する（明領域となる）。
なお、前述のように、各データ信号線に供給されるデータ信号の極性は１垂直走査期間（１Ｖ）ごとに反転するため、各ＣＳ変調信号もこれに追随して１垂直走査期間（１Ｖ）ごとに位相が反転する。これにより各画素の明領域及び暗領域が継続的に維持される。
上述のように、ＣＳ幹配線は上半分（第１領域）と下半分（第２領域）で分割されているため、上半分（第１領域）と下半分（第２領域）の境界近傍において、第２領域に属する保持容量配線ＣＳｍは、第１領域のＣＳ信号の変調タイミングに制約されることなく変調駆動することが可能である。
　このように、第１および第２領域でＣＳ幹配線を分割し、それぞれを別駆動とすることで、第１および第２領域の境界近傍の表示を調整（補正）することが可能となる。
　なお、同時に選択される４本の走査信号線Ｇａ～Ｇｄについて、走査信号線Ｇａがパネルの上側長辺から数えてｎライン目で走査信号線Ｇｂがｎ＋１ライン目とすると（図２～図９ではｎ＝０として説明している）、走査信号線Ｇｃは、この上側長辺から数えてｎ＋２１６０ライン目で走査信号線Ｇｄがｎ＋２１６１ライン目となっており、パネル上半分に設けられた走査信号線Ｇａに第Ｎフレームのｎライン目のデータ信号が書き込まれるとすると、パネル下半分に設けられた走査信号線Ｇｃには、１つ前のフレームである第Ｎ－１フレームのｎ＋２１６０ライン目のデータ信号が書き込まれる。こうすることで、パネル上下での表示ずれ感が抑制される。
　図１の液晶表示装置ＬＣＤでは、例えば、ＣＳ幹配線Ｍａから保持容量配線ＣＳａを経由してＣＳ幹配線Ｍｃに到る経路長Ｋａと、ＣＳ幹配線Ｍｂから保持容量配線ＣＳｂを経由してＣＳ幹配線Ｍｄに到る経路長Ｋｂと、ＣＳ幹配線Ｍｅから保持容量配線ＣＳｃを経由してＣＳ幹配線Ｍｇに到る経路長Ｋｃと、ＣＳ幹配線Ｍｆから保持容量配線ＣＳｄを経由してＣＳ幹配線Ｍｈに到る経路長Ｋｄとが等しくなっている。
　さらには、ＣＳドライバＣＤ１およびＣＳ幹配線Ｍａの接続ラインの長さと、Ｋａと、ＣＳ幹配線ＭｃおよびＣＳドライバＣＤ２の接続ラインの長さとの総和、ＣＳドライバＣＤ１およびＣＳ幹配線Ｍｂの接続ラインの長さと、Ｋｂと、ＣＳ幹配線ＭｄおよびＣＳドライバＣＤ２の接続ラインの長さとの総和、ＣＳドライバＣＤ３およびＣＳ幹配線Ｍｅの接続ラインの長さと、Ｋｃと、ＣＳ幹配線ＭｇおよびＣＳドライバＣＤ４の接続ラインの長さとの総和、ＣＳドライバＣＤ３およびＣＳ幹配線Ｍｆの接続ラインの長さと、Ｋｄと、ＣＳ幹配線ＭｈおよびＣＳドライバＣＤ４の接続ラインの長さとの総和がそれぞれ等しくなっている（図１０参照、Ｍ１～Ｍ１２にＭａ・Ｍｂが含まれ、Ｍ１３～Ｍ２４にＭｃ・Ｍｄが含まれ、Ｍ２５～Ｍ３６にＭｅ・Ｍｆが含まれ、Ｍ３７～Ｍ４８にＭｇ・Ｍｈが含まれる）。
　上記のような構成とすることで、経路間で寄生抵抗（配線抵抗）や寄生容量のばらつくことに起因する表示ムラを抑制することができる。
　バックライトコントローラＢＬＣは、ピクセルマッピング回路ＰＭＣから出力された映像信号ＱＢＬを受けてバックライト制御信号をバックライトドライバＢＤに出力し、バックライトドライバＢＤによってバックライトＢＬが駆動される。なお、バックライトＢＬは、複数に分割され、それぞれが、映像信号ＱＢＬに応じて個別に輝度調整される（アクティブバックライト）。
　電源コントローラは、３つの電源回路それぞれに接続される商用電源の供給電力レベルを監視しており、何らかの理由で１つまたは複数の商用電源に異常（供給電力レベルの低下）が生じた場合には、バックライトＢＬへの電源ライン（例えば、Ｒ・Ｂ・Ｇ用の３系統）と表示制御基板ＤＣ１～ＤＣ４への電源ライン（例えば、１系統）とを１つまたは複数の正常な商用電源に繋ぎかえるとともに、バックライトコントローラＢＬＣに異常発生信号を出力する。この異常発生信号を受けたバックライトコントローラＢＬＣは、バックライトＢＬの輝度の上限を下げるような制御信号をバックライトドライバＢＤに出力する。これにより、予期せぬ商用電源の異常に起因する表示制御基板ＤＣ１～ＤＣ４の破損等を回避することができる。
　なお、液晶表示装置の省電力化等によって３つの電源回路が必要でなくなり、商用電源に接続される電源回路が１つのみ設けられる構成が可能となった場合には、電源コントローラは、この１つの商用電源の供給電力レベルを監視し、何らかの理由でこの商用電源に異常（供給電力レベルの低下）が生じた場合には、バックライトコントローラＢＬＣに異常発生信号を出力する（この異常発生信号を受けたバックライトコントローラＢＬＣは、バックライトＢＬの輝度の上限を下げるような制御信号をバックライトドライバＢＤに出力する）ようにすることも可能である。
　〔実施例２〕
　なお、図４では、第１領域のトップ（１および２番目）に位置する走査信号線Ｇａ・Ｇｂと、第２領域のトップ（１および２番目）に位置する走査信号線Ｇｃ・Ｇｄとを同時走査しているがこれに限定されない。図９に示すように、第２領域のトップ（１および２番目）に位置する走査信号線Ｇｃ・Ｇｄを、第１領域のトップに位置する走査信号線Ｇａ・Ｇｂから一定期間遅らせて走査してもよい。このとき、各ＣＳの信号が垂直（ゲート）走査に連動して変調している場合においては、第２領域のＣＳの変調信号も第１領域のＣＳのそれに対して一定期間遅れて駆動されることになる。このように、第２領域の走査開始を第１領域のそれよりもｎＨ（ｎは自然数）分だけ遅らせることで、第１および第２領域の境界近傍のＣＳ変調信号を調整し、表示を調整（補正）することも可能である。
　なお、上述では第２領域のトップ（１および２番目）に位置する走査信号線Ｇｃ・Ｇｄを、第１領域のトップに位置する走査信号線Ｇａ・Ｇｂから一定期間遅らせて走査しているが、一定期間早めて操作することも可能である。この場合は、第２領域のＣＳの変調信号は第１領域のＣＳのそれに対して一定期間早いタイミングで駆動されることになり、上述と同様に境界近傍の表示を調整することが可能となる。
　〔実施例３〕
　また、図１１に示すように、表示部の第１領域に保持容量配線ＣＳ１～ＣＳ１２を設け、表示部の第２領域に保持容量配線ｃｓ１～ｃｓ１２を設け（第１および第２領域は独立駆動）、表示部の片側にＣＳ幹配線Ｍ１～Ｍ１２とＣＳドライバｃｄ１とを設け、表示部のもう一方の片側にＣＳ幹配線Ｍ１３～Ｍ２４（それぞれがＣＳ幹配線Ｍ１～Ｍ１２と同位相の変調信号が供給される）とＣＳドライバｃｄ２とを設け、ＣＳドライバｃｄ１およびＣＳ幹配線Ｍ１の接続ラインの長さと、ＣＳ幹配線Ｍ１から保持容量配線ＣＳ１を経由してＣＳ幹配線Ｍ１３に到る経路長Ｋ１と、ＣＳ幹配線Ｍ１３およびＣＳドライバｃｄ２の接続ラインの長さとの総和、ＣＳドライバｃｄ１およびＣＳ幹配線Ｍ１２の接続ラインの長さと、ＣＳ幹配線Ｍ１２から保持容量配線ＣＳ１２を経由してＣＳ幹配線Ｍ２４に到る経路長Ｋ２と、ＣＳ幹配線Ｍ２４およびＣＳドライバｃｄ２の接続ラインの長さとの総和、ＣＳドライバｃｄ１およびＣＳ幹配線Ｍ１の接続ラインの長さと、ＣＳ幹配線Ｍ１から保持容量配線ｃｓ１を経由してＣＳ幹配線Ｍ１３に到る経路長Ｋ３と、ＣＳ幹配線Ｍ１３およびＣＳドライバｃｄ２の接続ラインの長さとの総和、ＣＳドライバｃｄ１およびＣＳ幹配線Ｍ１２の接続ラインの長さと、ＣＳ幹配線Ｍ１２から保持容量配線ｃｓ１２を経由してＣＳ幹配線Ｍ２４に到る経路長Ｋ４と、ＣＳ幹配線Ｍ２４およびＣＳドライバｃｄ２の接続ラインの長さとの総和、をそれぞれ等しくすることもできる。
　図１１のような構成とすることで、経路間で寄生抵抗（配線抵抗）や寄生容量のばらつくことに起因する表示ムラを抑制することができる。
　また、図１２に示すように、表示部（全面単一駆動）に保持容量配線ＣＳ１～ＣＳ１２を設け、表示部の片側にＣＳ幹配線Ｍ１～Ｍ１２とＣＳドライバｃｄ１とを設け、表示部のもう一方の片側にＣＳ幹配線Ｍ１３～Ｍ２４（それぞれがＣＳ幹配線Ｍ１～Ｍ１２と同位相の変調信号が供給される）とＣＳドライバｃｄ２とを設け、ＣＳドライバｃｄ１およびＣＳ幹配線Ｍ１の接続ラインの長さと、ＣＳ幹配線Ｍ１から保持容量配線ＣＳ１を経由してＣＳ幹配線Ｍ１３に到る経路長Ｋ１と、ＣＳ幹配線Ｍ１３およびＣＳドライバｃｄ２の接続ラインの長さとの総和、ＣＳドライバｃｄ１およびＣＳ幹配線Ｍ１２の接続ラインの長さと、ＣＳ幹配線Ｍ１２から保持容量配線ＣＳ１２を経由してＣＳ幹配線Ｍ２４に到る経路長Ｋ２と、ＣＳ幹配線Ｍ２４およびＣＳドライバｃｄ２の接続ラインの長さとの総和、をそれぞれ等しくすることもできる。
　図１２のような構成とすることで、経路間で寄生抵抗（配線抵抗）や寄生容量のばらつくことに起因する表示ムラを抑制することができる。
　以上のように、本液晶表示装置は、表示領域に第１および第２領域が設けられ、第１領域に、複数の走査信号線と複数の画素電極とそれぞれに変調信号が供給される複数の保持容量配線とが含まれ、第２領域に、複数の走査信号線と複数の画素電極とそれぞれに変調信号が供給される複数の保持容量配線とが含まれ、第１領域の複数の走査信号線と、第２領域の複数の走査信号線とが独立して走査される液晶表示装置であって、第１領域の画素電極と容量を形成する保持容量配線は複数接続されるが、第２領域の画素電極と容量を形成する保持容量配線は接続されない第１幹配線と、第２領域の画素電極と容量を形成する保持容量配線は複数されるが、第１領域の画素電極と容量を形成する保持容量配線は接続されない第２幹配線とを備える。
　上記構成によれば、上下分割駆動における境界部の表示不良を抑制することができる。
　本液晶表示装置では、第１および第２領域それぞれの走査方向が同一であり、第１および第２領域はこの走査方向に並べられている構成とすることもできる。
　本液晶表示装置では、第１領域の１つの画素にはそれぞれが異なる保持容量配線と容量を形成する２つの画素電極が含まれ、第２領域の１つの画素にはそれぞれが異なる保持容量配線と容量を形成する２つの画素電極が含まれる構成とすることもできる。
　本液晶表示装置では、第１領域では、走査方向に隣り合う２つの画素の一方に含まれる１つの画素電極と、他方に含まれる１つの画素電極とが同一の保持容量配線と容量を形成し、第２領域では、走査方向に隣り合う２つの画素の一方に含まれる１つの画素電極と、他方に含まれる１つの画素電極とが同一の保持容量配線と容量を形成している構成とすることもできる。
　本液晶表示装置では、第１幹配線に変調信号を供給する第１ドライバ回路と、第２幹配線に変調信号を供給する第２ドライバ回路とを備え、第１および第２ドライバ回路が異なる表示制御基板に形成されている構成とすることもできる。
　本液晶表示装置では、第１幹配線と同位相の変調信号が供給される第３幹配線と、第２幹配線と同位相の変調信号が供給される第４幹配線とを備え、一端が第１幹配線に接続される１つの保持容量配線の他端が第３幹配線に接続され、一端が第２幹配線に接続される１つの保持容量配線の他端が第４幹配線に接続される構成とすることもできる。
　本液晶表示装置では、上記第１幹配線から保持容量配線を経由して第３幹配線に到る第１経路長と、上記第２幹配線から保持容量配線を経由して第４幹配線に到る第２経路長とが等しい構成とすることもできる。
　本液晶表示装置では、第１幹配線に変調信号を供給する第１ドライバ回路と、第２幹配線に変調信号を供給する第２ドライバ回路と、第３幹配線に変調信号を供給する第３ドライバ回路と、第４幹配線に変調信号を供給する第４ドライバ回路とを備え、上記第１ドライバ回路と第１幹配線との接続ラインの長さと、第１経路長と、上記第３ドライバ回路と第３幹配線との接続ラインの長さとの総和が、上記第２ドライバ回路と第２幹配線との接続ラインの長さと、第２経路長と、上記第４ドライバ回路と第４幹配線との接続ラインの長さとの総和に等しい構成とすることもできる。
　本液晶表示装置では、第１領域の１ライン目の走査信号線と、第２領域の１ライン目の走査信号線とが、１または複数水平走査期間分ずれるように走査される構成とすることもできる。
　本液晶表示装置では、第１領域では、走査方向に隣り合う２つの画素の一方に含まれる１つの画素電極が第１トランジスタを介して第１データ信号線に接続されるとともに、他方に含まれる１つの画素電極が第２トランジスタを介して第２データ信号線に接続され、第２領域では、走査方向に隣り合う２つの画素の一方に含まれる１つの画素電極が第３トランジスタを介して第３データ信号線に接続されるとともに、他方に含まれる１つの画素電極が第４トランジスタを介して第４データ信号線に接続されている構成とすることもできる。
　本液晶表示装置では、第１領域の画素電極と容量を形成し、かつ第２領域の画素電極と容量を形成する保持容量配線が接続される第５幹配線を備える構成とすることもできる。
　本液晶表示装置では、第１領域の２本の走査信号線と、第２領域の２本の走査信号線とが同時走査される構成とすることもできる。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本発明は、例えば液晶表示装置に好適である。
　ＬＣＤ　液晶表示装置
　ＬＣＰ　液晶パネル
　ＣＤ１～ＣＤ４　ＣＳドライバ
　ＣＳａ～ＣＳｄ　保持容量配線
　ＣＳｎ・ＣＳｍ　保持容量配線
　Ｍａ～Ｍｈ　ＣＳ幹配線（幹配線）
　Ｍ１～Ｍ４８　ＣＳ幹配線（幹配線）
　Ｐａ～Ｐｄ　画素
　Ｇａ～Ｇｄ　走査信号線
　１７ａ・１７Ａ　画素電極
　１７ｂ・１７Ｂ　画素電極
　１２ａ・１２Ａ　トランジスタ
　１２ｂ・１２Ｂ　トランジスタ
　Ｓａ～Ｓｄ　データ信号線
　ＳＡ～ＳＤ　データ信号線
　ＡＲ１～ＡＲ４（ローカルエリア１・２）　第１領域
　ＡＲ５～ＡＲ８（ローカルエリア３・４）　第２領域　

Claims (12)

  1. 　表示領域に第１および第２領域が設けられ、第１領域に、複数の走査信号線と複数の画素電極とそれぞれに変調信号が供給される複数の保持容量配線とが含まれ、第２領域に、複数の走査信号線と複数の画素電極とそれぞれに変調信号が供給される複数の保持容量配線とが含まれ、第１領域の複数の走査信号線と、第２領域の複数の走査信号線とが独立して走査される液晶表示装置であって、
    　第１領域の画素電極と容量を形成する保持容量配線は複数接続されるが、第２領域の画素電極と容量を形成する保持容量配線は接続されない第１幹配線と、
    　第２領域の画素電極と容量を形成する保持容量配線は複数接続されるが、第１領域の画素電極と容量を形成する保持容量配線は接続されない第２幹配線とを備える液晶表示装置。
  2. 　第１および第２領域それぞれの走査方向が同一であり、第１および第２領域はこの走査方向に並べられている請求項１記載の液晶表示装置。
  3. 　第１領域の１つの画素にはそれぞれが異なる保持容量配線と容量を形成する２つの画素電極が含まれ、
    　第２領域の１つの画素にはそれぞれが異なる保持容量配線と容量を形成する２つの画素電極が含まれる請求項１記載の液晶表示装置。
  4. 　第１領域では、走査方向に隣り合う２つの画素の一方に含まれる１つの画素電極と、他方に含まれる１つの画素電極とが同一の保持容量配線と容量を形成し、
    　第２領域では、走査方向に隣り合う２つの画素の一方に含まれる１つの画素電極と、他方に含まれる１つの画素電極とが同一の保持容量配線と容量を形成している請求項３記載の液晶表示装置。
  5. 　第１幹配線に変調信号を供給する第１ドライバ回路と、第２幹配線に変調信号を供給する第２ドライバ回路とを備え、第１および第２ドライバ回路が異なる表示制御基板に形成されている請求項１記載の液晶表示装置。
  6. 　第１幹配線と同位相の変調信号が供給される第３幹配線と、第２幹配線と同位相の変調信号が供給される第４幹配線とを備え、
    　一端が第１幹配線に接続される１つの保持容量配線の他端が第３幹配線に接続され、
    　一端が第２幹配線に接続される１つの保持容量配線の他端が第４幹配線に接続される請求項１記載の液晶表示装置。
  7. 　上記第１幹配線から保持容量配線を経由して第３幹配線に到る第１経路長と、上記第２幹配線から保持容量配線を経由して第４幹配線に到る第２経路長とが等しい請求項６記載の液晶表示装置。
  8. 　第１幹配線に変調信号を供給する第１ドライバ回路と、第２幹配線に変調信号を供給する第２ドライバ回路と、第３幹配線に変調信号を供給する第３ドライバ回路と、第４幹配線に変調信号を供給する第４ドライバ回路とを備え、
    　上記第１ドライバ回路と第１幹配線との接続ラインの長さと、第１経路長と、上記第３ドライバ回路と第３幹配線との接続ラインの長さとの総和が、上記第２ドライバ回路と第２幹配線との接続ラインの長さと、第２経路長と、上記第４ドライバ回路と第４幹配線との接続ラインの長さとの総和に等しい請求項６記載の液晶表示装置。
  9. 　第１領域の１ライン目の走査信号線と、第２領域の１ライン目の走査信号線とが、１または複数水平走査期間分ずれるように走査される請求項１記載の液晶表示装置。
  10. 　第１領域では、走査方向に隣り合う２つの画素の一方に含まれる１つの画素電極が第１トランジスタを介して第１データ信号線に接続されるとともに、他方に含まれる１つの画素電極が第２トランジスタを介して第２データ信号線に接続され、
    　第２領域では、走査方向に隣り合う２つの画素の一方に含まれる１つの画素電極が第３トランジスタを介して第３データ信号線に接続されるとともに、他方に含まれる１つの画素電極が第４トランジスタを介して第４データ信号線に接続されている請求項１記載の液晶表示装置。
  11. 　第１領域の画素電極と容量を形成し、かつ第２領域の画素電極と容量を形成する保持容量配線が接続される第５幹配線を備える請求項４記載の液晶表示装置。
  12. 　第１領域の２本の走査信号線と、第２領域の２本の走査信号線とが同時走査される請求項１０記載の液晶表示装置。
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