WO2012157649A1

WO2012157649A1 - 表示装置

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Publication number: WO2012157649A1
Application number: PCT/JP2012/062432
Authority: WO
Inventors: 直大北城
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2011-05-18
Filing date: 2012-05-15
Publication date: 2012-11-22
Anticipated expiration: 2013-11-18

Abstract

　本発明の一態様に係る液晶表示装置は、表示部と、部分表示領域（ＡＲ１）の表示制御を行うタイミングコントローラ（ＴＣ１）が設けられた表示制御基板（ＤＣ１）と、部分表示領域（ＡＲ３）の表示制御を行うタイミングコントローラ（ＴＣ３）が設けられた表示制御基板（ＤＣ２）と、表示制御基板（ＤＣ１）と表示制御基板（ＤＣ２）とを接続する基板間接続部とを備え、タイミングコントローラ（ＴＣ１）は、部分表示領域（ＡＲ１）の表示制御に異常が生じた場合には、基板間接続部にフェイルセーフ信号を送信する。

Description

表示装置

　本発明は、複数のタイミングコントローラが搭載された表示装置に関する。

　液晶表示装置の高精細化に伴う各画素への書き込み時間の短縮、および液晶表示装置の大型化に伴う信号波形の鈍りに対応するため、表示画面を複数の部分表示領域に分割し、各部分表示領域を別々に駆動する構成（画面分割方式）が提案されている（例えば特許文献１～３参照）。この画面分割方式では、例えば、１画面を上下分割し（上側領域を第１領域、下側領域を第２領域とする）、第１領域にはフレームの前半（上側）を表示し、第２領域には該フレームの後半（下側）を表示する。

　また、高精細な映像規格として、フルＨＤ（Full High Definition）（１９２０×１０８０画素の解像度）の４倍（縦２倍×横２倍）の画素数を有するＱＦＨＤ（Quad Full High Definition）（通称４Ｋ２Ｋ）、および、フルＨＤの１６倍（縦４倍×横４倍）の画素数を有するＳＨＶ（Super Hi-Vision、またはＵＨＤＴＶ：Ultra High Definition Television）（通称８Ｋ４Ｋ）の規格が提案されている。

日本国公開特許公報「特開平１０－２６８２６１号公報（１９９８年１０月９日公開）」日本国公開特許公報「特開２００９－１８６６１６号公報（２００９年８月２０日公開）」日本国公開特許公報「特開２００２－３１１９１３号公報（２００２年１０月２５日公開）」

　これらの超高精細（４Ｋ２Ｋ解像度または８Ｋ４Ｋ解像度）の映像信号を表示する場合、処理しなければならない信号の量が大量になるので、現状では画面分割方式によって表示せざるを得ない。また、例えば８Ｋ４Ｋ解像度の映像信号を表示させる場合、その画素数のために表示パネル自体も大型になる。また、大量の映像信号を処理するため、表示を制御するタイミングコントローラも複数設ける必要が出てくる。

　しかしながら、タイミングコントローラの映像信号の出力の準備が、何らかの原因により、正常に行われない場合、そのタイミングコントローラに対応する部分表示領域にだけ画像が表示されないといったことが起こりうる。例えば、タイミングコントローラ自身の動作に異常が発生した、電源起動時に、タイミングコントローラの前段のデバイスが未だ起動しておらず映像信号が入力されていない、または、前段のいずれかのデバイスの動作に異常が発生した、または、表示装置に入力された映像信号自体が不適切なものである等の原因により、タイミングコントローラに入力された映像信号のタイミングが適正なものではないことが考えられる。ここで映像信号のタイミングが適正ではないとは、例えば、水平同期信号のＳｙｎｃ幅、フロントポーチ幅、バックポーチ幅、有効期間、または垂直同期信号のＳｙｎｃ幅、フロントポーチ幅、バックポーチ幅、有効期間、あるいはＤａｔａＥｎａｂｌｅ信号等が適正ではないことを指す。また、あるタイミングコントローラに入力される映像信号のタイミングが適正ではない場合、対応する部分表示領域の表示が破綻する可能性がある。そのため、一部の表示が正常ではない状態で画像の表示を行うよりも、表示領域全体の映像の表示を行わない（例えば黒表示にする）方が好ましい。

　よって、いずれかのタイミングコントローラで異常が発生した場合（映像信号のタイミングが正常なものではない場合）、表示領域全体の表示を同様の状態に制御することが考えられる。

　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、複数のタイミングコントローラによって映像データの並列処理を行う表示装置において、いずれかのタイミングコントローラで異常が発生した場合に、不適切な表示を防止することができる表示装置を実現することにある。

　本発明に係る表示装置は、第１領域および第２領域を含む表示部と、上記第１領域の表示制御を行う第１タイミングコントローラが設けられた第１基板と、上記第２領域の表示制御を行う第２タイミングコントローラが設けられた第２基板と、上記第１基板と上記第２基板とを接続する基板間接続部とを備え、上記第１タイミングコントローラは、上記第１領域の表示制御に異常が生じた場合には、上記基板間接続部にフェイルセーフ信号を送信し、上記異常が発生したことを上記第２タイミングコントローラに伝えることを特徴としている。

　上記の構成によれば、第１基板に設けられた第１タイミングコントローラの表示制御に異常が発生したことを、別の第２基板に設けられた第２タイミングコントローラに伝えることができる。これにより、第１タイミングコントローラおよび第２タイミングコントローラは、上記異常に対して適切な処置（例えば自走制御）を行うことができる。

　以上のように、第１基板に設けられた第１タイミングコントローラの表示制御に異常が発生したことを、別の第２基板に設けられた第２タイミングコントローラに伝えることができる。これにより、第１タイミングコントローラおよび第２タイミングコントローラは、上記異常に対して適切な処置（例えば自走制御）を行うことができる。

本発明の一実施形態に係る表示制御基板の詳細な構成を示すブロック図である。本発明の一実施形態に係る表示装置の全体構成を示すブロック図である。上記表示装置の画素の詳細な構成を示すブロック図である。各基板間信号共有回路の状態を示す表である。各基板間信号共有回路の状態を示す表である。各基板間信号共有回路の状態を示す表である。信号を示す図であり、（ａ）は一般的な不平衡信号を示し、（ｂ）は差動信号を示す。本発明の他の実施形態に係る表示制御基板の詳細な構成を示すブロック図である。本発明のさらに他の実施形態に係る表示制御基板の詳細な構成を示すブロック図である。

　［実施形態１］
　以下、本発明の一実施形態について、図１～図７に基づいて説明する。

　＜液晶表示装置の全体構成＞
　本実施形態に係る液晶表示装置ＬＣＤは、フルＨＤ画素数の１６倍の画素数（８Ｋ４Ｋ）を有する映像規格（例えば、横７６８０画素×縦４３２０画素の解像度を有するスーパーハイビジョン）に対応するものであり、図２に示すように、入力処理回路ＩＰＣ、ピクセルマッピング回路ＰＭＣ、４つの表示制御基板（タイミングコントローラ基板）ＤＣ１～ＤＣ４、液晶パネル（表示部）ＬＣＰ、４つのゲートドライバＧＤ１～ＧＤ４、２つのソースドライバＳＤ１～ＳＤ２、４つのＣＳドライバＣＤ１～ＣＤ４、それぞれが異なる商用電源に接続される３つの電源装置（図示せず）、電源コントローラ（図示せず）、バックライトＢＬ、バックライトドライバＢＬＤ、およびバックライトコントローラＢＬＣを備える。

　入力処理回路ＩＰＣに入力される映像信号は、ブロックスキャンフォーマットの８Ｋ４Ｋ画素数を有する映像信号（例えば、スーパーハイビジョン）であってもよいし、マルチディスプレイフォーマットの８Ｋ４Ｋ画素数を有する映像信号であってもよい。もちろん、４Ｋ２Ｋ画素数を有する映像信号であってもよいし、２Ｋ１Ｋ画素数（フルＨＤ画素数）を有する映像信号であってもよい。

　ブロックスキャンフォーマットは、１フレーム（８Ｋ４Ｋ画素数を有する全体画像）をキメの粗い（フルＨＤ画素数の）１６枚の全体画像（いわゆる間引き画像）に分割して送信する方式である。この場合、入力処理回路ＩＰＣに入力される１６本の映像信号Ｑａ１～Ｑａ１６それぞれが、キメの粗い全体画像（フルＨＤ画素数）となっている。

　マルチディスプレイフォーマットは、１フレーム（８Ｋ４Ｋ画素数を有する全体画像）をキメの細かさを変えることなく１６分割し、１６枚の部分画像に分割して送信する方式である。この場合、入力処理回路ＩＰＣに入力される１６本の映像信号Ｑａ１～Ｑａ１６それぞれが、キメの細かい部分画像（フルＨＤ画素数）となっている。

　入力処理回路ＩＰＣでは、映像データの同期処理、γ補正処理、色温度補正処理、および色域変換処理等を行い、映像信号Ｑｂ１～Ｑｂ１６をピクセルマッピング回路ＰＭＣに出力する。

　ここで、表示制御基板ＤＣ１は、２つの映像処理回路ＥＰ１・ＥＰ２および２つのタイミングコントローラＴＣ１・ＴＣ２を備え、表示制御基板ＤＣ２は、２つの映像処理回路ＥＰ３・ＥＰ４および２つのタイミングコントローラＴＣ３・ＴＣ４を備え、表示制御基板ＤＣ３は、２つの映像処理回路ＥＰ５・ＥＰ６および２つのタイミングコントローラＴＣ５・ＴＣ６を備え、表示制御基板ＤＣ４は、２つの映像処理回路ＥＰ７・ＥＰ８および２つのタイミングコントローラＴＣ７・ＴＣ８を備える。

　ピクセルマッピング回路ＰＭＣは、第１領域（液晶パネルＬＣＰを上下左右に４分割したときの左上領域）の左半分ＡＲ１に対応する映像信号（画素数２Ｋ２Ｋ）を、２本（フルＨＤ画素数の映像信号Ｑｃ１・Ｑｃ２）に分割して表示制御基板ＤＣ１の映像処理回路ＥＰ１に出力し、上記第１領域の右半分ＡＲ２に対応する映像信号（画素数２Ｋ２Ｋ）を、２本（フルＨＤ画素数の映像信号Ｑｃ３・Ｑｃ４）に分割して表示制御基板ＤＣ１の映像処理回路ＥＰ２に出力し、第２領域（液晶パネルＬＣＰを上下左右に４分割したときの右上領域）の左半分ＡＲ３に対応する映像信号（画素数２Ｋ２Ｋ）を、２本（フルＨＤ画素数の映像信号Ｑｃ５・Ｑｃ６）に分割して表示制御基板ＤＣ２の映像処理回路ＥＰ３に出力し、上記第２領域の右半分ＡＲ４に対応する映像信号（画素数２Ｋ２Ｋ）を、２本（フルＨＤ画素数の映像信号Ｑｃ７・Ｑｃ８）に分割して表示制御基板ＤＣ２の映像処理回路ＥＰ４に出力し、第３領域（液晶パネルＬＣＰを上下左右に４分割したときの左下領域）の左半分ＡＲ５に対応する映像信号（画素数２Ｋ２Ｋ）を、２本（フルＨＤ画素数の映像信号Ｑｃ９・Ｑｃ１０）に分割して表示制御基板ＤＣ３の映像処理回路ＥＰ５に出力し、上記第３領域の右半分ＡＲ６に対応する映像信号（画素数２Ｋ２Ｋ）を、２本（フルＨＤ画素数の映像信号Ｑｃ１１・Ｑｃ１２）に分割して表示制御基板ＤＣ３の映像処理回路ＥＰ６に出力し、第４領域（液晶パネルＬＣＰを上下左右に４分割したときの右下領域）の左半分ＡＲ７に対応する映像信号（画素数２Ｋ２Ｋ）を、２本（フルＨＤ画素数の映像信号Ｑｃ１３・Ｑｃ１４）に分割して表示制御基板ＤＣ４の映像処理回路ＥＰ７に出力し、上記第４領域の右半分ＡＲ８に対応する映像信号（画素数２Ｋ２Ｋ）を、２本（フルＨＤ画素数の映像信号Ｑｃ１５・Ｑｃ１６）に分割して表示制御基板ＤＣ４の映像処理回路ＥＰ８に出力する。

　さらに、ピクセルマッピング回路ＰＭＣは、表示制御基板ＤＣ１のタイミングコントローラＴＣ１に同期信号ＳＹＳ（垂直同期信号、水平同期信号、クロック信号、データイネーブル信号、極性反転信号等）を出力し、これを受けたタイミングコントローラＴＣ１は、この同期信号ＳＹＳを、表示制御基板ＤＣ１～ＤＣ４に接続された基板間共有線ＳＳＬに送信する。

　タイミングコントローラＴＣ１は、ピクセルマッピング回路ＰＭＣから受けた同期信号ＳＹＳを受けて映像処理回路ＥＰ１と協働し、映像信号Ｑｃ１・Ｑｃ２に階調変換処理およびフレームレート変換（ＦＲＣ）処理等の映像処理を行った後に、ＡＲ１に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ１を出力し、ゲートドライバＧＤ１のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ１を出力し、ＣＳドライバＣＤ１にＣＳ制御信号ＣＣ１を出力する。

　タイミングコントローラＴＣ２は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ２と協働し、映像信号Ｑｃ３・Ｑｃ４に上記映像処理を行った後に、ＡＲ２に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ２を出力する。

　タイミングコントローラＴＣ３は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ３と協働し、映像信号Ｑｃ５・Ｑｃ６に上記映像処理を行った後に、ＡＲ３に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ３を出力する。

　タイミングコントローラＴＣ４は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ４と協働し、映像信号Ｑｃ７・Ｑｃ８に上記映像処理を行った後に、ＡＲ４に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ４を出力し、ゲートドライバＧＤ２のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ２を出力し、ＣＳドライバＣＤ２にＣＳ制御信号ＣＣ２を出力する。

　タイミングコントローラＴＣ５は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ５と協働し、映像信号Ｑｃ９・Ｑｃ１０に上記映像処理を行った後に、ＡＲ５に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ５を出力し、ゲートドライバＧＤ３のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ３を出力し、ＣＳドライバＣＤ３にＣＳ制御信号ＣＣ３を出力する。

　タイミングコントローラＴＣ６は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ６と協働し、映像信号Ｑｃ１１・Ｑｃ１２に上記映像処理を行った後に、ＡＲ６に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ６を出力する。

　タイミングコントローラＴＣ７は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ７と協働し、映像信号Ｑｃ１３・Ｑｃ１４に上記映像処理を行った後に、ＡＲ７に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ７を出力する。

　タイミングコントローラＴＣ８は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ８と協働し、映像信号Ｑｃ１５・Ｑｃ１６に上記映像処理を行った後に、ＡＲ８に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ８を出力し、ゲートドライバＧＤ４のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ４を出力し、ＣＳドライバＣＤ４にＣＳ制御信号ＣＣ４を出力する。

　なお、ソース制御信号ＳＣ１～ＳＣ８には、データ信号、データイネーブル信号（ＤＥ信号）、ソーススタートパルス、およびソースクロックが含まれ、ゲート制御信号ＧＣ１～ＧＣ４には、イニシャル信号、ゲートスタートパルスおよびゲートクロックが含まれる。

　また、表示制御基板ＤＣ１～ＤＣ４の動作中にいずれかの表示制御基板に異常が発生した場合には、異常が発生した表示制御基板から送信されたフェイルセーフ信号が、他のすべての表示制御基板で受信され、全ての表示制御基板は瞬時に自走（黒表示）モードとなる。これにより、映像破綻が回避される。

　液晶パネルＬＣＰは、アクティブマトリクス基板、液晶層（図示せず）および対向基板（図示せず）を備え、アクティブマトリクス基板には、複数の画素電極（図示せず）、複数のＴＦＴ（薄膜トランジスタ、図示せず）、行方向（パネルの長辺に沿う方向）に延伸する走査信号線Ｇａ～Ｇｄ、列方向に延伸する複数のデータ信号線Ｓａ～Ｓｄ、行方向に延伸する保持容量配線（ＣＳ配線）ＣＳａ～ＣＳｄ、および列方向に延伸するＣＳ幹配線Ｍａ～Ｍｈが設けられ、対向基板には、共通電極（図示せず）、カラーフィルタ、およびブラックマトリクス（図示せず）が設けられている。

　液晶パネルＬＣＰは、１つの画素列の上半分（パネルの上流側）に対応して２本のデータ信号線が設けられるとともに、この画素列の下半分（パネルの下流側）に対応して２本のデータ信号線が設けられた、いわゆる上下分割ダブルソース構造（１画素列あたり４本のデータ信号線が設けられ、同時に４本の走査信号線を選択することが可能な構造）を有し、４倍速駆動が可能である。さらに、液晶パネルＬＣＰは、１つの画素に少なくとも２つの画素電極を備えたいわゆるマルチ画素方式であり、１画素内に形成された明領域と暗領域とによって視野角特性を高めることが可能となっている。

　例えば、図２および図３に示すように、パネルの上半分（上流側）に走査信号線Ｇａ・Ｇｂおよび保持容量配線ＣＳａ・ＣＳｂが設けられるとともに、パネルの下半分（下流側）に走査信号線Ｇｃ・Ｇｄおよび保持容量配線ＣＳｃ・ＣＳｄが設けられ、１つの画素列ＰＬ１の上半分（上流側）に列方向に隣り合う２つの画素Ｐａ・Ｐｂが含まれるともに、画素列ＰＬ１の下半分（下流側）に列方向に隣り合う２つの画素Ｐｃ・Ｐｄが含まれ、画素列ＰＬ１の上半分（上流側）に対応してデータ信号線Ｓａ・Ｓｂが設けられるとともに、画素列ＰＬ１の下半分（下流側）に対応してデータ信号線Ｓｃ・Ｓｄが設けられている。

　そして、画素Ｐａに含まれる２つの画素電極１７Ａ・１７ａのうち画素電極１７Ａに接続するＴＦＴ１２Ａおよび画素電極１７ａに接続するＴＦＴ１２ａそれぞれが、データ信号線Ｓａと走査信号線Ｇａとに接続され、画素電極１７Ａが保持容量配線と保持容量を形成し、画素電極１７ａが保持容量配線ＣＳａと保持容量を形成し、さらに、画素Ｐｂに含まれる２つの画素電極１７Ｂ・１７ｂのうち画素電極１７Ｂに接続するＴＦＴ１２Ｂおよび画素電極１７ｂに接続するＴＦＴ１２ｂそれぞれが、データ信号線Ｓｂと走査信号線Ｇｂとに接続され、画素電極１７Ｂが保持容量配線ＣＳａと保持容量を形成し、画素電極１７ｂが保持容量配線ＣＳｂと保持容量を形成し、さらに、画素Ｐｃに含まれる２つの画素電極１７Ｃ・１７ｃのうち画素電極１７Ｃに接続するＴＦＴ１２Ｃおよび画素電極１７ｃに接続するＴＦＴ１２ｃそれぞれが、データ信号線Ｓｃと走査信号線Ｇｃとに接続され、画素電極１７Ｃが保持容量配線と保持容量を形成し、画素電極１７ｃが保持容量配線ＣＳｃと保持容量を形成し、さらに、画素Ｐｄに含まれる２つの画素電極１７Ｄ・１７ｄのうち画素電極１７Ｄに接続するＴＦＴ１２Ｄおよび画素電極１７ｄに接続するＴＦＴ１２ｄそれぞれが、データ信号線Ｓｄと走査信号線Ｇｄとに接続され、画素電極１７Ｄが保持容量配線ＣＳｃと保持容量を形成し、画素電極１７ｄが保持容量配線ＣＳｄと保持容量を形成しており、４本の走査信号線Ｇａ～Ｇｄは同時に選択される。

　なお、パネル上半分に設けられたデータ信号線の数は、少なくとも７６８０（画素）×３（原色）×２（ダブルソース）＝４６０８０本であり、パネル上半分に設けられた走査信号線の数は、少なくとも４３２０本であり、パネル上半分に設けられた保持容量配線の数は、少なくとも４３２１本であり、パネル下半分に設けられたデータ信号線の数は、少なくとも４６０８０本であり、パネル下半分に設けられた走査信号線の数は、少なくとも４３２０本であり、パネル下半分に設けられた保持容量配線の数は、少なくとも４３２０本である。

　また、同時に選択される４本の走査信号線Ｇａ～Ｇｄについて、走査信号線Ｇａがパネルの上側長辺から数えてＭライン目で走査信号線ＧｂがＭ＋１ライン目とすると、走査信号線Ｇｃは、この上側長辺から数えてＭ＋２１６０ライン目で走査信号線ＧｂがＭ＋２１６１ライン目となっており、パネル上半分に設けられた走査信号線Ｇａに第ＮフレームのＭライン目のデータ信号が書き込まれるとすると、パネル下半分に設けられた走査信号線Ｇｃには、１つ前のフレームである第Ｎ－１フレームのＭ＋２１６０ライン目のデータ信号が書き込まれる。

　また、１つのデータ信号線の供給されるデータ信号の極性は１垂直走査期間（１Ｖ）ごとに反転し、同一垂直走査期間では、隣り合う２つのデータ信号線の一方と他方とに供給されるデータ信号の極性が逆極性となっている。こうすれば、各データ信号線を１Ｖ反転としながら（すなわち、極性反転周期を長くして消費電力を低減しながら）、画面内の画素の極性分布をドット反転とする（これにより、ＴＦＴがＯＦＦしたときに生じる引き込み電圧に起因するフリッカを抑制する）ことができる。

　また、ゲートドライバＧＤ１は、液晶パネルＬＣＰの上半分が有する２つの短辺の一方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。垂直ドライバＧＤ２は、液晶パネルＬＣＰの上半分が有する上記２つの短辺の他方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。また、ゲートドライバＧＤ３は、液晶パネルＬＣＰの下半分が有する２つの短辺の一方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。垂直ドライバＧＤ４は、液晶パネルＬＣＰの下半分が有する上記２つの短辺の他方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。そして、パネル上半分に設けられた各走査信号線はゲートドライバＧＤ１・ＧＤ２によって駆動され、パネル下半分に設けられた各走査信号線はゲートドライバＧＤ３・ＧＤ４によって駆動される。すなわち、１本の走査信号線がその両側に配置された２つのゲートドライバに接続され、これら２つのゲートドライバからこの１つの走査信号線に同一位相の走査（パルス）信号が供給される。こうすれば、走査信号線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。

　ソースドライバＳＤ１は、液晶パネルＬＣＰの上半分が有する１つの長辺に沿って設けられ、行方向に並ぶ４８個のソースドライバチップＪ（１つのソースドライバチップの出力端子数は９６０個）と、図示しない４つのソースドライバ基板を含む（１つのソースドライバ基板には１２個のソースドライバチップＪが装着される）。一方、ソースドライバＳＤ２は、液晶パネルＬＣＰの下半分が有する１つの長辺に沿って設けられ、行方向に並ぶ４８個のソースドライバチップＪ（１つのソースドライバチップの出力端子数は９６０個）と、図示しない４つのソースドライバ基板を含む（１つのソースドライバ基板には１２個のソースドライバチップＪが装着される）。そして、パネル上半分に設けられた各データ信号線はソースドライバＳＤ１によって駆動され、パネル下半分に設けられた各データ信号線はソースドライバＳＤ２によって駆動される。例えば、データ信号線ＳａはソースドライバＳＤ１によって駆動され、データ信号線ＳｃはソースドライバＳＤ２によって駆動される。なお、スペースの関係でソースドライバチップＪをパネル長辺に沿って並べることができない場合は、スペースの余裕のあるパネル短辺側に並べる（ソースドライバチップＪとゲートドライバチップＩとを列方に並べる）こともできる。この場合、データ信号線とパネル短辺側のソース端子とを接続する中継ラインを、対向基板側に設けたり、アクティブマトリクス基板のソース層（ＴＦＴのソース・ドレイン電極の形成層）以外、すなわち、ゲート絶縁膜の下層（ゲート層）やソース層とＩＴＯ層（画素電極形成層）との間の層に設けたりすることもできる。

　ＣＳ幹配線Ｍａ・Ｍｂは、アクティブマトリクス基板の上半分が有する２つの短辺の一方に近接して設けられ、ＣＳドライバＣＤ１によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｃ・Ｍｄは、アクティブマトリクス基板の上半分が有する上記２つの短辺の他方に近接して設けられ、ＣＳドライバＣＤ２によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｅ・Ｍｆは、アクティブマトリクス基板の下半分が有する２つの短辺の一方に近接して設けられ、ＣＳドライバＣＤ３によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｇ・Ｍｈは、アクティブマトリクス基板の下半分が有する上記２つの短辺の他方に近接して設けられ、それぞれが別位相となるようにＣＳドライバＣＤ４によって駆動される。そして、１本の保持容量配線は、その両側に配置された２本のＣＳ幹配線に接続され、これら２本のＣＳ幹配線からこの１本の保持容量配線に同一位相の変調（パルス）信号が供給される。こうすれば、保持容量配線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。

　例えば、保持容量配線ＣＳａはＣＳ幹配線Ｍａ・Ｍｃに接続され、保持容量配線ＣＳｂはＣＳ幹配線Ｍｂ・Ｍｄに接続され、保持容量配線ＣＳｃはＣＳ幹配線Ｍｅ・Ｍｇに接続され、保持容量配線ＣＳｄはＣＳ幹配線Ｍｆ・Ｍｈに接続されている。したがって、例えば、ＣＳ幹配線Ｍａ・Ｍｂの電位を逆位相となるように制御すると、保持容量配線ＣＳａ・ＣＳｂの電位も逆位相となり、画素Ｐｂでは、２つの画素電極１７Ｂ・１７ｂのうち画素電極１７Ｂが保持容量配線ＣＳａと容量を形成し、画素電極１７ｂが保持容量配線ＣＳｂと容量を形成していることから、画素電極１７Ｂ・１７ｂに同一の信号電位を書き込んだ後に、例えば、画素電極１７Ｂの実効電位をセンター電位に近づく方向にシフトさせる一方、画素電極１７ｂの実効電位をセンター電位から離れる方向にシフトさせる（これにより、１画素内に、画素電極１７Ｂに対応する暗領域と画素電極１７ｂに対応する明領域とを形成する）ことができる。

　４つの表示制御基板ＤＣ１～ＤＣ４は、それぞれ８つの部分表示領域ＡＲ１～ＡＲ８のうちの２つの部分表示領域に対応する映像データを並列に処理している。そして、各表示制御基板ＤＣ１～ＤＣ４は、互いに異なる部分表示領域ＡＲ１～ＡＲ８の表示を制御している。

　そのため、いずれかの表示制御基板で映像データの異常（映像信号のタイミングの異常）が発生したとき、表示領域全体を自走（黒表示）モードにして表示領域全体の表示を適切に制御するためには、異常の情報を表示制御基板ＤＣ１～ＤＣ４の間で共有する必要がある。また、表示領域全体の表示を同時に制御（黒表示等）するために、異常の情報の共有には、即時性が求められる。

　異常の情報を共有する方法として、各タイミングコントローラＴＣ１～ＴＣ８の間でフェイルセーフ信号を送受信することが考えられる。フェイルセーフ信号は、異常が発生したときにタイミングコントローラＴＣ１～ＴＣ８が異常状態に応じた動作（自走制御）を行うための信号であり、あるタイミングコントローラが正常状態であるか異常状態であるかを他のタイミングコントローラに伝える信号である。いずれのタイミングコントローラＴＣ１～ＴＣ８で異常が発生した場合でも、全てのタイミングコントローラＴＣ１～ＴＣ８でその異常の情報を共有するために、双方向の通信が可能でなければならない。

　例えば、フェイルセーフ信号を１つの基板に搭載された２つのタイミングコントローラの間でやりとりするためには、２つのタイミングコントローラをシングルエンドの信号線を用いてワイヤード・オア接続によって接続すればよい。そして、１つの基板に搭載された２つのタイミングコントローラの間でフェイルセーフ信号を送信および受信することで、異常の情報の共有をすることができる。複数のタイミングコントローラが１つの基板に搭載されている場合、基板内に近接して配置される複数のタイミングコントローラを構成する各ＩＣチップを信号線で接続すればよい。

　しかしながら、本実施形態のように複数のタイミングコントローラが異なる基板に搭載されている場合、該複数の基板が離れて位置していると、各タイミングコントローラを接続する（フェイルセーフ信号を送信する）信号線が基板の間に長く延びて配置されることになる。信号線が長くなると、外部ノイズの影響を受けやすくなるという問題が発生する。

　本実施形態では、外部ノイズの影響を受けにくく、かつ、即時に異常情報を伝達可能な双方向通信を行う構成について説明する。

　＜表示制御基板の詳細な構成＞
　図１は、表示制御基板の詳細な構成を示すブロック図である。図１では、４つの表示制御基板ＤＣ１～ＤＣ４の構成のみを示し、他の構成部材の図示は省略している。また、タイミングコントローラＴＣ１～ＴＣ８からの各表示制御基板外への出力の図示は省略している。

　表示制御基板ＤＣ１は、２つの映像処理回路ＥＰ１・ＥＰ２、２つのタイミングコントローラＴＣ１・ＴＣ２、および１つの基板間信号共有回路（インターフェース部）ＳＨ１を備える。表示制御基板ＤＣ２は、２つの映像処理回路ＥＰ３・ＥＰ４、２つのタイミングコントローラＴＣ３・ＴＣ４、および１つの基板間信号共有回路ＳＨ２を備える。表示制御基板ＤＣ３は、２つの映像処理回路ＥＰ５・ＥＰ６、２つのタイミングコントローラＴＣ５・ＴＣ６、および１つの基板間信号共有回路ＳＨ３を備える。表示制御基板ＤＣ４は、２つの映像処理回路ＥＰ７・ＥＰ８、２つのタイミングコントローラＴＣ７・ＴＣ８、および１つの基板間信号共有回路ＳＨ４を備える。各表示制御基板ＤＣ１～ＤＣ４は、対応する部分表示領域ＡＲ１～ＡＲ８および対応するソースドライバチップＪの位置に近接して配置されるため、互いに距離が離れている。

　基板間信号共有回路ＳＨ１は、入出力切替部ＩＦＳ１、ＬＶＤＳ（Low voltage differential signaling）ドライバ（差動信号出力部）ＬＤ１、およびＬＶＤＳレシーバ（差動信号入力部）ＬＲ１を備える。ＬＶＤＳドライバＬＤ１およびＬＶＤＳレシーバＬＲ１は、セットで差動信号送受信部を構成している。基板間信号共有回路ＳＨ２は、入出力切替部ＩＦＳ２、ＬＶＤＳドライバＬＤ２、およびＬＶＤＳレシーバＬＲ２を備える。基板間信号共有回路ＳＨ３は、入出力切替部ＩＦＳ３、ＬＶＤＳドライバＬＤ３、およびＬＶＤＳレシーバＬＲ３を備える。基板間信号共有回路ＳＨ４は、入出力切替部ＩＦＳ４、ＬＶＤＳドライバＬＤ４、およびＬＶＤＳレシーバＬＲ４を備える。ＬＶＤＳレシーバＬＲ１～ＬＲ４は、Ｔｙｐｅ－２仕様のマルチポイントＬＶＤＳである。Ｔｙｐｅ－２仕様（フェイルセーフ機能付き）のマルチポイントＬＶＤＳレシーバは、Ｈｉｇｈ／Ｌｏｗ判定の閾値を１００ｍＶオフセットさせたレシーバであり、電位差０Ｖの入力はＬｏｗに判定される。ただし、ここで言うＴｙｐｅ－２仕様のフェイルセーフ機能は、本発明のフェイルセーフ信号とは関係ない。

　各ＬＶＤＳドライバＬＤ１～ＬＤ４および各ＬＶＤＳレシーバＬＲ１～ＬＲ４は、差動信号を伝送するための１対の基板間信号線（基板間接続部）に対して、マルチポイント接続されている。これにより、各基板間信号共有回路ＳＨ１～ＳＨ４が、互いに接続される。なお、各ＬＶＤＳレシーバＬＲ１～ＬＲ４のうち（バスの両端に位置する）２つのＬＶＤＳレシーバＬＲ１・ＬＲ３付近の１対の基板間信号線の間には、終端抵抗が設けられている。なお、各ＬＶＤＳドライバＬＤ１～ＬＤ４には、出力に使用するための電圧として、常にＨレベル（Ｈｉｇｈ）の電圧が入力されている。

　映像処理回路ＥＰ１～ＥＰ８は、上述したようにそれぞれタイミングコントローラＴＣ１～ＴＣ８と協働して、各種の映像処理を行う。

　タイミングコントローラＴＣ１は、あるフレームの映像信号Ｑｃ１・Ｑｃ２に対する上記映像処理が、所定のタイミング（所定の期間内）で完了するか否かを監視する。すなわちソース制御信号ＳＣ１、ゲート制御信号ＧＣ１、およびＣＳ制御信号ＣＣ１を所定のタイミングで出力可能な状態になっている場合、タイミングコントローラＴＣ１～ＴＣ８は、映像信号の入力および映像処理は正常に行われている状態（正常状態）であると判定する。正常状態では、各タイミングコントローラＴＣ１～ＴＣ８から各ドライバに制御信号が遅延なく出力され、映像の表示が正常に行われる。

　一方、ソース制御信号ＳＣ１、ゲート制御信号ＧＣ１、およびＣＳ制御信号ＣＣ１のいずれかが所定のタイミングで出力可能な状態になっていない場合、タイミングコントローラＴＣ１～ＴＣ８は、映像信号の入力または映像処理が正常に行われていない状態（異常状態）であると判定する。異常状態であるタイミングコントローラＴＣ１～ＴＣ８は、正常なタイミングで制御信号を出力できない。よって、各部分表示領域ＡＲ１～ＡＲ８の表示を自走制御して映像の表示の破綻を防止するために、異常状態と判定したタイミングコントローラは、他のタイミングコントローラに異常状態を通知する必要がある。

　（表示制御基板の動作）
　以下では主に表示制御基板ＤＣ１のタイミングコントローラＴＣ１・ＴＣ２および基板間信号共有回路ＳＨ１の動作について説明するが、他の表示制御基板ＤＣ２～ＤＣ４のタイミングコントローラＴＣ３～ＴＣ８および基板間信号共有回路ＳＨ２～ＳＨ４についても同様である。

　同じ表示制御基板ＤＣ１に搭載されるタイミングコントローラＴＣ１とタイミングコントローラＴＣ２と基板間信号共有回路ＳＨ１とは、シングルエンドの基板内信号線を用いてワイヤード・オア接続によって接続されている。タイミングコントローラＴＣ１とタイミングコントローラＴＣ２と基板間信号共有回路ＳＨ１とは、基板内信号線を介して、基板内フェイルセーフ信号の送受信を行う。正常状態では、タイミングコントローラＴＣ１・ＴＣ２および基板間信号共有回路ＳＨ１の基板内信号線に対する出力はＯＦＦになっており、基板内フェイルセーフ信号はＤＩＳＡＢＬＥ（無効）になっている、すなわち基板内信号線の電圧はＨレベルに維持されている。

　自身が正常状態であると判定すると、タイミングコントローラＴＣ１・ＴＣ２は、タイミングコントローラＴＣ１・ＴＣ２の基板内信号線ポートを、入力ポートに設定する。これにより、タイミングコントローラＴＣ１・ＴＣ２は、基板内フェイルセーフ信号のＥＮＡＢＬＥ（有効）／ＤＩＳＡＢＬＥ（無効）（基板内信号線の電圧レベル）を監視する。

　自身が異常状態であると判定すると、タイミングコントローラＴＣ１・ＴＣ２は、自走モードとなり、入力信号に依存せずに自身の内部で予め設定されたタイミングに従って自走制御のための制御信号を生成し、自走制御のための制御信号（ゲート制御信号および黒映像データ信号を含むソース制御信号等）を各ドライバに出力し、対応する部分表示領域ＡＲ１・ＡＲ２を黒表示にする。また、自身が異常状態であると判定すると、タイミングコントローラＴＣ１・ＴＣ２は、タイミングコントローラＴＣ１・ＴＣ２の基板内信号線ポートを、出力ポートに設定し、基板内フェイルセーフ信号をＥＮＡＢＬＥ（有効）にする、すなわち基板内信号線の電圧をＬレベル（Ｌｏｗ）に駆動する。

　また、自身が正常状態であっても、基板内フェイルセーフ信号がＥＮＡＢＬＥ（有効）（基板内信号線の電圧がＬレベル）であることを検知すると、タイミングコントローラＴＣ１・ＴＣ２は、自走モードとなり、自走制御のための制御信号を各ドライバに出力し、対応する部分表示領域ＡＲ１・ＡＲ２を黒表示にする。

　入出力切替部ＩＦＳ１は、フェイルセーフ信号を、表示制御基板ＤＣ１の中のタイミングコントローラＴＣ１・ＴＣ２から表示制御基板ＤＣ１の外のタイミングコントローラＴＣ３～ＴＣ８に伝送するモードと、表示制御基板ＤＣ１の外のタイミングコントローラＴＣ３～ＴＣ８から表示制御基板ＤＣ１の中のタイミングコントローラＴＣ１・ＴＣ２に伝送するモードとを切り替える役割を果たす。

　ＬＶＤＳレシーバＬＲ１から入出力切替部ＩＦＳ１への入力信号がＬレベルである場合（正常状態）、入出力切替部ＩＦＳ１は、基板間信号共有回路ＳＨ１の基板内信号線側ポートを、入力ポートに設定し、基板間信号共有回路ＳＨ１の入出力切替部ＩＦＳ１は、基板内フェイルセーフ信号のＥＮＡＢＬＥ（有効）／ＤＩＳＡＢＬＥ（無効）（基板内信号線の電圧レベル）を監視する。

　基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）である場合、入出力切替部ＩＦＳ１は、ＬＶＤＳドライバＬＤ１およびＬＶＤＳレシーバＬＲ１に、ドライバ／レシーバの切り替えのための入出力制御信号（Ｌレベル）を出力する。また、基板内フェイルセーフ信号がＥＮＡＢＬＥ（有効）である場合、入出力切替部ＩＦＳ１は、ＬＶＤＳドライバＬＤ１およびＬＶＤＳレシーバＬＲ１に、入出力制御信号（Ｈレベル）を出力する。

　一方、ＬＶＤＳレシーバＬＲ１から入出力切替部ＩＦＳ１への入力信号がＨレベルである場合、入出力切替部ＩＦＳ１は、基板間信号共有回路ＳＨ１の基板内信号線側ポートを、出力ポートに設定し、基板内フェイルセーフ信号をＥＮＡＢＬＥ（有効）にする、すなわち基板内信号線の電圧をＬレベルに駆動する。

　入出力制御信号がＬレベルである場合、ＬＶＤＳドライバＬＤ１は非アクティブとなり、ＬＶＤＳレシーバＬＲ１はアクティブとなる。すなわち、基板間信号共有回路ＳＨ１の基板間信号線側（ＬＶＤＳドライバＬＤ１およびＬＶＤＳレシーバＬＲ１）は、入力モードに設定されている。よって、１対の基板間信号線の差動信号（基板間フェイルセーフ信号）は、Ｍ－ＬＶＤＳタイプレシーバのＴｙｐｅ－２仕様におけるＬレベル（ＤＩＳＡＢＬＥ（無効）：１対の基板間信号線の電位差が閾値より小さい）になっている。一方、入出力制御信号がＨレベルである場合、ＬＶＤＳドライバＬＤ１はアクティブとなり、ＬＶＤＳレシーバＬＲ１は非アクティブとなる。このとき、基板間信号共有回路ＳＨ１の基板間信号線側は、出力モードに設定されている。よって、１対の基板間信号線の差動信号はＨレベル（１対の基板間信号線の＋極性の電位が－極性の電位より閾値以上高い、例えば図７（ｂ）において、信号１（＋極性）の電位が信号２（－極性）の電位より閾値以上高い）になっている。このとき、基板間フェイルセーフ信号はＥＮＡＢＬＥ（有効）である。

　入力モード時のＬＶＤＳレシーバＬＲ１は、基板間フェイルセーフ信号を受信し、基板間フェイルセーフ信号に応じた信号を入出力切替部ＩＦＳ１に出力する。すなわち、基板間フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）（Ｌレベル）である場合、入力モード時のＬＶＤＳレシーバＬＲ１は、Ｌレベルの信号を入出力切替部ＩＦＳ１に出力する。基板間フェイルセーフ信号がＥＮＡＢＬＥ（有効）（Ｈレベル）である場合、入力モード時のＬＶＤＳレシーバＬＲ１は、Ｈレベルの信号を入出力切替部ＩＦＳ１に出力する。

　例えば、全てのタイミングコントローラＴＣ１～ＴＣ８が正常状態であるときの、基板間信号共有回路ＳＨ１および基板間信号共有回路ＳＨ２の状態は、図４に示す表のようになる。このとき、基板間信号共有回路ＳＨ１・ＳＨ２について、基板内フェイルセーフ信号および基板間フェイルセーフ信号は共にＤＩＳＡＢＬＥ（無効）である。また、基板間信号共有回路ＳＨ１・ＳＨ２について、基板内信号線側ポートは入力ポートに設定されている。また、入出力切替部ＩＦＳ１・ＩＦＳ２が出力する入出力制御信号はＬレベルであり、基板間信号線側（ＬＶＤＳドライバＬＤ１・ＬＤ２およびＬＶＤＳレシーバＬＲ１・ＬＲ２）は入力モードに設定されている。

　いずれかの表示制御基板に異常が発生した場合について説明する。

　（タイミングコントローラＴＣ１が異常状態である場合）
　例えば、映像処理回路ＥＰ１の処理で異常が発生し、タイミングコントローラＴＣ１に入力された映像信号が適切なものではなく、タイミングコントローラＴＣ１が異常状態と判定したとする。このとき、タイミングコントローラＴＣ１は、自身を自走モードに変更する。また、タイミングコントローラＴＣ１は、タイミングコントローラＴＣ１の基板内信号線ポートを、出力ポートに設定し、基板内フェイルセーフ信号をＥＮＡＢＬＥ（有効）（Ｌレベル）に駆動する。タイミングコントローラＴＣ２は、表示制御基板ＤＣ１の基板内フェイルセーフ信号がＥＮＡＢＬＥ（有効）であることを検知すると、自身を自走モードに変更する。

　また、入出力切替部ＩＦＳ１は、基板内フェイルセーフ信号がＥＮＡＢＬＥ（有効）であることを検知すると、ＬＶＤＳドライバＬＤ１およびＬＶＤＳレシーバＬＲ１に、入出力制御信号（Ｈレベル）を出力する。

　Ｈレベルの入出力制御信号が入力されたＬＶＤＳドライバＬＤ１はアクティブになり、ＬＶＤＳレシーバＬＲ１は非アクティブになる。すなわち、基板間信号共有回路ＳＨ１の基板間信号線側は、出力モードに設定される。ＬＶＤＳドライバＬＤ１は、基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）（Ｈレベル）を出力する。

　入力モードである表示制御基板ＤＣ２のＬＶＤＳレシーバＬＲ２は、基板間フェイルセーフ信号がＥＮＡＢＬＥ（有効）であることを検知し、Ｈレベルの信号を入出力切替部ＩＦＳ２に出力する。

　ＬＶＤＳレシーバＬＲ２からＨレベルの信号を入力された入出力切替部ＩＦＳ２は、基板間信号共有回路ＳＨ２の基板内信号線側ポートを、出力ポートに設定し、表示制御基板ＤＣ２の基板内フェイルセーフ信号をＥＮＡＢＬＥ（有効）（Ｌレベル）に駆動する。

　タイミングコントローラＴＣ３・ＴＣ４は、表示制御基板ＤＣ２の基板内フェイルセーフ信号がＥＮＡＢＬＥ（有効）であることを検知すると、自身を自走モードに変更する。

　他の表示制御基板ＤＣ３・ＤＣ４においても、同様にタイミングコントローラＴＣ５～ＴＣ８が自走モードに変更される。

　このとき、基板間信号共有回路ＳＨ１および基板間信号共有回路ＳＨ２の状態は、図５に示す表のようになる。このとき、基板間信号共有回路ＳＨ１・ＳＨ２について、基板内フェイルセーフ信号および基板間フェイルセーフ信号は共にＥＮＡＢＬＥ（有効）である。また、基板間信号共有回路ＳＨ１について、基板内信号線側ポートは入力ポートに設定されている。基板間信号共有回路ＳＨ２について、基板内信号線側ポートは出力ポートに設定されている。また、入出力切替部ＩＦＳ１が出力する入出力制御信号はＨレベルであり、基板間信号共有回路ＳＨ１の基板間信号線側（ＬＶＤＳドライバＬＤ１およびＬＶＤＳレシーバＬＲ１）は出力モードに設定されている。また、入出力切替部ＩＦＳ２が出力する入出力制御信号はＬレベルであり、基板間信号共有回路ＳＨ２の基板間信号線側（ＬＶＤＳドライバＬＤ２およびＬＶＤＳレシーバＬＲ２）は入力モードに設定されている。

　なお、この自走モードは、異常状態が発生したタイミングコントローラＴＣ１の異常状態が解消されない限り継続する。

　以上により、ある表示制御基板ＤＣ１に搭載された１つのタイミングコントローラＴＣ１で異常が発生した場合、フェイルセーフ信号が他の表示制御基板ＤＣ２～ＤＣ４に搭載されたものを含めた全てのタイミングコントローラＴＣ２～ＴＣ８に即座に伝送される。それゆえ、即座に全タイミングコントローラＴＣ１～ＴＣ８が自走モードに変更される。そのため、本実施形態では、一部の部分表示領域の表示と他の部分表示領域の表示とが整合していない不適切な表示を行うことを防止することができる。また、走査信号線Ｇａ～Ｇｄおよび保持容量配線（ＣＳ配線）ＣＳａ～ＣＳｄは、各部分表示領域ＡＲ１～ＡＲ８毎に分かれているわけではないので、ずれたタイミングで各タイミングコントローラＴＣ１～ＴＣ８がゲートドライバＧＤ１～ＧＤ４、ソースドライバＳＤ１～ＳＤ２、およびＣＳドライバＣＤ１～ＣＤ４に制御信号を出力すると、液晶パネルＬＣＰを損傷する可能性がある。本実施形態によれば、一部のタイミングコントローラＴＣ１～ＴＣ８が異常を検知すると、全てのタイミングコントローラＴＣ１～ＴＣ８が自走モードで動作を行う。そのため、液晶パネルＬＣＰの損傷を防止することができる。

　また、異なる表示制御基板の間を差動信号によって基板間フェイルセーフ信号を伝送しているので、基板間信号線が長くても外部ノイズの影響を受けにくい。図７に、（ａ）一般的な不平衡信号と、（ｂ）差動信号とを示す。不平衡信号（ＴＴＬ、ＣＭＯＳ等）では、シングルエンドの１本の信号線によって信号を伝送し、信号線の電位とＧＮＤ電位との差によって、ＨｉｇｈおよびＬｏｗを表す。そのため、外部ノイズによって信号線の電位が変化すると、信号が誤って検出される可能性がある。差動信号（平衡信号、ＬＶＤＳ等）では、２本の信号線の電位の差によってＨｉｇｈおよびＬｏｗを表す。そのため、外部ノイズをキャンセルし、外部ノイズによる誤動作を防止することができる。

　（タイミングコントローラＴＣ１の異常状態が解消した場合）
　タイミングコントローラＴＣ１に異常状態が発生している図５に示す状態から、タイミングコントローラＴＣ１の異常状態が解消した場合について以下に説明する。

　タイミングコントローラＴＣ１は、正常動作が可能になり異常状態が解消すると、自身の自走モードを通常の動作モードに変更する。また、タイミングコントローラＴＣ１は、タイミングコントローラＴＣ１の基板内信号線ポートを、入力ポートに設定し、基板内フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）（Ｈレベル）にする。タイミングコントローラＴＣ２は、表示制御基板ＤＣ１の基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）であることを検知すると、自身の自走モードを通常の動作モードに変更する。

　入出力切替部ＩＦＳ１は、表示制御基板ＤＣ１の基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）であることを検知すると、ＬＶＤＳドライバＬＤ１およびＬＶＤＳレシーバＬＲ１に、入出力制御信号（Ｌレベル）を出力する。

　Ｌレベルの入出力制御信号が入力されたＬＶＤＳドライバＬＤ１は非アクティブになり、ＬＶＤＳレシーバＬＲ１がアクティブになる。すなわち、基板間信号共有回路ＳＨ１の基板間信号線側は、入力モードに設定される。これによりＬＶＤＳドライバＬＤ１は非動作状態となり、基板間フェイルセーフ信号はＤＩＳＡＢＬＥ（無効）（Ｌレベル）に切り替わる。

　入力モードである表示制御基板ＤＣ２のＬＶＤＳレシーバＬＲ２は、基板間フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）に切り替わったことを検知し、Ｌレベルの信号を入出力切替部ＩＦＳ２に出力する。

　ＬＶＤＳレシーバＬＲ２からＬレベルの信号を入力された入出力切替部ＩＦＳ２は、基板間信号共有回路ＳＨ２の基板内信号線側ポートを、入力ポートに設定し、表示制御基板ＤＣ２の基板内フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）（Ｈレベル）に切り替える。

　タイミングコントローラＴＣ３・ＴＣ４は、表示制御基板ＤＣ２の基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）であることを検知すると、自身の自走モードを通常の動作モードに変更する。同様に他の表示制御基板ＤＣ３～ＤＣ４のタイミングコントローラＴＣ５～ＴＣ８の自走モードも解除される。

　以上により、全てのタイミングコントローラＴＣ１～ＴＣ８の自走モードが解除され、通常の映像の表示が行われるようになる。異常状態が解消した場合の自走モードからの復帰も、異常状態の発生時と同様に、迅速に全てのタイミングコントローラＴＣ１～ＴＣ８において行われる。よって、自走モードである期間を必要最小限に抑えることができる。

　（タイミングコントローラＴＣ１・ＴＣ３が異常状態である場合）
　タイミングコントローラＴＣ１に異常状態が発生している図５に示す状態から、さらに異なる表示制御基板ＤＣ２に搭載されるタイミングコントローラＴＣ３にも異常状態が発生した場合について以下に説明する。なお、タイミングコントローラＴＣ１・ＴＣ３においてほぼ同時に（ＴＣ１が少しだけ早く）異常状態が検知された場合もこれに当たる。

　まず、タイミングコントローラＴＣ１の異常状態が継続しているので、タイミングコントローラＴＣ３は自走モードにある。異常状態が継続しているタイミングコントローラＴＣ１に加えて、タイミングコントローラＴＣ３に異常状態が発生すると、タイミングコントローラＴＣ３は、タイミングコントローラＴＣ３の基板内信号線ポートを、入力ポートから出力ポートに変更し、表示制御基板ＤＣ２の基板内フェイルセーフ信号をＥＮＡＢＬＥ（有効）（Ｌレベル）に駆動する。なお、入出力切替部ＩＦＳ２が元々表示制御基板ＤＣ２の基板内フェイルセーフ信号をＥＮＡＢＬＥ（有効）（Ｌレベル）に駆動しているので、基板内フェイルセーフ信号に変化はない。なお、この基板内信号線はワイヤード・オア接続されているので、タイミングコントローラおよび表示制御基板のいずれか複数が個別にＬレベルの出力を行っても問題ない。タイミングコントローラおよび表示制御基板のいずれも基板内信号線にＬレベルの出力を行わない場合には、この基板内信号線は抵抗によってプルアップされているのでＨレベルとなる。

　入出力切替部ＩＦＳ２は、タイミングコントローラＴＣ１の異常状態により、基板間信号共有回路ＳＨ２の基板内信号線側を、既に出力ポートに設定している。そのため、これ以上状態は変化しない。

　ここから、タイミングコントローラＴＣ３の異常状態が解消すれば、図５に示す状態に戻る。

　なお、表示制御基板ＤＣ１のタイミングコントローラＴＣ１と異なる表示制御基板ＤＣ２のタイミングコントローラＴＣ３とが、完全に同時に異常状態になった場合、例えば、両方の表示制御基板ＤＣ１・ＤＣ２のＬＶＤＳドライバＬＤ１・ＬＤ２が、基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）（Ｈレベル）を出力することがある。この場合も、全ての表示制御基板ＤＣ１～ＤＣ４のタイミングコントローラＴＣ１～ＴＣ８は自走モードになる。また、基板間フェイルセーフ信号を伝送する基板間信号線も、差動信号性におけるワイヤード・オア接続されている（つまりＭ－ＬＶＤＳタイプレシーバのＴｙｐｅ－２仕様（フェイルセーフ機能付き）を使用している）ので、両端から同じレベルの出力があっても問題ない。

　（タイミングコントローラＴＣ１の異常状態が先に解消した場合）
　タイミングコントローラＴＣ１・ＴＣ３の順に異常状態が発生し、それから、タイミングコントローラＴＣ１の異常状態が先に解消した場合について以下に説明する。

　まず、タイミングコントローラＴＣ１・ＴＣ３は共に自走モードにある。

　タイミングコントローラＴＣ１は、正常動作が可能になり異常状態が解消すると、自身の自走モードを一旦通常の動作モードに変更する。また、タイミングコントローラＴＣ１は、タイミングコントローラＴＣ１の基板内信号線ポートを、入力ポートに設定し、基板内フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）（Ｈレベル）にする。タイミングコントローラＴＣ２は、表示制御基板ＤＣ１の基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）であることを検知すると、自身の自走モードを通常の動作モードに変更する。

　ＬＶＤＳレシーバＬＲ２からＬレベルの信号を入力された入出力切替部ＩＦＳ２は、基板間信号共有回路ＳＨ２の基板内信号線側ポートを、入力ポートに設定する。ここで、基板間信号共有回路ＳＨ２の基板内フェイルセーフ信号は、異常状態のタイミングコントローラＴＣ３によってＥＮＡＢＬＥ（有効）（Ｌレベル）に駆動されている。そのため、入出力切替部ＩＦＳ２は、基板間信号共有回路ＳＨ２の基板内フェイルセーフ信号がＥＮＡＢＬＥ（有効）であることを検知し、ＬＶＤＳドライバＬＤ２およびＬＶＤＳレシーバＬＲ２に、入出力制御信号（Ｈレベル）を出力する。

　Ｈレベルの入出力制御信号が入力されたＬＶＤＳドライバＬＤ２はアクティブになり、ＬＶＤＳレシーバＬＲ２は非アクティブになる。すなわち、基板間信号共有回路ＳＨ２の基板間信号線側は、出力モードに設定される。ＬＶＤＳドライバＬＤ２は、基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）（Ｈレベル）を出力する。

　入力モードになっていた表示制御基板ＤＣ１のＬＶＤＳレシーバＬＲ１は、基板間フェイルセーフ信号がＥＮＡＢＬＥ（有効）であることを検知し、Ｈレベルの信号を入出力切替部ＩＦＳ１に出力する。

　ＬＶＤＳレシーバＬＲ１からＨレベルの信号を入力された入出力切替部ＩＦＳ１は、基板間信号共有回路ＳＨ１の基板内信号線側ポートを、出力ポートに設定し、表示制御基板ＤＣ１の基板内フェイルセーフ信号をＥＮＡＢＬＥ（有効）（Ｌレベル）に駆動する。

　タイミングコントローラＴＣ１・ＴＣ２は、表示制御基板ＤＣ１の基板内フェイルセーフ信号がＥＮＡＢＬＥ（有効）であることを検知すると、自身を自走モードに変更する。このように、タイミングコントローラＴＣ１・ＴＣ２は一旦自走モードを解除しても、異常状態が継続している表示制御基板ＤＣ２から基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）を受け、即座に自走モードに戻る。

　他の表示制御基板ＤＣ３・ＤＣ４においても、同様にタイミングコントローラＴＣ５～ＴＣ８が自走モードに維持される。

　このとき、基板間信号共有回路ＳＨ１および基板間信号共有回路ＳＨ２の状態は、図６に示す表のようになる。結局、正常な状態からタイミングコントローラＴＣ３だけに異常状態が発生した場合と同じ状態になる。

　この後、タイミングコントローラＴＣ３の異常状態が解除されれば、全てのタイミングコントローラＴＣ１～ＴＣ８の自走モードが解除され、通常の動作モードに復帰する。

　フェイルセーフ信号を表示制御基板ＤＣ１～ＤＣ４の間でやりとりする場合、複数あるいずれの表示制御基板ＤＣ１～ＤＣ４から、いつフェイルセーフ信号が発信されるか決まっていない。そのため、複数の表示制御基板ＤＣ１～ＤＣ４のいずれから基板間フェイルセーフ信号が発信されても、他の全ての表示制御基板が即座にそれを認識しなければならない。

　本実施形態によれば、入出力切替部ＩＦＳ１～ＩＦＳ４が、基板内の異常を示す基板内フェイルセーフ信号に応じて、基板間フェイルセーフ信号を送受信する差動信号送受信部（ＬＶＤＳドライバＬＤ１～ＬＤ４およびＬＶＤＳレシーバＬＲ１～ＬＲ４）の入力モード・出力モードを切り替える。そのため、基板間および基板内の双方向でかつ迅速にフェイルセーフ信号の送受信が可能である。よって、いずれかのタイミングコントローラが異常状態になれば、速やかに全てのタイミングコントローラＴＣ１～ＴＣ８が自走制御を行うように制御される。また、いずれかのタイミングコントローラが異常状態である限り、全てのタイミングコントローラＴＣ１～ＴＣ８が自走制御を行うように制御され、全てのタイミングコントローラＴＣ１～ＴＣ８の異常状態が解消されると、速やかに自走モードを解除して、通常の映像表示を行うことが可能である。

　＜変形例＞
　なお、本実施形態では、差動信号を用いて基板間フェイルセーフ信号を伝送する構成を説明したが、異なる表示制御基板の基板間信号共有回路をシングルエンドの基板間信号線で接続して基板間フェイルセーフ信号を伝送してもよい。この場合、基板間信号線は、基板内信号線と同様にワイヤード・オア接続される。例えば、異なる表示制御基板に搭載される２つのタイミングコントローラを、ワイヤード・オア接続されたシングルエンドの信号線で直接接続して、双方向にフェイルセーフ信号を伝送させることができる。この場合、入出力モードを切り替える必要がなく、構成が簡易になる。

　なお、上記では液晶表示装置について説明したが、本発明はこれに限らず、プラズマパネルディスプレイまたは有機ＥＬディスプレイ等にも適用可能である。

　［実施形態２］
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、実施形態１にて説明した図面と同じ機能を有する部材・構成については、同じ符号を付記し、その詳細な説明を省略する。本実施形態では、各表示制御基板を環状に接続し、基板間フェイルセーフ信号を伝送する形態について説明する。

　図８は、本実施形態の表示制御基板の詳細な構成を示すブロック図である。図８では、４つの表示制御基板ＤＣ１～ＤＣ４の構成のみを示し、他の構成部材の図示は省略している。また、タイミングコントローラＴＣ１～ＴＣ８からの各表示制御基板外への出力の図示は省略している。

　表示制御基板ＤＣ１は、２つの映像処理回路ＥＰ１・ＥＰ２、２つのタイミングコントローラＴＣ１・ＴＣ２、および１つの基板間信号共有回路ＳＨＡ１を備える。表示制御基板ＤＣ２は、２つの映像処理回路ＥＰ３・ＥＰ４、２つのタイミングコントローラＴＣ３・ＴＣ４、および１つの基板間信号共有回路ＳＨＡ２を備える。表示制御基板ＤＣ３は、２つの映像処理回路ＥＰ５・ＥＰ６、２つのタイミングコントローラＴＣ５・ＴＣ６、および１つの基板間信号共有回路ＳＨＡ３を備える。表示制御基板ＤＣ４は、２つの映像処理回路ＥＰ７・ＥＰ８、２つのタイミングコントローラＴＣ７・ＴＣ８、および１つの基板間信号共有回路ＳＨＡ４を備える。各表示制御基板ＤＣ１～ＤＣ４は、対応する部分表示領域ＡＲ１～ＡＲ８および対応するソースドライバチップＪの位置に近接して配置されるため、互いに距離が離れている。

　基板間信号共有回路ＳＨＡ１と基板間信号共有回路ＳＨＡ２とは、基板間信号共有回路ＳＨＡ１から基板間信号共有回路ＳＨＡ２に差動信号を伝送するための１対の基板間信号線で接続されている（図８では１本の線で省略して示す）。基板間信号共有回路ＳＨＡ２と基板間信号共有回路ＳＨＡ４とは、基板間信号共有回路ＳＨＡ２から基板間信号共有回路ＳＨＡ４に差動信号を伝送するための１対の基板間信号線で接続されている。基板間信号共有回路ＳＨＡ４と基板間信号共有回路ＳＨＡ３とは、基板間信号共有回路ＳＨＡ４から基板間信号共有回路ＳＨＡ３に差動信号を伝送するための１対の基板間信号線で接続されている。基板間信号共有回路ＳＨＡ３と基板間信号共有回路ＳＨＡ１とは、基板間信号共有回路ＳＨＡ３から基板間信号共有回路ＳＨＡ１に差動信号を伝送するための１対の基板間信号線で接続されている。これらの基板間信号線は、一方向にのみ信号を伝送する。これらの基板間信号線は、各基板間信号共有回路ＳＨＡ１～ＳＨＡ４を接続する基板間接続部に含まれると言うことができる。

　（表示制御基板の動作）
　同じ表示制御基板ＤＣ１に搭載されるタイミングコントローラＴＣ１とタイミングコントローラＴＣ２と基板間信号共有回路ＳＨＡ１とは、シングルエンドの基板内信号線を用いてワイヤード・オア接続によって接続されている。タイミングコントローラＴＣ１とタイミングコントローラＴＣ２と基板間信号共有回路ＳＨＡ１とは、基板内信号線を介して、基板内フェイルセーフ信号の送受信を行う。正常状態では、基板内フェイルセーフ信号はＤＩＳＡＢＬＥ（無効）になっている、すなわち基板内信号線の電圧はＨレベルに維持されている。

　タイミングコントローラＴＣ１・ＴＣ２の動作は、実施形態１と同様である。

　基板間信号共有回路ＳＨＡ１について、基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）（Ｈレベル）であり、かつ、基板間信号共有回路ＳＨＡ３からの基板間フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）（Ｌレベル）である場合、基板間信号共有回路ＳＨＡ１は、基板間信号共有回路ＳＨＡ２への基板間フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）（Ｌレベル）にする。

　基板間信号共有回路ＳＨＡ１について、基板内フェイルセーフ信号がＥＮＡＢＬＥ（有効）（Ｌレベル）であることを検知すると、基板間信号共有回路ＳＨＡ１は、基板間信号線の一端に接続されたＬＶＤＳドライバ（図示せず）によって基板間信号共有回路ＳＨＡ２へ基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）（Ｈレベル）を出力する。

　また、基板間信号共有回路ＳＨＡ１について、基板間信号共有回路ＳＨＡ３からの基板間フェイルセーフ信号がＥＮＡＢＬＥ（有効）（Ｈレベル）であることを検知すると、基板間信号共有回路ＳＨＡ１は、基板間信号共有回路ＳＨＡ２へ基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）を出力し、かつ、基板内信号線側ポートを出力ポートに設定し、タイミングコントローラＴＣ１・ＴＣ２に基板内フェイルセーフ信号ＥＮＡＢＬＥ（有効）（Ｌレベル）を出力する。

　各基板間信号共有回路ＳＨＡ１～ＳＨＡ４は、他の基板間信号共有回路から基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）が入力されると、基板間信号線で環状に接続された次の基板間信号共有回路に基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）を出力するので、いずれかの表示制御基板ＤＣ１～ＤＣ４で発生した異常状態を、全ての表示制御基板ＤＣ１～ＤＣ４に伝送することができる。よって、全てのタイミングコントローラＴＣ１～ＴＣ８が自走モードになる。

　なお、このままでは一度自走モードに入ると基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）が巡回し続けてしまい、タイミングコントローラが異常状態から復帰していても、自走モードから復帰できない。そのため、基板間信号共有回路ＳＨＡ１～ＳＨＡ４のいずれかが、所定の期間毎に基板間フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）にする。各基板間信号共有回路ＳＨＡ１～ＳＨＡ４は、他の基板間信号共有回路からの基板間フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）であれば、基板内信号線側ポートを入力ポートに設定し、基板内フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）にする。

　これにより、全てのタイミングコントローラＴＣ１～ＴＣ８が異常状態から復帰していれば、全ての基板間フェイルセーフ信号および基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）になり、タイミングコントローラＴＣ１～ＴＣ８は自走モードから通常の動作モードに復帰し、正常に映像の表示を行う。

　なお、本実施形態では、差動信号を用いて基板間フェイルセーフ信号を伝送する構成を説明したが、実施形態１の変形例と同様に、異なる表示制御基板の基板間信号共有回路をシングルエンドの基板間信号線で接続して基板間フェイルセーフ信号を伝送してもよい。このとき、基板間フェイルセーフ信号もＬレベルの時にＥＮＡＢＬＥ（有効）であるとすれば、基板間信号共有回路は、入力される基板内フェイルセーフ信号と入力される基板間フェイルセーフ信号とのＡＮＤの結果を、基板間フェイルセーフ信号として出力すればよい。

　［実施形態３］
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、実施形態１にて説明した図面と同じ機能を有する部材・構成については、同じ符号を付記し、その詳細な説明を省略する。本実施形態では、各表示制御基板からのフェイルセーフ信号を各表示制御基板に分配する形態について説明する。

　図９は、本実施形態の表示制御基板の詳細な構成を示すブロック図である。図９では、４つの表示制御基板ＤＣ１～ＤＣ４の構成のみを示し、他の構成部材の図示は省略している。また、タイミングコントローラＴＣ１～ＴＣ８からの各表示制御基板外への出力の図示は省略している。

　表示制御基板ＤＣ１は、２つの映像処理回路ＥＰ１・ＥＰ２、２つのタイミングコントローラＴＣ１・ＴＣ２、および１つの基板間信号共有回路ＳＨＢ１を備える。表示制御基板ＤＣ２は、２つの映像処理回路ＥＰ３・ＥＰ４、２つのタイミングコントローラＴＣ３・ＴＣ４、および１つの基板間信号共有回路ＳＨＢ２を備える。表示制御基板ＤＣ３は、２つの映像処理回路ＥＰ５・ＥＰ６、２つのタイミングコントローラＴＣ５・ＴＣ６、および１つの基板間信号共有回路ＳＨＢ３を備える。表示制御基板ＤＣ４は、２つの映像処理回路ＥＰ７・ＥＰ８、２つのタイミングコントローラＴＣ７・ＴＣ８、および１つの基板間信号共有回路ＳＨＢ４を備える。各表示制御基板ＤＣ１～ＤＣ４は、対応する部分表示領域ＡＲ１～ＡＲ８および対応するソースドライバチップＪの位置に近接して配置されるため、互いに距離が離れている。

　本実施形態の液晶表示装置ＬＣＤには、表示制御基板ＤＣ１～ＤＣ４の間に信号分配部（基板間接続部）ＣＦが設けられている。各基板間信号共有回路ＳＨＢ１～ＳＨＢ４と信号分配部ＣＦとは、各基板間信号共有回路ＳＨＢ１～ＳＨＢ４から信号分配部ＣＦに差動信号（基板間フェイルセーフ信号）を伝送するための１対の基板間信号線と、信号分配部ＣＦから各基板間信号共有回路ＳＨＢ１～ＳＨＢ４に差動信号（基板間フェイルセーフ信号）を伝送するための１対の基板間信号線とによって接続されている（図９ではそれぞれ１本の線で省略して示す）。これらの基板間信号線は、一方向にのみ信号を伝送する。なお、信号分配部ＣＦは、いずれかの表示制御基板ＤＣ１～ＤＣ４に搭載されていてもよい。

　（表示制御基板の動作）
　同じ表示制御基板ＤＣ１に搭載されるタイミングコントローラＴＣ１とタイミングコントローラＴＣ２と基板間信号共有回路ＳＨＢ１とは、シングルエンドの基板内信号線を用いてワイヤード・オア接続によって接続されている。タイミングコントローラＴＣ１とタイミングコントローラＴＣ２と基板間信号共有回路ＳＨＢ１とは、基板内信号線を介して、基板内フェイルセーフ信号の送受信を行う。正常状態では、基板内フェイルセーフ信号はＤＩＳＡＢＬＥ（無効）になっている、すなわち基板内信号線の電圧はＨレベルに維持されている。

　基板間信号共有回路ＳＨＢ１について、基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）（Ｈレベル）である場合、基板間信号共有回路ＳＨＢ１は、信号分配部ＣＦへの基板間フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）（Ｌレベル）にする。

　基板間信号共有回路ＳＨＢ１について、基板内フェイルセーフ信号がＥＮＡＢＬＥ（有効）（Ｌレベル）である場合、基板間信号共有回路ＳＨＢ１は、基板間信号線の一端に接続されたＬＶＤＳドライバ（図示せず）によって信号分配部ＣＦへ基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）（Ｈレベル）を出力する。

　また、基板間信号共有回路ＳＨＢ１について、信号分配部ＣＦからの基板間フェイルセーフ信号がＥＮＡＢＬＥ（有効）（Ｈレベル）であることを検知すると、基板間信号共有回路ＳＨＢ１は、基板内信号線側ポートを出力ポートに設定し、タイミングコントローラＴＣ１・ＴＣ２に基板内フェイルセーフ信号ＥＮＡＢＬＥ（有効）（Ｌレベル）を出力する。

　他の基板間信号共有回路ＳＨＢ２～ＳＨＢ４も同様に動作する。

　信号分配部ＣＦは、各基板間信号共有回路ＳＨＢ１～ＳＨＢ４からの基板間フェイルセーフ信号のＥＮＡＢＬＥ（有効）／ＤＩＳＡＢＬＥ（無効）を監視する。信号分配部ＣＦは、全ての基板間信号共有回路ＳＨＢ１～ＳＨＢ４からの基板間フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）である場合、各基板間信号共有回路ＳＨＢ１～ＳＨＢ４への基板間フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）にする。

　また、信号分配部ＣＦは、例えば、１つの基板間信号共有回路ＳＨＢ１からの基板間フェイルセーフ信号がＥＮＡＢＬＥ（有効）（Ｈレベル）であることを検知すると、他の基板間信号共有回路ＳＨＢ２～ＳＨＢ４に基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）（Ｈレベル）を出力する。このとき、信号分配部ＣＦは、信号分配部ＣＦへ基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）を出力している基板間信号共有回路ＳＨＢ１に対する基板間フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）にする。信号分配部ＣＦへ基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）を出力している表示制御基板では、いずれかのタイミングコントローラが異常状態になっており、その基板内フェイルセーフ信号が既にＥＮＡＢＬＥ（有効）になっていてタイミングコントローラが自走モードに移行しているからである。なお、複数の基板間信号共有回路から信号分配部ＣＦに基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）が入力された場合、信号分配部ＣＦは、それ以外の基板間信号共有回路に対してのみ基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）を出力する。

　異常状態のタイミングコントローラが正常状態に復帰すれば、その基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）になり、その表示制御基板の対応する基板間信号共有回路が信号分配部ＣＦへの基板間フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）にする。信号分配部ＣＦに入力される全ての基板間フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）になれば、信号分配部ＣＦは、各基板間信号共有回路ＳＨＢ１～ＳＨＢ４に出力する基板間フェイルセーフ信号をＤＩＳＡＢＬＥ（無効）にする。

　これにより、全てのタイミングコントローラＴＣ１～ＴＣ８が異常状態から復帰すれば、全ての基板間フェイルセーフ信号および基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）になり、タイミングコントローラＴＣ１～ＴＣ８は正常状態に復帰し、正常に映像の表示を行う。

　なお、本実施形態では、差動信号を用いて基板間フェイルセーフ信号を伝送する構成を説明したが、実施形態１の変形例と同様に、各基板間信号共有回路と信号分配部とをシングルエンドの基板間信号線で接続して基板間フェイルセーフ信号を伝送してもよい。このとき、基板間フェイルセーフ信号もＬレベルの時にＥＮＡＢＬＥ（有効）であるとすれば、信号分配部は、各基板間信号共有回路から入力される複数の基板間フェイルセーフ信号のＡＮＤの結果を、各基板間信号共有回路への基板間フェイルセーフ信号として出力してもよい。この場合、信号分配部は、いずれかの表示制御基板で異常状態が発生していた場合、全ての基板間信号共有回路に基板間フェイルセーフ信号ＥＮＡＢＬＥ（有効）を出力することになる。そのため、自走モードから復帰するために、信号分配部は所定の期間毎に全ての基板間信号共有回路への基板間フェイルセーフ信号を一旦ＤＩＳＡＢＬＥ（無効）にすればよい。これにより、全てのタイミングコントローラが異常状態から復帰していれば、全ての基板間フェイルセーフ信号および基板内フェイルセーフ信号がＤＩＳＡＢＬＥ（無効）になり、全てのタイミングコントローラが自走モードから通常の動作モードに復帰する。

　［他の態様］
　本発明の一態様に係る表示装置は、第１領域および第２領域を含む表示部と、上記第１領域の表示制御を行う第１タイミングコントローラが設けられた第１基板と、上記第２領域の表示制御を行う第２タイミングコントローラが設けられた第２基板と、上記第１基板と上記第２基板とを接続する基板間接続部とを備え、上記第１タイミングコントローラは、上記第１領域の表示制御に異常が生じた場合には、上記基板間接続部にフェイルセーフ信号を送信し、上記異常が発生したことを上記第２タイミングコントローラに伝える。

　また、上記第２タイミングコントローラは、上記第２領域の表示制御に異常が生じた場合には、上記基板間接続部にフェイルセーフ信号を送信し、上記異常が発生したことを上記第１タイミングコントローラに伝える構成であってもよい。

　また、上記第１タイミングコントローラは、上記第１領域の表示制御に異常が生じた場合には、上記第１領域の表示制御をフェイルセーフモードにし、上記第１タイミングコントローラに上記異常が発生したことが、上記第２タイミングコントローラに伝えられると、上記第２タイミングコントローラは、上記第２領域の表示制御をフェイルセーフモードにする構成であってもよい。

　また、上記表示装置は、上記第１基板に搭載され、上記第１タイミングコントローラおよび上記基板間接続部に接続された第１インターフェース部と、上記第２基板に搭載され、上記第２タイミングコントローラおよび上記基板間接続部に接続された第２インターフェース部とを備え、上記第１インターフェース部は、上記第１タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記基板間接続部を介して差動信号を用いて基板間フェイルセーフ信号を上記第２インターフェース部に送信し、また、上記基板間接続部を介して上記第２インターフェース部から基板間フェイルセーフ信号を受信すると、上記第１タイミングコントローラに基板内フェイルセーフ信号を送信するものであり、上記第２インターフェース部は、上記第２タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記基板間接続部を介して差動信号を用いて基板間フェイルセーフ信号を上記第１インターフェース部に送信し、また、上記基板間接続部を介して上記第１インターフェース部から基板間フェイルセーフ信号を受信すると、上記第２タイミングコントローラに上記基板内フェイルセーフ信号を送信するものであってもよい。

　また、上記第１インターフェース部は、上記基板間接続部に基板間フェイルセーフ信号を出力する出力モードおよび上記基板間接続部の基板間フェイルセーフ信号を監視する入力モードを有する第１差動信号送受信部と、上記第１差動信号送受信部の上記出力モードおよび入力モードを切り替える第１入出力切替部とを含み、上記第２インターフェース部は、上記基板間接続部に基板間フェイルセーフ信号を出力する出力モードおよび上記基板間接続部の基板間フェイルセーフ信号を監視する入力モードを有する第２差動信号送受信部と、上記第２差動信号送受信部の上記出力モードおよび入力モードを切り替える第２入出力切替部とを含み、上記第１入出力切替部は、第１差動信号送受信部が上記基板間接続部を介して上記第２差動信号送受信部から基板間フェイルセーフ信号を受信すると、上記第１タイミングコントローラに基板内フェイルセーフ信号を送信し、また、上記第１タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記第１差動信号送受信部を上記入力モードから上記出力モードに切り替え、上記第２入出力切替部は、第２差動信号送受信部が上記基板間接続部を介して上記第１差動信号送受信部から基板間フェイルセーフ信号を受信すると、上記第２タイミングコントローラに基板内フェイルセーフ信号を送信し、また、上記第２タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記第２差動信号送受信部を上記入力モードから上記出力モードに切り替える構成であってもよい。

　また、上記第１入出力切替部は、マルチポイント接続された第１差動信号出力部および第１差動信号入力部を備え、上記第１タイミングコントローラからの基板内フェイルセーフ信号に応じて上記第１差動信号出力部および上記第１差動信号入力部のいずれをアクティブにするかを切り替え、上記第２入出力切替部は、マルチポイント接続された第２差動信号出力部および第２差動信号入力部を備え、上記第２タイミングコントローラからの基板内フェイルセーフ信号に応じて上記第２差動信号出力部および上記第２差動信号入力部のいずれをアクティブにするかを切り替える構成であってもよい。

　また、上記表示装置は、上記第１基板および上記第２基板を含む３つ以上の基板と、上記基板毎に搭載された上記第１タイミングコントローラおよび上記第２タイミングコントローラを含む３つ以上のタイミングコントローラと、上記基板毎に搭載され、該基板の上記タイミングコントローラおよび上記基板間接続部に接続された３つ以上のインターフェース部とを備え、上記表示部は、上記第１領域および上記第２領域を含む３つ以上の領域を含み、上記基板間接続部は、上記３つ以上のインターフェース部を環状に接続し、各インターフェース部は、上記基板間接続部を介して別の上記インターフェース部から基板間フェイルセーフ信号を受信すると、搭載されている上記基板の上記タイミングコントローラに基板内フェイルセーフ信号を送信し、上記基板間接続部を介してさらに別の上記インターフェース部に基板間フェイルセーフ信号を送信し、また、搭載されている上記基板の上記タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記基板間接続部を介して基板間フェイルセーフ信号を上記さらに別のインターフェース部に送信するものであり、各タイミングコントローラは、対応する上記領域の表示制御に異常が生じた場合には、上記基板間接続部にフェイルセーフ信号を送信し、上記異常が発生したことを他の上記タイミングコントローラに伝える構成であってもよい。

　また、上記表示装置は、上記第１基板および上記第２基板を含む３つ以上の基板と、上記基板毎に搭載された上記第１タイミングコントローラおよび上記第２タイミングコントローラを含む３つ以上のタイミングコントローラと、上記基板毎に搭載され、該基板の上記タイミングコントローラおよび上記基板間接続部に接続された３つ以上のインターフェース部とを備え、上記基板間接続部は、各インターフェース部に接続された信号分配部を含み、各インターフェース部は、搭載されている上記基板の上記タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記信号分配部に基板間フェイルセーフ信号を送信し、また、上記信号分配部から基板間フェイルセーフ信号を受信すると、搭載されている上記基板の上記タイミングコントローラに基板内フェイルセーフ信号を送信するものであり、上記信号分配部は、複数の上記インターフェース部の少なくともいずれか１つから基板間フェイルセーフ信号を受信すると、基板間フェイルセーフ信号を送信していない他の上記インターフェース部に基板間フェイルセーフ信号を送信するものであってもよい。

　また、上記信号分配部は、複数の上記インターフェース部の少なくともいずれか１つから基板間フェイルセーフ信号を受信すると、全ての上記インターフェース部に基板間フェイルセーフ信号を送信するものであってもよい。

　また、基板間フェイルセーフ信号は、差動信号であってもよい。

　また、同じ上記基板に搭載された上記タイミングコントローラと上記インターフェース部とは、ワイヤード・オア接続されたシングルエンドの信号線によって互いに接続されており、双方向に基板内フェイルセーフ信号を送受信可能である構成であってもよい。

　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

　本発明は、画面分割式の大型の表示装置に利用することができる。

ＬＣＤ　　液晶表示装置
ＬＣＰ　　液晶パネル（表示部）
ＢＬ　　　バックライト
ＩＰＣ　　入力処理回路
ＰＭＣ　　ピクセルマッピング回路
ＢＬＣ　　バックライトコントローラ
ＤＣ　　　表示制御基板（基板）
ＥＰ　　　映像処理回路
ＴＣ　　　タイミングコントローラ
ＳＳＬ　　基板間共有線
Ｊ　　　　ドライバチップ（ソース用）
Ｉ　　　　ドライバチップ（ゲート用）
Ｇａ　　　走査信号線
Ｓａ　　　データ信号線
ＣＳａ　　保持容量配線（ＣＳ配線）
ＧＤ　　　ゲートドライバ
ＳＤ　　　ソースドライバ
ＢＬＤ　　バックライトドライバ
ＣＤ　　　ＣＳドライバ
Ｍａ～Ｍｈ　　ＣＳ幹配線
Ｐａ　　　画素
ＡＲ　　　部分表示領域
Ｑａ～Ｑｃ　　映像信号（ＥＰ用、１本当たりＦＨＤ＝２ｋ×１ｋ画素数）
ＱＢＬ　　映像信号（ＢＬＣ用）
ＧＣ　　　ゲート制御信号
ＳＣ　　　ソース制御信号
ＣＣ　　　ＣＳ制御信号
ＢＣＳ　　バックライト制御信号
ＳＹＳ　　同期信号
１２　　　ＴＦＴ
１７　　　画素電極
ＣＯＭ　　対向電極
ＰＬ　　　画素列
ＳＨ、ＳＨＡ、ＳＨＢ　　基板間信号共有回路（インターフェース部）
ＩＦＳ　　入出力切替部
ＬＤ　　　ＬＶＤＳドライバ（差動信号送受信部、差動信号出力部）
ＬＲ　　　ＬＶＤＳレシーバ（差動信号送受信部、差動信号入力部）
ＣＦ　　　信号分配部（基板間接続部）

Claims

　第１領域および第２領域を含む表示部と、
　上記第１領域の表示制御を行う第１タイミングコントローラが設けられた第１基板と、
　上記第２領域の表示制御を行う第２タイミングコントローラが設けられた第２基板と、
　上記第１基板と上記第２基板とを接続する基板間接続部とを備え、
　上記第１タイミングコントローラは、上記第１領域の表示制御に異常が生じた場合には、上記基板間接続部にフェイルセーフ信号を送信し、上記異常が発生したことを上記第２タイミングコントローラに伝えることを特徴とする表示装置。
　上記第２タイミングコントローラは、上記第２領域の表示制御に異常が生じた場合には、上記基板間接続部にフェイルセーフ信号を送信し、上記異常が発生したことを上記第１タイミングコントローラに伝えることを特徴とする請求項１に記載の表示装置。
　上記第１タイミングコントローラは、上記第１領域の表示制御に異常が生じた場合には、上記第１領域の表示制御をフェイルセーフモードにし、
　上記第１タイミングコントローラに上記異常が発生したことが、上記第２タイミングコントローラに伝えられると、上記第２タイミングコントローラは、上記第２領域の表示制御をフェイルセーフモードにすることを特徴とする請求項１または２に記載の表示装置。
　上記第１基板に搭載され、上記第１タイミングコントローラおよび上記基板間接続部に接続された第１インターフェース部と、
　上記第２基板に搭載され、上記第２タイミングコントローラおよび上記基板間接続部に接続された第２インターフェース部とを備え、
　上記第１インターフェース部は、上記第１タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記基板間接続部を介して差動信号を用いて基板間フェイルセーフ信号を上記第２インターフェース部に送信し、また、上記基板間接続部を介して上記第２インターフェース部から基板間フェイルセーフ信号を受信すると、上記第１タイミングコントローラに基板内フェイルセーフ信号を送信するものであり、
　上記第２インターフェース部は、上記第２タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記基板間接続部を介して差動信号を用いて基板間フェイルセーフ信号を上記第１インターフェース部に送信し、また、上記基板間接続部を介して上記第１インターフェース部から基板間フェイルセーフ信号を受信すると、上記第２タイミングコントローラに上記基板内フェイルセーフ信号を送信するものであることを特徴とする請求項１から３のいずれか一項に記載の表示装置。
　上記第１インターフェース部は、上記基板間接続部に基板間フェイルセーフ信号を出力する出力モードおよび上記基板間接続部の基板間フェイルセーフ信号を監視する入力モードを有する第１差動信号送受信部と、上記第１差動信号送受信部の上記出力モードおよび入力モードを切り替える第１入出力切替部とを含み、
　上記第２インターフェース部は、上記基板間接続部に基板間フェイルセーフ信号を出力する出力モードおよび上記基板間接続部の基板間フェイルセーフ信号を監視する入力モードを有する第２差動信号送受信部と、上記第２差動信号送受信部の上記出力モードおよび入力モードを切り替える第２入出力切替部とを含み、
　上記第１入出力切替部は、第１差動信号送受信部が上記基板間接続部を介して上記第２差動信号送受信部から基板間フェイルセーフ信号を受信すると、上記第１タイミングコントローラに基板内フェイルセーフ信号を送信し、また、上記第１タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記第１差動信号送受信部を上記入力モードから上記出力モードに切り替え、
　上記第２入出力切替部は、第２差動信号送受信部が上記基板間接続部を介して上記第１差動信号送受信部から基板間フェイルセーフ信号を受信すると、上記第２タイミングコントローラに基板内フェイルセーフ信号を送信し、また、上記第２タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記第２差動信号送受信部を上記入力モードから上記出力モードに切り替えることを特徴とする請求項４に記載の表示装置。
　上記第１入出力切替部は、マルチポイント接続された第１差動信号出力部および第１差動信号入力部を備え、上記第１タイミングコントローラからの基板内フェイルセーフ信号に応じて上記第１差動信号出力部および上記第１差動信号入力部のいずれをアクティブにするかを切り替え、
　上記第２入出力切替部は、マルチポイント接続された第２差動信号出力部および第２差動信号入力部を備え、上記第２タイミングコントローラからの基板内フェイルセーフ信号に応じて上記第２差動信号出力部および上記第２差動信号入力部のいずれをアクティブにするかを切り替えることを特徴とする請求項５に記載の表示装置。
　上記第１基板および上記第２基板を含む３つ以上の基板と、
　上記基板毎に搭載された上記第１タイミングコントローラおよび上記第２タイミングコントローラを含む３つ以上のタイミングコントローラと、
　上記基板毎に搭載され、該基板の上記タイミングコントローラおよび上記基板間接続部に接続された３つ以上のインターフェース部とを備え、
　上記表示部は、上記第１領域および上記第２領域を含む３つ以上の領域を含み、
　上記基板間接続部は、上記３つ以上のインターフェース部を環状に接続し、
　各インターフェース部は、上記基板間接続部を介して別の上記インターフェース部から基板間フェイルセーフ信号を受信すると、搭載されている上記基板の上記タイミングコントローラに基板内フェイルセーフ信号を送信し、上記基板間接続部を介してさらに別の上記インターフェース部に基板間フェイルセーフ信号を送信し、また、搭載されている上記基板の上記タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記基板間接続部を介して基板間フェイルセーフ信号を上記さらに別のインターフェース部に送信するものであり、
　各タイミングコントローラは、対応する上記領域の表示制御に異常が生じた場合には、上記基板間接続部にフェイルセーフ信号を送信し、上記異常が発生したことを他の上記タイミングコントローラに伝えることを特徴とする請求項１から３のいずれか一項に記載の表示装置。
　上記第１基板および上記第２基板を含む３つ以上の基板と、
　上記基板毎に搭載された上記第１タイミングコントローラおよび上記第２タイミングコントローラを含む３つ以上のタイミングコントローラと、
　上記基板毎に搭載され、該基板の上記タイミングコントローラおよび上記基板間接続部に接続された３つ以上のインターフェース部とを備え、
　上記基板間接続部は、各インターフェース部に接続された信号分配部を含み、
　各インターフェース部は、搭載されている上記基板の上記タイミングコントローラから基板内フェイルセーフ信号を受信すると、上記信号分配部に基板間フェイルセーフ信号を送信し、また、上記信号分配部から基板間フェイルセーフ信号を受信すると、搭載されている上記基板の上記タイミングコントローラに基板内フェイルセーフ信号を送信するものであり、
　上記信号分配部は、複数の上記インターフェース部の少なくともいずれか１つから基板間フェイルセーフ信号を受信すると、基板間フェイルセーフ信号を送信していない他の上記インターフェース部に基板間フェイルセーフ信号を送信するものであることを特徴とする請求項１から３のいずれか一項に記載の表示装置。
　上記信号分配部は、複数の上記インターフェース部の少なくともいずれか１つから基板間フェイルセーフ信号を受信すると、全ての上記インターフェース部に基板間フェイルセーフ信号を送信するものであることを特徴とする請求項８に記載の表示装置。
　基板間フェイルセーフ信号は、差動信号であることを特徴とする請求項７から９のいずれか一項に記載の表示装置。
　同じ上記基板に搭載された上記タイミングコントローラと上記インターフェース部とは、ワイヤード・オア接続されたシングルエンドの信号線によって互いに接続されており、双方向に基板内フェイルセーフ信号を送受信可能であることを特徴とする請求項４から１０のいずれか一項に記載の表示装置。