WO2012153843A1 - 信号伝送方式及び送信装置 - Google Patents

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WO2012153843A1
WO2012153843A1 PCT/JP2012/062158 JP2012062158W WO2012153843A1 WO 2012153843 A1 WO2012153843 A1 WO 2012153843A1 JP 2012062158 W JP2012062158 W JP 2012062158W WO 2012153843 A1 WO2012153843 A1 WO 2012153843A1
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data
transmission
clock
differential
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PCT/JP2012/062158
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米丸　政司
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Sharp Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission

Definitions

  • the present invention relates to a signal transmission method and a transmission apparatus.
  • This application claims priority on May 12, 2011 based on Japanese Patent Application No. 2011-104946 for which it applied to Japan, and uses the content here.
  • a differential driving method such as RSDS (Reduced Swing Differential Signaling) has been used. Yes.
  • a differential driving method such as LVDS (Low Voltage Differential Signaling) is mainly used when transmitting a video signal or the like between semiconductor integrated circuits or between a signal processing circuit board and a device.
  • Such a differential drive system is a system in which one signal is transmitted through two signal lines as a pair of differential signals having opposite polarities. Therefore, in such a differential drive system, the receiving unit recognizes the differential signal from the transmitting unit by the level difference between the pair of differential signals, and the differential signal is an amplitude signal having twice the amplitude of each signal line. Can be recognized. That is, in the differential driving method, the amplitude of each signal line can be reduced. As described above, in the differential drive method, the amplitude of the signal line can be reduced, so that the electromagnetic wave energy generated from the differential signal line can be reduced. In the differential drive system, since differential signals are paired, electromagnetic waves generated from the signal lines cancel each other. Therefore, in the differential drive method, EMI (Electro Magnetic Interference) is reduced. Further, the differential amplification method is resistant to noise to some extent because the receiving unit recognizes a signal based on a level difference between a pair of differential signals.
  • EMI Electro Magnetic Interference
  • FIG. 20 is a diagram illustrating signal forms of the clock signal CK and the data signal Data in the above-described conventional differential signal transmission.
  • the differential drive method at least two pairs of differential transmission lines are required to transmit the clock signal CK and the data signal Data shown in FIG.
  • the signal connection in the receiving unit is connected by AC coupling through a capacitor, such as when the interface level of the transmitting unit and the receiving unit are different or when the GND level is different.
  • the receiving unit and the transmitting unit are connected via a capacitor, the DC component of the differential signal is not transmitted.
  • AC coupling in order to correctly transmit a differential signal, it is necessary to make a DC balanced signal (0 and 1 are equal in number). Therefore, it is generally necessary to use an encoding such as 8B10B. Arise.
  • patent document 1 the prior art which multiplexes the signal transmission in a differential signal transmission system is disclosed by patent document 1, for example. If the differential driving method disclosed in Patent Document 1 is adopted, the signal transmission rate is doubled. However, in order to cope with the case of connection by AC coupling, data encoding is required. Note that the signal transmission system of the clock signal is not disclosed in Patent Document 1.
  • the conventional differential signal transmission method as shown in FIG. 20 requires at least two pairs of signal lines for transmitting the data signal Data and the clock signal CK.
  • the conventional differential signal transmission method has a problem that the number of signal lines becomes very large.
  • the multiplexing method shown in Patent Document 1 does not describe the clock signal multiplexing method, and is basically a system that requires transmission of the clock signal. Furthermore, in the case of AC coupling connection, encoding (8B10B or the like) that maintains DC balance is required, which causes a problem that the circuit configuration becomes complicated.
  • Patent Document 2 In order to solve such a problem, the inventor of the present application has proposed a method for realizing clock and data superposition and data multiplexing with a simpler configuration, as shown in Patent Document 2.
  • the method disclosed in Patent Document 2 multiplexes a clock signal and a data signal, can easily reproduce the clock, and realizes signal transmission with good DC balance without encoding even in AC coupled transmission, In particular, a clock signal that is likely to be a noise source can be easily transmitted as a transmission signal having a low noise peak.
  • the main object of the present invention is to reduce the frequency of the clock signal superimposed on the data signal without lowering the transfer rate of the plurality of data signals while maintaining the effect of the differential driving method.
  • a signal obtained by superimposing a clock signal and a plurality of data signals is transmitted by two positive and negative differential signals, and the clock signal includes each of the plurality of data signals to be transmitted.
  • a reference clock signal that defines the transfer rate of the data is a signal transmission method for transmitting the plurality of data at the transfer rate of the clock signal.
  • the plurality of data signals may be subjected to parallel-serial conversion, and the converted serial data may be transmitted at the transfer rate of the clock signal.
  • an exclusive OR signal of the clock signal and the plurality of data signals, and the plurality of data signals are respectively converted into differential signals using different signal line pairs. It may be transmitted by.
  • a signal of an exclusive OR of the clock signal and the plurality of data signals and the plurality of data signals are multiplexed, and the multiplexed signals are a pair of signals. You may transmit by the differential signal which has a multi-value amplitude using a line pair.
  • the multi-value amplitude may be set based on a preset table.
  • continuous data of 0 and 1 may be added and transmitted for each serial data.
  • the plurality of data signals are divided into a plurality of data blocks, and the clock signal is divided into a plurality of transmission data lanes for transferring the clock signal and the plurality of data blocks.
  • the data block may be transmitted by changing the phase.
  • the reception side reproduces the clock signal based on the differential signal transmitted from the transmission side for each of the plurality of transmission data lanes, and the plurality of transmission data lanes.
  • a sampling clock may be generated based on a logical combination of the clock signals reproduced every time, and the plurality of data signals may be sampled based on the generated sampling clock.
  • the clock signal is delayed by the first skew control circuit, and the exclusive OR signal is transmitted according to the delayed clock signal. Also good.
  • the clock signal is regenerated based on the differential signal transmitted from the transmitting side, and the regenerated clock signal is delayed by the second skew control circuit. Based on the delayed clock signal, the data signal may be stably sampled at the center of the logic switching.
  • information on the plurality of data signals may be transmitted / received using a transmission / reception lane provided in addition to the plurality of transmission data lanes.
  • the information related to the plurality of data signals may be information used when processing the plurality of data signals.
  • the transmission side may set the delay time of the first skew adjustment circuit, or the reception side may set the delay time of the second skew adjustment circuit.
  • the determination threshold value of the receiving circuit provided on the receiving side may be set, and the amplitude of the differential signal of the transmitting circuit provided on the transmitting side may be set .
  • the transmission circuit that outputs the differential signal may output the differential signal as a current.
  • a second aspect of the present invention includes a transmission unit that transmits a signal obtained by superimposing a clock signal and a plurality of data signals using two differential signals, positive and negative, and the clock signal includes the plurality of signals to be transmitted.
  • a reference clock signal that defines a transfer rate of each of the data signals
  • the transmission unit is a transmission device that transmits the plurality of data at the transfer rate of the clock signal.
  • the present invention in the signal transmission method, it is possible to reduce the frequency and energy of the clock signal superimposed on the data signal without lowering the transfer rate of the plurality of data signals, and to reduce EMI in the differential drive method. be able to.
  • FIG. 7 is a diagram showing a table used in multi-value signal conversion of the signal transmission method shown in FIG. 3 and FIGS. 6A to 6C. It is a figure which shows the signal timing of the signal transmission system shown in FIG. 3, and the waveform of a binary differential output signal. It is a figure which shows the structural example of the signal transmission system in the 3rd Embodiment of this invention.
  • FIG. 7 is a diagram showing signal timing and a waveform of a binary differential output signal in the signal transmission method shown in FIGS. 6A to 6C.
  • FIG. 6B is a first diagram showing timings of a regenerated data signal and a clock signal in the signal transmission method shown in FIGS. 6A to 6C.
  • FIG. 6B is a second diagram showing the timing of the reproduced data signal and clock signal in the signal transmission method shown in FIGS. 6A to 6C.
  • FIGS. 6A and 6C are diagrams illustrating signal timing and a waveform of a binary differential output signal when a DC balance improvement method is applied (fourth embodiment) in the signal transmission method illustrated in FIGS. 6A to 6C.
  • FIG. 10 is a diagram illustrating timings of a reproduced data signal and a clock signal in the signal transmission method illustrated in FIG. 9.
  • FIG. 10 is a circuit configuration diagram of a binary differential signal output circuit in the case of controlling the amplitude of a differential signal in the signal transmission method shown in FIGS. 3, 6A to 6C, and FIG. FIG. 10 is a circuit configuration diagram of a receiving circuit in the case of controlling the amplitude of a differential signal in the signal transmission schemes shown in FIGS. 3, 6A to 6C, and FIG. FIG.
  • FIG. 7 is a diagram illustrating a configuration example of a signal transmission method (fifth embodiment) when a two-wire transmission path capable of bidirectionally transmitting and receiving data is added to the signal transmission method illustrated in FIGS. 6A to 6C.
  • FIG. 14 is a diagram illustrating a circuit configuration when skew control is performed on the reception side in the signal transmission method illustrated in FIG. 13.
  • FIG. 14 is a diagram illustrating a circuit configuration when skew control is performed on the transmission side in the signal transmission method illustrated in FIG. 13. It is a figure for demonstrating the control in the case of performing skew control by the receiving side in the signal transmission system shown in FIG. 17 is a timing chart for explaining a skew control operation in the signal transmission method shown in FIG. 16.
  • the signal transmission method of the first embodiment includes a transmission side data processing unit 1A, a transmission unit 1B, a transmission unit 1C, a reception unit 1D, and a reception side data processing unit 1E. Furthermore, the transmission side data processing unit 1A includes a P / S conversion unit 7. The transmission unit 1B includes an exclusive OR circuit 1 and differential signal output circuits 2 and 3. The transmission unit 1 ⁇ / b> C includes transmission paths 10 and 11. The receiving unit 1D includes differential signal receiving circuits 4 and 5 and an exclusive OR circuit 6. The receiving side data processing unit 1E includes a phase synchronization unit (PLL) 8 and an S / P conversion unit 9.
  • PLL phase synchronization unit
  • FIG. 1A CK and CKO indicate clock signals
  • D and DO indicate data signals
  • CD and CDO indicate internal signals
  • S 0 and S 1 indicate differential signals.
  • FIG. 1B is a detailed block diagram of the P / S converter (parallel serial conversion block 7) in FIG.
  • FIG. 1C is a detailed block diagram of the S / P converter (serial / parallel conversion block 9) in FIG.
  • the parallel-serial conversion block 7 includes a data load unit 7a, a shift register unit 7b, and a clock signal CK generation unit 7c.
  • the serial / parallel conversion block 9 includes a shift register unit 9a and a data load unit 9b.
  • an arrow A11 indicates the data shift direction.
  • the data signal D is output by the differential signal output circuit 3 to the transmission line C1 as a differential signal S 1.
  • the clock signal CK is exclusive ORed with the data signal D by the exclusive OR circuit 1, and this exclusive operation result signal becomes an internal signal CD, and the differential signal S is output by the differential signal output circuit 2. 0 is output to the transmission line C0.
  • the differential signals S 1 transmitted via the transmission path C1 is reproduced as a single-ended signal (data signal DO) by the differential signal receiving circuit 5.
  • the differential signal S 0 transmitted through the transmission line C 0 is converted into a single-ended signal (internal signal CDO) by the differential signal receiving circuit 4 and single-ended converted by the differential signal receiving circuit 5.
  • a P / S conversion block is a signal processing unit on the transmission side, and includes a data load unit 7a, a shift register unit 7b, and a clock signal CK generation unit 7c.
  • the data load unit 7a includes, for example, each data load (data memory) provided corresponding to each of the six data signals D 0 to D 5 (a plurality of data signals).
  • Each of the data loads loads (stores in the memory) each of the input data signals D 0 to D 5 with parallel CK (parallel data rate clock), and configures the loaded data in the shift register unit 7b in the subsequent stage.
  • the data is output to each latch circuit, for example, a well-known D-type flip-flop.
  • Shift register unit 7b has a plurality of data signals D 0 ⁇ D 5 is inputted from the data loaded in parallel by a serial CK (serial clock), the order of the data signals D 0 ⁇ D 5 as serial data (data signal D) Output.
  • the clock of the parallel data rate is a reference clock signal that defines the transfer rate of each of the plurality of data signals D 0 to D 5 and is input together with each data signal from outside the transmission side data processing unit 1A.
  • the serial clock is a clock signal obtained by multiplying the clock of the parallel data rate (multiplied by 6 in the first embodiment).
  • 6-bit data (data signals D 0 to D 5 ) is included in one period of the clock of the parallel data rate to form serial data, so that the frequency of the serial clock is six times that of the clock of the parallel data rate.
  • the serial clock is generated in the transmission-side data processing unit 1A by using, for example, a well-known PLL circuit that locks to the multiplication in synchronization with the clock of the parallel data rate.
  • the clock signal CK generation unit 7c uses the serial clock as a shift CK (shift clock), shifts the clock of the parallel data rate by one period of the shift clock, generates the clock signal CK, and generates the exclusive OR circuit 1 Output to.
  • the exclusive OR circuit 1 performs an exclusive OR operation on the serial data (data signal D) and the clock signal CK, and outputs an internal signal CD as the operation result. Further, the differential signal output circuit 2 generates a differential signal S 0 from the internal signal CD, and transmits the generated differential signal S 0 to the receiving unit 1D on the receiving side via the transmission path C0. The differential signal output circuit 3 generates a differential signals S 1 from the data signal D, the generated differential signals S 1, to the receiving portion 1D of the receiving side through a transmission path C1.
  • the S / P conversion block (serial / parallel conversion block 9) includes a shift register unit 9a and a data load unit 9b.
  • the phase synchronization unit (PLL8) generates a serial CK (serial clock) that locks to the multiplication (six multiplication in the first embodiment) in synchronization with the clock signal CKO input from the exclusive OR circuit 6.
  • serial CK serial clock
  • the shift register unit 9a uses this serial clock as a shift CK (shift clock), transfers a data signal DO (serial data) internally, and loads data from each latch unit in the corresponding data load unit 9b (data memory). ).
  • the data load unit 9b parallels the data signals (data signals D 0 to D 5 ) from each data load to the outside of the signal processing unit at a parallel data rate.
  • the data is output to a data driver (not shown) in a display device provided at the next stage of the receiving side data processing unit 1E.
  • FIG. 2 is a diagram showing the signal timing and the waveform of the differential output signal of the signal transmission method shown in FIG. 1, and shows the timing chart of each signal and the waveform of the differential output signal when the data signal D is transmitted.
  • the parallel-serial conversion block 7 multiplies parallel CK (parallel data rate clock, refer to the waveform on the first stage on the transmission side in FIG. 2) to generate serial CK (serial clock) (9 on the transmission side in FIG. 2). (Refer to the waveform at the stage.)
  • the parallel-serial conversion block 7 shifts the clock of the parallel data rate at the rising edge of the serial clock to generate the clock signal CK (see the waveform on the second stage on the transmission side in FIG. 2). Output to circuit 1.
  • the parallel-serial conversion block 7 converts a plurality of data signals D 0 to D 5 (waveforms are shown in the third to eighth stages on the transmission side in FIG. 2) into serial data (at the rising edge of the generated serial clock).
  • the data is converted into a data signal D) having a waveform at the 10th stage on the transmission side in FIG. 2 and output to the exclusive OR circuit 1 and the differential signal output circuit 3.
  • the exclusive OR circuit 1 performs an exclusive OR operation on the data signal D and the clock signal CK, and outputs an internal signal CD as a result of the operation.
  • the internal signal CD is a signal having a waveform indicated by CD in the 11th stage on the transmission side in FIG. 2 when transmitting a data series indicated by a plurality of data signals D 0 to D 5 .
  • the differential signal output circuit 2 generates a differential signal S 0 (a waveform is shown at the 13th stage on the transmission side in FIG. 2) from the internal signal CD, and transmits the generated differential signal S 0 at a parallel data rate.
  • the data is transmitted to the receiving unit 1D on the receiving side via the path C0.
  • the differential signal output circuit 3 generates a differential signal S 1 (a waveform is shown at the 12th stage on the transmission side in FIG. 2) from the data signal D, and transmits the generated differential signal S 1 to the reception side. To do.
  • the differential signal transmission unit 1B of the sender sends the differential signals S 1 is a differential signal of the data signal D itself is converted into a single-ended signal by a differential signal receiving circuit 5 of the receiver 1D, It is reproduced as a data signal DO (see the waveform on the first stage on the receiving side in FIG. 2).
  • the differential signal S 0 is a differential signal of the internal signal CD as described above, is single-ended conversion by the differential signal receiving circuit 4, is reproduced as an internal signal CDO.
  • the reproduced internal signal CDO and the data signal DO are subjected to an exclusive OR operation by the exclusive OR circuit 6 to reproduce the clock signal CKO (refer to the second waveform on the receiving side in FIG. 2).
  • the PLL 8 on the receiving side multiplies the clock signal CKO to generate a serial clock (refer to the waveform on the third stage on the receiving side in FIG. 2).
  • the serial / parallel conversion block 9 shifts the data signal DO at the rising edge of the serial clock.
  • the serial / parallel conversion block 9 converts the shifted data signal DO (serial data) into a plurality of data signals D 0 to D 5 (parallel data) using the clock signal CKO as the data load CK (data load clock). Then, the data is output at the same transfer rate as when input to the transmission side, that is, the parallel data rate (waveforms D 0 to D 5 are shown from the fourth stage to the ninth stage on the reception side in FIG. 2).
  • the signal transmission method converts 6-bit data (six data signals D 0 to D 5 ) into the data signal D (serial data) on the transmission side, and converts the data after the conversion. superimposing the serial data and the clock signal CK, and transmits the differential signal S 0 of the result through the transmission line C0 to the receiver.
  • the transmission clock CK superimposed on the serial data has the same frequency as the clock of the parallel data rate (the reference clock signal that defines the transfer rate of the plurality of data signals). That is, the signal transmission system of the first embodiment transmits a clock for parallel data and transmits serial data at a parallel data rate.
  • the serial data is converted into parallel data (a plurality of data signals D 0 to D 5 ), and the parallel data is input to the transmitting side. Is output at the same rate as that at the time, that is, a parallel data rate.
  • the frequency of the clock that superimposes the plurality of data signals D 0 to D 5 is the reference clock (the clock of the parallel data rate) that defines the transfer rate of each of the plurality of data signals.
  • the frequency and energy of the clock superimposed on the differential signal can be reduced without lowering the transfer rate of the plurality of data signals.
  • the clock signal superimposed on the differential signal is not a clock signal (for example, the above-described serial clock) in which EMI noise energy tends to be large, but a plurality of data.
  • the reference clock itself that defines the transfer rate of each signal can be used.
  • the clock signal superimposed on the differential signal is transmitted as a non-uniform signal together with the data signal, and the specific spectrum component becomes large and the EMI generation source It works to suppress such signals. Further, as described above, by adopting the signal transmission method of the first embodiment, it is possible to reduce signal lines by serially transferring a plurality of data signals.
  • FIG. 3 is a diagram illustrating a configuration example of a signal transmission scheme according to the second embodiment of the present invention.
  • the signal transmission method shown in FIG. 3 is a signal transmission method in which a differential signal transmitted from the transmission side to the reception side is applied to a multi-value amplitude differential signal.
  • reference numerals 10 and 13 are exclusive OR circuits
  • reference numeral 11 is a binary (absolute amplitude) differential signal output circuit
  • reference numeral 12 is a binary differential signal receiving circuit
  • reference numeral 14 is parallel serial.
  • the conversion block, reference numeral 15 is a PLL circuit, and reference numeral 16 is a serial / parallel conversion block.
  • the exclusive OR circuit 10 corresponds to the exclusive OR circuit 1 in FIG. 1
  • the exclusive OR circuit 13 corresponds to the exclusive OR circuit 6 in FIG.
  • the parallel-serial conversion block 14 corresponds to the parallel-serial conversion block 7 in FIG. 1
  • the serial-parallel conversion block 16 corresponds to the serial-parallel conversion block 9 in FIG.
  • the configuration of each circuit corresponding to FIG. 1 is the same as that of the above-described first embodiment, and the description thereof is omitted, and the binary differential signal output circuit 11 and the binary differential signal reception circuit 12 are provided. The explanation is centered.
  • the data signal D is input to one of the binary differential signal output circuits 11.
  • the clock signal CK parallel data rate
  • the calculation result signal is an internal signal CD.
  • the internal signal CD is input to the other side of the binary differential signal output circuit 11.
  • the binary differential signal output circuit 11 uniquely determines the output amplitude based on the combination of the input data signal D and the internal signal CD and outputs it.
  • FIG. 4 is an example of a table showing the amplitude value of the differential signal S corresponding to the combination of the data signal D and the internal signal CD used in determining the output amplitude.
  • the amplitude value assignment of the differential signal S corresponding to the combination of the data signal D and the internal signal CD used in determining the output amplitude is not limited to the table shown in FIG.
  • a binary differential output signal based on the data signal D and the internal signal CD determined based on the above table is output from the binary differential signal output circuit 11 as a differential signal S.
  • FIG. 5 is a diagram showing the signal timing of the signal transmission method shown in FIG. 3 and the waveform of the binary differential output signal.
  • the differential signal S is different from a fixed pattern in which the amplitude is fixed, such as the clock signal CK, and has four amplitudes (the absolute value of the amplitude).
  • this differential signal S is an advantageous signal as an EMI generation source.
  • the number of signals is reduced by half in comparison with the configuration of the signal transmission method in the first embodiment shown in FIG. This is a very useful signal transmission system for reducing the total EMI energy.
  • the second embodiment does not prescribe each amplitude value of multi-value amplitude modulation.
  • a characteristic part of the second embodiment is that the data signal D (serial data) and the clock signal CK as described above are transmitted in multi-values, and the amplitude value is realized by a transmission path and a receiving circuit. It is possible to set an appropriate value by design such as the above, and it does not limit the realization of the second embodiment.
  • the transmitted differential signal S is inversely converted by the binary differential signal receiving circuit 12 from the amplitude value according to the table of FIG. .
  • the inversely converted data signal DO is the transmitted data signal D itself.
  • the inversely converted data signal DO and the internal signal CDO are calculated by the exclusive OR circuit 13, and as a result, the transmission clock signal CKO is reproduced.
  • the clock signal CKO is multiplied by the PLL 15 to generate a sampling CK (sampling clock) of the data signal DO (serial data).
  • the two signals of the data signal D and the clock signal CK are transmitted as a pair of differential signals S.
  • the differential signal S can be a signal in which the spectrum peak of the signal is reduced compared to a signal having a regular amplitude such as the clock signal CK. Therefore, EMI due to the differential signal S can be further suppressed while maintaining the effect of the first embodiment.
  • FIGS. 6A to 8B are diagrams illustrating a configuration example of a signal transmission method according to the third embodiment of the present invention.
  • FIG. 7 is a diagram showing signal timings of the signal transmission method shown in FIGS. 6A to 6C and waveforms of binary differential output signals.
  • 8A and 8B show a plurality of data signals DO 0 to DO 2 and clock signals CKO 0 to CKO 2 reproduced on the receiving side and data signals DO 0 to DO 2 (serial data) on the receiving side. It is a figure which shows the signal timing of the reproduction
  • the signal transmission method of the third embodiment is composed of three transmission data lanes provided corresponding to the differential signals S 0 to S 2 .
  • the case where there are three transmission data lanes is shown, but this is an example, and the number of transmission data lanes is not limited.
  • a 6-bit data signal is converted into serial data, the converted serial data is superimposed on a clock signal, and the superimposed signal is multivalued (this In the configuration example, the differential signal is transmitted with a four-value amplitude (the absolute value of the amplitude is two).
  • the characteristic part is different from the first embodiment (see FIG. 1) and the second embodiment (see FIG. 3) on the receiving side, and does not require a PLL circuit. That is. This will be described in detail in the operation description.
  • numerals 17, 20, 21, 24, 25 and 28 are exclusive OR circuits
  • numerals 18, 22 and 26 are binary (amplitude) differential signal output circuits
  • numerals 19, 23 and 27 are binary.
  • Differential signal receiving circuits symbols S 0 , S 1 and S 2 indicate differential signals, respectively.
  • Reference numerals 51, 53 and 55 denote parallel-serial conversion blocks
  • reference numerals 52, 54 and 56 denote serial-parallel conversion blocks.
  • FIG. 6C shows a circuit configuration of the serial / parallel conversion blocks 52, 54, and 56 in the signal processing unit on the reception side.
  • FIG. 6C shows the circuit configuration of the serial / parallel conversion block 52, and the circuit configurations of the other serial / parallel conversion blocks 54 and 56 are the same as those of the serial / parallel conversion block 52.
  • FIG. 6B shows a logic circuit provided in common to the signal processing unit on the receiving side. The operation of the circuits shown in FIGS. 6B and 6C will be described in detail together with the operation on the reception side after the operation on the transmission side of the signal transmission method shown in FIG. 6A is described.
  • the transmission data lane for transmitting the differential signal S 0 is the first transmission data lane
  • the transmission data lane for transmitting the differential signal S 1 is the second transmission data lane
  • the transmission data lane for transmitting the differential signal S 2 is the transmission data lane.
  • This will be described as the third transmission data lane.
  • the parallel / serial converted data signal D 0 is input to one of the binary differential signal output circuits 18.
  • the clock signal CK 0 is subjected to an exclusive OR operation with the data signal D 0 by the exclusive OR circuit 17.
  • Calculation result signal is an internal signal CD 0.
  • This internal signal CD 0 is input to the other side of the binary differential signal output circuit 18.
  • Binary differential signal output circuit 18 uniquely determines the output amplitude by a combination of the data signals D 0 and an internal signal CD 0 of the input signal, and outputs a differential multilevel signal S 0.
  • the parallel / serial converted data signal D 1 is exclusively ORed with the clock signal CK 1 by the exclusive OR circuit 21.
  • Calculation result signal is an internal signal CD 1.
  • This internal signal CD 1 is input to one of the binary differential signal output circuits 22.
  • Binary differential signal output circuit 22 is uniquely determines an output amplitude by a combination of the data signals D 1 and the internal signal CD 1 of the input signal, and outputs a differential multilevel signal S 1.
  • the parallel / serial converted data signal D 2 is exclusively ORed with the clock signal CK 2 by the exclusive OR circuit 25.
  • Calculation result signal is an internal signal CD 2.
  • the internal signal CD 2 is input to the other side of the binary differential signal output circuit 26.
  • Binary differential signal output circuit 26 uniquely determines the output amplitude by a combination of the data signal D 2 and the internal signal CD 2 of the input signal, and outputs a differential multilevel signal S 2.
  • the table for determining the output amplitude in each transmission data lane the table illustrated in FIG. 4 used in the second embodiment can be used.
  • the assignment of binary amplitude conversion is not limited to the table shown in FIG.
  • FIG. 7 shows a signal transmission time table determined in this way.
  • FIG. 7 is a diagram showing the signal timing and the waveform of the binary differential output signal of the signal transmission method shown in FIGS. 6A to 6C.
  • each differential signal to be transmitted is not a fixed pattern like the clock signal CK.
  • This is a differential signal having a four-value amplitude (binary as the absolute value of the amplitude), and this differential signal is an advantageous signal as an EMI generation source.
  • three systems of serial data and a clock signal can be transmitted by three differential signals (multilevel differential signals S 0 to S 2 ).
  • Differential signal S 0 transmitted, S 1, S 2 is the differential signal receiver circuit 19,23,27, according to the table shown in FIG. 4 described above, the internal signal CD 0 of the receiving side of the amplitude, CD 1 , CD 2 and data signals D 0 , D 1 , D 2 are inversely converted.
  • the inversely converted data signals DO 0 , DO 1 , DO 2 are the transmitted data signals D 0 , D 1 , D 2 themselves.
  • the data signals DO 0 , DO 1 , DO 2 and the inversely converted internal signals CDO 0 , CDO 1 , CDO 2 are calculated by the exclusive OR circuits 20, 24, 28, respectively, and transmitted as a result.
  • Clock signals CK 0, CK 1 and CK 2 are reproduced as clock signals CKO 0 , CKO 1 and CKO 2 .
  • the clock signals CK 0, CK 1, and CK 2 to be transmitted are clocks of parallel data rates, and are respectively signals whose phases are shifted by 1/6 (60 degrees) (the fourth to sixth stages in FIG. 8A). Waveform reference).
  • the phase shift method is as follows: the clock signal CK generation unit 7c in the transmission side signal processing unit of each transmission data lane is shifted by a period corresponding to one cycle at the rising edge of the shift clock between the transmission data lanes. It is possible by shifting the clock and generating.
  • the receiving side generates the sampling clock (CKO) shown in the fourth stage of FIG. 8B from each edge of the regenerated clock signals (clock signals CKO 0 , CKO 1 , CKO 2 ). This facilitates the use of the PLL circuit used in the first and second embodiments.
  • the first to third transmission data lanes have the logic (logic circuit) shown in FIG. 6B in common.
  • this logic includes an exclusive OR circuit 61 and an exclusive OR circuit 62.
  • the exclusive OR circuit 61 receives the clock signal CKO0 reproduced by the exclusive OR circuit 20 of the first transmission data lane and the clock signal CKO1 reproduced by the exclusive OR circuit 24 of the second transmission data lane. Is done.
  • the exclusive OR circuit 62 receives the output of the exclusive OR circuit 61 and the clock signal CKO2 reproduced by the exclusive OR circuit 28 of the third transmission data lane, and outputs a sampling clock (CKO) ( (Refer to the fourth CKO waveform in FIG. 8B).
  • the serial / parallel conversion block in each transmission data lane uses the sampling clock (CKO) and the clock signals (clock signals CKO 0 , CKO 1 , CKO 2 ) reproduced in each transmission data lane to generate data signals DO 0 , DO 1 , DO. 2 (Serial data) is converted to parallel data.
  • FIG. 6C is a circuit configuration diagram of the serial-parallel conversion block 52 on the receiving side of the first transmission data lane.
  • the serial / parallel conversion block 52 includes a shift register unit 63a, a shift register unit 63b, and a data load unit 63c.
  • serial-parallel conversion block 54 on the reception side of the second transmission data lane and the serial-parallel conversion block 56 on the reception side of the third transmission data lane are also the serial-parallel conversion block 52 on the reception side of the first transmission data lane.
  • the circuit configuration is the same as that shown in FIG.
  • Each latch circuits constituting a shift register unit 63a captures the data signals DO 0 from the preceding stage at the falling of the sampling clock (CKO), each data constituting the next stage of the latch circuit at the next rising, and the data loading unit Data signal DO 0 is output to the load. Further, each of the latch circuits constituting a shift register unit 63b captures the data signals DO 0 from the previous stage in the rising of the sampling clock (CKO), constituting the next stage of the latch circuit at the next falling edge, and the data loading unit Output data signal DO 0 to each data load.
  • the shift register unit 63a takes in the first data signal DO 0_0 of the reproduced data signal DO 0 (shown in the fifth stage of FIG. 8B) at the first falling edge of the sampling clock (CKO). Then, at the rise of the third sampling clock (CKO), the data signal DO 0 — 0 is output from the third stage latch circuit to the data load (refer to the waveform indicated by DO 0 — 0 at the eleventh stage in FIG. 8B).
  • the shift register unit 63b takes in the second data signal DO 0_1 of the reproduced data signal DO 0 at the second rising edge of the sampling clock (CKO), and from there the third sampling clock (CKO) At the falling edge, the data signal DO 0_1 is output from the third-stage latch circuit to the data load (refer to the waveform indicated by DO 0_1 at the 10th stage in FIG. 8B).
  • the shift register unit 63a captures the third data signal DO 0_2 of the reproduced data signal DO 0 at the falling edge of the next sampling clock (CKO) that captures the first data signal DO 0_0 . Then, at the rise of the second sampling clock (CKO), the data signal DO 0_2 is output from the second stage latch circuit to the data load (see the waveform indicated by DO 0_2 at the ninth stage in FIG. 8B).
  • the shift register unit 63b a fourth data signal DO 0_3 of the reproduced data signals DO 0, the rise in uptake of the next second data signal DO 0_1 the accepted sampling clock (CKO), from which 2 At the falling edge of the second sampling clock (CKO), the data signal DO 0 — 3 is output from the second-stage latch circuit to the data load (see the waveform indicated by DO 0 — 3 on the eighth stage in FIG. 8B).
  • the shift register unit 63a the fifth data signal DO 0_4 of the data signals DO 0 reproduced captures the falling edge of the third captured data signal DO 0_2 next sampling clock (CKO), the following At the rising edge of the sampling clock (CKO), the data signal DO 0_4 is output from the first-stage latch circuit to the data load (see the waveform indicated by DO 0_4 at the seventh stage in FIG. 8B).
  • the shift register unit 63b captures the sixth data signal DO 0_5 of the reproduced data signal DO 0 at the next rising edge of the sampling clock (CKO) that captures the fourth data signal DO 0_3, and performs the next sampling.
  • the data signal DO 0_5 is output from the first-stage latch circuit to the data load (see the waveform indicated by DO 0_5 at the sixth stage in FIG. 8B).
  • the data load unit 63c on the reception side of the first transmission data lane receives a data signal (data signal) from each data load at the rising edge of the data load clock (reproduced clock signal CKO 1 ) input from the exclusive OR circuit 20.
  • D 0 — 0 to D 0 — 5 are output to the outside of the signal processing unit at a parallel data rate (see signals shown in the 12th to final stages in FIG. 8B).
  • the data load units on the reception side of the second transmission data lane and the third transmission data lane also each receive a plurality of data signals (not shown) input to the transmission side at the parallel data rate. Output to the outside.
  • the clock signals CK 0, CK 1, CK 2 and the data signals D 0 , D 1 , D 2 can be transmitted as three pairs of differential signals, Instead of a regular signal such as the clock signal CK, the spectrum peak can be reduced and the number of signals can be reduced.
  • the number of signals can be realized by a differential signal pair that is half the total number of signals to be transmitted (the total number of serial data and superposed clock signals).
  • the sampling clock for serial data can be easily generated by simple logic (circuit shown in FIG. 6B) as described above.
  • the PLL circuit for multiplying the sampling clock required in the first embodiment and the second embodiment by the clock signal is unnecessary, and transmission is performed. It is possible to realize a reduction in the circuit scale of the circuits constituting the data lane and low power consumption when the transmission data lane operates.
  • FIG. 9 shows signal timing and four amplitudes when the DC balance improvement method for AC coupled transmission is applied in the signal transmission method shown in FIGS. 6A to 6C (the absolute value of the amplitude is binary). It is a figure which shows the waveform of a differential output signal.
  • FIG. 10 is a diagram showing the timing of the regenerated data and CK of the signal transmission method shown in FIG.
  • the clock signal itself is superimposed on the data signal, and the transmission of the clock signal itself is eliminated, so that the effect of reducing EMI can be expected.
  • the superimposed data signal and clock signal are basically random signals.
  • the first to third embodiments are basically based on generating transmission data by exclusive OR operation of a clock signal and a data signal as a signal to be transmitted. Therefore, when the same “0” or “1” data pattern as the clock signal continues, the transmission signal becomes a DC output during that time. There is no problem when transmission and reception are directly connected, but it is a problem when adapting to AC coupling.
  • a signal transmission method capable of AC coupling even in such a case is shown.
  • a case where 3 bits of continuous data composed of “1”, “0”, and “1” are inserted every 6 bits of serial data will be described.
  • the exclusive OR of the data signal and the clock signal of the parallel data is obtained, thereby “1” “0”.
  • are always generated see the differential signals S 0 to S 2 in FIG. 9). Therefore, there is always data inversion every 6 bits, the generation of a DC pattern can be suppressed to 6 bits or less, and DC balance improvement for AC coupled transmission can be realized.
  • the insertion data (transmission data composed of “1”, “0”, “1”) is transmitted from the signal processing unit in the transmission unit after the parallel-to-serial conversion operation of the data signal.
  • the transmission side exclusive OR circuit exclusive OR circuits 17, 21 and 25 shown in FIGS. 6A to 6C) provided in FIG. 6 is transmitted instead of the parallel-serial conversion blocks 51, 53 and 55. Good.
  • the receiving side uses the recovered clock signals (clock signals CKO 0 , CKO 1 , CKO 2 ), for example, in the same way as the means in the third embodiment (circuits shown in FIGS. 6B and 6C). (Denoted by CK in FIG. 10) is generated, and the data signals DO 0 , DO 1 , DO 2 (serial data) may be converted into parallel data.
  • FIG. 11 is a circuit configuration diagram of a binary differential signal output circuit for controlling the amplitude of a differential signal.
  • FIG. 12 is a circuit configuration diagram of the differential signal receiving circuit in the case of controlling the amplitude of the differential signal.
  • QN1 to QN8 are MOS transistors, and RT is a termination resistor for differential signals.
  • the binary differential signal output circuit of FIG. 11 controls the direction of the current flowing through the termination resistor RT by the signals input from the terminals 101 and 102.
  • the amplitude of the differential signal is determined by the value of the termination resistor RT and the value of current flowing therethrough.
  • the current flowing through the termination resistor RT is determined by the Bias voltage value input from the transistors QN7 and QN8 and the terminal 104.
  • the center voltage (common voltage) of the differential signal is determined by QN5 and the Bias voltage input from the terminal 105. Normally, this voltage is controlled to be a fixed common voltage by monitoring the differential output voltage and performing feedback control. Since this control is not a characteristic part of the fourth embodiment, a detailed description thereof will be omitted.
  • the clock signal CK is input to the input terminal 101 and the inverted signal CKB of the clock is input to the input terminal 102.
  • the switch including the transistors including QN1 to QN4 operates as follows. That is, QN2 and QN3 are turned on, and QN1 and QN4 are turned off. At this time, the current flowing through the termination resistor RT flows from the terminal 106 to the terminal 107. Conversely, when the clock signal CK is L and the inverted signal CKB is H, QN2 and QN3 are turned OFF, and QN1 and QN4 are turned ON. At this time, the current flowing through the termination resistor RT flows from the terminal 107 to the terminal 106. In this way, the direction of the differential signal is controlled by the clock signal.
  • the amplitude of the differential signal is determined by QN7 and QN8 as described above.
  • a data signal is input from the terminal 103 to the gate of QN6.
  • QN6 operates as a switch and controls the current value flowing through the termination resistor RT. Basically, the Bias voltage input from the terminal 104 and the current value ID determined by QN7 flow through the termination resistor RT. When the data signal is 0, QN6 is OFF, and the current flowing through the termination resistor RT is the current value ID.
  • the binary differential signal output circuit for controlling the amplitude of the differential signal in the second to fourth embodiments described above can be realized.
  • This binary differential signal output circuit controls the current values ID and ID2 by controlling the bias voltage input to the terminal 104 and the bias voltage input to the terminal 105, thereby controlling the amplitude. It becomes possible.
  • the differential signal receiving circuit includes a differential amplifier 110, a differential amplifier 111, a differential amplifier 112, and an AND gate 133.
  • the differential reception signals SO + and SO ⁇ are input to the differential amplifier 111.
  • the output from the differential amplifier 111 is a signal whose polarity is inverted depending on the signal direction regardless of the amplitude of the differential signal. That is, the data signal DO according to the table shown in FIG. 4 described above is output.
  • the differential reception signal SO + is input to the comparator 110, and the other input of the comparator 110 is input with the determination threshold VrefU having a large amplitude.
  • the comparator 110 compares the two input signals and outputs H when the differential reception signal SO + is greater than the determination threshold value VrefU.
  • the differential reception signal SO ⁇ is input to the comparator 112, and the other input of the comparator 112 is input with a determination threshold VrefD having a large amplitude.
  • the comparator 112 compares the two input signals, and outputs H when the differential reception signal SO ⁇ is smaller than VrefD.
  • the outputs of the comparators 110 and 112 are input to the AND gate 113.
  • the AND gate 113 outputs H when the input amplitude of the differential signal is large, that is, when the differential reception signal SO + is larger than the determination threshold value VrefU and the differential reception signal SO ⁇ is smaller than the determination threshold value VrefD. To do.
  • the AND gate 113 Is output. In this way, the internal signal CDO obtained by reproducing the internal signal CD is output from the differential signal receiving circuit.
  • the determination level of the differential signal receiving circuit can be changed by controlling the voltage levels of the determination values VrefD and VrefU according to the amplitude of the differential signal.
  • a fifth embodiment of the present invention will be described with reference to FIG.
  • a lane transmission / reception lane
  • the signal transmission scheme shown in FIG. 13 is a signal transmission scheme in which a two-line transmission path capable of bidirectionally transmitting and receiving data is added to the above-described third embodiment (see FIGS. 6A to 6C).
  • reference numerals 31, 34, 35, 38, 39, and 42 are exclusive OR circuits
  • reference numerals 32, 36, and 40 are binary amplitude differential signal transmission circuits
  • reference numerals 33, 37, and 41 are binary amplitude differences.
  • Reference numerals 29 and 30 are transmission / reception circuits for bidirectional two-wire signals (bidirectional control lines).
  • the bidirectional control line can be realized by a control method represented by an I2C signal, for example.
  • the control method for realizing the bidirectional control line is not limited, and any means can be used as long as the bidirectional reception function can be realized.
  • a bidirectional data signal system transmission / reception lane
  • a control signal to be transmitted it is possible to facilitate processing of received data on the receiving side by transmitting information on a data signal to be transmitted as a differential data signal.
  • the signal to be transmitted as differential data is a video signal
  • the information on the video signal format to be transmitted (such as the number of pixels) is transmitted, so that processing according to the video signal format can be appropriately performed on the receiving side.
  • skew control for adjusting the timing of sampling the data signal on the receiving side, or a clock signal (parallel data rate of the parallel data rate) superimposed on the data signal on the transmitting side.
  • skew control for adjusting the output timing of the clock.
  • FIG. 14 shows a circuit configuration on the reception side for performing the skew control
  • FIG. 15 shows a circuit configuration on the transmission side.
  • FIG. 14 shows an example of a circuit configuration when skew control is performed on the receiving side in the fifth embodiment.
  • reference numeral 43 is a differential signal receiving circuit
  • reference numeral 44 is an exclusive OR circuit
  • reference numeral 45 is a skew control circuit
  • reference numeral 46 is a receiving register.
  • the regenerated clock signal CKO is controlled as a clock signal CKd by controlling the delay time by the skew control circuit 45 and input to the receiving register 46.
  • the sampling timing of the data signal DO can be adjusted to the optimum sampling timing (for example, the central portion of each bit between the switching of bits in the serial data).
  • FIG. 15 shows a circuit configuration example when skew control is performed on the transmission side in the fifth embodiment.
  • reference numeral 49 is a transmission circuit
  • reference numeral 48 is an exclusive OR circuit
  • reference numeral 47 is a skew control circuit.
  • CK parallel data rate clock
  • CKd is controlled as a clock signal CKd by controlling the delay time by the skew control circuit 47 and input to the exclusive OR circuit 48.
  • the sampling timing of the data signal DO can be adjusted to the optimum sampling timing in the same manner as the adjustment on the receiving side.
  • FIG. 16 is a diagram illustrating a signal transmission method for explaining the skew control.
  • FIG. 17 is a timing chart for explaining the skew control operation.
  • the transmission signal system shown in FIG. 16 has a configuration in which skew control circuits 71 to 76 are provided in the transmission signal system shown in FIG.
  • the skew control circuit 71 for performing skew control of the post-reproduction data signal DO 0 and the skew control for performing skew control of the post-reproduction clock signal CKO 0 A circuit 72 is provided in the first transmission data lane for transmitting the differential signal S 0 .
  • the skew control circuit 73 for controlling the skew of the post-reproduction data signal DO 1 and the skew control of the post-reproduction clock signal CKO 1 are performed in the second transmission data lane for transmitting the differential signal S 1 .
  • a skew control circuit 74 is provided in the second transmission data lane for transmitting the differential signal S 1 .
  • each skew control circuit is a delay value (delay time) set in each skew control circuit by the test operation described below.
  • the data signals superimposed in pairs with the clock signal have the same skew (for example, the serial data after reproduction shown in the first stage is the parallel rate shown in the second stage). Included in one period of the clock signal).
  • the transmission side transmits a clock signal with a phase difference for each transmission data lane
  • the regenerated clock signal wiring is different for each transmission data lane. Therefore, a different delay difference occurs in the clock signal after reproduction, and a phase difference different from the phase difference given between the clock signals on the transmission side may occur between the clock signals after reproduction. This is not preferable when the sampling signal is generated by taking the logic of the clock signal after reproduction as in the third embodiment.
  • a delay time is set in each skew control circuit, and the clock signal after reproduction and the data signal (serial data) after reproduction are predetermined (provided on the transmission side) between transmission data lanes. Control to return to the phase difference.
  • FIG. 17A shows that the data signal DO 1 after reproduction in the second transmission data lane and the clock signal CKO 1 after reproduction are the data signal DO 0 after reproduction and the clock after reproduction in the first transmission data lane. This shows a case where a delay difference is generated for the signal CKO 0 by the time t1.
  • FIG. 17A shows the data signal DO 2 after reproduction in the third transmission data lane and the clock signal CKO 2 after reproduction in the data signal DO 0 after reproduction in the first transmission data lane and after reproduction. This shows a case where a delay difference is generated with respect to the clock signal CKO 0 of time t2 by time t2.
  • an optimum delay time is determined in the test operation in order to eliminate this delay difference.
  • the reproduced data signal DO 0 and the reproduced clock signal CKO 0 in the first transmission data lane are given to the skew control circuits 71 and 72, and the delay time t1 is given. By setting, it is delayed by time t1.
  • the reproduction data signal DO 2 and the reproduction clock signal CKO 2 in the third transmission data lane are delayed by the time (t 1 + t 2) by setting the delay time (t 1 + t 2) in the skew control circuits 75 and 76.
  • information for transmitting a TEST pattern from the transmission side using the bidirectional control lines S_CK and S_D (a test start signal from the transmission side to the reception side indicating that a plurality of data signals are transmitted through the transmission data lane) ) Is transmitted to the receiving side (step 1).
  • the receiving side receives the information and prepares to receive a test pattern. That is, the reception side sets the delay time of each skew control circuit (second skew adjustment circuit) (step 2). After setting the delay time, the reception side transmits a test preparation completion signal to the transmission side using the transmission / reception lane after completion of reception preparation of the test pattern (step 3).
  • the transmitting side transmits the next determined TEST pattern (a plurality of data signals) (step 4).
  • the receiving side collates the reception pattern with a preset TEST pattern (step 5). At this time, skew control on the receiving side, for example, the delay value shown in FIG. 16 is changed, and pattern matching is performed to obtain an optimum value of matching values. That is, the above steps 2 to 5 are executed until the TEST pattern received in step 5 matches the preset TEST pattern. When the optimum value of the delay time is determined, the receiving side returns the information to the transmitting side through the bi-directional control line and ends the sequence (step 6).
  • FIG. 18 is a diagram illustrating a signal transmission method when skew control is performed on the transmission side.
  • the skew control circuit provided on the transmission side is omitted, but for example, the circuit shown in FIG. 15 can be used as the skew control circuit.
  • the transmission side delay (the delay amount of the skew control circuit 47 in FIG. 15) is controlled in the same manner as in the signal transmission method shown in FIG. That is, first, the transmission side transmits a test start signal using the transmission / reception lane (step 1). Subsequently, the transmission side sets the delay time of the skew control circuit 47 (first skew adjustment circuit) in each transmission data lane (step 2). The reception side transmits a test preparation completion signal to the transmission side using the transmission / reception lane (step 3). Next, in response to the completion of test preparation, the transmission side transmits test patterns stored in advance by the reception side to a plurality of transmission data lanes (step 4).
  • the receiving side compares the TEST pattern received via the plurality of transmission data lanes with the TEST pattern stored in advance (step 5).
  • the transmitting side changes the delay time of the skew control circuit in step 2, and the transmitting side or the receiving side sequentially executes step 2 to step 5, and if the comparison results match in step 5, the receiving side A test end signal is transmitted using the lane (step 6).
  • an example of amplitude control in the binary differential signal output circuit shown in FIG. 11 and threshold control in the differential signal reception circuit shown in FIG. In the same manner as described above, the test pattern is transmitted at the basic transmission amplitude, and the threshold value of the differential signal receiving circuit is controlled to control the value that matches the pattern. Next, the transmission amplitude is changed and the same test is performed to determine the threshold value of the differential signal receiving circuit. These controls are repeated to determine the amplitude and threshold value that can be reliably received with the smallest amplitude.
  • the transmission side transmits a test start signal using the transmission / reception lane (step 1).
  • the receiving side sets a determination threshold value of the differential signal receiving circuit provided on the receiving side (step 2).
  • the transmission side sets the amplitude of the differential signal of the transmission circuit provided on the transmission side (step 3).
  • the reception side transmits a test preparation completion signal to the transmission side using the transmission / reception lane (step 4).
  • the transmission side transmits a test pattern stored in advance by the reception side to a plurality of transmission data lanes (step 5).
  • the receiving side compares the TEST pattern received via the plurality of transmission data lanes with the TEST pattern stored in advance (step 6).
  • the receiving side changes the determination threshold value in step 2 above. Thereafter, the receiving side or the transmitting side sequentially executes step 2 and steps 4 to 6 described above. If the comparison result matches in step 6, the transmission side changes the amplitude in step 3. Thereafter, the receiving side or the transmitting side sequentially executes the above steps 3 to 6. If the comparison results match in the process of step 6, the receiving side transmits a test end signal using the transmission / reception lane (step 7).
  • the signal transmission method of the third embodiment and the signal transmission of the fourth embodiment are made more effective by adding control lines (transmission and reception lanes) as described above. It can be realized.
  • the main point of each embodiment of the present invention is to solve the following problem, and presents a problem solving means for achieving the problem, and is characterized by its effects.
  • the bandwidth of signals to be transmitted tends to increase with the improvement of digital TV image quality, and the current system is approaching the limits of the number of signals, clock skew, etc.
  • LSI power consumption, chip surface properties Both increase and become a cause of noise generation such as EMI. Therefore, in the fifth embodiment, an attempt is made to realize a signal transmission system for a differential signal with less generation of EMI noise while ensuring the skew margin while ensuring the transmission of an increasing digital video signal with a smaller number of signal lines. It is.
  • the clock signal is randomized by taking the EXOR of the clock signal and the data signal to be transmitted, and the clock signal can be easily reproduced by inversely transforming with the EXOR on the receiving side.
  • EMI is reduced by data transmission.
  • a parallel data rate clock as the clock signal to be superimposed on the data signal
  • the frequency and energy of the clock superimposed on the data signal can be reduced without lowering the transfer rate of the plurality of data signals.
  • EMI reduction in the differential drive method can be achieved.
  • the number of signals can be reduced by, for example, parallel / serial conversion and transmission of the data signal.
  • two signals of a data signal and a clock signal are transmitted as a pair of differential signals S. Since the differential signal S is not a signal having a regular amplitude like the clock signal CK, and the spectrum peak of the signal can be reduced, EMI due to the differential signal S can be further suppressed. In addition, according to the signal transmission method of the second embodiment, it is possible to reduce the number of differentially amplified signals.
  • a clock signal having a phase shifted for each transmission lane is superimposed on the data signal, and a sampling clock for easily sampling serial data with simple logic on the reception side is provided.
  • serial data sampling can be realized without a PLL, and the circuit scale of the transmission data lane can be reduced, and low power consumption when the transmission data lane operates can be realized.
  • a bidirectional transmission / reception lane is provided separately from a plurality of transmission data lanes, and a control signal is transmitted and received between the transmission side and the reception side in the transmission / reception lane.
  • a control signal is transmitted and received between the transmission side and the reception side in the transmission / reception lane.
  • the present invention can be applied to a signal transmission system for reducing EMI in a differential drive system by reducing the frequency and energy of a clock superimposed on a data signal.

Landscapes

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Abstract

　信号伝送方式は、クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送し、クロック信号は、伝送すべき複数のデータ信号各々の転送レートを規定する基準クロック信号であり、複数のデータをクロック信号の転送レートで送信する。

Description

信号伝送方式及び送信装置
　本発明は、信号伝送方式及び送信装置に関する。
　本願は、２０１１年５月１２日に、日本に出願された特願２０１１－１０７４９６号に基づき優先権を主張し、その内容をここに援用する。
　従来、液晶表示パネル等の表示装置を駆動するドライバ部と、ドライバ部にデータを送信するタイミング制御部との間の伝送において、ＲＳＤＳ（Ｒｅｄｕｃｅｄ　Ｓｗｉｎｇ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）などの差動駆動方式が用いられている。また、主に映像信号等を、半導体集積回路間で伝送する際、或いは信号処理回路基板及び機器間で伝送する際、ＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）などの差動駆動方式が用いられている。
　このような差動駆動方式は、一つの信号を、極性が反対となる一対の差動信号として二つの信号線で伝送する方式である。そのため、かかる差動駆動方式においては、受信部は一対の差動信号のレベル差で送信部からの差動信号を認識し、個々の信号線の振幅の倍を有する振幅の信号として差動信号を認識できる。つまり、差動駆動方式では、個々の信号線の振幅を小さくすることができる。このように、差動駆動方式においては、信号線の振幅を小さくすることができるため、差動信号線から発生する電磁波エネルギーを小さくすることができる。また、差動駆動方式においては、差動信号が対になっているので、信号線から発生する電磁波が互いに打ち消しあう。そのため、差動駆動方式において、ＥＭＩ（Ｅｌｅｃｔｒｏ　Ｍａｇｎｅｔｉｃ　Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁波干渉）が削減される。また、差動増幅方式は、受信部が一対の差動信号のレベル差で信号を認識するので、ある程度ノイズにも強い。
　図２０は、上述した従来の差動信号伝送におけるクロック信号ＣＫとデータ信号Ｄａｔａの信号形態を示す図である。差動駆動方式において、図２０に示すクロック信号ＣＫとデータ信号Ｄａｔａとを送信ため、少なくとも二対の差動伝送線が必要となる。また、差動駆動方式において、送信部と受信部のインターフェースレベルが異なる場合、あるいはＧＮＤレベルが異なる場合など、受信部における信号接続に関して、コンデンサを介してＡＣ結合で接続される場合が多く存在する。ＡＣ結合で接続される場合、受信部と送信部はコンデンサを介して接続されるため、差動信号のＤＣ成分は伝達されない。ＡＣ結合の場合に、正しく差動信号を伝達するためには、ＤＣ的にバランスした信号（０と１が等しい個数）にする必要がある、このため、一般には８Ｂ１０Ｂ等のエンコードを用いる必要が生じる。
　なお、差動信号伝送方式における信号伝送を多重化する従来技術は、例えば、特許文献１において開示されている。この特許文献１が開示する差動駆動方式を採用すれば、信号の伝送レートは２倍になるが、ＡＣ結合で接続され場合に対応するには、データのエンコードが必要となる。なお、クロック信号の信号伝送方式については、特許文献１には開示されていない。
特開２００４－３３８７６３号公報 特開２００９－１８６５０２号公報
　上述したように、図２０に示すような従来の差動信号伝送方式においては、少なくともデータ信号Ｄａｔａとクロック信号ＣＫとを伝送する２対の信号線が必要であった。しかしながら、近年のシステムにおいてはより多量のデータを並列に伝送する必要があり、従来の差動信号伝送方式においては信号線の数が非常に多くなってしまうという問題があった。
　また、ＥＭＩの発生源としては伝送配線でのコネクタやケーブルからの放射が考えられるが、これらの基となるノイズは伝送する信号に依存する。特に、クロック信号は信号が０に対応する値と１に対応する値との間でスイッチングする回数も多く、クロック信号の周波数及び高調波に大きなスペクトル成分を持つことになる。このようなクロック信号が有するエネルギーが、コネクタ、ケーブル、基板等から放射されて、ＥＭＩの発生源として問題となる。
　しかし、特許文献１に示すような多重方式は、上述した通り、クロック信号の多重方式については記載されておらず、基本的にはクロック信号の伝送を必要とするシステムとなっている。さらに、ＡＣ結合接続をする場合、ＤＣバランスを保つようなエンコード（８Ｂ１０Ｂ等）が必要となり、回路構成が複雑化するという問題が生じてしまう。
　このような問題を解決するために、本願発明者は、特許文献２に示すように、より簡単な構成でクロックとデータの重畳、データ多重化を実現する方式を提案している。
　特許文献２において開示した方式は、上述した問題を解決するため、クロック信号とデータ信号を多重し、容易にクロック再生でき且つＡＣ結合伝送においてもエンコードなしでＤＣバランスのよい信号伝送を実現し、特にノイズ源となりやすいクロック信号を容易にノイズピークの低い伝送信号として送信可能とする方式である。
　しかし、この方式を用いて多量のデータを並列に伝送する場合、クロック信号とデータ信号とを重畳した差動信号の配線数も増え、重畳されるクロック信号によるＥＭＩ増大を抑制することができなくなるという問題がある。
　本発明は、上記差動駆動方式の効果を維持しつつ、さらに、複数のデータ信号の転送レートを下げずに、データ信号に重畳するクロック信号の周波数を低減することを主要な課題とする。
（１）　本発明の第１の態様は、クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送し、前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、前記複数のデータを前記クロック信号の転送レートで送信する信号伝送方式である。
（２）　本発明の第１の態様において、前記複数のデータ信号をパラレルシリアル変換して、変換後のシリアルデータを前記クロック信号の前記転送レートで送信しても良い。
（３）　本発明の第１の態様において、前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号を、別の信号線ペアを用いてそれぞれ差動信号で伝送しても良い。
（４）　本発明の第１の態様において、前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号とを多重化し、多重化した信号を１対の信号線ペアを用いて、多値の振幅をもつ差動信号で伝送しても良い。
（５）　本発明の第１の態様において、前記多値の振幅を、予め設定されたテーブルに基づいて設定しても良い。
（６）　本発明の第１の態様において、前記シリアルデータ毎に、０及び１の連続したデータを付加して伝送しても良い。
（７）　本発明の第１の態様において、前記複数のデータ信号を複数のデータブロックに分割し、前記クロック信号と前記複数のデータブロックを転送する複数の送信データレーン毎に、前記クロック信号の位相を変えて前記データブロックを伝送しても良い。
（８）　本発明の第１の態様において、受信側において、前記複数の送信データレーン毎に、送信側から送出される差動信号に基づいて前記クロック信号を再生し、前記複数の送信データレーン毎に再生されたクロック信号の論理の組合せに基づいてサンプリングクロックを生成し、生成したサンプリングクロックに基づいて、前記複数のデータ信号をサンプリングしても良い。
（９）　本発明の第１の態様において、送信側において、前記クロック信号を第１のスキュー制御回路により遅延させ、当該遅延させたクロック信号に応じて前記排他的論理和の信号を送信しても良い。
（１０）　本発明の第１の態様において、受信側において、送信側から送出される差動信号に基づいて前記クロック信号を再生し、再生したクロック信号を第２のスキュー制御回路により遅延させ、当該遅延させたクロック信号に基づいて前記データ信号の論理の切り替わりの中央部において安定してサンプリングしても良い。
（１１）　本発明の第１の態様において、前記複数の送信データレーン以外に設けられた送受信レーンを用いて、前記複数のデータ信号に関する情報を送受信しても良い。
（１２）　本発明の第１の態様において、前記複数のデータ信号に関する情報は、前記複数のデータ信号を処理する際に用いる情報であっても良い。
（１３）　本発明の第１の態様において、送信側が前記第１のスキュー調整回路の遅延時間を設定する、或いは受信側が前記第２のスキュー調整回路の遅延時間を設定しても良い。
（１４）　本発明の第１の態様において、受信側に設けられた受信回路の判定しきい値を設定し、送信側に設けられた送信回路の前記差動信号の振幅を設定しても良い。
（１５）　本発明の第１の態様において、前記差動信号を出力する送信回路は、差動信号を電流出力しても良い。
（１６）　本発明の第２の態様は、クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送する送信部を備え、前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、前記送信部は、前記複数のデータを前記クロック信号の転送レートで送信する送信装置である。
　本発明によれば、信号伝送方式において、複数のデータ信号の転送レートを下げずに、データ信号に重畳するクロック信号の周波数、エネルギーを低減することができ、差動駆動方式におけるＥＭＩ削減を図ることができる。
本発明の第１の実施形態における信号伝送方式の構成例を示す図である。 図１に示す信号伝送方式の信号タイミングと差動出力信号の波形とを示す図である。 本発明の第２の実施形態における信号伝送方式の構成例を示す図である。 図３及び図６Ａ～図６Ｃに示す信号伝送方式の多値化信号変換の際に用いるテーブルを示す図である。 図３に示す信号伝送方式の信号タイミングと２値差動出力信号の波形とを示す図である。 本発明の第３の実施形態における信号伝送方式の構成例を示す図である。 シリアルパラレル変換ブロックの回路構成を示す図である。 受信側の信号処理部におけるシリアルパラレル変換ブロックの回路構成を示す図である。 図６Ａ～図６Ｃに示す信号伝送方式において、信号タイミングと２値差動出力信号の波形とを示す図である。 図６Ａ～図６Ｃに示す信号伝送方式において、再生したデータ信号とクロック信号のタイミングを示す第１の図である。 図６Ａ～図６Ｃに示す信号伝送方式において、再生したデータ信号とクロック信号のタイミングを示す第２の図である。 図６Ａ～図６Ｃに示す信号伝送方式において、ＤＣバランス改善手法を適用した場合（第４の実施形態）の信号タイミングと２値差動出力信号の波形とを示す図である。 図９に示す信号伝送方式の再生したデータ信号とクロック信号のタイミングを示す図である。 図３、図６Ａ～図６Ｃ、及び図９に示す信号伝送方式において、差動信号の振幅を制御する場合の２値差動信号出力回路の回路構成図である。 図３、図６Ａ～図６Ｃ、及び図９に示す信号伝送方式において、差動信号の振幅を制御する場合の受信回路の回路構成図である。 図６Ａ～図６Ｃに示す信号伝送方式において、双方向にデータを送受できる２線の伝送路を追加した場合の信号伝送方式（第５の実施形態）の構成例を示す図である。 図１３に示す信号伝送方式において、受信側でスキュー制御する場合の回路構成を示す図である。 図１３に示す信号伝送方式において、送信側でスキュー制御する場合の回路構成を示す図である。 図１３に示す信号伝送方式において、受信側でスキュー制御する場合の制御について説明するための図である。 図１６に示す信号伝送方式において、スキュー制御動作を説明するためのタイミングチャートである。 図１３に示す信号伝送方式において、送信側でスキュー制御する場合の制御について説明するための図である。 図１３に示す信号伝送方式において、振幅、しきい値制御について説明するための図である。 従来の差動信号伝送におけるクロック信号とデータ信号との信号形態を示す図である。
　以下、図面を参照しながら本発明の第１～第５の実施形態を詳細に説明する。
［第１の実施形態］
　図１（ａ）において、第１の実施形態の信号伝送方式は、送信側データ処理部１Ａ、送信部１Ｂ、伝送部１Ｃ、受信部１Ｄ及び受信側データ処理部１Ｅを備える。さらに、送信側データ処理部１Ａは、Ｐ／Ｓ変換部７を備える。送信部１Ｂは、排他的論理和回路１、差動信号出力回路２、３を備える。伝送部１Ｃは、伝送路１０、１１を備える。受信部１Ｄは、差動信号受信回路４、５、排他的論理和回路６を備える。また、受信側データ処理部１Ｅは、位相同期部（ＰＬＬ）８、Ｓ／Ｐ変換部９を備える。
　また、図１（ａ）において、ＣＫ及びＣＫＯはクロック信号を示し、Ｄ及びＤＯはデータ信号を示し、ＣＤ及びＣＤＯは内部信号を示し、Ｓ０、Ｓ１は差動信号を示す。
　図１（ｂ）は、図１（ａ）のＰ／Ｓ変換部（パラレルシリアル変換ブロック７）の詳細なブロック図である。また、図１（ｃ）は、図１（ａ）のＳ／Ｐ変換部（シリアルパラレル変換ブロック９）の詳細なブロック図である。パラレルシリアル変換ブロック７は、データロード部７ａ、シフトレジスタ部７ｂ、クロック信号ＣＫ生成部７ｃを備える。シリアルパラレル変換ブロック９は、シフトレジスタ部９ａ、データロード部９ｂを備える。なお、図１（ｂ）及び図１（ｃ）において、矢印Ａ１１は、データシフト方向を示している。
　送信側において、データ信号Ｄは、差動信号出力回路３により差動信号Ｓ１として伝送路Ｃ１へ出力される。また、クロック信号ＣＫは、排他的論理和回路１によりデータ信号Ｄと排他的論理和演算され、この排他的演算結果信号は内部信号ＣＤとなって、差動信号出力回路２により差動信号Ｓ０として伝送路Ｃ０へ出力される。
　一方、受信側において、伝送路Ｃ１を介して伝送された差動信号Ｓ１は、差動信号受信回路５によりシングルエンドの信号（データ信号ＤＯ）として再生される。また、伝送路Ｃ０を介して伝送された差動信号Ｓ０は、差動信号受信回路４によりシングルエンド信号（内部信号ＣＤＯ）に変換され、差動信号受信回路５によりシングルエンド変換された信号（データ信号ＤＯ）と共に排他的論理和回路６に入力され、その排他的論理和回路６の演算結果（クロック信号ＣＫＯ）が出力される。ここで、差動信号出力回路２，３と差動信号受信回路４，５は、周知のものであるから、従来既知の回路を採用することができる。
　次に、図１（ａ）の送信側データ処理部１Ａ及び送信部１Ｂ（送信装置）の動作を、図１（ｂ）のパラレルシリアル変換ブロック７の詳細図を用いて詳細に説明する。図１（ｂ）において、Ｐ／Ｓ変換ブロック（パラレルシリアル変換ブロック７）は、送信側の信号処理部であり、データロード部７ａ、シフトレジスタ部７ｂ、及びクロック信号ＣＫ生成部７ｃを含む。データロード部７ａは、一例として６個のデータ信号Ｄ０～Ｄ５（複数のデータ信号）の各々に対応して設けられる各データロード（データのメモリ）から構成される。データロード各々は、入力されるデータ信号Ｄ０～Ｄ５各々をパラレルＣＫ（パラレルデータレートのクロック）によりロードし（メモリに格納し）、ロードしたデータを、後段のシフトレジスタ部７ｂを構成する各ラッチ回路、例えば周知のＤ型フリップフロップに出力する。
　シフトレジスタ部７ｂは、データロードから並列に入力される複数のデータ信号Ｄ０～Ｄ５をシリアルＣＫ（シリアルクロック）により、データ信号Ｄ０～Ｄ５の順番にシリアルデータ（データ信号Ｄ）として出力する。
　ここで、パラレルデータレートのクロックは、複数のデータ信号Ｄ０～Ｄ５各々の転送レートを規定する基準クロック信号であり、送信側データ処理部１Ａの外から各データ信号とともに入力される。また、シリアルクロックは、パラレルデータレートのクロックを逓倍した（第１の実施形態においては６逓倍した）クロック信号であり、第１の実施形態においては、６ビットのデータ（データ信号Ｄ０～Ｄ５）を、パラレルデータレートのクロックの１周期の間に含ませてシリアルデータとするため、シリアルクロックの周波数はパラレルデータレートのクロックの６倍の周波数となる。このシリアルクロックは、例えば、パラレルデータレートのクロックに同期してその逓倍にロックする周知のＰＬＬ回路などを用いて、送信側データ処理部１Ａにおいて生成される。
　クロック信号ＣＫ生成部７ｃは、このシリアルクロックをシフトＣＫ（シフトクロック）として用い、パラレルデータレートのクロックをシフトクロックの１周期分シフトさせて、クロック信号ＣＫを生成し、排他的論理和回路１に出力する。
　排他的論理和回路１は、上述の通り、シリアルデータ（データ信号Ｄ）とクロック信号ＣＫとを排他的論理和演算し、演算結果として内部信号ＣＤを出力する。また、差動信号出力回路２は、内部信号ＣＤから差動信号Ｓ０を生成し、生成した差動信号Ｓ０を、伝送路Ｃ０を介して受信側の受信部１Ｄに送信する。また、差動信号出力回路３は、データ信号Ｄから差動信号Ｓ１を生成し、生成した差動信号Ｓ１を、伝送路Ｃ１を介して受信側の受信部１Ｄに送信する。
　次に、図１（ａ）の受信側データ処理部１Ｅの動作を、図１（ｃ）のシリアルパラレル変換ブロック９の詳細図を用いて詳細に説明する。
　図１（ｃ）において、Ｓ／Ｐ変換ブロック（シリアルパラレル変換ブロック９）は、シフトレジスタ部９ａ、及びデータロード部９ｂを含む。
　位相同期部（ＰＬＬ８）は、排他的論理和回路６から入力されるクロック信号ＣＫＯに同期してその逓倍（第１の実施形態においては６逓倍）にロックするシリアルＣＫ（シリアルクロック）を生成し、シフトレジスタ部９ａに出力する。
　シフトレジスタ部９ａは、このシリアルクロックをシフトＣＫ（シフトクロック）として用い、データ信号ＤＯ（シリアルデータ）を内部で転送し、各ラッチ部から、対応するデータロード部９ｂにおけるデータロード（データのメモリ）へ出力する。
　データロード部９ｂは、排他的論理和回路６から入力されるクロック信号ＣＫＯにより、各データロードからデータ信号（データ信号Ｄ０～Ｄ５）を並列に、パラレルデータレートで信号処理部の外部へ、例えば受信側データ処理部１Ｅの次段に設けられた表示装置におけるデータドライバ（不図示）へ出力する。
　図２は、図１に示す信号伝送方式の信号タイミングと差動出力信号の波形とを示す図であり、データ信号Ｄを送出するときの各々の信号のタイミングチャートと差動出力信号の波形を示す。
　パラレルシリアル変換ブロック７は、パラレルＣＫ（パラレルデータレートのクロック、図２の送信側の１段目の波形参照）を逓倍し、シリアルＣＫ（シリアルクロック）を生成する（図２の送信側の９段目の波形参照）。また、パラレルシリアル変換ブロック７は、パラレルデータレートのクロックを、このシリアルクロックの立ち上がりでシフトさせ、クロック信号ＣＫを生成し（図２の送信側の２段目の波形参照）、排他的論理和回路１に出力する。また、パラレルシリアル変換ブロック７は、生成したシリアルクロックの立ち上がりで、複数のデータ信号Ｄ０～Ｄ５（図２の送信側の３段目から８段目に波形を示す）を、シリアルデータ（図２の送信側の１０段目に波形を示すデータ信号Ｄ）に変換し、排他的論理和回路１及び差動信号出力回路３に出力する。
　排他的論理和回路１は、上述したようにデータ信号Ｄとクロック信号ＣＫとの排他的論理和演算し、演算結果の内部信号ＣＤを出力する。内部信号ＣＤは、複数のデータ信号Ｄ０～Ｄ５で示すデータ系列を送信する場合には、図２の送信側の１１段目においてＣＤで示す波形の信号となる。
　差動信号出力回路２は、内部信号ＣＤから差動信号Ｓ０（図２の送信側の１３段目に波形を示す）を生成し、生成した差動信号Ｓ０をパラレルデータレートで、伝送路Ｃ０を介して受信側の受信部１Ｄに送信する。また、差動信号出力回路３は、データ信号Ｄから差動信号Ｓ１（図２の送信側の１２段目に波形を示す）を生成し、生成した差動信号Ｓ１を受信側に送信する。
　送信側の送信部１Ｂが送出する差動信号のうち、差動信号Ｓ１はデータ信号Ｄそのものの差動信号であり、受信部１Ｄの差動信号受信回路５によりシングルエンド信号に変換され、データ信号ＤＯとして再生される（図２の受信側の１段目の波形参照）。また、差動信号Ｓ０は上述した内部信号ＣＤの差動信号であり、差動信号受信回路４によりシングルエンド変換され、内部信号ＣＤＯとして再生される。この再生された内部信号ＣＤＯとデータ信号ＤＯとを排他的論理和回路６により排他的論理和演算し、クロック信号ＣＫＯ（図２の受信側の２段目の波形参照）が再生される。受信側のＰＬＬ８は、このクロック信号ＣＫＯを逓倍し、シリアルクロック（図２の受信側の３段目の波形参照）を生成する。
　シリアルパラレル変換ブロック９は、このシリアルクロックの立ち上がりで、データ信号ＤＯをシフトする。また、シリアルパラレル変換ブロック９は、クロック信号ＣＫＯをデータロードＣＫ（データロードクロック）として、シフトされたデータ信号ＤＯ（シリアルデータ）を、複数のデータ信号Ｄ０～Ｄ５（パラレルデータ）に変換し、送信側に入力されたときと同じ転送レート、つまりパラレルデータレートで出力する（図２の受信側の４段目から９段目にＤ０～Ｄ５で波形を示す）。
　このように、第１の実施形態の信号伝送方式は、送信側において、６ビットのデータ（６個のデータ信号Ｄ０～Ｄ５）をデータ信号Ｄ（シリアルデータ）に変換し、変換後のシリアルデータとクロック信号ＣＫとを重畳し、その結果の差動信号Ｓ０を伝送路Ｃ０を介して受信側へ送信する。ここで、シリアルデータに重畳する送信クロックＣＫは、パラレルデータレートのクロック（複数のデータ信号の転送レートを規定する基準クロック信号）と同一周波数である。すなわち、第１の実施形態の信号伝送方式は、パラレルデータのクロックを送信するとともに、シリアルデータをパラレルデータレートで送信する。
　また、第１の実施形態の信号伝送方式は、受信側においてシリアルデータ受信後、シリアルデータをパラレルデータ（複数のデータ信号Ｄ０～Ｄ５）に変換し、このパラレルデータを送信側へ入力されたときと同じレート、すなわちパラレルデータレートで出力する。
　第１の実施形態の信号伝送方式によれば、複数のデータ信号Ｄ０～Ｄ５を重畳するクロックの周波数は、これら複数のデータ信号各々の転送レートを規定する基準クロック（パラレルデータレートのクロック）の周波数と同じとなり、複数のデータ信号の転送レートを下げずに、差動信号に重畳するクロックの周波数、エネルギーを低減することができる。
　つまり、第１の実施形態の信号伝送方式を採用することで、差動信号に重畳するクロック信号は、ＥＭＩノイズエネルギーが大きくなりやすいクロック信号（例えば、上述のシリアルクロック）ではなく、複数のデータ信号各々の転送レートを規定する基準クロックそのものとすることができる。また、第１の実施形態の信号伝送方式を採用することで、差動信号に重畳されるクロック信号は、データ信号と共に一様でない信号として送出され、特定のスペクトラム成分が大きくなりＥＭＩ発生源となるような信号を抑える働きをする。また、上述の通り、第１の実施形態の信号伝送方式を採用することで、複数のデータ信号をシリアル転送することにより、信号線を低減することが可能となる。
［第２の実施形態］
　図３は、本発明の第２の実施形態に係る信号伝送方式の構成例を示す図である。図３に示す信号伝送方式は、送信側から受信側へ送信する差動信号を多値振幅差動信号に適用した信号伝送方式である。
　図３において、符号１０，１３は排他的論理和回路、符号１１は２値（振幅の絶対値）差動信号出力回路、符号１２は２値差動信号受信回路であり、符号１４はパラレルシリアル変換ブロック、符号１５はＰＬＬ回路、符号１６はシリアルパラレル変換ブロックである。このうち、排他的論理和回路１０は、図１における排他的論理和回路１、排他的論理和回路１３は、図１における排他的論理和回路６に、それぞれ対応する。また、パラレルシリアル変換ブロック１４は、図１におけるパラレルシリアル変換ブロック７、シリアルパラレル変換ブロック１６は、図１におけるシリアルパラレル変換ブロック９に、それぞれ対応する。これらの図１に対応する各回路の構成は、上述した第１の実施形態と同様であり、その説明を省略し、２値差動信号出力回路１１、及び２値差動信号受信回路１２を中心に説明する。
　本構成例において、データ信号Ｄは２値差動信号出力回路１１の一方に入力される。また、クロック信号ＣＫ（パラレルデータレート）は、排他的論理和回路１０によりデータ信号Ｄと排他的論理和演算される。演算結果信号は内部信号ＣＤとなる。内部信号ＣＤは２値差動信号出力回路１１の他方に入力される。２値差動信号出力回路１１は入力されたデータ信号Ｄと内部信号ＣＤの信号の組み合わせにより出力振幅を一意に決定し出力する。
　図４は、この出力振幅決定の際に用いるデータ信号Ｄと内部信号ＣＤの組み合わせに対応する差動信号Ｓの振幅値を示すテーブルの例である。なお、出力振幅決定の際に用いるデータ信号Ｄと内部信号ＣＤの組み合わせに対応する差動信号Ｓの振幅値割当ては、この図４に示すテーブルに限定されるものではない。
　上述のテーブルに基づいて決定されるデータ信号Ｄと内部信号ＣＤとによる２値差動出力信号は差動信号Ｓとして２値差動信号出力回路１１より出力される。
　図５は、図３に示す信号伝送方式の信号タイミングと２値差動出力信号の波形とを示す図である。図５に示す差動信号Ｓの波形から分かるように、差動信号Ｓが、クロック信号ＣＫのような振幅が固定される固定パターンとは相違し、４値の振幅を持つ（振幅の絶対値としては２値）差動信号となり、この差動信号ＳがＥＭＩ発生源としては有利な信号となる。また、第２の実施形態における信号伝送方式は、図１に示す第１の実施形態における信号伝送方式の構成との対比において、信号本数は半分に削減され、省面積、省ピン数、さらにはトータルなＥＭＩエネルギーの削減にとって非常に有益な信号伝送方式である。
　なお、第２の実施形態は、多値振幅変調の各々の振幅値について規定するものではない。第２の実施形態の特徴的部分は、上述したようなデータ信号Ｄ（シリアルデータ）、及びクロック信号ＣＫを多値化して伝送することであり、振幅値については、実現する伝送路、受信回路等の設計により適当な値を設定することが可能であり、第２の実施形態の実現に制約を加えるものではない。
　受信側について説明すると、送信された差動信号Ｓは２値差動信号受信回路１２により、上記の図４のテーブルに従って、振幅値から内部信号ＣＤとデータ信号Ｄとの信号が逆変換される。逆変換されたデータ信号ＤＯは送信されたデータ信号Ｄそのものである。また、逆変換されたデータ信号ＤＯ及び内部信号ＣＤＯは排他的論理和回路１３により演算され、その結果、送信クロック信号ＣＫＯが再生される。クロック信号ＣＫＯをＰＬＬ１５により逓倍し、データ信号ＤＯ（シリアルデータ）のサンプリングＣＫ（サンプリングクロック）を生成する。
　このようにして、第２の実施形態における信号伝送方式によれば、データ信号Ｄとクロック信号ＣＫとの二つの信号を一対の差動信号Ｓで伝送する。第２の実施形態の信号伝送方式によれば、差動信号Ｓを、クロック信号ＣＫのような振幅が規則的な信号に比べて、信号のスペクトラムピークを低減した信号とすることができる。そのため、第１の実施形態の効果を維持しつつ、差動信号ＳによるＥＭＩをさらに抑制することができる。また、第２の実施形態の信号伝送方式によれば、差動増幅信号の信号本数の削減を実現することができる。
［第３の実施形態］
　次に、本発明の第３の実施形態について、図６Ａ～図８Ｂを参照して説明する。
　図６Ａ～図６Ｃは、本発明の第３の実施形態における信号伝送方式の構成例を示す図である。また、図７は、図６Ａ～図６Ｃに示す信号伝送方式の信号タイミングと２値差動出力信号の波形とを示す図である。また、図８Ａ及び図８Ｂは、受信側において再生したデータ信号ＤＯ０～ＤＯ２とクロック信号ＣＫＯ０～ＣＫＯ２の信号タイミング、及び受信側におけるデータ信号ＤＯ０～ＤＯ２（シリアルデータ）から複数のデータ（パラレルーデータ）への再生処理の信号タイミングを示す図である。
　図６Ａに示すように、第３の実施形態の信号伝送方式は、差動信号Ｓ０～Ｓ２各々に対応して設けられた３つの送信データレーンから構成される。なお、第３の実施形態においては、送信データレーンが３つの場合を示しているが、これは例示であって、送信データレーンの数に制限はない。また、送信データレーン各々においては、上述した第２の実施形態と同じく、６ビットのデータ信号をシリアルデータに変換し、変換したシリアルデータをクロック信号と重畳させ、重畳信号を多値化（本構成例では４値の振幅を持つ（振幅の絶対値としては２値））して差動信号を伝送する構成である。また、第３の実施形態において、特徴的な部分は、受信側において、第１の実施形態（図１参照）及び第２の実施形態（図３参照）と相違し、ＰＬＬ回路を必要としないことである。これについては、動作説明で詳述する。
　図６Ａにおいて、符号１７，２０，２１，２４，２５及び２８は排他的論理和回路、符号１８，２２及び２６は２値（振幅）差動信号出力回路、符号１９，２３及び２７は２値差動信号受信回路、符号Ｓ０、Ｓ１及びＳ２は差動信号をそれぞれ示している。また、符号５１，５３及び５５はパラレルシリアル変換ブロック、符号５２，５４及び５６はシリアルパラレル変換ブロックを示す。
　これらの回路のうち、排他的論理和回路、２値（振幅）差動信号出力回路、２値差動信号受信回路、及びパラレルシリアル変換ブロックは、第２の実施形態の対応する回路と同一の回路構成で実現できる。また、受信側の信号処理部におけるシリアルパラレル変換ブロック５２，５４及び５６の回路構成を、図６Ｃに示す。図６Ｃは、シリアルパラレル変換ブロック５２の回路構成を示しており、他のシリアルパラレル変換ブロック５４及び５６の回路構成は、シリアルパラレル変換ブロック５２と同一の回路構成である。
　また、図６Ｂは、受信側の信号処理部に共通に設けられる論理回路を示す。図６Ｂ及び図６Ｃに示す回路の動作については、図６Ａに示す信号伝送方式の送信側の動作について説明した後、受信側の動作とともに詳述する。
　以下、差動信号Ｓ０を送信する送信データレーンを第１送信データレーン、差動信号Ｓ１を送信する送信データレーンを第２送信データレーン、差動信号Ｓ２を送信する送信データレーンを第３送信データレーンとして説明する。
　第１送信データレーンにおいて、パラレル／シリアル変換されたデータ信号Ｄ０は、２値差動信号出力回路１８の一方に入力される。また、クロック信号ＣＫ０は、排他的論理和回路１７によりデータ信号Ｄ０と排他的論理和演算される。演算結果信号は内部信号ＣＤ０となる。この内部信号ＣＤ０は２値差動信号出力回路１８の他方に入力される。２値差動信号出力回路１８は、入力されるデータ信号Ｄ０と内部信号ＣＤ０の信号の組み合わせにより出力振幅を一意に決定し、多値差動信号Ｓ０を出力する。
　また、第２送信データレーンにおいて、パラレル／シリアル変換されたデータ信号Ｄ１は、排他的論理和回路２１によりクロック信号ＣＫ１と排他的論理和演算される。演算結果信号は内部信号ＣＤ１となる。この内部信号ＣＤ１は２値差動信号出力回路２２の一方に入力される。２値差動信号出力回路２２は、入力されるデータ信号Ｄ１と内部信号ＣＤ１の信号の組み合わせにより出力振幅を一意に決定し、多値差動信号Ｓ１を出力する。
　また、第３送信データレーンにおいて、パラレル/シリアル変換されたデータ信号Ｄ２は、排他的論理和回路２５によりクロック信号ＣＫ２と排他的論理和演算される。演算結果信号は内部信号ＣＤ２となる。この内部信号ＣＤ２は２値差動信号出力回路２６の他方に入力される。２値差動信号出力回路２６は、入力されるデータ信号Ｄ２と内部信号ＣＤ２の信号の組み合わせにより出力振幅を一意に決定し、多値差動信号Ｓ２を出力する。
　なお、各送信データレーンにおいて出力振幅を決定するテーブルは、第２の実施形態に用いた図４に例示したテーブルを用いることができる。もちろん、第２の実施形態における信号伝送方式と同様に、第３の実施形態における信号伝送方式においても、２値振幅変換の割当ては、図４に示すテーブルに限定されるものではない。
　このようにして決められた信号送出のタイムテーブルを図７に示す。図７は図６Ａ～図６Ｃに示す信号伝送方式の信号タイミングと２値差動出力信号の波形とを示す図である。
　図７に示す差動信号Ｓ０～Ｓ２の波形からも分かるように、第３の実施形態における信号伝送方式によれば、送信する差動信号各々は、クロック信号ＣＫのような固定パターンでない４値の振幅を持つ（振幅の絶対値としては２値）差動信号となり、この差動信号がＥＭＩ発生源としては有利な信号となっている。また、第３の実施形態における信号伝送方式によれば、３系統のシリアルデータとクロック信号を３つの差動信号（多値差動信号Ｓ０～Ｓ２）により伝送できる。
　送信された差動信号Ｓ０、Ｓ１、Ｓ２は、差動信号受信回路１９，２３、２７により、上述した図４に示すテーブルに従って、振幅値より受信側の内部信号ＣＤ０，ＣＤ１，ＣＤ２とデータ信号Ｄ０，Ｄ１，Ｄ２が逆変換される。逆変換されたデータ信号ＤＯ０，ＤＯ１，ＤＯ２は送信されたデータ信号Ｄ０，Ｄ１，Ｄ２そのものである。また、データ信号ＤＯ０，ＤＯ１，ＤＯ２及び逆変換された内部信号ＣＤＯ０，ＣＤＯ１，ＣＤＯ２は、それぞれ排他的論理和回路２０，２４，２８により演算され、その結果、送信されたクロック信号ＣＫ０、ＣＫ１、ＣＫ２がクロック信号ＣＫＯ０，ＣＫＯ１，ＣＫＯ２として再生される。
　図８Ａ及び図８Ｂに再生したデータ信号（データ信号ＤＯ０，ＤＯ１，ＤＯ２）とクロック信号ＣＫ（クロック信号（クロック信号ＣＫＯ０，ＣＫＯ１，ＣＫＯ２）のタイミング図を示す。
　送信するクロック信号ＣＫ０、ＣＫ１、ＣＫ２は、パラレルデータレートのクロックであり、それぞれ位相を１／６（６０度）ずつずらした信号になっている（図８Ａにおける４～６段目の波形参照）。なお、位相のずらし方は、各送信データレーンの送信側信号処理部におけるクロック信号ＣＫ生成部７ｃにおいて、各送信データレーンの間で、シフトクロックの立ち上がりで１周期分相当ずらしてパラレルデータレートのクロックをシフトさせて発生することにより、可能である。
　受信側では、再生したクロック信号（クロック信号ＣＫＯ０，ＣＫＯ１，ＣＫＯ２）の各エッジより、図８Ｂの４段目に示すサンプリングクロック（ＣＫＯ）を生成することが、以下に説明するように容易になり、第１の実施形態及び第２の実施形態において用いたＰＬＬ回路が不要となる。
　サンプリングクロックを生成するため、第１～第３送信データレーンは、図６Ｂに示すロジック（論理回路）を共通に有している。
　図６Ｂに示すように、このロジックは、排他的論理和回路６１及び排他的論理和回路６２を含む。排他的論理和回路６１は、第１送信データレーンの排他的論理和回路２０により再生されたクロック信号ＣＫＯ０、及び第２送信データレーンの排他的論理和回路２４により再生されたクロック信号ＣＫＯ１が入力される。排他的論理和回路６２は、排他的論理和回路６１の出力、及び第３送信データレーンの排他的論理和回路２８により再生されたクロック信号ＣＫＯ２が入力され、サンプリングクロック（ＣＫＯ）を出力する（図８Ｂの４段目のＣＫＯ波形参照）。
　各送信データレーンにおけるシリアルパラレル変換ブロックは、このサンプリングクロック（ＣＫＯ）及び各送信データレーンにおいて再生したクロック信号（クロック信号ＣＫＯ０，ＣＫＯ１，ＣＫＯ２）により、データ信号ＤＯ０，ＤＯ１，ＤＯ２（シリアルデータ）を、パラレルデータへ変換する。
　図６Ｃは、第１の送信データレーンの受信側におけるシリアルパラレル変換ブロック５２の回路構成図である。シリアルパラレル変換ブロック５２は、シフトレジスタ部６３ａ、シフトレジスタ部６３ｂ、及びデータロード部６３ｃを含む。なお、第２の送信データレーンの受信側におけるシリアルパラレル変換ブロック５４及び第３の送信データレーンの受信側におけるシリアルパラレル変換ブロック５６も、第１の送信データレーンの受信側におけるシリアルパラレル変換ブロック５２と同一の回路構成であり、回路構成図による図示は省略する。
　シフトレジスタ部６３ａを構成する各ラッチ回路は、サンプリングクロック（ＣＫＯ）の立下りで前段からのデータ信号ＤＯ０を取り込み、次の立ち上がりで次段のラッチ回路、及びデータロード部を構成する各データロードへデータ信号ＤＯ０を出力する。
　また、シフトレジスタ部６３ｂを構成する各ラッチ回路は、サンプリングクロック（ＣＫＯ）の立上がりで前段からのデータ信号ＤＯ０を取り込み、次の立ち下がりで次段のラッチ回路、及びデータロード部を構成する各データロードへデータ信号ＤＯ０を出力する。
　この構成により、シフトレジスタ部６３ａは、再生されたデータ信号ＤＯ０（図８Ｂの５段目に波形を示す）の先頭のデータ信号ＤＯ０＿０を、サンプリングクロック（ＣＫＯ）の最初の立下りで取り込み、そこから３番目のサンプリングクロック（ＣＫＯ）の立ち上がりで、３段目のラッチ回路からデータ信号ＤＯ０＿０をデータロードへ出力する（図８Ｂの１１段目にＤＯ０＿０で示す波形参照）。同様に、シフトレジスタ部６３ｂは、再生されたデータ信号ＤＯ０の２番目のデータ信号ＤＯ０＿１を、サンプリングクロック（ＣＫＯ）の２番目の立上がりで取り込み、そこから３番目のサンプリングクロック（ＣＫＯ）の立ち下がりで、３段目のラッチ回路からデータ信号ＤＯ０＿１をデータロードへ出力する（図８Ｂの１０段目にＤＯ０＿１で示す波形参照）。
　以下、同様に、シフトレジスタ部６３ａは、再生されたデータ信号ＤＯ０の３番目のデータ信号ＤＯ０＿２を、先頭のデータ信号ＤＯ０＿０を取り込んだ次のサンプリングクロック（ＣＫＯ）の立下りで取り込み、そこから２番目のサンプリングクロック（ＣＫＯ）の立ち上がりで、２段目のラッチ回路からデータ信号ＤＯ０＿２をデータロードへ出力する（図８Ｂの９段目にＤＯ０＿２で示す波形参照）。
　また、シフトレジスタ部６３ｂは、再生されたデータ信号ＤＯ０の４番目のデータ信号ＤＯ０＿３を、２番目のデータ信号ＤＯ０＿１を取り込んだサンプリングクロック（ＣＫＯ）の次の立上がりで取り込み、そこから２番目のサンプリングクロック（ＣＫＯ）の立ち下がりで、２段目のラッチ回路からデータ信号ＤＯ０＿３をデータロードへ出力する（図８Ｂの８段目にＤＯ０＿３で示す波形参照）。
　また、シフトレジスタ部６３ａは、再生されたデータ信号ＤＯ０の５番目のデータ信号ＤＯ０＿４を、３番目のデータ信号ＤＯ０＿２を取り込んだ次のサンプリングクロック（ＣＫＯ）の立下りで取り込み、次のサンプリングクロック（ＣＫＯ）の立ち上がりで、１段目のラッチ回路からデータ信号ＤＯ０＿４をデータロードへ出力する（図８Ｂの７段目にＤＯ０＿４で示す波形参照）。
　また、シフトレジスタ部６３ｂは、再生されたデータ信号ＤＯ０の６番目のデータ信号ＤＯ０＿５を、４番目のデータ信号ＤＯ０＿３を取り込んだサンプリングクロック（ＣＫＯ）の次の立上がりで取り込み、次のサンプリングクロック（ＣＫＯ）の立ち下がりで、１段目のラッチ回路からデータ信号ＤＯ０＿５をデータロードへ出力する（図８Ｂの６段目にＤＯ０＿５で示す波形参照）。
　第１の送信データレーンの受信側におけるデータロード部６３ｃは、排他的論理和回路２０から入力されるデータロードクロック（再生したクロック信号ＣＫＯ１）の立ち上がりにより、各データロードからデータ信号（データ信号Ｄ０＿０～Ｄ０＿５）を、パラレルデータレートで信号処理部の外部へ出力する（図８Ｂの第１２段～最終段に示す信号を参照）。なお、第２の送信データレーン及び第３の送信データレーンの受信側におけるデータロード部も、それぞれ、送信側に入力される複数のデータ信号（不図示）を、パラレルデータレートで信号処理部の外部へ出力する。
　このようにして、第３の実施形態における信号伝送方式によれば、クロック信号ＣＫ０、ＣＫ１、ＣＫ２とデータ信号Ｄ０，Ｄ１，Ｄ２を３対の差動信号で伝送でき、クロック信号ＣＫのような規則的な信号ではなく、スペクトラムピークを低減且つ信号本数の削減を実現することができる。また、第２の実施形態と同じく、信号本数は送信する総信号数（シリアルデータ及び重畳するクロック信号の総数）の半分の差動信号対にて実現できる。
　受信側において、シリアルデータ（データ信号Ｄ０，Ｄ１，Ｄ２）をサンプリングするために必要なサンプリングクロック信号のエッジが３本のクロック信号ＣＫＯ０、ＣＫＯ１、ＣＫＯ２のいずれかに存在する。そのため、シリアルデータのサンプリングクロックは、上述した通り、簡単なロジック（図６Ｂに示す回路）により容易に生成可能である。このようにして、第３の実施形態における信号伝送方式によれば、第１の実施形態及び第２の実施形態において必要であったサンプリングクロックをクロック信号により逓倍生成するＰＬＬ回路は不要となり、送信データレーンを構成する回路の回路規模の低減、及び送信データレーンが動作する際の低消費電力を実現することができる。
［第４の実施形態］
　次に、本発明の第４の実施形態に係る信号伝送方式において、ＡＣ結合伝送に向けたＤＣバランス改善手法の例を示す。第４の実施形態においては、上述した第３の実施形態にＤＣバランス改善手法を適用した場合の例を、図９及び図１０を参照して説明する。
　図９は、図６Ａ～図６Ｃに示す信号伝送方式において、ＡＣ結合伝送に向けたＤＣバランス改善手法を適用した場合の信号タイミングと４値の振幅を持つ（振幅の絶対値としては２値）差動出力信号の波形とを示す図である。また、図１０は、図９に示す信号伝送方式の再生したデータとＣＫのタイミングを示す図を示す。
　これまで説明してきたように、第１～第３の実施形態によれば、クロック信号そのものがデータ信号と重畳され、クロック信号そのものの伝送はなくなるので、ＥＭＩ削減の効果が期待できる。ここで、重畳されたデータ信号及びクロック信号は、基本的にランダムな信号である。しかしながら、第１～第３の実施形態において、送信する信号として、クロック信号とデータ信号との排他的論理和演算により送信データを生成することを基本としている。そのため、クロック信号と同一の“０”または“１”のデータパターンが連続すると、その間送信信号はＤＣ出力となる。送信と受信を直結している場合は問題ないが、ＡＣ結合へ適応する場合は問題となる。
　そこで、第４の実施形態においては、このような場合においてもＡＣ結合が可能なような信号伝送方式についても示している。第４の実施形態は、シリアルデータの６ビット毎に“１”、“０”、“１”からなる連続データを３ビット挿入している場合について説明する。
　第４の実施形態においては、６ビット毎に３ビットの連続するデータ信号を送信するため、このデータ信号とパラレルデータのクロック信号との排他的論理和をとることにより、“１”“０”の変化点が必ず生成される（図９における差動信号Ｓ０～Ｓ２参照）。従って、必ず６ビット毎にデータ反転が存在することになり、ＤＣパターンの発生を６ビット以下に抑えることができ、ＡＣ結合伝送に向けたＤＣバランス改善を実現できる。
　なお、挿入データ（“１”、“０”、“１”からなる送信データ）は、送信部における信号処理部が、データ信号のパラレルシリアル変換動作後、予め設定されたデータを各送信データレーンに設けられた送信側の排他的論理和回路（図６Ａ～図６Ｃに示す排他的論理和回路１７、２１、２５）に、パラレルシリアル変換ブロック５１、５３、５５に代って送信する構成としてよい。
　また、受信側は、再生したクロック信号（クロック信号ＣＫＯ０，ＣＫＯ１，ＣＫＯ２）により、例えば、上記第３の実施形態における手段（図６Ｂ及び図６Ｃに示す回路）と同様に、サンプリングクロック（図１０にＣＫで示す）を生成し、データ信号ＤＯ０，ＤＯ１，ＤＯ２（シリアルデータ）を、パラレルデータへ変換すればよい。
　ここで、第５の実施形態の説明をする前に、差動信号の振幅を制御する信号伝送方式（上述した第２～第４の実施形態）において、差動信号の振幅を制御する場合の回路構成例について、図１１及び図１２を参照して説明する。
　図１１は、差動信号の振幅を制御する場合の２値差動信号出力回路の回路構成図である。図１２は、差動信号の振幅を制御する場合の差動信号受信回路の回路構成図である。
　図１１において、ＱＮ１からＱＮ８はＭＯＳトランジスタ、ＲＴは差動信号の終端抵抗を示す。図１１の２値差動信号出力回路は、端子１０１と端子１０２から入力された信号によって、終端抵抗ＲＴに流れる電流の方向を制御する。差動信号の振幅は、この終端抵抗ＲＴの値とそこに流す電流値によって決まる。終端抵抗ＲＴに流れる電流は、トランジスタＱＮ７，ＱＮ８と端子１０４から入力されるＢｉａｓ電圧値によって決定される。また、差動信号の中心電圧（コモン電圧）は、ＱＮ５と端子１０５から入力されるＢｉａｓ電圧とによって決定される。通常、この電圧は差動出力電圧をモニタしてフィードバック制御することにより一定の決められたコモン電圧となるように制御されている。この制御については、第４の実施形態の特徴的な部分ではないので詳細な説明を省略する。
　図１１に示す２値差動信号出力回路において、入力端子１０１にクロック信号ＣＫ、入力端子１０２に該クロックの反転信号ＣＫＢを入力する。クロック信号ＣＫがＨ（ハイ）、かつ、反転信号ＣＫＢがＬ（ロウ）のとき、ＱＮ１からＱＮ４を含むトランジスタによるスイッチは、次のように動作する。すなわち、ＱＮ２及びＱＮ３がＯＮ（オン）となり、ＱＮ１とＱＮ４がＯＦＦ（オフ）となる。このとき、終端抵抗ＲＴに流れる電流は、端子１０６から端子１０７の方向へ流れる。また、逆に、クロック信号ＣＫがＬ、かつ、反転信号ＣＫＢがＨとなると、ＱＮ２，ＱＮ３がＯＦＦとなり、ＱＮ１とＱＮ４がＯＮとなる。このとき、終端抵抗ＲＴに流れる電流は、端子１０７から端子１０６の方向へ流れる。このようにして、クロック信号により差動信号の方向を制御している。
　差動信号の振幅に関しては、上述したようにＱＮ７，ＱＮ８によって決定される。データ信号を、端子１０３からＱＮ６のゲートに入力する。ＱＮ６は、スイッチとして動作し、終端抵抗ＲＴに流れる電流値を制御している。基本的には、端子１０４から入力されるＢｉａｓ電圧とＱＮ７から決まる電流値ＩＤが、終端抵抗ＲＴに流れる。データ信号が０のとき、ＱＮ６はＯＦＦしており、終端抵抗ＲＴに流れる電流は、上記の電流値ＩＤとなる。
　一方、データ信号が１のときは、ＱＮ６がＯＮとなり、終端抵抗ＲＴに流れる電流は、上記電流値ＩＤに加えて、端子１０４のＢｉａｓ電流とＱＮ８から決まる電流値ＩＤ２とを加算した電流が流れる。終端抵抗ＲＴの両端の電位差は、（ＩＤ＋ＩＤ２）×ＲＴとなるので、ＩＤ２の分だけ振幅が増えることになる。以上説明したような回路構成と原理によって、上述した第２～第４の実施形態における、差動信号の振幅を制御する場合の２値差動信号出力回路を実現することができる。この２値差動信号出力回路は、端子１０４に入力されるＢｉａｓ電圧と、端子１０５に入力されるＢａｉｓ電圧とをＢｉａｓ電圧制御することにより、電流値ＩＤ、ＩＤ２を制御し、振幅を制御することが可能となる。
　差動信号受信回路は、図１２に示すように、差動アンプ１１０、差動アンプ１１１、差動アンプ１１２、及びＡＮＤゲート１３３を含む。
　図１７において、差動受信信号ＳＯ＋，ＳＯ－は差動アンプ１１１に入力される。差動アンプ１１１からの出力は、差動信号の振幅には関係なく、信号方向による極性反転の信号が出力される。すなわち、上述した図４に示すテーブルに従うデータ信号ＤＯが出力される。
　また、差動受信信号ＳＯ＋の信号は、比較器１１０に入力され、比較器１１０の他方の入力は、大振幅の判定しきい値ＶｒｅｆＵが入力される。比較器１１０は、２つの入力信号を比較し、差動受信信号ＳＯ＋が判定しきい値ＶｒｅｆＵより大きい時、Ｈを出力する。
　他方、差動受信信号ＳＯ－は比較器１１２に入力され、比較器１１２の他方の入力は、大振幅の判定しきい値ＶｒｅｆＤが入力される。比較器１１２は、２つの入力信号を比較し、差動受信信号ＳＯ－がＶｒｅｆＤより小さい時Ｈを出力する。
　比較器１１０と１１２の出力はＡＮＤゲート１１３に入力される。ＡＮＤゲート１１３は差動信号の入力振幅が大きいとき、すなわち差動受信信号ＳＯ＋が判定しきい値ＶｒｅｆＵより大きく、かつ、差動受信信号ＳＯ－が判定しきい値ＶｒｅｆＤより小さいとき、Ｈを出力する。また、ＡＮＤゲート１１３は差動信号の入力振幅が小さいとき、すなわち差動受信信号ＳＯ＋が判定しきい値ＶｒｅｆＵより小さく、かつ、差動受信信号ＳＯ－が判定しきい値ＶｒｅｆＤより大きいとき、Ｌを出力する。
　このようにして、差動信号受信回路から内部信号ＣＤを再生した内部信号ＣＤＯが出力される。なお、差動信号の振幅に応じて、判定値ＶｒｅｆＤ，ＶｒｅｆＵの電圧レベルを制御することにより、差動信号受信回路の判定レベルを変えることもできる。
［第５の実施形態］
　続いて、本発明の第５の実施形態について、図１３を参照して説明する。
　第５の実施形態に係る信号伝送方式においては、データ信号線の他に制御及び付加信号を送受信できるレーン（送受信レーン）を追加する。
　図１３に示す信号伝送方式は、上述した第３の実施形態（図６Ａ～図６Ｃ参照）に、双方向にデータを送受できる２線の伝送路を追加した信号伝送方式である。
　図１３において、符号３１、３４、３５、３８、３９、４２は排他的論理和回路、符号３２、３６、４０は２値振幅差動信号送信回路、符号３３、３７、４１は２値振幅差動信号受信回路、符号２９，３０は双方向の２線信号（双方向制御線）の送受信回路である。双方向制御線は例えばＩ２Ｃ信号に代表されるような制御方法で実現できる。どのような制御方法で双方向性制御線を実現するかは、限定されるものではなく、双方向受信機能が実現できれば手段を問わない。
　上述してきた複数の送信データレーンにおけるデータ転送とは別に、双方向データ信号系統（送受信レーン）を追加することで、データ信号の他に付随する制御信号、データ信号等を送受信することが可能となる。
　送信する制御信号の例として、差動データ信号にて送信するデータ信号の情報を送信することにより、受信側での受信データの処理を容易にすることが可能となる。
　例えば、差動データで送信する信号が映像信号の場合、送信する映像信号フォーマットに関する情報（画素数等）を送信することで、受信側で適切に映像信号フォーマットに従った処理が可能となる。
　また、受信側での受信データの処理を容易にする例として、受信側でデータ信号をサンプリングするタイミングを調整するスキュー制御、あるいは、送信側でデータ信号に重畳されるクロック信号（パラレルデータレートのクロック）の出力タイミングを調整するスキュー制御がある。
　これらのスキュー制御を行うための受信側の回路構成を図１４に示し、送信側の回路構成を図１５に示す。
　図１４は、第５の実施形態において、受信側でスキュー制御する場合の回路構成例を示す。
　図１４において、符号４３は差動信号受信回路、符号４４は排他的論理和回路、符号４５はスキュー制御回路、符号４６は受信レジスタである。
　受信側において、再生されたクロック信号ＣＫＯを、スキュー制御回路４５により遅延時間を制御することにより、クロック信号ＣＫｄとし、受信レジスタ４６に入力する。これにより、データ信号ＤＯのサンプリングタイミングを、最適なサンプリングタイミング（例えばシリアルデータにおけるビットの切替りと切替りの間である各ビットの中央部）に調整することができる。
　図１５は、第５の実施形態において、送信側でスキュー制御する場合の回路構成例を示す。
　図１５において、符号４９は送信回路、符号４８は排他的論理和回路、符号４７はスキュー制御回路である。
　送信側において、ＣＫ（パラレルデータレートのクロック）を、スキュー制御回路４７により遅延時間を制御することにより、クロック信号ＣＫｄとし、排他的論理和回路４８に入力する。これにより、データ信号ＤＯのサンプリングタイミングを、受信側で調整するのと同様に、最適なサンプリングタイミングに調整することができる。
　次に、図１３に示す信号伝送方式において、受信側で受信側でのスキューを調整することができるようにした信号伝送方式、及びその動作（テスト動作）について、図１６及び図１７を参照して説明する。
　図１６は、上記スキュー制御を説明するための信号伝送方式を示す図である。図１７は、スキュー制御動作を説明するためのタイミングチャートである。
　図１６に示す伝送信号方式は、図１３に示す伝送信号方式に、スキュー制御回路７１～７６を設けた構成となっている。差動信号Ｓ０を送信する第１の送信データレーンにおいて、再生の後データ信号ＤＯ０をスキュー制御するためのスキュー制御回路７１、及び再生後のクロック信号ＣＫＯ０をスキュー制御するためのスキュー制御回路７２が設けられる。また、差動信号Ｓ１を送信する第２の送信データレーンにおいて、再生の後データ信号ＤＯ１をスキュー制御するためのスキュー制御回路７３、及び再生後のクロック信号ＣＫＯ１をスキュー制御するためのスキュー制御回路７４が設けられる。また、差動信号Ｓ２を送信する第３の送信データレーンにおいて、再生の後データ信号ＤＯ２をスキュー制御するためのスキュー制御回路７５、及び再生後のクロック信号ＣＫＯ２をスキュー制御するためのスキュー制御回路７６が設けられる。なお、各スキュー制御回路の下に記載された値は、下記に説明するテスト動作により、各スキュー制御回路に設定される遅延値（遅延時間）である。
　図１７（ａ）に示すように、クロック信号と対になって重畳されているデータ信号についてスキューはそろっている（例えば１段目に示す再生後のシリアルデータは、２段目に示すパラレルレートのクロック信号の一周期に含まれる）。しかしながら、送信側でクロック信号を送信データレーン毎に位相差をもたせて送信した場合、送信データレーン毎に再生後のクロック信号の配線は別である。そのため、再生後のクロック信号に異なる遅延差が生じ、再生後のクロック信号の間で、送信側のクロック信号の間に付与した位相差とは異なる位相差が生じる場合がある。これでは、第３の実施形態の様に、再生後のクロック信号の論理を取って、サンプリング信号を生成する場合に好ましくない。そのため、テスト動作において、各スキュー制御回路において遅延時間を設定し、再生後のクロック信号、及び再生後のデータ信号（シリアルデータ）を、送信データレーン間で所定の（送信側で付与した）位相差に戻す制御を行う。
　図１７（ａ）は、第２の送信データレーンにおける再生後のデータ信号ＤＯ１及び再生後のクロック信号ＣＫＯ１が、第１の送信データレーンにおける再生後のデータ信号ＤＯ０及び再生後のクロック信号ＣＫＯ０に対して時間ｔ１だけ遅延差を生じた場合を示している。また、図１７（ａ）は、第３の送信データレーンにおける再生後のデータ信号ＤＯ２及び再生後のクロック信号ＣＫＯ２が、第１の送信データレーンにおける再生後のデータ信号ＤＯ０及び再生後のクロック信号ＣＫＯ０に対して時間ｔ２だけ遅延差を生じた場合を示している。
　第５の実施形態の信号伝送方式は、この遅延差をなくすため、テスト動作において、最適な遅延時間を決定する。具体的には、図１７（ｂ）に示すように、第１の送信データレーンにおける再生後のデータ信号ＤＯ０及び再生後のクロック信号ＣＫＯ０を、スキュー制御回路７１、７２に遅延時間ｔ１を設定することにより、時間ｔ１だけ遅延させる。また、第３の送信データレーンにおける再生後のデータ信号ＤＯ２及び再生後のクロック信号ＣＫＯ２を、スキュー制御回路７５、７６に遅延時間（ｔ１＋ｔ２）を設定することにより、時間（ｔ１＋ｔ２）だけ遅延させる。このようにして、サンプリングクロック、及びサンプリングデータとして用いる遅延後のクロック信号及び遅延後のデータ信号（各スキュー制御回路の出力）の各送信データレーン間での位相差は、送信側において設定した位相差となる。
　図１６に戻って、送信側から双方向制御線Ｓ＿ＣＫ，Ｓ＿Ｄを用いて、ＴＥＳＴパターンを送信する情報（複数のデータ信号を送信データレーンにより送信する旨の送信側から受信側へのテスト開始信号）を受信側へ送信する（ステップ１）。
　受信側ではその情報を受けて、テストパターンの受信準備を実施する。つまり、受信側は、各スキュー制御回路（第２のスキュー調整回路）の遅延時間を設定する（ステップ２）。
　遅延時間設定後、受信側は、つまり、テストパターンの受信準備完了後、送受信レーンを用いて送信側へのテスト準備完了信号を送信する（ステップ３）。
　送信側は、次に決められたＴＥＳＴパターン（複数のデータ信号）を送信する（ステップ４）。
　受信側は、受信パターンを予め設定されているＴＥＳＴパターン照合する（ステップ５）。
　このとき、受信側のスキュー制御、例えば図１６に示す遅延値を変化させて、パターン照合して一致する値の最適値を求める。つまり、上記ステップ２からステップ５を受信したＴＥＳＴパターンと予め設定されたＴＥＳＴパターンが一致するまで実行する。
　受信側は、遅延時間の最適値が決まった場合、双方向制御線によりその情報を送信側に返すことによりシーケンスを終了する（ステップ６）。
　次に、送信側でスキュー制御する場合の例を説明する。
　図１８は、送信側でスキュー制御する場合の信号伝送方式を示す図である。図１８において、送信側に設けられるスキュー制御回路は、省略して示しているが、スキュー制御回路として、例えば、図１５に示す回路を用いることができる。
　第５の実施形態では、図１６に示す信号伝送方式と同様にして、送信側の遅延（図１５のスキュー制御回路４７の遅延量）を制御する。つまり、まず、送信側は、送受信レーンを用いてテスト開始信号を送信する（ステップ１）。引き続き、送信側が各送信データレーンにおけるスキュー制御回路４７（第１のスキュー調整回路）の遅延時間を設定する（ステップ２）。受信側が、送受信レーンを用いて送信側へのテスト準備完了信号を送信する（ステップ３）。次に、送信側が、テスト準備完了を受けて、複数の送信データレーンに受信側が予め記憶するテストパターンを送信する（ステップ４）。次に、受信側が、複数の送信データレーンを介して受信したＴＥＳＴパターンと、予め記憶するＴＥＳＴパターンとを比較する（ステップ５）。送信側は、上記ステップ２においてスキュー制御回路の遅延時間を変化させ、送信側または受信側は上記ステップ２からステップ５を順次実行し、ステップ５において、比較結果が一致した場合、受信側が、送受信レーンを用いてテスト終了信号を送信する（ステップ６）。
　これにより、スキュー制御回路の最適な遅延を設定することで、受信側におけるデータ信号のサンプリングが、シリアルデータの安定したポイントで行うことになる。そのため、送信するデータ信号の品質をあげることができる。
　次に、図１１に示す２値差動信号出力回路における振幅の制御、図１２に示す差動信号受信回路におけるしきい値制御の例を示す。上述した場合と同様にして、基本の送信振幅においてテストパターン送信し、差動信号受信回路のしきい値を制御してパターンが一致する値を制御する。次に送信振幅を変えて、同様にテストし、差動信号受信回路のしきい値を決定する。これらの制御を繰り返し、最も振幅が小さく確実に受信できる振幅、しきい値を決定する。
　すなわち、まず送信側が、送受信レーンを用いてテスト開始信号を送信する（ステップ１）。受信側は、受信側に設けられた差動信号受信回路の判定しきい値を設定する（ステップ２）。次に、送信側は、送信側に設けられた送信回路の差動信号の振幅を設定する（ステップ３）。次に、受信側は、送受信レーンを用いて送信側へのテスト準備完了信号を送信する（ステップ４）。送信側は、テスト準備完了を受けて、複数の送信データレーンに受信側が予め記憶するテストパターンを送信する（ステップ５）。受信側は、複数の送信データレーンを介して受信したＴＥＳＴパターンと、予め記憶するＴＥＳＴパターンとを比較する（ステップ６）。
　次に、受信側は、上記ステップ２において判定しきい値を変化させる。以降、受信側または送信側は、上記ステップ２、及びステップ４～６を順次実行する。そして、上記ステップ６において、比較結果が一致した場合、送信側は、上記ステップ３において振幅を変化させる。以降、受信側または送信側は、上記ステップ３～６を順次実行する。そして、上記ステップ６の過程において、比較結果が一致した場合、受信側は、送受信レーンを用いてテスト終了信号を送信する（ステップ７）。
　これにより、必要最小限の振幅でデータ送信が実現でき、ＥＭＩ抑制、消費電力削減を実現することができる。
　第５の実施形態の信号伝送方式によれば、上述したとおり制御線（送受信レーン）を追加することにより、第３の実施形態の信号伝送方式、第４の実施形態の信号伝送をより有効に実現することが可能となる。
　以上説明したように、本発明の各実施形態の要点は、次のような課題解決を意図し、そのための課題解決手段を提示し、作用効果を奏させることが特徴である。すなわち、デジタルＴＶの高画質化に伴い伝送する信号のバンド幅が増大していく傾向があり、現状の方式では信号本数、クロックスキュー等の限界が迫っており、ＬＳＩの消費電力、チップ面性が共に増加し、ＥＭＩ等のノイズ発生要因となっている。そこで、第５の実施形態では、増大するデジタル映像信号の伝送をより少ない信号線数で、且つスキューマージンを確保しつつ、ＥＭＩノイズ発生の少ない差動信号の信号伝送方式を実現しようとするものである。
　まず、上述した各実施形態に共通して、クロック信号と伝送するデータ信号とのＥＸＯＲをとることでクロック信号をランダム化し、受信側においてＥＸＯＲで逆変換することで容易にクロック信号を再生できる変換データの伝送によりＥＭＩを低減する。特に、データ信号とクロック信号とを同じ伝送路で送信することにより、データ信号とクロック信号の遅延差を少なくすることが可能となる。更に、データ信号に重畳させるクロック信号として、パラレルデータレートのクロックを使用することで、複数のデータ信号の転送レートを下げずに、データ信号に重畳するクロックの周波数、エネルギーを低減することができ、差動駆動方式におけるＥＭＩ削減を図ることができる。さらには、データ信号を、例えばパラレル／シリアル変換し、送信することで、信号本数を削減することができる。
　第２の実施形態では、データ信号とクロック信号との二つの信号を一対の差動信号Ｓで伝送する。差動信号Ｓをクロック信号ＣＫのような振幅が規則的な信号ではなく、信号のスペクトラムピークを低減することができるため、差動信号ＳによるＥＭＩをさらに抑制することができる。また、第２の実施形態の信号伝送方式によれば、差動増幅信号の信号本数の削減を実現することができる。
　また、第３の実施形態では、複数の送信データレーンにおいて、データ信号に送信レーン毎に位相をずらしたクロック信号を重畳させ、受信側で簡単なロジックにより容易にシリアルデータをサンプリングするサンプリングクロックを生成する。これにより、ＰＬＬなしにシリアルデータのサンプリングを実現することが可能となり、送信データレーンを構成する回路の回路規模の低減、及び送信データレーンが動作する際の低消費電力を実現することができる。
　また、第４の実施形態では、シリアルデータ毎に“１”及び“０”の連続するデータ信号を送信するため、このデータ信号とパラレルデータのクロック信号との排他的論理和をとることにより、“１”と“０”の変化点が必ず生成される。これにより、必ずシリアルデータ毎にデータ反転が存在することになり、ＤＣパターンの発生をシリアルデータのビット数以下に抑えることができ、ＡＣ結合伝送に向けたＤＣバランス改善を実現できる。
　また、第５の実施形態では、複数の送信データレーンとは別に双方向の送受信レーンを設け、データ信号に関する情報を送受信レーンにて送信側と受信側とで制御信号を送受信する構成とした。
　これにより、例えば、送信側または受信側に設けたスキュー制御回路の最適な遅延を設定することで、受信側におけるデータ信号のサンプリングが、シリアルデータの安定したポイントで行うことになる。そのため、送信するデータ信号の品質をあげることができる。
　また、送信側の出力回路の振幅、受信側の差動信号受信回路の判定しきい値電圧を設定することで、差動信号の振幅を最小限に低い値とできる。これにより、信号伝送方式において、必要最小限の振幅でデータ送信が実現できることとなり、さらにＥＭＩ抑制、消費電力削減を実現することができる。
　以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。
　本発明は、データ信号に重畳するクロックの周波数、エネルギーを低減することにより、差動駆動方式におけるＥＭＩ削減を図る信号伝送方式などに適用することができる。
　１，６，１０，１３，１７，２０，２１，２４，２５，２８，６１，６２，３１，３３，３５，３８，３９，４２，４４，４８・・・排他的論理和回路、２，３，１１，１８，２２，２６，３２，３６，４０，４９・・・差動信号出力回路、４，５，１２，１９，２３，２７，３３，３７，４１，４３・・・差動信号受信回路、４５,４７，７１，７２，７３，７４，７５，７６・・・スキュー制御回路、４６・・・受信レジスタ、７，１４、５１，５３，５５・・・パラレルシリアル変換ブロック、９、１６、５２，５４，５６・・・シリアルパラレル変換ブロック、７ａ，９ｂ，６３ｃ・・・データロード部、７ｂ，９ａ，６３ａ，６３ｂ・・・シフトレジスタ部、７ｃ・・・クロック信号ＣＫ生成部、ＣＫ，ＣＫＯ，ＣＫ０，ＣＫＯ０，ＣＫ１，ＣＫＯ１，ＣＫ２，ＣＫＯ２，ＣＫｄ・・・クロック信号、Ｄ，ＤＯ，Ｄ０，ＤＯ０，Ｄ１，ＤＯ１，Ｄ２，ＤＯ２・・・データ信号、Ｓ０，Ｓ１，Ｓ２，Ｓ・・・差動信号、ＣＤ，ＣＤ０，ＣＤ１，ＣＤ２，ＣＤＯ，ＣＤＯ０・・・内部信号、１Ａ・・・送信側データ処理部、１Ｂ・・・送信部、１Ｃ・・・伝送部、１Ｄ・・・受信部、１Ｅ・・・受信側データ処理部、Ｃ０，Ｃ１・・・伝送路、８，１５・・・ＰＬＬ

Claims (16)

  1. 　クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送し、
    　前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、前記複数のデータを前記クロック信号の転送レートで送信する信号伝送方式。
  2. 　前記複数のデータ信号をパラレルシリアル変換して、変換後のシリアルデータを前記クロック信号の前記転送レートで送信する請求項１に記載の信号伝送方式。
  3. 　前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号を、別の信号線ペアを用いてそれぞれ差動信号で伝送する請求項１に記載の信号伝送方式。
  4. 　前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号とを多重化し、多重化した信号を１対の信号線ペアを用いて、多値の振幅をもつ差動信号で伝送する請求項１に記載の信号伝送方式。
  5. 　前記多値の振幅を、予め設定されたテーブルに基づいて設定する請求項４に記載の信号伝送方式。
  6. 　前記シリアルデータ毎に、０及び１の連続したデータを付加して伝送する請求項２に記載の信号伝送方式。
  7. 　前記複数のデータ信号を複数のデータブロックに分割し、前記クロック信号と前記複数のデータブロックを転送する複数の送信データレーン毎に、前記クロック信号の位相を変えて前記データブロックを伝送する請求項１に記載の信号伝送方式。
  8. 　受信側において、前記複数の送信データレーン毎に、送信側から送出される差動信号に基づいて前記クロック信号を再生し、前記複数の送信データレーン毎に再生されたクロック信号の論理の組合せに基づいてサンプリングクロックを生成し、生成したサンプリングクロックに基づいて、前記複数のデータ信号をサンプリングする請求項７に記載の信号伝送方式。
  9. 　送信側において、前記クロック信号を第１のスキュー制御回路により遅延させ、当該遅延させたクロック信号に応じて前記排他的論理和の信号を送信する請求項１に記載の信号伝送方式。
  10. 　受信側において、送信側から送出される差動信号に基づいて前記クロック信号を再生し、再生したクロック信号を第２のスキュー制御回路により遅延させ、当該遅延させたクロック信号に基づいて前記データ信号の論理の切り替わりの中央部において安定してサンプリングする請求項１に記載の信号伝送方式。
  11. 　前記複数の送信データレーン以外に設けられた送受信レーンを用いて、前記複数のデータ信号に関する情報を送受信する請求項１０に記載の信号伝送方式。
  12. 　前記複数のデータ信号に関する情報は、前記複数のデータ信号を処理する際に用いる情報である請求項１１に記載の信号伝送方式。
  13. 　送信側が前記第１のスキュー調整回路の遅延時間を設定する、或いは受信側が前記第２のスキュー調整回路の遅延時間を設定する請求項１１に記載の信号伝送方式。
  14. 　受信側に設けられた受信回路の判定しきい値を設定し、
    　送信側に設けられた送信回路の前記差動信号の振幅を設定する請求項１１に記載の信号伝送方式。
  15. 　前記差動信号を出力する送信回路は、差動信号を電流出力する請求項１に記載の信号伝送方式。
  16. 　クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送する送信部を備え、
    　前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、
    　前記送信部は、前記複数のデータを前記クロック信号の転送レートで送信する送信装置。
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