WO2012144043A1 - 半導体集積回路とその動作方法 - Google Patents

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金川　信康
輝昭 酒田
今朝巳 萩原
石黒　雄一
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    • G06F11/1687—Temporal synchronisation or re-synchronisation of redundant processing components at event level, e.g. by interrupt or result of polling
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/845—Systems in which the redundancy can be transformed in increased performance

Definitions

  • the present invention relates to a semiconductor integrated circuit and a method for operating the same, and more particularly, to enable continuous write data to be stored in a built-in memory during a multiple redundant operation for testing a semiconductor integrated circuit, while comparing outputs of the multiple redundant operation.
  • the present invention relates to an effective technique for reducing the fact that a FIFO for comparison by a device is easily filled with write data.
  • Microcontrollers are incorporated into devices such as home appliances, AV devices, mobile phones, automobiles, and industrial machines, and perform various data processing by executing data processing according to programs stored in a memory. This is a semiconductor integrated circuit for controlling the device.
  • the in-vehicle microcomputer needs to detect not only these faults by diagnosing various sensors and actuators mounted on the automobile, but also detect the in-vehicle microcomputer itself.
  • Non-Patent Document 1 described below describes that a master module and a checker module for comparison simultaneously execute the same processing, and the processing results are compared by a comparison circuit to detect an error.
  • Patent Document 1 describes that two CPUs, two memories, and a bus comparator are used, and output signals of the two CPUs are compared by the bus comparator.
  • Patent Document 2 three CPUs, three memories, three FIFOs, and three comparison circuits are used, and three output signals from three CPUs are passed through three FIFOs. It is described that the output signals of three CPUs are compared with each other by three comparison circuits.
  • Patent Document 3 describes that a plurality of output signals of a plurality of CPUs are compressed by a plurality of compressors, and a plurality of compression results of the plurality of compressors are compared by a comparator.
  • the plurality of output signals are supplied to the plurality of inputs of the comparator via the plurality of FIFOs, and the output signals of the plurality of CPUs are compared by the comparator.
  • microcontroller microcomputer
  • the present inventors first used a comparison method using comparators of output signals of a plurality of CPUs using the FIFO described in Patent Document 3 above. investigated.
  • the reason is that the FIFO is a memory that stores and outputs the supplied data without compressing the data in a first-in first-out (First-In / First-Out) method, which enables high-speed storage processing and high-speed output processing. This is because.
  • the compressor uses a complicated compression algorithm such as linear feedback shift register (LFSR) and cyclic redundancy check (CRC). There is a disadvantage that the compression processing period becomes long.
  • LFSR linear feedback shift register
  • CRC cyclic redundancy check
  • the CPU which is the core of the microcomputer, has been made high speed and high performance by miniaturization of the semiconductor manufacturing process, and the processing speed of the CPU has been improved year by year.
  • the problem that the compression processing period of the compressor is long in the multiple output comparison processing of the CPU for failure diagnosis of the microcomputer is a serious drawback.
  • the comparison method using the comparators of the output signals of a plurality of CPUs using the FIFO described in Patent Document 3 has a small circuit scale and power consumption, and can perform high-speed storage processing and high-speed output processing. It is extremely beneficial.
  • the amount of data written from the CPU to the FIFO is reduced by operating the CPU at a low speed for a diagnostic test instead of a normal high speed operation during an operation period of a fault diagnosis or a fault test of the microcomputer.
  • the CPU processing speed is low speed operation that is significantly lower than the normal high speed operation, another problem that the detection probability of the CPU abnormality or failure is remarkably reduced is clarified by the examination by the present inventors. It was said.
  • the present invention has been made as a result of the examination by the present inventors prior to the present invention as described above.
  • an object of the present invention is to enable continuous write data to be stored in the built-in memory during the multiple redundant operation for testing the semiconductor integrated circuit, while using the output comparator of the multiple redundant operation. This is to reduce the fact that the FIFO for comparison is easily filled with write data.
  • Another object of the present invention is to improve the detection probability of abnormality or failure.
  • the semiconductor integrated circuit (1) includes a functional module (2), a built-in memory (3), a first buffer memory (11), and a second buffer memory (12). And a first FIFO memory (13), a second FIFO memory (14), and a comparator (15).
  • the first write data output from the functional module during the first operation of the multiple redundant operation for the inspection of the semiconductor integrated circuit is supplied to the built-in memory and the first buffer memory, and the semiconductor integrated circuit includes the first write data.
  • Second write data output from the functional module during the second operation of the multiple redundant operation for inspection is supplied to the built-in memory and the second buffer memory.
  • the first FIFO memory selects and stores a predetermined number of output times from a plurality of data of the first output data sequentially output from the first buffer memory during the first operation, while the predetermined output Other data of the output count different from the count is not selected.
  • the second FIFO memory selects and stores the predetermined number of output data from a plurality of data of the second output data sequentially output from the second buffer memory during the second operation. Other data of the output count different from the output count is not selected.
  • the comparator compares the predetermined number of output data selected and output by the first FIFO memory with the predetermined output number of data selected and output by the second FIFO memory. (See FIG. 21).
  • continuous write data can be stored in the built-in memory during the multiple redundant operation for the inspection of the semiconductor integrated circuit, while the output of the multiple redundant operation is compared by the comparator. It is possible to reduce the fact that the FIFO for this is easily filled with write data.
  • FIG. 1 is a diagram showing a configuration of a dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a configuration of buffers A11 and B12 as buffer memories included in the dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG.
  • FIG. 3 is a diagram for explaining the operation of the buffers A11 and B12 as the buffer memory shown in FIG. 2 included in the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing the configuration of FIFO A 13 and B 14 as FIFO memories included in dual-core microcomputer MCU 1 according to the first embodiment of the present invention shown in FIG. FIG.
  • FIG. 5 is a diagram for explaining the operations of the FIFOs A and B14 as the FIFO memories shown in FIG. 4 included in the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing a configuration of the comparator 15 included in the dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG.
  • FIG. 7 is a diagram for explaining the operation of the comparator 15 shown in FIG. 6 included in the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • FIG. 8 is a diagram showing a configuration of the control unit 16 included in the dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG.
  • FIG. 9 shows a configuration of comparison control register (CCR0) 1610 shown in FIG.
  • CCR0 comparison control register
  • FIG. 10 shows the configuration of the first comparison control register (CCR1) 1611 and the second comparison control register (CCR2) 1612 shown in FIG. 8 included in the control unit 16 of the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • FIG. 11 is a diagram showing a configuration of the comparison status register (CSR) 1613 shown in FIG. 8 included in the control unit 16 of the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • 12 shows the operations of the FIFOA 13 and B14 shown in FIG. 4 and the operation of the control unit 16 shown in FIG. 8 included in the dual core microcomputer MCU1 according to the first embodiment of the invention shown in FIG.
  • FIG. 13 shows the operations of the FIFOA 13 and B14 shown in FIG. 4 and the operation of the control unit 16 shown in FIG. 8 included in the dual-core microcomputer MCU1 according to the first embodiment of the invention shown in FIG.
  • FIG. 14 shows the operations of the FIFOA 13 and B14 at the important timings of the operation timing charts of the FIFOA 13 and B14 shown in FIGS. 12 and 13 of the dual core microcomputer MCU1 according to the first embodiment of the invention shown in FIG.
  • FIG. 15 shows the operation of the FIFOA 13 and B14 shown in FIG. 4 included in the dual core microcomputer MCU1 according to the first embodiment of the invention shown in FIG. 1 and the operation of the control unit 16 shown in FIG.
  • FIG. 16 shows the operations of the FIFOA 13 and B14 shown in FIG. 4 and the operation of the control unit 16 shown in FIG. 8 included in the dual-core microcomputer MCU1 according to the first embodiment of the invention shown in FIG. It is the figure shown to the center.
  • FIG. 17 shows the operations of the FIFOA 13 and B14 at the important timings of the operation timing charts of the FIFOA 13 and B14 shown in FIGS. 15 and 16 of the dual core microcomputer MCU1 according to the first embodiment of the invention shown in FIG.
  • FIG. 18 shows the operation of the dual-core microcomputer MCU1 according to the first embodiment shown in FIG.
  • FIG. 19 is a diagram showing another configuration of buffers A11 and B12 as buffer memories according to the second embodiment of the present invention included in dual core microcomputer MCU1 shown in FIG.
  • FIG. 20 is a diagram for explaining the operation of buffer memories A11 and B12 with an arithmetic function according to the second embodiment of the present invention shown in FIG.
  • FIG. 21 is a diagram showing a configuration of a single core microcomputer MCU1 according to the third embodiment of the present invention.
  • FIG. 22 is a diagram showing a configuration of a triple core microcomputer MCU1 according to the fourth embodiment of the present invention.
  • FIG. 23 is a diagram showing a configuration of another triple core microcomputer MCU1 according to the fifth embodiment of the present invention.
  • FIG. 24 shows a dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIGS. 1 to 18 or a buffer memory A11 with an arithmetic function according to the second embodiment of the present invention shown in FIGS.
  • It is a figure which shows the structure of the motor vehicle by Embodiment 6 of this invention carrying the triple microcomputer MCU1 by Embodiment 5 of invention.
  • a semiconductor integrated circuit (1) includes a functional module (2), a built-in memory (3), a first buffer memory (11), and a second buffer memory (12). ), A first FIFO memory (13), a second FIFO memory (14), and a comparator (15).
  • the first write data output from the functional module during the first operation of the multiple redundant operation for the inspection of the semiconductor integrated circuit is supplied to the built-in memory and the first buffer memory, and the semiconductor integrated circuit includes the first write data.
  • Second write data output from the functional module during the second operation of the multiple redundant operation for inspection is supplied to the built-in memory and the second buffer memory.
  • the first FIFO memory selects and stores a predetermined number of output times from a plurality of data of the first output data sequentially output from the first buffer memory during the first operation, while the predetermined output Other data of the output count different from the count is not selected.
  • the second FIFO memory selects and stores the predetermined number of output data from a plurality of data of the second output data sequentially output from the second buffer memory during the second operation. Other data of the output count different from the output count is not selected.
  • the comparator compares the predetermined number of output data selected and output by the first FIFO memory with the predetermined output number of data selected and output by the second FIFO memory. (See FIG. 21).
  • continuous write data can be stored in the built-in memory during the multiple redundant operation for the inspection of the semiconductor integrated circuit, while the output of the multiple redundant operation is compared with the comparator. It is possible to reduce that the FIFO is easily filled with write data.
  • the functional module includes at least a first functional module (2) and a second functional module (6).
  • the built-in memory includes at least a first built-in memory (3) and a second built-in memory (7).
  • the first write data output from the first functional module during the first operation is supplied to the first built-in memory and the first buffer memory.
  • the second write data output from the second functional module during the second operation is supplied to the second built-in memory and the second buffer memory (FIG. 1). reference).
  • first functional module and the second functional module are a first central processing unit (2) and a second central processing unit (6), respectively. (See Figure 1).
  • the first buffer memory has a first output count of the plurality of data of the first write data sequentially supplied to the first buffer memory during the first operation. (BCA) can be counted.
  • the second buffer memory is capable of counting a second output number (BCB) of the plurality of data of the second write data sequentially supplied to the second buffer memory during the second operation. (See FIGS. 2 and 3).
  • BCB second output number
  • the semiconductor integrated circuit further includes a control unit (16) connected to the first buffer memory, the second buffer memory, the first FIFO memory, and the second FIFO memory (see FIG. 1). ).
  • the control unit includes a first register (1625) and a second register (1635) capable of storing the information (4, 8, 12,%) Of the predetermined number of outputs.
  • the first FIFO memory In response to the first output count (BCA) counted by the first buffer memory matching the information (FCNA) stored in the first register, the first FIFO memory outputs the predetermined output count.
  • the control unit can supply a first FIFO write enable signal (FWEA) for selecting and storing the data to the first FIFO memory.
  • FWEA first FIFO write enable signal
  • the second FIFO memory In response to the second output count (BCB) counted by the second buffer memory matching the information (FCNB) stored in the second register, the second FIFO memory outputs the predetermined output count.
  • the control unit can supply a second FIFO write enable signal (FWEB) for selecting and storing the data to the second FIFO memory (see FIG. 8).
  • the contents of the first operation and the second operation of the multiple redundant operation are executed before one of the first central processing unit and the second central processing unit. It is characterized in that it can be the contents of the normal operation that has been performed (see FIG. 18).
  • the transition from the normal operation to the multiple redundant operation is performed from any one of the first central processing unit and the second central processing unit executing the normal operation. This is made possible by interruption (204) to the other (see FIG. 18).
  • the first buffer memory includes a first flip-flop (1150) for storing the first output data output to the first FIFO memory, one input terminal and the other input.
  • a first arithmetic circuit (1170) to which the first write data and the first output data (1101) of the output terminal of the first flip-flop are respectively supplied to the terminals, and an output terminal of the first arithmetic circuit Can be stored in the first flip-flop.
  • the second buffer memory has a second flip-flop for storing the second output data output to the second FIFO memory, and the second write data and the second flip-flop at one input terminal and the other input terminal. And a second arithmetic circuit supplied with the second output data of the output terminal of each of the output terminals, and an output signal generated from the output terminal of the second arithmetic circuit can be stored in the second flip-flop. (See FIG. 19).
  • a comparison result between the data of the predetermined output number output from the first FIFO memory by the comparator and the data of the predetermined output number output from the second FIFO memory is obtained.
  • the semiconductor integrated circuit is determined to be normal if both data match, and the semiconductor integrated circuit is determined to be abnormal if the comparison result indicates a mismatch between both data. (See FIG. 21).
  • the first central processing unit executes the instruction for the normal operation stored in the first built-in memory in parallel with the second central processing unit.
  • the semiconductor integrated circuit can be operated as a multi-core microcontroller by executing an instruction for normal operation stored in a built-in memory (see FIG. 1).
  • a typical embodiment of another aspect of the present invention includes a functional module (2), a built-in memory (3), a first buffer memory (11), a second buffer memory (12), This is an operation method of a semiconductor integrated circuit (1) including a first FIFO memory (13), a second FIFO memory (14), and a comparator (15).
  • the first write data output from the functional module during the first operation of the multiple redundant operation for the inspection of the semiconductor integrated circuit is supplied to the built-in memory and the first buffer memory, and the semiconductor integrated circuit includes the first write data.
  • Second write data output from the functional module during the second operation of the multiple redundant operation for inspection is supplied to the built-in memory and the second buffer memory.
  • the first FIFO memory selects and stores a predetermined number of output times from a plurality of data of the first output data sequentially output from the first buffer memory during the first operation, while the predetermined output Other data of the output count different from the count is not selected.
  • the second FIFO memory selects and stores the predetermined number of output data from a plurality of data of the second output data sequentially output from the second buffer memory during the second operation. Other data of the output count different from the output count is not selected.
  • the comparator compares the predetermined number of output data selected and output by the first FIFO memory with the predetermined output number of data selected and output by the second FIFO memory. (See FIG. 21).
  • continuous write data can be stored in the built-in memory during the multiple redundant operation for the inspection of the semiconductor integrated circuit, while the output of the multiple redundant operation is compared with the comparator. It is possible to reduce that the FIFO is easily filled with write data.
  • FIG. 1 is a diagram showing a configuration of a dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • the dual-core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG. 1 can compare the outputs of two CPUA2 and CPUB6.
  • the internal circuit of the dual core microcomputer MCU1 shown in FIG. 1 is integrated in the semiconductor chip of the semiconductor integrated circuit.
  • the CPU A2 as the first central processing unit is a processor that executes processing such as computation and data transfer by executing instructions
  • the memory A3 as the first built-in memory stores instructions executed by the CPU A2 and data to be processed.
  • the CPUA bus 4 as the first CPU bus is a bus for the CPUA2 to access the device such as the memory A3, and the bridge A5 as the first bus bridge is the case where the CPUA2 accesses the other device via the system bus 10 And a controller for controlling connection between the CPUA bus 4 and the system bus 10.
  • the CPU B6 as the second central processing unit is a processor that executes processing such as calculation and data transfer by executing instructions
  • the memory B7 as the second built-in memory stores instructions executed by the CPU B6 and data to be processed.
  • the CPUB bus 8 as the second CPU bus is a bus for the CPUB6 to access devices such as the memory B7
  • the bridge B9 as the second bus bridge is the case where the CPUB6 accesses other devices via the system bus 10
  • the buffer A11 as the first buffer memory holds the write data output to the specific address space by the CPU A2, and counts the number of times of output.
  • the buffer B12 as the second buffer memory also holds the write data that the CPU B6 outputs to a specific address space, and counts the number of outputs.
  • the FIFOA 13 as the first FIFO memory holds the output data 1101 of the buffer A11, while the FIFOB 14 as the second FIFO memory holds the output data 1201 of the buffer B12.
  • the technical term “specific address space” here means an address space for double-writing write data output from the CPUs A2 and B6 in the memories A3 and B7 and the buffers A11 and B12.
  • the comparator 15 compares the output data 1300 of the FIFO A 13 with the output data 1400 of the FIFO B 14.
  • the control unit 16 is connected to the system bus 10 and can be set by the CPU A2 and CPUB6.
  • An output signal 1600 of the control unit 16 is a counter clear signal and a data holding / counting permission signal in the buffer A11, while an output signal 1601 of the control unit 16 is a counter clearing signal and a data holding and counting permission signal in the buffer B12. It is.
  • the control unit 16 is supplied with a count signal 1100 output from the buffer A11 and a count signal 1200 output from the buffer B12, and the control unit 16 outputs control signals 1602 and 1603 for the FIFOA 13 and the FIFOB14.
  • the comparison result signal 1500 from the comparator 15 is supplied to the control unit 16, and the comparison result is held in a register inside the control unit 16. If the comparison results do not match, the control unit 16 can output an interrupt request signal 1604 (C_INTREQ) to the interrupt generation circuit 17.
  • the interrupt generation circuit 17 is connected to the system bus 10 and can be set by the CPU A2 and CPUB6. An interrupt request can be supplied from the interrupt request terminal 100 to the interrupt generation circuit 17.
  • the dual-core microcomputer MCU 1 includes functional modules such as an A / D converter, a timer, and serial communication, and interrupt requests from these functional modules can be supplied to the interrupt generation circuit 17. ing.
  • the interrupt generation circuit 17 priorities are set for a plurality of interrupt requests, the interrupt request with the highest priority is selected, and an interrupt request 1700 from the interrupt generation circuit 17 to the CPU A 2 and an interrupt request 1701 from the CPU B 6 are generated. Is output.
  • the dual core microcomputer MCU1 causes the two CPUs A2 and B6 to execute independent data processing in parallel.
  • the results of parallel processing by the two CPUs A2 and B6 can be stored in parallel in the two memories A3 and B7.
  • the data in the two memories A3 and B7 can be transferred to the system bus 10 via the two bridges A5 and B9.
  • the dual core microcomputer MCU1 executes the same data processing in the two CPUs A2 and B6, and detects the mismatch of the processing results. A redundant operation for detecting a failure is executed.
  • the two CPUs A2 and B6 execute the same redundant task program for the same operand data.
  • the two CPUs A2 and B6 When there is no failure in the dual-core microcomputer MCU1 of FIG. 1 and the two CPUs A2 and B6 are operating normally, the two CPUs A2 and B6 output to a specific address space and the memories A3 and B7 and the buffer The write data that is double-written to A11 and B12 is the same.
  • the two CPUs A2 and B6 output the memory A3, Write data that is double-written in B7 and buffers A11 and B12 does not match, and failure detection is possible.
  • the two FIFOAs 13 and B14 only output data of a predetermined number of times from a plurality of data sequentially output and supplied as redundant task calculation results from the two CPUs A2 and B6 via the two buffers A11 and B12. While selecting and storing, the data of the number of other outputs is discarded as non-selected. Data of a predetermined number of output times selected and output by the two FIFOAs 13 and B14 are compared by the comparator 15. If the comparison results by the comparator 15 match, it is determined that there is no failure in the dual core microcomputer MCU1 of FIG. 1, and if the comparison results by the comparator 15 do not match, the dual core microcomputer MCU1 of FIG. Is determined to have a fault.
  • a plurality of data sequentially output from the two high-performance CPUs A2 and B6 causes the two FIFOAs 13 and B14 to have no free space in a short time, so that the two CPUs A2 and B6 are easily stalled or weighted. This problem can be solved.
  • FIG. 2 is a diagram showing a configuration of buffers A11 and B12 as buffer memories included in the dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG.
  • the buffers A11 and B12 are supplied with the write data WD, the ready signal RDY, the command signal CMD, and the address signal A from the CPUA bus 4 and the CPUB bus 8, and the control unit 16 receives the clock signal CLK, the count enable signal CNE, and the counter reset signal.
  • a CNR and a power-on reset signal RST are supplied.
  • a decoder (DEC) 1110 is supplied with a ready signal RDY, a command signal CMD, and an address signal A.
  • a decoder (DEC) 1110 is provided in response to a high level “1” ready signal RDY indicating that the command signal CMD is valid, a command signal CMD which is a write command, and an address signal A which accesses the buffers A11 and B12.
  • a decoder (DEC) 1110 is provided in response to a high level “1” write enable signal WE.
  • the write enable signal WE generated from the decoder (DEC) 1110 is supplied to the flip-flop (FF) 1120 in response to the rising edge of the clock CLK.
  • the buffer write enable signal BWE generated from the output of the AND circuit 1130 is high level “1”. 1 ".
  • the write data WD is stored in the flip-flop (FF) 1150 in response to the rising edge of the clock signal CLK.
  • a flip-flop (FF) 1150 generates a buffer output signal BO.
  • the counter (CNT) 1160 When the buffer write enable signal BWE is at the high level “1”, the counter (CNT) 1160 counts the clock signal CLK. The counter (CNT) 1160 generates a buffer count signal BC.
  • the power-on reset signal RST and the counter reset signal CNR from the control unit 16 are ORed by the OR circuit 1140, and the counter (CNT) 1160 is reset by the output of the OR circuit 1140.
  • the addresses of the buffers A11 and B12 as buffer memories are fixed.
  • the address range from the start address to the end address can be set by the CPU A2 and CPUB6 in the address setting register. Therefore, the write data to the memories A3 and B7 at arbitrary memory addresses can be buffer-stored in the buffers A11 and B12 by decoding the address signal A in the address range set in the address setting register by the decoder (DEC) 1110. Is possible.
  • DEC decoder
  • FIG. 3 is a diagram for explaining the operation of the buffers A11 and B12 as the buffer memory shown in FIG. 2 included in the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • the high level “1” ready signal RDY indicates that the command signal CMD is valid
  • the low level “0” ready signal RDY indicates that the command signal CMD is invalid.
  • the address signal A is output from the CPU A 2 or CPU B 6 to the CPU A bus 4 or CPU bus 8 in a clock cycle based on the clock signal CLK, similarly to the command signal CMD.
  • the command signal CMD of the read operation R is output from the CPU A2 or the CPU B6 at the first, second, seventh, ninth and fourteenth of the clock signal CLK.
  • the address signal A1, the address signal A2, the address signal A5, the address signal A6, and the address signal A9 are output from the CPU A2 or the CPU B6 at the first, second, seventh, eighth, and fourteenth of the clock signal CLK, respectively.
  • the read data RD of the data D1, data D2, data D5, data D6, and data D9 at the second, third, ninth, tenth, and fifteenth of the clock signal CLK is stored in the memory A3 or the memory B7.
  • CPUA2 or CPUB6 via CPUA bus 4 or CPU bus 8.
  • the command signal CMD of the write operation W is output from the CPU A2 or the CPU B6 at the fifth, sixth, tenth and thirteenth clock signals CLK.
  • the address signal A3, the address signal A4, the address signal A7, and the address signal A8 are output from the CPU A2 or the CPU B6 at the fifth, sixth, tenth, and thirteenth clock signal CLK, respectively. Therefore, the write data WD of the data D3, the data D4, and the data D8 is transmitted from the CPU A2 or the CPU B6 to the memory A3 or the memory A3 via the CPUA bus 4 or the CPU bus 8 at the sixth, seventh, and 14th clock signal CLK. The data is written in the memory B7 and the buffer A11 or the buffer B12.
  • the tenth address signal A7 of the clock signal CLK is an address other than the memory address for accessing the memory A3 or B7 and the buffer A11 or B12.
  • the tenth address signal A7 of the clock signal CLK is for accessing other devices such as a memory mapped I / O.
  • the decoder (DEC) 1110 responds to the address signal A3 other than the address signal A7 for accessing other devices, the address signal A4, and the address signal A8, and the fifth and sixth periods of the clock signal CLK. And the write enable signal WE at the high level “1” are generated in the 13th period of the clock signal CLK.
  • the flip-flop (FF) 1120 delays the write enable signal WE generated from the output of the decoder (DEC) 1110 by one clock of the clock signal CLK, the buffer write enable of the high level “1” delayed by this one clock.
  • Signal BWE is generated from the output of AND circuit 1130.
  • the write data WD of the data D3, the data D4, and the data D8 are stored in the flip-flop (FF) 1150, so that the flip-flop (FF) From the output of 1150, a buffer output signal BO of data D3, data D4, and data D8 is generated.
  • the counter (CNT) 1160 outputs a buffer count signal BC as the number of times of output of the buffer output signal BO in response to the buffer write enable signal BWE having the high level “1” and the clock signal CLK.
  • FIG. 4 is a diagram showing the configuration of FIFO A 13 and B 14 as FIFO memories included in dual-core microcomputer MCU 1 according to the first embodiment of the present invention shown in FIG.
  • the FIFO A 13 and B 14 as FIFO memories are composed of four-stage flip-flops (FF) 1310, 1320, 1330, 1340, a decoder (DEC) 1350, and a selector (SEL) 1360. Yes.
  • Buffer output signals BO generated from the buffers A11 and B12 as the buffer memory shown in FIG. 2 are supplied to the data input terminals of the four-stage flip-flops (FF) 1310 to 1340.
  • a FIFO write enable signal FWE and a FIFO write number signal FWN are supplied from the control unit 16 to the decoder (DEC) 1350, and write enable signals WE0, WE1, WE2, and WE3 are generated from the decoder (DEC) 1350.
  • the FIFO lead number signal FRN is supplied from the control unit 16 to the selector (SEL) 1360, and the output signals FO0, FO1, FO2, and FO3 of the flip-flops (FF) 1310, 1320, 1330, and 1340 indicated by the FIFO lead number signal FRN are displayed. Is selected and becomes the FIFO output signal FO.
  • FIG. 5 is a diagram for explaining the operations of the FIFOs A and B14 as the FIFO memories shown in FIG. 4 included in the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • FIG. 5 shows that only the last one of the four buffer output signals BO sequentially supplied from the buffers A11 and B12 to the FIFOA 13 and B14 is stored in the FIFOA 13 and B14. That is, only the last one data input signal D4 among the four data output signals D1, D2, D3, and D4 as the four buffer output signals BO that are sequentially supplied is stored in the FIFO A13 and B14, and then supplied sequentially. Of the four data output signals D5, D6, D7, and D8 as the four buffer output signals BO, only the last one data input signal D8 is stored in the FIFOA 13 and B14.
  • the FIFO write number signal FWN and the FIFO read number signal FRN are initially set to an initial value “0” by the control unit 16.
  • the FIFO write enable signal FWE is controlled to the high level “1” by the control unit 16 at the rising timing of the eighth clock signal CLK, so that the fourth data input signal D4 becomes the rising edge of the ninth clock signal CLK. It is stored in the first stage flip-flop (FF) 1310 at the timing.
  • the output signal FO0 of the first-stage flip-flop (FF) 1310 is selected by the selector (SEL) 1360 to be the FIFO output signal FO. Outputs the fourth data input signal D4.
  • the control unit 16 performs the FIFO write number signal FWN. Is changed from the initial value “0” to the next updated value “1”.
  • the comparator 15 in the dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG. Comparison of the FIFO output signals FO of both the two FIFOA 13 and FIFOOB 14 is executed. After this comparison is executed, the fourth data input signal D4 stored in the two FIFOA 13 and FIFOB 14 becomes unnecessary. In the example shown in FIG. 5, the fourth data input signal D4 is already stored in one of the two FIFOA 13 and FIFOB 14 at the rise timing of the eighth clock signal CLK, and the rise of the eleventh clock signal CLK.
  • the fourth data input signal D4 is stored in the other of the two FIFOA13 and FIFOOB14, and the comparator 15 compares the two FIFO output signals FO of the two FIFOA13 and FIFOOB14.
  • the FIFO output signal FO is indefinite.
  • the control unit 16 changes the FIFO read number signal FRN from the initial value “0” to the next update value “1”. To do.
  • the eighth data input signal D8 Is stored in the second-stage flip-flop (FF) 1320 at the rise timing of the 14th clock signal CLK.
  • the eighth data input signal D8 is stored in the second-stage flip-flop (FF) 1320 in this way because the control unit 16 changes the FIFO write number signal FWN from the initial value “0” to the update value “1”. This is because it has been changed.
  • the output signal FO1 of the second-stage flip-flop (FF) 1320 is selected by the selector (SEL) 1360 and becomes the FIFO output signal FO. Outputs the eighth data input signal D8.
  • FIG. 6 is a diagram showing a configuration of the comparator 15 included in the dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG.
  • the comparator 15 includes a digital comparator 1510.
  • the FIFO output signal FOA (1300) of the FIFOA 13 and the FIFO output signal of the FIFO B 14 are connected to one input terminal and the other input terminal of the digital comparator 1510, respectively.
  • FOB (1400) is supplied, and the comparison output signal CO is generated from the output terminal of the digital comparator 1510.
  • the comparison output signal CO becomes the low level “1”, while the FIFO output signal FOA (1300) of the FIFOA 13 ) And the FIFO output signal FOB (1400) of the FIFOB 14 do not coincide with each other, the comparison output signal CO becomes the high level “1”.
  • FIG. 7 is a diagram for explaining the operation of the comparator 15 shown in FIG. 6 included in the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • the fourth data input signal D4 is output in the period of the fifth to seventh clock signals CLK, and the tenth to thirteenth.
  • the eighth data input signal D8 is output during the period of the clock signal CLK and becomes indefinite during other periods.
  • the FIFO output signal FOB (1400) of the FIFOB 14 the fourth data input signal D4 is output in the period of the seventh clock signal CLK, and the other eighth data in the period of the thirteenth clock signal CLK.
  • An input signal D8 ′ (a value different from the eighth data input signal D8) is output, and becomes indefinite in other periods.
  • a comparison output signal CO having a low level “0” (both inputs coincide) is generated in the period of the seventh clock signal CLK, and a high level “1” (both both) is generated in the period of the thirteenth clock signal CLK.
  • the comparison output signal CO with the input mismatched is generated, and the comparison output signal CO is invalid during other periods.
  • FIG. 8 is a diagram showing a configuration of the control unit 16 included in the dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG.
  • control unit 16 includes a decoder (DEC) 1614, a comparison control register (CCR0) 1610, a first comparison control register (CCR1) 1611, a second comparison control register (CCR2) 1612, The comparison state register (CSR) 1613, a 3-input AND circuit 1615, a 2-input AND circuit 1616, a first control unit (CTA) 1626, a second control unit (CTB) 1636, and the like are included.
  • DEC decoder
  • CCR0 comparison control register
  • CCR1 first comparison control register
  • CCR2 second comparison control register
  • CSR The comparison state register
  • FIG. 9 is a diagram showing a configuration of the comparison control register (CCR0) 1610 shown in FIG. 8 included in the control unit 16 of the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • CCR0 comparison control register
  • bits 7 to 0 of the comparison control register (CCR0) 1610 are the comparison cycle CMPCYC, and each of the plurality of buffer output signals BO sequentially generated from the buffers A11 and B12 is FIFOA13, 14 is set and how many are compared by the comparator 15 is set.
  • H00 of all “0” indicates the comparison cycle 256
  • set values H01 to HFF that are values excluding all “0” are the comparison cycles 1 to 255.
  • the set value of the comparison cycle CMPCYC in bits 7 to 0 of the comparison control register (CCR0) 1610 shown in FIG. 9 can be determined by the value of the write data WD from the system bus 10.
  • Bit 8 of the comparison control register (CCR0) 1610 in FIG. 9 is a comparison enable signal CMPEN. For example, a low level “0” indicates that comparison is prohibited and a high level “1” indicates that comparison is permitted.
  • Bit 9 of the comparison control register (CCR0) 1610 in FIG. 9 is an interrupt enable signal INTEN. For example, a low level “0” indicates interrupt prohibition, and a high level “1” indicates interrupt permission.
  • bits 15 to 10 of the comparison control register (CCR0) 1610 are reserved bits RESERVED.
  • FIG. 10 shows the configuration of the first comparison control register (CCR1) 1611 and the second comparison control register (CCR2) 1612 shown in FIG. 8 included in the control unit 16 of the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • CCR1 first comparison control register
  • CCR2 second comparison control register
  • bit 0 is the count enable signal CNTEN, and in the case of the first comparison control register (CCR1) 1611, it is set whether or not the output data of the CPU A2 is held in the buffer A11 and counted. In the case of the second comparison control register (CCR2) 1612, whether to count the output data of the CPU B6 in the buffer B12 is set. For example, holding and counting are not executed at the low level “0”, and holding and counting are executed at the high level “1”.
  • Bit 1 in FIG. 10 is a count reset signal CNTRST. In the case of the first comparison control register (CCR1) 1611, the counter reset of the buffer A11 is executed, while in the case of the second comparison control register (CCR2) 1612, the buffer is reset.
  • B12 counter reset is executed.
  • the buffer counter reset is not executed at the low level “0”, and the buffer counter reset is executed at the high level “1”.
  • CNTRST does not hold the written value, but detects that the high level “1” is written, and resets the counters of the buffers A11 and B12.
  • bits 15 to 2 are reserved bits RESERVED.
  • FIG. 11 is a diagram showing a configuration of the comparison status register (CSR) 1613 shown in FIG. 8 included in the control unit 16 of the dual core microcomputer MCU1 according to the first embodiment of the present invention.
  • CSR comparison status register
  • bit 0 of the comparison status register (CSR) 1613 is the comparison error signal CMPERR.
  • CMPERR comparison error signal
  • a low level “0” indicates no comparison error (comparison result coincidence), while a high level “1”. Indicates a comparison error (comparison result mismatch).
  • CMPERR comparison error signal
  • bits 15 to 1 are reserved bits RESERVED.
  • the ready signal RDY, the command signal CMD, and the address signal A of the system bus 10 are decoded by the decoder (DEC) 1614, the comparison control register (CCR0) 1610, the first comparison control register (CCR1) 1611, Write control of write data WD to the second comparison control register (CCR2) 1612 and the comparison status register (CSR) 1613 is executed.
  • various write data WD written to the comparison control register (CCR0) 1610, the first comparison control register (CCR1) 1611, the second comparison control register (CCR2) 1612, and the comparison status register (CSR) 1613 of the control unit 16 are Can be supplied from the on-chip built-in nonvolatile memory (not shown) of the dual-core microcomputer MCU1 via the system bus 10, and via the system bus 10 and the direct memory access controller (DMAC). It can also be supplied from an off-chip external non-volatile memory (not shown) mounted on the motherboard.
  • DMAC direct memory access controller
  • the system bus includes a comparison control register (CCR0) 1610, a first comparison control register (CCR1) 1611, a second comparison control register (CCR2) 1612, and a comparison status register (CSR) 1613. It is also possible to add a function of executing read control to 10 and outputting read data RD to the system bus 10.
  • CCR0 comparison control register
  • CCR1 first comparison control register
  • CCR2 second comparison control register
  • CSR comparison status register
  • the interrupt enable signal INTEN from the comparison control register (CCR0) 1610 and the comparison error signal CMPERR from the comparison status register (CSR) 1613 are logically ANDed by the 2-input AND circuit 1616, and an interrupt is generated from the output of the 2-input AND circuit 1616.
  • a comparison error interrupt signal C_INTREQ to the circuit 17 is generated.
  • the first comparison control register (CCR1) 1611 generates a count enable signal CNEA and a counter reset signal CNRA supplied to the buffer A11.
  • the second comparison control register (CCR2) 1612 generates a count enable signal CNEB and a counter reset signal CNRB supplied to the buffer B12.
  • the register (FC0A) 1620, the register (FC1A) 1621, the register (FC2A) 1622, and the register (FC3A) 1623 as FIFO counters store data sequentially generated from the buffer A11. This holds data indicating how many pieces of data are stored in the flip-flop (FF) 1310, flip-flop (FF) 1320, flip-flop (FF) 1330, and flip-flop (FF) 1340 of the FIFOA 13, respectively. is there.
  • the register (FSTA) 1624 holds the state (data presence / absence) of the output signals FO0, FO1, FO2, and FO3 of the flip-flops (FF) 1310, 1320, 1330, and 1340 of the FIFOA 13.
  • the register (FCNA) 1625 holds information on what number of buffer output signals BO to be held next in the FIFO A 13 are generated from the buffer A 11.
  • a control unit (CTA) 1626 executes control of the registers 1620, 1621, 1622, 1623, 1624, and 1625 described above.
  • the control unit (CTA) 1626 receives the comparison enable signal CMPEN and the comparison cycle CMPCYC from the comparison control register (CCR0) 1610, and receives the buffer count signal BCA from the buffer A11. First, when writing is performed to the comparison control register (CCR0) 1610, the comparison cycle CMPCYC is copied to the register (FCNA) 1625.
  • the control unit (CTA) 1626 compares the buffer count signal BCA with the contents of the register (FCNA) 1625, and if they match, the register (FSTA) 1624 stores data in the registers 1620, 1621, 1622, and 1623 as FIFO counters.
  • the buffer count signal BCA is stored in the register which is initially indicated as not including.
  • the control unit (CTA) 1626 outputs the FIFO write enable signal FWEA and the FIFO write number signal FWNA to the FIFOA 13, and writes the buffer output signal BOA supplied from the buffer A11 to the FIFOA 13.
  • the control unit (CTA) 1626 writes an added value of the value of the buffer count signal BCA and the value of the comparison cycle CMPCYC at that time into the register (FCNA) 1625.
  • the register (FC0B) 1630, the register (FC1B) 1631, the register (FC2B) 1632, and the register (FC3B) 1633 as FIFO counters store data sequentially generated from the buffer B12. It holds data indicating how many pieces of data are stored in the flip-flop (FF) 1310, flip-flop (FF) 1320, flip-flop (FF) 1330, and flip-flop (FF) 1340 of the FIFOOB 14, respectively. is there.
  • the register (FSTB) 1634 holds the states (data presence / absence) of the output signals FO0, FO1, FO2, and FO3 of the flip-flops (FF) 1310, 1320, 1330, and 1340 of the FIFOOB14.
  • the register (FCNB) 1635 holds information on what number the buffer output signal BO to be held next in the FIFO B 14 is generated from the buffer B 12.
  • the control unit (CTB) 1636 executes control of the registers 1630, 1631, 1632, 1633, 1634, and 1635 described above.
  • the control unit (CTB) 1636 receives the comparison enable signal CMPEN and the comparison cycle CMPCYC from the comparison control register (CCR0) 1610, and receives the buffer count signal BCB from the buffer B12. First, when writing is performed to the comparison control register (CCR0) 1610, the comparison cycle CMPCYC is copied to the register (FCNB) 1635.
  • the control unit (CTB) 1636 compares the buffer count signal BCB with the contents of the register (FCNB) 1635. If the two match, the register (FSTB) 1634 stores data from the registers 1630, 1631, 1632 and 1633 as FIFO counters. The buffer count signal BCB is stored in the register which is first shown as not including. At the same time, the control unit (CTB) 1636 outputs the FIFO write enable signal FWEB and the FIFO write number signal FWNB to the FIFO B 14 and writes the buffer output signal BOB supplied from the buffer B 12 to the FIFO B 14. The control unit (CTB) 1636 writes an addition value of the value of the buffer count signal BCB and the value of the comparison cycle CMPCYC at that time into the register (FCNB) 1635.
  • the buffer output signal BOA supplied from the buffer A11 cannot be written to the FIFOA 13.
  • the comparison by the comparator 15 is executed and a space is created in the FIFO A 13.
  • the buffer count signal BCA at that time is written into the empty FIFO counter, and the added value of the value of the buffer count signal BCA and the value of the comparison cycle CMPCYC is written into the register (FCNA) 1625. Further, the buffer output signal BOA at that time is written into the FIFOA 13.
  • the writing of the buffer output signal BOB from the buffer B12 is interrupted every integral multiple of the comparison cycle CMPCYC, so that the number of writes of the buffer output signal BOB is skipped. Therefore, when this skip occurs, it is necessary to notify the FIFO A 14 of the skip occurrence from the FIFO B 14.
  • the FIFOA 13 notified of the occurrence of the skip updates the contents of the FIFO counter of the FIFOA 13 according to the skip. When the FIFOA 13 skips the number of writes of the buffer output signal BOA, it is necessary to notify the FIFO B 14 of the skip occurrence from the FIFO A 13.
  • the FIFOB 14 notified of the occurrence of the skip updates the contents of the FIFO counter of the FIFOA 13 according to the skip. That is, the internal signal 1627 is used to notify the occurrence of a skip from the FIFOA 13 to the FIFOB 14, and the internal signal 1637 is used to notify the occurrence of a skip from the FIFOB 14 to the FIFOA 13.
  • the control unit (CTA) 1626 sets the comparison enable signal CEA to the low level “0” when there is no valid data in the FIFOA 13, and sets it to the high level “1” when there is valid data in the FIFOA 13. To do. Similarly, the control unit (CTB) 1636 sets the comparison enable signal CEB to the low level “0” when there is no valid data in the FIFOB 14, while the high level “1” when there is valid data in the FIFOB 14. Set to.
  • the comparison enable signal CEA and the comparison enable signal CEB become high level “1”
  • the comparison output signal CO of the comparator 15 is written to the comparison error signal CMPERR of the comparison status register (CSR) 1613 via the 3-input AND circuit 1615. It is.
  • the comparison error signal CMPERR in the comparison status register (CSR) 1613 can be cleared by writing the clear signal H0000 in the comparison status register (CSR) 1613.
  • FIG. 12 shows the operations of the FIFOA 13 and B14 shown in FIG. 4 and the operation of the control unit 16 shown in FIG. 8 included in the dual core microcomputer MCU1 according to the first embodiment of the invention shown in FIG. It is the figure shown to the center.
  • FIG. 13 shows the operations of the FIFOA 13 and B14 shown in FIG. 4 and the operation of the control unit 16 shown in FIG. 8 included in the dual-core microcomputer MCU1 according to the first embodiment of the invention shown in FIG. It is the figure shown to the center.
  • bits 7 to 0 of the comparison control register (CCR0) 1610 of the control unit 16 are set to the value “H04” as a predetermined initial value in the comparison cycle CMPCYC. .
  • the value of the buffer count signal BCA supplied from the buffer A11 to the control unit (CTA) 1626 of the control unit 16 is “3” and is connected to the control unit (CTA) 1626.
  • the contents of the register (FCNA) 1625 are “4”, and the contents of the register (FSTA) 1624 are “H0 (no data)”.
  • the value of the buffer count signal BCA supplied from the buffer A11 becomes “4” and matches the content “4” of the register (FCNA) 1625 at the ninth clock signal CLK in FIG. 12, the next tenth clock signal CLK.
  • the value “4” of the buffer count signal BCA is written as the content FC0A of the register (FC0A) 1620 connected to the control unit (CTA) 1626.
  • the added value “8” of the value “4” of the buffer count signal BCA at this time and the value “4” of the comparison cycle CMPCYC is stored in the register (FCNA) 1625.
  • the read data FOA of the FIFOA 13 is included in the first stage flip-flop ( FF) 1310 data FO0 is selected, and data D4 is output from the timing of the tenth clock signal CLK. Further, the value of the comparison enable signal CEA supplied from the control unit (CTA) 1626 to the three-input AND circuit 1615 becomes high level “1”.
  • the contents of the register (FSTB) 1634 are changed from “H0 (no data)” to “H1 (FO0 has data)”.
  • the read data FOB of the FIFOB 14 is included in the first flip-flop.
  • the data FO0 of (FF) 1310 is selected, and the data D4 is output from the timing of the 20th clock signal CLK. Further, the value of the comparison enable signal CEB supplied from the control unit (CTB) 1636 to the 3-input AND circuit 1615 becomes the high level “1”.
  • the comparator 15 compares the FIFO output signal FOA (1300) and the FIFO output signal FOB (1400), which are the same data, the first-stage flip-flop (FF) 1310 of the FIFOA 13 becomes empty.
  • the read data FOB of the FIFOB 14 has a second stage flip-flop (FF).
  • the data FO1 (undefined) 1320 is selected, and the FIFO output signal FOB (1400) of the FIFOOB 14 is undefined at the timing of the 21st clock signal CLK.
  • the value “12” of the buffer count signal BCA at this time and the added value “16” of the value “4” of the comparison cycle CMPCYC are written to the register (FCNA) 1625, and the register The content of (FSTA) 1624 is changed from “H2 (with data in FO1)” to “H6 (with data in FO1 and FO2)”. Further, at the timing of the 30th clock signal CLK, the write enable signal FWEA supplied from the control unit (CTA) 1626 to the FIFOA 13 is already at the high level “1”, so that the FIFOA 13 outputs the buffer output supplied from the buffer A11.
  • the comparison enable signal CEA and the comparison enable signal CEB are both at the high level “1” at the timing of the 31st clock signal CLK, the FIFO output signal FOA (1300) of the FIFOA 13 and the FIFO output of the FIFOB 14
  • the comparison of the FIFO output signal FOA (1300) and the FIFO output signal FOB (1400), which are the same data, is performed by the comparator 15 at the timing of the 31st clock signal CLK.
  • the second-stage flip-flop (FF) 1320 becomes empty, and the content of the register (FSTB) 1634 is changed from “H2 (with data in FO1)” to “H0 (no data)”. Since the value of the FIFO read number signal FRNB supplied from the control unit (CTB) 1636 to the FIFOB 14 has been changed from “1” to “2”, the read data FOB of the FIFOOB 14 has a third stage flip-flop (FF).
  • the data FO2 (undefined) 1330 is selected, and the FIFO output signal FOB (1400) of the FIFOOB 14 is undefined at the timing of the 32nd clock signal CLK.
  • FIG. 14 shows the operations of the FIFOA 13 and B14 at the important timings of the operation timing charts of the FIFOA 13 and B14 shown in FIGS. 12 and 13 of the dual core microcomputer MCU1 according to the first embodiment of the invention shown in FIG. FIG.
  • the partial diagrams (1-A) to (6-A) of FIG. 14 are the timing (1), timing (2), and timing (3) of the operation timing charts of the FIFOA 13 and B14 shown in FIGS. ), Timing (4), timing (5), and timing (6), the operation of the FIFOA 13 is shown.
  • the partial diagrams (1-B) to (6-B) in FIG. 14 show timing (1) and timing (2) in the operation timing charts of the FIFOA 13 and B14 shown in FIGS.
  • the operation of the FIFOB 14 at timing (3), timing (4), timing (5), and timing (6) is shown.
  • the contents of the FIFO counter register (FC0A) 1620, register (FC1A) 1621, register (FC2A) 1622, register (FC3A) 1623, and four-stage flip-flop (FIFOA13) FF) The contents of the output signals FO0, FO1, FO2, and FO3 of 1310, 1320, 1330, and 1340 are all invalid, the contents of the register (FSTA) 1624 are “H0 (no data)”, and the register (FCNA) The content of 1625 is “4”. Therefore, in the FIFOA 13 in the state shown in the partial diagram (1-A) of FIG.
  • the contents of the output signals FO0, FO1, FO2, and FO3 of 1310, 1320, 1330, and 1340 are all invalid
  • the contents of the register (FSTA) 1624 are “H0 (no data)”
  • the content of 1635 is “4”. Therefore, in the FIFOOB 14 in the state shown in the partial diagram (1-B) of FIG.
  • the buffer count signal is set as the content FC0A of the register (FC0A) 1620 of the FIFO counter.
  • the added value “8” of the value “4” of the buffer count signal BCA and the value “4” of the comparison cycle CMPCYC is written to the register (FCNA) 1625, and the content of the register (FSTA) 1624 is “H0”.
  • No data) is changed to“ H1 (data is in FO0)
  • the FIFO write number signal FWNA value is changed from“ 0 ”to“ 1 ”.
  • the buffer count signal is used as the content FC1A of the register (FC1A) 1621 of the FIFO counter.
  • the added value “12” of the value “8” of the buffer count signal BCA and the value “4” of the comparison cycle CMPCYC is written into the register (FCNA) 1625, and the content of the register (FSTA) 1624 is “H1 ( “FO0 has data” is changed to “H3 (FO0 and FO1 have data)”, and the FIFO write number signal FWNA value is changed from “1” to “2”.
  • the value of the FIFO write number signal FWNB is changed from “1” to “2”.
  • FIG. 15 shows the operation of the FIFOA 13 and B14 shown in FIG. 4 included in the dual core microcomputer MCU1 according to the first embodiment of the invention shown in FIG. 1 and the operation of the control unit 16 shown in FIG. It is the figure shown to the center.
  • FIG. 15 is an operation timing chart following the operation timing chart shown in FIG.
  • FIG. 16 shows the operations of the FIFOA 13 and B14 shown in FIG. 4 and the operation of the control unit 16 shown in FIG. 8 included in the dual-core microcomputer MCU1 according to the first embodiment of the invention shown in FIG. It is the figure shown to the center.
  • FIG. 16 is an operation timing chart continued from the operation timing chart shown in FIG.
  • the value of the buffer count signal BCA supplied from the buffer A 11 to the control unit (CTA) 1626 of the control unit 16 is “15” and is connected to the control unit (CTA) 1626.
  • the content of the register (FCNA) 1625 is “16”
  • the content of the register (FSTA) 1624 is “H4 (there is data in FC2)”.
  • the sixth clock signal CLK when the value of the buffer count signal BCA supplied from the buffer A11 is “16” and matches the content “16” of the register (FCNA) 1625, the next seventh clock signal CLK
  • the value “16” of the buffer count signal BCA is written as the content 3A of the register (FC3A) 1623 connected to the control unit (CTA) 1626.
  • an addition value “20” of the value “16” of the buffer count signal BCA at this time and the value “4” of the comparison cycle CMPCYC is written to the register (FCNA) 1625.
  • the content of the register (FSTA) 1624 becomes “HC (data exists in FO2 and FO3)”.
  • the value of the buffer count signal BCA supplied from the buffer A11 is “20” and matches the content “20” of the register (FCNA) 1625 in the 16th clock signal CLK, the next 17th clock signal CLK.
  • the value “20” of the buffer count signal BCA is written as the content FC0A of the register (FC0A) 1620 connected to the control unit (CTA) 1626 at the timing of the clock signal CLK.
  • CTA control unit
  • an addition value “24” of the value “20” of the buffer count signal BCA at this time and the value “4” of the comparison cycle CMPCYC is written to the register (FCNA) 1625.
  • the content of the register (FSTA) 1624 is changed from “HC (data exists in FO2 and FO3)” to “HD (data exists in FO2, FO3, FO0)”.
  • the write enable signal FWEA supplied from the control unit (CTA) 1626 to the FIFOA 13 is already at the high level “1”, so that the FIFOA 13 receives the buffer supplied from the buffer A11.
  • the value of the buffer count signal BCA supplied from the buffer A11 is “24”, and when it matches the content “24” of the register (FCNA) 1625, the next 23rd clock signal CLK.
  • the value “24” of the buffer count signal BCA is written as the content FC1A of the register (FC0A) 1621 connected to the control unit (CTA) 1626 at the timing of the clock signal CLK.
  • the added value “28” of the value “24” of the buffer count signal BCA at this time and the value “4” of the comparison cycle CMPCYC is written to the register (FCNA) 1625.
  • the content of the register (FSTA) 1624 is changed from “HD (with data in FO2, FO3, FO0)” to “HF (with data in FO2, FO3, FO0, FO1)”. Furthermore, at the timing of the 21st clock signal CLK, the write enable signal FWEA supplied from the control unit (CTA) 1626 to the FIFOA 13 is already at the high level “1”, so the FIFOA 13 receives the buffer supplied from the buffer A11.
  • the value of the buffer count signal BCA supplied from the buffer A11 is “28”, which matches the content “28” of the register (FCNA) 1625.
  • the value of the buffer count signal BCB supplied from the buffer B12 to the control unit (CTB) 1636 of the control unit 16 is “12”, and the register (FCNB) 1635 If it matches the content “12”, the value “12” of the buffer count signal BCB is written as the content FC2B of the register (FC2B) 1632 connected to the control unit (CTB) 1636 at the timing of the next 31st clock signal CLK. It is.
  • the comparison enable signal CEA and the comparison enable signal CEB are at the high level “1”
  • the FIFO output signal FOA (1300) of the FIFOA 13 and the FIFO output signal FOB (1400) of the FIFOOB 14 are compared.
  • the FIFOA 13 causes a vacancy in the third stage flip-flop (FF) 1330 with the 31st clock signal CLK.
  • the register (FC2A) connected to the control unit (CTA) 1626 at the timing of the next 31st clock signal CLK when the value “31” of the buffer count signal BCA supplied from the buffer A11 is the 32nd clock signal CLK.
  • the value “31” of the buffer count signal BCA is written as the content FC2A of 1622.
  • FIG. 17 shows the operations of the FIFOA 13 and B14 at the important timings of the operation timing charts of the FIFOA 13 and B14 shown in FIGS. 15 and 16 of the dual core microcomputer MCU1 according to the first embodiment of the invention shown in FIG. FIG.
  • the partial diagrams (1-A) to (6-A) in FIG. 17 are the timing (1), timing (2), and timing (3) of the operation timing charts of the FIFOA 13 and B14 shown in FIGS. ), Timing (4), timing (5), and timing (6), the operation of the FIFOA 13 is shown.
  • the partial diagrams (1-B) to (6-B) in FIG. 17 show timing (1) and timing (2) in the operation timing charts of the FIFOA 13 and B14 shown in FIG. 15 and FIG.
  • the operation of the FIFOB 14 at timing (3), timing (4), timing (5), and timing (6) is shown.
  • the value of the buffer count signal BCA supplied from the buffer A11 to the control unit (CTA) 1626 of the control unit 16 is “15” and is connected to the control unit (CTA) 1626.
  • the content of the registered register (FCNA) 1625 is “16”
  • the other registers (FC0A) 1620, (FC1A) 1621, (FC3A) 1623 and the other flip-flops (FF) 1310, 1320, 1340 are invalid.
  • the content of the register (FSTA) 1624 is “H4 (with data in FO2)”, the value of the FIFO read number signal FRNA is “2 (FO2)”, and the value of the FIFO write number signal Is “3 (FO3)”.
  • the contents of the FIFO counter register (FC0B) 1630, the register (FC1B) 1631, the register (FC2B) 1632, the register (FC3B) 1633, and the four-stage flip-flop (FIFOB14) FF) The contents of the output signals FO0, FO1, FO2, and FO3 of 1310, 1320, 1330, and 1340 are all invalid, the contents of the register (FSTA) 1624 are “H0 (no data)”, and the register (FCNB) The content of 1635 is “12”. Accordingly, in the FIFOB 14 in the state shown in the partial diagram (1-B) of FIG.
  • the value “16” of the buffer count signal BCA is the register (FC3A) 1623.
  • the added value “20” of the value “16” of the buffer count signal BCA and the value “4” of the comparison cycle CMPCYC is written to the register (FCNA) 1625, and the content of the register (FSTA) 1624 is “H4”.
  • the data is updated from “there is data in FO2” to “HC (there is data in FO2 and FO3)”.
  • the value of the FIFO write number signal FWNA is updated from “3” to “0”, and the value of the FIFO read number signal FRNA is maintained at “2 (FO2)”.
  • the value of the buffer count signal BCA supplied from the buffer A11 is “20”, which matches the content “20” of the register (FCNA) 1625. Therefore, the content of the register (FC0A) 1620
  • the buffer count signal BCA value “20” is written as FC0A
  • the value of the buffer count signal BCB supplied from the buffer B12 to the control unit (CTB) 1636 of the control unit 16 is “11”
  • the content of the register (FCNB) 1635 is At “12”
  • the content of the register (FSTB) 1634 is “0 (no data)”
  • the value of the buffer count signal BCA supplied from the buffer A11 is “24”, which matches the content “24” of the register (FCNA) 1625. Therefore, the content of the register (FC0A) 1621
  • the value “24” of the buffer count signal BCA is written as FC1A.
  • the content of the register (FSTA) 1624 is changed from “HD (with data in FO2, FO3, FO0)” to “HF (with data in FO2, FO3, FO0, FO1)”, and the value of the FIFO write number signal FWNA Is updated from “1” to “2”.
  • the value “12” of the buffer count signal BCB supplied from the buffer B12 to the control unit (CTB) 1636 of the control unit 16 and the content “12” of the register (FCNB) 1635 When they match, the value “12” of the buffer count signal BCB is written as the content FC2B of the register (FC2B) 1632.
  • the addition value “16” of the value “12” of the buffer count signal BCB and the value “4” of the comparison cycle CMPCYC is written to the register (FCNB) 1635, and the contents of the register (FSTB) 1634 are “ “H0 (no data)” is changed to “H4 (FO2 has data)”.
  • the value of the FIFO write number signal FWNB and the value of the FIFO read number signal FRNB are updated from “2” to “3”.
  • the value “31” of the buffer count signal BCA supplied from the buffer A11 is set to the control unit. It is written as the content FC2A of the register (FC2A) 1622 connected to (CTA) 1626.
  • the addition value “35” of the value “31” of the buffer count signal BCA and the value “4” of the comparison cycle CMPCYC is written to the register (FCNA) 1625, and the contents of the register (FSTA) 1624 are “HF (FO2 , FO3, FO0, and FO1 have data)).
  • the value of the FIFO read number signal FRNA is maintained at “2”, and the value of the FIFO write number signal FWNA is updated from “2” to “3”.
  • FIG. 18 shows the operation of the dual-core microcomputer MCU1 according to the first embodiment shown in FIG. 1 by the two CPUs A2 and B6 for the failure detection operation from the parallel data processing by the two CPUs A2 and B6 for the normal operation of the dual-core microcomputer MCU1. It is a figure which shows a mode that it transfers to redundant operation.
  • the CPU A2 executes the individual task 200
  • the CPU B6 executes the individual task 600
  • the task 200 and the task 600 are different tasks.
  • the CPU A2 executes a redundant task activation process 201 in order to execute the redundant task 203 for the failure detection operation.
  • the activation of the redundant task 603 for the failure detection operation of the CPUB6 can be realized by using, for example, an interrupt process from the CPUA2 to the CPUB6.
  • the CPU A2 writes the set value “H0003” in the comparison control register (CCR1) 1611 and supplies the counter reset signal CNTRST and the count enable signal CNTEN to the buffer A11. That is, as shown in FIG. 10, the counter reset of the buffer A11 is executed by the count reset signal CNTRST, and the output data of the CPU A2 is held in the buffer A11 and counted by the count enable signal CNTEN.
  • the CPU A2 writes the set value “H0304” in the comparison control register (CCR0) 1610, and sets the set value “1” in the interrupt enable signal INTEN and the comparison enable comparison enable signal CMPEN for the failure detection operation of the comparator 15. The value “1” is set, and the set value “4” is set in the comparison cycle comparison cycle CMPCYC.
  • the CPU B 6 receives the interrupt 204 from the CPU A 2 during the execution of the individual task 600 and executes the execution preparation process 602.
  • the CPU B6 writes the set value “H0003” in the comparison control register (CCR2) 1612, and supplies the counter reset signal CNTRST and the count enable signal CNTEN to the buffer B12. That is, as shown in FIG. 10, the counter reset of the buffer B12 is executed by the count reset signal CNTRST, and the output data of the CPU B6 is held in the buffer B12 and counted by the count enable signal CNTEN.
  • the two CPUs A2 and B6 execute the redundant tasks 203 and 603, respectively, for the failure detection operation. That is, the two CPUs A2 and B6 execute the same redundant task program for the same operand data. Data of a predetermined number of output times selected and output by the two FIFOAs 13 and B14 are compared by the comparator 15. If the comparison results by the comparator 15 match, it is determined that there is no failure in the dual core microcomputer MCU1 of FIG. 1, and if the comparison results by the comparator 15 do not match, the dual core microcomputer MCU1 of FIG. Is determined to have a fault.
  • the control unit 16 generates an interrupt request signal 1604 (C_INTREQ) in the interrupt generation circuit 17 in response to the comparison result signal 1500 (CO) of the comparator 15. Therefore, the exception generation circuit 17 notifies that the dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG. 1 has failed and one of the two CPUs A2 and B6 is operating abnormally. Is activated in response to an interrupt request signal 1604 (C_INTREQ).
  • C_INTREQ interrupt request signal
  • the occurrence of a failure of the dual core microcomputer MCU1 is notified by a display device on a dashboard of a driver's seat of an automobile. Therefore, the owner of the automobile can know that the maintenance and repair of the automobile equipped with the dual core microcomputer MCU1 notified of the occurrence of the failure is necessary.
  • the transition to the redundant operation by the two CPUs A2 and B6 for the failure detection operation is not limited to the reception of the interrupt 204 described above.
  • redundant operation by the two CPUs A2 and B6 for failure detection operation is performed. Is possible. That is, the redundant operation by the two CPUs A2 and B6 is performed, and the parallel data processing of the two CPUs A2 and B6 in the normal operation is started only after it is determined that there is no failure in the dual core microcomputer MCU1.
  • a failure detection is performed by periodically issuing a command or interrupt for starting a redundant operation from one of the two CPUs A2 and B6. It is also possible to periodically execute a redundant operation by the two CPUs A2 and B6 for operation. At this time, the contents of the redundant operation executed by the two CPUs A2 and B6 for the failure detection operation are the same as the contents of the data processing of the normal operation executed before one of the two CPUs A2 and B6. Can be done.
  • FIG. 19 is a diagram showing another configuration of buffers A11 and B12 as buffer memories according to the second embodiment of the present invention included in dual core microcomputer MCU1 shown in FIG.
  • the buffers A11 and B12 as buffer memories according to the second embodiment of the present invention shown in FIG. 19 are different from the buffers A11 and B12 as buffer memories according to the first embodiment of the present invention shown in FIG. Is a point.
  • an arithmetic circuit (OP) 1170 not included in the buffer memory according to the first embodiment of the present invention shown in FIG. 2 is added to the buffer memories A11 and B12 according to the second embodiment of the present invention shown in FIG. ing.
  • the write data WD and the buffer output signal BO of the flip-flop (FF) 1150 are supplied to one input terminal and the other input terminal of the arithmetic circuit (OP) 1170, respectively.
  • the output terminal of (OP) 1170 is connected to the data input terminal of flip-flop (FF) 1150.
  • the power-on reset signal RST and the counter reset signal CNR from the control unit 16 are ORed by the OR circuit 1140, and the counter (CNT) 1160 and the flip-flop (FF) are output by the output of the OR circuit 1140. 1150 is reset.
  • the arithmetic circuit (OP) 1170 performs arithmetic processing on the write data WD and the buffer output signal BO supplied to one input terminal and the other input terminal, respectively, according to a predetermined arithmetic algorithm.
  • An output signal based on the result of the arithmetic processing is generated from the output terminal of the arithmetic circuit (OP) 1170.
  • the output signal generated from the output terminal of the arithmetic circuit (OP) 1170 is stored in the flip-flop (FF) 1150 during the period when the buffer write enable signal BWE generated from the output of the AND circuit 1130 is at the high level “1”.
  • output signals depending on all values of the plurality of write data WD sequentially supplied from the CPUA2 and CPUB6 are generated from the output terminal of the arithmetic circuit (OP) 1170.
  • the arithmetic circuit of the buffer memory A11 is only different in part between the plurality of write data WD sequentially supplied from the CPU A2 to the buffer memory A11 and the plurality of write data WD sequentially supplied from the CPU B6 to the buffer memory B12.
  • the output signal generated from the output terminal of (OP) 1170 is different from the output signal generated from the output terminal of operation circuit (OP) 1170 of buffer memory B12.
  • the detection probability of abnormality in one of the two CPUs A2 and B6 Can be significantly improved.
  • arithmetic algorithm of the arithmetic circuit (OP) 1170 for the values of the plurality of write data WD sequentially supplied to the buffer memories A11 and B12 to affect the value of the buffer output signal BO logical OR or logical
  • a relatively simple logical operation such as product AND or exclusive OR EXOR is selected.
  • FIG. 20 is a diagram for explaining the operation of buffer memories A11 and B12 with an arithmetic function according to the second embodiment of the present invention shown in FIG.
  • the operations of the buffer memories A11 and B12 with arithmetic functions according to the second embodiment of the present invention shown in FIG. 20 are different from the operations of the buffers A11 and B12 according to the first embodiment of the present invention shown in FIG. This is the point.
  • the value of the buffer output signal BO of the flip-flop (FF) 1150 is the value of the arithmetic processing (OP) between the initial value BO0 and the data D3 of the write data WD.
  • the value of the buffer output signal BO of the flip-flop (FF) 1150 is the arithmetic processing of the previous calculation result value BO1 and the data D4 of the write data WD.
  • the value of the buffer output signal BO of the flip-flop (FF) 1150 is the arithmetic processing of the value BO2 of the previous calculation result and the data D8 of the write data WD.
  • FIG. 21 is a diagram showing a configuration of a single core microcomputer MCU1 according to the third embodiment of the present invention.
  • the single core microcomputer MCU1 according to the third embodiment of the present invention shown in FIG. 21 is different from the dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG. 1 in the following points.
  • the buffer B12 since the buffer B12 is connected to the CPUA bus 4, the buffer B12 receives data output from the CPUA2 to a specific address space. The number of outputs is held and held.
  • a single CPU A2 executes the same redundant task program twice for the same operand data.
  • the write data output from the CPU A2 to the specific address space by one operation of the first operation, that is, the double operation is double-written to the memory A3 and the buffer A11.
  • the second operation that is, the other operation of the double operation, the write data output from the CPU A2 to the specific address space is double-written to the memory A3 and the buffer B12.
  • the two FIFOA 13 and B14 are divided into two buffers A11 and B12 as in the first embodiment of the present invention shown in FIG.
  • the CPU A2 selects and stores only a predetermined number of output data from a plurality of data sequentially output and supplied as a redundant task calculation result from the CPU A2, while discarding the other output number data as unselected Is.
  • Data of a predetermined number of times of output selected and output by the two FIFOAs 13 and B14 are compared by the comparator 15. If the comparison result by the comparator 15 matches, it is determined that there is no failure in the single core microcomputer MCU1 of FIG. 21, and if the comparison result by the comparator 15 does not match, the single core microcomputer MCU1 of FIG. Is determined to have a fault.
  • buffer memories A11, B12 with arithmetic functions according to the second embodiment of the present invention shown in FIGS. 19 and 20 as buffers A11, B12.
  • FIG. 22 is a diagram showing a configuration of a triple core microcomputer MCU1 according to the fourth embodiment of the present invention.
  • the triple microcomputer MCU1 according to the fourth embodiment of the present invention shown in FIG. 22 is different from the dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIG. 1 in the following points.
  • the triple core microcomputer MCU1 includes a CPU C18 as a third central processing unit, a memory C19 as a third built-in memory, and a CPUC bus 20 as a third CPU bus.
  • a bridge C21 as a third bus bridge, a buffer C22 as a third buffer memory, and a FIFOC23 as a third FIFO memory are added.
  • the buffer C22 as a third buffer memory is output by the CPU C18 to a specific address space.
  • the write data to be held is held and the number of outputs is counted.
  • the buffer C22 as the third buffer memory also holds write data that the CPU C18 outputs to a specific address space, and counts the number of outputs.
  • the FIFOC 23 as the third FIFO memory holds the output data 2201 of the buffer C22.
  • the comparator 15 compares the output data 1300 of the FIFOA 13, the output data 1400 of the FIFOB 14, and the output data 2300 of the FIFO memory.
  • the triple core microcomputer MCU1 causes the three CPUs A2, B6, and C18 to execute independent data processing in parallel.
  • the results of parallel processing by the three CPUs A2, B6, and C18 can be stored in parallel in the three memories A3, B7, and C19.
  • the data in the three memories A3, B7, and C19 can be transferred to the system bus 10 via the three bridges A5, B9, and C21.
  • the dual core microcomputer MCU1 according to the fourth embodiment of the present invention shown in FIG. 22 executes the same data processing on the three CPUs A2, B6, and C18, and detects the mismatch of the processing results. Thus, the redundant operation for detecting the failure is executed.
  • the three CPUs A2, B6, and C18 execute the same redundant task program for the same operand data.
  • the three CPUs A2, B6, and C18 When there is no failure in the triple core microcomputer MCU1 of FIG. 22 and the three CPUs A2, B6, and C18 are operating normally, the three CPUs A2, B6, and C18 output the memory A3 to a specific address space. , B7 and C18 and the write data to be double-written to the buffers A11, B12 and C22 are the same.
  • the three CPUs A2, B6, and C18 can move to a specific address space. Write data that is output and double-written in the memories A3, B7, and C18 and the buffers A11, B12, and C22 is inconsistent, and failure detection is possible.
  • the three FIFOAs 13, B14, and C23 are predetermined from a plurality of data that are sequentially output and supplied as redundant task calculation results from the three CPUs A2, B6, and C18 via the three buffers A11, B12, and C22. Only the data of the number of output times is selected and stored, while the data of the other number of outputs is discarded as unselected. Data of a predetermined number of output times selected and output by the three FIFO A 13, B 14, and C 23 are compared by the comparator 15. If the comparison result by the comparator 15 matches, it is determined that there is no failure in the triple core microcomputer MCU1 in FIG. 22, and if the comparison result by the comparator 15 does not match, the triple microcomputer MCU1 in FIG.
  • the buffers A11, B12, and C22 are provided with the calculation function according to the second embodiment of the present invention shown in FIG. 19 and FIG.
  • the memory it is possible to remarkably improve the abnormality detection probability of the single CPU A2.
  • FIG. 23 is a diagram showing a configuration of another triple core microcomputer MCU1 according to the fifth embodiment of the present invention.
  • the triple microcomputer MCU1 according to the fifth embodiment of the present invention shown in FIG. 23 is different from the triple core microcomputer MCU1 according to the fourth embodiment of the present invention shown in FIG. 22 in the following points.
  • the three functional blocks 24, 25, and 26 detect the coincidence / mismatch of the processing results of the three CPUs A2, B6, and C18. It is what I did.
  • each of the three functional blocks 24, 25, and 26 included in the triple microcomputer MCU1 according to the fifth embodiment of the present invention shown in FIG. 23 is the same.
  • each of the three functional blocks 24, 25, and 26 is controlled by the buffer A11, the buffer B12, the FIFOA 13, the FIFOOB 14, the comparator 15, and the control 15 described in the first embodiment of the present invention shown in FIGS. Part 16.
  • the first functional block 24 compares the output data of the first CPU A2 and the output data of the second CPU B6, and outputs an interrupt request 2400 to the interrupt generation circuit 17 if both output data do not match.
  • the second functional block 25 compares the output data of the second CPUB 6 and the output data of the third CPUC 18, and can output an interrupt request 2500 to the interrupt generation circuit 17 when both output data do not match. It is.
  • the last third function block 26 compares the output data of the first CPU A2 and the output data of the third CPUC 18 and outputs an interrupt request 2600 to the interrupt generation circuit 17 if both output data do not match. Is possible.
  • the interrupt generation circuit 17 can accept three interrupt requests from the three functional blocks 24, 25, and 26.
  • FIG. 24 shows a dual core microcomputer MCU1 according to the first embodiment of the present invention shown in FIGS. 1 to 18 or a buffer memory A11 with an arithmetic function according to the second embodiment of the present invention shown in FIGS.
  • the microcomputer MCU1 is configured to have a function of multiple redundant operations for realizing high reliability.
  • the failure of the microcomputer MCU1 can be detected by using the function of multiple redundant operations.
  • the calculation result of the microcomputer MCU1 according to the various embodiments of the present invention has high reliability, and therefore an automobile that requires high safety and high accuracy.
  • the microcomputer MCU1 can be mounted on
  • FIG. 24 shows, as an example, how the microcomputer MCU 1 according to the various embodiments of the present invention described above is mounted inside an electronic control unit (ECU: Electronic Control Unit) 29 that controls the engine 28 of the automobile 27. It is a thing. Therefore, according to the sixth embodiment of the present invention shown in FIG. 24, the control of the engine 28 of the automobile 27 can be made highly reliable and highly accurate.
  • ECU Electronic Control Unit
  • the present invention is also applicable to a quad-core microcomputer MCU1 having four CPUs. At this time, four buffers and four FIFOs are used, and the output signals of the four FIFOs are supplied to the comparator.
  • the present invention is not limited to the multiple redundant operation for detecting the failure of the built-in CPU of the microcontroller.
  • the present invention relates to various built-in functional modules of a semiconductor integrated circuit for a wide range of applications, such as a floating point unit (FPU), a number processing unit, a cryptographic processor, an MPEG decoder, a 2D image processor, and a 3D image processor.
  • the present invention can be applied to a multiple redundant operation for detecting a failure of a processor or the like.
  • the present invention is limited only to the multiple redundant operation for the failure detection operation in the initialization sequence at the time of power-on before the normal operation of the semiconductor integrated circuit and the multiple redundancy operation for the failure detection operation after the start of the normal operation. Is not to be done.
  • the multiple redundant operation for the inspection of the semiconductor integrated circuit according to the present invention is, for example, a BIST (Built In Self Test) which is a test for discriminating between good and defective semiconductor chips of the semiconductor integrated circuit at the semiconductor wafer stage before factory shipment. It is possible to apply to.
  • the present invention can be widely applied to multiple redundant operations for testing a semiconductor integrated circuit including a functional module and a built-in memory.
  • Microcontroller MCU 2 ... 1st central processing unit (CPUA) 3 ... 1st built-in memory (memory A) 4 ... 1st CPU bus (CPUA bus) 5 ... 1st bus bridge (Bridge A) 6 ... Second central processing unit (CPUB) 7 ... Second built-in memory (memory B) 8 ... Second CPU bus (CPUB bus) 9 ... Second bus bridge (Bridge B) 10 ... System bus 11 ... First buffer memory (buffer A) 12 ... Second buffer memory (buffer B) 13: First FIFO memory (FIFOA) 14 ... Second FIFO memory (FIFOB) DESCRIPTION OF SYMBOLS 15 ... Comparator 16 ... Control part 17 ... Interrupt generation circuit

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Abstract

　機能モジュール(２)から出力される第１書き込みデータは内蔵メモリ(３)と第１バッファメモリ(１１)に供給され、機能モジュール(２)から出力される第２書き込みデータは内蔵メモリ(３)と第２バッファメモリ(１２)に供給される。第１と第２のＦＩＦＯメモリ(１３、１４)は、第１と第２のバッファメモリ(１１、１２)から順次に出力される第１と第２の出力データの複数のデータから所定の出力回数のデータを選択して格納する一方、他のデータを非選択とする。比較器(１５)は、第１と第２のＦＩＦＯメモリ(１３、１４)によって選択され出力される所定の出力回数のデータを比較する。

Description

半導体集積回路とその動作方法
　本発明は、半導体集積回路とその動作方法に関し、特に半導体集積回路の検査のための多重冗長動作の間に、内蔵メモリに連続した書き込みデータを格納可能とする一方、多重冗長動作の出力の比較器による比較のためのＦＩＦＯが書き込みデータによって容易に満杯となることを軽減するに有効な技術に関するものである。
　マイクロコントローラ(以下、単に「マイコン」と称する)は、家電製品、ＡＶ機器、携帯電話、自動車、産業機械等の機器に組み込まれ、メモリに格納されたプログラムに従ってデータ処理を実行することで、種々の機器を制御する半導体集積回路である。
　特に、自動車の分野では、制御装置の故障が事故の原因となる可能性があるため、マイコンを含む部品に高い信頼性が求められ、故障が発生した場合には故障を検出して自動車が危険な状態にならないように安全機能を作動させるように設計されている。さらに車載マイコンは、自動車に搭載された種々のセンサやアクチュエータの診断を行ってこれらの故障を検出するだけではなく、車載マイコン自身の故障も検出する必要がある。
　マイコンの故障検出には様々な方法があるが、ＣＰＵを２重化して同一の処理を実行して、バスの値を比較する方法が採用される。
　下記非特許文献１には、マスターモジュールと比較用のチェッカーモジュールとが同一の処理を同時に実行して、それぞれの処理結果を比較回路によって比較してエラーを検出することが記載されている。
　下記特許文献１には、２個のＣＰＵと２個のメモリとバス比較器を使用して、２個のＣＰＵの出力信号をバス比較器によって比較することが記載されている。
　また下記特許文献２には、３個のＣＰＵと３個のメモリと３個のＦＩＦＯと３個の比較回路を使用して、３個のＣＰＵの出力信号を３個のＦＩＦＯを介して３個の比較回路の入力に供給して、３個のＣＰＵの出力信号を３個の比較回路によって比較することが記載されている。
　更に下記特許文献３には、複数のＣＰＵの複数の出力信号を複数の圧縮器により圧縮して、複数の圧縮器の複数の圧縮結果を比較器により比較することが記載され、また複数のＣＰＵの複数の出力信号を複数のＦＩＦＯを介して比較器の複数の入力に供給して複数のＣＰＵの出力信号を比較器により比較することが記載されている。
特開平１０－２６１７６２号　公報 特開平６－３２４９００号　公報 特開２０１０－１１３３８８号　公報
Ｒｉｃｈａｒｄ　Ｅｍｍｅｒｓｏｎ　ｅｔ　ａｌ，　"Ｆａｕｌｔ　Ｔｏｌｅｒａｎｃｅ　Ａｃｈｉｅｖｅｄ　ｉｎ　ＶＬＳＩ"，　１９８４　ＩＥＥＥ　ＭＩＣＲＯ，　ＰＰ．３４－４３．
　本発明者等は本発明に先立って、自動車に搭載可能な高い安全性と高い精度とが必要とされるマイクロコントローラ(マイコン)の研究・開発に従事した。
　この本発明に先立った本発明者等による研究・開発では、本発明者等は最初に、上記特許文献３に記載されたＦＩＦＯを使用して複数のＣＰＵの出力信号の比較器による比較方式を検討した。その理由は、ＦＩＦＯはデータ圧縮せずに供給されたデータを先入れ先出し(First-In／First-Out)の方式で格納して出力するメモリであり、高速の格納処理と高速の出力処理とが可能であるためである。それに対して、圧縮器は線型帰還シフトレジスタ(ＬＦＳＲ：Leaner Feedback Shift Register)や巡回冗長検査(ＣＲＣ：Cyclic Redundancy Check)等の複雑な圧縮アルゴリズムを使用するので、比較器での比較処理の以前の圧縮処理期間が長くなると言う欠点を有する。
　一方、マイコンのコアであるＣＰＵは半導体製造プロセスの微細化によって高速・高性能とされており、ＣＰＵの処理速度は年々向上している。このようにＣＰＵの処理速度が向上されているのに対して、マイコンの故障診断のためのＣＰＵの多重出力比較処理での圧縮器の圧縮処理期間が長いと言う問題は重大な欠点である。それに対して、上記特許文献３に記載されたＦＩＦＯを使用する複数のＣＰＵの出力信号の比較器による比較方式は、回路規模や消費電力も小さく、高速の格納処理と高速の出力処理が可能であるので、極めて有益である。
　しかし、本発明に先立った本発明者等による研究・開発によって、ＣＰＵの処理速度の向上により故障診断や故障検査の動作期間にＣＰＵからＦＩＦＯに大量の書き込みデータが供給されるので、ＦＩＦＯに空き領域が無くなりＣＰＵの書き込みを停止させるためにウェイト要求信号をＦＩＦＯからＣＰＵに出力しなければならないと言う問題が明らかとされた。このウェイト要求信号によってＣＰＵがストールするかウェイトされるので、ＣＰＵのデータ処理が低下してしまう。
　この問題を解消するために、マイコンの故障診断や故障検査の動作期間にＣＰＵを連続動作でなく間欠動作させることにより、ＣＰＵからＦＩＦＯへの書き込みデータ量を削減することも検討された。しかし、この方法では、ＣＰＵからメモリへの書き込みデータが連続せず非連続の離散的なデータとなってしまう。すなわち、マイコンの故障診断や故障検査の動作期間に複数のＣＰＵによって実行されて比較器によって比較される冗長動作の内容は、複数のＣＰＵのいずれか一方でそれ以前に実行されていた通常動作のデータ処理の内容とされる場合には、メモリから通常動作のデータ処理の連続した書き込みデータを読み出すことが不可能となると言う問題が、本発明に先立った本発明者等による検討によって明らかとされた。
　更にこの問題を解消するために、マイコンの故障診断や故障検査の動作期間にＣＰＵを通常の高速動作でなく診断検査用の低速動作させることによって、ＣＰＵからＦＩＦＯへの書き込みデータ量を削減することも検討された。しかし、この方法では、ＣＰＵの処理速度が通常の高速動作より大幅に低い低速動作となるので、ＣＰＵの異常や故障の検出確率が著しく低下すると言う別の問題が本発明者等による検討によって明らかとされた。
　本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
　従って、本発明の目的とするところは、半導体集積回路の検査のための多重冗長動作の間に、内蔵メモリには連続した書き込みデータを格納可能とする一方、多重冗長動作の出力の比較器による比較のためのＦＩＦＯが書き込みデータによって容易に満杯となることを軽減することにある。
　本発明の他の目的とするところは、異常や故障の検出確率を向上することにある。
　本発明の前記目的並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
　すなわち、本発明の代表的な実施の形態による半導体集積回路(１)は、機能モジュール(２)と、内蔵メモリ(３)と、第１バッファメモリ(１１)と、第２バッファメモリ(１２)と、第１ＦＩＦＯメモリ(１３)と、第２ＦＩＦＯメモリ(１４)と、比較器(１５)とを具備する。
　前記半導体集積回路の検査のための多重冗長動作の第１動作の間に前記機能モジュールから出力される第１書き込みデータは前記内蔵メモリと前記第１バッファメモリに供給され、前記半導体集積回路の前記検査のための前記多重冗長動作の第２動作の間に前記機能モジュールから出力される第２書き込みデータは前記内蔵メモリと前記第２バッファメモリに供給される。
　前記第１ＦＩＦＯメモリは前記第１動作の間に前記第１バッファメモリから順次に出力される第１出力データの複数のデータから所定の出力回数のデータを選択して格納する一方、前記所定の出力回数と異なる出力回数の他のデータを非選択とする。
　前記第２ＦＩＦＯメモリは前記第２動作の間に前記第２バッファメモリから順次に出力される第２出力データの複数のデータから前記所定の出力回数のデータを選択して格納する一方、前記所定の出力回数と異なる出力回数の他のデータを非選択とする。
　前記比較器は、前記第１ＦＩＦＯメモリによって選択され出力される前記所定の出力回数の前記データと前記第２ＦＩＦＯメモリによって選択され出力される前記所定の出力回数の前記データを比較することを特徴とするものである(図２１参照)。
　本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
　すなわち、代表的な本発明によれば、半導体集積回路の検査のための多重冗長動作の間に内蔵メモリには連続した書き込みデータを格納可能とする一方、多重冗長動作の出力の比較器による比較のためのＦＩＦＯが書き込みデータによって容易に満杯となることを軽減することができる。
図１は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の構成を示す図である。 図２は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれるバッファメモリとしてのバッファＡ１１、Ｂ１２の構成を示す図である。 図３は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図２に示したバッファメモリとしてのバッファＡ１１、Ｂ１２の動作を説明する図である。 図４は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれるＦＩＦＯメモリとしてのＦＩＦＯＡ１３、Ｂ１４の構成を示す図である。 図５は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図４に示したＦＩＦＯメモリとしてのＦＩＦＯＡ１３、Ｂ１４の動作を説明する図である。 図６は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる比較器１５の構成を示す図である。 図７は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図６に示した比較器１５の動作を説明する図である。 図８は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる制御部１６の構成を示す図である。 図９は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の制御部１６に含まれる図８に示した比較制御レジスタ(ＣＣＲ０)１６１０の構成を示す図である。 図１０は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の制御部１６に含まれる図８に示した第１比較制御レジスタ(ＣＣＲ１)１６１１、第２比較制御レジスタ(ＣＣＲ２)１６１２の構成を示す図である。 図１１は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の制御部１６に含まれる図８に示した比較状態レジスタ(ＣＳＲ)１６１３の構成を示す図である。 図１２は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図４に示したＦＩＦＯＡ１３、Ｂ１４の動作と図８に示した制御部１６の動作とを、ＦＩＦＯＡ１３を中心に示した図である。 図１３は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図４に示したＦＩＦＯＡ１３、Ｂ１４の動作と図８に示した制御部１６の動作とを、ＦＩＦＯＢ１４を中心に示した図である。 図１４は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の図１２と図１３とに示したＦＩＦＯＡ１３、Ｂ１４の動作タイミングチャートの重要なタイミングでのＦＩＦＯＡ１３、Ｂ１４の動作を示す図である。 図１５は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図４に示したＦＩＦＯＡ１３、Ｂ１４の動作と図８に示した制御部１６の動作とを、ＦＩＦＯＡ１３を中心に示した図である。 図１６は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図４に示したＦＩＦＯＡ１３、Ｂ１４の動作と図８に示した制御部１６の動作とを、ＦＩＦＯＢ１４を中心に示した図である。 図１７は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の図１５と図１６とに示したＦＩＦＯＡ１３、Ｂ１４の動作タイミングチャートの重要なタイミングでのＦＩＦＯＡ１３、Ｂ１４の動作を示す図である。 図１８は、図１に示した本発明の実施の形態１において、デュアルコアマイコンＭＣＵ１の通常動作の２個のＣＰＵＡ２、Ｂ６による並列データ処理から故障検出動作のための２個のＣＰＵＡ２、Ｂ６による冗長動作に移行する様子を示す図である。 図１９は、図１に示すデュアルコアマイコンＭＣＵ１に含まれる本発明の実施の形態２によるバッファメモリとしてのバッファＡ１１、Ｂ１２の他の構成を示す図である。 図２０は、図１９に示した本発明の実施の形態２による演算機能付きのバッファメモリＡ１１、Ｂ１２の動作を説明する図である。 図２１は、本発明の実施の形態３によるシングルコアマイコンＭＣＵ１の構成を示す図である。 図２２は、本発明の実施の形態４によるトリプルコアマイコンＭＣＵ１の構成を示す図である。 図２３は、本発明の実施の形態５による他のトリプルコアマイコンＭＣＵ１の構成を示す図である。 図２４は、図１乃至図１８に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１または図１９と図２０とに示した本発明の実施の形態２による演算機能付きのバッファメモリＡ１１、Ｂ１２を使用したデュアルコアマイコンＭＣＵ１または図２１に示した本発明の実施の形態３によるシングルコアマイコンＭＣＵ１または図２２に示した本発明の実施の形態４によるトリプルマイコンＭＣＵ１または図２３に示した本発明の実施の形態５によるトリプルマイコンＭＣＵ１を搭載した本発明の実施の形態６による自動車の構成を示す図である。
１．実施の形態の概要
　まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
　〔１〕本発明の代表的な実施の形態による半導体集積回路(１)は、機能モジュール(２)と、内蔵メモリ(３)と、第１バッファメモリ(１１)と、第２バッファメモリ(１２)と、第１ＦＩＦＯメモリ(１３)と、第２ＦＩＦＯメモリ(１４)と、比較器(１５)とを具備する。
　前記半導体集積回路の検査のための多重冗長動作の第１動作の間に前記機能モジュールから出力される第１書き込みデータは前記内蔵メモリと前記第１バッファメモリに供給され、前記半導体集積回路の前記検査のための前記多重冗長動作の第２動作の間に前記機能モジュールから出力される第２書き込みデータは前記内蔵メモリと前記第２バッファメモリに供給される。
　前記第１ＦＩＦＯメモリは前記第１動作の間に前記第１バッファメモリから順次に出力される第１出力データの複数のデータから所定の出力回数のデータを選択して格納する一方、前記所定の出力回数と異なる出力回数の他のデータを非選択とする。
　前記第２ＦＩＦＯメモリは前記第２動作の間に前記第２バッファメモリから順次に出力される第２出力データの複数のデータから前記所定の出力回数のデータを選択して格納する一方、前記所定の出力回数と異なる出力回数の他のデータを非選択とする。
　前記比較器は、前記第１ＦＩＦＯメモリによって選択され出力される前記所定の出力回数の前記データと前記第２ＦＩＦＯメモリによって選択され出力される前記所定の出力回数の前記データを比較することを特徴とするものである(図２１参照)。
　前記実施の形態によれば、半導体集積回路の検査のための多重冗長動作の間に内蔵メモリには連続した書き込みデータを格納可能とする一方、多重冗長動作の出力の比較器による比較のためのＦＩＦＯが書き込みデータによって容易に満杯となることを軽減することができる。
　好適な実施の形態では、前記機能モジュールは、第１機能モジュール(２)と第２機能モジュール(６)とを少なくとも含むものである。
　前記内蔵メモリは、第１内蔵メモリ(３)と第２内蔵メモリ(７)とを少なくとも含むものである。
　前記第１動作の間に前記第１機能モジュールから出力される前記第１書き込みデータは、前記第１内蔵メモリと前記第１バッファメモリとに供給されるものである。
　前記第２動作の間に前記第２機能モジュールから出力される前記第２書き込みデータは、前記第２内蔵メモリと前記第２バッファメモリとに供給されることを特徴とするものである(図１参照)。
　他の好適な実施の形態では、前記第１機能モジュールと前記第２機能モジュールは、それぞれ第１中央処理ユニット(２)と第２中央処理ユニット(６)であることを特徴とするものである(図１参照)。
　更に他の好適な実施の形態では、前記第１バッファメモリは、前記第１動作の間に順次に前記第１バッファメモリに供給される前記第１書き込みデータの前記複数のデータの第１出力回数(ＢＣＡ)をカウント可能とされる。
　前記第２バッファメモリは、前記第２動作の間に順次に前記第２バッファメモリに供給される前記第２書き込みデータの前記複数のデータの第２出力回数(ＢＣＢ)をカウント可能とされたことを特徴とするものである(図２、図３参照)。
　より好適な実施の形態による半導体集積回路は、前記第１バッファメモリと前記第２バッファメモリと前記第１ＦＩＦＯメモリと前記第２ＦＩＦＯメモリに接続された制御部(１６)を更に具備する(図１参照)。
　前記制御部は、前記所定の出力回数の情報(４、８、１２…)を格納可能な第１レジスタ(１６２５)と第２レジスタ(１６３５)とを含む。
　前記第１バッファメモリによってカウントされた前記第１出力回数(ＢＣＡ)が前記第１レジスタに格納された前記情報(ＦＣＮＡ)と一致することに応答して、前記第１ＦＩＦＯメモリが前記所定の出力回数の前記データを選択して格納するための第１ＦＩＦＯライトイネーブル信号(ＦＷＥＡ)を前記制御部が前記第１ＦＩＦＯメモリに供給可能とされる。
　前記第２バッファメモリによってカウントされた前記第２出力回数(ＢＣＢ)が前記第２レジスタに格納された前記情報(ＦＣＮＢ)と一致することに応答して、前記第２ＦＩＦＯメモリが前記所定の出力回数の前記データを選択して格納するための第２ＦＩＦＯライトイネーブル信号(ＦＷＥＢ)を前記制御部が前記第２ＦＩＦＯメモリに供給可能とされたことを特徴とするものである(図８参照)。
　他のより好適な実施の形態では、前記多重冗長動作の前記第１動作と前記第２動作の内容は、前記第１中央処理ユニットと前記第２中央処理ユニットとのいずれか一方で以前に実行されていた通常動作の内容とされることが可能であることを特徴とするものである(図１８参照)。
　更に他のより好適な実施の形態では、前記通常動作から前記多重冗長動作への移行は、前記通常動作を実行中の前記第１中央処理ユニットと前記第２中央処理ユニットとのいずれか一方から他方への割り込み(２０４)によって可能とされたことを特徴とするものである(図１８参照)。
　別のより好適な実施の形態では、前記第１バッファメモリは、前記第１ＦＩＦＯメモリに出力される前記第１出力データを格納する第１フリップフロップ(１１５０)と、一方の入力端子と他方の入力端子とに前記第１書き込みデータと前記第１フリップフロップの出力端子の第１出力データ(１１０１)とがそれぞれ供給される第１演算回路(１１７０)とを含み、前記第１演算回路の出力端子から生成される出力信号は前記第１フリップフロップに格納可能とされる。
　前記第２バッファメモリは、前記第２ＦＩＦＯメモリに出力される前記第２出力データを格納する第２フリップフロップと、一方の入力端子と他方の入力端子とに前記第２書き込みデータと前記第２フリップフロップの出力端子の第２出力データとがそれぞれ供給される第２演算回路とを含み、前記第２演算回路の出力端子から生成される出力信号は前記第２フリップフロップに格納可能とされたことを特徴とするものである(図１９参照)。
　具体的な実施の形態では、前記比較器による前記第１ＦＩＦＯメモリによって出力される前記所定の出力回数の前記データと前記第２ＦＩＦＯメモリによって出力される前記所定の出力回数の前記データとの比較結果が両方のデータの一致を示す場合には、前記半導体集積回路は正常と判断されて、比較結果が両方のデータの不一致を示す場合には、前記半導体集積回路は異常と判断されることを特徴とするものである(図２１参照)。
　最も具体的な実施の形態では、前記第１中央処理ユニットは前記第１内蔵メモリに格納された前記通常動作のための命令を実行することに並列して、前記第２中央処理ユニットは前記第１２内蔵メモリに格納された前記通常動作のための命令を実行することによって、前記半導体集積回路は多重コアのマイクロコントローラとして動作可能とされたことを特徴とするものである(図１参照)。
　〔２〕本発明の別の観点の代表的な実施の形態は、機能モジュール(２)と、内蔵メモリ(３)と、第１バッファメモリ(１１)と、第２バッファメモリ(１２)と、第１ＦＩＦＯメモリ(１３)と、第２ＦＩＦＯメモリ(１４)と、比較器(１５)とを具備する半導体集積回路(１)の動作方法である。
　前記半導体集積回路の検査のための多重冗長動作の第１動作の間に前記機能モジュールから出力される第１書き込みデータは前記内蔵メモリと前記第１バッファメモリに供給され、前記半導体集積回路の前記検査のための前記多重冗長動作の第２動作の間に前記機能モジュールから出力される第２書き込みデータは前記内蔵メモリと前記第２バッファメモリに供給される。
　前記第１ＦＩＦＯメモリは前記第１動作の間に前記第１バッファメモリから順次に出力される第１出力データの複数のデータから所定の出力回数のデータを選択して格納する一方、前記所定の出力回数と異なる出力回数の他のデータを非選択とする。
　前記第２ＦＩＦＯメモリは前記第２動作の間に前記第２バッファメモリから順次に出力される第２出力データの複数のデータから前記所定の出力回数のデータを選択して格納する一方、前記所定の出力回数と異なる出力回数の他のデータを非選択とする。
　前記比較器は、前記第１ＦＩＦＯメモリによって選択され出力される前記所定の出力回数の前記データと前記第２ＦＩＦＯメモリによって選択され出力される前記所定の出力回数の前記データを比較することを特徴とするものである(図２１参照)。
　前記実施の形態によれば、半導体集積回路の検査のための多重冗長動作の間に内蔵メモリには連続した書き込みデータを格納可能とする一方、多重冗長動作の出力の比較器による比較のためのＦＩＦＯが書き込みデータによって容易に満杯となることを軽減することができる。
　２．実施の形態の詳細
　実施の形態について更に詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
　［実施の形態１］
　《デュアルコアマイコンの構成》
　図１は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の構成を示す図である。
　図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１は、２つのＣＰＵＡ２、ＣＰＵＢ６の出力を比較できるようにしたものである。尚、図１に示すデュアルコアマイコンＭＣＵ１の内部回路は、半導体集積回路の半導体チップ内部に集積化されている。
　第１中央処理ユニットとしてのＣＰＵＡ２は命令を実行することによって演算やデータ転送等の処理を実行するプロセッサであり、第１内蔵メモリとしてのメモリＡ３はＣＰＵＡ２が実行する命令および処理するデータを記憶する。第１ＣＰＵバスとしてのＣＰＵＡバス４はＣＰＵＡ２がメモリＡ３等のデバイスをアクセスするためのバスであり、第１バスブリッジとしてのブリッジＡ５はＣＰＵＡ２がシステムバス１０を経由してその他のデバイスをアクセスする場合にＣＰＵＡバス４とシステムバス１０とを接続制御するコントローラである。
　第２中央処理ユニットとしてのＣＰＵＢ６は命令を実行することによって演算やデータ転送等の処理を実行するプロセッサであり、第２内蔵メモリとしてのメモリＢ７はＣＰＵＢ６が実行する命令および処理するデータを記憶する。第２ＣＰＵバスとしてのＣＰＵＢバス８はＣＰＵＢ６がメモリＢ７等のデバイスをアクセスするためのバスであり、第２バスブリッジとしてのブリッジＢ９はＣＰＵＢ６がシステムバス１０を経由してその他のデバイスをアクセスする場合にＣＰＵＢバス８とシステムバス１０とを接続制御するコントローラである。
　第１バッファメモリとしてのバッファＡ１１は、ＣＰＵＡ２が特定のアドレス空間に出力する書き込みデータを保持して、その出力回数をカウントする。第２バッファメモリとしてのバッファＢ１２も、ＣＰＵＢ６が特定のアドレス空間に出力する書き込みデータを保持して、その出力回数をカウントする。第１ＦＩＦＯメモリとしてのＦＩＦＯＡ１３はバッファＡ１１の出力データ１１０１を保持する一方、第２ＦＩＦＯメモリとしてのＦＩＦＯＢ１４はバッファＢ１２の出力データ１２０１を保持する。ここでの特定のアドレス空間と言う技術用語は、ＣＰＵＡ２、Ｂ６から出力される書き込みデータをメモリＡ３、Ｂ７とバッファＡ１１、Ｂ１２とに二重書き込みするためのアドレス空間を意味している。
　比較器１５は、ＦＩＦＯＡ１３の出力データ１３００とＦＩＦＯＢ１４の出力データ１４００とを比較する。制御部１６はシステムバス１０に接続されており、ＣＰＵＡ２およびＣＰＵＢ６からレジスタ設定可能とされている。制御部１６の出力信号１６００はバッファＡ１１におけるカウンタのクリア信号およびデータ保持とカウントの許可信号である一方、制御部１６の出力信号１６０１はバッファＢ１２におけるカウンタのクリア信号およびデータ保持とカウントの許可信号である。制御部１６にはバッファＡ１１から出力されるカウント信号１１００とバッファＢ１２から出力されるカウント信号１２００が供給され、制御部１６はＦＩＦＯＡ１３、ＦＩＦＯＢ１４の制御信号１６０２、１６０３を出力する。また、制御部１６には比較器１５からの比較結果信号１５００が供給され、その比較結果は制御部１６内部のレジスタに保持される。比較結果が不一致だった場合には、制御部１６は、割り込み発生回路１７に割り込み要求信号１６０４(Ｃ＿ＩＮＴＲＥＱ)を出力することができる。
　割り込み発生回路１７は、システムバス１０に接続されており、ＣＰＵＡ２およびＣＰＵＢ６からレジスタ設定可能とされている。この割り込み発生回路１７には、割り込み要求端子１００から割り込み要求が供給可能とされている。
　図１には示していないが、デュアルコアマイコンＭＣＵ１にはＡ／Ｄ変換器、タイマ、シリアル通信等の機能モジュールが内蔵され、これら機能モジュールからの割り込み要求も割り込み発生回路１７に供給可能とされている。割り込み発生回路１７では複数の割り込み要求に関して優先順位が設定されており、最も優先順位の高い割り込み要求が選択されて、割り込み発生回路１７からＣＰＵＡ２への割り込み要求１７００とＣＰＵＢ６への割り込み要求１７０１とが出力される。
　《デュアルコアマイコンでの通常動作》
　図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１は高性能を実現するために、２個のＣＰＵＡ２、Ｂ６にそれぞれ独立したデータ処理を並列に実行させる。２個のＣＰＵＡ２、Ｂ６による並列処理結果は、２個のメモリＡ３、Ｂ７に並列に格納可能である。更に２個のメモリＡ３、Ｂ７のデータは、２個のブリッジＡ５、Ｂ９を介してシステムバス１０に転送されることも可能である。
　《デュアルコアマイコンでの冗長動作》
　図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１は高信頼性を実現するために、２個のＣＰＵＡ２、Ｂ６に同一のデータ処理を実行させその処理結果の不一致を検出して故障を検出するようにした冗長動作が実行される。
　この冗長動作のために、２個のＣＰＵＡ２、Ｂ６は同一のオペランドデータに関して同一の冗長タスクプログラムを実行する。図１のデュアルコアマイコンＭＣＵ１に故障が存在せず２個のＣＰＵＡ２、Ｂ６が正常に動作している場合には、２個のＣＰＵＡ２、Ｂ６から特定のアドレス空間に出力されメモリＡ３、Ｂ７とバッファＡ１１、Ｂ１２に二重書き込みされる書き込みデータは同一となる。しかし、図１のデュアルコアマイコンＭＣＵ１に故障が発生して２個のＣＰＵＡ２、Ｂ６の一方が異常動作している場合には、２個のＣＰＵＡ２、Ｂ６から特定のアドレス空間に出力されメモリＡ３、Ｂ７とバッファＡ１１、Ｂ１２とに二重書き込みされる書き込みデータは不一致となり、故障検出が可能となる。
　２個のＦＩＦＯＡ１３、Ｂ１４は、２個のバッファＡ１１、Ｂ１２を経由して２個のＣＰＵＡ２、Ｂ６から冗長タスク演算結果として順次に出力され供給される複数のデータから所定の出力回数のデータのみを選択して格納する一方、それ以外の出力回数のデータは非選択として破棄するものである。２個のＦＩＦＯＡ１３、Ｂ１４によって選択されて出力される所定の出力回数のデータは、比較器１５によって比較される。比較器１５による比較結果が一致する場合には、図１のデュアルコアマイコンＭＣＵ１に故障が存在しないと判定されて、比較器１５による比較結果が不一致の場合には、図１のデュアルコアマイコンＭＣＵ１に故障が存在すると判定される。従って、高性能の２個のＣＰＵＡ２、Ｂ６から順次に出力される複数のデータによって２個のＦＩＦＯＡ１３、Ｂ１４に短時間に空き領域がなくなり、２個のＣＰＵＡ２、Ｂ６が容易にストールするかウェイトされると言う問題が解消されることが可能となる。
　《バッファメモリの構成》
　図２は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれるバッファメモリとしてのバッファＡ１１、Ｂ１２の構成を示す図である。
　バッファＡ１１、Ｂ１２には、ＣＰＵＡバス４、ＣＰＵＢバス８からライトデータＷＤとレディ信号ＲＤＹとコマンド信号ＣＭＤとアドレス信号Ａが供給され、制御部１６からクロック信号ＣＬＫとカウントイネーブル信号ＣＮＥとカウンタリセット信号ＣＮＲとパワーオンリセット信号ＲＳＴとが供給される。
　デコーダ(ＤＥＣ)１１１０には、レディ信号ＲＤＹとコマンド信号ＣＭＤとアドレス信号Ａとが供給される。コマンド信号ＣＭＤが有効であることを意味するハイレベル“１”のレディ信号ＲＤＹとライトコマンドであるコマンド信号ＣＭＤとバッファＡ１１、Ｂ１２をアクセスするアドレス信号Ａとに応答して、デコーダ(ＤＥＣ)１１１０は、ハイレベル“１”のライトイネーブル信号ＷＥを生成する。
　デコーダ(ＤＥＣ)１１１０から生成されるライトイネーブル信号ＷＥは、クロックＣＬＫの立ち上がりに応答してフリップフロップ(ＦＦ)１１２０に供給される。フリップフロップ(ＦＦ)１１２０の出力信号がハイレベル“１”でかつカウントイネーブル信号ＣＮＥがハイレベル“１”の場合には、ＡＮＤ回路１１３０の出力から生成されるバッファライトイネーブル信号ＢＷＥがハイレベル“１”となる。
　バッファライトイネーブル信号ＢＷＥがハイレベル“１”の場合に、ライトデータＷＤはクロック信号ＣＬＫの立ち上がりに応答してフリップフロップ(ＦＦ)１１５０に格納される。フリップフロップ(ＦＦ)１１５０は、バッファ出力信号ＢＯを生成する。
　バッファライトイネーブル信号ＢＷＥがハイレベル“１”の場合には、カウンタ(ＣＮＴ)１１６０はクロック信号ＣＬＫをカウントする。カウンタ(ＣＮＴ)１１６０は、バッファカウント信号ＢＣを生成する。
　制御部１６からのパワーオンリセット信号ＲＳＴとカウンタリセット信号ＣＮＲとはＯＲ回路１１４０で論理和され、ＯＲ回路１１４０の出力によってカウンタ(ＣＮＴ)１１６０がリセットされる。
　図１と図２に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１では、例えばバッファメモリとしてのバッファＡ１１、Ｂ１２のアドレスは固定されたものである。しかし、アドレス設定レジスタに、例えば開始アドレスから終了アドレスまでのアドレス範囲を、ＣＰＵＡ２、ＣＰＵＢ６によって設定可能とすることも可能である。従って、アドレス設定レジスタに設定されたアドレス範囲のアドレス信号Ａのデコーダ(ＤＥＣ)１１１０でのデコードによって、任意のメモリアドレスのメモリＡ３、Ｂ７への書き込みデータをバッファＡ１１、Ｂ１２にバッファ記憶することが可能である。
　《バッファメモリの動作》
　図３は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図２に示したバッファメモリとしてのバッファＡ１１、Ｂ１２の動作を説明する図である。
　図３に示したように、ハイレベル“１”のレディ信号ＲＤＹはコマンド信号ＣＭＤの有効を示し、ローレベル“０”のレディ信号ＲＤＹはコマンド信号ＣＭＤの無効を示す。コマンド信号ＣＭＤには、Ｎ(No Operation、非動作)と、Ｒ(Read、読み出し動作)と、Ｗ(Write、書き込み動作)の３種類がある。アドレス信号Ａは、コマンド信号ＣＭＤと同様にクロック信号ＣＬＫによるクロックサイクルでＣＰＵＡ２またはＣＰＵＢ６からＣＰＵＡバス４またはＣＰＵバス８に出力される。
　図３に示した例では、クロック信号ＣＬＫの１番目と２番目と７番目と９番目と１４番目とで、ＣＰＵＡ２またはＣＰＵＢ６から読み出し動作Ｒのコマンド信号ＣＭＤが出力されている。更に、クロック信号ＣＬＫの１番目と２番目と７番目と８番目と１４番目とで、ＣＰＵＡ２またはＣＰＵＢ６から、アドレス信号Ａ１とアドレス信号Ａ２とアドレス信号Ａ５とアドレス信号Ａ６とアドレス信号Ａ９がそれぞれ出力されている。従って、クロック信号ＣＬＫの２番目と３番目と９番目と１０番目と１５番目とで、データＤ１とデータＤ２とデータＤ５とデータＤ６とデータＤ９との各リードデータＲＤが、メモリＡ３またはメモリＢ７からＣＰＵＡバス４またはＣＰＵバス８を介してＣＰＵＡ２またはＣＰＵＢ６に読み出される。
　更に図３に示した例では、クロック信号ＣＬＫの５番目と６番目と１０番目と１３番目とで、ＣＰＵＡ２またはＣＰＵＢ６から書き込み動作Ｗのコマンド信号ＣＭＤとが出力されている。更にクロック信号ＣＬＫの５番目と６番目と１０番目と１３番目とで、ＣＰＵＡ２またはＣＰＵＢ６から、アドレス信号Ａ３とアドレス信号Ａ４とアドレス信号Ａ７とアドレス信号Ａ８とがそれぞれ出力されている。従って、クロック信号ＣＬＫの６番目と７番目と１４番目とで、データＤ３とデータＤ４とデータＤ８との各ライトデータＷＤが、ＣＰＵＡ２またはＣＰＵＢ６からＣＰＵＡバス４またはＣＰＵバス８を介してメモリＡ３またはメモリＢ７とバッファＡ１１またはバッファＢ１２とに書き込まれる。尚、クロック信号ＣＬＫの１０番目のアドレス信号Ａ７は、メモリＡ３またはメモリＢ７とバッファＡ１１またはバッファＢ１２をアクセスするメモリアドレス以外のアドレスとなっている。例えば、クロック信号ＣＬＫの１０番目のアドレス信号Ａ７は、メモリマップドＩ／Ｏ等のその他のデバイスをアクセスするためのものである。
　従って、他のデバイスをアクセスするためのアドレス信号Ａ７以外のアドレス信号Ａ３とアドレス信号Ａ４とアドレス信号Ａ８とに応答してデコーダ(ＤＥＣ)１１１０は、クロック信号ＣＬＫの５番目と６番目との期間とクロック信号ＣＬＫの１３番目の期間とに、ハイレベル“１”のライトイネーブル信号ＷＥをそれぞれ生成する。
　フリップフロップ(ＦＦ)１１２０はデコーダ(ＤＥＣ)１１１０の出力から生成されたライトイネーブル信号ＷＥをクロック信号ＣＬＫの１クロック分遅延するので、この１クロック分遅延されたハイレベル“１”のバッファライトイネーブル信号ＢＷＥがＡＮＤ回路１１３０の出力から生成される。
　その結果、ハイレベル“１”のバッファライトイネーブル信号ＢＷＥに応答して、データＤ３とデータＤ４とデータＤ８の各ライトデータＷＤがフリップフロップ(ＦＦ)１１５０に格納されるので、フリップフロップ(ＦＦ)１１５０の出力からデータＤ３とデータＤ４とデータＤ８とのバッファ出力信号ＢＯが生成される。またカウンタ(ＣＮＴ)１１６０はハイレベル“１”のバッファライトイネーブル信号ＢＷＥとクロック信号ＣＬＫに応答して、バッファ出力信号ＢＯの出力回数としてのバッファカウント信号ＢＣを出力する。
　《ＦＩＦＯメモリの構成》
　図４は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれるＦＩＦＯメモリとしてのＦＩＦＯＡ１３、Ｂ１４の構成を示す図である。
　図４に示したようにＦＩＦＯメモリとしてのＦＩＦＯＡ１３、Ｂ１４は、４段のフリップフロップ(ＦＦ)１３１０、１３２０、１３３０、１３４０と、デコーダ(ＤＥＣ)１３５０と、セレクタ(ＳＥＬ)１３６０とから構成されている。
　４段のフリップフロップ(ＦＦ)１３１０～１３４０のデータ入力端子には、図２に示したバッファメモリとしてのバッファＡ１１、Ｂ１２から生成されるバッファ出力信号ＢＯが供給される。デコーダ(ＤＥＣ)１３５０に制御部１６からＦＩＦＯライトイネーブル信号ＦＷＥとＦＩＦＯライト番号信号ＦＷＮとが供給され、デコーダ(ＤＥＣ)１３５０からライトイネーブル信号ＷＥ０、ＷＥ１、ＷＥ２、ＷＥ３が生成される。クロック信号ＣＬＫの立ち上がりのタイミングでデコーダ(ＤＥＣ)１３５０からの複数のライトイネーブル信号ＷＥ０、ＷＥ１、ＷＥ２、ＷＥ３のいずれかの信号がハイレベル“１”となることによって、４段のフリップフロップ(ＦＦ)１３１０、１３２０、１３３０、１３４０のいずれかにバッファ出力信号ＢＯが格納されるかが選択される。
　制御部１６からＦＩＦＯリード番号信号ＦＲＮがセレクタ(ＳＥＬ)１３６０に供給され、ＦＩＦＯリード番号信号ＦＲＮが示す番号のフリップフロップ(ＦＦ)１３１０、１３２０、１３３０、１３４０の出力信号ＦＯ０、ＦＯ１、ＦＯ２、ＦＯ３のいずれかが選択されてＦＩＦＯ出力信号ＦＯとなる。
　《ＦＩＦＯの動作》
　図５は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図４に示したＦＩＦＯメモリとしてのＦＩＦＯＡ１３、Ｂ１４の動作を説明する図である。
　図５は、バッファＡ１１、Ｂ１２からＦＩＦＯＡ１３、Ｂ１４に順次に供給される４個のバッファ出力信号ＢＯのうち最後の１個だけが、ＦＩＦＯＡ１３、Ｂ１４に格納されることを示している。すなわち、順次に供給される４個のバッファ出力信号ＢＯとしてのデータ入力信号Ｄ１、Ｄ２、Ｄ３、Ｄ４のうち最後の１個のデータ入力信号Ｄ４だけがＦＩＦＯＡ１３、Ｂ１４に格納され、その後順次に供給される４個のバッファ出力信号ＢＯとしてのデータ入力信号Ｄ５、Ｄ６、Ｄ７、Ｄ８のうち最後の１個のデータ入力信号Ｄ８だけがＦＩＦＯＡ１３、Ｂ１４に格納される。
　図５に示すように、ＦＩＦＯライト番号信号ＦＷＮとＦＩＦＯリード番号信号ＦＲＮとは、最初は制御部１６によって初期値“０”に設定されている。８番目のクロック信号ＣＬＫの立ち上がりのタイミングで制御部１６によってＦＩＦＯライトイネーブル信号ＦＷＥがハイレベル“１”に制御されるので、４個目のデータ入力信号Ｄ４が９番目のクロック信号ＣＬＫの立ち上がりのタイミングにて１段目のフリップフロップ(ＦＦ)１３１０に格納される。この時には、ＦＩＦＯリード番号信号ＦＲＮが初期値“０”に設定されているので、１段目のフリップフロップ(ＦＦ)１３１０の出力信号ＦＯ０がセレクタ(ＳＥＬ)１３６０によって選択されてＦＩＦＯ出力信号ＦＯには４個目のデータ入力信号Ｄ４が出力される。一方、９番目のクロック信号ＣＬＫの立ち上がりのタイミングでの１段目のフリップフロップ(ＦＦ)１３１０への４個目のデータ入力信号Ｄ４の格納に応答して、制御部１６はＦＩＦＯライト番号信号ＦＷＮを初期値“０”から次の更新値“１”に変更する。
　ＦＩＦＯメモリとしての２個のＦＩＦＯＡ１３、ＦＩＦＯＢ１４に同一の４個目のデータ入力信号Ｄ４が格納されると、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１内部の比較器１５によって２個のＦＩＦＯＡ１３、ＦＩＦＯＢ１４の両方のＦＩＦＯ出力信号ＦＯの比較が実行される。この比較が実行された後には、２個のＦＩＦＯＡ１３、ＦＩＦＯＢ１４に格納された４個目のデータ入力信号Ｄ４は不要になる。図５に示した例では、８番目のクロック信号ＣＬＫの立ち上がりのタイミングで２個のＦＩＦＯＡ１３、ＦＩＦＯＢ１４の一方に既に４個目のデータ入力信号Ｄ４が格納され、１１番目のクロック信号ＣＬＫの立ち上がりのタイミングで２個のＦＩＦＯＡ１３、ＦＩＦＯＢ１４の他方に４個目のデータ入力信号Ｄ４が格納され、比較器１５によって２個のＦＩＦＯＡ１３、ＦＩＦＯＢ１４の両方のＦＩＦＯ出力信号ＦＯの比較が実行される。その結果、１２番目のクロック信号ＣＬＫの立ち上がりのタイミング以降では、１段目のフリップフロップ(ＦＦ)１３１０中には有効なデータ入力信号が格納されていないので、図５の網掛けに示すようにＦＩＦＯ出力信号ＦＯは不定となる。更に、比較器１５による２個のＦＩＦＯＡ１３、ＦＩＦＯＢ１４のＦＩＦＯ出力信号ＦＯの比較実行に応答して、制御部１６はＦＩＦＯリード番号信号ＦＲＮを初期値“０”から次の更新値“１”に変更する。
　更に、図５に示したように、１３番目のクロック信号ＣＬＫの立ち上がりのタイミングで制御部１６によってＦＩＦＯライトイネーブル信号ＦＷＥがハイレベル“１”に制御されるので、８個目のデータ入力信号Ｄ８が１４番目のクロック信号ＣＬＫの立ち上がりのタイミングにて２段目のフリップフロップ(ＦＦ)１３２０に格納される。このように８個目のデータ入力信号Ｄ８が２段目のフリップフロップ(ＦＦ)１３２０に格納されるのは、制御部１６によってＦＩＦＯライト番号信号ＦＷＮを初期値“０”から更新値“１”に変更されているためである。この時には、ＦＩＦＯリード番号信号ＦＲＮが更新値“１”に設定されているので、２段目のフリップフロップ(ＦＦ)１３２０の出力信号ＦＯ１がセレクタ(ＳＥＬ)１３６０によって選択されてＦＩＦＯ出力信号ＦＯには８個目のデータ入力信号Ｄ８が出力される。
　《比較器の構成》
　図６は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる比較器１５の構成を示す図である。
　図６に示したように、比較器１５はデジタル比較器１５１０を含み、デジタル比較器１５１０の一方の入力端子と他方の入力端子にはＦＩＦＯＡ１３のＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯＢ１４のＦＩＦＯ出力信号ＦＯＢ(１４００)とがそれぞれ供給され、デジタル比較器１５１０の出力端子から比較出力信号ＣＯが生成される。従って、ＦＩＦＯＡ１３のＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯＢ１４のＦＩＦＯ出力信号ＦＯＢ(１４００)とが一致する場合には比較出力信号ＣＯはローレベル“１”となる一方、ＦＩＦＯＡ１３のＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯＢ１４のＦＩＦＯ出力信号ＦＯＢ(１４００)とが不一致の場合には比較出力信号ＣＯはハイレベル“１”となる。
　《比較器の動作》
　図７は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図６に示した比較器１５の動作を説明する図である。
　図７に示したように、ＦＩＦＯＡ１３のＦＩＦＯ出力信号ＦＯＡ(１３００)として、５番目から７番目までのクロック信号ＣＬＫの期間で４個目のデータ入力信号Ｄ４が出力され、１０番目から１３番目までのクロック信号ＣＬＫの期間で８個目のデータ入力信号Ｄ８が出力され、それ以外の期間では不定となる。一方、ＦＩＦＯＢ１４のＦＩＦＯ出力信号ＦＯＢ(１４００)として、７番目のクロック信号ＣＬＫの期間で４個目のデータ入力信号Ｄ４が出力され、１３番目のクロック信号ＣＬＫの期間で他の８個目のデータ入力信号Ｄ８’(８個目のデータ入力信号Ｄ８と異なる値)が出力され、それ以外の期間では不定となる。
　その結果、７番目のクロック信号ＣＬＫの期間でローレベル“０”(両方の入力が一致)の比較出力信号ＣＯが生成され、１３番目のクロック信号ＣＬＫの期間でハイレベル“１”(両方の入力が不一致)の比較出力信号ＣＯが生成され、それ以外の期間では比較出力信号ＣＯは無効である。
　《制御部の構成》
　図８は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる制御部１６の構成を示す図である。
　図８に示すように、制御部１６は、デコーダ(ＤＥＣ)１６１４と、比較制御レジスタ(ＣＣＲ０)１６１０と、第１比較制御レジスタ(ＣＣＲ１)１６１１と、第２比較制御レジスタ(ＣＣＲ２)１６１２と、比較状態レジスタ(ＣＳＲ)１６１３と、３入力ＡＮＤ回路１６１５と、２入力ＡＮＤ回路１６１６と、第１制御部(ＣＴＡ)１６２６と、第２制御部(ＣＴＢ)１６３６等によって構成されている。
　図９は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の制御部１６に含まれる図８に示した比較制御レジスタ(ＣＣＲ０)１６１０の構成を示す図である。
　図９に示すように、比較制御レジスタ(ＣＣＲ０)１６１０のビット７～０は比較サイクルＣＭＰＣＹＣであり、バッファＡ１１、Ｂ１２から順次に生成される複数個のバッファ出力信号ＢＯが何個ごとにＦＩＦＯＡ１３、１４に保持され、何個ごとに比較器１５によって比較されるかを設定する。例えば、図９のビット７～０の比較サイクルＣＭＰＣＹＣでは、オール“０”のＨ００は比較サイクル２５６を示す一方、オール“０”を除外した値である設定値Ｈ０１～ＨＦＦが比較サイクル１～２５５を示すようにされる。尚、図９に示した比較制御レジスタ(ＣＣＲ０)１６１０のビット７～０での比較サイクルＣＭＰＣＹＣの設定値は、システムバス１０からのライトデータＷＤの値によって決定されることが可能である。
　図９の比較制御レジスタ(ＣＣＲ０)１６１０のビット８は比較イネーブル信号ＣＭＰＥＮであり、例えば、ローレベル“０”は比較禁止を示し、ハイレベル“１”は比較許可を示す。図９の比較制御レジスタ(ＣＣＲ０)１６１０のビット９は割り込みイネーブル信号ＩＮＴＥＮであり、例えばローレベル“０”は割り込み禁止を示し、ハイレベル“１”は割り込み許可を示す。尚、図９において、比較制御レジスタ(ＣＣＲ０)１６１０のビット１５～１０は、予約ビットＲＥＳＥＲＶＥＤである。
　図１０は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の制御部１６に含まれる図８に示した第１比較制御レジスタ(ＣＣＲ１)１６１１、第２比較制御レジスタ(ＣＣＲ２)１６１２の構成を示す図である。
　図１０に示したように、ビット０はカウントイネーブル信号ＣＮＴＥＮであり、第１比較制御レジスタ(ＣＣＲ１)１６１１の場合にはＣＰＵＡ２の出力データをバッファＡ１１に保持してカウントするか否かを設定して、第２比較制御レジスタ(ＣＣＲ２)１６１２の場合にはＣＰＵＢ６の出力データをバッファＢ１２に保持してカウントするか否かを設定する。例えばローレベル“０”で保持とカウントとを実行せず、ハイレベル“１”で保持とカウントとを実行するようにする。図１０のビット１はカウントリセット信号ＣＮＴＲＳＴであり、第１比較制御レジスタ(ＣＣＲ１)１６１１の場合にはバッファＡ１１のカウンタリセットを実行する一方、第２比較制御レジスタ(ＣＣＲ２)１６１２の場合にはバッファＢ１２のカウンタリセットを実行する。例えば、ローレベル“０”でバッファのカウンタリセットを実行せず、ハイレベル“１”でバッファのカウンタリセットを実行する。ＣＮＴＲＳＴは書き込んだ値を保持せず、ハイレベル“１”が書き込まれることを検出してバッファＡ１１およびバッファＢ１２のカウンタリセットを行う。尚、図１０でも、ビット１５～２は、予約ビットＲＥＳＥＲＶＥＤである。
　図１１は、本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の制御部１６に含まれる図８に示した比較状態レジスタ(ＣＳＲ)１６１３の構成を示す図である。
　図１１に示したように、比較状態レジスタ(ＣＳＲ)１６１３のビット０は比較エラー信号ＣＭＰＥＲＲであり、例えばローレベル“０”は比較エラー無し(比較結果一致)を示す一方、ハイレベル“１”は比較エラー有り(比較結果不一致)を示すものとする。尚、このビット０の比較エラー信号ＣＭＰＥＲＲとしてハイレベル“１”(比較結果不一致)が書き込まれると、その後の比較器１５による比較結果が一致してもローレベル“０”(比較結果一致)がこのビット０に書き込まれることはない。尚、図１１でも、ビット１５～１は、予約ビットＲＥＳＥＲＶＥＤである。
　図８に戻ると、システムバス１０のレディ信号ＲＤＹとコマンド信号ＣＭＤとアドレス信号Ａとはデコーダ(ＤＥＣ)１６１４よってデコードされ、比較制御レジスタ(ＣＣＲ０)１６１０、第１比較制御レジスタ(ＣＣＲ１)１６１１、第２比較制御レジスタ(ＣＣＲ２)１６１２、比較状態レジスタ(ＣＳＲ)１６１３へのライトデータＷＤの書き込み制御が実行される。特に制御部１６の比較制御レジスタ(ＣＣＲ０)１６１０と第１比較制御レジスタ(ＣＣＲ１)１６１１と第２比較制御レジスタ(ＣＣＲ２)１６１２と比較状態レジスタ(ＣＳＲ)１６１３とに書き込まれる種々のライトデータＷＤは、システムバス１０を介してデュアルコアマイコンＭＣＵ１のオンチップの内蔵不揮発性メモリ(図示せず)から供給されることが可能であり、またシステムバス１０とダイレクトメモリアクセスコントローラ(ＤＭＡＣ)とを介して、マザーボードに搭載されたオフチップの外部不揮発性メモリ(図示せず)から供給されることも可能である。
　尚、図８には示されていないが、比較制御レジスタ(ＣＣＲ０)１６１０、第１比較制御レジスタ(ＣＣＲ１)１６１１、第２比較制御レジスタ(ＣＣＲ２)１６１２、比較状態レジスタ(ＣＳＲ)１６１３のシステムバス１０への読み出し制御を実行して、リードデータＲＤをシステムバス１０へ出力する機能を追加することも可能である。
　また比較制御レジスタ(ＣＣＲ０)１６１０からの割り込みイネーブル信号ＩＮＴＥＮと比較状態レジスタ(ＣＳＲ)１６１３からの比較エラー信号ＣＭＰＥＲＲとは２入力ＡＮＤ回路１６１６で論理積され、２入力ＡＮＤ回路１６１６の出力から割り込み発生回路１７への比較エラー割り込み信号Ｃ＿ＩＮＴＲＥＱが生成される。また第１比較制御レジスタ(ＣＣＲ１)１６１１は、バッファＡ１１へ供給されるカウントイネーブル信号ＣＮＥＡとカウンタリセット信号ＣＮＲＡとを生成する。更に第２比較制御レジスタ(ＣＣＲ２)１６１２は、バッファＢ１２へ供給されるカウントイネーブル信号ＣＮＥＢとカウンタリセット信号ＣＮＲＢとを生成する。
　更に図８に示した制御部１６では、ＦＩＦＯカウンタとしてのレジスタ(ＦＣ０Ａ)１６２０とレジスタ(ＦＣ１Ａ)１６２１とレジスタ(ＦＣ２Ａ)１６２２とレジスタ(ＦＣ３Ａ)１６２３は、バッファＡ１１から順次に生成されるデータの何個目のデータがＦＩＦＯＡ１３のフリップフロップ(ＦＦ)１３１０とフリップフロップ(ＦＦ)１３２０とフリップフロップ(ＦＦ)１３３０とフリップフロップ(ＦＦ)１３４０とにそれぞれ格納されるかを示すデータを保持するものである。
　レジスタ(ＦＳＴＡ)１６２４は、ＦＩＦＯＡ１３のフリップフロップ(ＦＦ)１３１０、１３２０、１３３０、１３４０の出力信号ＦＯ０、ＦＯ１、ＦＯ２、ＦＯ３の状態(データの有無)を保持する。レジスタ(ＦＣＮＡ)１６２５は、次にＦＩＦＯＡ１３に保持されるべきバッファ出力信号ＢＯがバッファＡ１１から何個目に生成されるかの情報を保持する。制御部(ＣＴＡ)１６２６は、上述したレジスタ１６２０、１６２１、１６２２、１６２３、１６２４、１６２５の制御を実行する。制御部(ＣＴＡ)１６２６は比較制御レジスタ(ＣＣＲ０)１６１０から比較イネーブル信号ＣＭＰＥＮと比較サイクルＣＭＰＣＹＣを入力して、バッファＡ１１からバッファカウント信号ＢＣＡを入力する。まず、比較制御レジスタ(ＣＣＲ０)１６１０に書き込みが実行されると、比較サイクルＣＭＰＣＹＣがレジスタ(ＦＣＮＡ)１６２５にコピーされる。
　制御部(ＣＴＡ)１６２６はバッファカウント信号ＢＣＡをレジスタ(ＦＣＮＡ)１６２５の内容と比較して、両者が一致するとＦＩＦＯカウンタとしてのレジスタ１６２０、１６２１、１６２２、１６２３の中からレジスタ(ＦＳＴＡ)１６２４によってデータを含まないと最初に示されたレジスタにバッファカウント信号ＢＣＡが格納される。また同時に制御部(ＣＴＡ)１６２６は、ＦＩＦＯＡ１３へのＦＩＦＯライトイネーブル信号ＦＷＥＡとＦＩＦＯライト番号信号ＦＷＮＡとを出力して、ＦＩＦＯＡ１３にバッファＡ１１から供給されるバッファ出力信号ＢＯＡを書き込む。また制御部(ＣＴＡ)１６２６は、その時点でのバッファカウント信号ＢＣＡの値と比較サイクルＣＭＰＣＹＣの値との加算値をレジスタ(ＦＣＮＡ)１６２５に書き込むものである。
　更に図８に示した制御部１６では、ＦＩＦＯカウンタとしてのレジスタ(ＦＣ０Ｂ)１６３０とレジスタ(ＦＣ１Ｂ)１６３１とレジスタ(ＦＣ２Ｂ)１６３２とレジスタ(ＦＣ３Ｂ)１６３３は、バッファＢ１２から順次に生成されるデータの何個目のデータがＦＩＦＯＢ１４のフリップフロップ(ＦＦ)１３１０とフリップフロップ(ＦＦ)１３２０とフリップフロップ(ＦＦ)１３３０とフリップフロップ(ＦＦ)１３４０とにそれぞれ格納されるかを示すデータを保持するものである。
　レジスタ(ＦＳＴＢ)１６３４は、ＦＩＦＯＢ１４のフリップフロップ(ＦＦ)１３１０、１３２０、１３３０、１３４０の出力信号ＦＯ０、ＦＯ１、ＦＯ２、ＦＯ３の状態(データの有無)を保持する。レジスタ(ＦＣＮＢ)１６３５は、次にＦＩＦＯＢ１４に保持されるべきバッファ出力信号ＢＯがバッファＢ１２から何個目に生成されるかの情報を保持する。制御部(ＣＴＢ)１６３６は、上述したレジスタ１６３０、１６３１、１６３２、１６３３、１６３４、１６３５の制御を実行する。制御部(ＣＴＢ)１６３６は比較制御レジスタ(ＣＣＲ０)１６１０から比較イネーブル信号ＣＭＰＥＮと比較サイクルＣＭＰＣＹＣを入力して、バッファＢ１２からバッファカウント信号ＢＣＢを入力する。まず、比較制御レジスタ(ＣＣＲ０)１６１０に書き込みが実行されると、比較サイクルＣＭＰＣＹＣがレジスタ(ＦＣＮＢ)１６３５にコピーされる。
　制御部(ＣＴＢ)１６３６はバッファカウント信号ＢＣＢをレジスタ(ＦＣＮＢ)１６３５の内容と比較して、両者が一致するとＦＩＦＯカウンタとしてのレジスタ１６３０、１６３１、１６３２、１６３３の中からレジスタ(ＦＳＴＢ)１６３４によってデータを含まないと最初に示されたレジスタにバッファカウント信号ＢＣＢが格納される。また同時に制御部(ＣＴＢ)１６３６は、ＦＩＦＯＢ１４へのＦＩＦＯライトイネーブル信号ＦＷＥＢとＦＩＦＯライト番号信号ＦＷＮＢとを出力して、ＦＩＦＯＢ１４にバッファＢ１２から供給されるバッファ出力信号ＢＯＢを書き込む。また制御部(ＣＴＢ)１６３６は、その時点でのバッファカウント信号ＢＣＢの値と比較サイクルＣＭＰＣＹＣの値との加算値をレジスタ(ＦＣＮＢ)１６３５に書き込むものである。
　ＦＩＦＯＡ１３がデータで満杯になった場合には、バッファカウント信号ＢＣＡがレジスタ(ＦＣＮＡ)１６２５の内容と同一となったとしても、バッファＡ１１から供給されるバッファ出力信号ＢＯＡをＦＩＦＯＡ１３に書き込むことができない。一方、ＦＩＦＯＡ１３にデータの書き込みが実行されて、その後にＦＩＦＯＢ１４に同一のデータ書き込みが実行されると、比較器１５による比較が実行されてＦＩＦＯＡ１３に空きができる。その時点のバッファカウント信号ＢＣＡが空いたＦＩＦＯカウンタに書き込まれ、バッファカウント信号ＢＣＡの値と比較サイクルＣＭＰＣＹＣの値との加算値がレジスタ(ＦＣＮＡ)１６２５に書き込まれる。また、その時点のバッファ出力信号ＢＯＡが、ＦＩＦＯＡ１３に書き込まれる。
　ＦＩＦＯＢ１４がデータで満杯になった場合も、同様に書き込みが不可能となる。このようにＦＩＦＯＢ１４が満杯になると、レジスタ(ＦＣＮＢ)１６３５に事前に設定した比較サイクルＣＭＰＣＹＣの整数倍となるバッファＢ１２からの所定の個数番目のバッファ出力信号ＢＯをＦＩＦＯＢ１４に書き込めなくなってしまう。ＦＩＦＯＢ１４がデータで満杯になる以前にＦＩＦＯＢ１４にデータの書き込みが実行されて、その後にＦＩＦＯＡ１３に同一のデータ書き込みが実行されると、比較器１５による比較が実行されてＦＩＦＯＡ１３、ＦＩＦＯＢ１４に空きができる。従って、ようやくこのＦＩＦＯＢ１４の空きに、バッファＢ１２からのバッファ出力信号ＢＯがＦＩＦＯＢ１４に書き込まれることが可能となる。このように、ＦＩＦＯＢ１４では比較サイクルＣＭＰＣＹＣの整数倍毎のバッファＢ１２からのバッファ出力信号ＢＯＢの書き込みが中断されるので、バッファ出力信号ＢＯＢの書き込み個数のスキップが発生する。従って、このスキップが発生した場合には、ＦＩＦＯＢ１４からＦＩＦＯＡ１３へスキップの発生を通知する必要がある。スキップの発生が通知されたＦＩＦＯＡ１３は、スキップに従ってＦＩＦＯＡ１３のＦＩＦＯカウンタの内容を更新する。ＦＩＦＯＡ１３でバッファ出力信号ＢＯＡの書き込み個数のスキップが発生した場合には、ＦＩＦＯＡ１３からＦＩＦＯＢ１４へスキップの発生を通知する必要がある。スキップの発生が通知されたＦＩＦＯＢ１４は、スキップに従ってＦＩＦＯＡ１３のＦＩＦＯカウンタの内容を更新する。すなわち、内部信号１６２７はＦＩＦＯＡ１３からＦＩＦＯＢ１４へのスキップの発生を通知するために使用され、内部信号１６３７はＦＩＦＯＢ１４からＦＩＦＯＡ１３へのスキップの発生を通知するために使用される。
　制御部(ＣＴＡ)１６２６は、ＦＩＦＯＡ１３に有効なデータがない場合には比較イネーブル信号ＣＥＡをローレベル“０”に設定する一方、ＦＩＦＯＡ１３に有効なデータがある場合にはハイレベル“１”に設定する。同様に、制御部(ＣＴＢ)１６３６は、ＦＩＦＯＢ１４に有効なデータがない場合には比較イネーブル信号ＣＥＢをローレベル“０”に設定する一方、ＦＩＦＯＢ１４に有効なデータある場合にはハイレベル“１”に設定する。比較イネーブル信号ＣＥＡと比較イネーブル信号ＣＥＢとがハイレベル“１”になると、比較器１５の比較出力信号ＣＯが３入力ＡＮＤ回路１６１５を介して比較状態レジスタ(ＣＳＲ)１６１３の比較エラー信号ＣＭＰＥＲＲに書き込まれる。比較状態レジスタ(ＣＳＲ)１６１３の比較エラー信号ＣＭＰＥＲＲは、比較状態レジスタ(ＣＳＲ)１６１３にクリア信号Ｈ００００を書き込むことによってクリア可能である。
　図１２は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図４に示したＦＩＦＯＡ１３、Ｂ１４の動作と図８に示した制御部１６の動作とを、ＦＩＦＯＡ１３を中心に示した図である。
　図１３は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図４に示したＦＩＦＯＡ１３、Ｂ１４の動作と図８に示した制御部１６の動作とを、ＦＩＦＯＢ１４を中心に示した図である。
　図１２の動作と図１３の動作では、制御部１６の比較制御レジスタ(ＣＣＲ０)１６１０のビット７～０は比較サイクルＣＭＰＣＹＣは、所定の初期値として“Ｈ０４”の値に設定されているとする。
　図１２において、６番目のクロック信号ＣＬＫでは、バッファＡ１１から制御部１６の制御部(ＣＴＡ)１６２６に供給されるバッファカウント信号ＢＣＡの値は“３”で、制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣＮＡ)１６２５の内容は“４”で、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ０(データ無し)”である。
　図１２の９番目のクロック信号ＣＬＫで、バッファＡ１１から供給されるバッファカウント信号ＢＣＡの値が“４”となってレジスタ(ＦＣＮＡ)１６２５の内容“４”と一致すると、次の１０番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣ０Ａ)１６２０の内容ＦＣ０Ａとしてバッファカウント信号ＢＣＡの値“４”が書き込まれる。また、この１０番目のクロック信号ＣＬＫのタイミングで、この時点でのバッファカウント信号ＢＣＡの値“４”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“８”が、レジスタ(ＦＣＮＡ)１６２５に書き込まれ、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ０(データ無し)”から“Ｈ１(ＦＯ０にデータ有り)”に変更される。更に９番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＡ)１６２６からＦＩＦＯＡ１３に供給される書き込みイネーブル信号ＦＷＥＡがハイレベル“１”となるので、ＦＩＦＯＡ１３ではバッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ４)が１段目のフリップフロップ(ＦＦ)１３１０のデータＦＯ０として書き込まれる。９番目のクロック信号ＣＬＫのタイミングでは制御部(ＣＴＡ)１６２６からＦＩＦＯＡ１３に供給されるＦＩＦＯリード番号信号ＦＲＮＡの値は“０”であるので、ＦＩＦＯＡ１３の読み出しデータＦＯＡには１段目のフリップフロップ(ＦＦ)１３１０のデータＦＯ０が選択され、１０番目のクロック信号ＣＬＫのタイミングからデータＤ４が出力される。また、制御部(ＣＴＡ)１６２６から３入力ＡＮＤ回路１６１５に供給される比較イネーブル信号ＣＥＡの値は、ハイレベル“１”となる。
　一方、図１３において、６番目のクロック信号ＣＬＫのタイミングでは、バッファＢ１２から供給されるバッファカウント信号ＢＣＢの値が“１”であり、レジスタ(ＦＣＮＢ)１６３５の値が“４”であり、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ０(データ無し)”となっている。９番目のクロック信号ＣＬＫのタイミングでは、バッファカウント信号ＢＣＢの値が“２”で、レジスタ(ＦＣＮＢ)１６３５の値が“４”であり、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ０(データ無し)”である。
　図１２に戻り、１９番目のクロック信号ＣＬＫのタイミングでは、バッファＡ１１から供給されるバッファカウント信号ＢＣＡの値が“８”となってレジスタ(ＦＣＮＡ)１６２５の内容“８”と一致すると、次の２０番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣ０Ａ)１６２１の内容ＦＣ１Ａとしてバッファカウント信号ＢＣＡの値“８”が書き込まれる。また、この２０番目のクロック信号ＣＬＫのタイミングで、この時点でのバッファカウント信号ＢＣＡの値“８”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“１２”がレジスタ(ＦＣＮＡ)１６２５に書き込まれ、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ１(ＦＯ０にデータ有り)”から“Ｈ３(ＦＯ０とＦＯ１にデータ有り)”に変更される。更に、２０番目のクロック信号ＣＬＫのタイミングでは、制御部(ＣＴＡ)１６２６からＦＩＦＯＡ１３に供給される書き込みイネーブル信号ＦＷＥＡが既にハイレベル“１”となっているので、ＦＩＦＯＡ１３ではバッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ８)が、２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１として書き込まれる。
　一方、図１３において、１９番目のクロック信号ＣＬＫのタイミングでバッファＢ１２から供給されるバッファカウント信号ＢＣＢの値が“４”となってレジスタ(ＦＣＮＢ)１６２５の内容“４”と一致すると、次の２０番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＢ)１６３６に接続されたレジスタ(ＦＣ０Ｂ)１６３０の内容ＦＣ０Ｂとしてバッファカウント信号ＢＣＢの値“４”が書き込まれる。この２０番目のクロック信号ＣＬＫのタイミングで、この時点でのバッファカウント信号ＢＣＢの値“４”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“８”がレジスタ(ＦＣＮＢ)１６３５に書き込まれて、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ０(データ無し)”から“Ｈ１(ＦＯ０にデータ有り)”に変更される。また１９番目のクロック信号ＣＬＫのタイミングでは制御部(ＣＴＢ)１６３６からＦＩＦＯＢ１４に供給される書き込みイネーブル信号ＦＷＥＢがハイレベル“１”となるので、ＦＩＦＯＢ１４ではバッファＢ１２から供給されるバッファ出力信号ＢＯＢ(＝Ｄ４)が１段目のフリップフロップ(ＦＦ)１３１０のデータＦＯ０として書き込まれる。１９番目のクロック信号ＣＬＫのタイミングでは、制御部(ＣＴＢ)１６３６からＦＩＦＯＢ１４に供給されるＦＩＦＯリード番号信号ＦＲＮＢの値は“０”であるので、ＦＩＦＯＢ１４の読み出しデータＦＯＢには１段目のフリップフロップ(ＦＦ)１３１０のデータＦＯ０が選択され、２０番目のクロック信号ＣＬＫのタイミングからデータＤ４が出力される。また制御部(ＣＴＢ)１６３６から３入力ＡＮＤ回路１６１５に供給される比較イネーブル信号ＣＥＢの値は、ハイレベル“１”となる。
　図１２に戻り、２０番目のクロック信号ＣＬＫのタイミングで比較イネーブル信号ＣＥＡと比較イネーブル信号ＣＥＢとがともにハイレベル“１”となったので、ＦＩＦＯＡ１３のＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯＢ１４のＦＩＦＯ出力信号ＦＯＢ(１４００)を比較する比較器１５の比較結果信号１５００を示す比較出力信号ＣＯ(＝Ｃ４)が有効な値となる。従って、次の２１番目のクロック信号ＣＬＫのタイミングで、比較器１５の比較出力信号ＣＯ(＝Ｃ４)は３入力ＡＮＤ回路１６１５を介して比較状態レジスタ(ＣＳＲ)１６１３の比較エラー信号ＣＭＰＥＲＲとして書き込まれる。また、同一のデータであるＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯ出力信号ＦＯＢ(１４００)との比較器１５による比較が実行されたため、ＦＩＦＯＡ１３の１段目のフリップフロップ(ＦＦ)１３１０は空きとなり、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ３(ＦＯ０とＦＯ１にデータ有り)”から“Ｈ２(ＦＯ１にデータ有り)”に変更される。また２１番目のクロック信号ＣＬＫのタイミングで制御部(ＣＴＡ)１６２６からＦＩＦＯＡ１３に供給されるＦＩＦＯリード番号信号ＦＲＮＡの値が“０”から“１”に変更されたので、ＦＩＦＯＡ１３の読み出しデータＦＯＡには２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１(＝Ｄ８)が選択される。
　一方、図１３では２０番目のクロック信号ＣＬＫのタイミングで同一のデータであるＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯ出力信号ＦＯＢ(１４００)の比較器１５による比較が実行されたため、２１番目のクロック信号ＣＬＫのタイミングではＦＩＦＯＢ１４の１段目のフリップフロップ(ＦＦ)１３１０(ＦＯ０)が空きとなって、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ１(ＦＯ０にデータ有り)”から“Ｈ０(データ無し)”に変更される。制御部(ＣＴＢ)１６３６からＦＩＦＯＢ１４に供給されるＦＩＦＯリード番号信号ＦＲＮＢの値は“０”から“１”に変更されているので、ＦＩＦＯＢ１４の読み出しデータＦＯＢには２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１(不定)が選択されて、２１番目のクロック信号ＣＬＫのタイミングではＦＩＦＯＢ１４のＦＩＦＯ出力信号ＦＯＢ(１４００)は不定となる。
　図１２に戻り、３０番目のクロック信号ＣＬＫのタイミングでバッファＡ１１から供給されるバッファカウント信号ＢＣＡの値が“１２”となってレジスタ(ＦＣＮＡ)１６２５の内容“１２”と一致すると、次の３１番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣ０Ａ)１６２２の内容ＦＣ２Ａとしてバッファカウント信号ＢＣＡの値“１２”が書き込まれる。この３０番目のクロック信号ＣＬＫのタイミングで、この時点のバッファカウント信号ＢＣＡの値“１２”と比較サイクルＣＭＰＣＹＣの値“４”の加算値“１６”がレジスタ(ＦＣＮＡ)１６２５に書き込まれて、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ２(ＦＯ１にデータ有り)”から“Ｈ６(ＦＯ１とＦＯ２にデータ有り)”に変更される。更に３０番目のクロック信号ＣＬＫのタイミングでは、制御部(ＣＴＡ)１６２６からＦＩＦＯＡ１３に供給される書き込みイネーブル信号ＦＷＥＡが既にハイレベル“１”となっているので、ＦＩＦＯＡ１３ではバッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ１２)が２段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２として書き込まれる。また３２番目のクロック信号ＣＬＫのタイミングで制御部(ＣＴＡ)１６２６からＦＩＦＯＡ１３に供給されるＦＩＦＯリード番号信号ＦＲＮＡの値が“１”から“２”に変更されたので、ＦＩＦＯＡ１３の読み出しデータＦＯＡに３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２(＝Ｄ１２)が選択される。
　一方、図１３において、３０番目のクロック信号ＣＬＫのタイミングでバッファＢ１２から供給されるバッファカウント信号ＢＣＢの値が“８”となってレジスタ(ＦＣＮＢ)１６２５の内容“８”と一致すると、次の３１番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＢ)１６３６に接続されたレジスタ(ＦＣ０Ｂ)１６３１の内容ＦＣ１Ｂとしてバッファカウント信号ＢＣＢの値“８”が書き込まれる。この３０番目のクロック信号ＣＬＫのタイミングで、この時点でのバッファカウント信号ＢＣＢの値“８”と比較サイクルＣＭＰＣＹＣの値“４”の加算値“１２”がレジスタ(ＦＣＮＢ)１６３５に書き込まれて、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ０(データ無し)”から“Ｈ２(ＦＯ１にデータ有り)”に変更される。また、３０番目のクロック信号ＣＬＫのタイミングで制御部(ＣＴＢ)１６３６からＦＩＦＯＢ１４に供給される書き込みイネーブル信号ＦＷＥＢがハイレベル“１”となるので、ＦＩＦＯＢ１４ではバッファＢ１２から供給されるバッファ出力信号ＢＯＢ(＝Ｄ８)が２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１として書き込まれる。
　図１２に戻り、３１番目のクロック信号ＣＬＫのタイミングでは比較イネーブル信号ＣＥＡと比較イネーブル信号ＣＥＢとがともにハイレベル“１”となったので、ＦＩＦＯＡ１３のＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯＢ１４のＦＩＦＯ出力信号ＦＯＢ(１４００)を比較する比較器１５の比較結果信号１５００を示す比較出力信号ＣＯ(＝Ｃ８)が有効な値となる。従って、次の３２番目のクロック信号ＣＬＫのタイミングで、比較器１５の比較出力信号ＣＯ(＝Ｃ８)は３入力ＡＮＤ回路１６１５を介して比較状態レジスタ(ＣＳＲ)１６１３の比較エラー信号ＣＭＰＥＲＲとして書き込まれる。また、同一のデータであるＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯ出力信号ＦＯＢ(１４００)の比較器１５による比較が実行されたため、ＦＩＦＯＡ１３の２段目のフリップフロップ(ＦＦ)１３２０は空きとなり、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ６(ＦＯ１とＦＯ２にデータ有り)”から“Ｈ４(ＦＯ２にデータ有り)”に変更される。制御部(ＣＴＢ)１６３６からＦＩＦＯＡ１３に供給されるＦＩＦＯリード番号信号ＦＲＮＡの値は“１”から“２”に変更されているので、ＦＩＦＯＡ１３の読み出しデータＦＯＡには３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２(＝Ｄ１２)が選択され、３２番目のクロック信号ＣＬＫのタイミングではＦＩＦＯＡ１３のＦＩＦＯ出力信号ＦＯＡ(１３００)はデータＤ１２となる。
　一方、図１３において、３１番目のクロック信号ＣＬＫのタイミングにて同一のデータであるＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯ出力信号ＦＯＢ(１４００)との比較器１５による比較が実行されたため、ＦＩＦＯＢ１４の２段目のフリップフロップ(ＦＦ)１３２０は空きとなり、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ２(ＦＯ１にデータ有り)”から“Ｈ０(データ無し)”に変更される。制御部(ＣＴＢ)１６３６からＦＩＦＯＢ１４に供給されるＦＩＦＯリード番号信号ＦＲＮＢの値は“１”から“２”に変更されているので、ＦＩＦＯＢ１４の読み出しデータＦＯＢには３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２(不定)が選択されて、３２番目のクロック信号ＣＬＫのタイミングではＦＩＦＯＢ１４のＦＩＦＯ出力信号ＦＯＢ(１４００)は不定となる。
　図１４は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の図１２と図１３とに示したＦＩＦＯＡ１３、Ｂ１４の動作タイミングチャートの重要なタイミングでのＦＩＦＯＡ１３、Ｂ１４の動作を示す図である。
　図１４の部分図(１－Ａ)～部分図(６－Ａ)は、図１２と図１３とに示したＦＩＦＯＡ１３、Ｂ１４の動作タイミングチャートのタイミング(１)とタイミング(２)とタイミング(３)とタイミング(４)とタイミング(５)とタイミング(６)のタイミングにおけるＦＩＦＯＡ１３の動作を示している。同様に、図１４の部分図(１－Ｂ)～部分図(６－Ｂ)は、図１２と図１３とに示したＦＩＦＯＡ１３、Ｂ１４の動作タイミングチャートのタイミング(１)とタイミング(２)とタイミング(３)とタイミング(４)とタイミング(５)とタイミング(６)のタイミングにおけるＦＩＦＯＢ１４の動作を示している。
　図１４の部分図(１－Ａ)において、ＦＩＦＯカウンタのレジスタ(ＦＣ０Ａ)１６２０とレジスタ(ＦＣ１Ａ)１６２１とレジスタ(ＦＣ２Ａ)１６２２とレジスタ(ＦＣ３Ａ)１６２３の内容と、ＦＩＦＯＡ１３の４段のフリップフロップ(ＦＦ)１３１０、１３２０、１３３０、１３４０の出力信号ＦＯ０、ＦＯ１、ＦＯ２、ＦＯ３の内容とは全て無効であり、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ０(データ無し)”であり、レジスタ(ＦＣＮＡ)１６２５の内容は“４”である。従って、図１４の部分図(１－Ａ)に示した状態のＦＩＦＯＡ１３では、バッファカウント信号ＢＣＡの値が“３”となり、バッファＡ１１からＦＩＦＯＡ１３にバッファ出力信号ＢＯＡ(＝Ｄ３)が供給されても、ＦＩＦＯＡ１３への書き込みは、行われない。この時には、ＦＩＦＯライト番号信号ＦＷＮＡとＦＩＦＯリード番号信号ＦＲＮＡとは、最初は制御部１６によって初期値“０”に設定されている。
　図１４の部分図(１－Ｂ)において、ＦＩＦＯカウンタのレジスタ(ＦＣ０Ｂ)１６３０とレジスタ(ＦＣ１Ｂ)１６３１とレジスタ(ＦＣ２Ｂ)１６３２とレジスタ(ＦＣ３Ｂ)１６３３の内容と、ＦＩＦＯＢ１４の４段のフリップフロップ(ＦＦ)１３１０、１３２０、１３３０、１３４０の出力信号ＦＯ０、ＦＯ１、ＦＯ２、ＦＯ３の内容とは全て無効であり、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ０(データ無し)”であり、レジスタ(ＦＣＮＢ)１６３５の内容は“４”である。従って、図１４の部分図(１－Ｂ)に示した状態のＦＩＦＯＢ１４では、バッファカウント信号ＢＣＢの値が“１”となり、バッファＢ１２からＦＩＦＯＢ１４にバッファ出力信号ＢＯＢ(＝Ｄ１)が供給されても、ＦＩＦＯＢ１４への書き込みは、行われない。この時には、ＦＩＦＯライト番号信号ＦＷＮＢとＦＩＦＯリード番号信号ＦＲＮＢとは、最初は制御部１６によって初期値“０”に設定されている。
　図１４の部分図(２－Ａ)において、バッファカウント信号ＢＣＡの値とレジスタ(ＦＣＮＡ)１６２５の内容とが“４”となったため、ＦＩＦＯカウンタのレジスタ(ＦＣ０Ａ)１６２０の内容ＦＣ０Ａとしてバッファカウント信号ＢＣＡの値“４”が書き込まれ、バッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ４)がＦＩＦＯＡ１３の１段目のフリップフロップ(ＦＦ)１３１０のデータＦＯ０として書き込まれる。この時点でのバッファカウント信号ＢＣＡの値“４”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“８”が、レジスタ(ＦＣＮＡ)１６２５に書き込まれ、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ０(データ無し)”から“Ｈ１(ＦＯ０にデータ有り)”に変更され、ＦＩＦＯライト番号信号ＦＷＮＡ値は“０”から“１”に変更される。
　図１４の部分図(２－Ｂ)において、バッファカウント信号ＢＣＡの値が“２”となり、バッファＢ１２からＦＩＦＯＢ１４にバッファ出力信号ＢＯＢ(＝Ｄ２)が供給されても、ＦＩＦＯＢ１４への書き込みは、行われない。
　図１４の部分図(３－Ａ)において、バッファカウント信号ＢＣＡの値とレジスタ(ＦＣＮＡ)１６２５の内容とが“８”となったため、ＦＩＦＯカウンタのレジスタ(ＦＣ１Ａ)１６２１の内容ＦＣ１Ａとしてバッファカウント信号ＢＣＡの値“８”が書き込まれ、バッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ８)がＦＩＦＯＡ１３の２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１として書き込まれる。この時点でのバッファカウント信号ＢＣＡの値“８”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“１２”がレジスタ(ＦＣＮＡ)１６２５に書き込まれ、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ１(ＦＯ０にデータ有り)”から“Ｈ３(ＦＯ０とＦＯ１にデータ有り)”に変更されて、ＦＩＦＯライト番号信号ＦＷＮＡ値は“１”から“２”に変更される。
　図１４の部分図(３－Ｂ)において、バッファカウント信号ＢＣＢの値とレジスタ(ＦＣＮＢ)１６３５の内容とが“４”となったため、ＦＩＦＯカウンタのレジスタ(ＦＣ０Ｂ)１６３０の内容ＦＣ０Ｂとしてバッファカウント信号ＢＣＢの値“４”が書き込まれ、バッファＢ１２から供給されるバッファ出力信号ＢＯＢ(＝Ｄ４)がＦＩＦＯＢ１４の１段目のフリップフロップ(ＦＦ)１３１０のデータＦＯ０として書き込まれる。この時点でのバッファカウント信号ＢＣＢの値“４”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“８”が、レジスタ(ＦＣＮＢ)１６３５に書き込まれ、レジスタ(ＦＳＴＢ)１６２４の内容は“Ｈ０(データ無し)”から“Ｈ１(ＦＯ０にデータ有り)”に変更され、ＦＩＦＯライト番号信号ＦＷＮＢ値は“０”から“１”に変更される。
　図１４の部分図(４－Ａ)では、ＦＩＦＯＡ１３の１段目のフリップフロップ(ＦＦ)１３１０のデータＦＯ０としてバッファＡ１１から供給されたバッファ出力信号ＢＯＡ(＝Ｄ４)が格納済みであって、ＦＩＦＯＢ１４の１段目のフリップフロップ(ＦＦ)１３１０のデータＦＯ０としてバッファＢ１２から供給されたバッファ出力信号ＢＯＢ(＝Ｄ４)が格納済みである。従って、同一のデータ(＝Ｄ４)であるＦＩＦＯ出力信号ＦＯＡとＦＩＦＯ出力信号ＦＯＢとの比較器１５による比較が実行されたため、ＦＩＦＯＡ１３の１段目のフリップフロップ(ＦＦ)１３１０は空き(無効)となり、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ３(ＦＯ０とＦＯ１にデータ有り)”から“Ｈ２(ＦＯ１にデータ有り)”に変更される。またＦＩＦＯリード番号信号ＦＲＮＡの値が“０”から“１”に変更されたので、ＦＩＦＯＡ１３の読み出しデータＦＯＡには２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１(＝Ｄ８)が選択される。
　図１４の部分図(４－Ｂ)でも、同一のデータ(＝Ｄ４)であるＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯ出力信号ＦＯＢ(１４００)の比較器１５による比較が実行されたため、ＦＩＦＯＢ１４の１段目のフリップフロップ(ＦＦ)１３１０(ＦＯ０)が空き(無効)となり、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ１(ＦＯ０にデータ有り)”から“Ｈ０(データ無し)”に変更される。またＦＩＦＯリード番号信号ＦＲＮＢの値は“０”から“１”に変更されたので、ＦＩＦＯＢ１４の読み出しデータＦＯＢには２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１(不定)が選択される。
　図１４の部分図(５－Ａ)では、バッファカウント信号ＢＣＡの値とレジスタ(ＦＣＮＡ)１６２５の内容とが“１２”となると、レジスタ(ＦＣ０Ａ)１６２２の内容ＦＣ２Ａとしてバッファカウント信号ＢＣＡの値“１２”が書き込まれる。この時点のバッファカウント信号ＢＣＡの値“１２”と比較サイクルＣＭＰＣＹＣの値“４”の加算値“１６”がレジスタ(ＦＣＮＡ)１６２５に書き込まれて、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ２(ＦＯ１にデータ有り)”から“Ｈ６(ＦＯ１とＦＯ２にデータ有り)”に変更される。書き込みイネーブル信号ＦＷＥＡがハイレベル“１”であるので、ＦＩＦＯＡ１３ではバッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ１２)が３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２として書き込まれる。ＦＩＦＯリード番号信号ＦＲＮＡの値が“０”から“１”に変更されているので、ＦＩＦＯＡ１３の読み出しデータＦＯＡには２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１(＝Ｄ８)が選択される。またＦＩＦＯライト番号信号ＦＷＮＡの値は、“２”から“３”に変更される。
　図１４の部分図(５－Ｂ)では、一方、バッファカウント信号ＢＣＢの値とレジスタ(ＦＣＮＢ)１６３５の内容が“８”となると、レジスタ(ＦＣ１Ｂ)１６３１の内容ＦＣ１Ｂとしてバッファカウント信号ＢＣＢの値“８”が書き込まれる。この時点でのバッファカウント信号ＢＣＢの値“８”と比較サイクルＣＭＰＣＹＣの値“４”の加算値“１２”がレジスタ(ＦＣＮＢ)１６３５に書き込まれて、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ０(データ無し)”から“Ｈ２(ＦＯ１にデータ有り)”に変更される。また、書き込みイネーブル信号ＦＷＥＢがハイレベル“１”なので、ＦＩＦＯＢ１４ではバッファＢ１２から供給されるバッファ出力信号ＢＯＢ(＝Ｄ８)が２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１として書き込まれる。またＦＩＦＯライト番号信号ＦＷＮＢの値は、“１”から“２”に変更される。
　図１４の部分図(６－Ａ)では、同一のデータ(＝Ｄ８)であるＦＩＦＯ出力信号ＦＯＡとＦＩＦＯ出力信号ＦＯＢとの比較器１５による比較が実行されたため、ＦＩＦＯＡ１３の２段目のフリップフロップ(ＦＦ)１３２０は空き(無効)となり、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ６(ＦＯ１とＦＯ２にデータ有り)”から“Ｈ４(ＦＯ２にデータ有り)”に変更される。ＦＩＦＯリード番号信号ＦＲＮＡの値が“１”から“２”に変更されたので、ＦＩＦＯＡ１３の読み出しデータＦＯＡには３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２(＝Ｄ１２)が選択される。
　図１４の部分図(６－Ｂ)でも、同一のデータ(＝Ｄ８)であるＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯ出力信号ＦＯＢ(１４００)の比較器１５による比較が実行されたため、ＦＩＦＯＢ１４の２段目のフリップフロップ(ＦＦ)１３２０(ＦＯ１)が空き(無効)となり、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ２(ＦＯ１にデータ有り)”から“Ｈ０(データ無し)”に変更される。またＦＩＦＯリード番号信号ＦＲＮＢの値は“１”から“２”に変更されたので、ＦＩＦＯＢ１４の読み出しデータＦＯＢに３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２(不定)が選択される。
　図１５は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図４に示したＦＩＦＯＡ１３、Ｂ１４の動作と図８に示した制御部１６の動作とを、ＦＩＦＯＡ１３を中心に示した図である。この図１５は、図１２に示した動作タイミングチャートの続きの動作タイミングチャートである。
　図１６は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれる図４に示したＦＩＦＯＡ１３、Ｂ１４の動作と図８に示した制御部１６の動作とを、ＦＩＦＯＢ１４を中心に示した図である。この図１６は、図１３に示した動作タイミングチャートの続きの動作タイミングチャートである。
　図１５において、５番目のクロック信号ＣＬＫでは、バッファＡ１１から制御部１６の制御部(ＣＴＡ)１６２６に供給されるバッファカウント信号ＢＣＡの値は“１５”で、制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣＮＡ)１６２５の内容は“１６”で、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ４(ＦＣ２にデータ有り)”となっている。
　６番目のクロック信号ＣＬＫでは、バッファＡ１１から供給されるバッファカウント信号ＢＣＡの値は“１６”となってレジスタ(ＦＣＮＡ)１６２５の内容“１６”と一致すると、次の７番目のクロック信号ＣＬＫでは制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣ３Ａ)１６２３の内容３Ａとしてバッファカウント信号ＢＣＡの値“１６”が書き込まれる。また、この７番目のクロック信号ＣＬＫのタイミングで、この時点でのバッファカウント信号ＢＣＡの値“１６”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“２０”がレジスタ(ＦＣＮＡ)１６２５に書き込まれ、レジスタ(ＦＳＴＡ)１６２４の内容は“ＨＣ(ＦＯ２とＦＯ３にデータ有り)”となる。更に６番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＡ)１６２６からＦＩＦＯＡ１３に供給される書き込みイネーブル信号ＦＷＥＡがハイレベル“１”となるので、ＦＩＦＯＡ１３ではバッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ１６)が４段目のフリップフロップ(ＦＦ)１３４０のデータＦＯ３として書き込まれる。６番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＡ)１６２６からＦＩＦＯＡ１３に供給されるＦＩＦＯリード番号信号ＦＲＮＡの値は“２”であるので、ＦＩＦＯＡ１３の読み出しデータＦＯＡには３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２(＝Ｄ１２)が選択されている。
　一方、図１６において、５番目のクロック信号ＣＬＫでは、バッファＢ１２から制御部１６の制御部(ＣＴＢ)１６３６に供給されるバッファカウント信号ＢＣＢの値は“１０”であり、レジスタ(ＦＣＮＢ)１６３５の内容は“１２”で、レジスタ(ＦＳＴＢ)１６３４の内容は“０(データ無し)”となっている。次の６番目のクロック信号ＣＬＫでも更にその次の７番目のクロック信号ＣＬＫでも、状態は変化しない。
　図１５に戻り、１６番目のクロック信号ＣＬＫでは、バッファＡ１１から供給されるバッファカウント信号ＢＣＡの値は“２０”となってレジスタ(ＦＣＮＡ)１６２５の内容“２０”と一致すると、次の１７番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣ０Ａ)１６２０の内容ＦＣ０Ａとしてバッファカウント信号ＢＣＡの値“２０”が書き込まれる。また、この１７番目のクロック信号ＣＬＫのタイミングで、この時点でのバッファカウント信号ＢＣＡの値“２０”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“２４”がレジスタ(ＦＣＮＡ)１６２５に書き込まれ、レジスタ(ＦＳＴＡ)１６２４の内容は“ＨＣ(ＦＯ２とＦＯ３とにデータ有り)”から“ＨＤ(ＦＯ２、ＦＯ３、ＦＯ０に、データ有り)”に変更される。更に、１６番目のクロック信号ＣＬＫのタイミングでは、制御部(ＣＴＡ)１６２６からＦＩＦＯＡ１３に供給される書き込みイネーブル信号ＦＷＥＡが既にハイレベル“１”となっているので、ＦＩＦＯＡ１３ではバッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ２０)が、１段目のフリップフロップ(ＦＦ)１３１０のデータＦＯ０として書き込まれる。
　一方、図１６において、１６番目のクロック信号ＣＬＫでは、バッファＢ１２から制御部１６の制御部(ＣＴＢ)１６３６に供給されるバッファカウント信号ＢＣＢの値は“１１”であり、レジスタ(ＦＣＮＢ)１６３５の内容は“１２”で、レジスタ(ＦＳＴＢ)１６３４の内容は“０(データ無し)”となっている。
　図１５に戻り、２２番目のクロック信号ＣＬＫでは、バッファＡ１１から供給されるバッファカウント信号ＢＣＡの値は“２４”となってレジスタ(ＦＣＮＡ)１６２５の内容“２４”と一致すると、次の２３番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣ０Ａ)１６２１の内容ＦＣ１Ａとしてバッファカウント信号ＢＣＡの値“２４”が書き込まれる。また、この２２番目のクロック信号ＣＬＫのタイミングで、この時点でのバッファカウント信号ＢＣＡの値“２４”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“２８”がレジスタ(ＦＣＮＡ)１６２５に書き込まれ、レジスタ(ＦＳＴＡ)１６２４の内容は“ＨＤ(ＦＯ２、ＦＯ３、ＦＯ０に、データ有り)”から“ＨＦ(ＦＯ２、ＦＯ３、ＦＯ０、ＦＯ１にデータ有り)”に変更される。更に、２１番目のクロック信号ＣＬＫのタイミングでは、制御部(ＣＴＡ)１６２６からＦＩＦＯＡ１３に供給される書き込みイネーブル信号ＦＷＥＡが既にハイレベル“１”となっているので、ＦＩＦＯＡ１３ではバッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ２４)が、２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１として書き込まれる。
　一方、図１６において、２２番目のクロック信号ＣＬＫでは、バッファＢ１２から制御部１６の制御部(ＣＴＢ)１６３６に供給されるバッファカウント信号ＢＣＢの値は“１１”であり、レジスタ(ＦＣＮＢ)１６３５の内容は“１２”で、レジスタ(ＦＳＴＢ)１６３４の内容は“０(データ無し)”となっている。
　図１５に戻り、２７番目のクロック信号ＣＬＫでは、バッファＡ１１から供給されるバッファカウント信号ＢＣＡの値は“２８”となって、レジスタ(ＦＣＮＡ)１６２５の内容“２８”と一致する。しかし、ＦＩＦＯＡ１３に空きが無いため、バッファカウント信号ＢＣＡの値“２８”およびバッファ出力信号ＢＯＡ(＝Ｄ２８)の書き込みは行われない。
　一方、図１６において、３０番目のクロック信号ＣＬＫでは、バッファＢ１２から制御部１６の制御部(ＣＴＢ)１６３６に供給されるバッファカウント信号ＢＣＢの値は“１２”であり、レジスタ(ＦＣＮＢ)１６３５の内容“１２”と一致すると、次の３１番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＢ)１６３６に接続されたレジスタ(ＦＣ２Ｂ)１６３２の内容ＦＣ２Ｂとしてバッファカウント信号ＢＣＢの値“１２”が書き込まれる。また３０番目のクロック信号ＣＬＫのタイミングで、この時点でのバッファカウント信号ＢＣＢの値“１２”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“１６”がレジスタ(ＦＣＮＢ)１６３５に書き込まれ、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ０(データ無し)”から“Ｈ４(ＦＯ２にデータ有り)”に変更される。更に、２９番目のクロック信号ＣＬＫのタイミングでは、制御部(ＣＴＡ)１６２６からＦＩＦＯＢ１４に供給される書き込みイネーブル信号ＦＷＥＢが既にハイレベル“１”となっているので、ＦＩＦＯＢ１４ではバッファＢ１２から供給されるバッファ出力信号ＢＯＢ(＝Ｄ１２)が、３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２として書き込まれる。
　３０番目のクロック信号ＣＬＫでは、比較イネーブル信号ＣＥＡと比較イネーブル信号ＣＥＢとがハイレベル“１”となったので、ＦＩＦＯＡ１３のＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯＢ１４のＦＩＦＯ出力信号ＦＯＢ(１４００)を比較する比較器１５の比較結果信号１５００を示す比較出力信号ＣＯ(＝Ｃ１２)が有効な値となる。従って、３１番目のクロック信号ＣＬＫでは、比較器１５の比較出力信号ＣＯ(＝Ｃ１２)は、３入力ＡＮＤ回路１６１５を介して、比較状態レジスタ(ＣＳＲ)１６１３の比較エラー信号ＣＭＰＥＲＲとして書き込まれる。また、同一のデータ(Ｄ１２)であるＦＩＦＯ出力信号ＦＯＡ(１３００)とＦＩＦＯ出力信号ＦＯＢ(１４００)との比較器１５による比較が実行されたため、ＦＩＦＯＢ１４の３段目のフリップフロップ(ＦＦ)１３３０は空きとなり、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ４(ＦＯ２にデータ有り)”から“Ｈ０(データ無し)”に変更される。また３１番目のクロック信号ＣＬＫのタイミングで制御部(ＣＴＢ)１６３６からＦＩＦＯＢ１４に供給されるＦＩＦＯリード番号信号ＦＲＮＢの値が“２”から“３”に変更されたので、ＦＩＦＯＢ１４の読み出しデータＦＯＢには４段目のフリップフロップ(ＦＦ)１３４０のデータＦＯ３(＝不定)が選択される。
　図１５に戻って、３０番目のクロック信号ＣＬＫで比較器１５による比較が実行されたため、３１番目のクロック信号ＣＬＫでは、ＦＩＦＯＡ１３では３段目のフリップフロップ(ＦＦ)１３３０には空きが生じる。３２番目のクロック信号ＣＬＫで、バッファＡ１１から供給されるバッファカウント信号ＢＣＡの値“３１”が次の３１番目のクロック信号ＣＬＫのタイミングで、制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣ２Ａ)１６２２の内容ＦＣ２Ａとしてバッファカウント信号ＢＣＡの値“３１”が書き込まれる。また３０番目のクロック信号ＣＬＫのタイミングで、この時点でのバッファカウント信号ＢＣＡの値“３１”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“３５”がレジスタ(ＦＣＮＡ)１６２５に書き込まれ、レジスタ(ＦＳＴＡ)１６２４の内容は“ＨＦ(ＦＯ２、ＦＯ３、ＦＯ０、ＦＯ１にデータ有り)”の値で維持される。３２番目のクロック信号ＣＬＫのタイミングでは、制御部(ＣＴＢ)１６３６からＦＩＦＯＡ１３に供給されるＦＩＦＯリード番号信号ＦＲＮＡの値は “２”に設定されているので、ＦＩＦＯＡ１３の読み出しデータＦＯＡには３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２(＝Ｄ３１)が選択され、３２番目のクロック信号ＣＬＫのタイミングではＦＩＦＯＡ１３のＦＩＦＯ出力信号ＦＯＡ(１３００)はデータＤ３１となる。
　図１７は、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の図１５と図１６とに示したＦＩＦＯＡ１３、Ｂ１４の動作タイミングチャートの重要なタイミングでのＦＩＦＯＡ１３、Ｂ１４の動作を示す図である。
　図１７の部分図(１－Ａ)～部分図(６－Ａ)は、図１５と図１６とに示したＦＩＦＯＡ１３、Ｂ１４の動作タイミングチャートのタイミング(１)とタイミング(２)とタイミング(３)とタイミング(４)とタイミング(５)とタイミング(６)のタイミングにおけるＦＩＦＯＡ１３の動作を示している。同様に、図１７の部分図(１－Ｂ)～部分図(６－Ｂ)は、図１５と図１６とに示したＦＩＦＯＡ１３、Ｂ１４の動作タイミングチャートのタイミング(１)とタイミング(２)とタイミング(３)とタイミング(４)とタイミング(５)とタイミング(６)のタイミングにおけるＦＩＦＯＢ１４の動作を示している。
　図１７の部分図(１－Ａ)において、バッファＡ１１から制御部１６の制御部(ＣＴＡ)１６２６に供給されるバッファカウント信号ＢＣＡの値が“１５”であり、制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣＮＡ)１６２５の内容が“１６”であり、ＦＩＦＯカウンタとしてのレジスタ(ＦＣ２Ａ)１６２２の内容“１２”と２段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２(＝Ｄ１２)とが有効であり、その他のレジスタ(ＦＣ０Ａ)１６２０、(ＦＣ１Ａ)１６２１、(ＦＣ３Ａ)１６２３とその他のフリップフロップ(ＦＦ)１３１０、１３２０、１３４０は無効である。この時には、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ４(ＦＯ２にデータ有り)”となっており、ＦＩＦＯリード番号信号ＦＲＮＡの値は“２(ＦＯ２)”となっており、ＦＩＦＯライト番号信号の値は“３(ＦＯ３)”となっている。
　図１７の部分図(１－Ｂ)において、ＦＩＦＯカウンタのレジスタ(ＦＣ０Ｂ)１６３０とレジスタ(ＦＣ１Ｂ)１６３１とレジスタ(ＦＣ２Ｂ)１６３２とレジスタ(ＦＣ３Ｂ)１６３３の内容と、ＦＩＦＯＢ１４の４段のフリップフロップ(ＦＦ)１３１０、１３２０、１３３０、１３４０の出力信号ＦＯ０、ＦＯ１、ＦＯ２、ＦＯ３の内容とは全て無効であり、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ０(データ無し)”であり、レジスタ(ＦＣＮＢ)１６３５の内容は“１２”である。従って、図１７の部分図(１－Ｂ)に示した状態でのＦＩＦＯＢ１４では、バッファカウント信号ＢＣＢの値が“１０”となり、バッファＢ１２からＦＩＦＯＢ１４にバッファ出力信号ＢＯＢ(＝Ｄ１０)が供給されても、ＦＩＦＯＢ１４への書き込みは行われない。この時に、ＦＩＦＯライト番号信号ＦＷＮＢとＦＩＦＯリード番号信号ＦＲＮＢは、制御部１６によって値“２(ＦＯ２)”に設定されている。
　図１７の部分図(２－Ａ)では、バッファカウント信号ＢＣＡの値とレジスタ(ＦＣＮＡ)１６２５の内容とが“１６”となったため、バッファカウント信号ＢＣＡの値“１６”がレジスタ(ＦＣ３Ａ)１６２３に書き込まれて、ＦＩＦＯＡ１３ではバッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ１６)が４段目のフリップフロップ(ＦＦ)１３４０にデータＦＯ３として書き込まれる。この時点でのバッファカウント信号ＢＣＡの値“１６”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“２０”がレジスタ(ＦＣＮＡ)１６２５に書き込まれて、レジスタ(ＦＳＴＡ)１６２４の内容は“Ｈ４(ＦＯ２にデータ有り)”から“ＨＣ(ＦＯ２とＦＯ３にデータ有り)”に更新される。またＦＩＦＯライト番号信号ＦＷＮＡの値は“３”から“０”に更新され、ＦＩＦＯリード番号信号ＦＲＮＡの値は“２(ＦＯ２)”に維持されている。
　図１７の部分図(２－Ｂ) において、バッファカウント信号ＢＣＢの値が“１０”であり、バッファＢ１２から供給されるバッファ出力信号ＢＯＢ(＝Ｄ１０)のＦＩＦＯＢ１４への書き込みは行われない。
　図１７の部分図(３－Ａ)において、バッファＡ１１から供給されるバッファカウント信号ＢＣＡの値は“２０”となりレジスタ(ＦＣＮＡ)１６２５の内容“２０”と一致したため、レジスタ(ＦＣ０Ａ)１６２０の内容ＦＣ０Ａとしてバッファカウント信号ＢＣＡの値“２０”が書き込まれ、バッファ出力信号ＢＯＡ(＝Ｄ２０)が、１段目のフリップフロップ(ＦＦ)１３１０のデータＦＯ０として書き込まれる。バッファカウント信号ＢＣＡの値“２０”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“２４”がレジスタ(ＦＣＮＡ)１６２５に書き込まれ、レジスタ(ＦＳＴＡ)１６２４の内容は“ＨＣ(ＦＯ２とＦＯ３とに、データ有り)”から“ＨＤ(ＦＯ２、ＦＯ３、ＦＯ０に、データ有り)”に変更される。またＦＩＦＯライト番号信号ＦＷＮＡの値は、“０”から“１”に更新される。
　図１７の部分図(３－Ｂ)において、バッファＢ１２から制御部１６の制御部(ＣＴＢ)１６３６に供給されるバッファカウント信号ＢＣＢの値は“１１”であり、レジスタ(ＦＣＮＢ)１６３５の内容は“１２”で、レジスタ(ＦＳＴＢ)１６３４の内容は“０(データ無し)”となっており、ＦＩＦＯＢ１４へのバッファＢ１２から供給されるバッファ出力信号ＢＯＢ(＝Ｄ１１)の書き込みは行われない。
　図１７の部分図(４－Ａ)において、バッファＡ１１から供給されるバッファカウント信号ＢＣＡの値は“２４”となりジスタ(ＦＣＮＡ)１６２５の内容“２４”と一致したため、レジスタ(ＦＣ０Ａ)１６２１の内容ＦＣ１Ａとしてバッファカウント信号ＢＣＡの値“２４”が書き込まれる。また、バッファカウント信号ＢＣＡの値“２４”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“２８”が、レジスタ(ＦＣＮＡ)１６２５に書き込まれ、バッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ２４)が、２段目のフリップフロップ(ＦＦ)１３２０のデータＦＯ１として書き込まれる。またレジスタ(ＦＳＴＡ)１６２４の内容は“ＨＤ(ＦＯ２、ＦＯ３、ＦＯ０に、データ有り)”から“ＨＦ(ＦＯ２、ＦＯ３、ＦＯ０、ＦＯ１にデータ有り)”に変更され、ＦＩＦＯライト番号信号ＦＷＮＡの値は“１”から“２”に更新される。
　図１７の部分図(４－Ｂ)において、バッファＢ１２から制御部１６の制御部(ＣＴＢ)１６３６に供給されるバッファカウント信号ＢＣＢの値は“１１”であり、レジスタ(ＦＣＮＢ)１６３５の内容は“１２”で、レジスタ(ＦＳＴＢ)１６３４の内容は“０(データ無し)”となっており、ＦＩＦＯＢ１４へのバッファＢ１２から供給されるバッファ出力信号ＢＯＢ(＝Ｄ１１)の書き込みは行われない。
　図１７の部分図(５－Ａ)において、バッファＢ１２から制御部１６の制御部(ＣＴＢ)１６３６に供給されるバッファカウント信号ＢＣＢの値は“３０”であり、レジスタ(ＦＣＮＡ)１６２５の値“２８”を超過しているが、ＦＩＦＯＡ１３の全てのフリップフロップ(ＦＦ)１３１０、１３２０、１３３０、１３４０には空きがないので、ＦＩＦＯＡ１３へのバッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ３０)の書き込みは行われない。
　図１７の部分図(５－Ｂ)において、バッファＢ１２から制御部１６の制御部(ＣＴＢ)１６３６に供給されるバッファカウント信号ＢＣＢの値“１２”とレジスタ(ＦＣＮＢ)１６３５の内容“１２”と一致すると、レジスタ(ＦＣ２Ｂ)１６３２の内容ＦＣ２Ｂとしてバッファカウント信号ＢＣＢの値“１２”が書き込まれる。また、この時点でのバッファカウント信号ＢＣＢの値“１２”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“１６”がレジスタ(ＦＣＮＢ)１６３５に書き込まれ、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ０(データ無し)”から“Ｈ４(ＦＯ２にデータ有り)”に変更される。ＦＩＦＯＢ１４では、バッファＢ１２から供給されるバッファ出力信号ＢＯＢ(＝Ｄ１２)が、３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２として書き込まれる。またＦＩＦＯライト番号信号ＦＷＮＢの値とＦＩＦＯリード番号信号ＦＲＮＢの値とは、“２”から“３”に更新される。
　図１７の部分図(６－Ａ)において、ＦＩＦＯＡ１３では３段目のフリップフロップ(ＦＦ)１３３０には空きが生じたので、バッファＡ１１から供給されるバッファカウント信号ＢＣＡの値“３１”が制御部(ＣＴＡ)１６２６に接続されたレジスタ(ＦＣ２Ａ)１６２２の内容ＦＣ２Ａとして書き込まれる。またバッファＡ１１から供給されるバッファ出力信号ＢＯＡ(＝Ｄ３１)が、３段目のフリップフロップ(ＦＦ)１３３０のデータＦＯ２として書き込まれる。この時点のバッファカウント信号ＢＣＡの値“３１”と比較サイクルＣＭＰＣＹＣの値“４”との加算値“３５”がレジスタ(ＦＣＮＡ)１６２５に書き込まれ、レジスタ(ＦＳＴＡ)１６２４の内容は“ＨＦ(ＦＯ２、ＦＯ３、ＦＯ０、ＦＯ１にデータ有り)”の値で維持される。ＦＩＦＯリード番号信号ＦＲＮＡの値は“２”に維持されて、ＦＩＦＯライト番号信号ＦＷＮＡの値は“２”から“３”に更新される。
　図１７の部分図(６－Ｂ)において、レジスタ(ＦＳＴＢ)１６３４の内容は“Ｈ０(データ無し)”に変更されているので、ＦＩＦＯＢ１４の４段のフリップフロップ(ＦＦ)１３１０、１３２０、１３３０、１３４０の出力信号ＦＯ０、ＦＯ１、ＦＯ２、ＦＯ３は全て無効であり、ＦＩＦＯリード番号信号ＦＲＮＢの値とＦＩＦＯライト番号信号ＦＷＮＢの値とは“２”から“３”に更新される。
　《通常動作の並列データ処理から故障検出動作の冗長動作への移行》
　図１８は、図１に示した本発明の実施の形態１において、デュアルコアマイコンＭＣＵ１の通常動作の２個のＣＰＵＡ２、Ｂ６による並列データ処理から故障検出動作のための２個のＣＰＵＡ２、Ｂ６による冗長動作に移行する様子を示す図である。
　図１８に示すように、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の通常動作の２個のＣＰＵＡ２、Ｂ６による並列データ処理では、ＣＰＵＡ２は個別タスク２００を実行して、ＣＰＵＢ６は個別タスク６００を実行して、タスク２００とタスク６００はそれぞれ異なるタスクである。
　その後、ＣＰＵＡ２は故障検出動作のための冗長タスク２０３を実行するために、冗長タスク起動処理２０１を実行する。ＣＰＵＢ６の故障検出動作のための冗長タスク６０３の起動は、例えば、ＣＰＵＡ２からＣＰＵＢ６への割り込み処理等を用いて実現できる。
　冗長タスク起動処理２０１の後の実行準備処理２０２において、ＣＰＵＡ２は比較制御レジスタ(ＣＣＲ１)１６１１に設定値“Ｈ０００３”を書き込み、バッファＡ１１にカウンタリセット信号ＣＮＴＲＳＴとカウントイネーブル信号ＣＮＴＥＮとを供給する。すなわち、図１０に示したように、カウントリセット信号ＣＮＴＲＳＴによりバッファＡ１１のカウンタリセットが実行されて、カウントイネーブル信号ＣＮＴＥＮによりＣＰＵＡ２の出力データがバッファＡ１１に保持されカウントされるものとなる。その次にＣＰＵＡ２は比較制御レジスタ(ＣＣＲ０)１６１０に設定値“Ｈ０３０４”を書き込んで、比較器１５の故障検出動作に関して割り込み許可信号ＩＮＴＥＮに設定値“１”を、比較許可比較イネーブル信号ＣＭＰＥＮに設定値“１”を、比較周期比較サイクルＣＭＰＣＹＣに設定値“４”をそれぞれ設定する。
　一方、ＣＰＵＢ６は個別タスク６００の実行中にＣＰＵＡ２からの割り込み２０４を受け付けて、実行準備処理６０２を実行する。この実行準備処理６０２において、ＣＰＵＢ６は比較制御レジスタ(ＣＣＲ２)１６１２に設定値“Ｈ０００３”を書き込んで、バッファＢ１２にカウンタリセット信号ＣＮＴＲＳＴとカウントイネーブル信号ＣＮＴＥＮとを供給する。すなわち、図１０に示したように、カウントリセット信号ＣＮＴＲＳＴによりバッファＢ１２のカウンタリセットが実行されて、カウントイネーブル信号ＣＮＴＥＮによりＣＰＵＢ６の出力データがバッファＢ１２に保持されカウントされるものとなる。
　実行準備処理２０２、６０２によって２個のＣＰＵＡ２、Ｂ６による冗長動作の実行準備が完了すると、２個のＣＰＵＡ２、Ｂ６は故障検出動作のため冗長タスク２０３、６０３をそれぞれ実行する。すなわち、２個のＣＰＵＡ２、Ｂ６は、同一のオペランドデータに関して同一の冗長タスクプログラムを実行する。２個のＦＩＦＯＡ１３、Ｂ１４によって選択されて出力される所定の出力回数のデータは、比較器１５によって比較される。比較器１５による比較結果が一致する場合には、図１のデュアルコアマイコンＭＣＵ１に故障が存在しないと判定されて、比較器１５による比較結果が不一致の場合には、図１のデュアルコアマイコンＭＣＵ１に故障が存在すると判定される。更に、比較器１５による比較結果が不一致の場合には、比較器１５の比較結果信号１５００(ＣＯ)に応答して制御部１６は割り込み発生回路１７に割り込み要求信号１６０４(Ｃ＿ＩＮＴＲＥＱ)を発生する。従って、図１に示す本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に故障が発生して２個のＣＰＵＡ２、Ｂ６の一方が異常動作している旨を通知する例外処理が、割り込み発生回路１７による割り込み要求信号１６０４(Ｃ＿ＩＮＴＲＥＱ)に応答して起動される。この例外処理は、例えば、自動車の運転席のダッシュボードの表示機器によって、デュアルコアマイコンＭＣＵ１の故障発生を通知するものである。従って、自動車の所有者は、故障発生が通知されたデュアルコアマイコンＭＣＵ１を搭載する自動車の整備や修理が必要であることを知ることが可能となる。
　ＣＰＵＡ２による冗長タスク２０３の実行が終了するとＣＰＵＡ２は次のタスクの実行に移行する一方、ＣＰＵＢ６による冗長タスク６０３の実行が終了すると、ＣＰＵＢ６は割り込み復帰を行って、元の個別タスク６００に復帰する。
　また本発明において、故障検出動作のための２個のＣＰＵＡ２、Ｂ６による冗長動作への移行は、上述した割り込み２０４の受け付けのみに限定されるものではない。それ以外に、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１の電源投入時の初期化シーケンスにおいて、故障検出動作のための２個のＣＰＵＡ２、Ｂ６による冗長動作を行うものとすることが可能である。すなわち、２個のＣＰＵＡ２、Ｂ６による冗長動作を行い、デュアルコアマイコンＭＣＵ１に故障が存在しないと判定されてから、初めて通常動作の２個のＣＰＵＡ２、Ｂ６の並列データ処理を開始するものである。更に、通常動作の２個のＣＰＵＡ２、Ｂ６の並列データ処理を開始した後に、冗長動作を開始する命令や割り込みを２個のＣＰＵＡ２、Ｂ６のいずれか一方から定期的に発行することによって、故障検出動作のための２個のＣＰＵＡ２、Ｂ６による冗長動作を定期的に実行することも可能である。この時に故障検出動作のために２個のＣＰＵＡ２、Ｂ６により実行される冗長動作の内容を、２個のＣＰＵＡ２、Ｂ６のいずれか一方でそれ以前に実行されていた通常動作のデータ処理の内容とされることが可能である。
　［実施の形態２］
　《バッファメモリの他の構成》
　図１９は、図１に示すデュアルコアマイコンＭＣＵ１に含まれる本発明の実施の形態２によるバッファメモリとしてのバッファＡ１１、Ｂ１２の他の構成を示す図である。
　図１９に示す本発明の実施の形態２によるバッファメモリとしてのバッファＡ１１、Ｂ１２が図２に示した本発明の実施の形態１によるバッファメモリとしてのバッファＡ１１、Ｂ１２と相違するのは、以下の点である。
　すなわち、図１９に示す本発明の実施の形態２によるバッファメモリＡ１１、Ｂ１２に、図２に示した本発明の実施の形態１によるバッファメモリに含まれていない演算回路(ＯＰ)１１７０が追加されている。
　図１９に示したように、演算回路(ＯＰ)１１７０の一方の入力端子と他方の入力端子とにライトデータＷＤとフリップフロップ(ＦＦ)１１５０のバッファ出力信号ＢＯとがそれぞれ供給され、演算回路(ＯＰ)１１７０の出力端子はフリップフロップ(ＦＦ)１１５０のデータ入力端子に接続されている。更に図１９に示したように、制御部１６からのパワーオンリセット信号ＲＳＴとカウンタリセット信号ＣＮＲはＯＲ回路１１４０で論理和され、ＯＲ回路１１４０の出力によってカウンタ(ＣＮＴ)１１６０とフリップフロップ(ＦＦ)１１５０とがリセットされる。
　図１９に示すバッファメモリＡ１１、Ｂ１２では、演算回路(ＯＰ)１１７０は一方の入力端子と他方の入力端子にそれぞれ供給されるライトデータＷＤとバッファ出力信号ＢＯを所定の演算アルゴリズムに従って演算処理するので、この演算処理の結果に基づく出力信号が演算回路(ＯＰ)１１７０の出力端子から生成される。演算回路(ＯＰ)１１７０の出力端子から生成される出力信号は、ＡＮＤ回路１１３０の出力から生成されるバッファライトイネーブル信号ＢＷＥがハイレベル“１”の期間に、フリップフロップ(ＦＦ)１１５０に格納される。
　従って、図１９に示したバッファメモリＡ１１、Ｂ１２では、ＣＰＵＡ２、ＣＰＵＢ６から順次に供給される複数のライトデータＷＤの全ての値に依存した出力信号が演算回路(ＯＰ)１１７０の出力端子から生成される。その結果、ＣＰＵＡ２からバッファメモリＡ１１へ順次供給される複数のライトデータＷＤとＣＰＵＢ６からバッファメモリＢ１２へ順次供給される複数のライトデータＷＤとが一部のみ相違するだけで、バッファメモリＡ１１の演算回路(ＯＰ)１１７０の出力端子から生成される出力信号とバッファメモリＢ１２の演算回路(ＯＰ)１１７０の出力端子から生成される出力信号とが相違する。
　そのため、図１９に示した本発明の実施の形態２によるバッファメモリＡ１１、Ｂ１２を図１に示したデュアルコアマイコンＭＣＵ１で使用することによって、２個のＣＰＵＡ２、Ｂ６の一方での異常の検出確率を著しく向上することが可能となる。尚、バッファメモリＡ１１、Ｂ１２に順次に供給される複数のライトデータＷＤの値がバッファ出力信号ＢＯの値に影響を与えるための演算回路(ＯＰ)１１７０の演算アルゴリズムとしては、論理和ＯＲや論理積ＡＮＤや排他的論理和ＥＸＯＲ等の比較的単純な論理演算が選択される。比較的単純な論理演算とすることで、演算回路(ＯＰ)１１７０が高速化されると言う利点がある。
　《演算機能付きのバッファメモリの動作》
　図２０は、図１９に示した本発明の実施の形態２による演算機能付きのバッファメモリＡ１１、Ｂ１２の動作を説明する図である。
　図２０に示す本発明の実施の形態２による演算機能付きのバッファメモリＡ１１、Ｂ１２の動作が図３に示した本発明の実施の形態１によるバッファＡ１１、Ｂ１２の動作と相違するのは、以下の点である。
　すなわち、図２０に示す本発明の実施の形態２による演算機能付きのバッファメモリＡ１１、Ｂ１２の動作では、クロック信号ＣＬＫの１番目から６番目までの期間でフリップフロップ(ＦＦ)１１５０のバッファ出力信号ＢＯの値は初期値ＢＯ０(＝Ｈ０)に設定される。
　次にクロック信号ＣＬＫの７番目と８番目との間の期間では、フリップフロップ(ＦＦ)１１５０のバッファ出力信号ＢＯの値は初期値ＢＯ０とライトデータＷＤのデータＤ３との演算処理(ＯＰ)の演算結果の値ＢＯ１(＝ＯＰ(ＢＯ０、Ｄ３))となる。
　更に、クロック信号ＣＬＫの８番目と１４番目との間の期間では、フリップフロップ(ＦＦ)１１５０のバッファ出力信号ＢＯの値は以前の演算結果の値ＢＯ１とライトデータＷＤのデータＤ４との演算処理(ＯＰ)の演算結果の値ＢＯ２(＝ＯＰ(ＢＯ１、Ｄ４))となる。
　また、クロック信号ＣＬＫの１４番目と１５番目との間の期間では、フリップフロップ(ＦＦ)１１５０のバッファ出力信号ＢＯの値は以前の演算結果の値ＢＯ２とライトデータＷＤのデータＤ８との演算処理(ＯＰ)の演算結果の値ＢＯ３(＝ＯＰ(ＢＯ２、Ｄ８))となる。
　以上説明したように、図１９と図２０に示した本発明の実施の形態２によれば、バッファメモリＡ１１、Ｂ１２では、ＣＰＵＡ２、ＣＰＵＢ６から順次に供給される複数のライトデータＷＤの全ての値に依存した出力信号が演算回路(ＯＰ)１１７０の出力端子から生成される。そのため、図１９に示す本発明の実施の形態２によるバッファメモリＡ１１、Ｂ１２を図１に示したデュアルコアマイコンＭＣＵ１で使用することによって、２個のＣＰＵＡ２、Ｂ６の一方での異常の検出確率を著しく向上することが可能となる。
　［実施の形態３］
　《シングルコアマイコンの構成》
　図２１は、本発明の実施の形態３によるシングルコアマイコンＭＣＵ１の構成を示す図である。
　図２１に示した本発明の実施の形態３によるシングルコアマイコンＭＣＵ１が、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１と相違するのは、以下の点である。
　すなわち、図２１に示した本発明の実施の形態３によるシングルコアマイコンＭＣＵ１では、高信頼性を実現するための多重の冗長動作が図１に示したように２個のＣＰＵＡ２、ＣＰＵＢ６による並列動作で実行されるのではなく、単一のＣＰＵＡ２による２重動作で実行されることである。
　従って、図２１に示す本発明の実施の形態３によるシングルコアマイコンＭＣＵ１では、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１に含まれていたＣＰＵＢ６とメモリＢ７とＣＰＵＢバス８とブリッジＢ９とが省略されている。その代わりに、図２１に示す本発明の実施の形態３によるシングルコアマイコンＭＣＵ１では、バッファＢ１２がＣＰＵＡバス４に接続されているので、バッファＢ１２はＣＰＵＡ２から特定のアドレス空間に出力されるデータを保持してその出力回数をカウントするものである。
　例えば、２重動作では、単一のＣＰＵＡ２は同一のオペランドデータに関して同一の冗長タスクプログラムを２回実行する。１回目の動作すなわち２重動作の一方の動作によって、ＣＰＵＡ２から特定のアドレス空間に出力される書き込みデータは、メモリＡ３とバッファＡ１１に二重書き込みされる。２回目の動作すなわち２重動作の他方の動作によって、ＣＰＵＡ２から特定のアドレス空間に出力される書き込みデータは、メモリＡ３とバッファＢ１２に二重書き込みされる。
　図２１に示した本発明の実施の形態３によるシングルコアマイコンＭＣＵ１に故障が存在せずに単一のＣＰＵＡ２が常に正常に動作している場合には、バッファＡ１１、Ｂ１２に格納された書き込みデータは同一となる。しかし、図２１に示した本発明の実施の形態３によるシングルコアマイコンＭＣＵ１に故障が発生して単一のＣＰＵＡ２が異常動作している場合には、バッファＡ１１、Ｂ１２に格納された書き込みデータは不一致となり、故障検出が可能となる。
　図２１に示した本発明の実施の形態３によるシングルコアマイコンＭＣＵ１でも、図１に示した本発明の実施の形態１と同様に、２個のＦＩＦＯＡ１３、Ｂ１４は、２個のバッファＡ１１、Ｂ１２を経由してＣＰＵＡ２から冗長タスク演算結果として順次に出力され供給される複数のデータから所定の出力回数のデータのみを選択して格納する一方、それ以外の出力回数のデータは非選択として破棄するものである。２個のＦＩＦＯＡ１３、Ｂ１４によって選択されて出力される所定の出力回数のデータは、比較器１５により比較される。比較器１５による比較結果が一致する場合には、図２１のシングルコアマイコンＭＣＵ１に故障が存在しないと判定されて、比較器１５による比較結果が不一致の場合には、図２１のシングルコアマイコンＭＣＵ１に故障が存在すると判定される。
　更に図２１に示した本発明の実施の形態３によるシングルコアマイコンＭＣＵ１では、バッファＡ１１、Ｂ１２として図１９と図２０に示した本発明の実施の形態２による演算機能付きのバッファメモリＡ１１、Ｂ１２を使用することで、単一のＣＰＵＡ２の異常の検出確率を著しく向上することが可能となる。
　［実施の形態４］
　《トリプルコアマイコンの構成》
　図２２は、本発明の実施の形態４によるトリプルコアマイコンＭＣＵ１の構成を示す図である。
　図２２に示した本発明の実施の形態４によるトリプルマイコンＭＣＵ１が、図１に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１と相違するのは、以下の点である。
　すなわち、図２２に示した本発明の実施の形態４によるトリプルコアマイコンＭＣＵ１には、第３中央処理ユニットとしてのＣＰＵＣ１８と、第３内蔵メモリとしてのメモリＣ１９と、第３ＣＰＵバスとしてのＣＰＵＣバス２０、第３バスブリッジとしてのブリッジＣ２１と、第３バッファメモリとしてのバッファＣ２２、第３ＦＩＦＯメモリとしてのＦＩＦＯＣ２３が追加されている
　第３バッファメモリとしてのバッファＣ２２は、ＣＰＵＣ１８とが特定のアドレス空間に出力する書き込みデータを保持して、その出力回数をカウントする。第３バッファメモリとしてのバッファＣ２２も、ＣＰＵＣ１８が特定のアドレス空間に出力する書き込みデータを保持して、その出力回数をカウントする。第３ＦＩＦＯメモリとしてのＦＩＦＯＣ２３はバッファＣ２２の出力データ２２０１を保持する。
　比較器１５は、ＦＩＦＯＡ１３の出力データ１３００とＦＩＦＯＢ１４の出力データ１４００とＦＩＦＯメモリの出力データ２３００とを比較する。
　《トリプルコアマイコンでの通常動作》
　図２２に示した本発明の実施の形態４によるトリプルコアマイコンＭＣＵ１は高性能を実現するために、３個のＣＰＵＡ２、Ｂ６、Ｃ１８にそれぞれ独立したデータ処理を並列に実行させる。３個のＣＰＵＡ２、Ｂ６、Ｃ１８による並列処理結果は、３個のメモリＡ３、Ｂ７、Ｃ１９に並列に格納可能である。更に３個のメモリＡ３、Ｂ７、Ｃ１９のデータは、３個のブリッジＡ５、Ｂ９、Ｃ２１を介して、システムバス１０に転送されることも可能である。
　《トリプルコアマイコンでの冗長動作》
　図２２に示す本発明の実施の形態４によるデュアルコアマイコンＭＣＵ１は高信頼性を実現するために、３個のＣＰＵＡ２、Ｂ６、Ｃ１８に同一のデータ処理を実行させその処理結果の不一致を検出して故障を検出するようにした冗長動作が実行される。
　この冗長動作のために、３個のＣＰＵＡ２、Ｂ６、Ｃ１８は、同一のオペランドデータに関して同一の冗長タスクプログラムを実行する。図２２のトリプルコアマイコンＭＣＵ１に故障が存在せず３個のＣＰＵＡ２、Ｂ６、Ｃ１８が正常に動作している場合には、３個のＣＰＵＡ２、Ｂ６、Ｃ１８から特定のアドレス空間に出力されメモリＡ３、Ｂ７、Ｃ１８とバッファＡ１１、Ｂ１２、Ｃ２２に二重書き込みされる書き込みデータは同一となる。しかし、図２２のトリプルコアマイコンＭＣＵ１に故障が発生して３個のＣＰＵＡ２、Ｂ６、Ｃ１８のいずれかが異常動作している場合には、３個のＣＰＵＡ２、Ｂ６、Ｃ１８から特定のアドレス空間に出力されメモリＡ３、Ｂ７、Ｃ１８とバッファＡ１１、Ｂ１２、Ｃ２２とに二重書き込みされる書き込みデータは不一致となり、故障検出が可能となる。
　３個のＦＩＦＯＡ１３、Ｂ１４、Ｃ２３は、３個のバッファＡ１１、Ｂ１２、Ｃ２２を経由して３個のＣＰＵＡ２、Ｂ６、Ｃ１８から冗長タスク演算結果として順次に出力されて供給される複数のデータから所定の出力回数のデータのみを選択して格納する一方、それ以外の出力回数のデータは非選択として破棄するものである。３個のＦＩＦＯＡ１３、Ｂ１４、Ｃ２３によって選択されて出力される所定の出力回数のデータは、比較器１５によって比較される。比較器１５による比較結果が一致する場合には、図２２のトリプルコアマイコンＭＣＵ１に故障が存在しないと判定されて、比較器１５による比較結果が不一致の場合には、図２２のトリプルマイコンＭＣＵ１に故障が存在すると判定される。従って、高性能の３個のＣＰＵＡ２、Ｂ６、Ｃ１８から順次に出力される複数のデータによって３個のＦＩＦＯＡ１３、Ｂ１４、Ｃ２３に短時間に空き領域がなくなり、３個のＣＰＵＡ２、Ｂ６、Ｃ１８が容易にストールするかウェイトされると言う問題が解消されることが可能となる。
　更に図２２に示した本発明の実施の形態４によるトリプルコアマイコンＭＣＵ１では、バッファＡ１１、Ｂ１２、Ｃ２２として、図１９と図２０とに示した本発明の実施の形態２による演算機能付きのバッファメモリを使用することで、単一のＣＰＵＡ２の異常の検出確率を著しく向上することが可能となる。
　［実施の形態５］
　《他のトリプルコアマイコンの構成》
　図２３は、本発明の実施の形態５による他のトリプルコアマイコンＭＣＵ１の構成を示す図である。
　図２３に示した本発明の実施の形態５によるトリプルマイコンＭＣＵ１が、図２２に示す本発明の実施の形態４によるトリプルコアマイコンＭＣＵ１と相違するのは、以下の点である。
　すなわち、図２３に示した本発明の実施の形態５によるトリプルマイコンＭＣＵ１では、３個のＣＰＵＡ２、Ｂ６、Ｃ１８の処理結果の一致・不一致の検出を３つの機能ブロック２４、２５、２６により実行するようにしたものである。
　図２３に示した本発明の実施の形態５によるトリプルマイコンＭＣＵ１に含まれた３つの機能ブロック２４、２５、２６の構成は、同一である。特に、３つの機能ブロック２４、２５、２６の各機能ブロックは、図１乃至図１８に示した本発明の実施の形態１で説明したバッファＡ１１とバッファＢ１２とＦＩＦＯＡ１３とＦＩＦＯＢ１４と比較器１５と制御部１６とを含むものである。
　従って、第１機能ブロック２４は第１ＣＰＵＡ２の出力データと第２ＣＰＵＢ６の出力データとを比較して、両方の出力データが不一致となる場合には、割り込み発生回路１７に割り込み要求２４００を出力することが可能である。また第２機能ブロック２５は第２ＣＰＵＢ６の出力データと第３ＣＰＵＣ１８の出力データとを比較して、両方の出力データが不一致となる場合には、割り込み発生回路１７に割り込み要求２５００を出力することが可能である。最後の第３機能ブロック２６は第１ＣＰＵＡ２の出力データと第３ＣＰＵＣ１８の出力データとを比較して、両方の出力データが不一致となる場合には、割り込み発生回路１７に割り込み要求２６００を出力することが可能である。割り込み発生回路１７は、３つの機能ブロック２４、２５、２６からの３つの割り込み要求を受け付けることが可能である。従って、図２３に示す本発明の実施の形態５によるトリプルコアマイコンＭＣＵ１に故障が発生して３個のＣＰＵＡ２、Ｂ６、Ｃ１８のいずれかが異常動作している旨を通知する例外処理が、割り込み発生回路１７への割り込み要求信号２４００、２５００、２６００のいずれかに応答して起動される。
　［実施の形態６］
　《自動車への高信頼性マイコンの搭載》
　図２４は、図１乃至図１８に示した本発明の実施の形態１によるデュアルコアマイコンＭＣＵ１または図１９と図２０とに示した本発明の実施の形態２による演算機能付きのバッファメモリＡ１１、Ｂ１２を使用したデュアルコアマイコンＭＣＵ１または図２１に示した本発明の実施の形態３によるシングルコアマイコンＭＣＵ１または図２２に示した本発明の実施の形態４によるトリプルマイコンＭＣＵ１または図２３に示した本発明の実施の形態５によるトリプルマイコンＭＣＵ１を搭載した本発明の実施の形態６による自動車の構成を示す図である。
　上述したように本発明の種々の実施の形態によるマイコンＭＣＵ１は、高信頼性を実現するための多重の冗長動作の機能を有するように構成されたものである。特に、多重の冗長動作の機能を利用することによって、マイコンＭＣＵ１の故障検出が可能となったものである。その結果、マイコンＭＣＵ１の故障が検出されない限り、本発明の種々の実施の形態によるマイコンＭＣＵ１の演算結果は高信頼性を有するものであるので、高い安全性と高精度とが必要とされる自動車へのマイコンＭＣＵ１の搭載が可能とされたものである。
　図２４は、一例として、上述した本発明の種々の実施の形態によるマイコンＭＣＵ１が、自動車２７のエンジン２８を制御する電子制御装置(ＥＣＵ：Electronic Control Unit)２９の内部に搭載される様子を示したものである。従って、図２４に示した本発明の実施の形態６によれば、自動車２７のエンジン２８の制御を、高信頼性かつ高精度とすることが可能となる。
　以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば、本発明は、４個のＣＰＵを有するクワッドコアマイコンＭＣＵ１にも適用可能であることは、言うもでもない。この際には、４個のバッファと４個のＦＩＦＯとが使用されて、４個のＦＩＦＯの出力信号は比較器に供給される。
　また更に本発明は、マイクロコントローラの内蔵ＣＰＵの故障検出のための多重冗長動作にのみに限定されるものではない。本発明は、広範囲の用途の半導体集積回路の種々の内蔵機能モジュール、例えば、不動少数点演算ユニット(ＦＰＵ：Floating Point number processing Unit)、暗号処理プロセッサ、ＭＰＥＧデコーダ、２Ｄ画像処理プロセッサ、３Ｄ画像処理プロセッサ等の故障検出用の多重冗長動作に適用されることが可能である。
　更に本発明は半導体集積回路の通常動作前の電源投入時の初期化シーケンスでの故障検出動作のための多重冗長動作や通常動作の開始後の故障検出動作のための多重冗長動作にのみに限定されるものではない。本発明による半導体集積回路の検査のための多重冗長動作は、例えば工場出荷前の半導体ウェハ段階での半導体集積回路の半導体チップの良品と不良品を判別する試験であるＢＩＳＴ(Built In Self Test)に適用することが可能である。
　本発明は、機能モジュールと内蔵メモリとを具備する半導体集積回路の検査のための多重冗長動作に、広く適用することができる。
　１…マイクロコントローラ(マイコン)ＭＣＵ
　２…第１中央処理ユニット(ＣＰＵＡ)
　３…第１内蔵メモリ(メモリＡ)
　４…第１ＣＰＵバス(ＣＰＵＡバス)
　５…第１バスブリッジ(ブリッジＡ)
　６…第２中央処理ユニット(ＣＰＵＢ)
　７…第２内蔵メモリ(メモリＢ)
　８…第２ＣＰＵバス(ＣＰＵＢバス)
　９…第２バスブリッジ(ブリッジＢ)
　１０…システムバス
　１１…第１バッファメモリ(バッファＡ)
　１２…第２バッファメモリ(バッファＢ)
　１３…第１ＦＩＦＯメモリ(ＦＩＦＯＡ)
　１４…第２ＦＩＦＯメモリ(ＦＩＦＯＢ)
　１５…比較器
　１６…制御部
　１７…割り込み発生回路

Claims (20)

  1. 　半導体集積回路は、機能モジュールと、内蔵メモリと、第１バッファメモリと、第２バッファメモリと、第１ＦＩＦＯメモリと、第２ＦＩＦＯメモリと、比較器とを具備して、
    　前記半導体集積回路の検査のための多重冗長動作の第１動作の間に前記機能モジュールから出力される第１書き込みデータは前記内蔵メモリと前記第１バッファメモリに供給され、前記半導体集積回路の前記検査のための前記多重冗長動作の第２動作の間に前記機能モジュールから出力される第２書き込みデータは前記内蔵メモリと前記第２バッファメモリに供給され、
    　前記第１ＦＩＦＯメモリは前記第１動作の間に前記第１バッファメモリから順次に出力される第１出力データの複数のデータから所定の出力回数のデータを選択して格納する一方、前記所定の出力回数と異なる出力回数の他のデータを非選択として、
    　前記第２ＦＩＦＯメモリは前記第２動作の間に前記第２バッファメモリから順次に出力される第２出力データの複数のデータから前記所定の出力回数のデータを選択して格納する一方、前記所定の出力回数と異なる出力回数の他のデータを非選択として、
    　前記比較器は、前記第１ＦＩＦＯメモリによって選択され出力される前記所定の出力回数の前記データと前記第２ＦＩＦＯメモリによって選択され出力される前記所定の出力回数の前記データを比較する
    ことを特徴とする半導体集積回路。
  2. 　請求項１において、
    　前記機能モジュールは、第１機能モジュールと第２機能モジュールとを少なくとも含むものであり、
    　前記内蔵メモリは、第１内蔵メモリと第２内蔵メモリとを少なくとも含むものであり、
    　前記第１動作の間に前記第１機能モジュールから出力される前記第１書き込みデータは、前記第１内蔵メモリと前記第１バッファメモリとに供給されるものであり、
    　前記第２動作の間に前記第２機能モジュールから出力される前記第２書き込みデータは、前記第２内蔵メモリと前記第２バッファメモリとに供給される
    ことを特徴とする半導体集積回路。
  3. 　請求項２において、
    　前記第１機能モジュールと前記第２機能モジュールは、それぞれ第１中央処理ユニットと第２中央処理ユニットである
    ことを特徴とする半導体集積回路。
  4. 　請求項２において、
    　前記第１バッファメモリは、前記第１動作の間に順次に前記第１バッファメモリに供給される前記第１書き込みデータの前記複数のデータの第１出力回数をカウント可能とされ、
    　前記第２バッファメモリは、前記第２動作の間に順次に前記第２バッファメモリに供給される前記第２書き込みデータの前記複数のデータの第２出力回数をカウント可能とされた
    ことを特徴とする半導体集積回路。
  5. 　請求項４において、
    　前記半導体集積回路は、前記第１バッファメモリと前記第２バッファメモリと前記第１ＦＩＦＯメモリと前記第２ＦＩＦＯメモリに接続された制御部を更に具備して、
    　前記制御部は、前記所定の出力回数の情報を格納可能な第１レジスタと第２レジスタとを含み、
    　前記第１バッファメモリによってカウントされた前記第１出力回数が前記第１レジスタに格納された前記情報と一致することに応答して、前記第１ＦＩＦＯメモリが前記所定の出力回数の前記データを選択して格納するための第１ＦＩＦＯライトイネーブル信号を前記制御部が前記第１ＦＩＦＯメモリに供給可能とされ、
    　前記第２バッファメモリによってカウントされた前記第２出力回数が前記第２レジスタに格納された前記情報と一致することに応答して、前記第２ＦＩＦＯメモリが前記所定の出力回数の前記データを選択して格納するための第２ＦＩＦＯライトイネーブル信号を前記制御部が前記第２ＦＩＦＯメモリに供給可能とされた
    ことを特徴とする半導体集積回路。
  6. 　請求項３において、
    　前記多重冗長動作の前記第１動作と前記第２動作の内容は、前記第１中央処理ユニットと前記第２中央処理ユニットとのいずれか一方で以前に実行されていた通常動作の内容とされることが可能である
    ことを特徴とする半導体集積回路。
  7. 　請求項６において、
    　前記通常動作から前記多重冗長動作への移行は、前記通常動作を実行中の前記第１中央処理ユニットと前記第２中央処理ユニットとのいずれか一方から他方への割り込みによって可能とされた
    ことを特徴とする半導体集積回路。
  8. 　請求項５において、
    　前記第１バッファメモリは、前記第１ＦＩＦＯメモリに出力される前記第１出力データを格納する第１フリップフロップと、一方の入力端子と他方の入力端子とに前記第１書き込みデータと前記第１フリップフロップの出力端子の第１出力データとがそれぞれ供給される第１演算回路とを含み、前記第１演算回路の出力端子から生成される出力信号は前記第１フリップフロップに格納可能とされ、
    　前記第２バッファメモリは、前記第２ＦＩＦＯメモリに出力される前記第２出力データを格納する第２フリップフロップと、一方の入力端子と他方の入力端子とに前記第２書き込みデータと前記第２フリップフロップの出力端子の第２出力データとがそれぞれ供給される第２演算回路とを含み、前記第２演算回路の出力端子から生成される出力信号は前記第２フリップフロップに格納可能とされた
    ことを特徴とする半導体集積回路。
  9. 　請求項１乃至請求項８のいずれかにおいて、
    　前記比較器による前記第１ＦＩＦＯメモリによって出力される前記所定の出力回数の前記データと前記第２ＦＩＦＯメモリによって出力される前記所定の出力回数の前記データとの比較結果が両方のデータの一致を示す場合には、前記半導体集積回路は正常と判断されて、比較結果が両方のデータの不一致を示す場合には、前記半導体集積回路は異常と判断される
    ことを特徴とする半導体集積回路。
  10. 　請求項１乃至請求項８のいずれかにおいて、
    　前記第１中央処理ユニットは前記第１内蔵メモリに格納された前記通常動作のための命令を実行することに並列して、前記第２中央処理ユニットは前記第１２内蔵メモリに格納された前記通常動作のための命令を実行することによって、前記半導体集積回路は多重コアのマイクロコントローラとして動作可能とされた
    ことを特徴とする半導体集積回路。
  11. 　半導体集積回路は、機能モジュールと、内蔵メモリと、第１バッファメモリと、第２バッファメモリと、第１ＦＩＦＯメモリと、第２ＦＩＦＯメモリと、比較器とを具備して、
    　前記半導体集積回路の検査のための多重冗長動作の第１動作の間に前記機能モジュールから出力される第１書き込みデータは前記内蔵メモリと前記第１バッファメモリに供給され、前記半導体集積回路の前記検査のための前記多重冗長動作の第２動作の間に前記機能モジュールから出力される第２書き込みデータは前記内蔵メモリと前記第２バッファメモリに供給され、
    　前記第１ＦＩＦＯメモリは前記第１動作の間に前記第１バッファメモリから順次に出力される第１出力データの複数のデータから所定の出力回数のデータを選択して格納する一方、前記所定の出力回数と異なる出力回数の他のデータを非選択として、
    　前記第２ＦＩＦＯメモリは前記第２動作の間に前記第２バッファメモリから順次に出力される第２出力データの複数のデータから前記所定の出力回数のデータを選択して格納する一方、前記所定の出力回数と異なる出力回数の他のデータを非選択として、
    　前記比較器は、前記第１ＦＩＦＯメモリによって選択され出力される前記所定の出力回数の前記データと前記第２ＦＩＦＯメモリによって選択され出力される前記所定の出力回数の前記データを比較する
    ことを特徴とする半導体集積回路の動作方法。
  12. 　請求項１１において、
    　前記機能モジュールは、第１機能モジュールと第２機能モジュールとを少なくとも含むものであり、
    　前記内蔵メモリは、第１内蔵メモリと第２内蔵メモリとを少なくとも含むものであり、
    　前記第１動作の間に前記第１機能モジュールから出力される前記第１書き込みデータは、前記第１内蔵メモリと前記第１バッファメモリとに供給されるものであり、
    　前記第２動作の間に前記第２機能モジュールから出力される前記第２書き込みデータは、前記第２内蔵メモリと前記第２バッファメモリとに供給される
    ことを特徴とする半導体集積回路の動作方法。
  13. 　請求項１２において、
    　前記第１機能モジュールと前記第２機能モジュールは、それぞれ第１中央処理ユニットと第２中央処理ユニットである
    ことを特徴とする半導体集積回路。
  14. 　請求項１２において、
    　前記第１バッファメモリは、前記第１動作の間に順次に前記第１バッファメモリに供給される前記第１書き込みデータの前記複数のデータの第１出力回数をカウント可能とされ、
    　前記第２バッファメモリは、前記第２動作の間に順次に前記第２バッファメモリに供給される前記第２書き込みデータの前記複数のデータの第２出力回数をカウント可能とされた
    ことを特徴とする半導体集積回路の動作方法。
  15. 　請求項１４において、
    　前記半導体集積回路は、前記第１バッファメモリと前記第２バッファメモリと前記第１ＦＩＦＯメモリと前記第２ＦＩＦＯメモリに接続された制御部を更に具備して、
    　前記制御部は、前記所定の出力回数の情報を格納可能な第１レジスタと第２レジスタとを含み、
    　前記第１バッファメモリによってカウントされた前記第１出力回数が前記第１レジスタに格納された前記情報と一致することに応答して、前記第１ＦＩＦＯメモリが前記所定の出力回数の前記データを選択して格納するための第１ＦＩＦＯライトイネーブル信号を前記制御部が前記第１ＦＩＦＯメモリに供給可能とされ、
    　前記第２バッファメモリによってカウントされた前記第２出力回数が前記第２レジスタに格納された前記情報と一致することに応答して、前記第２ＦＩＦＯメモリが前記所定の出力回数の前記データを選択して格納するための第２ＦＩＦＯライトイネーブル信号を前記制御部が前記第２ＦＩＦＯメモリに供給可能とされた
    ことを特徴とする半導体集積回路の動作方法。
  16. 　請求項１３において、
    　前記多重冗長動作の前記第１動作と前記第２動作の内容は、前記第１中央処理ユニットと前記第２中央処理ユニットとのいずれか一方で以前に実行されていた通常動作の内容とされることが可能である
    ことを特徴とする半導体集積回路の動作方法。
  17. 　請求項１６において、
    　前記通常動作から前記多重冗長動作への移行は、前記通常動作を実行中の前記第１中央処理ユニットと前記第２中央処理ユニットとのいずれか一方から他方への割り込みによって可能とされた
    ことを特徴とする半導体集積回路の動作方法。
  18. 　請求項１５において、
    　前記第１バッファメモリは、前記第１ＦＩＦＯメモリに出力される前記第１出力データを格納する第１フリップフロップと、一方の入力端子と他方の入力端子とに前記第１書き込みデータと前記第１フリップフロップの出力端子の第１出力データとがそれぞれ供給される第１演算回路とを含み、前記第１演算回路の出力端子から生成される出力信号は前記第１フリップフロップに格納可能とされ、
    　前記第２バッファメモリは、前記第２ＦＩＦＯメモリに出力される前記第２出力データを格納する第２フリップフロップと、一方の入力端子と他方の入力端子とに前記第２書き込みデータと前記第２フリップフロップの出力端子の第２出力データとがそれぞれ供給される第２演算回路とを含み、前記第２演算回路の出力端子から生成される出力信号は前記第２フリップフロップに格納可能とされた
    ことを特徴とする半導体集積回路の動作方法。
  19. 　請求項１１乃至請求項１８のいずれかにおいて、
    　前記比較器による前記第１ＦＩＦＯメモリによって出力される前記所定の出力回数の前記データと前記第２ＦＩＦＯメモリによって出力される前記所定の出力回数の前記データとの比較結果が両方のデータの一致を示す場合には、前記半導体集積回路は正常と判断されて、比較結果が両方のデータの不一致を示す場合には、前記半導体集積回路は異常と判断される
    ことを特徴とする半導体集積回路の動作方法。
  20. 　請求項１１乃至請求項１８のいずれかにおいて、
    　前記第１中央処理ユニットは前記第１内蔵メモリに格納された前記通常動作のための命令を実行することに並列して、前記第２中央処理ユニットは前記第１２内蔵メモリに格納された前記通常動作のための命令を実行することによって、前記半導体集積回路は多重コアのマイクロコントローラとして動作可能とされた
    ことを特徴とする半導体集積回路の動作方法。
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