WO2012132217A1 - Ｃａｎ通信システム、ｃａｎ送信装置、ｃａｎ受信装置、およびｃａｎ通信方法 - Google Patents

Ｃａｎ通信システム、ｃａｎ送信装置、ｃａｎ受信装置、およびｃａｎ通信方法 Download PDF

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transmission
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雅高 八ヶ代
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Renesas Electronics Corp
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    • H04L12/40013—Details regarding a bus controller

Definitions

  • the present invention relates to a CAN communication system, a CAN transmission device, a CAN reception device, and a CAN communication method.
  • Patent Document 1 discloses a CAN (Controller Area Network) basic patent.
  • CAN Controller Area Network
  • data transmission / reception between the transmission side and the reception side is synchronized by performing resynchronization during communication between the transmission side and the reception side.
  • the mechanism of resynchronization in the CAN protocol will be specifically described.
  • FIG. 13 is a diagram showing a change in data length per bit when jitter occurs in the CAN protocol.
  • the data per bit in the CAN protocol bitstream includes a synchronization segment SYNC, a propagation time segment PROP, a phase buffer segment PHASE1, and a phase buffer segment PHASE2. Between the phase buffer segment PHASE1 and the phase buffer segment PHASE2, there is a sample point for sampling data.
  • the upper diagram of FIG. 13 shows the data length per bit recognized based on an ideal clock.
  • the lower diagram of FIG. 13 shows the data length per bit recognized based on the clock delayed by jitter.
  • df shown in the lower diagram of FIG. 13 indicates a jitter ratio based on an ideal clock length.
  • Bit stuffing is a protocol in which one bit is inserted after inverting the logical value when the same logical value continues for 5 bits on the bitstream. Thereby, continuation of the same logical value can be suppressed.
  • Patent Document 2 discloses a technique related to resynchronization.
  • the vehicular data transmission system according to this technique detects a period in which the same logic continues, and sets a resynchronization range of the data signal according to the detected period.
  • the bit stuffing mechanism inserts a stuff bit that takes the inverted value of the logical value when the same logical value continues for 5 bits on the bit stream.
  • the resynchronization interval is 10 bits at the longest.
  • the width from when a low stuff bit is inserted after 5 low bits are inserted continuously until a falling edge is formed after a low stuff bit is inserted after 5 high bits again. This is because the width is 10 bits.
  • the CAN communication system provides bit data in which a plurality of bits each taking either a first logical value or a second logical value obtained by inverting the first logical value are consecutive.
  • bit data in which a stuff bit having an inverted value of the same logical value is inserted next to the bit data having a predetermined number of consecutive consecutive logical values.
  • a receiving device that executes synchronization processing for synchronizing transmission and reception of the transmission data with the transmitting device, wherein the transmitting device includes the bit data In the bit data, one bit of the predetermined number minus 1 bit is continuously added to the first logical value after the bit following the predetermined number of consecutive bits in the bit data. And a transmission control unit for rewriting the data.
  • the CAN transmission device is based on a CAN (Controller Area Network) protocol from a second logical value obtained by inverting a first logical value in received data to the first logical value.
  • a plurality of bits each taking either the first logical value or the second logical value are continuous in a receiving apparatus that executes a synchronization process for synchronizing the transmission and reception of data in response to detection of an edge.
  • bit data When transmitting bit data, based on the CAN protocol, transmission data in which a stuff bit having an inverted value of the same logical value is inserted next to a predetermined number of consecutive bits having the same logical value in the bit data
  • a transmission device that transmits instead of the bit data, wherein when transmitting the bit data, a predetermined number of the first logical values are consecutive in the bit data.
  • a control unit that rewrites any one of the predetermined number minus 1 bit to the first logical value in succession from the bit next to the succeeding bit.
  • the transmitting device has a plurality of consecutive bits each taking either the first logical value or the second logical value obtained by inverting the first logical value.
  • a stuff bit that takes the inverted value of the same logical value is next to a bit in which the same logical value continues for a predetermined number of times in the bit data.
  • the inserted transmission data is received from the transmission device instead of the bit data, and an edge from the second logical value to the first logical value in the transmission data is detected based on the CAN protocol.
  • a receiving device that executes a synchronization process for synchronizing transmission and reception of the transmission data with the transmitting device, wherein the receiving device detects the second logical value.
  • the edge to the first logical value follows from the second logical value after the bit in which the first logical value continues for a predetermined number of times in the bit data when the transmitting device transmits the bit data. Including an edge to the first logical value in which any one of the predetermined number minus 1 bit is rewritten.
  • bit data in which a plurality of bits each taking either the first logical value or the second logical value obtained by inverting the first logical value is stored.
  • transmission data in which a stuff bit having an inverted value of the same logical value is inserted next to the bit data having a predetermined number of consecutive consecutive logical values In response to detection of an edge from the second logical value to the first logical value in the transmission data transmitted from the transmission device based on the CAN protocol, based on the CAN protocol.
  • the stuff bit taking the inverted value of the second logical value is inserted.
  • An edge from the second logical value to the first logical value can be generated at a position before the first. Therefore, the worst value of the resynchronization interval can be shortened.
  • a CAN communication system a CAN transmission device, a CAN reception device, and a CAN communication method that can construct a CAN communication system at low cost using a low-accuracy clock are provided. be able to.
  • FIG. 1 is a configuration diagram of a CAN communication system 101 according to the first embodiment of the present invention. In the present embodiment, a case where the CAN communication system 101 is applied to an automobile is illustrated.
  • the CAN communication system 101 includes a body system control node 102, a safety system control node 103, an information system control node 104, an engine system control node 105, and a chassis system control node 106.
  • the nodes 102 to 106 are connected to each other by a CAN bus, and can transmit / receive arbitrary data to / from each other.
  • the body system control node 102 controls body systems such as a headlamp, an air conditioner, and a door based on data received from other nodes.
  • the safety system control node 103 controls safety devices such as sensors and airbags based on data received from other nodes.
  • the information system control node 104 controls information system devices such as car audio, car radio, and car television based on data received from other nodes.
  • the engine system control node 105 controls the engine and engine system devices such as AT (Automatic Transmission) based on data received from other nodes.
  • the chassis control node 106 controls chassis devices such as steering and brakes based on data received from other nodes. Further, each of the nodes 102 to 106 transmits data based on the control result to other nodes as necessary.
  • FIG. 2 is a configuration diagram of the node 100 according to the first exemplary embodiment of the present invention.
  • each of the nodes 102 to 106 has the same configuration as that of the node 100.
  • the node 100 includes a CAN controller LSI (Large Scale Integration) 10 and a bus transceiver 14.
  • the CAN controller LSI 10 includes a CAN controller module 1, a CPU (Central Processing Unit) 11, other peripheral modules 12, and an SSCG (Spread Spectrum Model Clock Generator 13).
  • the CAN controller module 1 includes a bit stream control unit 2, an error management unit 3, an extended stuff bit control unit 4, a message handler 5, and a message buffer memory 6.
  • the CAN controller module 1, the CPU 11, and the other peripheral modules 12 are connected to each other by a local bus 21 and can transmit / receive arbitrary data to / from each other.
  • the CAN controller module 1 is accessed from the CPU 11 via the local bus 21.
  • the CAN controller module 1 is connected to the CAN bus via the bus transceiver 14.
  • the CAN controller module 1 transmits / receives data to / from other nodes in response to a request from the CPU 11.
  • the bit stream control unit 2 calculates a CRC (Cyclic Redundancy Check) based on the transmission frame data 24 output from the extended stuff bit control unit 4.
  • the bit stream control unit 2 adds a CRC to the transmission frame data 24 in accordance with the CAN protocol frame format.
  • the bit stream control unit 2 inserts stuff bits into transmission frame data to which a CRC is added based on bit stuffing defined by the CAN protocol. That is, a stuff bit having a logical value inverted from the logical value is inserted after five consecutive bits having the same logical value.
  • the bit stream control unit 2 outputs the transmission frame data in which the stuff bit is inserted to the bus transceiver 14 as a transmission data output (TxD) 31.
  • TxD transmission data output
  • the bit stream control unit 2 removes the stuff bits defined by the CAN protocol from the received data input (RxD) 30 output from the bus transceiver 14.
  • the bit stream control unit 2 performs a CRC check based on the received frame data from which the stuff bits are removed from the received data input (RxD) 30.
  • the bit stream control unit 2 detects an abnormality in the CRC check
  • the bit stream control unit 2 outputs an abnormality notification signal 26 for notifying the abnormality to the error management unit 3.
  • the bit stream control unit 2 removes the CRC from the received frame data after the CRC check.
  • the bit stream control unit 2 outputs the received frame data 25 from which the CRC has been removed to the extended stuff bit control unit 4.
  • bitstream control unit 2 performs resynchronization defined by the CAN protocol. That is, when the falling edge is detected in the received data input (RxD) 30, the bit stream control unit 2 causes the phase buffer segment PHASE 1 or the phase buffer segment PHASE 2 so that the falling edge is positioned in the synchronization segment SYNC. Is changed by the jump width setting value SJW to adjust the sample point.
  • the error management unit 3 performs processing according to the output of the abnormality notification signal 26 from the bit stream control unit 2. This process is, for example, a process in which the error management unit 3 further notifies the CPU 11 of the abnormality, so that the CPU 11 responds to this notification to recover from the abnormality or other peripheral module 12 to recover from the abnormality. You may make it perform control of.
  • the extended stuff bit control unit 4 overwrites the extended stuff bit on the transmission frame data 22 output from the message handler 5 based on a method described later. At this time, the extended stuff bit control unit 4 records the original logical value before overwriting the extended stuff bit in the redundant data area of the transmission frame data 24 and stores the transmission frame data 24 after overwriting the extended stuff bit. Output to the bitstream control unit 2.
  • the extended stuff bit control unit 4 applies the extended stuff bit to the received frame data 25 output from the bit stream control unit 2 according to the original logical value recorded in the redundant data area based on the method described later. Correct to the original logical value.
  • the extended stuff bit control unit 4 outputs the received frame data 23 after correction to the original logical value to the message handler 5.
  • the message handler 5 acquires the transmission frame data 22 stored in the transmission buffer of the message buffer memory 6 and transfers it to the extended stuff bit control unit 4. Further, the message handler 5 stores the received frame data 23 output from the extended stuff bit control unit 4 in the reception buffer of the message buffer memory 6.
  • the message buffer memory 6 has a reception buffer and a transmission buffer.
  • the transmission buffer stores transmission frame data to be transmitted to other nodes.
  • the reception buffer stores transmission frame data received from other nodes.
  • the message buffer memory 6 has a storage device for constituting a reception buffer and a transmission buffer.
  • the storage device is, for example, a register and a memory.
  • the CAN controller LSI 10 controls devices included in the node 100. For example, when the node 100 is the engine system control node 105, the engine system device is controlled.
  • the CPU 11 controls the devices included in the node 100 by outputting control instruction data for instructing other peripheral modules to control the devices included in the node 100 via the local bus 21.
  • CPU11 determines the control content of the apparatus contained in the node 100 based on the data received from the other node, for example.
  • the CPU 11 acquires data transmitted from other nodes from the reception buffer of the message buffer memory 6 via the local bus 21.
  • the CPU 11 stores data to be transmitted to other nodes via the local bus 21 in the transmission buffer of the message buffer memory 6.
  • the other peripheral module 12 controls the devices included in the node 100 based on the control instruction data output from the CPU 11.
  • the SSCG 13 supplies each of the clocks 41 to 43 to each circuit such as the CAN controller module 1, the CPU 11, and the other peripheral modules 12 in the CAN controller LSI 10. That is, in this Embodiment 1, the case where SSCG13 is multi-output SSCG is illustrated. As illustrated in FIG. 3, the SSCG 13 adds jitter to the clock in order to reduce noise in the clock. FIG. 3 illustrates a case where the clock 41 is an ideal clock and the clock 42 and the clock 43 are delayed by jitter. Thus, although the SSCG 13 is low EMI (Electro Magnetic Interference), the accuracy of the clock is lowered.
  • EMI Electro Magnetic Interference
  • the bus transceiver 14 transmits the transmission data output 31 output from the bit stream control unit 2 to another node as a bit stream.
  • the bus transceiver 14 outputs the bit stream received from another node to the bit stream control unit 2 as the reception data input 30.
  • FIG. 4 is a configuration diagram of the extended stuff bit control unit 4 according to the first embodiment of the present invention.
  • the extended stuff bit control unit 4 includes an identical logical value count unit 401, an extended stuff bit overwrite control unit 402, a redundant data area transmission register 403, a transmission frame register 404, a redundant data area reception register 409, an identical logical value count unit 410, A data restoration control unit 411 and a reception frame register 412 are included.
  • the same logical value counting unit 401 counts the number of consecutive identical logical values in the transmission frame bit read value 406 obtained by sequentially reading the transmission frame data 22 stored in the transmission frame register 404 bit by bit from the top.
  • the same logical value count unit 401 detects bits having the same logical value for 5 consecutive bits, it outputs a 5-bit continuous identical logical value detection signal 405 to the extended stuff bit overwrite control unit 402.
  • the extended stuff bit overwrite control unit 402 receives the same logical value of the transmission frame data 22 stored in the transmission frame register 404 in response to the output of the 5-bit consecutive identical logical value detection signal 405 from the identical logical value count unit 401. Reads the logical value of the next 5 consecutive bits and writes it to the corresponding bit in the redundant data area transmission register 403. Then, the extended stuff bit overwrite control unit 402 overwrites the same logical value of 5 consecutive bits with the next bit of the 5 consecutive bits of the same logical value. That is, the logical value before overwriting is stored in the redundant data area transmission register 403. Further, the overwritten bit becomes an extended stuff bit.
  • the redundant data area transmission register 403 stores the logical values before the overwriting of the extended stuff bits as many as the number of extended stuff bits in the transmission frame data 22.
  • the extended stuff bit control unit 4 stores the transmission frame data after overwriting the extended stuff bits stored in the transmission frame register 404 and the redundant data area transmission register 403 after the processing on the entire transmission frame data 22 is completed. Data obtained by concatenating the logical values before overwriting of the extended stuff bits is output to the bit stream control unit 2 as transmission frame data 24.
  • a portion corresponding to the logical value before overwriting in the transmission frame data 24 is referred to as a redundant data area.
  • the redundant data area transmission register 403 stores a logical value before the extension stuff bit is overwritten.
  • the redundant data area transmission register 403 stores a logical value before overwriting corresponding to each of the extended stuff bits included in the transmission frame data 22.
  • the transmission frame register 407 stores the transmission frame data 22 output from the message handler 5.
  • the redundant data area reception register 409 stores redundant data area data among the received frame data 25 output from the bit stream control unit 2. That is, the redundant data area reception register 409 stores the logical value before overwriting corresponding to each of the extended stuff bits included in the reception frame data 25.
  • the same logical value count unit 410 counts the number of consecutive identical logical values for the received frame bit read value 413 obtained by reading the data stored in the received frame register 412 bit by bit from the top in order.
  • the same logical value count unit 410 detects bits of the same logical value for 5 consecutive bits, it outputs a 5-bit continuous identical logical value detection signal 414 to the original data restoration control unit 411.
  • the original data restoration control unit 411 responds to the 5-bit consecutive identical logical value detection signal 414 from the identical logical value count unit 410, and among the logical values of the redundant data area output from the redundant data area reception register 409, A logical value 415 before overwriting of the next extended stuff bit of 5 bits having consecutive logical values is acquired. Then, the original data restoration control unit 411 overwrites the acquired logical value 415 on the extended stuff bit of the reception frame register 412. As a result, the logical value of the extended stuff bit is restored to the original logical value.
  • the same logical value count unit 410 and the original data restoration control unit 411 perform this process on the entire data stored in the reception frame register 412.
  • the extended stuff bit control unit 4 outputs the restored data stored in the reception frame register 412 to the message handler 5 as reception frame data 23 after the processing on the entire data stored in the reception frame register 412 is completed.
  • the received frame register 412 stores data corresponding to the original received frame data 23 excluding the redundant data area in the received frame data 25 output from the bit stream control unit 2.
  • FIG. 5 is a flowchart showing a transmission process of the extended stuff bit control unit 4 according to the first embodiment of the present invention.
  • the extended stuff bit control unit 4 acquires the transmission frame data 22 from the transmission buffer of the message buffer memory 6 via the message handler 5, and stores it in the transmission frame register 404 (S1).
  • the same logical value counting unit 401 reads one bit from the transmission frame data 22 stored in the transmission frame register 404 (S2). Note that 1-bit reading in step S2 and step S6 described later is performed in order from the top of the transmission frame data 22. Therefore, at the first reading, the first bit of the transmission frame data 22 is read. When the bit has already been read, the bit next to the bit read immediately before is read. Here, the order from the top of the transmission frame data 22 is equal to the transmission order of the bits included in the transmission frame data 22. The same logical value counting unit 401 determines whether or not all the transmission frame data 22 stored in the transmission frame register 404 has been read (S3).
  • the extended stuff bit control unit 4 executes the process of step S12 described later.
  • the same logical value counting unit 401 When it is determined that all the transmission frame data 22 has not been read (S3: No), the same logical value counting unit 401 initializes the count value of the counter to “1” (S4). The same logical value counting unit 401 sets the bit read immediately before as a reference bit that serves as a reference for counting whether or not the same logical value continues for 5 bits (S5). The same logical value counting unit 401 reads one bit from the transmission frame data 22 stored in the transmission frame register 404 (S6). The same logical value counting unit 401 determines whether or not all the transmission frame data 22 stored in the transmission frame register 404 has been read (S7).
  • the extended stuff bit control unit 4 executes a process of step S12 described later.
  • the same logical value counting unit 401 determines whether or not the reference bit and the bit read immediately before have the same logical value (S8).
  • the same logical value count unit 401 restarts the process from step S4. In this case, the same logical value is not continuous. Therefore, the process returns to step S4, and the counting of whether or not the same logical value continues for 5 bits is restarted with the bit read immediately before as the reference bit.
  • the same logical value count unit 401 counts up the counter (S9).
  • the same logical value counting unit 401 determines whether or not the counter value has reached the threshold value “5” (S10).
  • step S6 If the counter value is not equal to the threshold value “5” (S10: No), the same logical value counting unit 401 restarts the process from step S6. In this case, the same logical value continues from the reference bit to the bit read immediately before, but the same logical value has not yet continued for 5 bits. Therefore, returning to step S6, the logical value of the next bit is confirmed.
  • the extended stuff bit overwrite control unit 402 reads the logical value of the extended stuff bit next to the bit read immediately before, and writes it in the bit corresponding to the extended stuff bit in the redundant data area transmission register 403. Then, the extended stuff bit overwrite control unit 402 overwrites the extended stuff bit with a logical value of 5 consecutive bits (S11).
  • step S2 reads the next extended stuff bit (S2), sets it as a reference bit (S5), and restarts counting whether the same logical value is 5 bits continuous. .
  • step S 12 the extended stuff bit control unit 4 generates transmission frame data 24 based on the data stored in the transmission frame register 404 and the data stored in the redundant data area transmission register 403, and sends it to the bit stream control unit 2. Output (S12).
  • the transmission process of the extended stuff bit control unit 4 according to the first embodiment of the present invention has been described above. If the process is to overwrite the next five extended stuff bits with the same logical value, the above-described process is performed. It is not limited to a processing procedure, You may change suitably. For example, the reference bit is set and the logical value of the reference bit is compared with the logical value of the bit read immediately before, but the logical value of the bit read immediately before and the bit read before that bit You may make it compare with the logical value of. Further, for example, the execution order of the processes of step S4 and step S5 may be reversed.
  • FIG. 6 is a flowchart showing a reception process of the extended stuff bit control unit 4 according to the first embodiment of the present invention.
  • the extended stuff bit control unit 4 acquires the reception frame data 25 output from the bit stream control unit 2, and stores the redundant data area data in the received reception frame data 25 in the redundant data area reception register 409. The other data is stored in the reception frame register 412 (S21).
  • the same logical value counting unit 410 reads 1 bit from the received frame data 25 stored in the received frame register 412 (S22). Note that 1-bit reading in step S22 and steps S26 and S31 described later is performed in order from the top of the received frame data 25. Therefore, at the first reading, the first bit of the received frame data 25 is read. When the bit has already been read, the bit next to the bit read immediately before is read. Here, the order from the head of the reception frame data 25 is equal to the reception order of the bits included in the reception frame data 25. The same logical value counting unit 410 determines whether all the data stored in the reception frame register 412 has been read (S23).
  • the extended stuff bit control unit 4 executes a process of step S33 described later.
  • the same logical value counting unit 410 When it is determined that all the data stored in the reception frame register 412 has not been read (S23: No), the same logical value counting unit 410 initializes the count value of the counter to “1” (S24). The same logical value counting unit 410 sets the bit read immediately before as a reference bit that serves as a reference for counting whether or not the same logical value continues for 5 bits (S25). The same logical value counting unit 410 reads one bit from the data stored in the reception frame register 412 (S26). The same logical value counting unit 410 determines whether all the data stored in the reception frame register 412 has been read (S27).
  • the extended stuff bit control unit 4 executes a process of step S33 described later.
  • the same logical value counting unit 410 determines whether or not the reference bit and the bit read immediately before have the same logical value. (S28).
  • the same logical value count unit 410 restarts the process from step S24. In this case, the same logical value is not continuous. Therefore, the process returns to step S24, and the counting of whether or not the same logical value continues for 5 bits is restarted with the bit read immediately before as the reference bit.
  • the same logical value count unit 410 counts up the counter (S29). The same logical value counting unit 410 determines whether or not the counter value has reached the threshold value “5” (S30).
  • step S26 If the counter value is not equal to the threshold value “5” (S30: No), the same logical value counting unit 410 restarts the process from step S26. In this case, the same logical value continues from the reference bit to the bit read immediately before, but the same logical value has not yet continued for 5 bits. Therefore, the process returns to step S26 to confirm the logical value of the next bit.
  • the same logical value continues for 5 bits from the reference bit to the bit read immediately before. That is, the bit next to the bit read immediately before is an extended stuff bit.
  • the same logical value count unit 410 reads one bit of the next extended stuff bit from the received frame data 25 stored in the received frame register 412 before the extended stuff bit is restored to the logical value before being overwritten ( S31).
  • the original data restoration control unit 411 reads the logical value before overwriting stored in the bit corresponding to the extended stuff bit in the redundant data area reception register 409. Then, the original data restoration control unit 411 overwrites the extended stuff bit of the reception frame register 412 with the read logical value before overwriting (S32).
  • step S23 uses the bit read immediately before as the reference bit (S25), and restarts counting whether or not the same logical value continues for 5 bits.
  • step S33 the extended stuff bit control unit 4 stores the received frame data 23 generated by returning the extended stuff bit of the received frame data 25 stored in the received frame register 412 to the logical value before overwriting. 5 (S33).
  • the reception process of the extended stuff bit control unit 4 according to the first embodiment of the present invention has been described above, but the process of restoring the logical value before overwriting to the next 5-bit extended stuff bit in which the same logical value is continuous
  • the reference bit is set and the logical value of the reference bit is compared with the logical value of the read bit.
  • the logical value of the bit read immediately before and the logical value of the bit read before that bit are compared. You may make it compare with a value.
  • the execution order of the processes of step S24 and step S25 may be reversed.
  • Low of the same logical value is forcibly set to the next bit of the 5 bits.
  • the bit next to the stuff bit can be set to Low. That is, the falling edge which is the resynchronization edge defined by the CAN protocol is created by overwriting the extended stuff bit immediately after the stuff bit to Low.
  • the worst value of the resynchronization interval can be shortened from 10 bits to 6 bits. Therefore, as illustrated with reference to FIG. 3, even if the system is constructed by SSCG, a clock oscillator, or the like that generates a low-accuracy clock, the influence can be reduced. That is, even if an SSCG or a clock oscillator that generates a low-cost but low-accuracy clock is used, a CAN communication system can be constructed. Therefore, according to the first embodiment, a CAN communication system can be constructed at a low cost using a low-accuracy clock.
  • the SSCG that intentionally generates a jitter-added clock is effective in reducing EMI noise, but has a problem that it cannot be used easily because the clock error between nodes becomes large. .
  • noise can be reduced.
  • the frequency band of FM (Frequency Modulation) radio overlaps with the operating frequency of a general MCU (Micro Control Unit), so that it is possible to reduce noise mixed in and improve sound quality. become.
  • MCU Micro Control Unit
  • harmonic noise has an adverse effect on the UHF (Ultra High Frequency) band.
  • UHF Ultra High Frequency
  • the next bit of 5 bits having the same logical value is used as an extended stuff bit, and the same logical value having 5 bits is overwritten so that the edge is overwritten.
  • the worst value of the resynchronization interval is 10
  • the bit can be shortened to 9 bits. That is, in the transmission frame data 22, 4 bits (7th to 10th bits in FIG. 7) are consecutive from the next extended stuff bit of 5 bits (the 1st to 5th bits in FIG. 7) having the same logical value.
  • the worst value of the resynchronization interval can be shortened by overwriting any one of the bits) with the same logical value of 5 consecutive bits.
  • the redundant data area of the transmission frame data 24 and the reception frame data 25 is indicated by the redundant data area of the transmission frame data 24 and the reception frame data 25.
  • a 3-byte redundant data area is defined for transmission frame data 22 having a maximum size of 79 bits.
  • the transmission frame data 22 includes a start of frame, an arbitration field Arb, a control field CTRL, and a data field DATA in a CAN protocol data frame.
  • the logical value before overwriting is stored so as to correspond to each of the extended stuff bits of the transmission frame data.
  • the logical value before overwriting the extended stuff bits is recorded in the maximum 15-bit redundant data area.
  • the logical values before overwriting of the extended stuff bits in the order from the beginning to the end of the transmission frame data are stored in the respective bits in the order from the beginning to the end of the redundant data area.
  • the present invention is not limited to this as long as the extended stuff bit corresponds to the logical value before overwriting. Note that the order from the beginning to the end is the order of transmission in the case of transmission as a bit stream.
  • every 4 bits are provided with a bit whose logical value is the inverted value of the left adjacent bit. That is, in the redundant data area, a bit having an inverted value of the previous bit is provided for every 4 bits. According to this, it is possible to prevent 5 bits of the same logical value from continuing in the redundant data area and to prevent stuff bits from being inserted into the redundant data area. The reason for this is that if it becomes necessary to provide extended stuff bits in the redundant data area, a redundant data area corresponding to the extended stuff bit is required. Further, according to this, the resynchronization interval can be shortened.
  • the redundant data area has the maximum 15-bit logical value bit before overwriting and the bit having the logical value of the inverted value of the previous bit every 4 bits. Are defined as 3 bytes long. Note that the size of the redundant data area is limited to the size exemplified here as long as all of these bits can be recorded even when the number of extended stuff bits is the largest based on the maximum size of the transmission frame data 22. I can't.
  • FIG. 10 is a configuration diagram of the node 200 according to the second embodiment of the present invention. Note that description of the same contents as those of the node 100 according to the first embodiment is omitted. Moreover, since the structure of the CAN communication system concerning Embodiment 2 of this invention is the same as that of Embodiment 1, description is abbreviate
  • the node 200 is different from the node 100 according to the first embodiment in that the node 200 does not include the extended stuff bit control unit 4 but includes the bit stream control unit 7 instead of the bit stream control unit 2.
  • the bitstream control unit 7 further performs resynchronization at the rising edge. That is, the bit stream control unit 7 performs resynchronization at the rising edge in addition to resynchronization at the falling edge determined by the CAN protocol. Further, the message handler 5 transmits and receives transmission frame data 22 and reception frame data between the bit stream control unit 7 and the message buffer memory 6.
  • FIG. 11 is a configuration diagram of the bit stream control unit 7 according to the second embodiment of the present invention.
  • the bit stream control unit 7 includes a CRC encoding unit 701, a frame format shaping output control unit 702, a transmission shift register 703, both rising and falling edge detection circuits 704, a bit resynchronization control unit 705, a bit sampling unit 706, a reception shift register 707, a CRC decoding and stuff bit removing unit 708, a flip-flop group 709, and a protocol control state machine 710.
  • the CRC encoding unit 701 generates a CRC based on the transmission frame data 22 output from the transmission shift register 703.
  • the CRC encoding unit 701 outputs the generated CRC to the transmission shift register 703.
  • the frame format shaping output control unit 702 inserts stuff bits into the data 711 output from the transmission shift register 703 and outputs the data 711 to the bus transceiver 14 as a transmission data output (TXD) 31.
  • the transmission shift register 703 sequentially outputs the transmission frame data 22 output from the message handler 5 to the CRC encoding unit 701 and the sequential frame format shaping output control unit 702 bit by bit. Also, the transmission shift register 703 continues the transmission frame data 22 and sequentially outputs the CRC output from the CRC encoding unit 701 to the frame format shaping output control unit 702 bit by bit.
  • the rising / falling edge detection circuit 704 detects the rising edge and the falling edge of the received data input (RxD) 30.
  • the rising / falling edge detection circuit 704 outputs a bit resynchronization trigger signal 713 to the bit resynchronization control unit 705 when detecting either a rising edge or a falling edge.
  • the rising / falling edge detection circuit 704 uses an XOR circuit to perform XOR between the logical value of an arbitrary bit of the received data input (RxD) 30 and the logical value of the bit next to that bit. By performing the operation, the logical value of each bit is different, and it is detected that a rising edge or a falling edge has occurred.
  • both the rising and falling edge detection circuit 704 inputs the logical value of each bit to the XOR circuit, and resynchronizes the high signal output from the XOR circuit when the logical value of each bit is different.
  • the trigger signal 713 is output to the bit resynchronization control unit 705.
  • the bit resynchronization control unit 705 outputs a bit timing signal 714 to the bit sampling unit 706 for each sample point. Further, the bit resynchronization control unit 705 performs resynchronization in accordance with the bit resynchronization trigger signal 713 output from the rising / falling edge detection circuit 704. In other words, the bit resynchronization control unit 705 corrects the sample point based on the output timing of the bit resynchronization trigger signal 713 using the output of the bit resynchronization trigger signal 713 from the rising and falling edge detection circuit 704 as a trigger. To do. According to this, in the second embodiment, resynchronization can be performed at the rising edge in addition to the falling edge.
  • the bit sampling unit 706 samples the logical value 712 of the bit output from the flip-flop group 709 in the received data input (RxD) 30. To do.
  • the bit sampling unit 706 sequentially outputs the sampled logical values 715 to the reception shift register 707. That is, the reception data input (RxD) 30 sampled by the bit sampling unit 706 is sequentially output to the reception shift register 707 bit by bit.
  • the reception shift register 707 sequentially outputs the reception data input (RxD) 30 output from the bit sampling unit 706 to the CRC decoding and stuff bit removal unit 708 bit by bit.
  • the CRC decoding and stuff bit removing unit 708 removes the stuff bits defined by the CAN protocol from the reception data input (RxD) 30 output from the reception shift register 707.
  • the CRC decoding and stuff bit removing unit 708 performs a CRC check based on the received frame data from which the stuff bits are removed from the received data input (RxD) 30.
  • the CRC decoding and stuff bit removing unit 708 detects an abnormality in the CRC check
  • the CRC decoding and stuff bit removing unit 708 outputs an abnormality notification signal 716 for notifying the abnormality to the protocol control state machine 710.
  • the CRC decoding and stuff bit removing unit 708 removes the CRC from the received frame data after the CRC check.
  • the CRC decoding and stuff bit removing unit 708 outputs the received frame data 23 from which the CRC has been removed to the extended stuff bit control unit 4.
  • the flip-flop group 709 includes a plurality of flip-flops for preventing metastable propagation.
  • the flip-flop group 709 sequentially outputs the received data input (RxD) 30 output from the bus transceiver 14 to the both rising and falling edge detection circuits 704 and the bit sampling unit 706 bit by bit.
  • the protocol control state machine 710 outputs the abnormality notification signal 26 to the error management unit 3 in response to the output of the abnormality notification signal 716 from the CRC decoding and stuff bit removal unit 708.
  • the mechanism and effect of the second embodiment will be described with reference to FIG.
  • the resynchronization interval is worst in the CAN protocol according to Patent Document 1 because the resynchronization is performed only at the falling edge.
  • the value was 10 bits.
  • the worst value of the resynchronization interval can be shortened to 5 bits by resynchronizing even at the rising edge.
  • the present invention is not limited to the above-described embodiment, and can be appropriately changed without departing from the spirit of the present invention.
  • the first embodiment and the second embodiment may be implemented in combination.
  • the present invention is not limited to this.
  • the present invention may be applied to ships and industrial equipment.
  • the case where stuff bit insertion and extended stuff bit specification are performed in response to detection of five consecutive bits of the same logical value is exemplified, but the number of bits is not limited to five bits. .
  • the case where all the extended stuff bits are overwritten is exemplified, but the present invention is not limited to this.
  • the overwriting may not be performed.
  • the present invention is not limited to this.
  • the interval between the rising edges can be shortened even if the processing related to the extended stuff bit described above is performed, so that the resynchronization interval can be shortened. it can.
  • the extended stuff bit when resynchronization is performed in response to detection of a falling edge based on the CAN protocol, the extended stuff bit is overwritten even if any of the High and Low bits is continued for 5 bits.
  • the extended stuff bit is overwritten when five Low bits are consecutive among High and Low. Good.

Landscapes

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Abstract

　本発明にかかるＣＡＮ通信システムは、それぞれが第１の論理値又は第１の論理値を反転した第２の論理値のいずれかをとる複数のビットが連続するビットデータを送信するときに、ＣＡＮプロトコルに基づき、ビットデータにおいて同一の論理値が所定数連続するビットの次に、同一の論理値の反転値をとるスタッフビットを挿入した送信データを、ビットデータに代えて送信する送信装置と、ＣＡＮプロトコルに基づき、送信データにおける第２の論理値から第１の論理値へのエッジの検出に応じて、送信装置との間で送信データの送受信の同期をとる受信装置を備える。送信装置は、ビットデータを送信するときに、ビットデータにおいて第１の論理値が所定数連続するビットの次のビットから連続して所定数－１ビットのうち、いずれかのビットを第１の論理値に書き換える。

Description

ＣＡＮ通信システム、ＣＡＮ送信装置、ＣＡＮ受信装置、およびＣＡＮ通信方法
　本発明は、ＣＡＮ通信システム、ＣＡＮ送信装置、ＣＡＮ受信装置、およびＣＡＮ通信方法に関する。
　特許文献１には、ＣＡＮ（Controller Area Network）基本特許が開示されている。このＣＡＮプロトコルでは、送信側と受信側との間での通信中に、再同期を行うことによって、送信側と受信側との間でのデータの送受信の同期をとる。以下、ＣＡＮプロトコルにおける再同期の仕組みについて、具体的に説明する。
　図１３は、ＣＡＮプロトコルにおいて、ジッタが発生した場合における１ビット当たりのデータ長の変化を示す図である。図１３に示すように、ＣＡＮプロトコルのビットストリームにおける１ビット当たりのデータは、シンクロナイゼーションセグメントＳＹＮＣ、プロパゲーションタイムセグメントＰＲＯＰ、フェーズバッファセグメントＰＨＡＳＥ１、及びフェーズバッファセグメントＰＨＡＳＥ２を含む。フェーズバッファセグメントＰＨＡＳＥ１とフェーズバッファセグメントＰＨＡＳＥ２との間に、データをサンプリングするサンプルポイントがある。
　図１３の上図は、理想的なクロックに基づいて認識される１ビット当たりのデータ長を示している。そして、図１３の下図は、ジッタによって遅延したクロックに基づいて認識される１ビット当たりのデータ長を示している。ここで、図１３の下図に示すｄｆは、理想のクロック長を基準としたジッタの割合を示している。このように、受信側がジッタによって遅延したクロックに基づいて動作して受信したデータを認識する場合、図１３の下図に示すようにサンプルポイントが遅延してしまう。
　このような遅延が蓄積すると、図１４に示すように、本来データをサンプリンすべきタイミングでサンプリングを行うことができなくなってしまうという問題がある。具体的には、図１４に例示するように、１０ビット目のデータとして、Ｈｉｇｈをサンプリングすべきであるのに、Ｌｏｗをサンプリングしてしまうようになってしまう。しかし、コストを下げるためには、低コストのクロック発振子やＳＳＣＧ（Spread Spectrum Clock Generator）等を使用して、精度の低いクロックでも動作できるようにすることが望ましい。
　このような問題を解決するために、ＣＡＮプロトコルでは、ビットストリームの立下りエッジの受信時に立下りエッジがシンクロナイゼーションセグメントＳＹＮＣからずれている場合、ジャンプ幅設定値ＳＪＷだけ、サンプルポイントを補正する再同期を行う。これによって、送信側と受信側のクロック誤差を吸収することができる。具体的には、図１５に示すように、立下りエッジを早く検出した場合には、フェーズバッファセグメントＰＨＡＳＥ２からジャンプ幅設定値ＳＪＷ分の長さを減らすことで、シンクロナイゼーションセグメントＳＹＮＣに立下りエッジが位置するように誤差を調整して同期をとる。また、逆に、立下りエッジを遅れて検出した場合には、フェーズバッファセグメントＰＨＡＳＥ１にジャンプ幅設定値ＳＪＷ分の長さを加えることで、シンクロナイゼーションセグメントＳＹＮＣに立下りエッジが位置するように誤差を調整して同期をとる。
　このように、ＣＡＮプロトコルでは、上述したように立下りエッジの検出に応じて、再同期を行うようにしている。しかし、立下りエッジの検出に応じた再同期では、同一論理値のビットが続くほど再同期を行う契機が減り、クロック誤差にシビアになってしまう。そこで、特許文献１に開示の技術には、同一論理値の継続を抑える仕組みとして、ビットスタッフィングが組み込まれている。
　ビットスタッフィングとは、ビットストリーム上に同一論理値が５ビット続いたところで、その論理値を反転したビットを１ビット挿入するプロトコルである。これによって、同一論理値の継続を抑えることができる。
　なお、特許文献２に、再同期に関する技術が開示されている。この技術にかかる車両用データ伝送システムは、同一論理が連続する期間を検出して、検出した期間に応じて、データ信号の再同期範囲を設定する。
米国特許第５００１６４２号明細書 特開平０６－３１９１７２号公報
　上述したように、ビットスタッフィングという仕組みは、ビットストリーム上に同一論理値が５ビット続いたところで、その論理値の反転値をとるスタッフビットを挿入するようにしている。しかし、これは再同期間隔が最長で１０ビットとなることを意味している。具体的には、Ｌｏｗのビットが５ビット連続してＨｉｇｈのスタッフビットが挿入されてから、再びＨｉｇｈのビットが５ビット連続してＬｏｗのスタッフビットが挿入されて立下りエッジができるまでの幅が、１０ビット分の幅となるからである。
　しかし、このように、再同期間隔が長くなればなるほど、クロック誤差の累積値が大きくなるため、クロックに高い精度が要求されるようになってしまう。つまり、低精度のクロックを使用して低コストでシステム構築を行うためには、再同期間隔の最悪値をより短くすることが課題となっている。
　本発明の第１の態様にかかるＣＡＮ通信システムは、それぞれが第１の論理値又は当該第１の論理値を反転した第２の論理値のいずれかをとる複数のビットが連続するビットデータを送信するときに、ＣＡＮ（Controller Area Network）プロトコルに基づき、前記ビットデータにおいて同一の論理値が所定数連続するビットの次に、当該同一の論理値の反転値をとるスタッフビットを挿入した送信データを、前記ビットデータに代えて送信する送信装置と、前記ＣＡＮプロトコルに基づき、前記送信装置から送信された送信データにおける前記第２の論理値から前記第１の論理値へのエッジの検出に応じて、前記送信装置との間で前記送信データの送受信の同期をとる同期処理を実行する受信装置と、を備え、前記送信装置は、前記ビットデータを送信するときに、前記ビットデータにおいて前記第１の論理値が所定数連続するビットの次のビットから連続して前記所定数－１ビットのうち、いずれかのビットを前記第１の論理値に書き換える送信制御部を有するものである。
　本発明の第２の態様にかかるＣＡＮ送信装置は、ＣＡＮ（Controller Area Network）プロトコルに基づき、受信したデータにおける第１の論理値を反転した第２の論理値から前記第１の論理値へのエッジの検出に応じて、前記データの送受信の同期をとる同期処理を実行する受信装置に、それぞれが前記第１の論理値又は前記第２の論理値のいずれかをとる複数のビットが連続するビットデータを送信するときに、前記ＣＡＮプロトコルに基づき、前記ビットデータにおいて同一の論理値が所定数連続するビットの次に、当該同一の論理値の反転値をとるスタッフビットを挿入した送信データを、前記ビットデータに代えて送信する送信装置であって、前記ビットデータを送信するときに、前記ビットデータにおいて前記第１の論理値が所定数連続するビットの次のビットから連続して前記所定数－１ビットのうち、いずれかのビットを前記第１の論理値に書き換える制御部を有するものである。
　本発明の第３の態様にかかるＣＡＮ受信装置は、送信装置が、それぞれが第１の論理値又は当該第１の論理値を反転した第２の論理値のいずれかをとる複数のビットが連続するビットデータを送信するときに、ＣＡＮ（Controller Area Network）プロトコルに基づき、前記ビットデータにおいて同一の論理値が所定数連続するビットの次に、当該同一の論理値の反転値をとるスタッフビットを挿入した送信データを、前記送信装置から前記ビットデータに代えて受信して、前記ＣＡＮプロトコルに基づき、当該送信データにおける前記第２の論理値から前記第１の論理値へのエッジの検出に応じて、前記送信装置との間で前記送信データの送受信の同期をとる同期処理を実行する受信装置であって、前記受信装置が検出する前記第２の論理値から前記第１の論理値へのエッジは、前記第２の論理値から、前記送信装置が、前記ビットデータを送信するときに前記ビットデータにおいて前記第１の論理値が所定数連続するビットの次のビットから連続して前記所定数－１ビットのうち、いずれかのビットを書き換えた第１の論理値へのエッジを含むものである。
　本発明の第４の態様にかかるＣＡＮ通信方法は、それぞれが第１の論理値又は当該第１の論理値を反転した第２の論理値のいずれかをとる複数のビットが連続するビットデータを送信するときに、ＣＡＮ（Controller Area Network）プロトコルに基づき、前記ビットデータにおいて同一の論理値が所定数連続するビットの次に、当該同一の論理値の反転値をとるスタッフビットを挿入した送信データを、前記ビットデータに代えて送信する送信装置と、前記ＣＡＮプロトコルに基づき、前記送信装置から送信された送信データにおける前記第２の論理値から前記第１の論理値へのエッジの検出に応じて、前記送信装置との間で前記送信データの送受信の同期をとる同期処理を実行する受信装置との間のＣＡＮ通信方法であって、前記送信装置が、前記ビットデータを送信するときに、前記ビットデータにおいて前記第１の論理値が所定数連続するビットの次のビットから連続して前記所定数－１ビットのうち、いずれかのビットを前記第１の論理値に書き換えるものである。
　本発明の上述した各態様によれば、第２の論理値のスタッフビットから第２の論理値が連続する場合であっても、その第２の論理値の反転値をとるスタッフビットが挿入されるよりも前の位置で第２の論理値から第１の論理値へのエッジを生成することができる。そのため、再同期間隔の最悪値を短縮することができる。
　本発明の上述した各態様によれば、低精度のクロックを使用して低コストでＣＡＮ通信システムを構築することができるＣＡＮ通信システム、ＣＡＮ送信装置、ＣＡＮ受信装置、およびＣＡＮ通信方法を提供することができる。
本発明の実施の形態１にかかるＣＡＮ通信システムの構成図である。 本発明の実施の形態１にかかるノードの構成図である。 本発明の実施の形態１にかかるＳＳＣＧによって生成されるクロックの一例を示す図である。 本発明の実施の形態１にかかる拡張スタッフビット制御部の構造を示す図である。 本発明の実施の形態１にかかる拡張スタッフビット制御部の送信処理を示すフローチャートである。 本発明の実施の形態１にかかる拡張スタッフビット制御部の受信処理を示すフローチャートである。 本発明の実施の形態１にかかるメカニズム及び効果を説明するための図である。 本発明の実施の形態１にかかる送信データフレームと冗長データ領域との関係を示す図である。 本発明の実施の形態１にかかる冗長データ領域の構成図である。 本発明の実施の形態１にかかるノードの構成図である。 本発明の実施の形態２にかかるビットストリーム制御部の構成図である。 本発明の実施の形態２にかかるメカニズム及び効果を説明するための図である。 ＣＡＮプロトコルにおいて、ジッタが発生した場合における１ビット当たりのデータ長の変化を示す図である。 サンプルポイントのずれを説明するための図である。 ＣＡＮプロトコルにおける再同期を説明するための図である。
発明の実施の形態１．
　図１を参照して、本発明の実施の形態１にかかるＣＡＮ通信システム１０１の構成について説明する。図１は、本発明の実施の形態１にかかるＣＡＮ通信システム１０１の構成図である。本実施の形態では、ＣＡＮ通信システム１０１を自動車に適用した場合について例示する。
　ＣＡＮ通信システム１０１は、ボディ系制御ノード１０２、安全系制御ノード１０３、情報系制御ノード１０４、エンジン系制御ノード１０５、及びシャーシ系制御ノード１０６を有する。各ノード１０２～１０６は、ＣＡＮバスによって相互に接続されており、任意のデータを相互に送受信することができる。
　ボディ系制御ノード１０２は、他のノードから受信したデータに基づいて、ヘッドランプ、エアコン及びドア等のボディ系の装置の制御を行う。安全系制御ノード１０３は、他のノードから受信したデータに基づいて、センサ及びエアバック等の安全系の装置の制御を行う。情報系制御ノード１０４は、他のノードから受信したデータに基づいて、カーオーディオ、カーラジオ及びカーテレビ等の情報系の装置の制御を行う。エンジン系制御ノード１０５は、他のノードから受信したデータに基づいて、エンジン及びＡＴ（Automatic Transmission）等のエンジン系の装置の制御を行う。シャーシ系制御ノード１０６は、他のノードから受信したデータに基づいて、ステアリング及びブレーキ等のシャーシ系の装置の制御を行う。また、各ノード１０２～１０６のそれぞれは、必要に応じて制御結果に基づいたデータを、他のノードに送信する。
　続いて、図２を参照して、本発明の実施の形態１にかかるノード１００の構成について説明する。図２は、本発明の実施の形態１にかかるノード１００の構成図である。本実施の形態１では、各ノード１０２～１０６が、ノード１００と同様の構成であるものとする。
　ノード１００は、ＣＡＮコントローラＬＳＩ（Large Scale Integration）１０及びバストランシーバ１４を有する。ＣＡＮコントローラＬＳＩ１０は、ＣＡＮコントローラモジュール１、ＣＰＵ（Central Processing Unit）１１、他周辺モジュール１２、及びＳＳＣＧ（Spread Spectrum Clock Generator）１３を有する。ＣＡＮコントローラモジュール１は、ビットストリーム制御部２、エラー管理部３、拡張スタッフビット制御部４、メッセージハンドラ５、及びメッセージバッファメモリ６を有する。ＣＡＮコントローラモジュール１、ＣＰＵ１１及び他周辺モジュール１２は、ローカルバス２１によって相互に接続されており、任意のデータを相互に送受信することができる。
　ＣＡＮコントローラモジュール１は、ローカルバス２１を介して、ＣＰＵ１１からアクセスされる。ＣＡＮコントローラモジュール１は、バストランシーバ１４を介して、ＣＡＮバスに接続されている。ＣＡＮコントローラモジュール１は、ＣＰＵ１１からの要求に応じて、他のノードとの間でデータを送受信する。
　ビットストリーム制御部２は、拡張スタッフビット制御部４から出力された送信フレームデータ２４に基づいてＣＲＣ（Cyclic Redundancy Check）を算出する。ビットストリーム制御部２は、ＣＡＮプロトコルのフレームフォーマットに従って、ＣＲＣを送信フレームデータ２４に付加する。ビットストリーム制御部２は、ＣＲＣが付加された送信フレームデータに、ＣＡＮプロトコルで定められたビットスタッフィングに基づいてスタッフビットを挿入する。つまり、同一論理値が連続した５ビットの次に、その論理値とは反転した論理値をとるスタッフビットが挿入される。ビットストリーム制御部２は、スタッフビットを挿入した送信フレームデータを送信データ出力（TxD）３１としてバストランシーバ１４に出力する。
　また、ビットストリーム制御部２は、バストランシーバ１４から出力された受信データ入力（RxD）３０から、ＣＡＮプロトコルで定義されたスタッフビットを除去する。ビットストリーム制御部２は、受信データ入力（RxD）３０からスタッフビットを除去した受信フレームデータに基づいてＣＲＣチェックを行う。ビットストリーム制御部２は、ＣＲＣチェックで異常を検出した場合、異常を通知する異常通知信号２６をエラー管理部３に出力する。ビットストリーム制御部２は、ＣＲＣチェック後に、受信フレームデータからＣＲＣを除去する。ビットストリーム制御部２は、ＣＲＣを除去した受信フレームデータ２５を拡張スタッフビット制御部４に出力する。
　また、ビットストリーム制御部２は、ＣＡＮプロトコルで定義された再同期を行う。つまり、ビットストリーム制御部２は、受信データ入力（RxD）３０において、立下りエッジを検出した場合、シンクロナイゼーションセグメントＳＹＮＣに立下りエッジが位置するように、フェーズバッファセグメントＰＨＡＳＥ１又はフェーズバッファセグメントＰＨＡＳＥ２の長さをジャンプ幅設定値ＳＪＷ分変更することで、サンプルポイントを調整する。
　エラー管理部３は、ビットストリーム制御部２からの異常通知信号２６の出力に応じた処理を行う。この処理は、例えば、エラー管理部３がさらにＣＰＵ１１に異常を通知する処理とすることで、ＣＰＵ１１がこの通知に応じて、異常から復帰するための処理又は異常から復帰するための他周辺モジュール１２の制御を行うようにしてもよい。
　拡張スタッフビット制御部４は、メッセージハンドラ５から出力された送信フレームデータ２２に対して、後述する方式に基づいて拡張スタッフビットを上書きする。このとき、拡張スタッフビット制御部４は、送信フレームデータ２４の冗長データ領域に、拡張スタッフビットを上書きする前の本来の論理値を記録して、拡張スタッフビットの上書き後の送信フレームデータ２４をビットストリーム制御部２に出力する。
　また、拡張スタッフビット制御部４は、ビットストリーム制御部２から出力された受信フレームデータ２５に対して、後述する方式に基づいて冗長データ領域に記録された本来の論理値によって、拡張スタッフビットを本来の論理値に補正する。拡張スタッフビット制御部４は、本来の論理値への補正後の受信フレームデータ２３をメッセージハンドラ５に出力する。
　メッセージハンドラ５は、メッセージバッファメモリ６の送信バッファに格納された送信フレームデータ２２を取得して拡張スタッフビット制御部４に転送する。また、メッセージハンドラ５は、拡張スタッフビット制御部４から出力された受信フレームデータ２３をメッセージバッファメモリ６の受信バッファに格納する。
　メッセージバッファメモリ６は、受信バッファ及び送信バッファを有する。送信バッファは、他のノードに送信する送信フレームデータが格納される。受信バッファは、他のノードから受信した送信フレームデータが格納される。メッセージバッファメモリ６は、受信バッファ及び送信バッファを構成するための記憶装置を有する。記憶装置は、例えば、レジスタ及びメモリ等である。
　ＣＡＮコントローラＬＳＩ１０は、ノード１００に含まれる装置の制御を行う。例えば、ノード１００がエンジン系制御ノード１０５である場合、エンジン系の装置の制御を行う。
　ＣＰＵ１１は、ローカルバス２１を介して、他周辺モジュールに対して、ノード１００に含まれる装置の制御を指示する制御指示データを出力することによって、ノード１００に含まれる装置を制御する。ＣＰＵ１１は、例えば、他のノードから受信したデータに基づいて、ノード１００に含まれる装置の制御内容を決定する。ＣＰＵ１１は、ローカルバス２１を介して、他のノードから送信されたデータをメッセージバッファメモリ６の受信バッファから取得する。ＣＰＵ１１は、ローカルバス２１を介して、他のノードに送信するデータをメッセージバッファメモリ６の送信バッファに格納する。
　他周辺モジュール１２は、ＣＰＵ１１から出力された制御指示データに基づいて、ノード１００に含まれる装置を制御する。
　ＳＳＣＧ１３は、ＣＡＮコントローラＬＳＩ１０内のＣＡＮコントローラモジュール１、ＣＰＵ１１、及び他周辺モジュール１２等の各回路に、クロック４１～４３のそれぞれを供給する。つまり、本実施の形態１では、ＳＳＣＧ１３が、多出力のＳＳＣＧである場合について例示している。ＳＳＣＧ１３は、図３に例示するように、クロックにおけるノイズを低減するために、クロックにジッタを加える。図３では、クロック４１が理想的なクロックであり、クロック４２及びクロック４３がジッタによって遅延している場合について例示している。このように、ＳＳＣＧ１３は、低ＥＭＩ（Electro Magnetic Interference）ではあるが、クロックの精度が低くなってしまう。
　バストランシーバ１４は、ビットストリーム制御部２から出力された送信データ出力３１をビットストリームとして他のノードに送信する。バストランシーバ１４は、他のノードから受信したビットストリームを受信データ入力３０としてビットストリーム制御部２に出力する。
　続いて、図４を参照して、本発明の実施の形態１にかかる拡張スタッフビット制御部４の構成について説明する。図４は、本発明の実施の形態１にかかる拡張スタッフビット制御部４の構成図である。
　拡張スタッフビット制御部４は、同一論理値カウント部４０１、拡張スタッフビット上書き制御部４０２、冗長データ領域送信レジスタ４０３、送信フレームレジスタ４０４、冗長データ領域受信レジスタ４０９、同一論理値カウント部４１０、元データ復元制御部４１１、及び受信フレームレジスタ４１２を有する。
　同一論理値カウント部４０１は、送信フレームレジスタ４０４に格納された送信フレームデータ２２を先頭から１ビットずつ順番に読み出した送信フレームビット読み出し値４０６において、同一論理値が連続する数をカウントする。同一論理値カウント部４０１は、５ビット連続して同一論理値のビットを検出した場合、５ビット連続同一論理値検出信号４０５を拡張スタッフビット上書き制御部４０２に出力する。
　拡張スタッフビット上書き制御部４０２は、同一論理値カウント部４０１からの５ビット連続同一論理値検出信号４０５の出力に応じて、送信フレームレジスタ４０４に格納された送信フレームデータ２２のうち、同一論理値が連続した５ビットの次のビットの論理値を読み出して冗長データ領域送信レジスタ４０３の対応するビットに書き込む。そして、拡張スタッフビット上書き制御部４０２は、その５ビット連続した同一論理値を、同一論理値が連続した５ビットの次のビットに上書きする。つまり、上書き前の論理値は、冗長データ領域送信レジスタ４０３に格納されることになる。また、この上書きされたビットが拡張スタッフビットとなる。同一論理値カウント部４０１及び拡張スタッフビット上書き制御部４０２は、この処理を送信フレームレジスタ４０４に格納された送信フレームデータ２２の全体に対して行う。よって、送信フレームデータ２２における拡張スタッフビットの数だけ、冗長データ領域送信レジスタ４０３に拡張スタッフビットの上書き前の論理値が格納される。
　拡張スタッフビット制御部４は、送信フレームデータ２２の全体に対する処理の終了後に、送信フレームレジスタ４０４に格納された拡張スタッフビットを上書き後の送信フレームデータと、冗長データ領域送信レジスタ４０３に格納された拡張スタッフビットの上書き前の論理値とを連結したデータを送信フレームデータ２４としてビットストリーム制御部２に出力する。ここで、送信フレームデータ２４のうち、上書き前の論理値に該当する部分を、冗長データ領域と言う。
　冗長データ領域送信レジスタ４０３は、拡張スタッフビットの上書き前の論理値が格納される。冗長データ領域送信レジスタ４０３は、送信フレームデータ２２に含まれる拡張スタッフビットのそれぞれに対応する上書き前の論理値が格納される。
　送信フレームレジスタ４０７は、メッセージハンドラ５から出力された送信フレームデータ２２が格納される。
　冗長データ領域受信レジスタ４０９は、ビットストリーム制御部２から出力された受信フレームデータ２５のうち、冗長データ領域のデータが格納される。つまり、冗長データ領域受信レジスタ４０９は、受信フレームデータ２５に含まれる拡張スタッフビットのそれぞれに対応する上書き前の論理値が格納される。
　同一論理値カウント部４１０は、受信フレームレジスタ４１２に格納されたデータを先頭から１ビットずつ順場に読み出した受信フレームビット読み出し値４１３について、同一論理値が連続する数をカウントする。同一論理値カウント部４１０は、５ビット連続して同一論理値のビットを検出した場合、５ビット連続同一論理値検出信号４１４を元データ復元制御部４１１に出力する。
　元データ復元制御部４１１は、同一論理値カウント部４１０からの５ビット連続同一論理値検出信号４１４に応じて、冗長データ領域受信レジスタ４０９から出力されている冗長データ領域の論理値のうち、同一論理値が連続した５ビットの次の拡張スタッフビットの上書き前の論理値４１５を取得する。そして、元データ復元制御部４１１は、取得した論理値４１５を受信フレームレジスタ４１２の拡張スタッフビットに上書きする。これによって、拡張スタッフビットの論理値が、本来の論理値に復元される。同一論理値カウント部４１０及び元データ復元制御部４１１は、この処理を受信フレームレジスタ４１２に格納されたデータの全体に対して行う。これによって、受信フレームレジスタ４１２に格納されるデータに含まれる拡張スタッフビットの全てが、本来の論理値に復元されることになる。拡張スタッフビット制御部４は、受信フレームレジスタ４１２に格納されたデータの全体に対する処理の終了後に、受信フレームレジスタ４１２に格納された復元後のデータを受信フレームデータ２３としてメッセージハンドラ５に出力する。
　受信フレームレジスタ４１２は、ビットストリーム制御部２から出力された受信フレームデータ２５のうち、冗長データ領域を除く本来の受信フレームデータ２３に該当する部分のデータが格納される。
　続いて、図５を参照して、本発明の実施の形態１にかかる拡張スタッフビット制御部４の送信処理について説明する。図５は、本発明の実施の形態１にかかる拡張スタッフビット制御部４の送信処理を示すフローチャートである。
　拡張スタッフビット制御部４は、メッセージハンドラ５を介して、メッセージバッファメモリ６の送信バッファから送信フレームデータ２２を取得して送信フレームレジスタ４０４に格納する（Ｓ１）。
　同一論理値カウント部４０１は、送信フレームレジスタ４０４に格納された送信フレームデータ２２から１ビット読み出す（Ｓ２）。なお、このステップＳ２及び後述するステップＳ６における１ビットの読み出しは、送信フレームデータ２２の先頭から順番に行われていく。よって、最初の読み出しでは、送信フレームデータ２２の先頭の１ビットが読み出され、既にビットの読み出しを行っている場合は、直前に読み出したビットの次のビットが読み出される。ここで、送信フレームデータ２２の先頭からの順番とは、送信フレームデータ２２に含まれるビットの送信順と等しい。同一論理値カウント部４０１は、送信フレームレジスタ４０４に格納された送信フレームデータ２２を全て読み出したか否かを判定する（Ｓ３）。
　送信フレームデータ２２を全て読み出したと判定した場合（Ｓ３：Ｙｅｓ）、拡張スタッフビット制御部４は、後述するステップＳ１２の処理を実行する。
　送信フレームデータ２２を全て読み出していないと判定した場合（Ｓ３：Ｎｏ）、同一論理値カウント部４０１は、カウンタのカウント値を「１」に初期化する（Ｓ４）。同一論理値カウント部４０１は、直前に読み出したビットを、同一論理値が５ビット連続するか否かをカウントする基準となる基準ビットとして設定する（Ｓ５）。同一論理値カウント部４０１は、送信フレームレジスタ４０４に格納された送信フレームデータ２２から１ビット読み出す（Ｓ６）。同一論理値カウント部４０１は、送信フレームレジスタ４０４に格納された送信フレームデータ２２を全て読み出したか否かを判定する（Ｓ７）。
　送信フレームデータ２２を全て読み出した場合（Ｓ７：Ｙｅｓ）、拡張スタッフビット制御部４は、後述するステップＳ１２の処理を実行する。
　送信フレームデータ２２を全て読み出していない場合（Ｓ７：Ｎｏ）、同一論理値カウント部４０１は、基準ビットと、直前に読み出したビットとが同一論理値であるか否かを判定する（Ｓ８）。
　読み出したビットが同一論理値でない場合（Ｓ８：Ｎｏ）、同一論理値カウント部４０１は、ステップＳ４から処理を再開する。この場合、同一論理値が連続していないことになる。そのため、ステップＳ４に戻って、直前に読み出したビットを基準ビットとして、同一論理値が５ビット連続するか否かのカウントを再開する。
　読み出したビットが同一論理値である場合（Ｓ８：Ｙｅｓ）、同一論理値カウント部４０１は、カウンタをカウントアップする（Ｓ９）。同一論理値カウント部４０１は、カウンタ値が閾値「５」になったか否かを判定する（Ｓ１０）。
　カウンタ値が閾値「５」になっていない場合（Ｓ１０：Ｎｏ）、同一論理値カウント部４０１は、ステップＳ６から処理を再開する。この場合、基準ビットから直前に読み出したビットまで同一論理値が連続しているが、まだ同一論理値が５ビット連続していないことになる。そのため、ステップＳ６に戻って、次のビットの論理値の確認を行う。
　カウンタ値が閾値「５」になった場合（Ｓ１０：Ｙｅｓ）、基準ビットから直前に読み出したビットまで同一論理値が５ビット連続することになる。つまり、直前に読み出したビットと、そのビットの次のビットの間には、スタッフビットが挿入されることになる。そのため、拡張スタッフビット上書き制御部４０２は、直前に読み出したビットの次の拡張スタッフビットの論理値を読み出して、冗長データ領域送信レジスタ４０３のうちのその拡張スタッフビットに対応するビットに書き込む。そして、拡張スタッフビット上書き制御部４０２は、５ビット連続した論理値で拡張スタッフビットを上書きする（Ｓ１１）。このようにすることで、スタッフビットを挿入したときに、スタッフビットと拡張スタッフビットとの論理値が異なることになるため、スタッフビットと拡張スタッフビットとの間にエッジが生成されることになる。そして、同一論理値カウント部４０１は、ステップＳ２に戻って、次の拡張スタッフビットを読み出して（Ｓ２）基準ビットとし（Ｓ５）、同一論理値が５ビット連続するか否かのカウントを再開する。
　ステップＳ１２では、拡張スタッフビット制御部４は、送信フレームレジスタ４０４に格納されたデータ及び冗長データ領域送信レジスタ４０３に格納されたデータに基づいて送信フレームデータ２４を生成してビットストリーム制御部２に出力する（Ｓ１２）。
　以上に、本発明の実施の形態１にかかる拡張スタッフビット制御部４の送信処理について説明したが、同一論理値が連続した５ビットの次の拡張スタッフビットを上書きする処理であれば、上述した処理手順には限定されず、適宜変更してもよい。例えば、基準ビットを設定して、基準ビットの論理値と直前に読み出したビットの論理値とを比較するようにしているが、直前に読み出したビットの論理値とそのビットの前に読み出したビットの論理値とを比較するようにしてもよい。また、例えば、ステップＳ４とステップＳ５の処理の実行順序を逆にしてもよい。
　続いて、図６を参照して、本発明の実施の形態１にかかる拡張スタッフビット制御部４の受信処理について説明する。図６は、本発明の実施の形態１にかかる拡張スタッフビット制御部４の受信処理を示すフローチャートである。
　拡張スタッフビット制御部４は、ビットストリーム制御部２から出力された受信フレームデータ２５を取得して、取得した受信フレームデータ２５のうち、冗長データ領域のデータを冗長データ領域受信レジスタ４０９に格納し、その他のデータを受信フレームレジスタ４１２に格納する（Ｓ２１）。
　同一論理値カウント部４１０は、受信フレームレジスタ４１２に格納された受信フレームデータ２５から１ビット読み出す（Ｓ２２）。なお、このステップＳ２２及び後述するステップＳ２６、Ｓ３１における１ビットの読み出しは、受信フレームデータ２５の先頭から順番に行われていく。よって、最初の読み出しでは、受信フレームデータ２５の先頭の１ビットが読み出され、既にビットの読み出しを行っている場合は、直前に読み出したビットの次のビットが読み出される。ここで、受信フレームデータ２５の先頭からの順番とは、受信フレームデータ２５に含まれるビットの受信順と等しい。同一論理値カウント部４１０は、受信フレームレジスタ４１２に格納されたデータを全て読み出したか否かを判定する（Ｓ２３）。
　受信フレームレジスタ４１２に格納されたデータを全て読み出したと判定した場合（Ｓ２３：Ｙｅｓ）、拡張スタッフビット制御部４は、後述するステップＳ３３の処理を実行する。
　受信フレームレジスタ４１２に格納されたデータを全て読み出していないと判定した場合（Ｓ２３：Ｎｏ）、同一論理値カウント部４１０は、カウンタのカウント値を「１」に初期化する（Ｓ２４）。同一論理値カウント部４１０は、直前に読み出したビットを、同一論理値が５ビット連続するか否かをカウントする基準となる基準ビットとして設定する（Ｓ２５）。同一論理値カウント部４１０は、受信フレームレジスタ４１２に格納されたデータから１ビット読み出す（Ｓ２６）。同一論理値カウント部４１０は、受信フレームレジスタ４１２に格納されたデータを全て読み出したか否かを判定する（Ｓ２７）。
　受信フレームレジスタ４１２に格納されたデータを全て読み出した場合（Ｓ２７：Ｙｅｓ）、拡張スタッフビット制御部４は、後述するステップＳ３３の処理を実行する。
　受信フレームレジスタ４１２に格納されたデータを全て読み出していない場合（Ｓ２７：Ｎｏ）、同一論理値カウント部４１０は、基準ビットと、直前に読み出したビットとが同一論理値であるか否かを判定する（Ｓ２８）。
　読み出したビットが同一論理値でない場合（Ｓ２８：Ｎｏ）、同一論理値カウント部４１０は、ステップＳ２４から処理を再開する。この場合、同一論理値が連続していないことになる。そのため、ステップＳ２４に戻って、直前に読み出したビットを基準ビットとして、同一論理値が５ビット連続するか否かのカウントを再開する。
　読み出したビットが同一論理値である場合（Ｓ２８：Ｙｅｓ）、同一論理値カウント部４１０は、カウンタをカウントアップする（Ｓ２９）。同一論理値カウント部４１０は、カウンタ値が閾値「５」になったか否かを判定する（Ｓ３０）。
　カウンタ値が閾値「５」になっていない場合（Ｓ３０：Ｎｏ）、同一論理値カウント部４１０は、ステップＳ２６から処理を再開する。この場合、基準ビットから直前に読み出したビットまで同一論理値が連続しているが、まだ同一論理値が５ビット連続していないことになる。そのため、ステップＳ２６に戻って、次のビットの論理値の確認を行う。
　カウンタ値が閾値「５」になった場合（Ｓ３０：Ｙｅｓ）、基準ビットから直前に読み出したビットまで同一論理値が５ビット連続することになる。つまり、直前に読み出したビットの次のビットは、拡張スタッフビットとなる。このとき、同一論理値カウント部４１０は、拡張スタッフビットが上書き前の論理値に復元される前に、受信フレームレジスタ４１２に格納された受信フレームデータ２５から次の拡張スタッフビットを１ビット読み出す（Ｓ３１）。元データ復元制御部４１１は、冗長データ領域受信レジスタ４０９のうちのその拡張スタッフビットに対応するビットに格納された上書き前の論理値を読み出す。そして、元データ復元制御部４１１は、読み出した上書き前の論理値で受信フレームレジスタ４１２のその拡張スタッフビットを上書きする（Ｓ３２）。これによって、拡張スタッフビットが上書き前の論理値に復元される。そして、同一論理値カウント部４０１は、ステップＳ２３に戻って、直前に読み出したビットを基準ビットとし（Ｓ２５）、同一論理値が５ビット連続するか否かのカウントを再開する。
　ステップＳ３３では、拡張スタッフビット制御部４は、受信フレームレジスタ４１２に格納されている、受信フレームデータ２５の拡張スタッフビットを上書き前の論理値に戻すことによって生成された受信フレームデータ２３をメッセージハンドラ５に出力する（Ｓ３３）。
　以上に、本発明の実施の形態１にかかる拡張スタッフビット制御部４の受信処理について説明したが、同一論理値が連続した５ビットの次の拡張スタッフビットに上書き前の論理値を復元する処理であれば、上述した処理手順には限定されず、適宜変更してもよい。例えば、基準ビットを設定して、基準ビットの論理値と読み出したビットの論理値とを比較するようにしているが、直前に読み出したビットの論理値とそのビットの前に読み出したビットの論理値とを比較するようにしてもよい。また、例えば、ステップＳ２４とステップＳ２５の処理の実行順序を逆にしてもよい。
　続いて、図７を参照して、本実施の形態１のメカニズム及び効果について説明する。ここでは、同一論理値としてＬｏｗが５ビット連続した場合について説明する。
　上述した本実施の形態１によれば、同一論理値としてＬｏｗが５ビット連続した場合には、その５ビットの次のビットに同一論理値のＬｏｗが強制的に設定されることになる。このようにすることで、この後に、送信フレームデータにおいて、Ｌｏｗが連続した５ビットの次にＨｉｇｈのスタッフビットが挿入された場合に、スタッフビットの次のビットをＬｏｗとすることができる。つまり、スタッフビットの直後の拡張スタッフビットをＬｏｗに上書きすることによって、ＣＡＮプロトコルで定義された再同期エッジである立下りエッジを作り出している。
　これによれば、再同期間隔の最悪値を１０ビットから６ビットに短縮することができる。よって、図３を参照して例示したように、低精度のクロックを生成するＳＳＣＧやクロック発振子等によってシステムを構築したとしても、その影響を低減することができる。つまり、低コストだが低精度のクロックを生成するＳＳＣＧやクロック発振子を使用したとしても、ＣＡＮ通信システムを構築することが可能となる。そのため、本実施の形態１によれば、低精度のクロックを使用して低コストでＣＡＮ通信システムを構築することができる。
　ここで、わざとジッタを加えたクロックを生成するＳＳＣＧは、ＥＭＩノイズを減少させるのに効果的であったが、ノード間のクロック誤差が大きくなるため、なかなか使用することができないという問題があった。それに対して、本実施の形態１では、上述したように、ＳＳＣＧを使用することができるようになるため、ノイズを低減することができる。例えば、車載アプリケーションならＦＭ（Frequency Modulation）ラジオの周波数帯が一般的なＭＣＵ（Micro Control Unit）の動作周波数と重複しているので、これに混入するノイズを低減して音質を高めることができるようになる。また、動作周波数の高速化に伴い、ＵＨＦ（Ultra High Frequency）帯にも高調波ノイズが悪影響を及ぼすことが考えられる。それに対して、本実施の形態１では、ＳＳＣＧによってそのノイズを低減することができるため、カーナビゲーションのフルセグテレビ受信を安定化させることができる。
　なお、上述した本実施の形態１では、送信フレームデータ２２において、同一論理値が連続した５ビットの次のビットを拡張スタッフビットとして、５ビット連続した同一論理値を上書きすることで、エッジを生成するようにしたが、これに限られない。言い換えると、直前にスタッフビットが挿入されるビットを拡張スタッフビットとして、スタッフビットの論理値の反転値を上書きすることで、エッジを生成するようにしたが、これに限られない。例えば、同一論理値が連続した５ビットの次のビットから連続して４（＝同一論理が連続した場合にスタッフビットを挿入するビット数「５」－スタッフビット数「１」）ビットのうち、いずれかのビットを拡張スタッフビットとして、５ビット連続した同一論理値で上書きするようにしてもよい。このようにしても、再同期間隔の最悪値を１０ビットから短縮することができる。
　具体的に例を挙げて説明すると、図７において、６ビット目のスタッフビットからＨｉｇｈの論理値が続く場合、１０ビット目のビットをＬｏｗに上書きしても、再同期間隔の最悪値を１０ビットから９ビットに短縮することができる。つまり、送信フレームデータ２２において、同一の論理値が連続した５ビット（図７の１ビット目～５ビット目）の次の拡張スタッフビットから連続して４ビット（図７の７ビット目～１０ビット目）のうち、いずれかのビットを、５ビット連続した同一論理値で上書きするようにしても、再同期間隔の最悪値を短縮することができる。
　また、上書きされた拡張スタッフビットの本来の論理値が何であるかは、送信フレームデータ２４及び受信フレームデータ２５の冗長データ領域によって示される。例えば、図８に示すように、最大で７９ビットのサイズとなる送信フレームデータ２２に対して、３バイトの冗長データ領域を定義する。ここで、送信フレームデータ２２は、ＣＡＮプロトコルのデータフレームにおけるスタートオブフレーム、アービトレーションフィールドＡｒｂ、コントロールフィールドＣＴＲＬ、及びデータフィールドＤＡＴＡからなる。
　図８に示すように、ＣＡＮプロトコルのデータフレームにおいて、本来ならデータフィールドＤＡＴＡとして使用される最大で８バイトの領域のうち、３バイトの領域を冗長データ領域として使用する。そのため、送信フレームデータ２２は、１ビットのスタートオブフレームと、最大で３２（＝１１＋１＋１＋１８＋１）ビットのアービトレーションフィールドＡｒｂと、６（＝１＋１＋４）ビットのコントロールフィールドＣＴＲＬと、最大で４０ビット（＝８バイト－３バイト）のデータフィールドＤＡＴＡと、からなる最大で７９ビットのデータとなる。
　続いて、図９を参照して、冗長データ領域の構成について説明する。冗長データ領域は、送信フレームデータの拡張スタッフビットのそれぞれに対応するように、上書き前の論理値が格納される。ここで、同一の論理値のビットが５ビット連続する毎にスタッフビットが１つ挿入されることになるため、７９ビットの送信フレームデータ２２に対しては、最大で１５ビットのスタッフビットが挿入される。よって、スタッフビット挿入後の送信フレームデータの先頭から冗長データ領域の手前までのサイズは、図９に示すように最大で９４（＝７９＋１５）ビットとなる。また、拡張スタッフビットはスタッフビットと同数となるため、最大で１５ビットの拡張スタッフビットが設定されることになる。そのため、図９に示すように、拡張スタッフビットの上書き前の論理値が最大で１５ビット冗長データ領域に記録されることになる。なお、図９では、送信フレームデータの先頭から末尾に向かった順の拡張スタッフビットのそれぞれの上書き前の論理値を、冗長データ領域の先頭から末尾に向かった順のビットのそれぞれに格納するようにしているが、拡張スタッフビットと上書き前の論理値とが対応付いていれば、これに限られない。なお、先頭から末尾に向かった順とは、ビットストリームとして送信した場合における送信順のことである。
　さらに、図９に示すように、冗長データ領域内においては、４ビット毎に左隣のビットの反転値を論理値とするビットを設けるようにしている。つまり、冗長データ領域においては、４ビット毎に１つ前のビットの反転値のビットを設けるようにしている。これによれば、冗長データ領域中に同一論理値が５ビット連続することを防止して、冗長データ領域中にスタッフビットが挿入されることを防止することができる。このようにしている理由としては、冗長データ領域に拡張スタッフビットを設ける必要が出てしまうと、さらにそれに対応する冗長データ領域が必要となってしまうからである。また、これによれば、再同期間隔を短縮することもできる。
　このように、本実施の形態１では、冗長データ領域を、最大で１５ビットとなる上書き前の論理値のビットと、４ビット毎に１つ前のビットの反転値を論理値とするビットと、を含むことができるサイズとして、３バイト長で定義している。なお、冗長データ領域のサイズは、送信フレームデータ２２の最大サイズに基づいて、拡張スタッフビットが最も多くなった場合でも、これらのビットを全て記録できるサイズであれば、ここで例示したサイズに限られない。
発明の実施の形態２．
　続いて、図１０を参照して、本発明の実施の形態２にかかるノード２００の構成について説明する。図１０は、本発明の実施の形態２にかかるノード２００の構成図である。なお、実施の形態１にかかるノード１００と同様の内容については説明を省略する。また、本発明の実施の形態２にかかるＣＡＮ通信システムの構成は、実施の形態１と同様であるため、説明を省略する。
　ノード２００は、拡張スタッフビット制御部４を有さず、ビットストリーム制御部２に換えてビットストリーム制御部７を有する点が、実施の形態１にかかるノード１００と異なる。
　ビットストリーム制御部７は、実施の形態１にかかるビットストリーム制御部２における処理に加えてさらに、立ち上りエッジでも再同期を行う。つまり、ビットストリーム制御部７は、ＣＡＮプロトコルで定められた立下りエッジでの再同期に加えて、立ち上がりエッジでも再同期を行う。また、メッセージハンドラ５は、ビットストリーム制御部７とメッセージバッファメモリ６との間で送信フレームデータ２２及び受信フレームデータを送受信することになる。
　続いて、図１１を参照して、本発明の実施の形態２にかかるビットストリーム制御部７の構成について説明する。図１１は、本発明の実施の形態２にかかるビットストリーム制御部７の構成図である。
　ビットストリーム制御部７は、ＣＲＣエンコード部７０１、フレームフォーマット整形出力制御部７０２、送信シフトレジスタ７０３、立ち上がり・立下り両エッジ検出回路７０４、ビット再同期制御部７０５、ビットサンプリング部７０６、受信シフトレジスタ７０７、ＣＲＣデコード及びスタッフビット除去部７０８、フリップフロップ群７０９、並びにプロトコル制御ステートマシン７１０を有する。
　ＣＲＣエンコード部７０１は、送信シフトレジスタ７０３から出力された送信フレームデータ２２に基づいてＣＲＣを生成する。ＣＲＣエンコード部７０１は、生成したＣＲＣを送信シフトレジスタ７０３に出力する。
　フレームフォーマット整形出力制御部７０２は、送信シフトレジスタ７０３から出力されたデータ７１１に、スタッフビットを挿入して送信データ出力（TXD）３１としてバストランシーバ１４に出力する。
　送信シフトレジスタ７０３は、メッセージハンドラ５から出力された送信フレームデータ２２を１ビットずつ順次ＣＲＣエンコード部７０１及び順次フレームフォーマット整形出力制御部７０２に出力する。また、送信シフトレジスタ７０３は、送信フレームデータ２２を続けてＣＲＣエンコード部７０１から出力されたＣＲＣを１ビットずつ順次フレームフォーマット整形出力制御部７０２に出力する。
　立ち上がり・立下り両エッジ検出回路７０４は、受信データ入力（RxD）３０の立ち上がりエッジ及び立下りエッジのそれぞれを検出する。立ち上がり・立下り両エッジ検出回路７０４は、立ち上がりエッジ及び立下りエッジのいずれかを検出した場合に、ビット再同期トリガ信号７１３をビット再同期制御部７０５に出力する。図１１に示すように、立ち上がり・立下り両エッジ検出回路７０４は、ＸＯＲ回路によって、受信データ入力（RxD）３０の任意のビットの論理値と、そのビットの次のビットの論理値とのＸＯＲ演算を行うことで、それぞれのビットの論理値が異なり、立ち上がりエッジ又は立下りエッジが発生していることを検出する。つまり、立ち上がり・立下り両エッジ検出回路７０４は、それぞれのビットの論理値をＸＯＲ回路に入力して、それぞれのビットの論理値が異なる場合にＸＯＲ回路から出力されるＨｉｇｈの信号をビット再同期トリガ信号７１３としてビット再同期制御部７０５に出力する。
　ビット再同期制御部７０５は、サンプルポイント毎にビットタイミング信号７１４をビットサンプリング部７０６に出力する。また、ビット再同期制御部７０５は、立ち上がり・立下り両エッジ検出回路７０４から出力されたビット再同期トリガ信号７１３に応じて、再同期を行う。つまり、ビット再同期制御部７０５は、立ち上り・立下り両エッジ検出回路７０４からのビット再同期トリガ信号７１３の出力をトリガとして、ビット再同期トリガ信号７１３の出力タイミングに基づいて、サンプルポイントを補正する。これによれば、本実施の形態２では、立下りエッジに加えて、立ち上がりエッジにおいても再同期を行うことができる。
　ビットサンプリング部７０６は、ビット再同期制御部７０５からビットタイミング信号７１４が出力されたときに、受信データ入力（RxD）３０のうち、フリップフロップ群７０９から出力されているビットの論理値７１２をサンプリングする。ビットサンプリング部７０６は、サンプリングした論理値７１５を順次受信シフトレジスタ７０７に出力する。つまり、ビットサンプリング部７０６によってサンプリングされた受信データ入力（RxD）３０が１ビットずつ順次受信シフトレジスタ７０７に出力される。
　受信シフトレジスタ７０７は、ビットサンプリング部７０６から出力された受信データ入力（RxD）３０を１ビットずつ順次ＣＲＣデコード及びスタッフビット除去部７０８に出力する。
　ＣＲＣデコード及びスタッフビット除去部７０８は、受信シフトレジスタ７０７から出力された受信データ入力（RxD）３０から、ＣＡＮプロトコルで定義されたスタッフビットを除去する。ＣＲＣデコード及びスタッフビット除去部７０８は、受信データ入力（RxD）３０からスタッフビットを除去した受信フレームデータに基づいてＣＲＣチェックを行う。ＣＲＣデコード及びスタッフビット除去部７０８は、ＣＲＣチェックで異常を検出した場合、異常を通知する異常通知信号７１６をプロトコル制御ステートマシン７１０に出力する。ＣＲＣデコード及びスタッフビット除去部７０８は、ＣＲＣチェック後に、受信フレームデータからＣＲＣを除去する。ＣＲＣデコード及びスタッフビット除去部７０８は、ＣＲＣを除去した受信フレームデータ２３を拡張スタッフビット制御部４に出力する。
　フリップフロップ群７０９は、メタステーブル伝搬防止用のフリップフロップを複数含む。フリップフロップ群７０９は、バストランシーバ１４から出力された受信データ入力（RxD）３０を１ビットずつ順次立ち上がり・立下り両エッジ検出回路７０４及びビットサンプリング部７０６に出力する。
　プロトコル制御ステートマシン７１０は、ＣＲＣデコード及びスタッフビット除去部７０８からの異常通知信号７１６の出力に応じて、異常通知信号２６をエラー管理部３に出力する。
　続いて、図１２を参照して、本実施の形態２のメカニズム及び効果について説明する。図１２に示すように、スタッフビットの後にも同一論理値が５ビット連続してしまう最悪ケースの場合、特許文献１にかかるＣＡＮプロトコルでは立下りエッジのみでの再同期だったため再同期間隔の最悪値が１０ビットであった。それに対して、本実施の形態２では、立ち上がりでも再同期することによって、再同期間隔の最悪値を５ビットに短縮することができる。
　よって、低精度のクロックを生成するＳＳＣＧやクロック発振子等によってシステムを構築したとしても、その影響を低減することができる。そのため、本実施の形態２によっても、低精度のクロックを使用して低コストでＣＡＮ通信システムを構築することができる。
　なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施の形態１及び本実施の形態２は、組み合わせて実施するようにしてもよい。
　本実施の形態では、ＣＡＮ通信システムを自動車に適用した場合について例示したが、これに限られない。例えば、船舶及び産業機器等にも適用してもよい。
　本実施の形態１では、スタッフビットの挿入及び拡張スタッフビットの特定を、同一論理値の５ビット連続しての検出に応じて行う場合について例示したが、このビット数は５ビットに限られない。
　本実施の形態１では、全ての拡張スタッフビットを上書きする場合について例示したが、これに限られない。例えば、拡張スタッフビットの上書き前の論理値が上書きする論理値と同一である場合、上書きをしないようにしてもよい。
　本実施の形態１では、ＣＡＮプロトコルに基づいて立下りエッジの検出に応じて、再同期を行う場合について例示したが、これに限られない。立ち上がりエッジの検出に応じて、再同期を行う場合において、上述した拡張スタッフビットに関する処理を実施するようにしても、立ち上りエッジの間隔を短縮することができるため、再同期間隔を短縮することができる。
　本実施の形態１では、ＣＡＮプロトコルに基づいて立下りエッジの検出に応じて、再同期を行う場合において、Ｈｉｇｈ及びＬｏｗのいずれのビットが５ビット連続しても、拡張スタッフビットを上書きするようにしているが、これに限られない。例えば、ＣＡＮプロトコルに基づいて立下りエッジの検出に応じて、再同期を行う場合において、Ｈｉｇｈ及びＬｏｗのうち、Ｌｏｗのビットが５ビット連続した場合に、拡張スタッフビットを上書きするようにしてもよい。
　この出願は、２０１１年３月３１日に出願された日本出願特願２０１１－０７７０３２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１　　ＣＡＮコントローラモジュール
２、７　　ビットストリーム制御部
３　　エラー管理部
４　　拡張スタッフビット制御部
５　　メッセージハンドラ
６　　メッセージバッファメモリ
１０　　ＣＡＮコントローラＬＳＩ
１１　　ＣＰＵ
１２　　他周辺モジュール
１３　　ＳＳＣＧ
１４　　バストランシーバ
２１　　ローカルバス
２２、２４　　送信フレームデータ
２３、２５　　受信フレームデータ
２６　　異常通知信号
３０　　受信データ入力
３１　　送信データ出力
４１、４２、４３　　クロック
１００、２００　　ノード
１０１　　ＣＡＮ通信システム
１０２　　ボディ系制御ノード
１０３　　安全系制御ノード
１０４　　情報系制御ノード
１０５　　エンジン系制御ノード
１０６　　シャーシ系制御ノード
４０１、４１０　　同一論理値カウント部
４０２　　拡張スタッフビット上書き制御部
４０３　　冗長データ領域送信レジスタ
４０４　　送信フレームレジスタ
４０５、４１４　　　　５ビット連続同一論理値検出信号
４０６　　送信フレームビット読み出し値
４０９　　冗長データ領域受信レジスタ
４１１　　元データ復元制御部
４１２　　受信フレームレジスタ
４１３　　受信フレームビット読み出し値
４１５　　上書き前の論理値
７０１　　ＣＲＣエンコード部
７０２　　フレームフォーマット整形出力制御部
７０３　　送信シフトレジスタ
７０４　　
７０５　　ビット再同期制御部
７０６　　ビットサンプリング部
７０７　　受信シフトレジスタ
７０８　　ＣＲＣデコード及びスタッフビット除去部
７０９　　フリップフロップ群
７１０　　プロトコル制御ステートマシン
７１１　　送信シフトレジスタからの出力データ
７１２　　受信データ入力のビットの論理値７１２
７１３　　ビット再同期トリガ信号
７１４　　ビットタイミング信号
７１５　　サンプリングした論理値
７１６　　異常通知信号

Claims (10)

  1. 　それぞれが第１の論理値又は当該第１の論理値を反転した第２の論理値のいずれかをとる複数のビットが連続するビットデータを送信するときに、ＣＡＮ（Controller Area Network）プロトコルに基づき、前記ビットデータにおいて同一の論理値が所定数連続するビットの次に、当該同一の論理値の反転値をとるスタッフビットを挿入した送信データを、前記ビットデータに代えて送信する送信装置と、
    　前記ＣＡＮプロトコルに基づき、前記送信装置から送信された送信データにおける前記第２の論理値から前記第１の論理値へのエッジの検出に応じて、前記送信装置との間で前記送信データの送受信の同期をとる同期処理を実行する受信装置と、を備え、
    　前記送信装置は、前記ビットデータを送信するときに、前記ビットデータにおいて前記第１の論理値が所定数連続するビットの次のビットから連続して前記所定数－１ビットのうち、いずれかのビットを前記第１の論理値に書き換える送信制御部を有する、
    　ＣＡＮ通信システム。
  2. 　前記送信制御部は、前記いずれかのビットの前記第１の論理値に書き換え前の論理値を、前記送信データとともに送信し、
    　前記受信装置は、
    　前記送信装置から送信された送信データからスタッフビットを除去して、当該スタッフビットを除去したビットデータにおいて前記第１の論理値に書き換えられたビットを、前記送信データとともに送信された書き換え前の論理値に戻す受信制御部を有する、
    　請求項１に記載のＣＡＮ通信システム。
  3. 　前記受信装置は、
    　前記送信データにおける前記第２の論理値から前記第１の論理値へのエッジを検出し、当該エッジの検出に応じてエッジ検出信号を出力するエッジ検出部と、
    　前記エッジ検出部からのエッジ検出信号の出力に応じて、前記同期処理を実行する同期制御部と、をさらに備え、
    　前記エッジ検出部は、さらに、前記送信データにおける前記第１の論理値から前記第２の論理値へのエッジを検出し、当該エッジの検出に応じて前記エッジ検出信号を出力する、
    　請求項１又は２に記載のＣＡＮ通信システム。
  4. 　前記送信制御部は、前記いずれかのビットとして、前記ビットデータにおいて前記第１の論理値が所定数連続するビットの次のビットを、前記第１の論理値に書き換える、
    　請求項１乃至３のいずれか１項に記載のＣＡＮ通信システム。
  5. 　前記送信制御部は、前記いずれかのビットが前記第２の論理値である場合、当該ビットを前記第１の論理値への書き換えを抑止する、
    　請求項１乃至４のいずれか１項に記載のＣＡＮ通信システム。
  6. 　前記ビットデータは、前記ＣＡＮプロトコルにおいて定義されるデータフレームのうち、スタートオブフレームからデータフィールドまでの７９ビット以下のデータである、
    　請求項１乃至５のいずれか１項に記載のＣＡＮ通信システム。
  7. 　前記第１の論理値は、Ｌｏｗであり、
    　前記第２の論理値は、Ｈｉｇｈである、
    　請求項１乃至６のいずれか１項に記載のＣＡＮ通信システム。
  8. 　ＣＡＮ（Controller Area Network）プロトコルに基づき、受信したデータにおける第１の論理値を反転した第２の論理値から前記第１の論理値へのエッジの検出に応じて、前記データの送受信の同期をとる同期処理を実行する受信装置に、それぞれが前記第１の論理値又は前記第２の論理値のいずれかをとる複数のビットが連続するビットデータを送信するときに、前記ＣＡＮプロトコルに基づき、前記ビットデータにおいて同一の論理値が所定数連続するビットの次に、当該同一の論理値の反転値をとるスタッフビットを挿入した送信データを、前記ビットデータに代えて送信する送信装置であって、
    　前記ビットデータを送信するときに、前記ビットデータにおいて前記第１の論理値が所定数連続するビットの次のビットから連続して前記所定数－１ビットのうち、いずれかのビットを前記第１の論理値に書き換える制御部を有する、
    　ＣＡＮ送信装置。
  9. 　送信装置が、それぞれが第１の論理値又は当該第１の論理値を反転した第２の論理値のいずれかをとる複数のビットが連続するビットデータを送信するときに、ＣＡＮ（Controller Area Network）プロトコルに基づき、前記ビットデータにおいて同一の論理値が所定数連続するビットの次に、当該同一の論理値の反転値をとるスタッフビットを挿入した送信データを、前記送信装置から前記ビットデータに代えて受信して、前記ＣＡＮプロトコルに基づき、当該送信データにおける前記第２の論理値から前記第１の論理値へのエッジの検出に応じて、前記送信装置との間で前記送信データの送受信の同期をとる同期処理を実行する受信装置であって、
    　前記受信装置が検出する前記第２の論理値から前記第１の論理値へのエッジは、前記第２の論理値から、前記送信装置が、前記ビットデータを送信するときに前記ビットデータにおいて前記第１の論理値が所定数連続するビットの次のビットから連続して前記所定数－１ビットのうち、いずれかのビットを書き換えた第１の論理値へのエッジを含む、
    　ＣＡＮ受信装置。
  10. 　それぞれが第１の論理値又は当該第１の論理値を反転した第２の論理値のいずれかをとる複数のビットが連続するビットデータを送信するときに、ＣＡＮ（Controller Area Network）プロトコルに基づき、前記ビットデータにおいて同一の論理値が所定数連続するビットの次に、当該同一の論理値の反転値をとるスタッフビットを挿入した送信データを、前記ビットデータに代えて送信する送信装置と、前記ＣＡＮプロトコルに基づき、前記送信装置から送信された送信データにおける前記第２の論理値から前記第１の論理値へのエッジの検出に応じて、前記送信装置との間で前記送信データの送受信の同期をとる同期処理を実行する受信装置との間のＣＡＮ通信方法であって、
    　前記送信装置が、前記ビットデータを送信するときに、前記ビットデータにおいて前記第１の論理値が所定数連続するビットの次のビットから連続して前記所定数－１ビットのうち、いずれかのビットを前記第１の論理値に書き換える、
    　ＣＡＮ通信方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112087418A (zh) * 2020-07-23 2020-12-15 北京经纬恒润科技股份有限公司 计算报文数据填充位的方法及装置
KR20220101741A (ko) * 2019-12-02 2022-07-19 로베르트 보쉬 게엠베하 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법
WO2025104828A1 (ja) * 2023-11-14 2025-05-22 Ａｓｔｅｍｏ株式会社 車両制御システム、車両制御装置および通信線の劣化検知方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9298529B2 (en) * 2014-05-29 2016-03-29 Freescale Semiconductor, Inc. Indicating internal transmitter errors in a controller area network (CAN)
DE102015209196A1 (de) * 2014-09-08 2016-03-10 Robert Bosch Gmbh Verfahren zur seriellen Übertragung eines Rahmens über ein Bussystem von einem Sender zu mindestens einem Empfänger und Teilnehmern eines Bussystems
EP3926904A1 (en) * 2020-06-15 2021-12-22 Nxp B.V. Controller area network apparatus
DE102021200080A1 (de) * 2021-01-07 2022-07-07 Robert Bosch Gesellschaft mit beschränkter Haftung Kommunikationssteuereinrichtung für eine Teilnehmerstation für ein serielles Bussystem und Verfahren zur Kommunikation in einem seriellen Bussystem
IT202100015488A1 (it) * 2021-06-14 2022-12-14 St Microelectronics Srl Microcontrollore e procedimento di funzionamento corrispondente
EP4213448B1 (en) * 2022-01-18 2025-05-07 Nxp B.V. Controller area network module and method for the module

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0556052A (ja) * 1991-08-23 1993-03-05 Furukawa Electric Co Ltd:The 多重伝送方式の受信応答方法
JPH06236333A (ja) * 1985-02-22 1994-08-23 Robert Bosch Gmbh データ処理装置に対する伝送すべきメッセージの処理方法
JPH06319172A (ja) * 1993-04-16 1994-11-15 Honda Motor Co Ltd 車両用データ伝送システム
JP2010124086A (ja) * 2008-11-18 2010-06-03 Daihatsu Motor Co Ltd 車載ネットワークの通信情報形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH504818A (de) * 1968-12-11 1971-03-15 Standard Telephon & Radio Ag Verfahren zur Datenübertragung über einen Kanal einer PCM-Nachrichtenanlage
US4095053A (en) * 1977-09-01 1978-06-13 Bell Telephone Laboratories, Incorporated Quasi-pulse stuffing synchronization
US5638411A (en) * 1991-05-23 1997-06-10 Mitsubishi Denki Kabushiki Kaisha Stuff bit synchronization system
US5680422A (en) * 1995-04-27 1997-10-21 Adtran Method and apparatus for reducing waiting time jitter in pulse stuffing synchronized digital communications
SE533636C2 (sv) * 2004-10-25 2010-11-16 Xinshu Man L L C Anordning vid bussförbindelse i CAN-system
KR101135101B1 (ko) * 2005-10-17 2012-04-16 엘지전자 주식회사 캔에서의 데이터 길이 코드를 이용한 데이터 필드 패딩방법
EP2339790A1 (en) * 2009-12-28 2011-06-29 Nxp B.V. Definition of wakeup bus messages for partial networking

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06236333A (ja) * 1985-02-22 1994-08-23 Robert Bosch Gmbh データ処理装置に対する伝送すべきメッセージの処理方法
JPH0556052A (ja) * 1991-08-23 1993-03-05 Furukawa Electric Co Ltd:The 多重伝送方式の受信応答方法
JPH06319172A (ja) * 1993-04-16 1994-11-15 Honda Motor Co Ltd 車両用データ伝送システム
JP2010124086A (ja) * 2008-11-18 2010-06-03 Daihatsu Motor Co Ltd 車載ネットワークの通信情報形成方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220101741A (ko) * 2019-12-02 2022-07-19 로베르트 보쉬 게엠베하 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법
KR102909545B1 (ko) 2019-12-02 2026-01-09 로베르트 보쉬 게엠베하 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법
CN112087418A (zh) * 2020-07-23 2020-12-15 北京经纬恒润科技股份有限公司 计算报文数据填充位的方法及装置
CN112087418B (zh) * 2020-07-23 2022-08-09 北京经纬恒润科技股份有限公司 计算报文数据填充位的方法及装置
WO2025104828A1 (ja) * 2023-11-14 2025-05-22 Ａｓｔｅｍｏ株式会社 車両制御システム、車両制御装置および通信線の劣化検知方法

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