KR20220101741A - 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법 - Google Patents

직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법 Download PDF

Info

Publication number
KR20220101741A
KR20220101741A KR1020227022450A KR20227022450A KR20220101741A KR 20220101741 A KR20220101741 A KR 20220101741A KR 1020227022450 A KR1020227022450 A KR 1020227022450A KR 20227022450 A KR20227022450 A KR 20227022450A KR 20220101741 A KR20220101741 A KR 20220101741A
Authority
KR
South Korea
Prior art keywords
frame
bus system
bits
communication control
control device
Prior art date
Application number
KR1020227022450A
Other languages
English (en)
Inventor
플로리안 하르트비히
크리스찬 센저
크리스찬 호스트
아르투어 무터
Original Assignee
로베르트 보쉬 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로베르트 보쉬 게엠베하 filed Critical 로베르트 보쉬 게엠베하
Publication of KR20220101741A publication Critical patent/KR20220101741A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40013—Details regarding a bus controller
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H03M13/095—Error detection codes other than CRC and single parity bit codes
    • H03M13/096—Checksums
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0006—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission format
    • H04L1/0007—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission format by modifying the frame length
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40052—High-speed IEEE 1394 serial bus
    • H04L12/40071—Packet processing; Packet format
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40052—High-speed IEEE 1394 serial bus
    • H04L12/40084—Bus arbitration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/4013—Management of data rate on the bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/22—Parsing or analysis of headers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/34—Bits, or blocks of bits, of the telegraphic message being interchanged in time
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L2001/0092—Error control systems characterised by the topology of the transmission link
    • H04L2001/0094—Bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L2012/40208—Bus networks characterized by the use of a particular bus standard
    • H04L2012/40215—Controller Area Network CAN

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Small-Scale Networks (AREA)

Abstract

본 발명은, 직렬 버스 시스템(1)용 가입자국(10; 30) 및 직렬 버스 시스템(1)에서의 통신 방법에 관한 것이다. 이러한 가입자국(10; 30)은, 버스 시스템(1)의 가입자국(10; 30)과 하나 이상의 다른 가입자국(10; 20; 30)의 통신을 제어하기 위한 통신 제어 장치(11; 31)와; 통신 제어 장치(11; 31)에 의해 생성된 송신 신호(TXD)를 버스 시스템(1)의 버스(40)에 직렬 송신하도록 구성되고, 버스 시스템(1)의 버스(40)로부터의 신호들을 직렬 수신하도록 구성된 송수신 장치(12; 32);를 포함하고, 통신 제어 장치(11; 31)는 프레임(450)에 따라 송신 신호(TXD)를 생성하고 프레임(450) 내에 헤더 체크섬(HCRC)을 삽입하도록 구성되고, 이러한 헤더 체크섬에는 프레임(450) 내의 사용자 데이터를 위해 제공되는 데이터 필드(455) 앞에 배열되는 프레임 헤더의 비트들만이 산입되며, 통신 제어 장치(11; 31)는 구성되고, 통신 제어 장치(11; 31)는 헤더 체크섬(HCRC)의 계산을 위하여, 동적 스터프 비트들이 사용되는 프레임 헤더의 부분에 대한 헤더 체크섬(HCRC)의 계산의 중간 결과가 0 벡터와 같지 않도록 하는 사전 결정된 시작 값(R_S) 및 사전 결정된 체크섬 다항식(CRC_P)을 사용하도록 구성된다.

Description

직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법
본 발명은 높은 데이터 속도 및 높은 유연성 그리고 높은 에러 강건성으로 작동하는 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법에 관한 것이다.
예를 들어 차량들 내의 센서들과 제어 장치들 간의 통신을 위한 버스 시스템들은 기술 시스템 또는 차량의 기능 수에 따라 많은 양의 데이터를 전송할 수 있어야 한다. 이 경우, 데이터가 이전보다 더 빠르게 송신자로부터 수신자로 전송되어야 하고, 필요한 경우 대용량 데이터 패킷도 전송 가능할 것이 요구되는 일이 빈번하다.
차량들에서는, CAN FD에서의 CAN 프로토콜 사양으로서 ISO11898-1:2015 표준의 메시지로서의 데이터가 전송되는 버스 시스템이 현재 도입 단계에 있다. 이러한 메시지는 센서, 제어 장치, 송신기 등과 같은 버스 시스템의 버스 가입자들 사이에서 전송된다. CAN FD는 대부분의 제조사들에 의해 첫번째 단계에서는 2Mbit/s의 데이터 비트 전송률 및 500kbit/s의 중재 비트 전송률에 의해 차량에서 사용된다.
더 높은 데이터 속도를 구현하기 위하여, 하기에 CAN XL이라고 불리는 CAN FD용 후속 버스 시스템이 현재 개발되고 있다. CAN XL은, CAN 버스를 통한 순수 데이터 전송과 더불어, 기능 안전(Safety), 데이터 보안(Security) 및 서비스 품질(QoS = Quality of Service)과 같은 여타 기능들도 지원해야 한다. 이는 자율 주행 차량에서 필요한 기본적 특성들이다.
CAN XL 및 CAN FD 그리고 고전적 CAN이 호환 가능한 경우가 매우 바람직하다. 이러한 경우, CAN FD 프레임 내의 res 비트에 의하여 CAN FD 프레임과 CAN XL 프레임 간의 구분이 이루어진다. 호환성으로 인하여, CAN FD 중재 필드에 사용되는 동적 스터프 비트들에 대한 규칙들은 이러한 res 비트에 이르기까지 CAN XL에도 적용될 수 있다.
시스템의 기능 안전을 위해서는, 잔류 에러 확률이 가능한 한 낮은 것이 매우 바람직하고 중요하다. 클래스 1의 에러들, 즉 실수로 반전되어 샘플링된 비트들(비트 플립들) 및/또는 클래스 2의 에러들, 즉 국부적으로 누적된 비트 에러들(버스트 에러들)은 체크섬(CRC = Cyclic Redundancy Check)을 사용하여 충분한 확률로 인식될 수 있다. 수신된 가입자국이 프레임의 포맷 체크도 실행한다는 점에 유의해야 한다. 이는, 특히 버스트 에러(버스팅 에러)도 인식하는데 도움이 된다. 에러 인식의 품질은 잔류 에러 확률을 통해 표현될 수 있다. 잔류 에러 확률은, 프레임의 송신자가 아닌 버스 시스템의 수신 가입자국(수신 노드)에 에러가 있음에도 불구하고 프레임이 올바른 것으로 수락될 가능성을 나타낸다.
고전적 CAN에서, CRC 계산은 후속 단점을 갖는다. 고전적 CAN에서, 동적 스터프 비트들은 CRC 계산에 입력되지 않는다. 이러한 이유로, 고전적 CAN에서는 체크섬(CRC)이 확실히 인식할 수 없는 클래스 3의 에러가 존재한다. 이러한 에러(클래스 3)는 단 2개의 비트들의 플립을 통해 발생하는데, 이는 비트 플립이라고도 불린다. 이 경우, 하나의 비트 플립은 동적 스터프 조건을 생성하고, 다른 비트 플립은 동적 스터프 조건을 취소한다. 이 경우, 직렬 전송된 비트들(비트 스트림) 내의 비트 플립들의 순서는 상관이 없다. 이에 따라, CRC 계산이 실제로는 고전적 CAN에서 5개의 비트 플립들(클래스 1의 에러)을 확실히 인식할 수 있더라도, CRC 계산이 이러한 유형의 에러를 인식하지 못할 확률이 높다. 따라서, 클래스 3의 에러는 특히 문제가 있는 경우이거나 위험한 에러이다.
CAN FD에서 클래스 3의 에러에 대해 강건하기 위하여, CAN FD에서 동적 스터프 비트들은 CRC 계산에 포함된다. 그러나, CAN FD CRC에 의해 인식되지 않는 클래스 4의 에러가 존재함이 추후에 밝혀졌다. 이러한 클래스 4의 에러는 동적 스터프 조건에서의 수신 가입자국의 데이터 스트림 내로의 비트 삽입(Bit Insertion) 또는 개별 비트 손실(Bit Drop)이다. 즉, 잘못된 재동기화로 인하여 수신 가입자국이, 송신 가입자국(송신 노드)에 의해 실제로 전송된 것보다 1비트 더 많거나 1비트 더 적게 보게 된다. 그러나, CAN에서의 동적 스터프 비트들이 동일한 값을 가진 5개의 동일한 비트들 뒤에만 삽입되기 때문에 이는 눈에 띄지 않는다.
CAN FD에서 동적 스터프 비트들이 CRC 계산에 포함되는 것은 CRC 필드 내의 "스터프 비트 카운터"를 필요하게 만든다. 이러한 "스터프 비트 카운터"는 클래스 4의 에러가 미발견 상태로 유지될 확률을 감소시키지만, 이러한 문제를 완전히 해결하지는 못한다. 또한, 이러한 "스터프 비트 카운터"는 전송 가능한 사용자 데이터 속도를 감소시키는 데이터 잉여(오버헤드) 및 복잡성을 야기한다.
또한 CAN FD에는 헤더 체크섬(header CRC)이 존재하지 않는다. 이를 통해, 데이터 길이 필드(DLC = DataLengthCode)의 코드 내 에러가 인식될 수 없다.
이에 따라, 데이터 길이 필드의 코드 내의 비트 에러는, CAN FD 프레임의 송신자가 아닌 버스 시스템의 수신 가입자국(수신 노드)이 CAN FD 프레임 내에서 잘못된 프레임 길이를 디코딩하도록 유도할 수 있다. 따라서, 수신 가입자국(수신 노드)은 잘못된 위치에서 체크섬(CRC)을 체크한다.
CAN XL에서의 CRC 계산이 CAN FD에서와 같이 실행된다면, CAN XL은 CAN FD와 동일한 단점들을 가질 것이다.
따라서, 본 발명의 과제는 상술한 문제점들을 해결하는, 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법을 제공하는 것이다. 특히, 데이터 속도가 더 빠르고 프레임 당 사용자 데이터의 양이 증가할 때에도 통신의 높은 에러 강건성을 구현하기 위하여, 비트 스트림 내의 동적 스터프 비트와 관련된 에러들이 매우 확실하게 인식되는 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법이 제공되어야 한다.
이러한 과제는 청구항 제1항의 특징들을 갖는 직렬 버스 시스템용 가입자국에 의해 해결된다. 이러한 가입자국은, 버스 시스템의 가입자국과 하나 이상의 다른 가입자국과의 통신을 제어하기 위한 통신 제어 장치와; 통신 제어 장치에 의해 생성된 송신 신호를 버스 시스템의 버스에 직렬 송신하도록 구성되고, 버스 시스템의 버스로부터의 신호들을 직렬 수신하도록 구성된 송수신 장치;를 갖고, 통신 제어 장치는 프레임에 따라 송신 신호를 생성하고 프레임 내에 헤더 체크섬을 삽입하도록 구성되고, 이러한 헤더 체크섬에는 프레임 내의 사용자 데이터를 위해 제공되는 데이터 필드 앞에 배열되는 프레임 헤더의 비트들만이 산입되며, 통신 제어 장치는, 잇따른 5개의 동일한 비트들 뒤에 역 스터프 비트가 프레임의 비트 스트림에 삽입되는 방식으로 동적 스터프 비트들을 프레임 헤더 내에 삽입하도록 구성되며, 통신 제어 장치는 헤더 체크섬의 계산을 위하여, 동적 스터프 비트들이 사용되는 프레임 헤더의 부분에 대한 헤더 체크섬의 계산의 중간 결과가 0 벡터와 같지 않도록 하는 사전 결정된 시작 값 및 사전 결정된 체크섬 다항식을 사용하도록 구성된다.
가입자국의 이러한 구성을 통하여, CAN XL에서 헤더 체크섬을 계산할 때의 높은 에러 인식 확률이 가능하다. 이를 통해, 동적 스터프 비트들과 관련한 헤더 체크섬(HCRC) 내의 에러들이 최소화될 수 있다. 결과적으로, 버스 시스템 내 통신에서의 에러들이 신속하고 확실히 드러날 수 있다.
전체적으로, 설명된 가입자국의 구성은 스터프 비트들과 관련된 CAN FD의 상술한 2개의 단점들을 매우 양호하게 회피할 수 있다. 즉, 가입자국은 데이터 길이 코드의 샘플링에서의 에러를 충분히 확실하게 인식할 수 있다. 더욱이, 가입자국의 구성은 전송 가능한 사용자 데이터 속도를 높이기 위해 프레임 내의 추가 필드들을 선택적으로 절감할 수 있다. 따라서, 상술한 가입자국에서는 예를 들어 CAN FD에서와 같은 "스터프 카운트"가 무조건 요구되지는 않는다.
결과적으로, 가입자국에 의해서는 프레임당 사용자 데이터의 양이 증가할 때에도, 버스 시스템의 운영에서의 현재 이벤트에 대한 유연성이 뛰어나면서도 높은 기능 안전으로 그리고 낮은 에러율로 프레임들의 송수신이 보장될 수 있다.
이 경우, 버스 시스템 내의 가입자국에 의해서는 특히, 제1 통신 단계에서, CAN에 의해 공지된 중재를 유지하면서도, 전송 속도를 CAN 또는 CAN FD에 비해 다시 한번 상당히 상승시키는 것이 가능하다.
가입자국에 의해 실행되는 이러한 방법은, CAN 프로토콜 및/또는 CAN FD 프로토콜에 따라 메시지를 송신하는 하나 이상의 CAN 가입자국 및/또는 하나 이상의 CAN FD 가입자국도 버스 시스템 내에 존재하는 경우에 사용될 수도 있다.
가입자국의 바람직한 추가 실시예들은 종속 청구항들에 제공된다.
사전 결정된 시작 값은 (1,0,0,0,0,0,0,0,0,0,0,0,0)과 같을 수 있다.
대안적으로, 사전 결정된 시작 값은 (0,0,1,1,0,0,0,0,0,0,0,0,0)과 같다.
사전 결정된 시작 값으로 설정 가능하고, 사전 결정된 체크섬 다항식을 구현하는 전기 회로의 하나 이상의 스위칭 요소를 헤더 체크섬의 계산을 위해 사용하도록 통신 제어 장치가 구성되는 것이 고려 가능하다.
사전 결정된 체크섬 다항식(CRC_P)은 x13 + x12 + x11 + x8 + x7 + x6 + x5 + x2 + x1 + 1과 같을 수도 있다.
CAN FD와의 선택적 호환성을 위해 통신 제어 장치는 프레임 헤더의 제1 부분에만 동적 스터프 비트들을 삽입하도록 구성된다.
한 가지 옵션에 따르면, 통신 제어 장치는 동적 스터프 비트의 수가 인코딩된 프레임 내에 필드를 삽입하도록 구성되고, 통신 제어 장치는 프레임의 사용자 데이터가 삽입된 데이터 필드 앞에 하나 이상의 필드를 삽입하도록 구성된다.
선택적으로 송수신 장치는, 버스 시스템의 가입자국들 간에 교환되는 메시지를 위하여 제1 통신 단계에서 버스로 송신된 신호의 비트 시간이 제2 통신 단계에서 송신된 신호의 비트 시간과는 상이할 수 있는 방식으로, 통신 제어 장치에 의해 생성된 송신 신호를 버스 시스템의 버스로 직렬 송신하도록 구성된다.
메시지를 위해 형성된 프레임이 CAN FD와 호환되도록 형성되는 것이 가능하며, 버스 시스템의 가입자국들 중 어느 가입자국이 후속 제2 통신 단계에서 버스에 대한 적어도 일시적으로 독점적이고 충돌없는 액세스를 얻을 것인지에 대한 합의가 제1 통신 단계에서 이루어진다.
언급된 과제는 또한 청구항 제10항의 특징들을 갖는 직렬 버스 시스템용 가입자국에 의해 해결된다. 이러한 가입자국은, 버스 시스템의 가입자국과 하나 이상의 다른 가입자국과의 통신을 제어하기 위한 통신 제어 장치와; 통신 제어 장치에 의해 생성된 송신 신호를 버스 시스템의 버스에 직렬 송신하도록 구성되고, 버스 시스템의 버스로부터의 신호들을 직렬 수신하도록 구성된 송수신 장치;를 갖고, 통신 제어 장치는 프레임에 따라 송신 신호를 생성하고 프레임 내에 헤더 체크섬을 삽입하도록 구성되고, 이러한 헤더 체크섬에는 프레임 내의 사용자 데이터를 위해 제공되는 데이터 필드 앞에 배열되는 프레임 헤더의 비트들만이 산입되며, 통신 제어 장치는, 잇따른 5개의 동일한 비트들 뒤에 역 스터프 비트가 프레임의 비트 스트림에 삽입되는 방식으로 동적 스터프 비트들을 프레임 헤더 내에 삽입하도록 구성되며, 통신 제어 장치는, 사전 결정된 시작 값으로 설정 가능하고 사전 결정된 체크섬 다항식을 구현하는 전기 회로의 하나 이상의 스위칭 요소를 헤더 체크섬의 계산을 위해 사용하도록 구성되고, 사전 결정된 체크섬 다항식은 x13 + x12 + x11 + x8 + x7 + x6 + x5 + x2 + x1 + 1와 같다.
사전 결정된 시작 값과 사전 결정된 체크섬 다항식의 조합은, 통신 제어 장치에 의해 동적 스터프 비트들이 삽입될 수 있는 프레임 헤더의 부분에 대한 헤더 체크섬의 계산의 중간 결과가 0 벡터와 같지 않은 방식으로 구성될 수도 있다.
상술한 가입자국은, 서로 직렬 통신할 수 있는 방식으로 버스를 통해 서로 연결된 2개 이상의 가입자국들 및 하나의 버스를 또한 포함하는 버스 시스템의 일부일 수 있다. 이 경우, 2개 이상의 가입자국들 중 하나 이상의 가입자국은 상술한 가입자국이다.
또한, 상술한 과제는 청구항 제13항에 따른 직렬 버스 시스템에서의 통신 방법에 의해 해결된다. 이러한 방법은 통신 제어 장치 및 송수신 장치를 포함하는 버스 시스템의 가입자국에 의해 실행되고, 이러한 방법은, 통신 제어 장치에 의하여, 버스 시스템의 가입자국과 하나 이상의 다른 가입자국과의 통신을 제어하는 단계와; 송수신 장치에 의하여, 통신 제어 장치에 의해 생성된 송신 신호를 버스 시스템의 버스에 송신하는 단계이며, 송수신 장치는 또한 버스 시스템의 버스로부터의 신호들을 직렬 수신하도록 구성되는 단계와; 통신 제어 장치에 의하여, 프레임에 따라 송신 신호를 생성하는 단계;를 포함하고, 통신 제어 장치는 프레임 내에 헤더 체크섬을 삽입하고, 이러한 헤더 체크섬에는 프레임 내의 사용자 데이터를 위해 제공되는 데이터 필드 앞에 배열되는 프레임 헤더의 비트들만이 산입되며, 통신 제어 장치는, 잇따른 5개의 동일한 비트들 뒤에 역 스터프 비트가 프레임의 비트 스트림에 삽입되는 방식으로 동적 스터프 비트들을 프레임 헤더 내에 삽입하며, 통신 제어 장치는 헤더 체크섬의 계산을 위하여, 사전 결정된 시작 값 및 사전 결정된 체크섬 다항식을 사용하고, 통신 제어 장치는 헤더 체크섬의 계산을 위하여, 동적 스터프 비트들이 사용되는 프레임 헤더의 부분에 대한 헤더 체크섬의 계산의 중간 결과가 0 벡터와 같지 않도록 하는 사전 결정된 시작 값 및 사전 결정된 체크섬 다항식을 사용한다.
이러한 방법은 가입자국과 관련하여 상술한 것과 동일한 장점을 제공한다.
본 발명의 추가적인 가능한 구현예들은, 실시예들과 관련하여 상기에 또는 하기에 설명된 특징들 및 실시예들의 명시적으로 언급되지 않은 조합들도 포함한다. 이 경우, 통상의 기술자는 본 발명의 각각의 기본 형태에 대한 개선 또는 추가로서의 개별 양태들도 추가할 것이다.
하기에 본 발명은 첨부된 도면의 참조 하에 그리고 실시예들에 의해 더 상세히 설명된다.
도 1은 제1 실시예에 따른 버스 시스템의 단순화된 블록 회로도이다.
도 2는 제1 실시예에 따른 버스 시스템의 가입자국에 의해 송신될 수 있는 메시지의 구조를 설명하기 위한 도표이다.
도 3은 제1 실시예에 따른 버스 시스템의 가입자국의 단순화된 개략적 블록 회로도이다.
도 4는 제1 실시예에 따른 가입자국에서의 버스 신호(CAN-XL_H 및 CAN-XL_L)들의 시간 진행 곡선이다.
도 5는 제1 실시예에 따른 가입자국에서의 버스 신호(CAN-XL_H 및 CAN-XL_L)들의 차동 전압(VDIFF)의 시간 진행 곡선이다.
도 6은 제2 실시예에 따른 헤더 체크섬의 계산을 위한 전기 회로의 회로도이다.
도 7은 제3 실시예에 따른 버스 시스템의 가입자국에 의해 송신될 수 있는 메시지의 구조를 설명하기 위한 도표이다.
도면에서 동일하거나 기능상 동일한 요소들에는 달리 명시되지 않는 한 동일한 도면 부호들이 제공된다.
도 1은 하기에 설명된 바와 같이 특히 기본적으로 CAN 버스 시스템, CAN FD 버스 시스템, CAN XL 버스 시스템 및/또는 그 변형예들을 위해 구성된 버스 시스템(1)을 예시로서 도시한다. 버스 시스템(1)은 차량, 특히 자동차, 비행기 등에서 또는 병원 등에서 사용될 수 있다.
도 1에서, 버스 시스템(1)은, 제1 버스 와이어(41) 및 제2 버스 와이어(42)를 구비한 버스(40)에 각각 접속되는 복수의 가입자국(10, 20, 30)들을 갖는다. 버스 와이어(41, 42)들은 CAN_H 및 CAN_L 또는 CAN-XL_H 및 CAN-XL_L로도 불릴 수 있고, 우성 레벨의 커플링 이후의 전기적 신호 전송을 위해 또는 송신 상태의 신호를 위한 열성 레벨들 또는 다른 레벨들의 생성을 위해 사용된다. 버스(40)를 통해, 메시지(45, 46)들이 신호들의 형태로 개별 가입자국(10, 20, 30)들 사이에서 직렬 전송 가능하다. 도 1에 들쭉날쭉한 검은색 블록 화살표로 도시된 바와 같이, 통신 시에 버스(40)에 에러가 발생하면, 선택적으로 에러 프레임(47)(에러 플래그)이 송신될 수 있다. 가입자국(10, 20, 30)들은 예를 들어 자동차의 제어 장치, 센서, 디스플레이 장치 등이다.
도 1에 도시된 바와 같이, 가입자국(10)은 통신 제어 장치(11), 송수신 장치(12) 및 프레임 체크 모듈(15)을 갖는다. 가입자국(20)은 통신 제어 장치(21) 및 송수신 장치(22)를 갖는다. 가입자국(30)은 통신 제어 장치(31), 송수신 장치(32) 및 프레임 체크 모듈(35)을 갖는다. 가입자국(10, 20, 30)들의 송수신 장치(12, 22, 32)들은 도 1에 도시되어 있지 않더라도 각각 버스(40)에 직접 접속된다.
통신 제어 장치(11, 21, 31)들은 각각의 가입자국(10, 20, 30)과, 버스(40)에 접속된 가입자국(10, 20, 30)들 중 하나 이상의 다른 가입자국의, 버스(40)를 통한 통신을 제어하는데 각각 사용된다.
통신 제어 장치(11, 31)들은, 예를 들어 수정된 CAN 메시지(45)들인 제1 메시지(45)를 생성하고 판독한다. 이 경우, 수정된 CAN 메시지(45)들은, 도 2를 참조하여 더 상세히 설명되고 각각의 프레임 체크 모듈(15, 35)이 사용되는 CAN XL 포맷에 기초하여 형성된다. 또한, 통신 제어 장치(11, 31)들은, 필요에 따라 CAN XL 메시지(45) 또는 CAN FD 메시지(46)를 송수신 장치(32)를 위해 제공하거나 그로부터 수신하도록 구성될 수 있다. 이 경우에도 각각의 프레임 체크 모듈(15, 35)들이 사용된다. 즉, 통신 제어 장치(11, 31)들은 제1 메시지(45) 또는 제2 메시지(46)를 생성하고 판독하며, 제1 및 제2 메시지(45, 46)는 자신들의 데이터 전송 표준, 즉 이러한 경우 CAN XL 또는 CAN FD를 통해 구분된다.
통신 제어 장치(21)는 ISO 11898-1:2015에 따른 종래의 CAN 컨트롤러, 즉 CAN FD를 허용하는 고전적 CAN 컨트롤러 또는 CAN FD 컨트롤러와 같이 구성될 수 있다. 통신 제어 장치(21)는 제2 메시지(46)들, 예를 들어 CAN FD 메시지(46)들을 생성하고 판독한다. CAN FD 메시지(46)들에서는 0개에서 64개까지 이르는 데이터 바이트가 포함될 수 있으며, 이러한 데이터 바이트는 또한 고전적 CAN 메시지에서보다 훨씬 더 빠른 데이터 속도로 전송된다. 특히, 통신 제어 장치(21)는 종래의 CAN FD 컨트롤러와 같이 구성된다.
송수신 장치(22)는 ISO 11898-1:2015에 따른 종래의 CAN 트랜시버 또는 CAN FD 트랜시버와 같이 구성될 수 있다. 송수신 장치(12, 32)들은, 필요에 따라 CAN XL 포맷에 따른 메시지(45)들 또는 현재 CAN FD 포맷에 따른 메시지(46)들을 관련 통신 제어 장치(11, 31)를 위해 제공하거나 그로부터 수신하도록 구성될 수 있다.
2개의 가입자국(10, 30)들에 의해, CAN XL 포맷을 갖는 메시지(45)들의 생성과 전송, 그리고 이러한 메시지(45)들의 수신이 구현 가능하다.
도 2는, 버스(40)로의 송신을 위한 송수신 장치(12)를 위한 통신 제어 장치(11)에 의해 제공되는 것과 같은 CAN XL 프레임(450)을 메시지(45)에 대해 도시한다. 이 경우, 통신 제어 장치(11)는 본 실시예에서 프레임(450)을 도 2에도 도시된 바와 같이 CAN FD와 호환되도록 생성한다. 이는 가입자국(30)의 통신 제어 장치(31) 및 송수신 장치(32)에도 동일하게 적용된다.
도 2에 따라, CAN XL 프레임(450)은 버스(40) 상에서의 CAN 통신을 위해 상이한 통신 단계(451, 452)들, 즉 중재 단계(451) 및 데이터 단계(452)로 분할된다. 프레임(450)은 중재 필드(453), 제어 필드(454), 데이터 필드(455), 체크섬(FCRC) 및 전환 시퀀스(ADS)에 대한 체크섬 필드(456), 그리고 확인 필드(457)를 갖는다.
중재 단계(451)에서는, 중재 필드(453) 내의 식별자(ID)에 의하여, 어느 가입자국(10, 20, 30)이 가장 높은 우선 순위를 갖는 메시지(45, 46)를 송신하기를 원하는지 그리고 이에 따라 다음번에 후속 데이터 단계(452)에서의 송신을 위해 버스 시스템(1)의 버스(40)에 대한 독점적 액세스를 얻을 것인지에 대한 합의가 비트 단위로 가입자국(10, 20, 30)들 사이에서 이루어진다. 중재 단계(451)에서는 CAN 및 CAN FD에서와 같은 물리 계층이 사용된다. 이러한 물리 계층은 공지된 OSI 모델(Open Systems Interconnection Model)의 비트 전송 계층 또는 계층 1에 상응한다.
이러한 단계(451) 동안 중요한 점은, 더 높은 우선 순위의 메시지(45, 46)가 방해받는 일 없이 버스(40)에 대한 가입자국(10, 20, 30)들의 동시적 액세스를 허용하는 공지된 CSMA/CR 방법이 사용된다는 것이다. 이로 인해, 버스 시스템(1)에는 추가의 버스 가입자국(10, 20, 30)들이 비교적 간단히 추가될 수 있는데, 이는 매우 바람직하다.
CSMA/CR 방법으로 인해, 버스(40) 상의 우성 상태들을 갖는 다른 가입자국(10, 20, 30)들에 의해 오버라이트될 수 있는 버스(40) 상의 소위 열성 상태들이 존재해야 한다. 열성 상태에서, 개별 가입자국(10, 20, 30)에는 고 임피던스 조건이 우세한데, 이는 버스 회로의 기생 성분과 조합하여 더 긴 시간 상수를 초래한다. 이로 인해, 오늘날의 CAN FD 물리 계층의 최대 비트 전송률이 실제 차량에서 사용될 때 현재 초당 약 2메가비트로 제한된다.
데이터 단계(452)에서는, 제어 필드(454)의 부분과 더불어, 데이터 필드(455)로부터의 CAN-XL 프레임 또는 메시지(45)의 사용자 데이터와, 체크섬(FCRC) 그리고 또한 데이터 단계(452)로부터 중재 단계(451)로 다시 전환하는데 사용되는 필드(DAS)에 대한 체크섬 필드(456)가 송신된다.
메시지(45)의 송신자는, 가입자국(10)이 송신자로서 중재에서 이겼을 때 그리고 이에 따라 가입자국(10)이 송신자로서 송신을 위해 버스 시스템(1)의 버스(40)에 대한 독점적 액세스를 가질 때에야 비로소, 데이터 단계(452)의 비트들을 버스(40)로 송신하기를 시작한다.
매우 일반적으로, CAN XL를 갖는 버스 시스템에서는 CAN 또는 CAN FD에 비하여, 하기의 상이한 특성들, 즉
a) CAN 및 CAN FD의 강건성과 사용자 친화성을 담당하는 입증된 특성들, 특히 CSMA/CR 방법에 따른 중재자 및 식별자를 갖는 프레임 구조의 채택 및 경우에 따라서는 적응과,
b) 순 데이터 전송 속도의, 특히 초당 약 10메가비트로의 증가와,
c) 프레임당 사용자 데이터의 크기의, 특히 약 4kbyte 또는 임의의 다른 값으로의 상승이 구현될 수 있다.
도 2에 도시된 바와 같이, 가입자국(10)은 제1 통신 단계로서의 중재 단계(451)에서 부분적으로, 특히 FDF 비트에 이르기까지(그를 포함), CAN/CAN-FD에 의해 공지된, ISO11898-1:2015에 따른 포맷을 사용한다. 반면, 가입자국(10)은 제1 통신 단계 내의 FDF 비트 이후로, 그리고 제2 통신 단계, 즉 데이터 단계(452)에서는, 하기에 설명된 CAN XL 포맷을 사용한다.
본 실시예에서, CAN XL과 CAN FD는 호환 가능하다. 이 경우, CAN FD에 의해 공지된, 하기에는 XLF 비트라고 불리는 res 비트는 CAN FD 포맷으로부터 CAN XL 포맷으로 전환하는데 사용된다. 이에 따라, CAN FD 및 CAN XL의 프레임 포맷들은 res 비트에 이르기까지 동일하다. 수신자는, 어떠한 포맷으로 프레임이 송신되는지를 res 비트에서야 인식한다. CAN XL 가입자국, 즉 이 경우 가입자국(10, 30)들은 CAN FD도 지원한다.
11비트를 갖는 식별자(Identifier)가 사용되는, 도 2에 도시된 프레임(450)의 대안으로서, 29비트를 갖는 식별자(Identifier)가 사용되는 CAN XL 확장 프레임 포맷이 선택적으로 가능하다. 이는 FDF 비트에 이르기까지는, ISO11898-1:2015로부터의 공지된 CAN FD 확장 프레임 포맷과 동일하다.
도 2에 따라, SOF 비트에서부터 FDF 비트에 이르기까지의(그를 포함) 프레임(450)은 ISO11898-1:2015에 따른 CAN FD 베이스 프레임 포맷과 동일하다. 따라서, 공지된 구조는 본원에서는 더 설명되지 않는다. 도 2의 하단 라인에 굵은 선으로 표시된 비트들은 프레임(450) 내에서 우성 또는 '0'으로 송신된다. 도 2의 상단 라인에 굵은 선으로 표시된 비트들은 프레임(450) 내에서 열성 또는 '1'로 송신된다. CAN XL 데이터 단계(452)에서는, 대칭적인 '1' 및 '0' 레벨이, 열성 및 우성 레벨 대신 사용된다.
일반적으로, 프레임(450)의 생성 시에는 2개의 상이한 스터핑 규칙들이 적용된다. 제어 필드(454) 내의 XLF 비트에 이르기까지는 CAN FD의 동적 비트 스터핑 규칙이 적용되므로, 잇따른 5개의 동일한 비트들 뒤에 역 스터프 비트가 삽입될 수 있다. 이러한 유형의 스터프 비트들은 동적 스터프 비트들이라고도 불린다. 제어 필드(454) 내의 resXL 비트 뒤에는 고정 스터핑 규칙이 적용되므로, 고정된 수의 비트 뒤에 하나의 고정 스터프 비트가 삽입될 수 있다. 대안적으로, 추후에도 더 상세히 설명되는 바와 같이, 단 하나의 스터프 비트 대신에 2개 이상의 비트들이 고정 스터프 비트로서 삽입될 수 있다.
프레임(450) 내에서, FDF 비트 바로 뒤에는 상술한 바와 같이 위치에 있어서 CAN FD 베이스 프레임 포맷의 "res 비트"에 상응하는 XLF 비트가 후속한다. XLF 비트가 1, 즉 열성으로서 송신되면, 이에 따라 프레임(450)을 CAN XL 프레임으로서 식별한다. CAN FD 프레임에 대하여, 통신 제어 장치(11)는 XLF 비트를 0, 즉 우성으로서 설정한다.
XLF 비트 뒤에서, 프레임(450) 내에는, 미래의 사용을 위한 우성 비트인 resXL 비트가 후속한다. resXL은 프레임(450)에 대하여 0, 즉 우성으로서 송신되어야 한다. 그러나, 가입자국(10)이 resXL 비트를 1, 즉 열성으로서 수신하면, 수신 가입자국(10)은 예를 들어, CAN FD 메시지(46)에서 res=1에 대해 실행되는 바와 같이 프로토콜 예외 상태(Protocoll Exception State)가 된다. 대안적으로, resXL 비트는 정확히 반대로 정의될 수도 있을 것이며, 즉 1, 즉 열성으로서 송신되어야 한다. 이러한 경우, 수신 가입자국은 우성 resXL 비트에서 프로토콜 예외 상태가 된다.
resXL 비트 뒤에서, 프레임(450) 내에는, 사전 결정된 비트 시퀀스가 인코딩되는 시퀀스 ADS(Arbitration Data Switch)가 후속한다. 이러한 비트 시퀀스는 중재 단계(451)의 비트 전송률(중재 비트 전송률)로부터 데이터 단계(452)의 비트 전송률(데이터 비트 전송률)로의 간단하고 확실한 전환을 허용한다. 예를 들어, ADS 시퀀스의 비트 시퀀스는 특히, 우성, 즉 0으로 송신되는 하나의 AL1 비트로 구성된다. AL1 비트는 중재 단계(451)의 마지막 비트이다. 다시 말해, AL1 비트는 짧은 비트들을 갖는 데이터 단계(452)로의 전환 이전의 마지막 비트이다. AL1 비트 내부에서, 송수신 장치(12, 22, 32) 내의 물리 계층은 전환된다. AL1 비트는, 어떤 값(0 또는 1)이 송수신 장치(12, 32)(트랜시버) 내에서의 물리적 계층의 전환에 더 적합한지에 따라 값 1을 가질 수도 있을 것이다. 2개의 후속 비트(DH1 및 DL1)들은 이미 데이터 비트 전송률에 의해 송신된다. 이에 따라, CAN XL에서의 비트(DH1 및 DL1)들은 데이터 단계(452)의 시간적으로 짧은 비트들이다.
시퀀스(ADS) 뒤에서, 프레임(450) 내에는, 데이터 필드(455)의 콘텐츠를 특성화하는 PT 필드가 후속한다. 이러한 콘텐츠는 데이터 필드(455) 내에 어떤 유형의 정보가 포함되어 있는지를 나타낸다. 예를 들어, PT 필드는 데이터 필드(455) 내에 "인터넷 프로토콜"(IP) 프레임 또는 터널링된 이더넷 프레임 등이 위치하는지 여부를 나타낸다.
PT 필드에는, 프레임(450)의 데이터 필드(455) 내의 바이트 수를 나타내는 데이터 길이 코드(DLC=Data Length Code)가 삽입된 DLC 필드가 이어진다. 데이터 길이 코드(DLC)는 0으로부터 최대의 데이터 필드(455)의 길이 또는 데이터 필드 길이에 이르기까지의 각각의 값을 취할 수 있다. 특히, 최대 데이터 필드 길이가 2048비트인 경우, DLC = 0은 1개의 바이트를 갖는 데이터 필드 길이를 의미하고 DLC = 2047은 2048개의 바이트를 갖는 데이터 필드 길이를 의미한다는 가정 하에, 데이터 길이 코드(DLC)는 11개의 비트를 필요로 한다. 대안적으로, 길이가 0인 데이터 필드(455)가 예를 들어 CAN에서와 같이 허용될 수 있을 것이다. 이 경우, DLC=0은 예를 들어 0의 바이트 수를 갖는 데이터 필드 길이를 인코딩할 것이다. 인코딩 가능한 최대의 데이터 필드 길이는 예를 들어 11비트이고, 이때 (2^11)-1 = 2047이다.
DLC 필드 뒤에서는, 도 2의 예시에서 프레임(450) 내에 SBC 필드가 후속한다. 약어 SBC는 "Stuff Bit Count"를 나타낸다. SBC 필드는 프레임(450)의 헤더(Header) 내의 동적 스터프 비트의 수를 인코딩한다. 기본적으로 SBC 필드는 프레임(450)의 헤더(header)의 끝과 ADS 필드 사이의 프레임(450)의 헤더(header) 내 각각의 지점에 위치될 수 있다. SBC 필드가 헤더 체크섬(HCRC)에 의해 보호될 수 있도록 헤더 체크섬(HCRC) 앞에 SBC 필드가 위치하는 것이 바람직하다.
SBC 필드 뒤에서는, 도 2의 프레임(450) 내에 헤더 체크섬(HCRC)이 후속한다. 헤더 체크섬(HCRC)은, 헤더 체크섬(HCRC)의 시작에 이르기까지의 모든 동적 스터프 비트들 및 선택적으로는 고정 스터프 비트들을 포함하여, 프레임(450)의 헤더(Header), 즉 SOF 비트를 갖는 프레임(450)의 시작으로부터 헤더 체크섬(HCRC)의 시작에 이르기까지의 모든 관련 비트들의 보호를 위한 체크섬이다. 관련 비트들은 변화 가능한 값을 갖는 프레임 헤더의 비트들만을 포함한다. 다시 말해, 관련 비트들은, 프레임(450) 내에서 항상 고정 값을 갖는 비트들은 포함하지 않는다. 즉, 변화 가능한 값을 갖는 이러한 유형의 비트들은 보호되지 않는데, 이는 이러한 비트들이 고정 값을 갖기 때문이다. 순환 중복 체크(CRC)에 따른 헤더 체크섬(HCRC)의 길이와, 이에 따라 체크섬 다항식의 길이는 원하는 해밍 거리에 상응하게 선택되어야 하고, 이러한 해밍 거리는 문자열들의 상이성에 대한 척도이다. 이러한 척도 또는 해밍 거리는, 동일한 길이의 2개의 문자열들 또는 2개의 비트 스트림들 내의 상이한 지점들의 수가 어느 정도인지를 나타낸다. 헤더 체크섬(HCRC)에 의해 보호될 데이터 워드는 11비트의 데이터 길이 코드(DLC)에서 27비트보다 길다. 이에 따라, 6의 해밍 거리를 달성하기 위한 헤더 체크섬(HCRC)의 다항식은 적어도 13비트의 길이를 가져야 한다. 헤더 체크섬(HCRC)의 계산은 도 3을 참조하여 더 상세히 설명된다.
헤더 체크섬(HCRC) 뒤에서, 프레임(450) 내에는 데이터 필드(455)(Data Field)가 후속한다. 데이터 필드(455)는 1개 내지 n개의 데이터 바이트로 구성되며, 여기서 n은 예를 들어 2048바이트 또는 4096바이트 또는 임의의 다른 값이다. 대안적으로, 0의 데이터 필드 길이가 고려 가능하다. 데이터 필드(455)의 길이는 상술한 바와 같이 DLC 필드 내에서 인코딩된다.
데이터 필드(455) 뒤에서는, 프레임(450) 내에 프레임 체크섬(FCRC)이 후속한다. 프레임 체크섬(FCRC)은 프레임 체크섬(FCRC)의 비트들로 구성된다. 프레임 체크섬(FCRC)의 길이와, 이에 따라 CRC 다항식의 길이는 원하는 해밍 거리에 상응하게 선택될 수 있다. 프레임 체크섬(FCRC)은 전체 프레임(450)을 보호한다. 대안적으로는, 선택적으로 데이터 필드(455)만이 프레임 체크섬(FCRC)에 의해 보호된다.
프레임 체크섬(FCRC) 뒤에서, 프레임(450) 내에는, 사전 결정된 비트 시퀀스가 인코딩되는 시퀀스 DAS(Data Arbitration Switch)가 후속한다. 이러한 비트 시퀀스는 데이터 단계(452)의 데이터 비트 전송률로부터 중재 단계(451)의 중재 비트 전송률로의 간단하고 확실한 전환을 허용한다. 예를 들어, 비트 시퀀스는 도 2에 도시된 바와 같이, 1로서 송신되는 데이터 비트(DH2, DH3)들과, 0으로서 송신되는 데이터 비트(DL2, DL3)들에 의해 시작한다. 이들은 데이터 단계(452)의 마지막 4개의 비트들이다. 이에 따라, DL3 비트는 마지막 짧은 비트, 즉 긴 비트들을 갖는 중재 단계(451)로의 전환 이전의 마지막 비트이다. 비트들은 중재 단계(451)의 값 1을 갖는 AH1 비트에 의해 후속된다. AH1 비트 내부에서, 송수신 장치(12, 32)(트랜시버) 내의 물리 계층은 전환된다. 대안적으로, AH1 비트는, 어떤 값(0 또는 1)이 송수신 장치(12, 32)(트랜시버) 내에서의 물리적 계층의 전환에 더 적합한지에 따라 값 0을 가질 수도 있을 것이다. 프레임(450)의 수신자일 뿐인, 즉 수신된 프레임(450)을 송신하지 않은 RX 가입자국(10, 30)은 비트 시퀀스(DH2, DH3, DL2, DL3)를 동기화를 위해 사용할 뿐만 아니라, 포맷 체크 패턴(Format Check Pattern)으로서 사용하기도 한다. 이러한 비트 시퀀스에 의하여, RX 가입자국(10, 30)은, 버스(40)로부터 수신된 비트 스트림을 예를 들어 1비트 또는 2비트 등 만큼 오프셋된 상태로 샘플링하는지 여부를 인식할 수 있다. 다른 일 예시에 따라, DAS 필드는 3개의 비트들, 즉 DH2 비트, DL2 비트 및 AH1 비트를 갖는다. 이러한 비트들 중에서 첫번째 비트와 마지막 비트는 1로서 송신되고 중간 비트는 0으로서 송신된다.
상기 예시들에서, DH3 비트와 DL2 비트 사이 또는 DH2 비트와 DL2 비트 사이의 에지에서 비트 전송률은 수신 가입자국 내에서 전환된 상태로, 데이터 단계(452)로부터 중재 단계(451)로의 전환 이전의 마지막 동기화를 실행할 수 있다.
이에 따라, 본 실시예에서, 시퀀스 DAS 내에는 포맷 체크 패턴(Format Check Pattern)이 포함되고, 이러한 포맷 체크 패턴에 의해 가입자국(10, 30)들, 특히 그들의 프레임 체크 모듈(15, 35)들은, 관련 가입자국(10, 30)들이 프레임(450)의 송신자가 아니라 수신자일뿐일지라도, 수신된 프레임(450) 내에서 비트 스트림의 오프셋을 검출할 수 있다. 이 경우, FCP 필드의 비트 패턴이 길수록, 수신 가입자국(10, 30) 내에서 검출될 수 있는 변위가 더 커지거나 더 강해진다. 변위 검출에 가장 바람직한 비트 패턴은 짝수 개의 M 비트를 포함하고, 첫번째 M/2 비트들은 1을 포함하고, 후속하는 M/2 비트들은 0을 포함한다. 4개의 비트들을 갖는 FCP 필드에 의한 도 2의 예시에서, 처음 2개의 비트들은 열성, 즉 1로서 송신된다. FCP 필드의 마지막 2개의 비트들은 우성, 즉 0으로서 송신된다. 이에 따라, 도 2에 따른 4개의 비트들을 갖는 FCP 필드는 추가의 비트(DH3, DL3)들로 인하여, FCP 필드의 시작에서의 일반적인 2개의 비트들과는 상이하다. 그러나, 도 2의 FCP 필드 내에서의 열성으로부터 우성으로의 에지는, 비트(DH3, DL3)들을 포함하지 않는 DAS 필드에서와 동일한 기능을 충족시킬 수 있다.
매우 일반적으로, FCP 필드 내에서 첫번째 M/2 비트들은 0을 포함하고, 후속하는 M/2 비트들은 1을 포함하는 것이 가능하다. 필드(FCP)에 의해서는 M-1만큼의 오프셋이 인식될 수 있다. 이는 하기에 도 3을 참조하여 더 상세히 설명된다.
시퀀스(DAS) 뒤에서, 프레임(450) 내에는, RP 필드에 의해 시작하는 확인 필드(457)가 후속한다. RP 필드 내에는, 데이터 단계(452) 이후의 중재 단계(451)의 시작을 인식하는 것을 수신 가입자국(10, 30)에게 허용하는 동기화 패턴(Sync Pattern)이 보유된다. 이러한 동기화 패턴은, 예를 들어 잘못된 헤더 체크섬(HCRC)으로 인해 데이터 필드(455)의 정확한 길이를 알지 못하는 수신 가입자국(10, 30)들이 동기화되도록 허용한다. 이어서, 이러한 가입자국들은 에러가 있는 수신을 통지하기 위해 "부정 응답"을 송신할 수 있다. 이는 특히, CAN XL이 데이터 필드(455) 내에서 에러 프레임(47)들(Error Flags)을 허용하지 않는 경우에 매우 중요하다.
RP 필드 뒤에서, 확인 필드(ACK Field)(457) 내에는, 프레임(450)의 올바른 수신의 확인 또는 미확인을 위한 복수의 비트들이 후속한다. 도 2의 예시에서는 ACK 비트, ACK dlm 비트, NACK 비트 및 NACK dlm 비트가 제공된다. NACK 비트 및 NACK dlm 비트는 선택적 비트들이다. 수신 가입자국(10, 30)들이 프레임(450)을 올바르게 수신한 경우, ACK 비트는 이러한 수신 가입자국들을 우성으로서 송신한다. 송신 가입자국은 ACK 비트를 열성으로서 송신한다. 이에 따라, 프레임(450) 내에서 버스(40)로 최초에 송신된 비트는 수신 가입자국(10, 30)들에 의해 오버라이트될 수 있다. ACK dlm 비트는 다른 필드들로의 분리에 사용되는 열성 비트로서 송신된다. NACK 비트 및 NACK-dlm 비트는, 수신 가입자국이 버스(40) 상에서의 프레임(450)의 잘못된 수신을 신호화할 수 있도록 하는데 사용된다. 비트들의 기능은 ACK 비트 및 ACK dlm 비트의 기능과 같다.
확인 필드(ACK Field)(457) 뒤에서, 프레임(450) 내에는 종료 필드(EOF = End of Frame)가 후속한다. 종료 필드(EOF)의 비트 시퀀스는 프레임(450)의 종료를 특성화하는데 사용된다. 종료 필드(EOF)는 프레임(450)의 끝에서 8개의 열성 비트들이 송신되도록 한다. 이는 프레임(450) 내에서 발생할 수 없는 비트 시퀀스이다. 이를 통해, 가입자국(10, 20, 30)들에 의해서는 프레임(450)의 끝이 확실하게 인식될 수 있다.
종료 필드(EOF)는, NACK 비트 내에 우성 비트 또는 열성 비트가 보였었는지 여부에 따라 상이한 길이를 갖는다. 송신 가입자국이 NACK 비트를 우성으로서 수신했다면, 종료 필드(EOF)는 7개의 열성 비트들을 갖는다. 그렇지 않으면, 종료 필드(EOF)는 단지 5개의 열성 비트들의 길이만을 갖는다.
종료 필드(EOF) 뒤에서, 프레임(450) 내에는, 도 2에 도시되지 않은 프레임 간 간격(IFS - Inter Frame Space)이 후속한다. 이러한 프레임 간 간격(IFS)은 ISO11898-1:2015에 상응하게 CAN FD에서와 같이 구성된다.
도 3은 통신 제어 장치(11), 송수신 장치(12), 그리고 통신 제어 장치(11)의 일부인 프레임 체크 모듈(15)을 구비한 가입자국(10)의 기본 구조를 도시한다. 가입자국(30)은 도 3에 도시된 것과 유사한 방식으로 형성되지만, 도 1에 따른 프레임 체크 모듈(35)은 통신 제어 장치(31) 및 송수신 장치(32)와는 별도로 배열된다. 따라서, 가입자국(30)은 별도로 설명되지 않는다.
도 3에 따라, 통신 제어 장치(11) 및 송수신 장치(12)에 추가하여, 가입자국(10)은 통신 제어 장치(11)가 할당된 마이크로컨트롤러(13)와; 대안적으로 가입자국(10)의 전자 모듈을 위해 필요한 복수의 기능들이 결합된 시스템 기반 칩(SBC)일 수 있는 시스템 ASIC(16)[ASIC = 특정 용도 지향 집적 회로(Application Specific Integrated Circuit)];을 갖는다. 시스템 ASIC(16) 내에는 송수신 장치(12)에 추가하여, 송수신 장치(12)에 전기 에너지를 공급하는 에너지 공급 장치(17)가 설치된다. 에너지 공급 장치(17)는 일반적으로 5V의 전압(CAN-Supply)을 공급한다. 그러나, 필요에 따라 에너지 공급 장치(17)는 다른 값을 갖는 다른 전압을 공급할 수 있다. 추가적으로 또는 대안적으로, 에너지 공급 장치(17)는 전류원으로서 구성될 수 있다.
프레임 체크 모듈(15)은 삽입 블록(151) 및 평가 블록(152)을 갖는다. 평가 블록(152)은 헤더 체크섬(HCRC)의 계산을 위한 사전 결정된 CRC 다항식(CRC_P)을 변환하기 위한 사전 결정된 전기 회로(1521)를 사용한다. 평가 블록(152)은 시작 값(R_S)에 의한 각각의 프레임(450)에서의 헤더 체크섬(HCRC)의 계산을 초기화한다. 이에 따라, 프레임 체크 모듈(15), 특히 그 평가 블록(152)은 헤더 체크섬 및 프레임 체크섬의 형성 및 체크, 그리고 동적 스터프 비트의 수의 체크에 사용된다. 프레임 체크 모듈(15)은 하기에 더 상세히 설명된다.
또한, 송수신 장치(12)는 송신 모듈(121) 및 수신 모듈(122)을 갖는다. 하기에 송수신 장치(12)가 항상 언급될지라도, 송신 모듈(121) 외부의 별도 장치 내에 수신 모듈(122)을 제공하는 것이 대안적으로 가능하다. 송신 모듈(121) 및 수신 모듈(122)은 종래의 송수신 장치(22)에서와 같이 형성될 수 있다. 특히, 송신 모듈(121)은 적어도 하나의 연산 증폭기 및/또는 하나의 트랜지스터를 포함할 수 있다. 특히, 수신 모듈(122)은 적어도 하나의 연산 증폭기 및/또는 하나의 트랜지스터를 포함할 수 있다.
송수신 장치(12)는 버스(40)에, 보다 정확하게는 CAN_H 또는 CAN-XL_H를 위한 그 제1 버스 와이어(41) 및 CAN_L 또는 CAN-XL_L를 위한 그 제2 버스 와이어(42)에 접속된다. 하나 이상의 접속부(43)를 통하여, 제1 및 제2 버스 와이어(41, 42)에 전기 에너지, 특히 전압(CAN-Supply)을 공급하기 위한 에너지 공급 장치(17)에 대한 전압 공급이 실행된다. 접지 또는 CAN_GND와의 연결은 접속부(44)를 통해 구현된다. 제1 및 제2 버스 와이어(41, 42)는 종단 저항(49)에 의해 말단부가 형성된다.
단순화를 위하여 도 3에 연결부가 도시되어 있지 않을지라도, 제1 및 제2 버스 와이어(41, 42)는 송수신 장치(12) 내에서, 트랜스미터라고도 불리는 송신 모듈(121)과 연결될 뿐만 아니라, 리시버라고도 불리는 수신 모듈(122)과도 연결된다.
버스 시스템(1)의 작동 시에, 송신 모듈(121)은 통신 제어 장치(11)의 송신 신호(TXD 또는 TxD)를 버스 코어(41, 42)들을 위한 상응하는 신호(CAN-XL_H 및 CAN-XL_L)들로 변환하고, 이러한 신호(CAN-XL_H 및 전송 CAN-XL_L)들을 CAN_H 및 CAN_L을 위한 접속부들에서 버스(40)로 송신한다.
수신 모듈(122)은 버스(40)로부터 수신된, 도 4에 따른 신호(CAN-XL_H 및 CAN-XL_L)들로부터 수신 신호(RXD 또는 RxD)를 형성하고, 이를 도 3에 도시된 바와 같이 통신 제어 장치(11)에 전달한다. 유휴 상태 또는 작동 준비 상태(Idle 또는 Standby)를 제외하고, 수신 모듈(122)을 갖는 송수신 장치(12)는 정규 작동 시에 항상 버스(40) 상의 데이터 또는 메시지(45, 46)의 전송을 청취하는데, 자세히 말해 송수신 장치(12)가 메시지(45)의 송신자인지 여부와는 무관하게 청취한다.
도 4의 예시에 따라, 신호(CAN-XL_H 및 CAN-XL_L)들은 적어도 중재 단계(451)에서, CAN으로부터 공지된 바와 같이 우성 버스 레벨 및 열성 버스 레벨(401, 402)을 갖는다. 버스(40) 상에는, 도 5에 도시된 차동 신호(VDIFF = CAN-XL_H - CAN-XL_L)가 형성된다. 비트 시간(t_bt)을 갖는 신호(VDIFF)의 개별 비트들은 0.7V의 수신 임계값에 의해 인식될 수 있다. 데이터 단계(452)에서 신호(CAN-XL_H 및 CAN-XL_L)들의 비트들은 중재 단계(451)에서보다 더 신속하게, 즉 더 짧은 비트 시간(t_bt)으로 송신된다. 이에 따라, 신호(CAN-XL_H 및 CAN-XL_L)들은 데이터 단계(452)에서 적어도 자신들의 더 신속한 비트 전송률에서 종래의 신호(CAN_H 및 CAN_L)들과는 상이하다.
도 4의 신호(CAN-XL_H, CAN-XL_L)들에 대한 상태(401, 402)들의 시퀀스와, 그로부터 얻어지는 도 5의 전압(VDIFF) 진행 곡선은 가입자국(10)의 기능을 설명하기 위해서만 사용된다. 버스 상태(401, 402)들에 대한 데이터 상태들의 시퀀스는 필요에 따라 선택 가능하다.
다시 말해, 도 4에 따른 제1 작동 모드에서, 송신 모듈(121)은, 버스 라인의 2개의 버스 와이어(41, 42)들에 대한 상이한 버스 레벨들을 갖는 버스 상태(402)로서의 제1 데이터 상태와, 버스(40)의 버스 라인의 2개의 버스 와이어(41, 42)들에 대한 동일한 버스 레벨을 갖는 버스 상태(401)로서의 제2 데이터 상태를 생성한다.
또한, 송신 모듈(121)은, 데이터 단계(452)를 포함하는 제2 작동 모드에서의 신호(CAN-XL_H, CAN-XL_L)들의 시간 진행 곡선에 대해, 비트들을 더 높은 비트 전송률에 의해 버스(40)로 송신한다. 또한, 데이터 단계(452)에서 CAN-XL_H 및 CAN-XL_L 신호들은 CAN FD에서와는 다른 물리 계층에 의해 생성될 수 있다. 이를 통해, 데이터 단계(452)에서의 비트 전송률은 CAN FD에서보다 더욱 향상될 수 있다.
도 3의 프레임 체크 모듈(15), 특히 그 삽입 블록(151)은 가입자국(10)이 프레임(450)의 송신자로서 작용할 때 프레임(450) 내에 SBC 필드 및 FCP 필드를 삽입하는데 사용된다. 또한, 도 3의 프레임 체크 모듈(15), 특히 그 평가 블록(152)은 가입자국(10)이 프레임(450)의 송신자 또는 수신자로서 작용할 때 헤더 체크섬(HCRC)의 계산을 위하여, 사전 결정된 시작 값(R_S)을 사용하도록 구성된다. 사전 결정된 시작 값(R_S)은 초기화 값(초기 값)이라고도 불린다. 평가 블록(152)은, 이러한 시작 값(R_S)으로부터 시작하여 헤더 체크섬(HCRC)을 계산하고, 이 경우 상술한 바와 같이 사전 결정된 CRC 다항식(CRC_P)을 사용하도록 구성된다.
본 실시예에서, 도 3의 프레임 체크 모듈(15)은 SBC 필드가 3개의 비트들, 즉, bit0, bit1 및 bit2를 갖는 방식으로 구성된다. 이를 통해, SBC 필드는 가능한 한 적은 데이터 잉여(데이터 오버헤드)를 생성한다. SBC 필드 내에서, 프레임 체크 모듈(15)은 비트(Bit0 및 Bit1)들 내에 동적 스터프 비트의 수를 입력하고, Bit2 내에 처음 2개의 비트들의 패리티를 입력한다.
본 실시예에서, 삽입 블록(151)은 프레임(450) 내의 헤더 체크섬(HCRC) 앞에 SBC 필드를 삽입한다. 프레임 체크 모듈(15), 특히 평가 블록(152)은 헤더 체크섬(HCRC)의 형성 시의 SBC 필드와, 프레임 헤더의 모든 동적 스터프 비트들도 사용한다. 결과적으로, 클래스 3 및 클래스 4의 에러들이 검출 가능하다.
수신 가입자국 내의 평가 블록(152)은 프레임 헤더 내의 수신된 동적 스터프 비트의 수를 SBC 필드 내의 값과 비교할 수 있고, 이에 따라 프레임 헤더 내의 실제 수와 비교한 편차, 즉 에러를 인식할 수 있다.
반면, 평가 블록(152)은 프레임 체크섬(FCRC)의 형성 시의 동적 스터프 비트들을 생략한다. 그러나, 평가 블록(152)은 프레임 체크섬(FCRC) 내에 ID 비트, RRS 비트 등과 같은 프레임 헤더의 여타 비트들을 함께 산입한다. 즉, 이러한 비트들은 이중으로 보호된다. 이를 통해, 프레임 체크 모듈(15), 특히 그 평가 블록(152)에 의해서는, 동적 스터프 비트들과 관련하여 발생하는 클래스 3 및 클래스 4의 에러들이 매우 높은 확률로 검출 가능하다.
헤더 체크섬(HCRC)의 계산을 위해, 평가 블록(152)은 사전 결정된 시작 값(R_S)으로부터 시작한다. 사전 결정된 시작 값(R_S)은 R_S = (1,0,0,0,0,0,0,0,0,0,0,0,0)이다. 평가 블록(152)은 특히 CRC 다항식(CRC_P)의 특성들(계수들)에 상응하는 피드백 시프트 레지스터를 전기 회로(1521)의 회로 요소로서 갖는다. 시프트 레지스터 내의 값은 하기에 벡터(R)라고 불린다. 이러한 피드백 시프트 레지스터에 의해서는 헤더 체크섬의 비트 단위 계산이 실행될 수 있다. 평가 블록(152)은 각각의 프레임의 시작에서 시작 값(R_S)에 의해 시프트 레지스터(R)를 초기화한다. 벡터(R_S) 내의 개별의 '1'은 LSB 위치라고도 불리는 최하위 위치에 있다.
사전 결정된 시작 값(R_S)은 에러의 경우(B)를 방지한다. 에러의 경우(B)에서는 동적 스터프 조건에서의 수신 가입자국(수신 노드)의 데이터 스트림 내로의 비트 삽입(Bit Insertion) 또는 비트 손실(Bit Drop)이 발생하고, 이와 동시에 헤더 체크섬(HCRC)의 CRC 계산의 임시 값은 0벡터(R = "0...0")이다. 에러의 경우(B)는 잘못된 재동기화로 인해 발생할 수 있으며, 이러한 잘못된 재동기화에서 수신 노드는 전송 노드에 의해 실제로 전송되는 것보다 1비트 더 많거나 1비트 더 적게 보게 된다.
비트 손실(Bit Drop)에 대한 예시로서, 100000i는 100001이 된다.
비트 삽입(Bit Insertion)에 대한 예시로서, 100001은 100000i가 된다.
이러한 예시들에서, i는 1의 값을 갖는 동적 스터프 비트에 대해 본다.
동적 스터프 비트들이 함께 계산에 포함되는 헤더 체크섬(HCRC)의 계산 시에, 상술한 예시들에서 중간 결과가 벡터(R="0...0")을 얻는 경우, 벡터(R="0...0")는 평가 블록(152) 내에서의 CRC 계산을 위한 피드백 시프트 레지스터 내에 0비트만 공급되는 한 유지된다. 다시 말해, 헤더 체크섬(HCRC)의 계산의 결과는, 0 초과 또는 0 미만이 CRC 계산 내에 공급되는 경우에 동일하게 유지된다. 이에 따라, 사전 결정된 시작 값(R_S)이 없는 평가 블록(152)의 CRC 계산은 이러한 경우, 즉 동적 스터프 비트들과 관계가 있는 에러의 경우(B)에 대해 블라인드이다. 이러한 유형의 단 하나의 에러라도, CRC 체크가 에러를 감지할 수 없도록 유도한다.
사전 결정된 시작 값[R_S = (1,0,0,0,0,0,0,0,0,0,0,0,0)]은, 직렬 송신된 프레임(450)의 처음 17개의 비트들에서만 에러의 경우(B)가 발생할 수 있다는 것을 고려하여 선택된다. 그 이유는, 프레임(450)의 헤더의 이러한 부분에서만 동적 스터프 비트들이 사용되기 때문이다. 프레임(450)의 헤더의 이러한 제1 부분은 14개의 비트(SOF, ID, RRS, IDE)에 최대 3개의 동적 스터프 비트들을 더한 것, 즉 총 최대 17개의 비트들로 구성된다. 이에 따라, 프레임(450)의 헤드의 이러한 부분은 매우 짧다.
사전 결정된 시작 값[R_S = (1,0,0,0,0,0,0,0,0,0,0,0,0)]이 헤더 체크섬(HCRC)의 계산을 위하여 평가 블록(152)에 의해 사용되기 때문에, 에러의 경우(B)는 발생하지 않는다. 이러한 사전 결정된 시작 값(R_S)은 벡터(R)가 처음 14개 내지 17개의 비트에서 값(R = "0...0")을 취할 수 없도록 한다. 동적 스터프 비트가 발생하지 않는 경우, 14개의 비트 제한이 여기에 적용된다. 동적 스터프 비트가 발생하는 경우, 17개의 비트 제한이 적용된다. 벡터(R)의 값에 대한 이러한 결과는 CAN 프레임(450)의 각각의 유효한 비트 시퀀스에 대해 달성되고, 즉 예를 들어 프레임(450) 내의 송신된 식별자(ID)의 값과는 독립적으로 달성된다. 이 경우, 평가 블록(152)에 의해 고려되는 프레임 헤더의 부분은 이론적으로 2의 17제곱 가능한 비트 시퀀스를 가질 수 있지만, 동적 스터프 비트들이 삽입되기 때문에 이러한 이론적으로 가능한 비트 시퀀스들 중 몇몇 비트 시퀀스들이 발생할 수 없다는 것이 사용된다.
프레임(450)의 헤더의 후속하는 비트들이 헤더 체크섬(HCRC)의 계산, 즉 식별자(ID)의 비트들, RRS 비트 및 동적 스터프 비트들에 입력되는 경우, 사전 결정된 상술한 시작 값(R_S)은 원하는 효과, 즉, 에러의 경우(B)를 방지하는 것을 달성한다.
대안적으로, 일정한 값을 갖는 2개의 비트(SOF, IDE)들도 헤더 체크섬(HCRC)의 계산에 포함될 수 있다. 이러한 경우에도, 에러의 경우(B)의 방지 효과는 유지된다. 이는, SOF 비트로 시작하여 IDE 비트 뒤의 동적 스터프 비트에 이르기까지의 동적 스터프 비트들을 포함한 모든 비트들이다.
이를 통해, 사전 결정된 시작 값(R_S)은, 헤더 체크섬(HCRC)의 계산 결과로서 벡터(R)가 헤더의 처음 17개의 비트 동안 값("0...0")을 취할 수 있는 것을 방지한다.
헤더 체크섬(HCRC)의 계산 시에, 평가 블록(152)은 추가적으로, 높은 에러 인식 확률을 갖는 사전 결정된 CRC 다항식(CRC_P)을 사용한다. 13의 CRC 길이를 갖는 헤더 체크섬(HCRC)에 대한 CRC 다항식은 하기에 제공된다. 얻어지는 헤더 체크섬(HCRC)의 길이는 13비트이다.
CRC 생성기 다항식(CRC_P)은 다양한 규칙에 따라 16진법으로 표현될 수 있다. 예를 들어, 다항식(CRC_P)는 하기와 같이 표현 가능하고, 즉
1. 다항식으로서
x13 + x12 + x11 + x8 + x7 + x6 + x5 + x2 + x1 + 1
= (x + 1)ㆍ(x12 + x10 + x9 + x8 + x6 + x4 + x3 + x2 + 1)
2. 모든 계수(16진수)에 의해, 0x39E7
(최상위의 x13로부터 최하위의 x0까지)
3. 정규 표현(16진수): 0x19E7
(최상위 계수 x13 생략)
4. 쿠프만(Koopman) 표현(16진수): 0x1CF3
(최하위 계수 x0 생략)
상술한 사전 결정된 CRC 다항식(CRC_P)은 특히 양호한 특성들, 즉
a) 해밍 거리: HD 6
b) 보호될 수 있는 유효 비트들의 최대 수: 52
c) HD6에 의한 여타 CRC 다항식들과 비교하여 특히 작은 달성 가능한 잔류 에러 확률을 갖는다.
이에 따라, 수신 가입자국(수신 노드)(10), 특히 그 프레임 체크 모듈(15)과, 보다 정확하게는 그 평가 블록(152)은 클래스 1 내지 클래스 4의 에러들, 그리고 에러의 경우(B)를 높은 확률로 인식할 수 있다. 이러한 에러들은 상술한 바와 같이, 선택된 CRC 다항식과 그 시작 값(R_S)을 통해 특히 높은 확률로 인식될 수 있다.
평가 블록(152)은 상응하는 통지를 통신 제어 장치(11)에 출력한다. 이로 인해, 수신된 프레임(450)은 에러의 경우에 제거될 수 있다. 그 결과, 통신 제어 장치(11)는 에러 프레임(47)을 버스(40)로 송신할 수 있다.
그러나, SBC 필드와 같은 "Stuff Count" 필드가 사용되면, 잔류 에러 확률이 더 감소된다. 따라서, 에러가 있는 프레임(450)이 유효한 것으로 수락될 가능성이 더 낮아진다.
따라서, 송신된 프레임 내의 동적 스터프 비트의 수를 인코딩하는 SBC 필드, 즉 "Stuff Counts" 필드의 사용은 선택 사항이다.
CAN FD에 대한 호환성이 필요하지 않은 경우, 프레임 내에서는 예를 들어 동적 스터프 비트들 대신 소위 고정 스터프 비트들(항상 존재하는 스터프 비트들)이 사용될 수 있다. 동적 스터프 비트들 없이는 클래스 3 및 클래스 4의 에러들이 발생할 수 없다. 또한, SBC 필드와 같은 "Stuff Count" 필드가 생략될 수 있다. 이는 더 적은 수의 전송될 비트와, 심지어 낮은 복잡성을 야기한다.
제1 실시예의 제1 변형예에 따라, 프레임 체크 모듈(15), 특히 평가 블록(152)은 헤더 체크섬(HCRC)의 형성 시에 동적 스터프 비트들을 생략하도록 구성된다. 반면, 프레임 체크 모듈(15), 특히 평가 블록(152)은 프레임 체크섬(FCRC)의 형성 시에 동적 스터프 비트들을 사용한다. 이 경우, 프레임 체크 모듈(15), 특히 평가 블록(152)은 다시 프레임 체크섬(FCRC) 내에 ID 비트, RRS 비트 등과 같은 프레임 헤더의 여타 비트들을 함께 산입한다. 이러한 방식으로도, 클래스 3 및 클래스 4의 특별한 에러들이 충분히 확실하게 검출 가능하다. 검출은 에러 프레임(47)의 사용 시에 에러 프레임(47)과 함께 보고될 수 있다.
제1 실시예의 제2 변형예에 따라, 프레임 체크 모듈(15), 특히 평가 블록(152)은 체크섬(HCRC, FCRC)들 중 어느 체크섬 내에도 동적 스터프 비트들을 함께 산입하지 않도록 구성된다. 이러한 방식으로도, 클래스 3 및 클래스 4의 에러들이 충분히 확실하게 검출 가능하다. 그 이유는, 동적 스터프 비트들이 SOF 비트로부터 FDF 비트 앞에 이르기까지만 발생할 수 있기 때문이다. 이러한 작은 영역 내에는 최대 3개의 동적 스터프 비트들이 포함될 수 있다. 결과적으로, 비트 스트림의 블록 단위 간섭이고, 클래스 3의 에러가 생성시킬 수 있는 버스트 에러(버스팅 에러)는 길이가 제한된다. 결과적으로, 헤더(CRC)가 이러한 버스트 에러를 검출할 수 있는 확률이 높다. 검출은 에러 프레임(47)의 사용 시에 에러 프레임(47)과 함께 보고될 수 있다.
제1 실시예의 제3 변형예에 따라, 삽입 블록(151)은, 헤더 체크섬(HCRC)의 계산을 위한 사전 결정된 시작 값(R_S)으로서 값[R_S = (0,0,1,1,0,0,0,0,0,0,0,0,0)]을 사용하도록 구성된다. 평가 블록(152)은 전기 회로(1521), 특히 시프트 레지스터(R) 등을 각각의 프레임(450)의 시작을 위한 시작 값(R_S)에 의해 초기화한다. 이 경우, 사전 결정된 시작 값(R_S)의 좌측면의 '0'은 예를 들어 LSB 위치에, 즉 피드백 시프트 레지스터에 의한 헤더 체크섬(HCRC)의 계산 시의 최하위 지점에 있다.
프레임(450)의 헤더의 후속하는 비트들이 헤더 체크섬(HCRC)의 계산, 즉 식별자(ID)의 비트들, RRS 비트 및 동적 스터프 비트들에 입력되는 경우, 본 변형예의 사전 결정된 상술한 시작 값(R_S)은 원하는 효과, 즉, 에러의 경우(B)를 방지하는 것을 달성한다.
사전 결정된 시작 값[R_S = (0,0,1,1,0,0,0,0,0,0,0,0,0)]의 장점은, 마지막으로 가능한 동적 스터프 비트들에 후속하는, 헤더 체크섬(HCRC)의 계산에 입력된 2개의 비트들에 대해서도, 헤더 체크섬(HCRC)의 벡터(R)가 값(R= "0...0")을 취할 수 없는 것이 보장된다는 것이다. 이러한 후속하는 2개의 비트들은 예를 들어 페이로드 타입의 비트 7 및 비트 6이다.
제1 실시예의 제4 변형예에 따라, CRC 생성기 다항식(CRC_P)이 상술한 사전 결정된 시작 값(R_S)들 중 하나의 시작 값에 의해서만 사용되는 것은 필수적이지 않다. 대안적으로, 헤더 체크섬(HCRC)의 벡터(R)가 중간 결과로서 값(R= "0...0")을 취하는 다른 시작 값(R_S)이 사용 가능하다. 이러한 유형의 변형예에서, 에러의 경우(B)는 제1 실시예에서보다 약간 더 낮은 확률로 방지될 수 있다. 이 경우, 에러의 경우(B)의 인식은 SBC 필드를 통해 가능하다.
도 6은 제2 실시예에 따라, 도 3의 전기 회로(1521)의 구성에 대한 다른 예시를 도시하고 있다. 그 외에, 가입자국(10)은 2개의 실시예들에 대해 동일하게 형성된다.
도 6의 회로(1521)는 게이트(U1, U2)들, XOR 게이트(X0 내지 X12)들, 그리고 출력(Q)들 및 역 출력(
Figure pct00001
)들을 갖는 플립플롭(F0 내지 F12)들을 구비한 논리 회로로서 형성된다. 게이트(U2)와의 상호 연결의 표현을 단순화하기 위하여, 도 6의 플립플롭(F0 내지 F12)들이 도 6의 플립플롭(F7 내지 F12)들과 비교하여 미러링된 출력들을 갖더라도, 도 6의 플립플롭(F0 내지 F12)들은 모두 동일하게 형성된다. 도 6의 상단에 있는 플립플롭(F)은, 도 6의 플립플롭(F0 내지 F6)들의 입력(D) 및 클록 입력, 그리고 출력(Q,
Figure pct00002
)들의 상호 연결을 도시한다. 도 6의 하단에 있는 도 6의 플립플롭(F)은, 도 6의 플립플롭(F7 내지 F12)들의 입력(D) 및 클록 입력, 그리고 출력(Q,
Figure pct00003
)들의 상호 연결을 도시한다.
회로(1521) 내에서는 우선, 플립플롭(F0 내지 F12)들로 구성된 시프트 레지스터가 시작 값(R_S)을 포함하도록 신호(CRC_INIT)에 의하여 개별 플립플롭(F0 내지 F12)들이 설정 또는 재설정된다. 회로(1521) 내에는 직렬 데이터 스트림이 신호(CRC_I)로서 공급된다. 또한, 클록 신호(S_CLK)가 회로(1521) 내에 공급되고, 계산 신호(S_CC)가 공급된다. 계산 신호(S_CC)는 회로가 계산 단계를 실행해야 하는지 여부를 제공한다. 출력에서는 신호(CRC_A)가 출력되고, 이러한 신호는 전기 회로(1521)가 프레임(450)의 송신자로서 가입자국(10)에 의해 사용되는 경우에 헤더 체크섬(HCRC)에 대한 필드(HCRC) 내에 입력된다. 전기 회로(1521)가 가입자국(10)에 의해 수신된 프레임(450)을 위해 사용될 때 헤더 체크섬(HCRC)의 계산에 에러가 발생하면, 제1 실시예와 관련하여 상술한 바와 같이 신호(S_E)가 출력된다.
헤드 체크섬(HCRC)의 계산을 위하여, 플립플롭(F0 내지 F12)들은 신호(CRC_INIT)에 의해 자신들의 시작 위치가 되고, 보다 정확하게는 시작 값(R_S)으로 설정된다. 예를 들어, 시작 값[R_S = (1,0,0,0,0,0,0,0,0,0,0,0,0)]에서는 최하위 비트(LSB)에 대한 플립플롭(F0)만 '1'로 설정된다. 반면, 다른 모든 플립플롭(F1 내지 F12)들은 '0' 값으로 설정된다.
회로(1521)의 작동 단계는 신호(S_CC)와 클록 신호(S_CLK)의 AND 연산을 통해 트리거링된다. AND 연산은 AND 게이트(U1)에 의해 실행된다. CRC 계산에 포함되지 않아야 할 비트들에 대해서는 작동 단계가 실행되지 않는다. 헤더 체크섬(HCRC)에서, 이는 제1 실시예와 관련하여 상술한 바와 같이 고정 값을 갖는 비트들이다.
헤더 체크섬 필드(HCRC)의 시작에서부터, 송수신 장치(12)는 가입자국(10)이 프레임(450)의 송신자인 경우에 신호(CRC_A)를 버스(40)로 송신한다. 가입자국(10)이 프레임(450)의 수신자일 뿐이고, 즉 송신자가 아닌 경우, 신호(CRC_A)는 송신되지 않고, 신호(S_E)는 프레임(450)의 필드(HCRC) 내의 체크섬에 에러가 존재하는지 여부를 결정하는데 사용된다.
도 6의 회로에서, 신호(CRC_E)는 역 플립플롭 출력(
Figure pct00004
)들을 연산하는 13중 NAND 게이트(U2)를 통해 생성된다. 신호(CRC_E)는 HCRC가 완전히 수신된 이후 수신 가입자국(10)에서 평가된다.
에러가 존재하지 않는다면, 헤더 체크섬 필드(HCRC)의 끝에서 CRC FF들의 모든 Q 출력들이 '0' 값에 있다. 이러한 경우 출력 또는 신호(CRC_E)는 '0' 값을 갖는다.
역 출력(
Figure pct00005
)이 '0' 값을 갖는 경우, 신호(CRC_E)는 통신 제어 장치(11)에게 에러에 대한 정보를 제공하기 위하여 '1' 값을 나타낸다.
도 7은, CAN XL 및 CAN FD가 호환되지 않는 제3 실시예에 따른 프레임(4500)을 도시한다. 이러한 실시예에서, 프레임(4500)과, 그에 따라 CAN XL 프레임 포맷은 후술되는 바와 같이 도 2의 프레임(450)과는 상이하다. 여기서는 도 2의 프레임(450)에 대한 차이점만이 설명된다. 그 외에, 2개의 실시예들의 프레임(450, 4500)들은 동일하다.
일반적으로 본 실시예에 따른 프레임(4500)의 생성 시에는 고정 스터핑 규칙만이 사용되므로, 고정된 수의 비트 뒤에 하나의 고정 스터프 비트가 삽입될 수 있다. 대안적으로, 단 하나의 스터프 비트 대신에 2개 이상의 비트들이 고정 스터프 비트로서 삽입될 수 있다. 데이터 길이 코드(DLC)의 공지된 값에서 이는 일정한 프레임 길이 또는 프레임(4500)의 일정한 길이를 야기한다. 이는, 동적 스터프 비트들을 통해 야기되는 다양한 문제들을 방지한다. 결과적으로, 프레임(4500)의 헤더 내의 SBC 필드도 필요하지 않다.
본 실시예에 따른 프레임(4500) 내에서 식별자(ID)는 더 이상 CAN FD에서와 같이 11개의 비트 또는 29개의 비트로 제한되지 않는다. 식별자(ID)의 비트 수(k)는 자유롭게 선택될 수 있다. 그러나, 이러한 수(k)는 대안적으로 고정 값으로 설정 가능하다. 높은 순 데이터 속도를 위해서는 k = 8비트를 갖는 ID가 적합하다. 이는, 버스 시스템(1)의 각각의 가입자국(10, 20, 30)에 충분한 수의 버스 액세스 우선순위를 부여하기에 충분하다. 그러나, 필요에 따라 그리고 버스 시스템(1) 내의 다양한 우선 순위의 수에 따라, k에 대해 다른 값이 물론 선택 가능하다.
도 2의 프레임(450)의 비트(RRS, IDE, FDF, XLF)들은 프레임(4500)에서 더 이상 필요하지 않으며, 생략된다. 이는 4개의 비트를 절감하므로, 프레임 잉여가 감소된다. 이를 통해, 버스 시스템(1) 내의 순 데이터 속도는 향상된다.
NACK 비트가 우성일 때, 종료 필드(EOF)는 프레임(4500) 내에서 5개의 비트들만을 갖는다. 반면, NACK 비트가 열성일 때, 종료 필드(EOF)는 3개의 비트들을 갖는다. 이는, 프레임(4500)의 끝에서 6개의 열성 비트들이 송신되도록 한다. 중재 단계(451)에서 5개의 동일한 비트들 뒤에 하나의 고정 스터프 비트가 삽입되는 경우, 이러한 열성 비트의 수는 유효 프레임(4500) 내에서 다른 지점에서는 발생할 수 없다. 대안적으로, 이는 6개 비트들을 초과할 수 있을 것이다. 특히, EOF 비트의 수는, 그 뒤에 고정 스터프 비트가 삽입되는 비트의 수에 적응되어야 한다.
프레임 간 간격(IFS)은 프레임(4500) 내에 최소 길이를 필요로 하지 않는다. 특히, 프레임 간 간격(IFS)은 0의 길이를 가질 수 있다. 이러한 경우, 2개의 프레임(4500)들이 차례로 매끄럽게 송신된다. 그러나, 상술된 경우에 비해 버스 시스템(1)의 강건성을 향상시키기 위하여, 예를 들어 1개의 비트를 갖는 프레임 간 간격(IFS)이 적합하기도 하다. 2개의 프레임(4500)들 사이의 7개의 열성 비트들을 통해, 신규 가입자국이 버스(40)에서 더 신뢰 가능하게 동기화될 수 있다.
가입자국(10, 20, 30)들, 버스 시스템(1) 및 그에서 구현되는 방법의 상술한 모든 실시예들은 개별적으로 또는 모든 가능한 조합으로서 사용될 수 있다. 특히, 상술한 실시예들 및/또는 그 변형예들의 모든 특징들은 임의로 조합될 수 있다. 대안적으로 또는 추가적으로, 특히 하기의 변형예들이 고려 가능하다.
본 발명이 CAN 버스 시스템의 예시에서 상술되었다 하더라도, 본 발명은 상이한 통신 단계들을 위해 생성되는 버스 상태들이 서로 상이한 2개의 다양한 통신 단계들이 사용되는 각각의 통신 네트워크 및/또는 통신 방법에서 사용될 수 있다. 특히, 본 발명은 이더넷 및/또는 100 Base-T1 이더넷, 필드버스 시스템 등과 같은 여타 직렬 통신 네트워크들의 개발 시에 사용 가능하다.
특히, 실시예들에 따른 버스 시스템(1)은, 데이터가 2개의 상이한 비트 전송률로 직렬 전송 가능한 통신 네트워크일 수 있다. 버스 시스템(1)에서 공통 채널에 대한 가입자국(10, 20, 30)의 독점적이고 충돌없는 액세스가 적어도 특정 기간 동안 보장되는 것이 바람직하지만 필수 전제 조건은 아니다.
이러한 실시예의 버스 시스템(1) 내의 가입자국(10, 20, 30)의 수 및 배열은 임의적이다. 특히, 버스 시스템(1) 내의 가입자국(20)은 생략될 수 있다. 가입자국(10 또는 30)들 중 하나 이상의 가입자국이 버스 시스템(1) 내에 존재할 수 있다. 버스 시스템(1) 내의 모든 가입자국들이 동일하게 구성되는 것, 즉 가입자국(10)만이 존재하거나 가입자국(30)만이 존재하는 것이 고려 가능하다.

Claims (13)

  1. 버스 시스템(1)의 가입자국(10; 30)과 하나 이상의 다른 가입자국(10; 20; 30)의 통신을 제어하기 위한 통신 제어 장치(11; 31)와;
    통신 제어 장치(11; 31)에 의해 생성된 송신 신호(TXD)를 버스 시스템(1)의 버스(40)에 직렬 송신하도록 구성되고, 버스 시스템(1)의 버스(40)로부터의 신호들을 직렬 수신하도록 구성된 송수신 장치(12; 32);를 구비한, 직렬 버스 시스템(1)용 가입자국(10; 30)으로서,
    통신 제어 장치(11; 31)는 프레임(450)에 따라 송신 신호(TXD)를 생성하고 프레임(450) 내에 헤더 체크섬(HCRC)을 삽입하도록 구성되고, 이러한 헤더 체크섬에는 프레임(450) 내의 사용자 데이터를 위해 제공되는 데이터 필드(455) 앞에 배열되는 프레임 헤더의 비트들만이 산입되며,
    통신 제어 장치(11; 31)는, 잇따른 5개의 동일한 비트들 뒤에 역 스터프 비트가 프레임(450)의 비트 스트림에 삽입되는 방식으로 동적 스터프 비트들을 프레임 헤더 내에 삽입하도록 구성되며,
    통신 제어 장치(11; 31)는 헤더 체크섬(HCRC)의 계산을 위하여, 동적 스터프 비트들이 사용되는 프레임 헤더의 부분에 대한 헤더 체크섬(HCRC)의 계산의 중간 결과가 0 벡터와 같지 않도록 하는 사전 결정된 시작 값(R_S) 및 사전 결정된 체크섬 다항식(CRC_P)을 사용하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
  2. 제1항에 있어서, 사전 결정된 시작 값(R_S)은 (1,0,0,0,0,0,0,0,0,0,0,0,0)과 같은, 직렬 버스 시스템용 가입자국(10; 30).
  3. 제1항에 있어서, 사전 결정된 시작 값(R_S)은 (0,0,1,1,0,0,0,0,0,0,0,0,0)과 같은, 직렬 버스 시스템용 가입자국(10; 30).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 통신 제어 장치(11; 31)는, 사전 결정된 시작 값(R_S)으로 설정 가능하고, 사전 결정된 체크섬 다항식(CRC_P)을 구현하는 전기 회로(1521)의 하나 이상의 스위칭 요소(F0 내지 F12)를 헤더 체크섬(HCRC)의 계산을 위해 사용하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 사전 결정된 체크섬 다항식(CRC_P)은 x13 + x12 + x11 + x8 + x7 + x6 + x5 + x2 + x1 + 1과 같은, 직렬 버스 시스템용 가입자국(10; 30).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 통신 제어 장치(11; 31)는 프레임 헤더의 제1 부분에만 동적 스터프 비트들을 삽입하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    통신 제어 장치(11; 31)는 동적 스터프 비트의 수가 인코딩된 프레임(450) 내에 필드(SBC)를 삽입하도록 구성되고,
    통신 제어 장치(11; 31)는 프레임(450)의 사용자 데이터가 삽입된 데이터 필드(455) 앞에 하나 이상의 필드(SBC)를 삽입하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 송수신 장치(12; 32)는, 버스 시스템(1)의 가입자국(10, 20, 30)들 간에 교환되는 메시지(45)를 위하여 제1 통신 단계(451)에서 버스(40)로 송신된 신호의 비트 시간(t_bt)이 제2 통신 단계(452)에서 송신된 신호의 비트 시간(t_bt)과는 상이할 수 있는 방식으로, 통신 제어 장치(11; 31)에 의해 생성된 송신 신호(TXD)를 버스 시스템(1)의 버스(40)로 직렬 송신하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    메시지(45)를 위해 형성된 프레임(450)은 CAN FD와 호환되도록 형성되고,
    버스 시스템(1)의 가입자국(10, 20, 30)들 중 어느 가입자국이 후속 제2 통신 단계(452)에서 버스(40)에 대한 적어도 일시적으로 독점적이고 충돌없는 액세스를 얻을 것인지에 대한 합의가 제1 통신 단계(451)에서 이루어지는, 직렬 버스 시스템용 가입자국(10; 30).
  10. 버스 시스템(1)의 가입자국(10; 30)과 하나 이상의 다른 가입자국(10; 20; 30)의 통신을 제어하기 위한 통신 제어 장치(11; 31)와;
    통신 제어 장치(11; 31)에 의해 생성된 송신 신호(TXD)를 버스 시스템(1)의 버스(40)에 직렬 송신하도록 구성되고, 버스 시스템(1)의 버스(40)로부터의 신호들을 직렬 수신하도록 구성된 송수신 장치(12; 32);를 구비한, 직렬 버스 시스템(1)용 가입자국(10; 30)으로서,
    통신 제어 장치(11; 31)는 프레임(450)에 따라 송신 신호(TXD)를 생성하고 프레임(450) 내에 헤더 체크섬(HCRC)을 삽입하도록 구성되고, 이러한 헤더 체크섬에는 프레임(450) 내의 사용자 데이터를 위해 제공되는 데이터 필드(455) 앞에 배열되는 프레임 헤더의 비트들만이 산입되며,
    통신 제어 장치(11; 31)는, 잇따른 5개의 동일한 비트들 뒤에 역 스터프 비트가 프레임(450)의 비트 스트림에 삽입되는 방식으로 동적 스터프 비트들을 프레임 헤더 내에 삽입하도록 구성되며,
    통신 제어 장치(11; 31)는, 사전 결정된 시작 값(R_S)으로 설정 가능하고, 사전 결정된 체크섬 다항식(CRC_P)을 구현하는 전기 회로(1521)의 하나 이상의 스위칭 요소(F0 내지 F12)를 헤더 체크섬(HCRC)의 계산을 위해 사용하도록 구성되고,
    사전 결정된 체크섬 다항식(CRC_P)은 x13 + x12 + x11 + x8 + x7 + x6 + x5 + x2 + x1 + 1과 같은, 직렬 버스 시스템용 가입자국(10; 30).
  11. 제10항에 있어서, 사전 결정된 시작 값(R_S)과 사전 결정된 체크섬 다항식(CRC_P)의 조합은, 통신 제어 장치(11; 31)에 의해 동적 스터프 비트들이 삽입될 수 있는 프레임 헤더의 부분에 대한 헤더 체크섬(HCRC)의 계산의 중간 결과가 0 벡터와 같지 않은 방식으로 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
  12. 버스(40); 및
    2개 이상의 가입자국(10; 20; 30)들;을 구비한 버스 시스템(1)으로서, 이러한 가입자국들은 서로 직렬 통신할 수 있는 방식으로 버스(40)를 통해 서로 연결되고, 이러한 가입자국들 중 하나 이상의 가입자국(10; 30)은 제1항 내지 제11항 중 어느 한 항에 따른 가입자국(10; 30)인, 버스 시스템(1).
  13. 직렬 버스 시스템(1)에서의 통신 방법으로서, 이러한 방법은, 통신 제어 장치(11; 31) 및 송수신 장치(12; 32)를 포함하는 버스 시스템(1)의 가입자국(10; 30)에 의해 실행되고, 이러한 방법은,
    통신 제어 장치(11; 31)에 의하여, 버스 시스템(1)의 가입자국(10; 30)과 하나 이상의 다른 가입자국(10; 20; 30)과의 통신을 제어하는 단계와;
    송수신 장치(12; 32)에 의하여, 통신 제어 장치(11; 31)에 의해 생성된 송신 신호(TXD)를 버스 시스템(1)의 버스(40)에 송신하는 단계이며, 송수신 장치(12; 32)는 또한 버스 시스템(1)의 버스(40)로부터의 신호들을 직렬 수신하도록 구성되는 단계와;
    통신 제어 장치(11; 31)에 의하여, 프레임(450)에 따라 송신 신호(TXD)를 생성하는 단계;를 포함하고,
    통신 제어 장치(11; 31)는 프레임(450) 내에 헤더 체크섬(HCRC)을 삽입하고, 이러한 헤더 체크섬에는 프레임(450) 내의 사용자 데이터를 위해 제공되는 데이터 필드(455) 앞에 배열되는 프레임 헤더의 비트들만이 산입되며,
    통신 제어 장치(11; 31)는, 잇따른 5개의 동일한 비트들 뒤에 역 스터프 비트가 프레임(450)의 비트 스트림에 삽입되는 방식으로 동적 스터프 비트들을 프레임 헤더 내에 삽입하며,
    통신 제어 장치(11; 31)는 헤더 체크섬(HCRC)의 계산을 위하여, 동적 스터프 비트들이 사용되는 프레임 헤더의 부분에 대한 헤더 체크섬(HCRC)의 계산의 중간 결과가 0 벡터와 같지 않도록 하는 사전 결정된 시작 값(R_S) 및 사전 결정된 체크섬 다항식(CRC_P)을 사용하는, 직렬 버스 시스템에서의 통신 방법.
KR1020227022450A 2019-12-02 2020-12-01 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법 KR20220101741A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102019218715.3A DE102019218715A1 (de) 2019-12-02 2019-12-02 Teilnehmerstation für ein serielles Bussystem und Verfahren zur Kommunikation in einem seriellen Bussystem
DE102019218715.3 2019-12-02
PCT/EP2020/084122 WO2021110675A1 (de) 2019-12-02 2020-12-01 Teilnehmerstation für ein serielles bussystem und verfahren zur kommunikation in einem seriellen bussystem

Publications (1)

Publication Number Publication Date
KR20220101741A true KR20220101741A (ko) 2022-07-19

Family

ID=73695024

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227022450A KR20220101741A (ko) 2019-12-02 2020-12-01 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법

Country Status (8)

Country Link
US (1) US11962410B2 (ko)
EP (1) EP4070511B1 (ko)
JP (1) JP7462044B2 (ko)
KR (1) KR20220101741A (ko)
CN (1) CN114731308B (ko)
DE (1) DE102019218715A1 (ko)
TW (1) TW202133597A (ko)
WO (1) WO2021110675A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019218714A1 (de) * 2019-12-02 2021-06-02 Robert Bosch Gmbh Teilnehmerstation für ein serielles Bussystem und Verfahren zur Kommunikation in einem seriellen Bussystem

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1815624B1 (en) 2004-11-24 2013-02-20 Qualcomm Incorporated Systems and methods for implementing cyclic redundancy checks
US20140016654A1 (en) * 2011-03-31 2014-01-16 Renesas Electronics Corporation Can communication system, can transmission apparatus, can reception apparatus, and can communication method
KR102007547B1 (ko) * 2011-06-29 2019-08-05 로베르트 보쉬 게엠베하 유연한 메시지 크기 및 가변 비트 길이로 직렬 데이터 전송을 하기 위한 방법 및 장치
AU2012277904B2 (en) 2011-06-29 2017-06-29 Robert Bosch Gmbh Method and device for serial data transmission having a flexible message size and a variable bit length
CN202194654U (zh) * 2011-07-11 2012-04-18 中国石油集团长城钻探工程有限公司 基于FlexRay总线的测井总线系统
DE102012224024A1 (de) * 2012-12-20 2014-06-26 Robert Bosch Gmbh Datenübertragung unter Nutzung eines Protokollausnahmezustands
KR101578065B1 (ko) * 2013-11-01 2015-12-16 (주)티에이치엔 Ｃａｎ 패킷을 패키징하는 방법과 이를 이용하는 장치들
DE102013020522A1 (de) 2013-12-11 2015-06-11 Lukusa Didier Kabulepa Kommunikationssystem, Testeinrichtung und Vorrichtung zur Prüfung von fehlererkennenden Sicherheitsmechanismen eines Kommunikationsteilnehmers
JP6267596B2 (ja) * 2014-07-14 2018-01-24 国立大学法人名古屋大学 通信システム、通信制御装置及び不正情報送信防止方法
DE102015209201A1 (de) 2014-09-03 2016-03-03 Robert Bosch Gmbh Verfahren zur seriellen Übertragung eines Rahmens über ein Bussystem von einem Sender zu mindestens einem Empfänger und Teilnehmerstation für ein Bussystem
DE102015209196A1 (de) 2014-09-08 2016-03-10 Robert Bosch Gmbh Verfahren zur seriellen Übertragung eines Rahmens über ein Bussystem von einem Sender zu mindestens einem Empfänger und Teilnehmern eines Bussystems
US10673565B2 (en) * 2014-09-30 2020-06-02 Concio Holdings LLC Confirming data accuracy in a distributed control system
DE102017211860B3 (de) * 2017-07-11 2018-09-20 Volkswagen Aktiengesellschaft Verfahren zur Übertragung von Daten über einen seriellen Kommunikationsbus, entsprechend ausgelegte Busschnittstelle sowie entsprechend ausgelegtes Computerprogramm
US11343117B2 (en) 2017-08-08 2022-05-24 Volkswagen Aktiengesellschaft Method for transmitting data via a serial communication bus, correspondingly designed bus interface, and correspondingly designed computer program
JP7030742B2 (ja) * 2019-05-27 2022-03-07 本田技研工業株式会社 通信システム、および通信制御方法

Also Published As

Publication number Publication date
CN114731308A (zh) 2022-07-08
CN114731308B (zh) 2024-02-13
JP7462044B2 (ja) 2024-04-04
JP2023503377A (ja) 2023-01-27
EP4070511B1 (de) 2024-04-17
WO2021110675A1 (de) 2021-06-10
TW202133597A (zh) 2021-09-01
US20220407619A1 (en) 2022-12-22
EP4070511A1 (de) 2022-10-12
DE102019218715A1 (de) 2021-06-02
US11962410B2 (en) 2024-04-16

Similar Documents

Publication Publication Date Title
US11962409B2 (en) User station for a serial bus system, and method for communicating in a serial bus system
US11700143B2 (en) User station for a serial bus system, and method for communicating in a serial bus system
CN113841362A (zh) 用于串行总线系统的用户站和用于在串行总线系统中进行通信的方法
CN114342325B (zh) 用于串行总线系统的用户站和用于在串行总线系统中进行通信的方法
CN114747183A (zh) 用于串行总线系统的用户站的冲突探测器和用于在串行总线系统中进行通信的方法
KR20220101741A (ko) 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법
US11784849B2 (en) Communication control device for a user station for a serial bus system, and method for communicating in a serial bus system
JP7422229B2 (ja) シリアルバスシステム用の加入者局およびシリアルバスシステムでの通信方法
CN111713074B (zh) 用于串行总线系统的用户站和用于针对在串行总线系统中接收的消息用信号通知错误的方法
TWI838577B (zh) 用於串列匯流排系統的節點站以及用於在串列匯流排系統中通訊的方法
US20230283451A1 (en) Subscriber station for a serial bus system, and method for communication in a serial bus system
KR20230045069A (ko) 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법
US11848797B2 (en) Communication control device for a user station for a serial bus system, and method for communicating in a serial bus system
KR20230107328A (ko) 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법
US20230148180A1 (en) Subscriber station for a serial bus system and method for communication in a serial bus system