KR20230107328A

KR20230107328A - 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법

Info

Publication number: KR20230107328A
Application number: KR1020237019992A
Authority: KR
Inventors: 플로리안 하트위치; 프란츠 베일러; 아서 무터
Original assignee: 로베르트 보쉬 게엠베하
Priority date: 2020-11-18
Filing date: 2021-10-07
Publication date: 2023-07-14
Also published as: WO2022106113A1; DE102020214535A1; EP4248620A1; JP2023549566A; CN116803055A

Abstract

본 발명은 직렬 버스 시스템(1)용 가입자국(10; 30) 및 직렬 버스 시스템(1)에서의 통신 방법에 관한 것이다. 가입자국(10; 30)은, 이 가입자국(10; 20; 30)과 버스 시스템(1)의 적어도 하나의 다른 가입자국(10; 20; 30) 간의 통신을 제어하고 버스 시스템(1)의 버스(40)로부터 수신된 신호(VDIFF)를 평가하기 위한 통신 제어 장치(11; 31)를 가지며, 상기 신호에서는 제1 통신 단계(451)에서의 비트 시간(t_bt1)이 제2 통신 단계(452)에서의 비트 시간(t_bt2)과 상이할 수 있고, 상기 통신 제어 장치(11; 31)는, 미리 결정된 프레임(450; 450A)에 따라, 다른 가입자국(10; 20; 30)에 의해 생성된 송신 신호(TxD_TC)에 기초한, 버스(40)로부터 수신된 신호(VDIFF)를 샘플링하고 평가하도록 구성된다.

Description

직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법

본 발명은 직렬 버스 시스템용 가입자국; 및 높은 데이터 전송 속도와 큰 유연성 및 큰 오류 강인성으로 동작하는 직렬 버스 시스템에서의 통신 방법;에 관한 것이다.

예컨대 차량에서 센서와 제어 장치 간의 통신을 위한 버스 시스템은 기술 시스템 또는 차량의 여러 기능에 따라 대량의 데이터를 전송할 수 있어야 한다. 이 경우, 송신기에서 수신기로 이전보다 더 빠르게 데이터를 전송해야 하고, 필요 시 대용량 데이터 패킷도 전송할 수 있어야 하는 경우가 많다.

현재, CAN FD를 이용하는 CAN 프로토콜 규격으로서의 표준 ISO11898-1:2015에서 데이터가 메시지로서 전송되는 버스 시스템이 차량 도입 단계에 있다. 메시지는 센서, 제어 장치, 인코더 등과 같은 버스 시스템의 버스 가입자들 간에 전송된다. 이를 위해 메시지는 버스를 통해, 두 통신 단계 간에 전환되는 프레임의 형태로 송신된다. 제1 통신 단계(중재 단계)에서는, 버스 시스템의 가입자국들 중 어느 가입자국이 후속하는 제2 통신 단계(데이터 단계 또는 유효 데이터 송신 단계)에서 자신의 프레임을 버스를 통해 송신할 수 있는지가 협의될 수 있다. CAN FD는 대부분의 제조업체에 의해 상기 제1 단계에서 500kbit/s의 중재 비트 전송률 및 2Mbit/s의 데이터 비트 전송률로 차량에서 사용된다. 즉, 버스를 통한 전송 시 저속 작동 모드와 고속 작동 모드 간에 상호 전환되어야 한다.

제2 통신 단계에서 더 높은 데이터 전송 속도를 구현하기 위해, 현재 CAN XL이라고 하는 CAN FD를 위한 후속 버스 시스템을 개발중이며, 현재 CAN in Automation(CiA) 협회에서 표준화하고 있다. CAN XL은 CAN 버스를 통한 순수 데이터 전송 외에도 기능 안전(Safety), 데이터 보안(Security) 및 서비스 품질(QoS = Quality of Service)과 같은 다른 기능도 지원해야 한다. 이들은 자율 주행 차량에서 필요한 기본 속성이다.

CAN XL은 데이터 단계에서 예컨대 15Mbit/s 이하 또는 심지어 20Mbit/s 이하의 높은 비트 전송률을 지원해야 한다. 이를 달성하기 위해, 데이터 단계에서 필요한 높은 비트 전송률을 달성하도록 작동 모드가 전환될 수 있는 송/수신 장치가 사용된다. 반면에 중재 단계에서 비트 전송률은 중재를 가능케 하기 위해 약 500kbit/s로 유지된다. 데이터 단계에서 특히 높은 비트 전송률을 사용할 수 있도록 하기 위해, 현재 CAN XL에 대해 표준화되고 있는 송/수신 장치는 그 작동 모드를 전환할 수 있다. 작동 모드 전환의 시그널링을 위해 추가 연결(핀)이 불필요하도록, 통신 제어 장치, 특히 그의 프로토콜 컨트롤러와 송/수신 장치 사이에 MICI 모듈(MICI = Media Independent CAN Interface)이 사용된다.

CAN XL에서는 통신 제어 장치, 특히 이 장치의 프로토콜 컨트롤러가, 상기 송/수신 장치가 그 작동 모드를 저속에서 고속으로 또는 고속에서 저속으로 전환해야 한다는 점을 송/수신 장치에 시그널링한다. 이 시그널링을 위해 통신 제어 장치, 특히 이 장치의 프로토콜 컨트롤러 또는 다운스트림 MICI 모듈은 PWM 코딩이라고도 하는 펄스 폭 변조를 이용한 코딩을 사용한다. 송/수신 장치는 CAN 버스에서 개별 비트를 차동 전압으로 구동할 수 있도록 PWM 디코딩을 수행한다.

문제는 통신 제어 장치의 PWM 코딩과 송/수신 장치의 대응하는 PWM 디코딩에 시간이 필요하다는 것이다. 따라서 송신하는 통신 제어 장치로부터 수신하는 통신 제어 장치로의 전파 시간이 중재 단계보다 데이터 단계 및 데이터 단계 끝의 ADH 비트 동안 더 길다. CAN XL 프레임에서 데이터 단계로부터 중재 단계로의 전환 시 제공된 DAS 필드 동안, 현재 버스를 통해 전송된 메시지의 수신자일뿐인 가입자국(수신 노드)은 송신하는 가입자국(송신 노드)과 수신 노드 사이의 단축된 전파 시간에 동기화되어야 한다. 그러나 이를 위해 제공된 DAS 필드의 비트가 전파 시간 단축으로 인해 너무 일찍 끝날 수 있다. 그로 인해 수신 노드는 모든 상황에서 상기 비트를 안정적으로 샘플링할 수 없으므로 올바르게 동기화할 수도 없다.

그 결과, 데이터 단계로부터 중재 단계로의 전환 시 단축된 전파 시간에 의해 발생한 위상 오차가 수신 노드에 남게 된다. 그로 인해 CAN XL 프로토콜이 작동하지 않거나, 신뢰성 있고 강인한 통신이 불가능하다.

또한, 수신 노드가 DAS 필드의 AH1 비트를 0으로 샘플링한 경우, 상기 수신 노드는 현재 전송하는 프레임의 포맷 오류를 인식할 수 있다. 그 결과, 상기 프레임은 수신 노드에서 유효하지 않은 것으로서 폐기된다. 이는 시스템 오류이며, CAN XL에서 특정 비트 전송률 설정이 불가능하고 다른 비트 전송률 설정은 강인하게 작동하지 않음을 의미한다.

그러므로 본 발명의 과제는, 전술한 문제를 해결하는 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법을 제공하는 것이다. 특히, 높은 데이터 전송 속도에서도 특정 비트 전송률에 대한 예외 없이, 그리고 경우에 따라 프레임당 유효 데이터량의 증가 시에도 통신의 높은 오류 강인성이 구현될 수 있는, 직렬 버스 시스템용 가입자국 및 직렬 버스 시스템에서의 통신 방법을 제공해야 한다.

상기 과제는 청구항 제1항의 특징을 가진 직렬 버스 시스템용 가입자국을 통해 해결된다. 가입자국은, 이 가입자국과 버스 시스템의 적어도 하나의 다른 가입자국 간의 통신을 제어하고 버스 시스템의 버스로부터 수신된 신호를 평가하기 위한 통신 제어 장치를 가지며, 상기 신호에서는 제1 통신 단계에서의 비트 시간이 제2 통신 단계에서의 비트 시간과 상이할 수 있고, 상기 통신 제어 장치는, 미리 결정된 프레임에 따라, 다른 가입자국에 의해 생성된 송신 신호에 기초한, 버스로부터 수신된 신호를 샘플링하고 평가하도록 구성되며, 상기 미리 결정된 프레임에서, 제2 통신 단계로부터 제1 통신 단계로의 전환을 나타내는 미리 결정된 필드가 상기 미리 결정된 필드의 시작과 후속 하강 에지 사이에 논리값 1을 갖는 2개 또는 3개의 비트를 가지며, 상기 통신 제어 장치는, 필드의 시작과 후속 하강 에지 사이에 논리값 1을 갖는 1개의 비트만 또는 2개의 연속 비트가 샘플링되었는지의 여부에 관계없이, 상기 통신 제어 장치가 버스로부터 수신된 신호로부터 샘플링한 프레임을 미리 결정된 프레임으로서 평가하도록, 그리고 그럼으로써 미리 결정된 필드와 관련하여 유효한 것으로서 평가하도록 구성되며, 상기 통신 제어 장치는 미리 결정된 필드의 하강 에지에서 동기화를 실행하도록 구성된다.

가입자국에서는 데이터 단계 끝에서 DAS 필드에 대한 샘플링 규칙이 구현되고, 이를 기초로 DAS 필드에서 CAN XL 수신 노드가 강인하게 동기화될 수 있다. 따라서 상기 동기화는 더 이상 송신 신호의 비트 타이밍 구성 또는 펄스 폭 변조(PWM)의 구성에 의존하지 않는다. 이 경우, 제2 통신 단계(데이터 단계)로부터 제1 통신 단계(중재 단계)로의 전환 시 제2 통신 단계(데이터 단계) 이후의 비트 전송률 전환도 매우 신뢰성 있게 작동된다.

따라서 가입자국에 의해 CAN XL과의 신뢰성 있고 강인한 통신이 비로소 가능해진다. 이는 클록 공차, PWM 심볼 길이, 비트 타이밍 설정 또는 버스 시스템의 여타의 파라미터와 같은 시스템 파라미터의 극한 설정 시에도 적용된다.

또한, 위에서 언급한 과제를 해결하기 위해 상기 기술된 가입자국의 구성이 복잡하지 않게, 따라서 비용 효율적으로 구현될 수 있는 점이 바람직하다.

이로써, 가입자국에 의해 버스 시스템에서, 제1 통신 단계에서 CAN에 의해 공지된 중재를 유지할 수 있고, 그럼에도 CAN 또는 CAN FD에 비해 전송 속도를 더욱 현저하게 높일 수 있다.

가입자국에 의해 수행되는 방법은, 버스 시스템 내에, CAN 프로토콜 및/또는 CAN FD 프로토콜에 따라 메시지를 송신하는 하나 이상의 CAN 가입자국 및/또는 하나 이상의 CAN FD 가입자국도 존재하는 경우에 사용될 수도 있다.

가입자국의 바람직한 또 다른 구성들은 종속 청구항들에 명시된다.

일 실시예에 따라, 미리 결정된 필드는 제1 통신 단계의 비트 시간을 갖는 4개의 비트를 갖고, 미리 결정된 필드는 논리값 1101을 갖는 비트 시퀀스를 가지며, 통신 제어 장치는, 필드의 시작과 후속 하강 에지 사이에서 버스로부터 수신된 신호에서 논리값 1을 갖는 비트의 샘플링 이후, 버스로부터 수신된, 논리값 0을 갖는 신호에서 샘플링되어 늦어도 예상 비트 시퀀스(1101)의 세 번째 비트에 대해 샘플링될 다음 비트를 예상 비트 시퀀스(1101)의 세 번째 비트로서 평가하도록 구성된다.

이 경우, 통신 제어 장치는 일 실시예에 따라, 미리 결정된 필드의 첫 번째 비트가 논리값 1(logical 1)로서 샘플링되지 않았다면, 이 통신 제어 장치가 버스로부터 수신된 신호로부터 샘플링한 프레임을 오류가 있는 것으로 평가하도록 구성될 수 있다. 또한, 통신 제어 장치는, 미리 결정된 필드의 첫 번째 비트가 논리값 1로서 샘플링되면 하드 동기화(hard synchronization)를 활성화하도록 구성될 수 있다.

또한, 통신 제어 장치는 일 실시예에 따라, 미리 결정된 필드의 첫 번째 비트와 두 번째 비트 모두 논리값 1로서 샘플링되지 않았다면, 이 통신 제어 장치가 버스로부터 수신된 신호로부터 샘플링한 프레임을 오류가 있는 것으로 평가하도록 구성될 수 있다. 이 경우, 통신 제어 장치는, 미리 결정된 필드의 첫 번째 비트가 논리값 0으로서 샘플링되었고 미리 결정된 필드의 두 번째 비트가 논리값 1로서 샘플링된 경우, 또는 미리 결정된 필드의 첫 번째 비트가 논리값 1로서 샘플링되었고 미리 결정된 필드의 두 번째 비트가 논리값 0으로서 샘플링된 경우, 상기 통신 제어 장치가 버스로부터 수신된 신호로부터 샘플링한 프레임을 미리 결정된 필드와 관련하여 오류가 있는 것으로 평가하지 않고 유효한 것으로 평가하도록 구성될 수 있다. 이 경우, 통신 제어 장치는, 미리 결정된 필드의 첫 번째 비트가 논리값 1로서 샘플링되거나, 미리 결정된 필드의 두 번째 비트가 논리값 1로서 샘플링되는 경우, 하드 동기화 또는 동기화를 활성화하도록 구성될 수 있다.

또 다른 한 구성에 따라, 미리 결정된 필드는 제1 통신 단계의 비트 시간을 갖는 5개의 비트를 갖는다. 이 경우, 미리 결정된 필드는 논리값 11101을 갖는 비트 시퀀스를 가질 수 있고, 통신 제어 장치(11; 31)는, 논리값 1을 갖는 비트의 샘플링 이후, 버스로부터 수신된 신호의 비트 시퀀스의 두 번째 비트에 대해, 버스로부터 수신된, 논리값 0을 갖는 신호에서 샘플링되어 늦어도 예상 비트 시퀀스의 네 번째 비트에 대해 샘플링될 다음 비트를 예상 비트 시퀀스의 네 번째 비트로서 평가하도록 구성된다.

또한, 통신 제어 장치는, 이 통신 제어 장치가 버스로부터 수신된 신호로부터 샘플링한 프레임 내에서 미리 결정된 필드의 첫 번째 비트의 샘플링된 값을 무시하고 미리 결정된 필드의 세 번째 비트에 대해 임의의 값을 오류가 없는 것으로 평가하도록 구성될 수 있으며, 통신 제어 장치는, 미리 결정된 필드의 두 번째 비트가 논리값 0으로서 샘플링된 경우, 이 통신 제어 장치가 버스로부터 수신된 신호로부터 샘플링한 프레임을 오류가 있는 것으로 평가하도록 구성될 수 있다. 이에 추가로, 통신 제어 장치는, 미리 결정된 필드의 두 번째 비트가 논리값 1로서 샘플링되면 하드 동기화를 활성화하도록 구성될 수 있다.

가입자국은 또한 송신 신호를 버스 시스템의 버스로 송신하기 위한 그리고/또는 버스 시스템의 버스로부터 신호를 수신하기 위한 송/수신 장치를 가질 수 있다. 이 경우, 통신 제어 장치는, 송신 신호를 생성하도록 구성될 수 있으며, 이 경우 통신 제어 장치는 또한, 송신 신호의 펄스 폭 변조를 이용하여 송/수신 장치에, 상기 송/수신 장치가 그의 작동 모드를 제1 통신 단계에서의 송신을 위한 작동 모드로부터 제2 통신 단계에서의 송신을 위한 작동 모드로 전환해야 한다는 점을 시그널링하도록 구성된다.

그에 추가로 가입자국은, 제1 통신 단계에서 버스 상에서 우성 버스 레벨로부터 상기 우성 버스 레벨에 의해 덮어쓰기될 수 있는 열성 버스 레벨로의 전환을 가속화하기 위한 신호 개선 모듈을 가질 수 있으며, 상기 송/수신 장치는, 가입자국이 버스로의 송신 신호의 송신기이고, 통신 제어 장치가 제2 통신 단계에서 버스 시스템의 버스로 송신 신호를 송신하는 작동 모드로부터 통신 제어 장치가 제1 통신 단계에서 버스 시스템의 버스로 송신 신호를 송신하는 작동 모드로 전환되는 경우, 추가로 제2 통신 단계의 버스 레벨 중 하나로부터 제1 통신 단계의 열성 레벨로의 전환을 가속화하기 위해 신호 개선 모듈을 활성화하도록 구성될 수 있다.

미리 결정된 프레임이 CAN FD에 호환되도록 구성될 수 있으며, 이 경우 제1 통신 단계에서는, 버스 시스템의 가입자국 중 어느 가입자국이 후속하는 제2 통신 단계에서 버스에 대해 적어도 일시적으로 충돌없는 배타적 액세스 권한을 얻는지가 협의된다.

앞서 기술한 가입자국은, 추가로 하나의 버스 및 서로 직렬로 통신하는 방식으로 버스를 통해 서로 연결되어 있는 둘 이상의 가입자국을 포함하는 버스 시스템의 부분일 수 있다. 이 경우, 둘 이상의 가입자국 중 적어도 하나는 앞서 기술한 가입자국이다.

전술한 과제는 또한, 청구항 제16항에 따른, 직렬 버스 시스템에서의 통신 방법을 통해서도 해결된다. 상기 방법은 통신 제어 장치를 구비한, 버스 시스템의 가입자국에 의해 실행되며, 상기 방법은, 상기 통신 제어 장치를 이용하여 상기 가입자국과 버스 시스템의 적어도 하나의 다른 가입자국 간의 통신을 제어하고, 버스 시스템의 버스로부터 수신된 신호를 평가하는 단계를 가지며, 상기 신호에서는 제1 통신 단계에서의 비트 시간이 제2 통신 단계에서의 비트 시간과 상이할 수 있고, 상기 통신 제어 장치는, 미리 결정된 프레임에 따라, 다른 가입자국에 의해 생성된 송신 신호에 기초한, 버스로부터 수신된 신호를 샘플링하고 평가하며, 상기 미리 결정된 프레임에서, 제2 통신 단계로부터 제1 통신 단계로의 전환을 나타내는 미리 결정된 필드가 상기 미리 결정된 필드의 시작과 후속 하강 에지 사이에 논리값 1을 갖는 2개 또는 3개의 비트를 가지며, 상기 통신 제어 장치는, 버스로부터 수신된 신호에서 필드의 시작과 후속 하강 에지 사이에 논리값 1을 갖는 1개의 비트만 또는 2개의 연속 비트가 샘플링되었는지의 여부에 관계없이, 상기 통신 제어 장치가 버스로부터 수신된 신호로부터 샘플링한 프레임을 미리 결정된 프레임으로서 평가하도록, 그리고 그럼으로써 미리 결정된 필드와 관련하여 유효한 것으로서 평가하도록 구성되며, 상기 통신 제어 장치는 미리 결정된 필드의 하강 에지에서 동기화를 실행하도록 구성된다.

본원 방법은, 앞서 가입자국과 관련하여 언급한 것과 동일한 장점을 제공한다.

본 발명의 또 다른 가능한 구현예들은 전술한 또는 하기에서 실시예들과 관련하여 기술되는 특징들 또는 실시형태들의 명시되지 않은 조합들도 포함한다. 이 경우, 통상의 기술자는 개별 양태들도 개선 또는 보완으로서 본 발명의 각각의 기본 형태에 부가할 것이다.

하기에서 본 발명은 첨부된 도면을 참조하여 그리고 실시예들에 기초하여 더 상세하게 기술된다.
도 1은 제1 실시예에 따른 버스 시스템의 간소화된 블록회로도이다.
도 2는 제1 실시예에 따른 버스 시스템의 가입자국으로부터 송신될 수 있는 메시지의 구조를 설명하기 위한 도표이다.
도 3은 제1 실시예에 따른 버스 시스템의 가입자국의 간소화된 개략적 블록도이다.
도 4는 제1 실시예에 따른 가입자국에서 버스 신호(CAN-XL_H 및 CAN-XL_L)의 시간 경과에 따른 프로파일을 나타낸 그래프이다.
도 5는 제1 실시예에 따른 가입자국에서 버스 신호들(CAN-XL_H 및 CAN-XL_L)의 차동 전압(VDIFF)의 시간 경과에 따른 프로파일을 나타낸 그래프이다.
도 6 내지 도 8은, 가입자국이 메시지의 송신자이고 상기 메시지가 송신되면 제1 통신 단계로부터 제2 통신 단계로 송/수신 장치의 작동 모드의 전환이 수행되는 경우, 프레임의 송신 시 제1 실시예에 따른 가입자국의 단자들에서 발생하는 신호의 시간 경과에 따른 프로파일을 나타낸 그래프이다.
도 9 내지 도 11은, 가입자국이 메시지의 송신자이고 상기 메시지가 송신되면 제2 통신 단계로부터 제1 통신 단계로 송/수신 장치의 작동 모드의 전환이 수행되는 경우, 프레임의 송신 시 제1 실시예에 따른 가입자국의 단자들에서 발생하는 신호의 시간 경과에 따른 프로파일을 나타낸 그래프이다.
도 12는, 또 다른 가입자국이 메시지의 송신자이고 도 9 내지 도 11에 따라 신호를 생성하는 경우, 수신 노드의 수신 단자가 수신 신호로서 간주하는 신호 상태의 시간 경과에 따른 프로파일을 나타낸 그래프이다.
도 13은, 또 다른 가입자국이 메시지의 송신자이고 도 9 내지 도 11에 따라 신호를 생성하는 경우, 수신 노드의 수신 단자가 수신 신호로서 예상하는 신호 상태의 시간 경과에 따른 프로파일을 나타낸 그래프이다.
도 14는 제2 실시예에 따른 버스 시스템의 가입자국의 개략적 블록회로도이다.
도 15는 제3 실시예에 따른 버스 시스템의 가입자국의 개략적 블록회로도이다.
도 16은 제3 실시예에 따른 버스 시스템의 가입자국으로부터 송신될 수 있는 메시지의 구조를 설명하기 위한 도표이다.
도면들에서 동일하거나 기능이 동일한 요소들에는, 달리 명시되지 않는 한, 동일한 도면부호들이 부여된다.

도 1에는 예시로서, 하기에 기술되는 것처럼, 특히 기본적으로 CAN 버스 시스템, CAN FD 버스 시스템, CAN XL 버스 시스템 및/또는 이들의 변형을 위해 구성되는 버스 시스템(1)이 도시되어 있다. 버스 시스템(1)은 차량에서, 특히 자동차, 비행기 등에서, 또는 병원 등에서 사용될 수 있다.

도 1에서, 버스 시스템(1)은, 각각 제1 버스 코어(41) 및 제2 버스 코어(42)를 구비한 버스(40)에 연결되어 있는 복수의 가입자국(10, 20, 30)을 포함한다. 버스 코어(41, 42)는 CAN_H 및 CAN_L 또는 CAN-XL_H 및 CAN-XL_L이라고도 지칭될 수 있으며, 송신 상태에서 신호를 위한 우성 레벨들의 결합 또는 열성 레벨들 또는 여타 레벨들의 생성 이후 전기 신호 전송을 위해 이용된다. 버스(40)를 통해 메시지(45, 46)가 신호들의 형태로 개별 가입자국들(10, 20, 30) 간에 직렬로 전송될 수 있다. 버스(40) 상에서 통신 시, 도 1에 흑색의 지그재그형 블록 화살표로 도시된 것처럼, 오류가 발생하면, 선택적으로 오류 프레임(47)(error flag)이 송신될 수 있다. 가입자국(10, 20, 30)은 예컨대 자동차의 제어 장치, 센서, 표시 장치 등이다.

도 1에 도시된 것처럼, 가입자국(10)은 통신 제어 장치(11), 송/수신 장치(12) 및 위상 오차 보상 모듈(15)을 갖는다. 가입자국(20)은 통신 제어 장치(21), 송/수신 장치(22) 및 선택적으로 위상 오차 보상 모듈(25)을 갖는다. 가입자국(30)은 통신 제어 장치(31), 송/수신 장치(32) 및 위상 오차 보상 모듈(35)을 갖는다. 가입자국(10, 20, 30)의 송/수신 장치(12, 22, 32)는, 비록 도 1에는 도시되어 있지 않지만, 각각 직접 버스(40)에 연결되어 있다.

통신 제어 장치(11, 21, 31)는 각각, 버스(40)에 연결되어 있는 각각의 가입자국(10, 20, 30)과 하나 이상의 다른 가입자국(10, 20, 30) 간의 버스(40)를 통한 통신을 제어하는 데 이용된다.

통신 제어 장치(11, 31)는, 예컨대 수정된 CAN 메시지(45)인 제1 메시지(45)를 작성하고 판독한다. 이 경우, 수정된 CAN 메시지(45)는, 도 2를 참조하여 더 상세하게 기술되며 각각의 위상 오차 보상 모듈(15, 35)이 사용되는 CAN XL 포맷을 기반으로 구성된다. 또한, 통신 제어 장치(11, 31)는, 필요에 따라 송/수신 장치(32)를 위해 CAN XL 메시지(45) 또는 CAN FD 메시지(46)를 공급하거나 상기 송/수신 장치로부터 수신하도록 구성될 수 있다. 이 경우에도, 각각의 위상 오차 보상 모듈(15, 35)이 사용된다. 즉, 통신 제어 장치(11, 31)는 제1 메시지(45) 또는 제2 메시지(46)를 작성하고 판독하며, 제1 및 제2 메시지(45, 46)는 이들의 데이터 전송 표준에 의해 구분되고, 요컨대 이 경우에는 CAN XL이거나 CAN FD이다.

통신 제어 장치(21)는 ISO 11898-1:2015에 따른 종래 CAN 컨트롤러처럼, 다시 말해 CAN FD tolerant Classical CAN 컨트롤러 또는 CAN FD 컨트롤러처럼 구성될 수 있다. 추가로, 선택적으로 위상 오차 보상 모듈(15, 35)과 동일한 기능을 가진 위상 오차 보상 모듈(25)이 제공된다. 통신 제어 장치(21)는 제2 메시지(46), 예컨대 CAN FD 메시지(46)를 작성하고 판독한다. CAN FD 메시지(46)의 경우, 0 내지 64 데이터 바이트 수가 포함될 수 있으며, 이는 또한 Clalssical CAN 메시지 전송 시보다 훨씬 더 빠른 데이터 전송 속도로 전송된다. 특히 통신 제어 장치(21)는 종래 CAN FD 컨트롤러처럼 형성된다.

송/수신 장치(22)는 ISO 11898-1:2015에 따른 종래 CAN 트랜시버 또는 CAN FD 트랜시버처럼 형성될 수 있다. 송/수신 장치(12, 32)는, 필요에 따라 관련 통신 제어 장치(11, 31)를 위한 CAN XL 포맷에 따른 메시지(45) 또는 현재의 CAN FD 포맷에 따른 메시지(46)를 공급하거나 상기 통신 제어 장치로부터 수신하도록 구성될 수 있다.

두 가입자국(10, 30)에 의해, CAN XL 포맷을 갖는 메시지(45)의 형성 및 후속 전송 그리고 상기 메시지(45)의 수신이 구현될 수 있다.

도 2에는, 메시지(45)에 대해, 버스(40)로의 송신을 위한 송/수신 장치(12)를 위해 통신 제어 장치(11)에 의해 공급되는 것과 같은 CAN XL 프레임(450)이 도시되어 있다. 이 경우, 통신 제어 장치(11)는, 본 실시예에서 도 2에서도 도시된 것처럼 CAN FD와 호환되는 것으로서 프레임(450)을 작성한다. 이는 가입자국(30)의 통신 제어 장치(31) 및 송/수신 장치(32)에도 유사하게 적용된다.

도 2에 따라, CAN XL 프레임(450)은 버스(40) 상에서의 CAN 통신을 위해 상이한 통신 단계(451, 452)로, 요컨대 중재 단계(451)와 데이터 단계(452)로 분할된다. 프레임(450)은 시작 비트(SOF) 이후, 중재 필드(453), 통신 단계(451, 452) 간의 전환을 위한 ADS 필드(1510)를 갖는 제어 필드(454), 데이터 필드(455), 체크섬 필드(456), 및 통신 단계(452, 451) 간의 전환을 위한 DAS 필드(1520)가 존재하는 프레임 종료 필드(457)를 갖는다. 그 다음에는 프레임 끝 필드(EOF)가 뒤따른다.

중재 단계(451)에서는, 중재 필드(453) 내에서 예컨대 비트(ID28 내지 ID18)를 가진 식별자(ID)에 의해 가입자국(10, 20, 30) 간에 비트 단위로, 어느 가입자국(10, 20, 30)이 최고 우선 순위를 갖는 메시지(45, 46)를 송신하고자 하고 그로 인해 후속 데이터 단계(452)에서의 다음 송신 시간 동안 버스 시스템(1)의 버스(40)에 대한 배타적 액세스 권한을 얻는지가 협의된다. 중재 단계(451)에서는 CAN 및 CAN FD에서와 같은 물리 계층이 이용된다. 물리 계층은, 비트 전송 계층 또는 공지된 OSI 모델(Open Systems Interconnection Model)의 계층(1)에 상응한다.

단계(451) 동안의 중점은, 우선순위가 더 높은 메시지(45, 46)가 파괴되지 않으면서, 버스(40)에 대한 가입자국들(10, 20, 30)의 동시 액세스를 허용하는 공지된 CSMA/CR 방법이 이용된다는 점이다. 그렇게 하여, 버스 시스템(1)에 상대적으로 간단하게 추가 버스 가입자국들(10, 20, 30)이 부가될 수 있고, 이는 매우 바람직하다.

CSMA/CR 방법의 결과, 버스(40) 상에는 버스(40) 상에서 우성 상태들을 갖는 다른 가입자국들(10, 20, 30)에 의해 덮어쓰기될 수 있는 이른바 열성 상태들이 존재해야 한다. 열성 상태에서는, 개별 가입자국(10, 20, 30)에서 하이 임피던스 조건이 우세하며, 이는 버스 회로의 기생 성분과 결합하여 더 긴 시간 상수를 야기한다. 이로 인해, 실제 차량에 적용 시, 오늘날 CAN FD 물리 계층의 최대 비트 전송률이 현재 초당 약 2메가비트로 제한된다.

데이터 단계(452)에서는 제어 필드(454)의 일부 외에도, CAN XL 프레임 또는 데이터 필드(455)의 메시지(45)의 유효 데이터; 그리고 체크섬 필드(456);가 송신된다. 그 다음에는 데이터 단계(452)로부터 다시 데이터 단계(451)로 전환하는 데 이용되는 DAS 필드(1520)가 뒤따른다.

메시지(45)의 송신기는, 가입자국(10)이 송신기로서 중재에 성공하고, 이로써 가입자국(10)이 송신기로서 송신하기 위해 버스 시스템(1)의 버스(40)에 대한 배타적 액세스 권한을 가질 때 비로소, 버스(40)로 데이터 단계(452)의 비트의 송신을 시작한다.

매우 일반적으로, CAN XL을 포함한 버스 시스템에서는 CAN 또는 CAN FD에 비해 다음과 같은 상이한 속성이 구현될 수 있다:

a) CAN 및 CAN FD의 강인성 및 사용자 친화성에 대한 책임이 있는 입증된 속성, 특히 CSMA/CR 방법에 따른 식별자 및 중재를 포함한 프레임 구조가 인계되고, 필요한 경우 조정됨.

b) 순 데이터 전송 속도가 특히 초당 약 10메가비트로 상승함.

c) 프레임당 유효 데이터의 크기가 특히 약 2kbyte 또는 임의의 다른 값으로 증대됨.

도 2에 도시된 바와 같이, 가입자국(10)은 제1 통신 단계로서의 중재 단계(451)에서 부분적으로, 특히 FDF 비트까지(이를 포함해서), CAN/CAN FD에 의해 공지된, ISO11898-1:2015에 따른 포맷을 이용한다. 그에 반해 가입자국(10)은 제1 통신 단계에서의 FDF 비트부터 그리고 제2 통신 단계, 즉, 데이터 단계(452)에서는 하기에 기술되는 CAN XL 포맷을 이용한다.

본 실시예에서 CAN XL과 CAN FD는 호환된다. 이 경우, CAN FD에 의해 공지된 res 비트(이하 XLF 비트라고 함)는 CAN FD 포맷으로부터 CAN XL 포맷으로의 전환에 이용된다. 따라서 CAN FD와 CAN XL의 프레임 포맷은 res 비트 또는 XLF 비트까지 동일하다. 수신기는 res 비트에서 처음으로, 프레임(450)이 어떤 포맷으로 송신될지를 검출한다. CAN XL 가입자국, 즉, 여기서는 가입자국 "10, 30"이 CAN FD도 지원한다.

11비트의 식별자(Identifier)(ID28 내지 ID18)가 사용되는 도 2에 도시된 프레임(450)의 대안으로, 선택적으로 29비트의 식별자(Identifier)가 사용되는 CAN XL 확장 프레임 포맷이 가능하다. 상기 확장 프레임 포맷은 FDF 비트까지 ISO11898-1:2015로부터 공지된 CAN FD 확장 프레임 포맷과 동일하다.

도 2에 따라 프레임(450)은 SOF 비트부터 FDF 비트까지(이를 포함해서) ISO11898-1:2015에 따른 CAN FD 베이스 프레임 포맷과 동일하다. 따라서 공지된 구조는 여기서 더 설명하지 않는다. 도 2의 하단 라인에 굵은 대시 기호로 표시된 비트는 프레임(450)에서 우성으로 또는 '0'으로 송신된다. 도 2의 상단 라인에 굵은 대시 기호로 표시된 비트는 프레임(450)에서 열성으로 또는 '1'로 송신된다. CAN XL 데이터 단계(452)에서는 대칭인 '1' 레벨과 '0' 레벨이 열성 및 우성 레벨 대신 사용된다.

일반적으로 프레임(450)의 생성 시 두 가지 상이한 스터핑 규칙이 적용된다. 중재 필드(453)의 FDF 비트 전까지 CAN FD의 동적 비트 스터핑 규칙이 적용됨에 따라, 5개의 동일한 비트 뒤에 연속하여 역 스터프 비트가 삽입되어야 한다. 데이터 단계(452)에서 FCP 필드 전까지는 고정 스터핑 규칙이 적용됨에 따라, 정해진 수의 비트 이후에 하나의 고정 스터프 비트가 삽입되어야 한다. 그 대안으로, 단 하나의 스터프 비트 대신 2개 또는 그 이상의 비트가 고정 스터프 비트로서 삽입될 수 있다.

프레임(450)에서 FDF 비트 바로 뒤에 XLF 비트가 따르며, 이는 앞에서 언급한 바와 같은 CAN FD 베이스 프레임 포맷의 "res 비트"에 상응한다. XLF 비트가 1로서, 즉, 열성으로 송신되면, 프레임(450)은 CAN XL 프레임으로 식별된다. CAN FD 프레임의 경우, 통신 제어 장치(11)는 XLF 비트를 0으로서, 즉, 우성으로 설정한다.

프레임(450)에서 XLF 비트 다음에는 resXL 비트가 뒤따르며, 이는 향후 사용을 위한 우성 비트이다. resXL은 프레임(450)에 대해 0으로서, 즉, 우성으로서 송신되어야 한다. 그러나 가입자국(10)이 resXL 비트를 1로서, 즉, 열성으로 수신하면, 수신 가입자국(10)은 예를 들어 res=1일 때의 CAN FD 메시지(46)의 경우와 같이 프로토콜 예외 상태(Protocol Exception State)가 된다. 그 대안으로, resXL 비트를 반대로 정의할 수도 있으며, 다시 말해 1로서, 즉, 열성으로 송신되어야 한다. 이 경우, 수신 가입자국은 resXL 비트가 우성인 경우 프로토콜 예외 상태가 된다.

프레임(450)에서 resXL 비트 다음에는, 미리 결정된 비트 시퀀스가 코딩되는 ADS(Arbitration Data Switch) 시퀀스가 뒤따른다. 이 비트 시퀀스는 중재 단계(451)의 비트 전송률(중재 비트 전송률)로부터 데이터 단계(452)의 비트 전송률(데이터 비트 전송률)로의 간단하고 확실한 전환을 가능케 한다. ADS 필드(1510)의 첫 번째 비트는 ADH 비트이다. 선택적으로, ADH 비트 내에서 송/수신 장치(12, 32)의 작동 모드가 전환된다. ADH 비트 동안 송/수신 장치의 선택적 작동 모드 전환 및 이와 연계된 레벨 변동에도 불구하고, ADH 비트는 적어도 그 마지막 부분, 예를 들어 비트의 마지막 50%에서 논리값 1로서 버스로 송신된다. ADH 비트는 중재 단계(451)의 마지막 비트이다. 3개의 후속 비트(DH1, DH2 및 DL1)는 이미 데이터 비트 전송률로 송신된다. 따라서 CAN XL에서 DH1, DH2 및 DL1 비트는 데이터 단계(452)의 시간상 짧은 비트이다. DH1 및 DH2 비트는 각각 논리값 1을 갖는다. 마지막 비트는 논리값 0을 갖는 비트(DL1)이다. 수신 노드는 비트 전송률 전환 후 비트(DL1)의 시작부에서의 하강 에지에 동기화된다. ADS 필드(1510)는 제1 통신 단계(451)로부터 제2 통신 단계(452)로의 전환에 사용된다.

프레임(450)에서 ADS 시퀀스 다음에는 데이터 필드(455)의 내용을 식별하는 SDT 필드가 뒤따른다. SDT 필드의 내용은 데이터 필드(455)에 어떤 유형의 정보가 포함되어 있는지를 알려준다. 예를 들어, SDT 필드는 데이터 필드(455)에 "인터넷 프로토콜"(IP) 프레임이 존재하는지 또는 터널링된 이더넷 프레임 등이 존재하는지의 여부를 알려준다.

SDT 필드 다음에는, 프레임(450)이 CAN 보안 프로토콜로 보호되는지의 여부를 알려주는 SEC 필드가 뒤따른다. SEC 필드는 1비트 폭이며, SDT 필드와 마찬가지로 데이터 필드(455)에 어떤 유형의 정보가 포함되어 있는지를 알려주는 기능을 갖는다.

SEC 필드 다음에는 DLC 필드가 이어진다. DLC 필드에는, 프레임(450)의 데이터 필드(455)의 데이터 바이트 수를 나타내는 데이터 길이 코드(DLC = Data Length Code)가 삽입된다. 데이터 필드(455) 내 데이터 바이트의 수는 1에서부터 데이터 필드(455)의 최대 바이트 수 또는 데이터 필드 길이까지의 모든 값을 취할 수 있다. 최대 데이터 필드 길이가 특히 2048비트라면, DLC = 0이 바이트 수가 1개인 데이터 필드 길이를 의미하고 DLC = 2047은 바이트 수가 2048개인 데이터 필드 길이를 의미한다고 가정할 때, 데이터 길이 코드(DLC)는 11개의 비트 수를 필요로 한다. 그 대안으로, 예컨대 CAN의 경우처럼, 길이 0의 데이터 필드(455)가 허용될 수도 있다. 이 경우, DLC = 0은 예컨대 바이트 수가 0인 데이터 필드 길이를 코딩할 수도 있다. 이 경우, 예컨대 11비트일 때 코딩 가능한 최대 데이터 필드 길이 (2¹¹)-1 = 2047이다.

프레임(450)에서 DLC 필드 다음에는 SBC 비트 카운트 필드(Stuff Bit Count)가 뒤따른다. 이 필드에서는 중재 필드(453)에서 송신된 동적 스터프 비트의 수가 지정된다. 수신 노드는 SBC 비트 카운트 필드의 정보를 사용하여 상기 수신 노드가 올바른 수의 동적 스터프 비트를 수신했는지의 여부를 검사한다.

SBC 비트 카운트 필드에 이어서 프리페이스 CRC(Preface CRC)라고도 하는 프리앰블 체크섬(PCRC)이 뒤따른다. 프리앰블 체크섬(PCRC)은 프레임(450)의 프레임 포맷을 보호하기 위한 체크섬이며, 다시 말해, SOF 비트에 의한 프레임(450)의 시작부터, 프리앰블 체크섬(PCRC)의 시작까지의 모든 동적 스터프 비트 및 선택적으로 고정 스터프 비트도 포함한, 프리앰블 체크섬(PCRC)의 시작까지의 모든 가변 비트이다. 순환 중복 검사(CRC)에 따른 프리앰블 체크섬(PCRC) 및 그에 따른 체크섬 다항식의 길이는 원하는 해밍 거리(Hamming distance)에 상응하게 선택될 수 있다.

프레임(450)에서 프리앰블 체크섬(PCRC) 다음에는 VCID(Virtual CAN Bus ID) 필드가 뒤따른다. VCID 필드는 1 바이트의 길이를 갖는다. VCID 필드에는 가상 CAN 버스의 번호가 포함된다.

프레임(450)에서 VCID 필드 다음에는 AF(Acceptance Field) 필드가 뒤따른다. AF 필드는 32 바이트의 길이를 갖는다. AF 필드에는 수용 필터링(acceptance filtering)을 위한 주소 또는 여타의 값이 포함된다.

프레임(450)에서 AF 필드 다음에는 데이터 필드(Data Field)(455)가 뒤따른다. 데이터 필드(455)는 P개의 바이트(B)로 구성되고, 여기서 P는 앞서 기술한 것처럼 DLC 필드 내에 코딩되어 있다. P는 1보다 크거나 같은 자연수이다.

프레임(450)에서 데이터 필드(455) 뒤에는 프레임 체크섬(FCRC) 및 FCP 필드를 갖는 체크섬 필드(456)가 뒤따른다. 프레임 체크섬(FCRC)은 예컨대 32 비트를 가진 프레임 체크섬(FCRC)의 비트들로 구성된다. 프레임 체크섬(FCRC)의 길이 및 이와 더불어 CRC 다항식의 길이는 원하는 해밍 거리에 상응하게 선택해야 한다. 프레임 체크섬(FCRC)은 전체 프레임(450)을 보호한다. 대안적으로 데이터 필드(455)만 선택적으로 프레임 체크섬(FCRC)에 의해 보호된다.

프레임(450)에서 프레임 체크섬(FCRC) 다음에는 FCP 필드가 뒤따르며, 여기서 FCP = Frame Check Pattern = 프레임 체크 패턴이다. FCP 필드는 특히 비트 시퀀스가 1100인 4개의 비트로 구성된다. 수신 노드는 FCP 필드를 이용하여 상기 수신 노드가 송신 데이터 스트림과 비트 동기 상태인지의 여부를 검사한다. 또한, 수신 노드는 FCP 필드 내 하강 에지에 동기화된다.

FCP 필드 다음에는 프레임 종료 필드(457)가 이어진다. 프레임 종료 필드(457)는 2개의 필드, 요컨대 DAS 필드(1520) 및 확인응답 필드 또는 적어도 하나의 ACK 비트 및 ACK Dlm 비트를 갖는 ACK 필드로 구성된다.

DAS 필드(1520)는 미리 결정된 비트 시퀀스가 코딩되는 DAS(Data Arbitration Switch) 시퀀스를 포함한다. 이 비트 시퀀스(DAH, AH1, AL1)는 데이터 단계(452)의 데이터 비트 전송률로부터 중재 단계(451)의 중재 비트 전송률로의 간단하고 확실한 전환을 가능케 한다. 또한, DAS 필드(1520) 동안 송/수신 장치(12, 32)의 작동 모드는 선택적으로 FAST 작동 모드로부터 SLOW 작동 모드로 전환된다. 도 2의 DAS 필드(1520)는 DAH, AH1, AL1, AH2 비트를 갖는다. AH2 비트는 확인응답 필드(ACK)에 대한 간격 유지에 이용된다. DAS 필드는 적어도 3개의 비트를 갖는다. 도 2의 예에서 DAS 시퀀스의 비트 시퀀스는, 각각 논리값 1을 갖는 중재 비트(DAH) 및 중재 비트(AH1)를 갖는다. DAH 비트 내에서 물리 계층, 즉, 송/수신 장치(12, 32)의 작동 모드가 FAST_TX 또는 FAST_RX로부터 SLOW로 전환된다. AH1 비트 다음에 AL1 비트(논리값 0) 및 AH2 비트(논리값 1)가 뒤따른다. 2개의 비트(DAH 및 AH1)로써, 송/수신 장치(11)의 작동 모드 전환을 위한 충분한 시간이 있고, 모든 가입자국(10, 30)이 에지 이전에 AL2 비트(논리값 0)의 시작 시 하나의 중재 비트 시간보다 훨씬 더 큰 열성 레벨을 인식하는 점이 보장된다. 이로써, 현재 버스상에서의 통신으로 재통합되고 있는 버스 시스템의 가입자국의 안정적인 동기화가 보장된다.

프레임 종료 필드(457)에서, DAS 필드(1520)의 시퀀스 다음에 확인응답 필드(ACK)가 뒤따른다. 확인응답 필드에는 프레임(450)의 올바른 수신의 확인응답 또는 부정 확인응답을 위한 비트가 제공된다. 도 2의 예시에서는, 대안적으로 ACK 슬롯이라고 지칭될 수 있고 선택적으로 하나 이상의 비트를 갖는 ACK 비트 및 ACK dlm 비트가 제공된다. 선택적으로 NACK 비트와 NACK dlm 비트가 추가로 존재할 수 있다. 수신하는 가입자국(10, 30)이 프레임(450)을 올바르게 수신했을 때, 상기 수신하는 가입자국은 ACK 비트를 우성으로서 송신한다. 송신하는 가입자국은 ACK 비트를 열성으로서 송신한다. 따라서 ACK 비트 또는 ACK 슬롯은 수신 노드의 피드백을 위한 자리 표시자(placeholder)이다. 그러므로 원래 프레임(450) 내에서 버스(40)로 송신된 비트는 수신하는 가입자국들(10, 30)에 의해 덮어쓰기될 수 있다. ACK dlm 비트는, 다른 필드들과 분리하는 데 이용되는 열성 비트로서 송신된다. NACK 비트 및 NACK dlm 비트는, 수신하는 가입자국이 버스(40) 상에서 프레임(450)의 부정확한 수신을 시그널링할 수 있도록 하는 데 사용된다. 상기 비트의 기능은 ACK 비트 및 ACK dlm 비트의 기능과 같다.

프레임(450) 내에서 프레임 종료 필드(457) 다음에 끝 필드(EOF = End of Frame)가 뒤따른다. 종료 필드(EOF)의 비트 시퀀스는, 프레임(450)의 종료를 식별 표시하는 데 사용된다. 종료 필드(EOF)는, 프레임(450)의 끝에 8개의 열성 비트 수가 송신되도록 보장한다. 이는, 프레임(450) 내부에서 발생할 수 없는 비트 시퀀스이다. 그렇게 하여, 가입자국(10, 20, 30)에 의해 프레임(450)의 끝이 확실하게 인식될 수 있다.

끝 필드(EOF)는, ACK 비트 내에서 우성 비트가 확인되었는지 아니면 열성 비트가 확인되었는지의 여부에 따라 상이한 길이를 갖는다. 송신하는 가입자국이 ACK 비트를 우성으로서 수신했다면, 끝 필드(EOF)는 7개의 열성 비트를 포함한다. 그렇지 않으면, 종료 필드(EOF)의 길이는 단 5개의 열성 비트에 불과하다.

프레임(450)에서 끝 필드(EOF) 다음에는 도 2에 도시되지 않은 프레임간 간격(IFS = Inter Frame Space)이 뒤따른다. 이 프레임간 간격(IFS)은 CAN FD에서처럼 ISO11898-1:2015에 따라 구성된다.

도 3에는, 통신 제어 장치(11), 송/수신 장치(12), 그리고 상기 통신 제어 장치(11)의 부분인 위상 오차 보상 모듈(15)을 포함하는 가입자국(10)의 기본적인 구성이 도시되어 있다. 가입자국(30)은 도 3에 도시된 것과 유사한 방식으로 구성되지만, 위상 오차 보상 모듈(35)은 도 1에 따라 통신 제어 장치(31) 및 송/수신 장치(32)와 별도로 배치된다. 그러므로 가입자국(30)은 별도로 기술하지 않는다.

도 3에 따라, 가입자국(10)은, 통신 제어 장치(11) 및 송/수신 장치(12)에 추가로, 상기 통신 제어 장치(11)가 할당되어 있는 마이크로컨트롤러(13); 그리고 대안적으로 가입자국(10)의 전자 모듈(electronic module)에 필요한 복수의 기능이 통합되어 있는 시스템 기반 칩(SBC, System Basis chip)일 수 있는 시스템 ASIC(16)(ASIC = Application-Specific Integrated Circuit)를 갖는다. 시스템 ASIC(16) 내에는 송/수신 장치(12)에 추가로, 상기 송/수신 장치(12)에 전기 에너지를 공급하는 에너지 공급 장치(17)가 내장된다. 에너지 공급 장치(17)는 통상 5V의 전압(CAN_Supply)을 공급한다. 그러나 필요에 따라, 에너지 공급 장치(17)가 다른 값을 갖는 다른 전압을 공급할 수도 있다. 그에 추가로 또는 그 대안으로 에너지 공급 장치(17)가 전류원으로서 구성될 수 있다.

위상 오차 보상 모듈(15)은, 미리 결정된 DAS 필드(1520) 및 선택적으로 도 2의 ADS 필드(1510)도 프레임(450)에 삽입하는 삽입 블록(151) 및 시그널링 블록(152)을 갖는다. 이들 블록(151, 152)에 대해 하기에서 좀 더 구체적으로 기술된다.

또한, 송/수신 장치(12)는 송신 모듈(121) 및 수신 모듈(122), 그리고 선택적으로 신호 개선 모듈(125)을 갖는다. 하기에서 항상 송/수신 장치(12)로 언급되더라도, 선택적으로 송신 모듈(121)의 외부의 별도의 장치에 수신 모듈(122)을 제공할 수 있다. 송신 모듈(121)과 수신 모듈(122)은 종래의 송/수신 장치(22)에서처럼 구성될 수 있다. 송신 모듈(121)은 특히 적어도 하나의 연산 증폭기 및/또는 하나의 트랜지스터를 가질 수 있다. 수신 모듈(122)은 특히 적어도 하나의 연산 증폭기 및/또는 하나의 트랜지스터를 가질 수 있다.

송/수신 장치(12)는 버스(40)에 연결되며, 더 정확하게 말하면 CAN_H 또는 CAN-XL_H를 위한 버스의 제1 버스 코어(41) 그리고 CAN_L 또는 CAN-XL_L을 위한 버스의 제2 버스 코어(42)에 연결된다. 제1 및 제2 버스 코어(41, 42)에 전기 에너지, 특히 전압(CAN_Supply)을 공급하기 위한 에너지 공급 장치(17)를 위한 전압 공급은 하나 이상의 단자(43)를 통해 수행된다. 접지 또는 CAN_GND와의 연결은 단자(44)를 통해 구현된다. 제1 및 제2 버스 코어(41, 42)는 종단 저항(terminating resistor, 49)에 의해 종단된다.

제1 및 제2 버스 코어(41, 42)는 송/수신 장치(12)에서 송신기(transmitter)라고도 지칭되는 송신 모듈(121)뿐만 아니라, 수신기(receiver)라고도 지칭되는 수신 모듈(122)에 연결되는데, 상기 연결은 간소화를 위해 도 3에는 도시되지 않았다.

버스 시스템(1)의 작동 중에, 송신 모듈(121)은, 통신 제어 장치(11)의 송신 신호(TXD 또는 TxD)를 버스 코어(41, 42)를 위한 상응하는 신호(CAN-XL_H 및 CAN-XL_L)로 변환하며, 이들 신호(CAN-XL_H 및 CAN-XL_L)를 버스(40) 상의 CAN_H 및 CAN_L용 단자들로 송신한다.

수신 모듈(122)은, 버스(40)로부터 수신되는, 도 4에 따른 신호들(CAN-XL_H 및 CAN-XL_L)을 토대로 수신 신호(RXD 또는 RxD)를 생성하고, 도 3에 도시된 것처럼, 상기 수신 신호를 통신 제어 장치(11)로 전달한다. 유휴 상태(Idle) 또는 대기 상태(Standby)를 제외하고, 송/수신 장치(12)는 수신 모듈(122)을 이용해서, 더 정확하게는 송/수신 장치(12)가 메시지(45)의 송신기인지 여부와 관계없이, 정상 모드에서 항상 버스(40) 상에서의 데이터 내지 메시지(45, 46)의 전송을 중지한다.

도 4의 예시에 따라, 신호(CAN-XL_H 및 CAN-XL_L)는 적어도 중재 단계(451)에서, CAN에 의해 공지된 것처럼 우성 및 열성 버스 레벨(401, 402)을 갖는다. 버스(40) 상에서, 도 5에 중재 단계(451)에 대해 도시되어 있는 차동 신호(VDIFF = CAN-XL_H - CAN-XL_L)가 생성된다. 비트 시간(t_bt1)을 갖는 신호(VDIFF)의 개별 비트들이 중재 단계(451)에서 예컨대 0.7V의 수신 임계치(T_a)에 의해 인식될 수 있다. 데이터 단계(452)에서 신호(CAN-XL_H 및 CAN-XL_L)의 비트들은 중재 단계(451)에서보다 더 빠르게, 즉, 더 짧은 비트 시간(t_bt2)으로 송신된다. 이는 도 6 내지 도 9를 토대로 더 구체적으로 기술된다. 따라서, 데이터 단계(452)에서 신호(CAN-XL_H 및 CAN-XL_L)는 적어도 상대적으로 더 높은 비트 전송률에서 종래 신호(CAN_H 및 CAN_L)와 구분된다.

도 4에서 신호(CAN-XL_H, CAN-XL_L)에 대한 상태(401, 402)의 시퀀스 및 그에 기인하는 도 5의 전압(VDIFF)의 곡선은 단지 가입자국(10)의 기능의 설명을 위해서만 이용된다. 버스 상태들(401, 402)에 대한 데이터 상태들의 시퀀스는 필요에 따라 선택될 수 있다.

선택적으로 존재하는 신호 개선 모듈(125)은 SIC 기능(SIC = Signal Improvement Capability)을 실행하도록 구성된다. SIC 기능은, 중재 단계(451)에서 버스 코어상의 차동 전압(VDIFF)의 우성(도 5의 401)으로부터 열성(도 5의 402)으로의 전환이 가속화되게 한다. 신호 개선 모듈(125)은 송/수신 장치(12)의 TXD 입력에서 0으로부터 1로의 전환 시 SIC 기능을 트리거한다. SIC 기능(SIC = Signal Improvement Capability)은 우성 및 열성 신호 상태를 갖는 제1 작동 모드(B_451(SLOW)) 동안에만 활성화된다.

달리 말하면, 송신 모듈(121)은, 이 송신 모듈이 제1 작동 모드(B_451 (SLOW))로 스위칭된 경우, 도 4에 따라 버스(40)의 버스 라인의 2개의 버스 코어(41, 42)에 대해 상이한 버스 레벨을 갖는 버스 상태(402)로서의 제1 데이터 상태와; 버스(40)의 버스 라인의 2개의 버스 코어(41, 42)에 대해 동일한 버스 레벨을 갖는 버스 상태(401)로서의 제2 데이터 상태;를 생성한다.

또한, 송신 모듈(121)은, 데이터 단계(452)를 포함하는 제2 작동 모드{B_452_TX (FAST_TX)}에서 신호들(CAN-XL_H, CAN-XL_L)의 시간 경과에 따른 프로파일들의 경우, 상대적으로 더 높은 비트 전송률로 비트를 버스(40)로 송신한다. CAN-XL_H 및 CAN-XL_L 신호는 데이터 단계(452)에서 추가로 CAN FD의 경우와 다른 물리 계층에 의해 생성될 수 있다. 그렇게 하여, 데이터 단계(452)에서 비트 전송률이 CAN FD의 경우보다 훨씬 더 높아질 수 있다. 데이터 단계(452)에서 프레임(450)의 송신기가 아닌 가입자국은 자신의 송/수신 장치에서 제3 작동 모드{B_452_RX (FAST_RX)}를 설정한다.

B_451 작동 모드로부터 B_452_TX(FAST_TX) 작동 모드로 또는 B_452_RX(FAST_RX) 작동 모드로의 전환을 시그널링하기 위해, 통신 제어 장치(11)는 송신 신호(TxD)의 펄스 폭 변조(PWM)를 수행한다. 이를 위해 통신 제어 장치(11)는 CAN XL 프레임(450)의 논리 비트당 하나 이상의 PWM 심볼을 사용한다. 기본적으로, PWM 심볼이 2개의 위상으로, 요컨대 0 위상과 1 위상으로 구성되는 점이 적용된다. 또한, PWM 심볼은 2개의 동일한 에지, 예를 들어 2개의 상승 에지에 의해 한정된다.

도 3의 위상 오차 보상 모듈(15), 특히 그의 삽입 블록(151)은, 가입자국(10)이 프레임(450)의 송신기로서 작용할 때 DAS 필드(1520) 및 선택적으로 도 2의 ADS 필드(1510)도 프레임(450)에 삽입하는 역할을 한다. 또한, 위상 오차 보상 모듈(15), 특히 그의 시그널링 블록(152)은, 하기에서 작동 모드들, 즉, B_451(SLOW)과 B_452_TX(FAST_TX) 간의 전환에 대해 설명된 바와 같이, 펄스 폭 변조(PWM)를 수행할 수 있다.

도 6은 시간(t)에 걸쳐, 프레임(450)의 중재 단계(451)로부터 데이터 단계(452)로의 전환 영역에서, 달리 말하면, 단계(451)로부터 단계(452)로의 전환 시 도출되는 디지털 송신 신호(TxD)를 도시한다. ADS 필드(1510)는 프레임(450) 내로 resXL 비트 다음에 삽입된다. 송신 신호(TxD)는, 아래에서 더 구체적으로 기술되듯이, 프레임(450)의 송신기로서의 통신 제어 장치(11)로부터 송/수신 장치(12)에 직렬로 송신된다. ADH 비트까지 포함해서, 프레임(450)의 비트는 비트 기간(t_bt1)을 갖는다. 데이터 단계(452)의 첫 번째 비트인 DH1 비트부터, 프레임(450)의 비트는 비트 기간(t_bt2)을 갖는다. 도 6의 예에서, 비트 기간(t_b2)은 비트 기간(t_bt1)보다 더 짧다.

이미 도 2에 그리고 도 6에도 도시된 바와 같이, ADH 비트는 본 실시예에서 논리값 1로 송신된다.

도 7은 시간(t)에 걸쳐 송신 신호(TxD)로부터 도출되는, 통신 제어 장치(11)와 송/수신 장치(12) 사이의 TXD 단자에서 순차적으로 발생하는 상태들을 도시한다. 이를 위해, 통신 제어 장치(11), 예를 들어 위상 오차 보상 모듈(15), 특히 시그널링 블록(152)은 ADH 비트 및 데이터 단계(452)에서 도 6의 송신 신호(TxD)의 펄스 폭 변조(PWM)를 수행한다. 더 정확히 말하면, 도 6의 송신 신호(TxD)의 펄스 폭 변조(PWM)는 ADH 비트로 시작한다. ADH 비트 이전의 중재 단계(451)에서는 송신 신호(TxD)의 펄스 폭 변조(PWM)가 수행되지 않는다.

송/수신 장치(12)는 TXD 단자에서의 신호 에지의 높은 주파수를 토대로, 송/수신 장치(12)가 중재 단계의 작동 모드(B_451)로부터 고속 작동 모드 B_452_TX(FAST_TX), B_452_RX(FAST_RX) 중 하나로 전환되어야 하거나 거기에 그대로 유지되어야 하는 점도 인식한다. 송/수신 장치(12)는 이전에 송신된 rexXL 비트의 값에서, 상기 송/수신 장치가 B_452_TX(FAST_TX) 작동 모드로 전환되어야 할지 또는 B_452_RX(FAST_RX) 작동 모드로 전환되어야 할지를 인식한다. 추가로 또는 대안적으로, 송/수신 장치(12)는 첫 번째 PWM 심볼 또는 처음 S개의 PWM 심볼의 값에서, 상기 송/수신 장치가 어느 작동 모드로 전환해야 할지를 인식한다. S는 1보다 크거나 같은 자연수이다. TXD 단자에서의 신호는 수행된 PWM 코딩으로 인해 TxD 신호에 비해 시간(T_V1)만큼 지연된다. 시그널링 블록(152)은, 송/수신 장치가 스위칭되어야 하는 작동 모드에 따라 처음 S개의 PWM 심볼을 생성한다. 즉, 처음 S개의 PWM 기호는 ADH 비트의 값에 따라 코딩되지 않는다. 추가로 또는 대안적으로, 처음 S개의 PWM 심볼은 송신 노드에서, 버스(40)상의 차동 전압(VDIFF)이 우성(+2V)으로부터 데이터 단계(452)에서의 논리값 0에 대한 +1V의 차동 전압(VDIFF)을 거쳐 데이터 단계(452)에서의 논리값 1에 대한 1V의 차동 전압(VDIFF)까지 단계적으로 전환될 수 있게 하는 데 사용될 수 있다.

도 7의 예에서, PWM 심볼(SB_D0)의 경우, 0 위상이 1 위상보다 길고, 이는 송신 신호(TxD)에서 논리값 0을 갖는 데이터 단계(452)에서의 비트에 상응한다. 그에 반해, PWM 심볼(SB_D1)의 경우, 1 위상이 0 위상보다 길고, 이는 논리값 1을 갖는 비트에 상응한다. 물론, 상기 PWM 심볼(SB_D0, SB_D1)은 다르게, 특히 앞서 설명한 것과 정확히 반대로 결정될 수도 있다.

또한, 도 7의 예에서 TXD 단자에서의 신호에 있는 처음 2개의 PWM 심볼은 논리값 0을 갖는다(SB_D0). 송/수신 장치(12, 32)는 이 송/수신 장치(12, 32)가 어느 작동 모드로 전환되어야 하는지를 결정하기 위해 처음 2개의 PWM 심볼을 평가한다. 도 7의 예에서 송신 노드의 송/수신 장치(12, 32)는 논리값이 0인 2개의 PWM 심볼로 인해 B_452_TX(FAST_TX) 작동 모드로 전환해야 한다. B_452_RX(FAST_RX) 작동 모드로의 전환은 ADH 비트의 처음 2개의 PWM 심볼 중 적어도 하나의 다른 값으로써 시그널링된다.

도 7에 도시된 바와 같이, 통신 제어 장치(11), 예를 들어 위상 오차 보상 모듈(15), 특히 시그널링 블록(152)은, 도 6의 송신 신호(TxD)의 ADH 비트의 논리값 1을 갖는 모든 후속 PWM 심볼이 송신되는 방식으로, 상기 ADH 비트의 후속하는 펄스 폭 변조(PWM)를 수행한다. 따라서, 데이터 단계(452)에 대한 송/수신 장치(12, 32)의 B_452 작동 모드 유형의 시그널링 이후의 부분인 ADH 비트의 제2 부분에 SB_D1 심볼만 존재한다.

도 8은 도 7의 TXD 단자에서의 상태들로부터 송/수신 장치(12)에 의해 디코딩된 신호(TxD_TC)의 시간 경과에 따른 프로파일을 도시한다. 도 8의 예에서 송/수신 장치(12)는, 프레임(450)이 비트 기간(t_bt1)을 갖는 비트를 갖는 B_451 작동 모드를 ADH 비트에서 프레임(450)이 비트 기간(t_bt2)을 갖는 비트를 갖는 B_452_TX(FAST_TX) 작동 모드로 전환한다. 또한, 프레임(450)의 비트는 B_451 작동 모드에서, 전술한 바와 같이, B_452_TX 모드에서와 상이한 물리 계층을 이용하여 버스(40)로 송신될 수 있다.

즉, 송/수신 장치(12)는 도 7의 TXD 단자에서의 상태를 도 8에 따른 신호(TxD_TC)로 디코딩한다. ADH 비트의 경우, ADH 비트의 첫 번째 부분(ADH_0)에 대해 논리값 0이 생성된다. 도 8에서 ADH 비트의 두 번째이자 마지막 부분(ADH_1)에 대해 논리값 1이 생성된다.

TXD 단자에서의 PWM 심볼(SB_D0, SB_D1) 각각은 해당 PWM 심볼(SB_D0, SB_D1)의 끝에서 비로소 디코딩될 수 있다. 따라서 송/수신 장치(12)에서의 디코딩은 버스(40)로 직렬로 송신될 신호(TxD_TC)에 추가 지연 기간(T_V2)을 삽입한다. 지연 기간(T_V2)은 도 8에 도시된 바와 같이 PWM 심볼(SB_D0, SB_D1) 중 하나의 심볼 길이의 기간과 동일하다. PWM 코딩 및 디코딩에 의해 송신 가입자국에서 발생하는 위상 오차(T_P)는 T_P = T_V1 + T_V2이다.

송/수신 장치(12)가 도 7의 TXD 단자에서의 상태를 도 8에 따른 신호(TxD_TC)로 디코딩한 후, 송/수신 장치(12)는 신호(TxD_TC)를 차동 전압(VDIFF)로서 버스(40)로 송신한다. TxD_TC 신호에 기초하는 차동 전압(VDIFF)은 버스(40)상의 한 수신 노드에 의해 수신될 수 있다. 수신 노드에서의 관련 신호는 여기에 도시되어 있지 않다.

데이터 단계(452) 이후, 송신 신호(TxD)의 펄스 폭 변조(PWM)가 끝난다. B_452_TX(FAST_TX) 작동 모드 또는 B_452_RX(FAST_RX) 작동 모드로부터 B_451(SLOW) 작동 모드로의 전환은 PWM 코딩의 중단을 통해 또는 그에 따른 복수의 에지의 부재(absence)를 통해 시그널링된다.

도 9는 시간(t)에 걸쳐, 프레임(450)의 데이터 단계(452)로부터 중재 단계(451)로의 전환 영역에서 도출되는 디지털 송신 신호(TxD)를 도시한다. 프레임(450)에서 FCP3, FCP2, FCP1, FCP0 비트 이후부터 DAS 필드(1520)가 삽입된다. 데이터 단계(452)의 마지막 비트인 FCP0 비트까지 포함해서, 프레임(450)의 비트들은 여전히 비트 기간(t_bt2)을 갖는다. 후속 중재 단계(451)의 첫 번째 비트인 DAH 비트부터, 프레임(450)의 비트들은 비트 기간(t_bt1)을 갖는다. 이미 도 6과 관련하여 설명한 바와 같이, 여기에 기술되는 예시에서 비트 기간(t_b2)은 비트 기간(t_bt1)보다 짧다.

이미 도 2에 그리고 도 9에도 도시된 바와 같이, 본 실시예에서 DAH 비트 및 후속하는 AH1 비트는 프레임(450) 내에서 논리값 1로 송신된다.

도 10은 시간(t)에 걸쳐 송신 신호(TxD)로부터 도출되는, 통신 제어 장치(11)와 송/수신 장치(12) 사이의 TXD 단자에서 순차적으로 발생하는 상태들을 도시한다. 이미 전술한 바와 같이, 통신 제어 장치(11), 예를 들어 위상 오차 보상 모듈(15), 특히 시그널링 블록(152)은 데이터 단계(452)에서 도 9의 송신 신호(TxD)의 펄스 폭 변조(PWM)를 수행한다. 송/수신 장치에서의 PWM 코딩 및 후속 PWM 디코딩을 통해, 전술한 바와 같이, 지연(T_V1, T_V2)이 발생한다.

도 9의 송신 신호(TxD)의 펄스 폭 변조(PWM)는 FCP0 비트로, 즉 DAH 비트 전에 끝난다. 중재 단계(451)에서는, FCP0 비트 이후에는 도 10의 신호(TXD)에 따라 송신 신호(TxD)의 펄스 폭 변조(PWM)가 수행되지 않는다.

데이터 단계(452)의 끝에서 송/수신 장치(12)는, TXD 단자에서 신호의 누락된 많은 에지로 인해 이제 더 낮은 주파수에서, 송/수신 장치(12)가 데이터 단계(452)의 작동 모드로부터 중재 단계의 작동 모드(B_451)로 전환되어야 하거나 거기에 그대로 유지되어야 하는 점도 인식한다. 작동 모드(B_451)에서는 송/수신 장치(12)가 도 10의 신호(TxD)의 PWM 디코딩을 더 이상 수행하지 않는다. 그로 인해, DAH 비트 동안 도 11의 신호(TxD_TC)에서, 데이터 단계(452) 동안 신호(TxD)의 PWM 코딩 및 PWM 디코딩에 의해 신호(TXD_TC)에 포함되었던 지연(T_P = T_V1 + T_V2)이 생략된다. 따라서 도 11의 신호(TxD_TC)의 AH1 비트는 "T_P = T_V1 + T_V2"만큼 더 일찍 끝나고, 이는 수신기에서 T_P의 위상 오차로 이어진다.

도 11의 예에서 송/수신 장치(12)는, 데이터 단계(452)의 작동 모드(B_452_TX (FAST_TX))를 프레임(450)이 비트 기간(t_bt1)을 갖는 비트를 갖는 작동 모드(B_451)로 전환한다. 또한 전술한 바와 같이 물리 계층이 전환될 수 있다.

도 12에 도시된 바와 같이, 수신 노드의 통신 제어 장치(11)(프로토콜 컨트롤러)는 데이터 단계(452) 동안 송신 노드로부터 수신된 디지털 신호(RxD)의 에지에 동기화된다. 송신 노드가 DAH 비트부터 PWM 코딩을 중단하면, 앞서 도 9 내지 도 10과 관련하여 설명한 바와 같이, 송신 노드로부터 수신 노드로의 전파 시간은 "T_P = T_V1 + T_V2"만큼 짧아진다. 수신기(수신 노드)에서 이러한 갑자기 유입된 위상 오차는 위상 도약(phase jump)에 상응한다. 그러나 수신 노드는, 도 13에서 디지털 신호(RxD_E)로 도시된 바와 같이, AH1 비트의 끝이 "T_P = T_V1 + T_V2"만큼 늦어질 것을 예상한다.

위상 도약의 결과로서, 수신 노드에 대해 도 12에 따른 수신 노드에서의 AH1 비트는 도 13의 신호(RxD_E)에 따라 수신 노드에 의해 예상되는 것보다 "T_P = T_V1 + T_V2"만큼 더 일찍 끝난다. 이러한 위상 도약의 보상을 위해 가입자국(10, 20, 30)의 위상 오차 보상 모듈(15) 및 위상 오차 보상 모듈(25, 35)은 다음과 같이 진행한다.

수신 노드, 더 정확히 말하면 그의 통신 제어 장치(11)는 도 13의 신호(RxD_E)에서의 이전 동기화에 따라 시점(t_1, t_2)에서 수신 신호(RxD)를 샘플링한다. 샘플링 시점(t_1)은 DAH 비트의 샘플링 시점이다. 샘플링 시점(t_2)은 AH1 비트의 샘플링 시점이다.

수신 노드로서 관련 가입자국(10, 20, 30)의 위상 오차 보상 모듈(15, 25, 35)은 DAH의 비트 위치에서 시작하여 1개 내지 2개의 연속 샘플링된, 논리값 1을 갖는 비트를 허용한다. 그에 이어서 논리값 0으로 샘플링되는 첫 번째 비트가 AL1 비트로서 용인된다.

도 12 및 도 13의 예시에서, 수신 노드는 도 12의 신호(RxD)를 비트 시퀀스(DAH, AL1)로서 샘플링한다. 따라서 AH1 비트가 없다. 그럼에도 수신 노드의 위상 오차 보상 모듈(15, 25, 35)은 AH1 비트의 부재를 허용한다.

매우 일반적으로, 수신 노드의 위상 오차 보상 모듈(15, 25, 35)은 DAH 비트 이후의 첫 번째 하강 에지가 AL1 비트의 시작을 정의한다고 가정된다. 모든 수신 노드는 AL1 비트의 시작 시 에지에 동기화되며, 이는 도 12의 시점(t_SY)에 상응한다.

또한, DAH 비트가 논리값 1로 샘플링되면 하드 동기화가 활성화된다. 따라서 다음 번 에지에서 하드 동기화, 즉, 임의 크기의 위상 오차를 수정할 수 있는 동기화가 수행된다. 하드 동기화는 도 12에 도시된 바와 같이 시점(t_SY)에서 실행된다.

또한, 수신 노드의 위상 오차 보상 모듈(15, 25, 35)은 DAH 비트를 논리값 0으로 샘플링하는 것을 포맷 오류로 평가하도록 구성된다. 이 경우, 이러한 샘플링된 프레임은 오류가 있는 것으로 평가되고, 그리고/또는 유효하지 않은 것으로서 폐기된다. 또한, 오류 프레임(47)이 버스(40)로 송신될 수 있다.

이를 통해, 수신 노드가 전파 시간 단축에 의해 야기된 위상 도약 및 가능한 AH1 비트의 부재를 데이터 단계(452)로부터 중재 단계(451)로의 전환 후 적합한 동기화에 의해 보상하는 점이 보장된다.

전술한 DAS 필드의 한 변형에 따라, DAS 필드는 그 끝에서 전술한 4개의 비트보다 더 많은 비트를 가질 수 있다. 그러나 순 데이터 전송 속도의 최대화와 관련해서 4개의 비트가 유리하다.

추가로 또는 대안적으로, 가입자국(10, 20, 30) 중 적어도 하나는, 도 13에 따른 DAH 비트의 샘플링 포인트(t_1)까지 버스(40)에서 안정적인 열성 레벨이 확립되는 점이 보장되도록 구성될 수 있다.

이를 위해, 예를 들어 송/수신 장치(12)의 경우 전술한 신호 개선 모듈(125)은, B_451(SLOW) 작동 모드에서만 SIC 기능(SIC = Signal Improvement Capability)을 실행하는 것이 아니라 TxD 신호가 0에서 1로 전환될 때에도 실행하도록 구성된다. SIC 기능의 실행을 위한 상기 제1 트리거 조건은 앞에서 설명하였다. 추가로 또는 대안적으로, 전술한 신호 개선 모듈(125)은 SIC 기능의 실행을 위한 제2 트리거 조건을 인에이블하도록 구성될 수 있다.

SIC 기능의 실행을 위한 제2 트리거 조건은, 도 9에 도시된 바와 같이, 송신 노드의 송/수신 장치(12, 22, 32)가 452_TX(FAST_TX) 작동 모드로부터 중재 단계(451)의 B_451 작동 모드로 전환되는 것이다. 그 결과로서 신호 개선 모듈(125)에 의해 실행된 SIC 기능은 데이터 단계(452)의 버스 레벨로부터 중재 단계(451)의 열성 레벨로의 전환이 가속화되게 한다. SIC 기능의 실행을 위한 제2 트리거 조건은 송/수신 장치의 통신 제어 장치(11)가 작동 모드의 전환을 시그널링하는 방식과 무관하다.

따라서 바람직하게, 수신 노드가 DAH 비트를 논리값 1로 샘플링할 수 있는 점이 보장될 수 있다.

신호 개선 모듈(125)의 전술한 구성의 또 다른 이점은, SIC 기능으로 인해 데이터 단계(452)의 레벨로부터 중재 단계(451)의 열성 레벨로의 가속화된 전환을 통해 더 큰 CAN 토폴로지의 사용이 가능해진다는 것이다. 이를 통해 바람직하게 신호 개선 모듈(125)은 또한, 토폴로지의 설계 시 전술한 레벨 전환이 별도로 고려될 필요가 없도록 한다.

송/수신 장치(12, 32)의 작동 모드 전환이 실시되지 않는다면, 도 6의 송신 신호(TxD)에 대한 시그널링의 코딩을 위한 펄스 폭 변조(PWM)도 실시되지 않는다. 따라서, 송/수신 장치(12, 32)가 송신 노드로서 작용하는 경우, 송/수신 장치(12, 32)가 버스(40) 상의 차동 전압(VDIFF)으로서 구동하는 신호는 도 6의 송신 신호(TxD)와 동일하다. PWM 코딩이 실시되지 않고, 그에 따라 디코딩도 실시되지 않기 때문에, 송/수신 장치(12, 32)의 송신 신호(TxD_TC)와 송신 신호(TxD) 사이에 일회성 위상 오차(T_P)가 발생하지 않는다.

도 14는 제2 실시예에 따른 위상 오차 보상 모듈(15A)을 갖는 가입자국(10A)을 도시한다. 위상 오차 보상 모듈(15A)을 제외하고, 가입자국(10A)은 선행 실시예에 따른 가입자국(10)과 동일한 구조를 갖는다.

위상 오차 보상 모듈(15A)은, 가입자국(10A)이 수신 노드로서 작용하는 경우 DAH = 0의 값을 허용하도록 구성된다.

이는, 도 12의 신호(RxD)에서 DAH 비트가 논리값 0으로 샘플링되는 경우, 도 13에 따른 신호(RxD_E)에서의 DAH 비트가 실제로는 논리값 1이어야 하지만, 위상 오차 보상 모듈(15A)은 이러한 DAH 비트를 허용함을 의미한다.

그러나 위상 오차 보상 모듈(15A)은, DAH 비트와 AH1 비트 모두 논리값 1로 샘플링하지 않는 것을 포맷 오류로 평가하도록 구성된다. 이 경우, 이러한 샘플링된 프레임은 오류가 있는 것으로 평가되고, 그리고/또는 유효하지 않은 것으로서 폐기된다. 또한, 오류 프레임(47)이 버스(40)로 송신될 수 있다.

또한, DAH 비트 또는 AH1 비트가 논리값 1로 샘플링되면 하드 동기화 또는 동기화가 활성화된다. 따라서, 여기서도 도 12의 시점(t_SY)에서 임의 크기의 위상 오차를 수정할 수 있는 동기화가 수행된다.

이러한 방식으로도, 수신 노드로서의 가입자국(10A)이 전파 시간 단축에 의해 야기된 위상 도약 및 가능한 AH1 비트의 부재를 데이터 단계(452)로부터 중재 단계(451)로의 전환 후 적합한 동기화에 의해 보상하는 점이 보장된다.

제2 실시예에서 이러한 위상 도약의 보상의 이점은, 버스(40)에서 데이터 단계(452)의 레벨로부터 중재 단계(451)의 열성 레벨로의 전환을 위해 더 많은 시간이 가용하다는 것이다.

도 15는 제3 실시예에 따른 위상 오차 보상 모듈(15B)을 갖는 가입자국(10B)을 도시한다. 위상 오차 보상 모듈(15B)을 제외하고, 가입자국(10B)은 제1 실시예에 따른 가입자국(10)과 동일한 구조를 갖는다.

위상 오차 보상 모듈(15B)은, 가입자국(10B)이 수신 노드로서 작용하는 경우 DAH 비트를 무시하도록 구성된다. 또한, 위상 오차 보상 모듈(15A)은, 가입자국(10B)이 송신 노드로서 작용하는 경우, 도 16에 도시된 바와 같이, 수정된 DAS 필드(1521)를 프레임(450) 내에 삽입하도록 구성된다.

수정된 DAS 필드(1521)는 5개의 비트(DAH, AH1, AH1B, AL1, AH2)를 갖는다. 따라서, 도 2의 DAS 필드와 달리 DAS 필드(1521)는 프레임 포맷에 추가 비트, 요컨대 비트(AH1B)를 갖는다.

또한, 위상 오차 보상 모듈(15B)은, 가입자국(10B)이 수신 노드로서 작용하는 경우에 AH1의 비트 위치에서 시작하여 1개 내지 2개의 연속 샘플링된, 논리값 1을 갖는 비트를 허용하도록 구성된다. AH1 비트가 논리값 1로서 샘플링되면, 위상 오차 보상 모듈(15B)은 하드 동기화를 활성화한다. 하드 동기화는 도 12에 도시된 바와 같이 시점(t_SY)에서 실행된다.

그러나 위상 오차 보상 모듈(15B)은, AH1 비트를 논리값 0으로 샘플링하는 것을 포맷 오류로 평가하도록 구성된다. 이 경우, 이러한 샘플링된 프레임은 오류가 있는 것으로 평가되고, 그리고/또는 유효하지 않은 것으로서 폐기된다. 또한, 오류 프레임(47)이 버스(40)로 송신될 수 있다.

이러한 위상 도약의 보상의 이점은, 버스(40)에서 데이터 단계(452)의 레벨로부터 중재 단계(451)의 열성 레벨(402)로의 전환을 위해 더 많은 시간이 가용하다는 것이다. 그러나 DAS 필드(1521)는 추가 비트(AH1B)로 인해 제어 비트의 오버헤드(Overhead)를 더 많이 생성한다. 그로 인해, 선행 실시예들에 비해 순 데이터 전송 속도가 감소한다.

버스 시스템(1)의 가입자국들(10, 20, 30) 및 이들 내에서 실행되는 방법의 전술한 모든 구성은 개별적으로도 또는 가능한 모든 조합으로도 이용될 수 있다. 특히 전술한 실시예들 및/또는 그 변형들의 모든 특징은 임의로 조합될 수 있다. 그에 추가로 또는 그 대안으로, 특히 하기 변형들을 생각해볼 수 있다.

본 발명이 앞에서 CAN 버스 시스템을 예시로 하여 기술되었긴 하나, 본 발명은 상이한 통신 단계를 위해 생성되는 버스 상태가 서로 구분되는 2개의 서로 다른 통신 단계가 사용되는 모든 통신 네트워크 및/또는 통신 방법에서 사용될 수 있다. 특히 본 발명은, 이더넷 및/또는 100 베이스-T1 이더넷, 필드 버스 시스템 등과 같은 여타의 직렬 통신 네트워크의 개발 시 사용될 수 있다.

특히 실시예들에 따른 버스 시스템(1)은, 데이터가 직렬로 2개의 상이한 비트 전송률로 전송될 수 있는 통신 네트워크일 수 있다. 버스 시스템(1)에서 최소한 정해진 시간 간격 동안에는 하나의 공통 채널에 대한 가입자국(10, 20, 30)의 충돌없는 배타적 액세스가 보장되는 것이 바람직하지만, 필수 요건은 아니다.

물론, ADS 필드(1510)는 실시예들에 기술된 상술한 비트(ADH 내지 DH2)보다 더 많은 비트를 가질 수 있다. 대안적으로 또는 추가로, DAS 필드(1520)는 실시예들에 기술된 상술한 비트(DAH 내지 AH2)보다 더 많은 비트를 가질 수 있다.

실시예들의 버스 시스템(1) 내 가입자국(10, 20, 30)의 개수 및 배치는 임의적인 사항이다. 특히 가입자국(20)은 버스 시스템(1) 내에서 생략될 수 있다. 하나 또는 복수의 가입자국(10 또는 30)이 버스 시스템(1) 내에 제공될 수도 있다. 버스 시스템(1) 내 모든 가입자국이 동일하게 구성되는 점, 즉, 가입자국(10)만 존재하거나 또는 가입자국(30)만 존재하는 경우도 생각해 볼 수 있다.

Claims

직렬 버스 시스템(1)용 가입자국(10; 30)으로서, 이 가입자국은,
이 가입자국(10; 20; 30)과 버스 시스템(1)의 적어도 하나의 다른 가입자국(10; 20; 30) 간의 통신을 제어하고 버스 시스템(1)의 버스(40)로부터 수신된 신호(VDIFF)를 평가하기 위한 통신 제어 장치(11; 31)를 가지며, 상기 신호에서 제1 통신 단계(451)에서의 비트 시간(t_bt1)이 제2 통신 단계(452)에서의 비트 시간(t_bt2)과 상이할 수 있고,
통신 제어 장치(11; 31)는, 미리 결정된 프레임(450; 450A)에 따라, 다른 가입자국(10; 20; 30)에 의해 생성된 송신 신호(TxD_TC)에 기초한, 버스(40)로부터 수신된 신호(VDIFF)를 샘플링하고 평가하도록 구성되며,
미리 결정된 프레임(450; 450A)에서, 제2 통신 단계(452)로부터 제1 통신 단계(452)로의 전환을 나타내는 미리 결정된 필드(1520; 1521)가 미리 결정된 필드(1520; 1521)의 시작과 후속 하강 에지 사이에 논리값 1을 갖는 2개 또는 3개의 비트를 가지며,
통신 제어 장치(11; 31)는, 버스(40)로부터 수신된 신호(VDIFF)에서 필드의 시작과 후속 하강 에지 사이에 논리값 1을 갖는 1개의 비트만 또는 2개의 연속 비트가 샘플링되었는지의 여부에 관계없이, 상기 통신 제어 장치(11; 31)가 버스(40)로부터 수신된 신호(VDIFF)로부터 샘플링한 프레임을 미리 결정된 프레임(450; 450A)으로서 평가하도록, 그리고 그럼으로써 미리 결정된 필드(1520; 1521)와 관련하여 유효한 것으로서 평가하도록 구성되며,
통신 제어 장치(11; 31)는 미리 결정된 필드(1520; 1521)의 하강 에지에서 동기화를 실행하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제1항에 있어서,
미리 결정된 필드(1520)는 제1 통신 단계(451)의 비트 시간(t_bt1)을 갖는 4개의 비트를 갖고,
미리 결정된 필드(1520)는 논리값 1101을 갖는 비트 시퀀스를 가지며,
통신 제어 장치(11; 31)는, 버스(40)로부터 수신된 신호(VDIFF)에서 필드의 시작과 후속 하강 에지 사이에 논리값 1을 갖는 비트의 샘플링 이후, 버스(40)로부터 수신된, 논리값 0을 갖는 신호(VDIFF)에서 샘플링되어 늦어도 예상 비트 시퀀스(1101)의 세 번째 비트에 대해 샘플링될 다음 비트를 예상 비트 시퀀스(1101)의 세 번째 비트(AL1)로서 평가하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제1항 또는 제2항에 있어서, 통신 제어 장치(11; 31)는, 미리 결정된 필드(1520)의 첫 번째 비트(DAH)가 논리값 1로서 샘플링되지 않은 경우, 통신 제어 장치(11; 31)가 버스(40)로부터 수신된 신호(VDIFF)로부터 샘플링한 프레임을 오류가 있는 것으로 평가하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제1항 내지 제3항 중 어느 한 항에 있어서, 통신 제어 장치(11; 31)는, 미리 결정된 필드(1520)의 첫 번째 비트(DAH)가 논리값 1로서 샘플링되면 하드 동기화를 활성화하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제2항에 있어서, 통신 제어 장치(11; 31)는, 미리 결정된 필드(1520)의 첫 번째 비트(DAH)와 두 번째 비트(AH1) 모두 논리값 1로서 샘플링되지 않은 경우, 통신 제어 장치(11; 31)가 버스(40)로부터 수신된 신호(VDIFF)로부터 샘플링한 프레임을 오류가 있는 것으로 평가하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제5항에 있어서, 미리 결정된 필드(1520)의 첫 번째 비트(DAH)가 논리값 0으로서 샘플링되고, 미리 결정된 필드(1520)의 두 번째 비트(AH1)가 논리값 1로서 샘플링된 경우에, 또는
미리 결정된 필드(1520)의 첫 번째 비트(DAH)가 논리값 1로서 샘플링되고, 미리 결정된 필드(1520)의 두 번째 비트(AH1)가 논리값 0으로서 샘플링된 경우에,
통신 제어 장치(11; 31)는, 통신 제어 장치(11; 31)가 버스(40)로부터 수신된 신호(VDIFF)로부터 샘플링한 프레임을 미리 결정된 필드(1520)와 관련하여 오류가 있는 것이 아니라 유효한 것으로 평가하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제5항 또는 제6항에 있어서, 통신 제어 장치(11; 31)는, 미리 결정된 필드(1520)의 첫 번째 비트(DAH)가 논리값 1로서 샘플링되거나, 미리 결정된 필드(1520)의 두 번째 비트(AH1)가 논리값 1로서 샘플링되는 경우, 하드 동기화 또는 동기화를 활성화하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제1항에 있어서,
미리 결정된 필드(1521)는 제1 통신 단계(451)의 비트 시간(t_bt1)을 갖는 5개의 비트를 갖고,
미리 결정된 필드(1521)는 논리값 11101을 갖는 비트 시퀀스를 가지며,
통신 제어 장치(11; 31)는, 논리값 1을 갖는 비트의 샘플링 이후, 버스(40)로부터 수신된 신호(VDIFF)의 비트 시퀀스의 두 번째 비트에 대해, 버스(40)로부터 수신된, 논리값 0을 갖는 신호(VDIFF)에서 샘플링되어 늦어도 예상 비트 시퀀스(11101)의 네 번째 비트에 대해 샘플링될 다음 비트를 예상 비트 시퀀스(11101)의 네 번째 비트(AL1)로서 평가하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제8항에 있어서,
통신 제어 장치(11; 31)는, 이 통신 제어 장치(11; 31)가 버스(40)로부터 수신된 신호(VDIFF)로부터 샘플링한 프레임 내에서 미리 결정된 필드(1521)의 첫 번째 비트(DAH)의 샘플링된 값을 무시하고, 미리 결정된 필드(1521)의 세 번째 비트(AH1)에 대해 임의의 값을 오류가 없는 것으로 평가하도록 구성되며,
통신 제어 장치(11; 31)는, 미리 결정된 필드(1521)의 두 번째 비트(AH1)가 논리값 0으로서 샘플링된 경우, 이 통신 제어 장치(11; 31)가 버스(40)로부터 수신된 신호(VDIFF)로부터 샘플링한 프레임을 오류가 있는 것으로 평가하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제8항 또는 제9항에 있어서, 통신 제어 장치(11; 31)는, 미리 결정된 필드(1521)의 두 번째 비트(AH1)가 논리값 1로서 샘플링되면 하드 동기화를 활성화하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제1항 내지 제10항 중 어느 한 항에 있어서,
추가로, 송신 신호(TxD)를 버스 시스템(1)의 버스(40)로 송신하기 위한 그리고/또는 버스 시스템(1)의 버스(40)로부터 신호(VDIFF)를 수신하기 위한 송/수신 장치(12; 32)를 갖는, 직렬 버스 시스템용 가입자국(10; 30).
제11항에 있어서,
통신 제어 장치(11; 31)는 송신 신호(TxD)를 생성하도록 구성되며,
이 경우, 통신 제어 장치(11)는, 송신 신호(TxD)의 펄스 폭 변조를 이용하여 송/수신 장치(12; 32)에, 상기 송/수신 장치(12; 32)가 그의 작동 모드를 제1 통신 단계(451)에서의 송신을 위한 작동 모드(B_451)로부터 제2 통신 단계(452)에서의 송신을 위한 작동 모드(B_452_TX; B_452_RX)로 전환해야 한다는 점을 시그널링하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제11항 또는 제12항에 있어서,
상기 가입자국은 추가로, 제1 통신 단계(451)에서 버스(40) 상에서 우성 버스 레벨(401)로부터 상기 우성 버스 레벨(401)에 의해 덮어쓰기될 수 있는 열성 버스 레벨(402)로의 전환을 가속화하기 위한 신호 개선 모듈(125)을 가지며,
송/수신 장치(12; 22; 32)는, 가입자국(10; 30)이 버스(40)로의 송신 신호(TxD)의 송신기이고, 통신 제어 장치(11; 31)가 제2 통신 단계(452)에서 버스 시스템(1)의 버스(40)로 송신 신호(TxD)를 송신하는 작동 모드(452_TX)로부터 통신 제어 장치(11; 31)가 제1 통신 단계(451)에서 버스 시스템(1)의 버스(40)로 송신 신호(TxD)를 송신하는 작동 모드(B_451)로 송/수신 장치(12; 22; 32)가 전환되는 경우, 추가로 제2 통신 단계(452)의 버스 레벨 중 하나로부터 제1 통신 단계(451)의 열성 레벨로의 전환을 가속화하기 위해 신호 개선 모듈(125)을 활성화하도록 구성되는, 직렬 버스 시스템용 가입자국(10; 30).
제1항 내지 제13항 중 어느 한 항에 있어서,
미리 결정된 프레임(450)이 CAN FD와 호환되도록 구성되며,
제1 통신 단계(451)에서는, 버스 시스템(1)의 가입자국(10, 20, 30) 중 어느 가입자국이 후속하는 제2 통신 단계(452)에서 버스(40)에 대해 적어도 일시적으로 충돌없는 배타적 액세스 권한을 얻는지가 협의되는, 직렬 버스 시스템용 가입자국(10; 30).
버스(40); 및
서로 직렬로 통신할 수 있도록 버스(40)를 통해 서로 연결되어 있는 둘 이상의 가입자국(10; 20; 30);을 가진 버스 시스템(1)이며,
이들 가입자국 중 적어도 하나의 가입자국(10; 30)은 제1항 내지 제14항 중 어느 한 항에 따른 가입자국(10; 30)인, 버스 시스템(1).
직렬 버스 시스템(1)에서의 통신을 위한 방법으로서, 상기 방법은 통신 제어 장치(11; 31)를 구비한 버스 시스템(1)의 가입자국(10; 30)에 의해 실행되며, 상기 방법은,
통신 제어 장치(11; 31)를 이용하여 상기 가입자국(10; 20; 30)과 버스 시스템(1)의 적어도 하나의 다른 가입자국(10; 20; 30) 간의 통신을 제어하고, 버스 시스템(1)의 버스(40)로부터 수신된 신호(VDIFF)를 평가하는 단계를 가지며, 상기 신호에서는 제1 통신 단계(451)에서의 비트 시간(t_bt1)이 제2 통신 단계(452)에서의 비트 시간(t_bt2)과 상이할 수 있고,
통신 제어 장치(11; 31)는, 미리 결정된 프레임(450; 450A)에 따라, 다른 가입자국(10; 20; 30)에 의해 생성된 송신 신호(TxD_TC)에 기초한, 버스(40)로부터 수신된 신호(VDIFF)를 샘플링하고 평가하며,
미리 결정된 프레임(450; 450A)에서, 제2 통신 단계(452)로부터 제1 통신 단계(452)로의 전환을 나타내는 미리 결정된 필드(DAS)가 시작과 후속 하강 에지 사이에 논리값 1을 갖는 2개 또는 3개의 비트를 가지며,
통신 제어 장치(11; 31)는, 버스(40)로부터 수신된 신호(VDIFF)에서 필드의 시작과 후속 하강 에지 사이에 논리값 1을 갖는 1개의 비트만 또는 2개의 연속 비트가 샘플링되었는지의 여부에 관계없이, 상기 통신 제어 장치(11; 31)가 버스(40)로부터 수신된 신호(VDIFF)로부터 샘플링한 프레임을 미리 결정된 프레임(450; 450A)으로서 평가하도록, 그리고 그럼으로써 미리 결정된 필드(1520; 1521)와 관련하여 유효한 것으로서 평가하도록 구성되며,
통신 제어 장치(11; 31)는 미리 결정된 필드(1520; 1521)의 하강 에지에서 동기화를 실행하도록 구성되는, 직렬 버스 시스템에서의 통신 방법.