WO2012127956A1

WO2012127956A1 - 演算増幅器回路並びにそれを用いた表示パネルドライバ及び表示装置

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Publication number: WO2012127956A1
Application number: PCT/JP2012/053937
Authority: WO
Inventors: 西村　浩一
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Current assignee: Renesas Electronics Corp
Priority date: 2011-03-22
Filing date: 2012-02-20
Publication date: 2012-09-27
Anticipated expiration: 2013-09-22

Abstract

　演算増幅器回路が、入力電圧を受け取る一対のＰチャネルＭＯＳトランジスタを含むＰチャネル差動対と、入力電圧を受け取る一対のディプレッション型のＮチャネルＭＯＳトランジスタを含むＮチャネル差動対と、スイッチ手段とを備える入力差動段と、Ｐチャネル差動対とＮチャネル差動対に流れる電流に応答して出力電圧を出力する出力部とを具備する。スイッチ手段は、入力電圧の変化に同期した制御信号に応答してＰチャネル差動対を流れるバイアス電流を遮断する。

Description

演算増幅器回路並びにそれを用いた表示パネルドライバ及び表示装置

　本発明は、演算増幅器回路並びにそれを用いた表示パネルドライバ及び表示装置に関し、特に、演算増幅器回路の過渡特性の改善に関する。

　最近の液晶表示装置その他のパネル表示装置において、表示画像の画質に顕著に影響を及ぼす回路の一つが出力アンプとして使用される演算増幅器回路である。表示画像の画質の向上のためには、例えば、偏差特性や、出力信号の立ち上がり及び立ち下がりの対称性が良好であることが望ましく、このような特性を持つ演算増幅器回路の提供が望まれる。

　パネル表示装置の出力アンプとして、入力電圧及び出力電圧のいずれもが負電源電圧から正電源電圧までの任意の電圧をとることを許容する、いわゆるＲａｉｌ－ｔｏ－Ｒａｉｌ動作に対応した演算増幅器回路が使用されることがある。Ｒａｉｌ－ｔｏ－Ｒａｉｌ動作を実現するための回路構成としては、２つが知られている：一つは、入力差動段にＰチャネルＭＯＳトランジスタの差動対（「Ｐチャネル差動対」ともいう。）とＮチャネルＭＯＳトランジスタの差動対（「Ｎチャネル差動対」ともいう。）の両方を設ける回路構成であり、もう一つは、ディプレッションタイプのＮチャネルＭＯＳトランジスタの差動対のみを設ける構成である。

　図１は、入力差動段にＰチャネルＭＯＳトランジスタの差動対とＮチャネルＭＯＳトランジスタ差動対の両方を設ける、典型的なＲａｉｌ－ｔｏ－Ｒａｉｌアンプの回路構成を示す回路図である。図１のような回路構成は、例えば、米国特許第５，３１１，１４５号に開示されており、この特許文献以外にもＣＭＯＳアナログ回路の教科書や著名な文献等に、参考回路として記載されている。図１を参照すると、この演算増幅器の回路構成は、入力差動段（初段）、中間段及び最終段と大きく３つに分けられる。

　図１を参照すると、入力差動段は、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２で構成されたＮチャネル差動対と、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２で構成されたＰチャネル差動対とを備えている。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２は、ソースが共通に接続され、共通接続されたソースと負電源電圧Ｖ_ＳＳの端子（接地端子）との間に、定電流源Ｉ１が接続されている。一方、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２は、ソースが共通接続され、共通接続されたソースと正電源電圧Ｖ_ＤＤの電源端子との間に、定電流源Ｉ２が接続されている。ＰチャネルＭＯＳトランジスタＭＰ１のゲートとＮチャネルＭＯＳトランジスタＭＮ１のゲートは、入力端子ＩＮ^－に共通接続されており、ＰチャネルＭＯＳトランジスタＭＰ２のゲートとＮチャネルＭＯＳトランジスタＭＮ２のゲートは、入力端子ＩＮ^＋に共通接続されている。

　中間段は、能動負荷として機能する２つのフォールデッドカスコード型カレントミラーと、浮遊電流源Ｉ３とを有する。ＰチャネルＭＯＳトランジスタＭＰ３～ＭＰ６は、第１のフォールデッドカスコード型カレントミラーを構成しており、ＮチャネルＭＯＳトランジスタＭＮ３～ＭＮ６は、第２のフォールデッドカスコード型カレントミラーを構成している。定電圧源Ｖ１は、ＰチャネルＭＯＳトランジスタＭＰ５、ＭＰ６に電圧バイアスを供給し、定電圧源Ｖ２は、ＮチャネルＭＯＳトランジスタＭＮ５、ＭＮ６に電圧バイアスを供給している。中間段のノードＡは差動段のＮチャネルＭＯＳトランジスタＭＮ１のドレインに接続され、ノードＢは、ＮチャネルＭＯＳトランジスタＭＮ２のドレインに接続されている。同様に、中間段のノードＣは差動段のＰチャネルＭＯＳトランジスタＭＰ１のドレインに接続され、ノードＤは、ＰチャネルＭＯＳトランジスタＭＰ２のドレインに接続されている。

　最終段は、定電圧源Ｖ３、Ｖ４で制御されたＡＢ級増幅器として構成されており、ＮチャネルＭＯＳトランジスタＭＮ７、ＭＮ８とＰチャネルＭＯＳトランジスタＭＰ７、ＭＰ８とを備えている。ＰチャネルＭＯＳトランジスタＭＰ７とＮチャネルＭＯＳトランジスタＭＮ７は、浮遊定電流源（Floating Current Source）として機能する。ＰチャネルＭＯＳトランジスタＭＰ７のソースとＮチャネルＭＯＳトランジスタＭＮ７のドレインはＰチャネルＭＯＳトランジスタＭＰ６のドレインに接続され、ＰチャネルＭＯＳトランジスタＭＰ７のドレインとＮチャネルＭＯＳトランジスタＭＮ７のソースはＮチャネルＭＯＳトランジスタＭＮ６のドレインに接続されている。ＰチャネルＭＯＳトランジスタＭＰ８は、ソースが正電源電圧Ｖ_ＤＤの電源端子に接続され、ゲートがＰチャネルＭＯＳトランジスタＭＰ７のソースに接続され、ドレインが出力端子ＯＵＴに接続されている出力トランジスタである。ＮチャネルＭＯＳトランジスタＭＮ８は、ソースが負電源電圧Ｖ_ＳＳの電源端子に接続され、ゲートがＮチャネルＭＯＳトランジスタＭＮ７のソースに接続され、ドレインが出力端子ＯＵＴに接続されている出力トランジスタである。位相補償容量Ｃ１は、一端が中間段のノードＢに接続され、他端が出力端子ＯＵＴに接続されている。位相補償容量Ｃ２は、一端が中間段のノードＤに接続され、他端が出力端子ＯＵＴに接続されている。このＡＢ級増幅器のアイドリング電流は、浮遊定電流源（ＭＰ７、ＭＮ７）を流れる電流と第３と第４の定電圧源から供給される電圧バイアスで決定される。

　図１の演算増幅器回路は、以下のように動作してＲａｉｌ－ｔｏ－Ｒａｉｌ動作を実現している。入力電圧が低い時には、Ｐチャネル差動対（ＭＰ１、ＭＰ２）が動作する。反対に入力電圧が高い時にはＮチャネル差動対（ＭＮ１、ＭＮ２）が動作する。その中間の入力電圧では、Ｐチャネル差動対（ＭＰ１、ＭＰ２）及びＮチャネル差動対（ＭＮ１、ＭＮ２）がともに動作する。すなわち、負電源電圧Ｖ_ＳＳ近傍の動作においては、Ｐチャネル差動対（ＭＰ１、ＭＰ２）のみが動作し、Ｎチャネル差動対（ＭＮ１、ＭＮ２）は動作しない。これは、ＮチャネルＭＯＳトランジスタは、一般的には、エンハンスメントタイプのトランジスタ特性であるため、動作するためには、ゲート－ソース間電圧がトランジスタの閾値電圧（Ｖ_Ｔ）よりも高くなる必要があるためである。しかし、入力電圧が負電源電圧Ｖ_ＳＳ近傍の電圧である場合、すなわち、入力差動トランジスタのゲート電圧が０Ｖ近辺である場合には、そのソース電位も０Ｖ近辺となり、Ｎチャネル差動対（ＭＮ１、ＭＮ２）が動作しないことが理解できる。また、入力電圧が正電源電圧Ｖ_ＤＤ近傍の電圧である場合、すなわち、入力差動トランジスタのゲート電圧がＶ_ＤＤ近辺である場合には、そのソース電位も正電源電圧Ｖ_ＤＤ近辺となり、Ｐチャネル差動対（ＭＰ１、ＭＰ２）が動作しないことが理解できる。入力電圧が約ＶＴ_Ｎ～Ｖ_ＤＤ－ＶＴ_Ｐ（ＶＴ_Ｎ：ＮチャネルＭＯＳトランジスタの閾値電圧、ＶＴ_Ｐ：ＰチャネルＭＯＳトランジスタの閾値電圧）の時は、Ｐチャネル差動段（ＭＰ１、ＭＰ２）、Ｎチャネル差動段（ＭＮ１、ＭＮ２）の両方が動作する。したがって、図１の演算増幅器回路は、負電源電圧Ｖ_ＳＳから正電源電圧Ｖ_ＤＤの全範囲で動作可能である。

　一方、図２は、ディプレッション型のＮチャネルＭＯＳトランジスタの差動対のみを設けた演算増幅器回路の構成を示す回路図である。このような構成は、例えば、特開２００７－２０２１２７号公報に開示されている。図２を参照すると、入力差動段は、ソースが共通接続され、各々のゲートが入力端子Ｉｎ^－、Ｉｎ^＋に接続されたディプレッション型のＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２と、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続されたソースと負電源電圧Ｖ_ＳＳの電源端子との間に接続された定電流源Ｉ１を備えている。ここで、図２においては、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２がディプレッション型であることを明示するために、ＮチャネルＭＯＳトランジスタを示す記号に丸が付されていることに留意されたい。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２のバックゲートは、負電源端子（Ｖ_ＳＳ）に接続されている。

　中間段は、浮遊電流源Ｉ３と、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４と、ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７とを備えている。ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４はカレントミラーを構成しており、また、ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６は、フォールデッドカスコード型カレントミラーを構成している。定電圧源Ｖ１は、ＰチャネルＭＯＳトランジスタＭＰ５、ＭＰ６に電圧バイアスを供給している。

　最終段は、ＮチャネルＭＯＳトランジスタＭＮ７、ＭＮ８とＰチャネルＭＯＳトランジスタＭＰ７、ＭＰ８とを備えている。ＰチャネルＭＯＳトランジスタＭＰ７とＮチャネルＭＯＳトランジスタＭＮ７は、浮遊定電流源（Floating Current Source）として機能する。ＮチャネルＭＯＳトランジスタＭＮ８、ＰチャネルＭＯＳトランジスタＭＰ８は、出力端子ＯＵＴを駆動する出力トランジスタである。最終段は、更に、位相補償容量としてＣ２を備えている。

　図２の演算増幅器回路は、差動対にディプレッション型Ｎチャネルトランジスタを用い、その能動負荷としてフォールデッドカスコード型カレントミラーを用いることで、Ｒａｉｌ－ｔｏ－Ｒａｉｌ動作を実現している。以下、この詳細な説明を行う。

　ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４の共通接続されたゲートとＰチャネルＭＯＳトランジスタＭＰ５のドレインを共通接続して、フォールデッドカスコード型カレントミラーの入力端子が構成されている。そして、ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４の共通接続されたソースが、フォールデッドカスコード型カレントミラーの共通端子となり、ＰチャネルＭＯＳトランジスタＭＰ６のドレインが、カスコードカレントミラー回路の出力端子となる。このフォールデッドカスコード型カレントミラーは、入力差動段の出力に接続された能動負荷の働きをする。一般のカスコード型カレントミラーを通常の能動負荷として動作させる時は、カスコード型カレントミラーの入力端子と出力端子を使用するが、フォールデッドカスコード型カレントミラーの場合は、縦積みされたカレントミラーの中間ノード、すなわち、ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４の各々のドレインに差動段の出力が接続される。これにより、以下に詳述されるように、入力差動段の入力電圧範囲を広くすることが可能となる。図２のように構成された演算増幅器回路は、入力電圧範囲が、ほぼ負電源電圧Ｖ_ＳＳからほぼ正電源電圧Ｖ_ＤＤまでとなり、いわゆるＲａｉｌ－ｔｏ－Ｒａｉｌ動作が可能な回路となる。このように、Ｎチャネルディプレッション型ＭＯＳトランジスタの差動段と、フォールデッドカスコード型カレントミラーとを組み合わせることにより、負電源電圧Ｖ_ＳＳから正電源電圧Ｖ_ＤＤまでの全電源範囲の入力電圧で動作することを、図２を参照して説明する。

　まず、１つの差動対でＲａｉｌ－ｔｏ－Ｒａｉｌ動作が実現できる理由について説明する。図２の演算増幅器回路において、反転入力端子Ｉｎ^－を出力端子ＯＵＴに接続する、いわゆるボルテージフォロワ接続がなされているとして、正転入力端子Ｉｎ^＋に入力される電圧をＶｉｎとすると、入力できる電圧範囲は、次式（１）で与えられる：

ここで、Ｖ_{ＤＳ（ｓａｔ）（ＭＰ１／２）}は、Ｐチャンネル型ＭＯＳトランジスタＭＰ１、ＭＰ２の飽和点でのドレイン－ソース間電圧であり、Ｖ_{ＤＳ（ｓａｔ）（ＭＮ１／２）}はＮチャンネル型ＭＯＳトランジスタＭＮ１／２の飽和点でのドレイン－ソース間電圧であり、Ｖ_{ＤＳ（ｓａｔ）（Ｉ２）}は定電流源Ｉ２を構成するＮチャンネル型ＭＯＳトランジスタの飽和点でのドレイン－ソース間電圧（５極管領域で動作するぎりぎりの電圧）であり、Ｖ_{ＧＳ（ＭＮ１／２）}はＮチャンネル型ＭＯＳトランジスタＭＮ１／２のゲート－ソース間電圧である。

　また、ＭＯＳトランジスタのゲート－ソース間電圧Ｖ_ＧＳは、基板バイアス効果を考慮すると、次式（２）で与えられる：

ただし、μは移動度であり、Ｃ_０は単位面積当たりのゲート絶縁膜容量（Ｆ／ｃｍ^２）であり、ε_０は、自由空間の誘電率（８．８６×１０^－１４Ｆ／ｃｍ）であり、ε_ｓは、半導体の比誘電率（３．９）であり、ｑは電子の電荷量（１．６×１０^－１２Ｃ）であり、Ｖ_Ｔ０は、基板バイアスＶ_Ｂが０Ｖである場合の閾値電圧であり、Ｉ_Ｄは、ドレイン－ソース間電流であり、βは利得係数であり、γは基板バイアス効果を表す係数である。

　仮にＮチャンネルＭＯＳトランジスタの閾値が－０．１５Ｖであり、ディプレッション特性を示すとする。入力Ｖ_ｉｎが０Ｖ近辺の時は、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の共通ソースとバックゲート（この場合は、サブストレート）間の電圧は、０．１Ｖ程度で、基板バイアス効果がほとんどない。従って、式（２）を式（１）の右辺に代入すると、Ｖ_{ＤＳ（ｓａｔ）（Ｉ１）}が０．１Ｖであるとして、Ｖ_{ＧＳ（ＭＮ１／２）}が約－０．１Ｖになるから、次式が成立する：

これは、入力電圧Ｖｉｎの許容される最低電圧がほぼ０Ｖ（Ｖ_ＳＳ）であることを意味している。

　一方、正電源電圧Ｖ_ＤＤ近辺の入力電圧が入力された場合には、差動段のＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の共通ソースとバックゲートの間に正電源電圧Ｖ_ＤＤ近くの電圧がかかる。ＬＣＤデータ線ドライバの場合は、正電源電圧Ｖ_ＤＤが１０Ｖ以上になり、式（２）の第３項のバックゲート効果により、ゲート－ソース間電圧は約＋０．５Ｖにもなる。これを式（１）の左辺に代入すると、

となり、入力電圧の許容される最高電圧がほぼ正電源電圧Ｖ_ＤＤであることがわかる。

　このように、ＭＯＳトランジスタのバックゲート－ソース間の電圧の増加による顕著な基板バイアス効果の影響と、入力差動段の出力を（通常の能動負荷となるカレントミラー回路で受けるのではなく）フォールデッドカスコード型カレントミラーで受けることにより、ディプレッション型のトランジスタを使った差動段でも、入力電圧範囲をＶ_ＤＤまで拡大することが可能となる。

　中間段と出力段の動作に関しては、前述の図１の演算増幅器回路の場合とほぼ同じなので、その説明を省略する。

　特開２００７－２０２１２７号公報における演算増幅器回路では、差動段のＮチャンネル型ディプレッションＭＯＳトランジスタをノンドープトランジスタ構造で実現している。以下、このノンドープ構造のディプレッション型ＮチャネルＭＯＳトランジスタについて説明する。図３は、エンハンスメント型の通常のＮチャネルＭＯＳトランジスタと、ディプレッション型のノンドープ構造のＮチャネルＭＯＳトランジスタの構成の断面を模式的に示す図である。右側の通常のＮチャネルＭＯＳトランジスタにおいては、Ｐ型の半導体基板にＰ型の不純物をイオン注入してＰウェル（HV（high voltage）P_well）が形成され、そのＰウェルにＮ型のソース及びドレインが形成される。一方、ノンドープ型のＮチャネルＭＯＳトランジスタにおいては、チャネル領域に対してＰウェルを形成するための不純物注入を行わず、チャネル領域の不純物濃度は基板不純物濃度のままである。ソース不純物濃度と基板不純物濃度にもよるが、ノンドープ型のＮチャネルＭＯＳトランジスタは、ディプレッション特性を示し、このときの閾値電圧は、約―０．１５Ｖとなる。さらに、ＮチャネルＭＯＳトランジスタのバックゲートを負電源端子（Ｖ_ＳＳ）に接続することで、基板バイアス効果が得られる。ＮチャネルＭＯＳトランジスタのバックゲートには負電源電圧Ｖ_ＳＳを印加しているので、ソース電圧が１０Ｖ程度に上昇した場合、顕著な基板バイアス効果が生じ、閾値電圧が約－０．１５Ｖから約＋０．数Ｖに変化する。上述のように、ノンドープ型のＮチャネルディプレッションＭＯＳトランジスタにおいて基板バイアス効果によって閾値電圧が変化することが、Ｒａｉｌ－ｔｏ－Ｒａｉｌ動作を実現する上で重要である。

米国特許第５，３１１，１４５号特開２００７－２０２１２７号公報

　しかし、図１のＰチャネル差動対とＮチャネル差動対の両方を差動段に備えた演算増幅器回路は、出力電圧の立ち上がり／立ち下がり特性の対称性には優れるが、チップサイズが大きくなり、更に負電源電圧Ｖ_ＳＳ及び正電源電圧Ｖ_ＤＤ近辺の電圧領域の偏差特性が問題である。一方、図２のディプレッション型（ノンドープ型）のＮチャンネルＭＯＳトランジスタ差動段のみを差動段に備えた演算増幅器回路は偏差特性とチップサイズに優れるが、立ち上がり／立ち下がり特性の対称性に問題がある。図１、図２の演算増幅器回路は一長一短であり、出力電圧の偏差特性と立ち上がり／立ち下がり特性の両方が向上された演算増幅器回路の提供が望まれている。

　本発明の一の観点においては、演算増幅器回路が、入力電圧を受け取る一対のＰチャネルＭＯＳトランジスタを含むＰチャネル差動対と、入力電圧を受け取る一対のディプレッション型のＮチャネルＭＯＳトランジスタを含むＮチャネル差動対と、スイッチ手段とを備える入力差動段と、Ｐチャネル差動対とＮチャネル差動対に流れる電流に応答して出力電圧を出力する出力部とを具備する。スイッチ手段は、入力電圧の変化に同期した制御信号に応答してＰチャネル差動対を流れるバイアス電流を遮断する。

　本発明の他の観点では、表示パネルのデータ線を駆動するための表示パネルドライバが、デジタルデータである表示データに対応する階調電圧を生成するＤ／Ａ変換回路と、階調電圧に対応する駆動電圧をデータ線に出力する演算増幅器回路とを備えている。演算増幅器回路は、階調電圧を受け取る一対のＰチャネルＭＯＳトランジスタを含むＰチャネル差動対と、階調電圧を受け取る一対のディプレッション型のＮチャネルＭＯＳトランジスタを含むＮチャネル差動対と、スイッチ手段とを備える入力差動段と、Ｐチャネル差動対とＮチャネル差動対に流れる電流に応答して駆動電圧を出力する出力部とを具備している。スイッチ手段は、階調電圧の変化に同期した制御信号に応答してＰチャネル差動対を流れるバイアス電流を遮断する。

　本発明の更に他の観点では、表示装置が、データ線を備える表示パネルと、データ線を駆動する表示パネルドライバとを具備する。表示パネルドライバは、デジタルデータである表示データに対応する階調電圧を生成するＤ／Ａ変換回路と、階調電圧に対応する駆動電圧をデータ線に出力する演算増幅器回路とを備えている。演算増幅器回路は、階調電圧を受け取る一対のＰチャネルＭＯＳトランジスタを含むＰチャネル差動対と、階調電圧を受け取る一対のディプレッション型のＮチャネルＭＯＳトランジスタを含むＮチャネル差動対と、スイッチ手段とを備える入力差動段と、Ｐチャネル差動対とＮチャネル差動対に流れる電流に応答して駆動電圧を出力する出力部とを具備する。スイッチ手段は、階調電圧の変化に同期した制御信号に応答してＰチャネル差動対を流れるバイアス電流を遮断する。

　本発明によれば、出力電圧の偏差特性と立ち上がり／立ち下がり特性の対称性の両方が向上された演算増幅器回路が提供される。

従来の演算増幅器回路の構成を示す回路図である。従来の演算増幅器回路の他の構成を示す回路図である。ノンドープ型のＮチャネルＭＯＳトランジスタの構造を示す断面図である。本発明の一実施形態の演算増幅器回路の構成を示す回路図である。演算増幅器回路を用いたボルテッジフォロアを示す回路図である。Ｎチャネル差動対を入力差動段に用いた場合、及びＰチャネル差動対を入力差動段に用いた場合、それぞれの出力波形を示す図である。Ｎチャネル差動対を入力差動段に用いた演算増幅器回路の出力電圧の立ち下がり時の動作を説明する回路図である。Ｎチャネル差動対を入力差動段に用いた演算増幅器回路の出力電圧の立ち上がり時の動作を説明する回路図である。Ｎチャネル差動対及びＰチャネル差動対の両方を入力差動段において動作させた場合の出力偏差特性を示す図である。Ｎチャネル差動対及びＰチャネル差動対の両方を備えた入力差動段において、Ｐチャネル差動対のバイアス電流を遮断した場合の出力偏差特性を示す図である。本発明の一実施形態の演算増幅器回路を出力アンプとして用いたデータ線ドライバの構成を示すブロック図である。図９のデータ線ドライバにおいて、演算増幅器回路の入力差動段のスイッチの制御の一例を示すタイミングチャートである。本発明の他の実施形態の演算増幅器回路の構成を示す回路図である。

（演算増幅器回路の回路構成）
　図４は、本発明の一実施形態の演算増幅器回路１０の構成を示す回路図である。本実施形態の演算増幅器回路１０は、ボルテッジフォロアとして構成されており、概略的には、入力差動段１と、中間段２と、出力段３とで構成される。

　入力差動段１は、Ｎチャネル差動対を構成するディプレッション型のＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２と、Ｐチャネル差動対を構成するＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２と、スイッチＳＷと、定電流源Ｉ１、Ｉ２とを備えている。ここで、図４においても図２と同様に、ＮチャネルＭＯＳトランジスタを示す記号に丸を付すことにより、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２がディプレッション型であることを明示されていることに留意されたい。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２は、そのソースが共通接続されており、共通接続されたソースと負電源電圧Ｖ_ＳＳの端子（接地端子）の間に定電流源Ｉ１が接続されている。ディプレッション型であるＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２は、図３に図示されている、ノンドープ型のＮチャネルＭＯＳトランジスタとして構成されてもよい。定電流源Ｉ１は、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２にバイアス電流を供給する。ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２も同様に、そのソースが共通接続されており、共通接続されたソースと正電源電圧（Ｖ_ＤＤ）の端子の間に定電流源Ｉ２が接続されている。定電流源Ｉ２は、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２にバイアス電流を供給する。ＮチャネルＭＯＳトランジスタＭＮ１と、ＰチャネルＭＯＳトランジスタＭＰ１のゲートは、出力端子ＯＵＴに共通接続されており、ＮチャネルＭＯＳトランジスタＭＮ２とＰチャネルＭＯＳトランジスタＭＰ２のゲートは、入力端子Ｉｎ^＋に共通接続されている。加えて、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２の共通接続ソースと正電源電圧（Ｖ_ＤＤ）の端子の間に、定電流源Ｉ２と直列にスイッチＳＷが、接続されている。

　図４の演算増幅器回路の入力差動段１の構成は、図１の演算増幅器回路の入力差動段と比較すると、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２がディプレッション型である点、及び、スイッチＳＷが追加されている点で異なることを強調しておく。スイッチＳＷは、入力端子Ｉｎ^＋に入力される入力電圧が変化するタイミングに同期してオンされ、入力電圧が安定した後にオフされる。後述されるように、このような動作が、出力電圧の偏差特性と立ち上がり／立ち下がり特性の両方を向上するために重要である。

　中間段２は、ＰチャネルＭＯＳトランジスタＭＰ３～ＭＰ６と、ＮチャネルＭＯＳトランジスタＭＮ３～ＭＮ６と、浮遊電流源Ｉ３とを備えている。

　ＰチャネルＭＯＳトランジスタＭＰ３～ＭＰ６は、入力差動段１のＮチャネル差動対の能動負荷として機能するフォールデッドカスコート型カレントミラーを構成している。ＰチャネルＭＯＳトランジスタＭＰ５、ＭＰ６は、ソース同士及びゲート同士が共通接続されており、共通接続されたソースは正電源電圧Ｖ_ＤＤの端子に接続され、共通接続されたゲートはＰチャネルＭＯＳトランジスタＭＰ３のドレインに接続されている。ＰチャネルＭＯＳトランジスタＭＰ５のドレインとＰチャネルＭＯＳトランジスタＭＰ３のソースは、ノードＡに接続されており、そのノードＡにＮチャネル差動対のＮチャネルＭＯＳトランジスタＭＮ１のドレインが接続される。同様に、ＰチャネルＭＯＳトランジスタＭＰ６のドレインとＰチャネルＭＯＳトランジスタＭＰ４のソースは、ノードＢに接続されており、そのノードＢにＮチャネル差動対のＮチャネルＭＯＳトランジスタＭＮ２のドレインが接続される。ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４は、ゲート同士が共通接続されており、その共通接続されたゲートには、定電圧源Ｖ１からバイアス電圧が供給されている。

　同様に、ＮチャネルＭＯＳトランジスタＭＮ３～ＭＮ６は、入力差動段１のＰチャネル差動対の能動負荷として機能するフォールデッドカスコート型カレントミラーを構成している。ＮチャネルＭＯＳトランジスタＭＮ５、ＭＮ６は、ソース同士及びゲート同士が共通接続されており、共通接続されたソースは負電源電圧Ｖ_ＳＳの端子に接続され、共通接続されたゲートはＮチャネルＭＯＳトランジスタＭＮ３のドレインに接続されている。ＮチャネルＭＯＳトランジスタＭＮ５のドレインとＮチャネルＭＯＳトランジスタＭＮ３のソースは、ノードＣに接続されており、そのノードＣにＰチャネル差動対のＰチャネルＭＯＳトランジスタＭＰ１のドレインが接続される。同様に、ＮチャネルＭＯＳトランジスタＭＮ６のドレインとＮチャネルＭＯＳトランジスタＭＮ４のソースは、ノードＤに接続されており、そのノードＤにＰチャネル差動対のＰチャネルＭＯＳトランジスタＭＰ２のドレインが接続される。ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４は、ゲート同士が共通接続されており、その共通接続されたゲートには、定電圧源Ｖ２からバイアス電圧が供給されている。浮遊電流源Ｉ３は、ＰチャネルＭＯＳトランジスタＭＰ３のドレインとＮチャネルＭＯＳトランジスタＭＮ３のドレインの間に接続される。

　出力段３は、ＰチャネルＭＯＳトランジスタＭＰ７、ＭＰ８と、ＮチャネルＭＯＳトランジスタＭＮ７、ＭＮ８と、位相補償容量Ｃ_２とを備えている。ＰチャネルＭＯＳトランジスタＭＰ７、ＮチャネルＭＯＳトランジスタＭＮ７は、浮遊電流源を構成している。ＰチャネルＭＯＳトランジスタＭＰ７は、ソースがＰチャネルＭＯＳトランジスタＭＰ４のドレインに接続され、ドレインがＮチャネルＭＯＳトランジスタＭＮ４のドレインに接続されている。ＮチャネルＭＯＳトランジスタＭＮ７は、ドレインがＰチャネルＭＯＳトランジスタＭＰ４のドレインに接続され、ソースがＮチャネルＭＯＳトランジスタＭＮ４のドレインに接続されている。ＰチャネルＭＯＳトランジスタＭＰ７、ＮチャネルＭＯＳトランジスタＭＮ７のゲートには、それぞれ、定電圧源Ｖ３、Ｖ４からバイアス電圧が供給される。

　出力段３において、ＮチャネルＭＯＳトランジスタＭＮ３～ＭＮ６で構成されたフォールデッドカスケード型カレントミラーのノードＤとＮチャネルＭＯＳトランジスタＭＮ８の間に位相補償容量Ｃ_２が接続されている一方で、ＰチャネルＭＯＳトランジスタＭＰ３～ＭＰ６で構成されたフォールデッドカスケード型カレントミラーのノードＢとＰチャネルＭＯＳトランジスタＭＰ８の間には位相補償容量が接続されていないことに留意されたい。後述のように、本実施形態の演算増幅器回路１０では、フォールデッドカスケード型カレントミラーのノードＢとＰチャネルＭＯＳトランジスタＭＰ８の間に位相補償容量を設ける必要がない。

（演算増幅器回路の定常動作）
　以下、本実施形態の演算増幅器回路１０の動作について詳細に説明する。本実施形態の演算増幅器回路１０（図４）が、図１の従来の演算増幅器回路と決定的に異なる点は、Ｎチャネル差動対（ＭＮ１、ＭＮ２）がディプレッション型のＮチャンネルＭＯＳトランジスタで構成されていることと、Ｐチャネル差動対（ＭＰ１、ＭＰ２）を流れるバイアス電流がスイッチＳＷでオン／オフ制御される回路構成になっていることである。

　スイッチＳＷがオフした状態、即ち、Ｐチャネル差動対（ＭＰ１、ＭＰ２）を流れるバイアス電流が遮断されている状態においても、ディプレッション型のＮチャンネルＭＯＳトランジスタで構成されたＮチャネル差動対（ＭＮ１、ＭＮ２）を動作させることでＲａｉｌ－ｔｏ－Ｒａｉｌ特性が得られる。これは、図２の回路を参照して説明した通りである。すなわち、ＮチャネルＭＯＳトランジスタの閾値Ｖ_Ｔが－０．１５Ｖと仮定すると、入力電圧が負電源電圧Ｖ_ＳＳ（ＧＮＤ）レベルの時にはＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２のソース電圧が約０．１Ｖの正電圧となり、Ｎチャネル差動対にバイアス電流を供給する定電流源Ｉ１がぎりぎり動作する。即ち、入力電圧が負電源電圧Ｖ_ＳＳ近傍でも、Ｎチャネル差動対が動作する。

　一方、入力電圧が正電源電圧Ｖ_ＤＤの場合には、基板バイアス効果の影響（上述した式（２）の第３項）でゲート－ソース間電圧が正の電圧（例えば＋０．５Ｖ）となる。このことと中間段２でフォールデッドカスコード型カレントミラーが使用されている効果により、Ｎチャネル差動対を構成するＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２のソース－ドレイン間電圧が０．３Ｖ以上確保でき、５極管領域で動作させることが可能になる。従って、入力電圧が正電源電圧Ｖ_ＤＤ近傍でも入力差動段として正常な動作をする。以上のことより、入力電圧が負電源電圧Ｖ_ＳＳ（ＧＮＤ）から正電源電圧Ｖ_ＤＤの全範囲において正常に動作する、いわゆるＲａｉｌ－ｔｏ－Ｒａｉｌ動作が可能となる。従って、定常状態の動作においては、Ｐチャネル差動対がオフした状態でも、何ら問題ない。

（演算増幅器回路の過渡特性）
　しかしながら、入力電圧が過渡的に変化する場合には、Ｎチャネル差動対（ＭＮ１、ＭＮ２）のみを動作させると、出力電圧の立ち上がり／立ち下がり特性（立ち上がり時間ｔｒ、立ち下がり時間ｔｆ）が対称にならないという問題が発生する。このことはＮチャネル差動対の共通接続されたソースと基板間に生じる寄生容量によるものである。以下にその説明を行う。

　まず、図５Ａを参照して、入力差動段にＮチャネル差動対のみを使用した演算増幅器回路及びＰチャネル差動対のみを使用した演算増幅器回路にパルス入力を入れる場合について議論する。当該演算増幅器回路は、ボルテージフォロワとして構成されているものとする。図５Ｂに図示されているように、Ｎチャネル差動対のみが入力差動段として使用される場合に、入力電圧が立ちあげられると、出力電圧は、瞬時にステップ状に立ち上がり、その後、比較的に速いスルーレート（ＳＲ^＋）で出力電圧が上昇する。一方、立ち下がり時は、遅いスルーレート（ＳＲ^－）で出力電圧がだらだら低下する。Ｐチャンネル差動対のみが使用される場合は全くこの逆で、立ち上がり時は出力電圧がだらだら上がり、立ち下がり時は出力電圧が瞬時にステップ状に立ち下がり、その後、比較的に速いスルーレートで立ち下がる。

　上述した現象は、初段の共通ソースと定電流源に付加される寄生容量（Ｃｓ：input tail
capacitance）の影響によるものでありIEEE J.Solid-State Circuits, vol.SC-9,
PP314-332, Dec.1974に詳細が示されている。以下では、この文献に従って、図６のＮチャネル差動対を有する差動増幅器回路を例にとって解析を行う。

（１）立ち下がり波形解析
　まず、立ち下がり波形の解析を行う。前述したように入力差動段（Ｍ１、Ｍ２）の共通ソースと定電流源（電流値２Ｉ_１）に付加される寄生容量Ｃｓが立ち下がり波形に影響するので、この寄生容量Ｃｓを加味して解析を行う必要がある。立ち下がり時はＮチャネルＭＯＳトランジスタＭ１がオフし、ＮチャネルＭＯＳトランジスタＭ２がオンする。この状態ではＮチャネルＭＯＳトランジスタＭ２がソースフォロワとして動作する。従って、ＮチャネルＭＯＳトランジスタＭ２のゲートでの信号波形とソースでの信号波形はほぼ同じと考えられる。従って、次の式（３）が成り立つ：

　ここで、ＰチャネルＭＯＳトランジスタＭ３、Ｍ４で構成されるカレントミラーの動作により、位相補償容量Ｃｃを流れる電流ｉｃは、ＮチャネルＭＯＳトランジスタＭ２に流れる電流と同一なので、式（３）と併せて次式（４）、（５）が成り立つ：

　式（４）、（５）より、次式（６）が得られる：

式（６）をｉ_ｓについて解くと、式（７）：

が得られる。よって、次式（８）が成り立つ：

この式（８）は、寄生容量Ｃｓ（ｔａｉｌ容量）の存在により、立ち下がり時のスルーレートが遅くなるということを意味している（見かけの容量がＣｓ＋Ｃｃになる）。

（２）立ち上がり波形解析
　一方、図７に図示されているように、入力に高さＶ_ｉｐ、立ち上がり時間ｔ_１のパルス波形を入力したとすると、この期間、位相補償容量Ｃ_ｃに流れる電流はｔａｉｌ容量に流れる電流ｉ_ｓが加算されて２Ｉ_１＋ｉ_ｓとなるから、出力電圧Ｖ_ｏ（ｔ）は、次式（９）で得られる：

立ち上がり時は、ＮチャネルＭＯＳＭ１がｏｎしているのでＭ１がソースフォロワの働きをし、基本的にはゲートに入力された波形（ｖ_ｉｎ（ｔ））とソースの波形が同じになる。従って、ｔａｉｌ容量（Ｃ_ｓ）に流れる電流ｉ_ｓ（ｔ）は、式（１０）で表わされる：

　式（９）と式（１０）から、式（１１）が得られる：

式（１１）を解くと、下記式（１２）が得られる：

　この式（１２）の意味するところは、最初にＣ_ｓＶ_ｉｐ／Ｃ_ｃの「飛び」があり、それに続き、立ち上がり時のスルーレートＳＲ^＋が（式（８）で求められる値よりも速い）２Ｉ_１／Ｃｃになることを示している。このように、Ｎチャネル差動段のみを使用した場合はｔａｉｌ容量の影響により、立ち下がり時間と立ち上がり時間に差が出る。従って、ＬＣＤドライバの出力アンプの用途のように、立ち下がりと立ち上がりの対称性を要求される用途には、Ｎチャネル差動段のみを使用する入力差動段は適さない。

　これに対し、Ｐチャンネル差動段とＮチャンネル差動段とを両方使用する場合には、上述した特性が互いにキャンセルされ、結果として立ち上がりと立ち下がり特性が対称になることがシミュレーションで確認できている。本実施形態の演算増幅器回路１０は、立ち上がり、立ち下がり時に一時的にＮチャネル差動段とＰチャネル差動段の両方を動作させることにより、立ち上がり／立ち下がり特性の対称性を向上させている。

　ここで、立ち上がり／立ち下がり波形は、Ｐチャネル差動対を構成するＰチャネルＭＯＳトランジスタの駆動能力、即ち、トランジスタサイズにはあまり関係ない。従って、Ｐチャネル差動対のＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２は、当該演算増幅器回路１０を集積化するプロセスにおいて許容される最小のトランジスタサイズ（又は最小のゲート幅）で十分である。最小のトランジスタサイズのＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２をＰチャネル差動対として使用することは、チップサイズの低減の観点で好ましい。

（演算増幅器回路の偏差特性）
　その一方で、出力が安定状態に入った時に、この最小サイズのＰチャネルＭＯＳトランジスタで構成されているＰチャネル差動対が動作していると、今度は出力電圧の偏差特性が劣化してしまう。従って、出力電圧が安定した後は、出力偏差で悪影響を与える最小サイズのＰチャネル差動段の動作を停止させることで、偏差特性の優れたディプレッション型ＮチャネルＭＯＳトランジスタを使ったＮチャネル差動段のみを動作させるように演算増幅器回路１０の動作が切り替えられる。これにより偏差特性はＮチャネル差動段のみで決定されるので特性が良好となる。

　この偏差特性を実際にシミュレーションした結果が図８Ａ、図８Ｂである。図８ＡがＰチャネル差動対に接続されたスイッチＳＷがない場合（即ち、図１の従来の演算増幅器回路）の偏差特性で、図８Ｂは、Ｐチャネル差動対を流れるバイアス電流をスイッチＳＷで遮断した場合の偏差特性である。図８Ａ、図８Ｂの比較から理解されるように、本実施形態の演算増幅器回路１０は、図１の従来の演算増幅器回路と比較すると、偏差特性を飛躍的に改善できることがわかる。またここでは図には示していないが、出力波形の立ち上がり特性と立ち下がり特性についても、本実施形態の演算増幅器回路１０の方が、図１の従来の演算増幅器回路と比べてバランスがとれることを確認している。

　加えて、本実施形態の演算増幅器回路１０の構成は、図１の従来の演算増幅器回路と比較すると、位相補償容量の数を低減できるという利点がある。図１の従来の演算増幅器回路では、２つの位相補償容量Ｃ_１、Ｃ_２が設けられているが、本実施形態の演算増幅器回路１０（図４）は、１つの位相補償容量Ｃ_２しか必要でない。これは、スイッチ（ＳＷ）がオフする安定状態においては、回路動作が図２の従来の演算増幅器回路と同じになり、位相補償容量は１つで十分だからである。

（入力差動段のスイッチＳＷの制御）
　本実施形態の演算増幅器回路１０において、入力差動段１のスイッチＳＷは、入力電圧の変化に応答して出力電圧が立ち上がり、又は立ち下がる時のみに選択的にオンされることが望ましい。ここで、演算増幅器回路の多くの用途では、入力電圧が変化するタイミングが予め定まっているので、入力電圧が変化するタイミングに同期した制御信号に応答してスイッチＳＷを動作させれば、所望の動作を実現できる。例えば、液晶表示装置のデータ線ドライバ（データ線を駆動するドライバ）の出力アンプとして演算増幅器回路が使用される場合、（時分割駆動が行われない場合には）各水平期間の初めにおいて入力電圧が変化する。従って、水平期間の初めに変化する制御信号、例えば、極性信号ＰＯＬ及びストローブ信号ＳＴＢに応答して入力差動段１のスイッチＳＷを制御することにより、出力電圧が立ち上がり、又は立ち下がる時のみにスイッチＳＷを選択的にオンさせることができる。以下では、本実施形態の演算増幅器回路１０をデータ線ドライバに適用した液晶表示装置について説明する。

　図９は、データ線ドライバに本実施形態の演算増幅器回路１０が適用された液晶表示装置の概略的な構成の例を示すブロック図である。当該液晶表示装置は、データ線ドライバ２０とゲート線ドライバ３０と、ＬＣＤパネル４０とを備えている。データ線ドライバ２０は、ＬＣＤコントローラ（図示されない）から供給される表示データＳ_ＩＮ（ＬＣＤパネル４０の各画素の階調を示すデータ）と各種の制御信号とに応答して、ＬＣＤパネル４０のデータ線４１を駆動する。ＬＣＤコントローラから送られてくる制御信号は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、極性信号ＰＯＬを含んでいる。極性信号ＰＯＬは、データ線ドライバ２０が各データ線４１に出力する駆動電圧の極性を指定する信号である。本明細書では、駆動電圧の極性が、液晶表示パネル４０の共通電極の電位（共通電位Ｖ_ＣＯＭ）を基準として定義されることに留意されたい。一方、ゲート線ドライバ３０は、ＬＣＤパネル４０のゲート線４２を駆動する。ＬＣＤパネル４０は、データ線４１とゲート線４２とが交差する位置のそれぞれに画素４３を備えており、表示データに対応する画像を表示する。

　データ線ドライバ２０は、データレジスタ回路２１と、ラッチ回路２２と、Ｄ／Ａ変換回路２３と、出力回路２４と、制御回路２５とを備えている。データレジスタ回路２１は、ＬＣＤコントローラ（図示されない）からシリアルに転送される表示データＳ_ＩＮを順次に受け取り、パラレルに出力する。ラッチ回路２２は、制御回路２５から供給されるストローブ信号ＳＴＢに応答してデータレジスタ回路２１から表示データＳ_ＩＮをラッチする。Ｄ／Ａ変換回路２３は、ラッチ回路２２から供給される表示データＳ_ＩＮに対してＤ／Ａ変換を行い、各表示データＳ_ＩＮに対応する階調電圧を発生する。出力される階調電圧の極性は、極性信号ＰＯＬに応じて選択される。ここで、階調電圧の極性も、上述の共通電位Ｖ_ＣＯＭを基準として定義されることに留意されたい。出力回路２４は、Ｄ／Ａ変換回路２３から受け取った階調電圧に対してインピーダンス変換を行ってデータ線４１に供給される駆動電圧を生成する。上述の演算増幅器回路１０は、出力回路２４において使用される。即ち、演算増幅器回路１０は、Ｄ／Ａ変換回路２３から階調電圧を入力電圧として受け取る一方で、データ線４１に供給される駆動電圧を出力電圧として出力する。

　このような構成のデータ線ドライバ２０では、ストローブ信号ＳＴＢがアサートされるとラッチ回路２２の出力が変化し、Ｄ／Ａ変換回路２３の出力が変化し、従って、出力回路２４の演算増幅器回路１０の入力電圧が変化することになる。即ち、ストローブ信号ＳＴＢのアサートに応じて演算増幅器回路１０の入力差動段１のスイッチＳＷを制御すれば、出力電圧が立ち上がり、又は立ち下がる時のみにスイッチＳＷを選択的にオンすることができる。

　図１０は、スイッチＳＷの制御の一例を示すタイミングチャートである。図１０に図示されている制御では、Ｐチャネル差動対を動作させるスイッチＳＷが、ストローブ信号ＳＴＢの立ち上がりに同期させて、ある一定期間オンされる。これにより、スイッチＳＷがオンしている間のみＰチャネル差動対とＮチャネル差動対の両方が動作していることになる。一方、スイッチＳＷがオフしている期間は、Ｎチャネル差動対のみが動作していることになる。ここで、ストローブ信号ＳＴＢは、各水平期間の開始に同期した信号であり、例えば、水平同期信号Ｈｓｙｎｃを数クロックだけ遅らせて生成することができる。なお、スイッチＳＷがオンしている期間は、ストローブ信号ＳＴＢのパルス幅と同じである必要はなく、出力電圧が安定した後にスイッチＳＷがオフされれば、任意に調節可能である。

　ここで、スイッチＳＷのオン／オフを緩やかに切り替えることによりスイッチＳＷのオン／オフによる影響を小さく抑えることが望ましい。すなわち、図１０の動作においてスイッチＳＷを断にする時、Ｐチャネル差動対のバイアス電流が徐々に小さくなるような制御をすることにより、出力波形に及ぼすノイズの影響を小さくすることができる。例えば、スイッチＳＷとしてＰチャネルＭＯＳトランジスタを使用する場合には、当該ＰチャネルＭＯＳトランジスタのゲート電圧を徐々にＬｏｗレベルからＨｉｇｈレベルにプルアップすれば、スイッチＳＷのオン／オフの影響を低減できる。

　以上に説明されているように、本実施形態の演算増幅器回路１０は、出力が遷移する期間のみＰチャネル差動対とＮチャネル差動対の両方が動作するように制御することにより、出力電圧の立ち上がり特性と立ち下がり特性のバランスを向上させることができる。その一方で、本実施形態の演算増幅器回路１０は、出力が安定した後においてディプレッション型のＮチャネルＭＯＳトランジスタで構成されたＮチャネル差動対のみを動作させるように制御することにより、偏差特性を向上させることができる。

　また、Ｐチャネル差動対として最小サイズ（最小のゲート幅）のＰチャネルＭＯＳトランジスタを使うことにより、演算増幅器回路１０のサイズの増大を抑制し、コストダウンを図ることができる。

　加えて、本実施形態の演算増幅器回路１０は、位相補償容量の数を図１の従来の演算増幅器回路に比べて半分にすることができる。位相補償容量が占めるチップサイズへの影響は大きく、位相補償容量が半分になるということはチップサイズを小さくすることにつながる。これは、コストを抑えることができる点で好適である。

（演算増幅器回路の変形例）
　なお、本発明は、上記の実施形態に限定されるものではなく、本発明の演算増幅器回路は、当業者には自明的な様々な変形がなされて実施され得る。例えば、中間段２及び出力段３の構成は、様々に変形され得る。

　図１１は、本発明の演算増幅器回路の一変形例を示す回路図である。図４の演算増幅器回路１０が、図１の従来の演算増幅器回路から派生したものであるのに対し、図１１の演算増幅器回路は、図２の従来の演算増幅器回路から派生したものである。具体的には、図１１の演算増幅器回路１０Ａは、図４の演算増幅器回路１０の入力差動段１に、図２の従来の演算増幅器回路の中間段を接続した構成を有している。

　図１１の演算増幅器回路１０Ａの中間段２Ａは、ＮチャネルＭＯＳトランジスタで構成されたフォールデッドカスコード型カレントミラーの代わりに、ＮチャネルＭＯＳトランジスタＭＮ５、ＭＮ６で構成されたウィドラー型カレントミラーを備えている。ＮチャネルＭＯＳトランジスタＭＮ５、ＭＮ６のソース同士及びゲート同士は、共通接続されており、共通接続されたソースは負電源電圧Ｖ_ＳＳの端子に、共通接続されたゲートは、ＮチャネルＭＯＳトランジスタＭＮ５のドレインに接続されている。ＮチャネルＭＯＳトランジスタＭＮ５のドレインは、ノードＣに接続され、ＮチャネルＭＯＳトランジスタＭＮ６のドレインは、ノードＤに接続される。ここで、上述の通り、ノードＣは、入力差動段１のＰチャネルＭＯＳトランジスタＭＰ１のドレインが接続されるノードであり、ノードＤは、ＰチャネルＭＯＳトランジスタＭＰ２のドレインが接続されるノードである。

　図１１の演算増幅器回路１０Ａの基本的な動作は、図４の演算増幅器回路１０と同じであり、スイッチＳＷのタイミング制御の関係も同じである。図１１の演算増幅器回路１０Ａの、図４の演算増幅器回路１０との違いは、中間段２Ａに設けられるＰチャネル差動対の能動負荷だけである。即ち、図４の演算増幅器回路１０では、Ｐチャネル差動対の能動負荷として、ＮチャネルＭＯＳトランジスタで構成されたフォールデッドカスコード型カレントミラーが使用されるのに対し、図１１の演算増幅器回路１０Ａでは、簡単なウィドラー型カレントミラーが使用されている。これは、ディプレッションタイプのＮチャネルＭＯＳトランジスタで構成されたＮチャネル差動対の能動負荷に対しては、Rail-to-Rail動作を実現するためにフォールデッドカスコード型カレントミラーの使用が必須であるが、通常のエンハンスメントタイプのＰチャネルＭＯＳトランジスタで構成されるＰチャネル差動対の能動負荷としては、フォールデッドカスコード型カレントミラーの使用は必ずしも必要ないからである。これは、エンハンスメント特性を持つＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２は上式の式（２）の第３項の基板バイアス効果により十分なゲート－ソース間電圧が得られ、ゲート電位が負電源電圧Ｖ_ＳＳ（ＧＮＤ）近傍になってもゲート電位が３Ｖ以上の電位になるからである。この時、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン電圧は約１Ｖ程度なので、ドレイン－ソース間電圧は２Ｖ程度となって、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２は、十分、５極管領域で正常に動作する。従って、Ｐチャネル差動対の能動負荷としては、図１１の演算増幅器回路１０Ａのように、（フォールデッドカスコード型でなく）ウィドラー型のカレントミラーを使用してもよい。

　図１１の演算増幅器回路１０Ａでは、Ｐチャネル差動対に接続される能動負荷がウィドラータイプであることから、図４の演算増幅器回路１０のようにフォールデッドカスコード型カレントミラーには必須の定電圧源Ｖ２が必要ではない。これは、回路構成が簡単になり、また、低消費電力化が図れるという利点もある。更に、フォールデッドカスコード型カレントミラーの代わりにウィドラー型カレントミラーを使用することにより、使用素子数が低減され、チップサイズ削減に貢献することができるという効果もある。これは、コストダウンの効果に繋がる。

　以上、本発明の演算増幅器回路の回路例を２つ挙げたが、いずれの回路においても出力段３（ＭＮ７、ＭＮ８、ＭＰ７、ＭＰ８）を変更することができることはいうまでもない。具体的な実施形態として、出力段の消費電力を下げる目的で例えば出力段３のＮチャネルＭＯＳトランジスタＭＮ８のソースに、電源電圧Ｖ_ＤＤの代わりに、その半分の電圧Ｖ_ＤＤ／２を供給することができる。他の実施形態では、出力段３のＰチャネルＭＯＳトランジスタＭＰ８のソースに電源電圧Ｖ_ＤＤの半分の電圧Ｖ_ＤＤ／２を供給してもよい。このように出力段のみ電源電圧を下げて供給する回路構成は、例えば特開２００９－２４４８３０号公報に開示されており、このような回路においても、本発明を適用することが可能である。

　更に、上記の実施形態では、定電流源Ｉ２と正電源電圧Ｖ_ＤＤの端子の間にスイッチＳＷが設けられた構成が図示されているが、スイッチＳＷの位置は、定電流源Ｉ２と正電源電圧Ｖ_ＤＤの端子の間に限られず、バイアス電流を遮断可能な様々な位置に変更され得る。例えば、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２の共通接続ソースと定電流源Ｉ２の間にスイッチＳＷが設けられてもよい。また、中間段２のノードＣとＰチャネルＭＯＳトランジスタＭＰ１のドレインの間、及び、中間段２のノードＤとＰチャネルＭＯＳトランジスタＭＰ２のドレインの２箇所に、スイッチが設けられてもよい。

　１０：演算増幅器回路
　１：入力差動段
　２：中間段
　３：出力段
　ＭＰ１～ＭＰ８、Ｍ３、Ｍ４：ＰチャネルＭＯＳトランジスタ
　ＭＮ１～ＭＮ８、Ｍ１、Ｍ２：ＮチャネルＭＯＳトランジスタ
　Ｉ１、Ｉ２：定電流源
　浮遊電流源：Ｉ３
　Ｖ１～Ｖ４：定電圧源
　ＳＷ：スイッチ
　２０：データ線ドライバ
　２１：データレジスタ回路
　２２：ラッチ回路
　２３：Ｄ／Ａ変換回路
　２４：出力回路
　２５：制御回路
　３０：ゲート線ドライバ
　４０：ＬＣＤパネル
　４１：データ線
　４２：ゲート線

Claims

　入力電圧を受け取る一対のＰチャネルＭＯＳトランジスタを含むＰチャネル差動対と、前記入力電圧を受け取る一対のディプレッション型のＮチャネルＭＯＳトランジスタを含むＮチャネル差動対と、スイッチ手段とを備える入力差動段と、
　前記Ｐチャネル差動対と前記Ｎチャネル差動対に流れる電流に応答して出力電圧を出力する出力部
とを具備し、
　前記スイッチ手段は、前記入力電圧の変化に同期した制御信号に応答して前記Ｐチャネル差動対を流れるバイアス電流を遮断する
　演算増幅器回路。
　請求項１に記載の演算増幅器回路であって、
　前記スイッチ手段は、前記入力電圧が変化するタイミングでオンし、前記入力電圧の変化が終了したタイミングにオフする
　演算増幅器回路。
　請求項１又は２に記載の演算増幅器回路であって、
　前記一対のＰチャネルＭＯＳトランジスタは、当該演算増幅器回路が集積化されるプロセスにおいて許容される最小のトランジスタサイズを有している
　演算増幅器回路。
　請求項１乃至３のいずれかに記載の演算増幅器回路であって、
　前記出力回路部は、
　　前記Ｎチャネル差動対に接続された能動負荷を含む中間段と、
　　前記中間段の出力に応答して前記出力電圧を出力する出力段
とを備え、
　前記能動負荷は、ＰチャネルＭＯＳトランジスタで構成されたフォールデッドカスコード型カレントミラーを備える
　演算増幅器回路。
　請求項１乃至４のいずれかに記載の演算増幅器回路であって、
　前記スイッチ手段が、前記バイアス電流を遮断する際に、前記バイアス電流を徐々に低減するように構成された
　演算増幅器回路。
　表示パネルのデータ線を駆動するための表示パネルドライバであって、
　デジタルデータである表示データに対応する階調電圧を生成するＤ／Ａ変換回路と、
　前記階調電圧に対応する駆動電圧を前記データ線に出力する演算増幅器回路
とを備え、
　前記演算増幅器回路は、
　前記階調電圧を受け取る一対のＰチャネルＭＯＳトランジスタを含むＰチャネル差動対と、前記階調電圧を受け取る一対のディプレッション型のＮチャネルＭＯＳトランジスタを含むＮチャネル差動対と、スイッチ手段とを備える入力差動段と、
　前記Ｐチャネル差動対と前記Ｎチャネル差動対に流れる電流に応答して駆動電圧を出力する出力部
とを具備し、
　前記スイッチ手段は、前記階調電圧の変化に同期した制御信号に応答して前記Ｐチャネル差動対を流れるバイアス電流を遮断する
　表示パネルドライバ。
　データ線を備える表示パネルと、
　前記データ線を駆動する表示パネルドライバ
とを具備し、
　前記表示パネルドライバは、
　デジタルデータである表示データに対応する階調電圧を生成するＤ／Ａ変換回路と、
　前記階調電圧に対応する駆動電圧を前記データ線に出力する演算増幅器回路
とを備え、
　前記演算増幅器回路は、
　前記階調電圧を受け取る一対のＰチャネルＭＯＳトランジスタを含むＰチャネル差動対と、前記階調電圧を受け取る一対のディプレッション型のＮチャネルＭＯＳトランジスタを含むＮチャネル差動対と、スイッチ手段とを備える入力差動段と、
　前記Ｐチャネル差動対と前記Ｎチャネル差動対に流れる電流に応答して駆動電圧を出力する出力部
とを具備し、
　前記スイッチ手段は、前記階調電圧の変化に同期した制御信号に応答して前記Ｐチャネル差動対を流れるバイアス電流を遮断する
　表示装置。