WO2012114463A1 - 計算機、ファームウェア実行方法 - Google Patents

計算機、ファームウェア実行方法 Download PDF

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cpu
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浦山厚
大桃正文
藤沼真巳
橋岡大地
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株式会社日立製作所
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
    • G06F9/4818—Priority circuits therefor

Definitions

  • the present invention relates to a method of executing firmware of a computer including a multi-core processor having a plurality of CPU (Central Processing Unit) cores.
  • CPU Central Processing Unit
  • a multi-core processor is a processor having a plurality of processor cores (CPU cores) internally although it is one processor in appearance.
  • the multi-core processor can improve the performance of the entire processor chip in an environment where parallel processing is executed.
  • Multi-core processors are often used in computers used in the field of workstations and servers that require high performance. In recent years, multi-core processors are also used in general personal computers.
  • a computer equipped with a multi-core processor is equipped with an OS (Operating System) of SMP (Symmetric Multi-Processing) type and executes while switching many tasks on the OS.
  • OS Operating System
  • SMP Symmetric Multi-Processing
  • Examples of the SMP type OS include Windows (registered trademark) and Linux (registered trademark).
  • the processor core is divided into a first group and a second group, the processor core of the first group executes the OS and the first application program, and the processor of the second group A configuration is described in which the core executes the second application program without executing the OS.
  • a computer equipped with a processor adopting the Intel architecture has an operation mode called SMM (system management mode).
  • SMM provides an independent management environment that can be used only by firmware and cannot be accessed from a user program including an OS.
  • the SMM reads the operating environment dedicated to SMM in the memory space triggered by a hardware interrupt having the highest priority called SMI (system management interrupt), and includes the register state before the transition to SMM. All processor contexts are saved and executed.
  • the operating environment dedicated to SMM is stored in SMRAM (system management RAM).
  • SMRAM system management RAM
  • SMM is also used, for example, for collecting logs when a computer failure occurs.
  • the computer activates the SMI to enter the SMM state, and control is transferred from the OS to the SMI handler in the firmware.
  • the firmware collects the register states of all CPU cores, the register states of connected devices, and transfers them to the external storage device.
  • the firmware executes an RSM (Resume System Management) command and exits the SMM state.
  • the computer returns from the SMM state, and the OS operation is resumed.
  • the CPU core When executing the above log collection, the CPU core is in the SMM state while executing log collection and transfer to the external storage device, and execution of the OS is interrupted.
  • the log size increases according to the configuration scale of the computer. In a large-scale server device, log transfer may take several tens of seconds. If such long-time OS execution is interrupted, the effect on system performance cannot be ignored. The same problem occurs similarly in other computers in which OS execution is interrupted by hardware interruption.
  • Patent Document 1 describes that processing is shared between processor cores to improve performance, but that system performance is reduced by hardware interruption. There is no special consideration. In particular, when an interrupt occurs that interrupts processing by all processor cores as in SMM, even if processing is shared among the processor cores, all processor cores interrupt processing as a result. As a result, the system performance is degraded.
  • the present invention has been made to solve the above-described problems, and it is an object of the present invention to provide a computer capable of reducing the time during which OS execution is interrupted when a hardware interrupt occurs.
  • the computer divides a plurality of CPU cores into an OS execution CPU core for OS execution and a firmware dedicated CPU core dedicated to firmware execution.
  • OS execution CPU core executes a part of the interrupt process, takes over the remaining processes to the firmware dedicated CPU core, and returns to the OS execution process.
  • the OS execution is interrupted once, but the OS execution is performed by taking over a part of the interrupt process to the firmware dedicated CPU core.
  • the CPU core can return to the OS execution process at an early stage. As a result, the time during which the OS execution is interrupted by the hardware interrupt can be shortened compared to the conventional case.
  • FIG. 1 is a configuration diagram of a computer 100 according to Embodiment 1.
  • FIG. It is a processing flow figure at the time of the computer 100 performing SMI. It is a block diagram of the computer 100 which concerns on Embodiment 3.
  • FIG. 1 is a configuration diagram of a computer 100 according to Embodiment 1.
  • FIG. It is a processing flow figure at the time of the computer 100 performing SMI.
  • It is a block diagram of the computer 100 which concerns on Embodiment 3.
  • FIG. 1 is a configuration diagram of a computer 100 according to the first embodiment of the present invention.
  • the computer 100 is a computer such as a server computer or a personal computer, and includes a multi-core processor 10, a memory 20, and an external storage device 30.
  • the multi-core processor 10 includes a plurality of CPU cores 101.
  • Each CPU core 101 is divided into an OS execution CPU core group 11 and a firmware-dedicated CPU core group 12 according to definitions described in CPU core type definition data 223 described later.
  • programs such as the OS 21 and the firmware 221 may be described as operating subjects, but it is added that each CPU core 101 actually executes these programs.
  • the memory 20 includes an OS 21 and an SMRAM 22.
  • the OS 21 is an OS of the computer 100 and corresponds to a multi-core processor.
  • the SMRAM 22 stores firmware 221 and CPU core type definition data 223.
  • the OS 21 has CPU core recognition definition data 211.
  • the CPU core recognition definition data 211 is data describing a definition for distinguishing the CPU core 101 that is recognized by the OS and the CPU core 101 that is not recognized by the OS.
  • the CPU core recognition definition data 211 can be described in an arbitrary format. For example, when the configuration using the same definition data is adopted as in the ACPI (Advanced Configuration and Power Interface) standard, this is used as the CPU.
  • the core recognition definition data 211 may be used.
  • Firmware 221 is a program describing processing for controlling the hardware of computer 100.
  • the firmware 221 is generally stored in a storage device such as a ROM (Read Only Memory) that cannot be easily rewritten, but may instead be stored in a storage device such as a flash memory.
  • the firmware 221 has an SMI handler 222 as a program module for executing SMI processing.
  • the CPU core type definition data 223 includes a CPU core 101 for executing the OS (belonging to the OS execution CPU core group 11) and a CPU core 101 for executing only the firmware 221 (firmware dedicated CPU core).
  • the data describes the definition to be classified into (group 12).
  • the OS 21 When the OS 21 recognizes the CPU core 101 in accordance with the description of the CPU core recognition definition 211, the OS 21 uses the CPU core 101. For this reason, the CPU core 101 defined as being recognized by the OS in the CPU core recognition definition 211 needs to be classified into the OS execution CPU core group 11 in the CPU core type definition data 223. That is, the description of the CPU core recognition definition data 211 and the description of the CPU core type definition data 223 need to be linked.
  • the link method is not limited to this.
  • FIG. 1 illustrates the configuration in which the computer 100 adopts the ACPI standard, both the CPU core recognition definition data 211 and the CPU core type definition data 223 are provided, but only for distinguishing the CPU core 101. If these data are used, only one of them is sufficient.
  • the external storage device 30 is a storage device such as a hard disk device connected to the multi-core processor 10. When the log collection described above is performed, the acquired log is transferred to the external storage device 30.
  • FIG. 2 is a process flow diagram when the computer 100 executes the SMI.
  • the steps executed by the OS execution CPU core group 11 are referred to as steps S411 to S413, and the steps executed by the firmware dedicated CPU core group 12 are referred to as steps S421 to S423.
  • the leftmost lane in FIG. 2 shows the operating state of the OS execution CPU core group 11, and the rightmost lane in FIG. 2 shows the operating state of the firmware dedicated CPU core group 12.
  • each step of FIG. 2 will be described.
  • Step S401 The computer 100 classifies the CPU core 101 recognized by the OS 21 and the CPU core 101 not recognized by the OS 21 according to the description of the CPU core recognition definition 211, and then the CPU core 101 recognized by the OS 21, that is, the CPU belonging to the OS execution CPU core group 11. The core 101 is caused to execute the OS 21. When a failure occurs in the computer 100, the computer 100 activates SMI for all the CPU cores 101.
  • Step S401: Supplement 1 When starting up the OS, the computer 100 activates the OS execution CPU core group 11 and activates the firmware dedicated CPU core group 12 in the sleep state. Therefore, in this step, the OS execution CPU core group 11 is in an operating state, and the firmware dedicated CPU core group 12 is in a sleep state.
  • the number of CPU cores 101 belonging to each of the OS execution CPU core group 11 and the firmware dedicated CPU core group 12 may be arbitrary. However, when there are a plurality of CPU cores 101 belonging to the firmware-dedicated CPU core group 12, it is desirable that any one of the CPU cores 101 be a representative in order to simplify the processing.
  • the OS execution CPU core group 11 receives the SMI and shifts to the SMM state. As a result, the computer 100 is in a state where the OS execution is interrupted.
  • the OS execution CPU core group 11 enters the SMM state, the OS execution CPU core group 11 executes the SMI handler 222 of the firmware 221. Thereafter, the firmware 221 executes SMI processing according to the description of the SMI handler 222.
  • the firmware 221 first refers to the CPU core type definition data 223, and grasps whether the CPU core 101 executing the firmware 221 belongs to the OS execution CPU core group 11 or the firmware dedicated CPU core group 12.
  • the firmware dedicated CPU core group 12 receives the SMI and shifts to the SMM state.
  • the firmware dedicated CPU core group 11 executes the SMI handler 222 in the same manner as the OS execution CPU core group 11.
  • the firmware-dedicated CPU core group 12 executes the same processing as in step S411.
  • the firmware-dedicated CPU core group 12 instructs all the CPU cores 101 including itself to acquire the status log according to the description of the SMI handler 222.
  • the OS execution CPU core group 11 acquires its state log according to the description of the SMI handler 222. For example, a value held in a register included in each CPU core 101 is acquired as a status log. When the acquisition of the status log is completed, this is notified to the firmware dedicated CPU core group 12.
  • Step S422 The firmware dedicated CPU core group 12 acquires its own status log according to the description of the SMI handler 222.
  • the firmware dedicated CPU core group 12 stands by until the OS execution CPU core group 11 receives a notification in step S412.
  • the firmware dedicated CPU core group 12 When the firmware dedicated CPU core group 12 receives the notification, it instructs the OS execution CPU core group 11 to end SMM according to the description of the SMI handler 222.
  • Step S413 The OS execution CPU core group 11 ends the SMM according to the instruction received from the firmware dedicated CPU core group 12 in step S422. Thereafter, the OS execution CPU core group 11 returns to the state of executing the OS. On the other hand, the firmware dedicated CPU core group 12 continues the SMM.
  • the firmware dedicated CPU core group 12 transfers the status log acquired by the OS execution CPU core group 11 and the status log acquired by the firmware dedicated CPU core group 12 to the external storage device 30.
  • Step S424 When the firmware dedicated CPU core group 12 finishes transferring the status log, the firmware dedicated CPU core group 12 stops the execution of the firmware 221 and ends the SMM. Thereafter, the firmware dedicated CPU core group 12 shifts to the sleep state.
  • the computer 100 divides the plurality of CPU cores 101 into the OS execution CPU core group 11 for executing the OS and the firmware dedicated CPU core group 12 dedicated for firmware execution.
  • the firmware dedicated CPU core group 12 takes over part of the interrupt processing executed by the OS execution CPU core group 11 in the SMM, and the OS execution CPU core group 11 is released from the interrupt processing and returns to OS execution. Since the firmware dedicated CPU core group 12 is not involved in OS execution, the interrupt processing state in which OS execution is interrupted can be shortened.
  • the computer 100 interrupts the OS execution once an interrupt having a higher priority than the OS such as SMI occurs, but the OS execution CPU core group 11 is the firmware dedicated CPU core group 12.
  • the OS execution is resumed. Thereby, it is possible to reduce the time during which the OS execution is interrupted by an arbitrary interrupt having a higher priority than the OS, not just the SMI.
  • the computer 100 sets the CPU core 101 that is not recognized by the OS as the firmware dedicated CPU core group 12 according to the description of the CPU core recognition definition 211.
  • the firmware dedicated CPU core group 12 is separated from the OS execution, and after the firmware dedicated CPU core group 12 takes over the interrupt process, the OS execution CPU core group 11 can be dedicated to the OS execution.
  • the SMI is exemplified as an example of the interrupt process having a higher priority than the OS.
  • the interrupt process having a higher priority than the other OSs that is, the interrupt process in which the OS execution is interrupted.
  • an example of acquiring the status log of the CPU core 101 is taken as an example of processing executed during the interrupt processing, and firmware for some processing (processing for transferring the log to the external storage device 30)
  • firmware for some processing processing for transferring the log to the external storage device 30
  • the execution CPU core group 11 may be returned to OS execution. In particular, it is most effective to take time-consuming processing such as log transfer to the firmware dedicated CPU core group 12.
  • the role of the CPU core 101 is not fixed. Therefore, for example, when the CPU core 101 defined as the firmware-dedicated CPU core group 12 fails, there is no CPU core 101 that executes the processing after step S423. Such a situation can be avoided.
  • FIG. 3 is a configuration diagram of the computer 100 according to the third embodiment.
  • the computer 100 includes four multi-core processors 51 to 54 instead of the multi-core processor 10.
  • Each of the multi-core processors 51 to 54 has a CPU core 511, 521, 531, 541, respectively.
  • Each CPU core is divided into an OS execution CPU core group 11 and a firmware dedicated CPU core group 12 as in the first and second embodiments.
  • each multi-core processor includes a plurality of multi-core processors as shown in FIG. 3, the processing during the SMM operation in each multi-core processor is the same as in the first embodiment. However, a representative CPU core that finally collects the SMM processing performed by each multi-core processor is required.
  • the representative CPU core performs the write access to the external storage device 30 most efficiently because the log is finally transferred to the external storage device 30. It is desirable to be able to do it. Therefore, in the third embodiment, a firmware-dedicated CPU core included in the multi-core processor 51 that is electrically closest to the external storage device 30 is used as a representative CPU core.
  • the representative CPU core receives the status log collected by the firmware-dedicated CPU core of another multi-core processor and transfers it to the external storage device 30. As a result, the most time-consuming log transfer process can be efficiently performed.
  • the CPU core closest to the external storage device 30 does not necessarily have to be the representative CPU core, but an external device (for example, a communication interface or the like) that is accessed during the interrupt processing It is desirable to represent the CPU core that can access the most efficiently. As a premise above, it is necessary to represent a CPU core that is operating normally.
  • Which CPU core can access an external device most efficiently is determined in advance by the circuit configuration of the computer 100, and so on, for example, for each type of external device accessed in the course of interrupt processing. Data that defines which one will be the representative CPU core may be provided.
  • each of the above-described configurations, functions, processing units, etc. can be realized as hardware by designing all or a part thereof, for example, with an integrated circuit, or the processor executes a program for realizing each function. By doing so, it can also be realized as software.
  • Information such as programs and tables for realizing each function can be stored in a storage device such as a memory or a hard disk, or a storage medium such as an IC card or a DVD.

Abstract

　本発明は、ハードウェア割込が発生したときにＯＳ実行が中断されている時間を短縮することのできる計算機を提供することを目的とする。　本発明に係る計算機は、複数のＣＰＵコアを、ＯＳ実行のためのＯＳ実行ＣＰＵコアと、ファームウェア実行専用のファームウェア専用ＣＰＵコアとに区分する。ＯＳよりも優先度が高いハードウェア割込処理が発生すると、ＯＳ実行ＣＰＵコアは割込処理の一部を実行してファームウェア専用ＣＰＵコアに残りの処理を引き継ぎ、自身はＯＳ実行処理に復帰する。

Description

計算機、ファームウェア実行方法
　本発明は、複数のＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）コアを持つマルチコアプロセッサを備えた計算機のファームウェアを実行する手法に関するものである。
　マルチコアプロセッサとは、外見的には１つのプロセッサでありながら内部的には複数のプロセッサコア（ＣＰＵコア）を持つプロセッサである。マルチコアプロセッサは、並列処理を実行する環境下において、プロセッサチップ全体としての性能を向上させることができる。高い性能が要求されるワークステーションやサーバの分野で用いられる計算機において、マルチコアプロセッサが使用される場合が多い。さらに近年では、一般のパーソナルコンピュータにおいてもマルチコアプロセッサが使用されている。
　マルチコアプロセッサを備えた計算機は、ＳＭＰ（対称型マルチプロセシング）型のＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）を搭載し、ＯＳ上で多数のタスクを切り替えながら実行する。ＳＭＰ型のＯＳとして、例えばＷｉｎｄｏｗｓ（登録商標）やＬｉｎｕｘ（登録商標）などがある。
　下記特許文献１には、マルチコアプロセッサを備えたコンピュータにおいて、プロセッサコアを第１グループと第２グループに分け、第１グループのプロセッサコアはＯＳと第１アプリケーションプログラムを実行し、第２グループのプロセッサコアはＯＳを実行せずに第２アプリケーションプログラムを実行する構成が記載されている。
　一方、Ｉｎｔｅｌアーキテクチャを採用したプロセッサを搭載した計算機には、ＳＭＭ（システムマネジメントモード）と呼ばれる動作モードがある。ＳＭＭとは、ファームウェアによってのみ使用することができ、ＯＳを含むユーザプログラムからアクセスすることができない独立した管理環境を提供するものである。
　ＳＭＭは、ＳＭＩ（システムマネジメント割り込み）と呼ばれる最高の優先度を持ったハードウェア割り込みを契機として、メモリ空間上にＳＭＭ専用の動作環境を読み出し、その中にＳＭＭへ移行する前のレジスタ状態を含む全てのプロセッサコンテキストをセーブして実行される。ＳＭＭ専用の動作環境は、ＳＭＲＡＭ（システムマネジメントＲＡＭ）内に格納されている。ＳＭＲＡＭはＳＭＭを実行する時のみアクセスすることができるメモリ空間として保護されている。
　ＳＭＭは、例えば計算機に障害が発生した時のログ採取においても用いられる。計算機に障害が発生すると、計算機はＳＭＩを起動してＳＭＭ状態になり、ＯＳからファームウェア上のＳＭＩハンドラに制御が移行する。ファームウェアは、全ＣＰＵコアのレジスタ状態や接続されたデバイスのレジスタ状態などを採取し、外部記憶装置へ転送する。転送が終了すると、ファームウェアはＲＳＭ（リジュームシステムマネジメント）命令を実行してＳＭＭ状態を終了する。計算機はＳＭＭ状態から復帰し、ＯＳ動作が再開される。
特開２０１０－１８２０９６号公報
　上述のログ採取を実行する場合、ログ採取と外部記憶装置への転送を実行している間はＣＰＵコアがＳＭＭ状態となり、ＯＳの実行は中断する。ログサイズは、計算機の構成規模に応じて多くなる。大規模なサーバ装置では、ログ転送に数十秒を要する場合もある。かかる長時間ＯＳ実行が中断されると、システム性能に与える影響が無視できない。同様の課題は、ハードウェア割込によってＯＳ実行が中断するその他の計算機においても同様に発生する。
　この点、上記特許文献１に記載されている技術では、プロセッサコア間で処理を分担して性能を向上させることについては記載されているが、ハードウェア割込によってシステム性能が低下することについては格別考慮されていない。特に、ＳＭＭのように全てのプロセッサコアが処理を中断する割込が発生した場合、プロセッサコア間で処理を分担していたとしても、結果的には全てのプロセッサコアが処理を中断することになり、システム性能が低下してしまう。
　本発明は、上記のような課題を解決するためになされたものであり、ハードウェア割込が発生したときにＯＳ実行が中断されている時間を短縮することのできる計算機を提供することを目的とする。
　本発明に係る計算機は、複数のＣＰＵコアを、ＯＳ実行のためのＯＳ実行ＣＰＵコアと、ファームウェア実行専用のファームウェア専用ＣＰＵコアとに区分する。ＯＳよりも優先度が高いハードウェア割込処理が発生すると、ＯＳ実行ＣＰＵコアは割込処理の一部を実行してファームウェア専用ＣＰＵコアに残りの処理を引き継ぎ、自身はＯＳ実行処理に復帰する。
　本発明に係る計算機によれば、優先度が高いハードウェア割込処理が発生すると、いったんはＯＳ実行が中断されるものの、割込処理の一部をファームウェア専用ＣＰＵコアに引き継ぐことにより、ＯＳ実行ＣＰＵコアは早い段階でＯＳ実行処理に復帰することができる。これにより、ハードウェア割込によってＯＳ実行が中断されている時間を従来よりも短縮することができる。
実施形態１に係る計算機１００の構成図である。 計算機１００がＳＭＩを実行する際の処理フロー図である。 実施形態３に係る計算機１００の構成図である。
＜実施の形態１＞
　図１は、本発明の実施形態１に係る計算機１００の構成図である。計算機１００は、サーバコンピュータやパーソナルコンピュータなどのコンピュータであり、マルチコアプロセッサ１０、メモリ２０、外部記憶装置３０を備える。
　マルチコアプロセッサ１０は、複数のＣＰＵコア１０１を備える。各ＣＰＵコア１０１は、後述するＣＰＵコアタイプ定義データ２２３が記述する定義によって、ＯＳ実行ＣＰＵコア群１１と、ファームウェア専用ＣＰＵコア群１２とに区分されている。以下では記載の便宜上、ＯＳ２１やファームウェア２２１などのプログラムを動作主体として説明する場合があるが、実際にこれらプログラムを実行するのは各ＣＰＵコア１０１であることを付言しておく。
　メモリ２０は、ＯＳ２１、ＳＭＲＡＭ２２を搭載している。ＯＳ２１は、計算機１００のＯＳであり、マルチコアプロセッサに対応している。ＳＭＲＡＭ２２は、ファームウェア２２１、ＣＰＵコアタイプ定義データ２２３を格納している。
　ＯＳ２１は、ＣＰＵコア認識定義データ２１１を有する。ＣＰＵコア認識定義データ２１１は、ＯＳに認識させるＣＰＵコア１０１と、ＯＳに認識させないＣＰＵコア１０１とを区分する定義を記述したデータである。ＣＰＵコア認識定義データ２１１は、任意の形式で記述することができるが、例えばＡＣＰＩ（Ａｄｖａｎｃｅｄ　Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ａｎｄ　Ｐｏｗｅｒ　Ｉｎｔｅｒｆａｃｅ）規格のように同様の定義データを用いる構成を採用している場合は、これをＣＰＵコア認識定義データ２１１として流用してもよい。
　ファームウェア２２１は、計算機１００のハードウェアを制御する処理を記述したプログラムである。ファームウェア２２１は、一般的にはＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）などの容易に書き換えできない記憶装置内に格納されているが、これに代えてフラッシュメモリなどの記憶装置に格納してもよい。ファームウェア２２１は、ＳＭＩ処理を実行するためのプログラムモジュールとして、ＳＭＩハンドラ２２２を有する。
　ＣＰＵコアタイプ定義データ２２３は、ＣＰＵコア１０１を、ＯＳを実行するためのＣＰＵコア１０１（ＯＳ実行ＣＰＵコア群１１に属する）と、ファームウェア２２１のみを実行するためのＣＰＵコア１０１（ファームウェア専用ＣＰＵコア群１２に属する）とに区分する定義を記述したデータである。
　ＯＳ２１は、ＣＰＵコア認識定義２１１の記述にしたがってＣＰＵコア１０１を認識すると、そのＣＰＵコア１０１を使用する。そのため、ＣＰＵコア認識定義２１１においてＯＳに認識させるものとして定義されているＣＰＵコア１０１は、ＣＰＵコアタイプ定義データ２２３においてＯＳ実行ＣＰＵコア群１１に区分されている必要がある。すなわちＣＰＵコア認識定義データ２１１の記述とＣＰＵコアタイプ定義データ２２３の記述はリンクしている必要がある。ここでは、ＡＣＰＩ　ＩＤをキーにして両者をリンクする例を示したが、リンク手法はこれに限るものではない。
　また、図１では計算機１００がＡＣＰＩ規格を採用している構成を例示したため、ＣＰＵコア認識定義データ２１１とＣＰＵコアタイプ定義データ２２３を双方とも設けているが、ＣＰＵコア１０１を区分するためにのみこれらデータを用いるのであれば、いずれか一方のみでも足りる。
　外部記憶装置３０は、マルチコアプロセッサ１０に接続された、ハードディスク装置などの記憶装置である。上述のログ採取を実施する場合は、取得したログは外部記憶装置３０に転送される。
　図２は、計算機１００がＳＭＩを実行する際の処理フロー図である。便宜上、ＯＳ実行ＣＰＵコア群１１が実行するステップをステップＳ４１１～Ｓ４１３、ファームウェア専用ＣＰＵコア群１２が実行するステップをステップＳ４２１～Ｓ４２３とする。また、図２左端のレーンはＯＳ実行ＣＰＵコア群１１の動作状態を示し、図２右端のレーンはファームウェア専用ＣＰＵコア群１２の動作状態を示す。以下、図２の各ステップについて説明する。
（図２：ステップＳ４０１）
　計算機１００は、ＣＰＵコア認識定義２１１の記述にしたがってＯＳ２１が認識するＣＰＵコア１０１と認識しないＣＰＵコア１０１を区分した上で、ＯＳ２１が認識するＣＰＵコア１０１、すなわちＯＳ実行ＣＰＵコア群１１に属するＣＰＵコア１０１に、ＯＳ２１を実行させる。計算機１００に障害が発生すると、計算機１００は全てのＣＰＵコア１０１に対してＳＭＩを起動する。
（図２：ステップＳ４０１：補足その１）
　計算機１００は、ＯＳを起動するとき、ＯＳ実行ＣＰＵコア群１１を稼動状態にし、ファームウェア専用ＣＰＵコア群１２をスリープ状態で起動する。したがって、本ステップにおいて、ＯＳ実行ＣＰＵコア群１１は稼動状態であり、ファームウェア専用ＣＰＵコア群１２はスリープ状態である。
（図２：ステップＳ４０１：補足その２）
　ＯＳ実行ＣＰＵコア群１１とファームウェア専用ＣＰＵコア群１２それぞれに属するＣＰＵコア１０１の個数は任意でよい。ただし、ファームウェア専用ＣＰＵコア群１２に属するＣＰＵコア１０１が複数ある場合、処理を簡易化するため、いずれか１つのＣＰＵコア１０１が代表となることが望ましい。
（図２：ステップＳ４１１）
　ＯＳ実行ＣＰＵコア群１１は、ＳＭＩを受けてＳＭＭ状態に移行する。これにより、計算機１００はＯＳ実行を中断した状態となる。ＯＳ実行ＣＰＵコア群１１は、ＳＭＭ状態になると、ファームウェア２２１のＳＭＩハンドラ２２２を実行する。以後ファームウェア２２１は、ＳＭＩハンドラ２２２の記述にしたがって、ＳＭＩ処理を実行する。ファームウェア２２１は、初めにＣＰＵコアタイプ定義データ２２３を参照し、当該ファームウェア２２１を実行しているＣＰＵコア１０１がＯＳ実行ＣＰＵコア群１１とファームウェア専用ＣＰＵコア群１２のいずれに属するかを把握する。
（図２：ステップＳ４２１）
　ファームウェア専用ＣＰＵコア群１２は、ＳＭＩを受けてＳＭＭ状態に移行する。ファームウェア専用ＣＰＵコア群１２は、ＳＭＭ状態になると、ＯＳ実行ＣＰＵコア群１１と同様にファームウェア２２１のＳＭＩハンドラ２２２を実行する。ファームウェア専用ＣＰＵコア群１２は、ステップＳ４１１と同様の処理を実行する。次にファームウェア専用ＣＰＵコア群１２は、ＳＭＩハンドラ２２２の記述にしたがって、自身を含む全てのＣＰＵコア１０１に対し、状態ログを取得するよう指示する。
（図２：ステップＳ４１２）
　ＯＳ実行ＣＰＵコア群１１は、ＳＭＩハンドラ２２２の記述にしたがって、自身の状態ログを取得する。例えば、各ＣＰＵコア１０１が備えるレジスタが保持している値を状態ログとして取得する。状態ログを取得完了すると、その旨をファームウェア専用ＣＰＵコア群１２に通知する。
（図２：ステップＳ４２２）
　ファームウェア専用ＣＰＵコア群１２は、ＳＭＩハンドラ２２２の記述にしたがって、自身の状態ログを取得する。ファームウェア専用ＣＰＵコア群１２は、ＯＳ実行ＣＰＵコア群１１からステップＳ４１２の通知があるまで待機する。ファームウェア専用ＣＰＵコア群１２は、同通知を受け取ると、ＳＭＩハンドラ２２２の記述にしたがって、ＯＳ実行ＣＰＵコア群１１に対し、ＳＭＭを終了するように指示する。
（図２：ステップＳ４１３）
　ＯＳ実行ＣＰＵコア群１１は、ステップＳ４２２でファームウェア専用ＣＰＵコア群１２から受け取った指示にしたがって、ＳＭＭを終了する。以後ＯＳ実行ＣＰＵコア群１１は、ＯＳを実行する状態に復帰する。一方、ファームウェア専用ＣＰＵコア群１２はＳＭＭを継続している。
（図２：ステップＳ４２３）
　ファームウェア専用ＣＰＵコア群１２は、ＯＳ実行ＣＰＵコア群１１が取得した状態ログとファームウェア専用ＣＰＵコア群１２が取得した状態ログを、外部記憶装置３０に転送する。
（図２：ステップＳ４２４）
　ファームウェア専用ＣＰＵコア群１２は、状態ログの転送を終了すると、ファームウェア２２１の実行を停止し、ＳＭＭを終了する。以後ファームウェア専用ＣＰＵコア群１２は、スリープ状態に移行する。
＜実施の形態１：まとめ＞
　以上のように、本実施形態１に係る計算機１００は、複数のＣＰＵコア１０１を、ＯＳを実行するＯＳ実行ＣＰＵコア群１１と、ファームウェア実行専用のファームウェア専用ＣＰＵコア群１２とに区分する。ファームウェア専用ＣＰＵコア群１２は、ＳＭＭにおいてＯＳ実行ＣＰＵコア群１１が実行する割込処理の一部を引き継ぎ、ＯＳ実行ＣＰＵコア群１１は割込処理から解放されてＯＳ実行に復帰する。ファームウェア専用ＣＰＵコア群１２はＯＳ実行に関与しないので、ＯＳ実行が中断される割込処理状態を短縮することができる。
　また、本実施形態１に係る計算機１００は、ＳＭＩのようなＯＳよりも優先度の高い割込が発生すると、いったんＯＳ実行を中断するが、ＯＳ実行ＣＰＵコア群１１がファームウェア専用ＣＰＵコア群１２に割込処理を引き継ぐとＯＳ実行を再開する。これにより、ＳＭＩに限らずＯＳよりも優先度の高い任意の割込によってＯＳ実行が中断される時間を短縮することができる。
　また、本実施形態１に係る計算機１００は、ＣＰＵコア認識定義２１１の記述にしたがって、ＯＳに認識させないＣＰＵコア１０１をファームウェア専用ＣＰＵコア群１２とする。これにより、ファームウェア専用ＣＰＵコア群１２はＯＳ実行から切り離され、ファームウェア専用ＣＰＵコア群１２が割込処理を引き継いだ以降はＯＳ実行ＣＰＵコア群１１をＯＳ実行に専念させることができる。
　また、本実施形態１において、ＯＳより優先度の高い割込処理の例としてＳＭＩを例示したが、その他のＯＳより優先度が高い割込処理、すなわちＯＳ実行が中断される割込処理についても、本実施形態１と同様の手法を採用することにより、同様の効果を発揮することができる。
　また、本実施形態１において、割込処理中に実施する処理の例としてＣＰＵコア１０１の状態ログを取得する例を取り上げ、一部の処理（外部記憶装置３０にログを転送する処理）についてファームウェア専用ＣＰＵコア群１２に引き継ぐことを説明したが、その他のデバイスの状態ログを取得する処理やその他種類の割込処理についても同様に、一部の処理をファームウェア専用ＣＰＵコア群１２に引き継いでＯＳ実行ＣＰＵコア群１１をＯＳ実行に復帰させるようにしてもよい。特に、ログ転送のように時間のかかる処理をファームウェア専用ＣＰＵコア群１２に引き継ぐと、最も効果的である。
＜実施の形態２＞
　本実施形態１において、各ＣＰＵコア１０１をＯＳ実行ＣＰＵコア群１１とファームウェア専用ＣＰＵコア群１２のいずれに区分するかは、ＣＰＵコア認識定義データ２１１の記述とＣＰＵコアタイプ定義データ２２３の記述にしたがうこととした。これに代えて、正常動作しているＣＰＵコア１０１のなかからいずれかランダムに、ファームウェア専用ＣＰＵコア群１２を選択してもよい。
　これにより、ＣＰＵコア１０１の役割が固定されなくなるので、例えばファームウェア専用ＣＰＵコア群１２として定義していたＣＰＵコア１０１が故障したときに、ステップＳ４２３以降の処理を実行するＣＰＵコア１０１が存在しなくなるような事態を回避することができる。
＜実施の形態３＞
　本発明の実施形態３では、計算機１００がマルチコアプロセッサを複数備える構成例を説明する。ＣＰＵコアをＯＳ実行ＣＰＵコア群１１とファームウェア専用ＣＰＵコア群１２に区分する点については実施形態１と同様である。以下では実施形態１～２との差異点を中心に説明する。
　図３は、本実施形態３に係る計算機１００の構成図である。本実施形態３において、計算機１００は、マルチコアプロセッサ１０に代えて、４つのマルチコアプロセッサ５１～５４を備える。各マルチコアプロセッサ５１～５４は、それぞれＣＰＵコア５１１、５２１、５３１、５４１を有する。各ＣＰＵコアは、実施形態１～２と同様に、ＯＳ実行ＣＰＵコア群１１とファームウェア専用ＣＰＵコア群１２に区分されている。
　図３のように複数のマルチコアプロセッサを備える計算機１００において、各マルチコアプロセッサ内におけるＳＭＭ動作時の処理は、実施形態１と同様である。ただし、各マルチコアプロセッサが実施したＳＭＭ処理を最終的に取り纏める代表ＣＰＵコアが必要になる。
　実施形態１～２で説明した、デバイスの状態ログを取得する例では、最終的にログを外部記憶装置３０に転送するため、代表ＣＰＵコアは外部記憶装置３０に対する書き込みアクセスを最も効率的に実施できることが望ましい。そこで本実施形態３では、外部記憶装置３０に電気的に最も近いマルチコアプロセッサ５１が有するファームウェア専用ＣＰＵコアを、代表ＣＰＵコアとする。
　代表ＣＰＵコアは、他のマルチコアプロセッサのファームウェア専用ＣＰＵコアが収集した状態ログを受け取り、外部記憶装置３０に転送する。これにより、最も時間のかかるログ転送処理を効率的に実施することができる。
　ログ取得以外の割込処理を実行する場合には、必ずしも外部記憶装置３０に最も近いＣＰＵコアを代表ＣＰＵコアとする必要はないが、割込処理の過程でアクセスする外部デバイス（例えば通信インターフェースなど）に対して最も効率的にアクセスすることができるＣＰＵコアを代表とすることが望ましい。なお以上の前提として、正常動作しているＣＰＵコアを代表とする必要がある。
　いずれのＣＰＵコアが外部デバイスに対して最も効率的にアクセスすることができるかは、計算機１００の回路構成などによってあらかじめ定まっているので、例えば割込処理の過程でアクセスする外部デバイスの種類毎にいずれを代表ＣＰＵコアとするかを定義するデータを設けるなどしておけばよい。
　以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　また、上記各構成、機能、処理部などは、それらの全部または一部を、例えば集積回路で設計することによりハードウェアとして実現することもできるし、プロセッサがそれぞれの機能を実現するプログラムを実行することによりソフトウェアとして実現することもできる。各機能を実現するプログラム、テーブルなどの情報は、メモリやハードディスクなどの記憶装置、ＩＣカード、ＤＶＤなどの記憶媒体に格納することができる。
　１００：計算機、１０：マルチコアプロセッサ、１１：ＯＳ実行ＣＰＵコア群、１２：ファームウェア専用ＣＰＵコア群、１０１：ＣＰＵコア、２０：メモリ、２１：ＯＳ、２１１：ＣＰＵコア認識定義データ、２２：ＳＭＲＡＭ、２２１：ファームウェア、２２２：ＳＭＩハンドラ、２２３：ＣＰＵコアタイプ定義データ、３０：外部記憶装置、５１～５４：マルチコアプロセッサ、５１１、５２１、５３１、５４１：ＣＰＵコア。

Claims (9)

  1. 　複数のＣＰＵコアを有するマルチコアプロセッサと、
    　ハードウェアを制御する処理を記述したプログラムであるファームウェアと、
    　を備え、
    　各前記ＣＰＵコアは、
    　　前記ファームウェアを実行する際に、各前記ＣＰＵコアが、ＯＳを実行するためのＯＳ実行ＣＰＵコアと、前記ファームウェアのみを実行するためのファームウェア専用ＣＰＵコアとのいずれに該当するのかを識別し、
    　前記ＯＳ実行ＣＰＵコアは、
    　　ＯＳよりも優先度が高い割込処理が発生すると、ＯＳの実行を一時的に停止して前記ファームウェアの記述にしたがって前記割込処理を一部実行した後、前記割込処理の残りを前記ファームウェア専用ＣＰＵコアに引き継いで、ＯＳを実行する処理に復帰し、
    　前記ファームウェア専用ＣＰＵコアは、
    　　前記割込処理を前記ＯＳ実行ＣＰＵコアから引き継いで、前記ファームウェアの記述にしたがって前記割込処理を実行する
    　ことを特徴とする計算機。
  2. 　前記割込処理は、
    　　最高優先度を有するシステムマネジメント割込処理であり、
    　前記ＯＳ実行ＣＰＵコアは、
    　　前記システムマネジメント割込処理が発生すると、ＯＳの実行を一時的に停止して前記システムマネジメント割込処理を開始する
    　ことを特徴とする請求項１記載の計算機。
  3. 　各前記ＣＰＵコアを、ＯＳが認識するＣＰＵコアと、ＯＳが認識しないＣＰＵコアとに区分する定義を記述したＣＰＵコア認識定義データを備え、
    　各前記ＣＰＵコアは、
    　　前記ファームウェアを実行する際に、ＯＳが認識しないＣＰＵコアとして前記ＣＰＵコア認識定義データが定義している前記ＣＰＵコアを、前記ファームウェア専用ＣＰＵコアとして識別する
    　ことを特徴とする請求項１記載の計算機。
  4. 　各前記ＣＰＵコアを、前記ＯＳ実行ＣＰＵコアと、前記ファームウェア専用ＣＰＵコアとに区分する定義を記述したＣＰＵコアタイプ定義データを備え、
    　各前記ＣＰＵコアは、
    　　前記ファームウェアを実行する際に、各前記ＣＰＵコアが前記ＯＳ実行ＣＰＵコアと前記ファームウェア専用ＣＰＵコアのいずれに該当するのかを、前記ＣＰＵコアタイプ定義データの記述にしたがって識別する
    　ことを特徴とする請求項１記載の計算機。
  5. 　各前記ＣＰＵコアは、
    　　前記ファームウェアを実行する際に、正常に稼動している前記ＣＰＵコアのなかから前記ファームウェア専用ＣＰＵコアをランダムに選択する
    　ことを特徴とする請求項１記載の計算機。
  6. 　前記マルチコアプロセッサを複数備え、
    　各前記マルチコアプロセッサが有する前記ファームウェア専用ＣＰＵコアのうちいずれかが代表ＣＰＵコアとなり、他の前記マルチコアプロセッサが有する前記ファームウェア専用ＣＰＵコアと通信して、他の前記マルチコアプロセッサから前記割込処理を引き継ぐ
    　ことを特徴とする請求項１記載の計算機。
  7. 　各前記マルチコアプロセッサは、
    　　各前記マルチコアプロセッサのうち、前記割込処理を実行する過程でアクセスする外部デバイスに対して最も効率的にアクセスすることができる前記マルチコアプロセッサが有する前記ファームウェア専用ＣＰＵコアを、前記代表ＣＰＵコアとして選択する
    　ことを特徴とする請求項６記載の計算機。
  8. 　前記割込処理は、
    　　前記計算機に障害が発生した際に前記計算機が備えるデバイスの状態ログを取得して記憶装置に書き込む処理であり、
    　前記ＯＳ実行ＣＰＵコアは、
    　　前記割込処理のうち、前記状態ログを取得するまでを実行し、前記状態ログを記憶装置に書き込む処理を前記ファームウェア専用ＣＰＵコアに引き継いでＯＳを実行する処理に復帰し、
    　前記ファームウェア専用ＣＰＵコアは、
    　　前記状態ログを記憶装置に書き込む処理を前記ＯＳ実行ＣＰＵコアから引き継いで実行する
    　ことを特徴とする請求項１記載の計算機。
  9. 　計算機のファームウェアを実行する方法であって、
    　前記計算機は、
    　　複数のＣＰＵコアを有するマルチコアプロセッサと、
    　　ハードウェアを制御する処理を記述したプログラムであるファームウェアと、
    　を備えており、
    　各前記ＣＰＵコアが、
    　　前記ファームウェアを実行する際に、各前記ＣＰＵコアが、ＯＳを実行するためのＯＳ実行ＣＰＵコアと、前記ファームウェアのみを実行するためのファームウェア専用ＣＰＵコアとのいずれに該当するのかを識別するステップ、
    　前記ＯＳ実行ＣＰＵコアが、
    　　ＯＳよりも優先度が高い割込処理が発生すると、ＯＳの実行を一時的に停止して前記ファームウェアの記述にしたがって前記割込処理を一部実行した後、前記割込処理の残りを前記ファームウェア専用ＣＰＵコアに引き継いで、ＯＳを実行する処理に復帰するステップ、
    　前記ファームウェア専用ＣＰＵコアが、
    　　前記割込処理を前記ＯＳ実行ＣＰＵコアから引き継いで、前記ファームウェアの記述にしたがって前記割込処理を実行するステップ、
    　を有することを特徴とするファームウェア実行方法。
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