WO2012090882A1 - データ処理装置、及びデータ処理方法 - Google Patents

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WO2012090882A1
WO2012090882A1 PCT/JP2011/079928 JP2011079928W WO2012090882A1 WO 2012090882 A1 WO2012090882 A1 WO 2012090882A1 JP 2011079928 W JP2011079928 W JP 2011079928W WO 2012090882 A1 WO2012090882 A1 WO 2012090882A1
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parity check
parity
code
check matrix
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山本　真紀子
雄二 篠原
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ソニー株式会社
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    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes

Definitions

  • the present technology relates to a data processing device and a data processing method, and more particularly to, for example, a data processing device and a data processing method that can improve the resistance to data errors.
  • LDPC Low Density Parity Check codes
  • DVB Digital Video Broadcasting
  • S.2 Satellite Digital Broadcasting
  • LDPC codes are being considered for use in next-generation terrestrial digital broadcasting.
  • the LDPC code is a linear code and does not have to be binary, but it will be described here as binary.
  • An LDPC code is most characterized in that a parity check matrix defining the LDPC code is sparse.
  • a sparse matrix is a matrix in which the number of “1” s of matrix elements is very small (a matrix in which most elements are 0).
  • FIG. 1 shows an example of a parity check matrix H of an LDPC code.
  • the weight (column weight) (number of "1" s) (weight) of each column is "3"
  • the weight (row weight) of each row is "6” .
  • a generator matrix G is generated based on a parity check matrix H, and a code word (LDPC code) is generated by multiplying the generator matrix G with binary information bits. ) Is generated.
  • LDPC code code word
  • the generator matrix G is a K ⁇ N matrix
  • the codeword (LDPC code) generated by the coding device is received at the receiving side via a predetermined communication path.
  • the LDPC code decoding is an algorithm proposed by Gallager as probabilistic decoding, which is a variable node (also called a message node) and a check node. It can be done by a message passing algorithm with belief propagation on the so-called Tanner graph.
  • the variable node and the check node are also simply referred to as nodes.
  • FIG. 2 shows the procedure of decoding an LDPC code.
  • a real value (received LLR) expressing “0 likeliness of the value” of the i-th code bit of the LDPC code (1 code word) received by the receiving side as appropriate by a log likelihood ratio ) Is also called a received value u 0i .
  • u j be the message output from the check node
  • v i be the message output from the variable node.
  • step S11 an LDPC code is received in step S11, and a message (check node message) u j is initialized to "0", and as a counter of repeated processing A variable k taking an integer of 0 is initialized to "0", and the process proceeds to step S12.
  • step S12 a message (variable node message) v i is obtained by performing the operation (variable node operation) shown in equation (1) based on the received value u 0i obtained by receiving the LDPC code, and further, Based on the message v i , the message u j is obtained by performing the operation (check node operation) shown in the equation (2).
  • Equation (1) and Equation (2) can be arbitrarily selected to indicate the number of “1” in the vertical direction (column) and the horizontal direction (row) of parity check matrix H, respectively.
  • variable node operation of equation (1) and the check node operation of (2) a message input from an edge (a line connecting a variable node and a check node) to output a message.
  • the range of the operation is 1 to d v ⁇ 1 or 1 to d c ⁇ 1, because
  • a table of the function R (v 1 , v 2 ) shown in the equation (3) defined by one output for two inputs v 1 and v 2 is actually created in advance This is done by using it continuously (recursively) as shown in equation (4).
  • step S12 the variable k is further incremented by "1", and the process proceeds to step S13.
  • step S13 it is determined whether the variable k is larger than a predetermined number C of repeated decodings. If it is determined in step S13 that the variable k is not larger than C, the process returns to step S12, and the same processing is repeated.
  • step S13 If it is determined in step S13 that the variable k is larger than C, the process proceeds to step S14, and a message v i as a decoding result to be finally output is determined by performing the operation shown in equation (5). Then, the decoding process of the LDPC code is completed.
  • equation (5) is performed using messages u j from all the branches connected to the variable node.
  • FIG. 3 shows an example of a parity check matrix H of (3, 6) LDPC code (coding rate 1/2, code length 12).
  • the column weight is 3 and the row weight is 6.
  • FIG. 4 shows a Tanner graph of the parity check matrix H of FIG.
  • the check nodes and variable nodes correspond to the rows and columns of the parity check matrix H, respectively.
  • the connection between the check node and the variable node is an edge and corresponds to “1” of an element of the parity check matrix.
  • FIG. 5 shows a variable node operation performed at a variable node.
  • the message v i corresponding to the branch to be calculated is the message from the remaining branches connected to the variable node u 1 and u 2 and the variable node of the equation (1) using the received value u 0i It is obtained by calculation.
  • the messages corresponding to the other branches are likewise sought.
  • FIG. 6 shows the check node operation performed at the check node.
  • sign (x) is 1 when x ⁇ 0, and ⁇ 1 when x ⁇ 0.
  • Equation (6) can be transformed into equation (7).
  • the message u j corresponding to the branch to be calculated is the messages v 1 , v 2 , v 3 , v 4 , v from the remaining branches connected to the check node. It is obtained by the check node calculation of Expression (7) using 5 .
  • the messages corresponding to the other branches are likewise sought.
  • ⁇ (x) and ⁇ ⁇ 1 (x) are implemented in hardware, they may be implemented using a LUT (Look Up Table), but both are the same LUT.
  • DVB-S.2 ETSI EN 302 307 V1.1.2 (2006-06)
  • the LDPC code is adopted in DVB-S.2, which is a standard for satellite digital broadcasting, and DVB-T.2, which is a standard for next-generation terrestrial digital broadcasting. Further, the LDPC code is scheduled to be adopted in DVB-C.2, which is a standard for the next generation CATV (Cable Television) digital broadcasting.
  • the LDPC code is a symbol (symbolized) as a symbol of orthogonal modulation (digital modulation) such as QPSK (Quadrature Phase Shift Keying), and the symbol is a signal It is mapped to a point and sent.
  • permutation of code bits of an LDPC code is performed in units of two or more code bits, and the code bit after the permutation is made to be a symbol bit.
  • DVB-T.2 is a standard for digital broadcasting for fixed terminals such as television receivers installed in homes etc., and may not be suitable for digital broadcasting for mobile terminals.
  • the mobile terminal needs to reduce the circuit scale compared to the fixed terminal, and it is necessary to reduce power consumption. Therefore, in digital broadcasting for mobile terminals, in order to reduce the load required for processing such as decoding of LDPC code in the mobile terminal, for example, the number of repetitions of decoding of LDPC code (the number of repetitions of decoding C) or LDPC code Code length etc. may be more limited than in the case of digital broadcasting for fixed terminals.
  • the present technology has been made in view of such a situation, and is to improve the resistance to errors of data such as an LDPC code.
  • the data processing device encodes information bits into a code word having a code length of 16200 bits and a coding rate of 4/15 based on a parity check matrix of low density parity check (LDPC) code.
  • the encoded LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits.
  • the information matrix unit is represented by a parity check matrix initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7523 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598 483 1303 1735 2291 3302 3648 4222 4522 5522 6526 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879 1956 7572 9020 9971 13 1578 7445 8373 6805 6857 8615 11179 7983 8022 10017 11748 4939 8861 10444 11661 2278 3733 6265 10009
  • the data processing method is based on the parity check matrix of a Low Density Parity Check (LDPC) code and encodes information bits into a codeword with a code length of 16200 bits and a coding rate of 4/15.
  • LDPC Low Density Parity Check
  • the coding LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits.
  • the information matrix unit is represented by a parity check matrix initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7523 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598 483 1303 1735 2291 3302 3648 4222 4522 5522 6526 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879 1956 7572 9020 9971 13 1578 7445 8373 6805 6857 8615 11179 7983 8022 10017 11748 4939 8861 10444 11661 2278 3733 6265 10009
  • the information bits are encoded into the code word having a code length of 16200 bits and a coding rate of 4/15 based on a parity check matrix of an LDPC (Low Density Parity Check) code. .
  • LDPC Low Density Parity Check
  • the encoded LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits
  • the information matrix unit includes , Represented by a parity check matrix initial value table, wherein the parity check matrix initial value table is a table that represents the position of one element of the information matrix unit for every 360 columns, 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7523 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598 483 1303 1735 2291 3302 3648 4222 4522 5522 6526 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879 1956 75
  • a data processing apparatus encodes information bits into a codeword having a code length of 16200 bits and a coding rate of 7/15 based on a parity check matrix of low density parity check (LDPC) code.
  • the encoded LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits.
  • the information matrix unit is represented by a parity check matrix initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 7560 7180 7790 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4919 5068 6025 6195 6324 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 477 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6519 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452
  • the data processing method is based on a parity check matrix of low density parity check (LDPC) code, and encodes information bits into a codeword having a code length of 16200 bits and a coding rate of 7/15.
  • the coding LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits.
  • the information matrix unit is represented by a parity check matrix initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 7560 7180 7790 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4919 5068 6025 6195 6324 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 477 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6519 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452
  • the information bits are encoded into the code word of 16200 bits and the code rate of 7/15 based on the parity check matrix of the low density parity check (LDPC) code.
  • the encoded LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits
  • the information matrix unit includes , Represented by a parity check matrix initial value table, wherein the parity check matrix initial value table is a table that represents the position of one element of the information matrix unit for every 360 columns, 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 7560 7180 7790 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4919 5068 6025 6195 6324 6686 6829 7558 7745 8042 8382 8587 8602 18
  • a data processing apparatus encodes information bits into a codeword having a code length of 16200 bits and a coding rate of 8/15 based on a parity check matrix of low density parity check (LDPC) code.
  • the encoded LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits.
  • the information matrix unit is represented by a parity check matrix initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6994 7094 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 64
  • a data processing method is based on a parity check matrix of low density parity check (LDPC) code, and encodes information bits into codewords having a code length of 16200 bits and a coding rate of 8/15.
  • the coding LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits.
  • the information matrix unit is represented by a parity check matrix initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6994 7094 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 64
  • the information bits are encoded into the code word having the code length of 16200 bits and the coding rate of 8/15 based on the parity check matrix of the Low Density Parity Check (LDPC) code.
  • the encoded LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits
  • the information matrix unit includes , Represented by a parity check matrix initial value table, wherein the parity check matrix initial value table is a table that represents the position of one element of the information matrix unit for every 360 columns, 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6994 7094 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800
  • the data processing device includes a decoding unit that decodes an LDPC code with a code length of 16200 bits and a coding rate of 4/15 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • the LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits
  • the information matrix unit is a parity check matrix.
  • the initial value table is represented by the initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7523 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598 483 1303 1735 2291 3302 3648 4222 4522 5522 6526 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879 1956 7572 9020 9971 13 1578 7445 8373 6805 6857 8615 11179 7983 8022 10017 11748 4939 8861 10444 11661 2278 3733 6265 10009 4494 7974
  • a data processing method includes a decoding step of decoding an LDPC code having a code length of 16200 bits and a coding rate of 4/15 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • the LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits
  • the information matrix unit is a parity check matrix.
  • the initial value table is represented by the initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7523 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598 483 1303 1735 2291 3302 3648 4222 4522 5522 6526 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879 1956 7572 9020 9971 13 1578 7445 8373 6805 6857 8615 11179 7983 8022 10017 11748 4939 8861 10444 11661 2278 3733 6265 10009 4494 7974
  • the LDPC code having a code length of 16200 bits and a coding rate of 4/15 is decoded based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • the LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits
  • the information matrix unit includes an initial parity check matrix.
  • the parity check matrix initial value table is a table that represents the position of one element of the information matrix unit for every 360 columns, 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7523 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598 483 1303 1735 2291 3302 3648 4222 4522 5522 6526 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879 1956 7572 9020 9971 13 1578 7445 8373 6805 6857 8615 11179 7983 8022 10017 11748 4939 8861 10444 11661 2278 3733 6265 10009 4494 7974 10649
  • the data processing apparatus includes a decoding unit that decodes an LDPC code having a code length of 16200 bits and a coding rate of 7/15 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • the LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits
  • the information matrix unit is a parity check matrix.
  • the initial value table is represented by the initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 7560 7180 7790 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4919 5068 6025 6195 6324 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 477 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6519 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092
  • the data processing method includes a decoding step of decoding an LDPC code having a code length of 16200 bits and a coding rate of 7/15 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • the LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits
  • the information matrix unit is a parity check matrix.
  • the initial value table is represented by the initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 7560 7180 7790 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4919 5068 6025 6195 6324 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 477 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6519 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092
  • the LDPC code having a code length of 16200 bits and a coding rate of 7/15 is decoded based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • the LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits
  • the information matrix unit includes an initial parity check matrix.
  • the parity check matrix initial value table is a table that represents the position of one element of the information matrix unit for every 360 columns, 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 7560 7180 7790 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4919 5068 6025 6195 6324 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 477 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6519 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623
  • a data processing apparatus includes a decoding unit that decodes an LDPC code having a code length of 16200 bits and an encoding rate of 8/15 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • the LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits
  • the information matrix unit is a parity check matrix.
  • the initial value table is represented by the initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6994 7094 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6970 7
  • a data processing method includes a decoding step of decoding an LDPC code having a code length of 16200 bits and a coding rate of 8/15 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • the LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits
  • the information matrix unit is a parity check matrix.
  • the initial value table is represented by the initial value table, and the parity check matrix initial value table is a table representing the position of one element of the information matrix unit for every 360 columns, 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6994 7094 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6970 7
  • an LDPC code having a code length of 16200 bits and a coding rate of 8/15 is decoded based on a parity check matrix of a low density parity check (LDPC) code.
  • the LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix unit corresponding to the information bits
  • the information matrix unit includes an initial parity check matrix.
  • the parity check matrix initial value table is a table that represents the position of one element of the information matrix unit for every 360 columns, 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6994 7094 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6970 7208 7218
  • the data processing apparatus may be an independent apparatus or an internal block constituting one apparatus.
  • tolerance to errors can be improved.
  • FIG. 1 is a diagram illustrating a configuration example of an embodiment of a transmission system to which the present technology is applied.
  • FIG. 2 is a block diagram showing a configuration example of a transmission device 11.
  • FIG. 6 is a block diagram showing an example of configuration of a bit interleaver 116.
  • FIG. 10 is a diagram for explaining the process of the demultiplexer 25.
  • FIG. 10 is a diagram for explaining the process of the demultiplexer 25.
  • FIG. 10 is a diagram for explaining the process of the demultiplexer 25. It is a figure which shows the Tanner graph about decoding of a LDPC code. And the parity matrix H T having a staircase structure, a diagram illustrating a Tanner graph corresponding to the parity matrix H T. It is a diagram illustrating a parity matrix H T of the parity check matrix H corresponding to the LDPC code after parity interleave. It is a figure which shows a conversion test matrix. It is a figure explaining the process of the column twist interleaver 24. FIG. It is a figure which shows the column number of memory 31 required for column twist interleaving, and the address of the position of a writing start.
  • FIG. 16 is a flowchart describing processing performed by the bit interleaver 116 and the QAM encoder 117.
  • FIG. It is a figure which shows the model of the communication path employ
  • An error rate obtained by the simulation is a diagram showing the relationship between the Doppler frequency f d of the flutter.
  • An error rate obtained by the simulation is a diagram showing the relationship between the Doppler frequency f d of the flutter.
  • FIG. 2 is a block diagram showing an example configuration of an LDPC encoder 115.
  • FIG. 16 is a flowchart illustrating processing of an LDPC encoder 115.
  • FIG. 18 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 1/4 and a code length of 16200. It is a figure explaining the method to obtain
  • FIG. 18 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 1/5 and a code length of 16200.
  • FIG. 20 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 4/15 and a code length of 16200.
  • FIG. 16 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 1/3 and a code length of 16200.
  • FIG. 18 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 1/4 and a code length of 16200.
  • FIG. 16 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 2/5 and a code length of 16200.
  • FIG. 24 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 4/9 and a code length of 16200.
  • FIG. 20 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 7/15 and a code length of 16200.
  • FIG. 20 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 8/15 and a code length of 16200.
  • FIG. 18 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 3/5 and a code length of 16200.
  • FIG. 18 is a diagram illustrating an example of a parity check matrix initial value table with a coding rate of 2/3 and a code length of 16200. It is a figure which shows the example of the Tanner graph of the ensemble of the degree sequence that column weight is 3 and row weight is 6. It is a figure which shows the example of the Tanner graph of a multi edge type ensemble. It is a figure which shows the minimum cycle length and performance threshold value of the test matrix of the LDPC code of code length 16200. FIG. It is a figure explaining the test matrix of the LDPC code of code length 16200.
  • FIG. 18 is a figure explaining the test matrix of the LDPC code of code length 16200.
  • FIG. 2 is a block diagram showing a configuration example of a receiving device 12;
  • FIG. 16 is a block diagram illustrating an example configuration of a bit deinterleaver 165.
  • FIG. 16 is a flowchart illustrating processing performed by the QAM decoder 164, the bit deinterleaver 165, and the LDPC decoder 166.
  • FIG. It is a figure which shows the example of the test matrix of a LDPC code.
  • FIG. 7 is a block diagram showing a first configuration example of a receiving system to which the receiving device 12 is applicable.
  • FIG. 7 is a block diagram showing a second configuration example of a receiving system to which the receiving device 12 can be applied.
  • FIG. 16 is a block diagram showing a third configuration example of a receiving system to which the receiving device 12 can be applied.
  • Fig. 21 is a block diagram illustrating a configuration example of an embodiment of a computer to which the present technology is applied.
  • FIG. 7 shows a transmission system to which the present technology is applied (a system is a logical aggregation of a plurality of devices, regardless of whether devices of respective configurations are in the same case)
  • the structural example of embodiment is shown.
  • the transmission system includes a transmitter 11 and a receiver 12.
  • the transmission device 11 transmits (broadcasts) (transmits) programs for fixed terminals and mobile terminals. That is, the transmitter 11 encodes target data to be transmitted, such as image data and audio data as a program for fixed terminals and mobile terminals, into an LDPC code, for example, a communication channel that is a terrestrial wave. Send via 13.
  • the receiving device 12 is, for example, a portable terminal, receives an LDPC code transmitted from the transmitting device 11 via the communication path 13, decodes it into target data, and outputs it.
  • the LDPC code used in the transmission system of FIG. 7 exhibits extremely high capability in an Additive White Gaussian Noise (AWGN) channel.
  • AWGN Additive White Gaussian Noise
  • burst errors and erasures may occur.
  • D / U Desired to Undesired Ratio
  • Desired main path power
  • Echo echo
  • the power of a particular symbol may be zero (erasure).
  • the Doppler frequency makes it possible to use OFDM of a particular time.
  • the power of the entire symbol may be zero (erasure).
  • a burst error may occur due to the wiring condition from the receiving unit (not shown) such as an antenna or the like that receives the signal from the transmitting device 11 to the receiving device 12 and the receiving device 12 or the instability of the power supply of the receiving device 12. May occur.
  • the receiving unit such as an antenna or the like that receives the signal from the transmitting device 11 to the receiving device 12 and the receiving device 12 or the instability of the power supply of the receiving device 12. May occur.
  • the check node calculation of Expression (7) is performed using a message obtained by the variable node connected to the check node in the check node, so a plurality of connected variable nodes ( If the number of check nodes at which the code bits of the LDPC code corresponding to ⁇ ⁇ ⁇ cause errors (including erasures) at the same time increases, the decoding performance deteriorates.
  • the check node sends messages with equal probability that the probability that the value is 0 and the probability that the value is 1 to all variable nodes. return.
  • a check node returning an equal probability message will not contribute to one decoding process (one set of variable node operation and check node operation), and as a result, many decoding processes need to be repeated. As a result, the decoding performance is degraded, and the power consumption of the receiver 12 that decodes the LDPC code is increased.
  • the resistance to burst errors and erasures is improved while maintaining the performance in the AWGN channel.
  • FIG. 8 is a block diagram showing a configuration example of the transmission apparatus 11 of FIG.
  • one or more input streams (Input Streams) as target data are supplied to a mode adaptation / multiplexer (Mode Adaptation / Multiplexer) 111.
  • mode adaptation / multiplexer Mode Adaptation / Multiplexer
  • the mode adaptation / multiplexer 111 performs mode selection and multiplexing of one or more input streams supplied thereto, and supplies the resultant data to the padder 112.
  • the padder 112 performs necessary zero padding (insertion of a null) on the data from the mode adaptation / multiplexer 111, and supplies the resulting data to a BB scrambler 113.
  • the BB scrambler 113 performs energy diffusion processing on the data from the padder 112, and supplies the resulting data to the BCH encoder (BCH encoder) 114.
  • the BCH encoder 114 BCH encodes the data from the BB scrambler 113, and supplies the resultant data to an LDPC encoder (LDPC encoder) 115 as LDPC target data to be subjected to LDPC encoding.
  • LDPC encoder LDPC encoder
  • the LDPC encoder 115 performs LDPC encoding according to a parity check matrix in which a parity matrix, which is a portion corresponding to parity bits of the LDPC code, has a step structure, on the LDPC target data from the BCH encoder 114, It outputs an LDPC code that is an information bit.
  • the LDPC encoder 115 performs LDPC encoding to encode LDPC target data into an LDPC code such as an LDPC code defined in the DVB-T. 2 standard, for example, and outputs the resulting LDPC code Do.
  • the LDPC code defined in the DVB-S.2 standard is adopted except in the case where the code length is 16200 bits and the coding rate is 3/5. .
  • the LDPC code specified in the DVB-T.2 standard is an IRA (Irregular Repeat Accumulate) code, and the parity matrix in the parity check matrix of the LDPC code has a step structure. The parity matrix and the staircase structure will be described later.
  • IRA codes for example, “Irregular Repeat-Accumulate Codes,” H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8. , Sept. 2000.
  • the LDPC code output from the LDPC encoder 115 is supplied to a bit interleaver 116.
  • the bit interleaver 116 performs bit interleaving described later on the LDPC code from the LDPC encoder 115, and supplies the LDPC code after the bit interleaving to a QAM encoder (QAM encoder) 117.
  • QAM encoder QAM encoder
  • the QAM encoder 117 maps the LDPC code from the bit interleaver 116 into signal points representing one symbol of orthogonal modulation in units of one or more code bits (symbol units) of the LDPC code, and performs orthogonal modulation ( Perform multi-level modulation).
  • the QAM encoder 117 defines an IQ plane (IQ constellation) in which the LDPC code from the bit interleaver 116 is defined by an I axis representing an I component in phase with the carrier and a Q axis representing a Q component orthogonal to the carrier.
  • Orthogonal modulation is performed by mapping to signal points determined by a modulation scheme that performs orthogonal modulation of an LDPC code.
  • a modulation method of the quadrature modulation performed by the QAM encoder 117 for example, a modulation method including a modulation method defined in the DVB-T standard, that is, for example, QPSK (Quadrature Phase Shift Keying) or 16 QAM (Quadrature Amplitude Modulation), 64 QAM, 256 QAM, 1024 QAM, 4096 QAM, and the like.
  • QPSK Quadratture Phase Shift Keying
  • 16 QAM Quadadrature Amplitude Modulation
  • Data (symbols mapped to signal points) obtained by the processing at the QAM encoder 117 is supplied to a time interleaver 118.
  • the time interleaver 118 performs time interleaving (interleaving in the time direction) on a symbol basis for data (symbols) from the QAM encoder 117, and the resulting data is MISO / MIMO encoder (MISO / MIMO encoder) 119.
  • MISO / MIMO encoder MISO / MIMO encoder
  • the MISO / MIMO encoder 119 performs space-time coding on the data (symbols) from the time interleaver 118 and supplies the data to a frequency interleaver (Frequency Interleaver) 120.
  • the frequency interleaver 120 performs frequency interleaving (interleaving in the frequency direction) in symbol units on data (symbols) from the MISO / MIMO encoder 119, and supplies the data to a frame builder & resource allocation unit (Frame Builder & Resource Allocation) 131 Do.
  • a frame builder & resource allocation unit Fre Builder & Resource Allocation
  • control data (signalling) for transmission control such as a preamble called L1 or the like is supplied to the BCH encoder 121, for example.
  • the BCH encoder 121 BCH encodes the control data supplied thereto in the same manner as the BCH encoder 114, and supplies the resultant data to the LDPC encoder 122.
  • the LDPC encoder 122 performs LDPC encoding on the data from the BCH encoder 121 as LDPC target data in the same manner as the LDPC encoder 115, and supplies the resulting LDPC code to the QAM encoder 123.
  • the QAM encoder 123 converts the LDPC code from the LDPC encoder 122 into a signal point representing one symbol of orthogonal modulation in a unit (symbol unit) of one or more code bits of the LDPC code. Mapping is performed to perform orthogonal modulation, and the resulting data (symbols) is supplied to the frequency interleaver 124.
  • the frequency interleaver 124 performs frequency interleaving in symbol units on the data (symbols) from the QAM encoder 123, and supplies the data to the frame builder / resource allocation unit 131.
  • the frame builder / resource allocation unit 131 inserts symbols of pilots (Pilot) at necessary positions of data (symbols) from the frequency interleaver 120 and 124, and from the resulting data (symbols), predetermined
  • a frame composed of a number of symbols is constructed and supplied to an OFDM generation unit (OFDM generation) 132.
  • OFDM generation OFDM generation
  • the OFDM generation unit 132 generates an OFDM signal corresponding to the frame from the frame from the frame builder / resource allocation unit 131, and transmits the OFDM signal through the communication path 13 (FIG. 7).
  • FIG. 9 shows a configuration example of the bit interleaver 116 of FIG.
  • the bit interleaver 116 is a data processing apparatus that interleaves data, and includes a parity interleaver 23, a column twist interleaver 24, and a demultiplexer (DEMUX) 25.
  • a parity interleaver 23 includes a parity interleaver 23, a column twist interleaver 24, and a demultiplexer (DEMUX) 25.
  • DEMUX demultiplexer
  • the parity interleaver 23 performs parity interleaving in which the parity bits of the LDPC code from the LDPC encoder 115 are interleaved at the positions of other parity bits, and supplies the LDPC code after the parity interleaving to the column twist interleaver 24.
  • the column twist interleaver 24 performs column twist interleaving on the LDPC code from the parity interleaver 23 and supplies the LDPC code after column twist interleaving to the demultiplexer 25.
  • the LDPC code is transmitted by mapping one or more code bits of the LDPC code to a signal point representing one symbol of orthogonal modulation in the QAM encoder 117 of FIG.
  • column twist interleaver 24 from parity interleaver 23, a plurality of code bits of the LDPC code corresponding to 1 in any one row of the parity check matrix used in LDPC encoder 115 is not included in one symbol. For example, column twist interleaving as described later is performed as a rearrangement process of rearranging code bits of the LDPC code.
  • the demultiplexer 25 performs an exchange process of replacing the positions of two or more code bits of the LDPC code as a symbol with respect to the LDPC code from the column twist interleaver 24, thereby obtaining an LDPC code with enhanced resistance to AWGN. Then, the demultiplexer 25 supplies two or more code bits of the LDPC code obtained by the permutation process to the QAM encoder 117 (FIG. 8) as a symbol.
  • FIG. 10 shows a parity check matrix H used for LDPC encoding in the LDPC encoder 115 of FIG.
  • the parity check matrix H has a low-density generation matrix (LDGM) structure, and an information matrix H A of a portion corresponding to an information bit among code bits of an LDPC code and a parity matrix H T corresponding to parity bits.
  • H [H A
  • the number of information bits of code bits of one LDPC code (one code word) and the number of bits of parity bits are respectively referred to as information length K and parity length M, and one LDPC
  • the information length K and parity length M for an LDPC code of a given code length N are determined by the coding rate.
  • the parity check matrix H is a matrix of M ⁇ N rows ⁇ columns.
  • the information matrix H A is an M ⁇ K matrix
  • the parity matrix H T is an M ⁇ M matrix.
  • FIG. 11 shows a parity matrix H T of a parity check matrix H of an LDPC code defined in the DVB-T.2 (and DVB-S.2) standard.
  • the parity matrix H T of the parity check matrix H of the LDPC code defined in the DVB-T.2 standard has a step structure in which elements of 1 are arranged in a step-like manner, as shown in FIG.
  • the row weights of the parity matrix H T are 1 for the first row and 2 for all the remaining rows.
  • the column weight is 1 for the last 1 column and 2 for all remaining columns.
  • the LDPC code of the parity check matrix H in which the parity matrix H T has a step structure can be easily generated using the parity check matrix H.
  • an LDPC code (one codeword), together represented by a row vector c, and column vector obtained by transposing the row vector is represented as c T. Further, in the row vector c which is an LDPC code, a portion of information bits is represented by a row vector A, and a portion of parity bits is represented by a row vector T.
  • FIG. 12 is a diagram for explaining a parity check matrix H of an LDPC code defined in the DVB-T.2 standard.
  • the column weight is X, and for the subsequent K3 column, the column weight is 3 and then For the M-1 column, the column weight is 2 and for the last 1 column, the column weight is 1.
  • KX + K3 + M ⁇ 1 + 1 is equal to the code length N.
  • FIG. 13 is a diagram showing the number of columns KX, K3, and M and the column weight X for each coding rate r of the LDPC code defined in the DVB-T. 2 standard.
  • an LDPC code having a code length N of 64800 bits and 16200 bits is defined.
  • the code length N of 64800 bits is also referred to as 64 k bits
  • the code length N of 16200 bits is also referred to as 16 k bits.
  • the code bit corresponding to the column with the larger column weight of the parity check matrix H has a lower error rate.
  • the column weight tends to be larger as the column on the head side (left side), and hence the parity check matrix H
  • the first code bit is more resistant to errors (more resistant to errors), and the last code bit is more susceptible to errors.
  • FIG. 14 shows the arrangement on the IQ plane of 16 symbols (corresponding signal points) when 16 QAM is performed by the QAM encoder 117 of FIG.
  • a of FIG. 14 shows a symbol of DVB-T.2 16 QAM.
  • the sixteen symbols are arranged so that the I direction ⁇ Q direction has a square shape of 4 ⁇ 4 around the origin of the IQ plane.
  • the four bits represented by one symbol of 16 QAM are, in order from the most significant bit, bit y 0 , y 1 , y 2 , y 3 .
  • the modulation scheme is 16 QAM, four bits of code bits of the LDPC code are symbolized into symbols (symbol values) of four bits y 0 to y 3 .
  • B in FIG. 14 indicates bit boundaries for each of 4 bits (hereinafter also referred to as symbol bits) y 0 to y 3 represented by a 16 QAM symbol.
  • the symbol bit y i represented by the symbol is more error prone (lower error probability) as the number of symbols farther from the bit boundary is lower (more error probability is higher) as the number of symbols closer to the bit boundary is higher.
  • FIGS. 15 to 17 show arrangements of 64 symbols (signal points corresponding thereto) on the IQ plane when 64 QAM is performed by the QAM encoder 117 of FIG. 8, that is, 16 QAM symbols of DVB-T. 2 Is shown.
  • the 64 symbols are arranged so that the I direction ⁇ Q direction has a square shape of 8 ⁇ 8, with the origin at the IQ plane as a center.
  • the symbol bits of one symbol of 64 QAM can be represented as bits y 0 , y 1 , y 2 , y 3 , y 4 , y 5 in order from the most significant bit.
  • the modulation scheme is 64 QAM
  • six bits of code bits of the LDPC code are symbols of six symbol bits y 0 to y 5 .
  • FIG. 15 shows bit boundaries for the most significant symbol bit y 0 and the second symbol bit y 1 among the symbol bits y 0 to y 5 of the 64 QAM symbol, and FIG. th symbol bit y 2, the bit boundaries for the fourth symbol bit y 3, respectively, FIG. 17, the fifth symbol bit y 4, the bit boundaries for the sixth symbol bit y 5, respectively, each It shows.
  • bit boundary for each of the most significant symbol bit y 0 and the second symbol bit y 1 is one. Also, as shown in FIG. 16, the bit boundaries for each of the third symbol bit y 2 and the fourth symbol bit y 3 are two places, and as shown in FIG. 17, the fifth symbol is shown. There are four bit boundaries for each of the bit y 4 and the sixth symbol bit y 5 .
  • the most significant symbol bit y 0 and the second symbol bit y 1 are strong bits and the third symbol bit y 2 and 4
  • the th symbol bit y 3 is the next strongest bit.
  • the fifth symbol bit y 4 and the sixth symbol bit y 5 are weak bits.
  • an interleaver has been proposed in which code bits of an LDPC code are interleaved with a tendency to assign code bits that are weak to errors in the LDPC code to strong bits (symbol bits) of symbols of orthogonal modulation.
  • the demultiplexer 25 of FIG. 9 can perform the processing of the interleaver.
  • FIG. 18 is a diagram for explaining the process of the demultiplexer 25 of FIG.
  • a of FIG. 18 shows a functional configuration example of the demultiplexer 25.
  • the demultiplexer 25 is composed of a memory 31 and a replacing unit 32.
  • the memory 31 is supplied with the LDPC code from the LDPC encoder 115.
  • the memory 31 stores mb bits in the row (horizontal) direction and has a storage capacity for storing N / (mb) bits in the column (longitudinal) direction.
  • the sign bit of the sign is written in the column direction, read in the row direction, and supplied to the interchanging unit 32.
  • N information length K + parity length M
  • m represents the number of code bits of the LDPC code which is one symbol
  • b is a predetermined positive integer, and is a multiple used to multiply m by an integer.
  • the demultiplexer 25 makes (symbolizes) the code bits of the LDPC code as symbols, but the multiple b represents the number of symbols obtained by the demultiplexer 25 in a sort of symbolization.
  • a of FIG. 18 shows a configuration example of the demultiplexer 25 in the case where the modulation scheme is 64 QAM. Therefore, the bit number m of code bits of the LDPC code to be one symbol is 6 bits.
  • the multiple b is 1 and therefore the memory 31 has a storage capacity of N / (6 ⁇ 1) ⁇ (6 ⁇ 1) bits in the column direction ⁇ row direction.
  • a storage area extending in the column direction, in which the row direction is 1 bit, in the memory 31 is hereinafter referred to as a column as appropriate.
  • the demultiplexer 25 writes the code bits of the LDPC code downward from above the columns constituting the memory 31 (column direction) toward the left to right columns.
  • the code bit is added in units of 6 bits (mb bits) in the row direction from the first row of all the columns configuring the memory 31. It is read out and supplied to the replacing unit 32.
  • the replacing unit 32 performs the replacing process of replacing the positions of the 6-bit code bits from the memory 31, and the 6 bits obtained as a result are 6 symbol bits y 0 , y 1 , y 2 , y representing one symbol of 64 QAM. Output as 3 , y 4 , y 5 .
  • mb bit (here, 6 bits) code bits are read from the memory 31 in the row direction
  • the code bit in the direction of bit b 0 is a code bit that is resistant to errors
  • the code bit in the direction of bit b 5 is a code that is vulnerable to errors It is a bit.
  • the replacement section 32 to 6 code bits b 0 not from the memory 31 of the b 5, weak sign bit error, to the symbol bit y 0 without one symbol of 64QAM of y 5, the strong bit allocation As a result, it is possible to replace the positions of the 6-bit code bits b 0 to b 5 from the memory 31.
  • B of FIG. 18 shows a first replacement method
  • C of FIG. 18 shows a second replacement method
  • D of FIG. 18 shows a third replacement method.
  • FIG. 19 shows the case where the modulation scheme is 64 QAM (thus, the bit number m of the code bits of the LDPC code mapped to one symbol is 6 bits as in FIG. 18) and the multiple b is 2
  • the demultiplexer 25 and a fourth replacement method are shown.
  • a of FIG. 19 shows the writing order of the LDPC code to the memory 31.
  • writing the code bits of the LDPC code from the top to the bottom of the columns constituting the memory 31 is a row from the left to the right column. It will be.
  • the code bit is added in units of 12 bits (mb bits) in the row direction from the first row of all the columns configuring the memory 31. It is read out and supplied to the replacing unit 32.
  • the replacing unit 32 performs the replacing process of replacing the position of the 12 code bits from the memory 31 in the fourth replacing method, and the resulting 12 bits represent 2 symbols (b symbols) of 64 QAM. 12 bits, that is, 6 symbol bit y 0 representing a symbol of 64QAM, y 1, y 2, y 3, y 4, and y 5, 6 symbol bits y 0 representing the next one symbol, y 1, y 2 , y 3 , y 4 , y 5 .
  • B of FIG. 19 shows a fourth switching method of the switching process by the switching unit 32 of A of FIG.
  • mb code bits are allocated to mb symbol bits of consecutive b symbols.
  • the most significant bit to the (i + 1) th bit of symbol bits of mb bits of consecutive b symbols are represented as a bit (symbol bit) yi .
  • the replacement method is appropriate, that is, the error rate in the AWGN channel is further improved.
  • parity interleaving by the parity interleaver 23 of FIG. 9 will be described with reference to FIGS.
  • FIG. 20 shows (a part of) a Tanner graph of a parity check matrix of an LDPC code.
  • variable nodes such as (two corresponding bit bits) of variable nodes connected to the check node simultaneously cause an error such as erasure
  • the check node is all connected to the check node.
  • the probability that the value is 0 and the probability that the value are 1 return messages with equal probability. For this reason, if multiple variable nodes connected to the same check node simultaneously become erasures etc., the decoding performance will deteriorate.
  • the LDPC code defined in the DVB-T.2 standard output from the LDPC encoder 115 in FIG. 8 is an IRA code
  • the parity matrix H T of the parity check matrix H is as shown in FIG. , Has a staircase structure.
  • Figure 21 illustrates a parity matrix H T having a staircase structure, the Tanner graph corresponding to the parity matrix H T.
  • a of FIG. 21 shows a parity matrix H T having a step structure
  • B of FIG. 21 shows a Tanner graph corresponding to the parity matrix H T of A of FIG.
  • the value of the parity matrix H T corresponding to the columns of two adjacent elements are set to 1, the two variable nodes adjacent, connected to the same check node There is.
  • the parity interleaver 23 (FIG. 9) performs parity interleaving to interleave the parity bits of the LDPC code from the LDPC encoder 115 at the positions of other parity bits in order to prevent the deterioration of the decoding performance described above. .
  • FIG. 22 shows a parity matrix H T of a parity check matrix H corresponding to an LDPC code after parity interleaving performed by the parity interleaver 23 of FIG.
  • the information matrix HA of the parity check matrix H corresponding to the LDPC code defined in the DVB-T. 2 standard, which is output by the LDPC encoder 115, has a cyclic structure.
  • a cyclic structure is a structure in which a certain column matches the cyclic shift of another column. For example, for each P column, the position of 1 in each row of the P column is the first of the P column A structure is also included in which the column column is cyclically shifted in the column direction by a value proportional to the value q obtained by dividing the parity length M.
  • the P sequence in the cyclic structure is referred to as the number of units of the cyclic structure.
  • LDPC code As the LDPC code defined in the DVB-T.2 standard, there are two types of LDPC codes having a code length N of 64800 bits and 16200 bits, as described in FIG. 12 and FIG.
  • N the code length of 64800 bits and 16200 bits
  • the number of columns P of units of cyclic structure is defined at 360, which is one of the divisors of parity length M, excluding 1 and 1 of M.
  • the parity interleaver 23 assumes that the information length is K, and an integer between 0 and P is x, and an integer between 0 and q is y.
  • the K + qx + y + 1st code bit is interleaved at the position of the K + Py + x + 1st code bit.
  • the K + qx + y + 1st code bit and the K + Py + x + 1st code bit are both parity bits since they are the K + 1 and subsequent code bits, and hence parity According to the interleaving, the position of the parity bit of the LDPC code is moved.
  • the burst length is If the number of bits is less than 360 bits, it is possible to prevent a plurality of variable nodes connected to the same check node from being an error at the same time, and as a result, the resistance to burst errors can be improved.
  • the LDPC code after parity interleaving that interleaves the K + qx + y + 1st code bit at the position of the K + Py + x + 1st code bit is the K + qx + of the original parity check matrix H. It matches the LDPC code of a parity check matrix (hereinafter, also referred to as a transformed parity check matrix) obtained by performing column permutation in which the (y + 1) th column is replaced with the (K + Py + x + 1) th column.
  • a parity check matrix hereinafter, also referred to as a transformed parity check matrix
  • the pseudo cyclic structure means a structure in which a part excluding a part is a cyclic structure.
  • the converted parity check matrix obtained by performing column permutation corresponding to parity interleaving on the parity check matrix of the LDPC code specified in the DVB-T.2 standard is a 360-row ⁇ 360-column portion of its right corner portion (A shift matrix to be described later) does not contain only one element (it is an element of 0), and in that respect it is not a (perfect) cyclic structure but a so-called quasi-cyclic structure.
  • the transformed parity check matrix in FIG. 22 is a row permutation for causing the transformed parity check matrix to be configured by a configuration matrix to be described later, in addition to column permutation corresponding to parity interleaving with respect to the original parity check matrix H. It is a matrix that is also subjected to (row substitution).
  • the transmitter 11 of FIG. 8 transmits one or more code bits of the LDPC code as one symbol. That is, for example, in the case where two bits of code bits are one symbol, for example, QPSK is used as the modulation scheme, and in the case where four bits of code bits are one symbol, the modulation scheme is used. For example, 16 QAM is used.
  • variable nodes connected to the same check node will be erased at the same time in order to improve decoding performance. It is necessary to use only one code bit for one symbol. It is necessary to prevent the corresponding variable nodes from being connected to the same check node.
  • the information matrix HA has a cyclic structure and the parity matrix H T is It has a staircase structure.
  • the transformed parity check matrix which is a parity check matrix of the LDPC code after parity interleaving, a cyclic structure (precisely, as described above, a pseudo cyclic structure) appears in the parity matrix.
  • FIG. 23 shows a transformed parity check matrix
  • a of FIG. 23 shows a transformed parity check matrix of parity check matrix H of an LDPC code having a code length N of 64800 bits and a coding rate (r) of 3/4.
  • FIG. 23 shows a process performed by the demultiplexer 25 (FIG. 9) on the LDPC code of the conversion parity check matrix of A of FIG. 23, that is, the LDPC code after parity interleaving.
  • the code bit of the LDPC code after parity interleaving is written in the column direction in four columns constituting the memory 31 of the demultiplexer 25 with the modulation scheme being 16 QAM.
  • the code bits written in the column direction in the four columns constituting the memory 31 are read in units of 4 bits in the row direction, and become one symbol.
  • a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node may be one symbol of 16 QAM. is there.
  • the column twist interleaver 24 performs parity interleaving after the parity interleaver 23 so that a plurality of code bits corresponding to 1 in any one row of the conversion parity check matrix is not included in one symbol.
  • Column twist interleaving is performed to interleave code bits of an LDPC code.
  • FIG. 24 is a diagram for explaining column twist interleaving.
  • FIG. 24 shows the memory 31 (FIGS. 18 and 19) of the demultiplexer 25.
  • the memory 31 has a storage capacity for storing mb bits in the column (vertical) direction and N / (mb) bits in the row (horizontal) direction, as described in FIG. It consists of Then, the column twist interleaver 24 performs column twist interleaving by writing the code bits of the LDPC code in the column direction to the memory 31 and controlling the write start position when reading in the row direction.
  • a plurality of code bits regarded as one symbol read out in the row direction can be read out by appropriately changing the write start position where the code bit writing is started for each of the plurality of columns. , And prevent the code bit corresponding to 1 in any one row of the conversion parity check matrix (a plurality of code bits corresponding to 1 in any one row of the parity check matrix is not included in the same symbol) Reorder the code bits of the LDPC code).
  • the column twist interleaver 24 writes the code bits of the LDPC code (instead of the demultiplexer 25 in FIG. 18) from the top to the bottom (column direction) of the four columns constituting the memory 31, from left to right Head towards the direction column.
  • the column twist interleaver 24 is arranged in units of 4 bits (mb bits) in the row direction from the first row of all the columns constituting the memory 31
  • the code bit is read, and is output to the replacing unit 32 (FIGS. 18 and 19) of the demultiplexer 25 as an LDPC code after column twist interleaving.
  • the leftmost column is The writing start position is the address 0 position, (from the left) for the second column, the writing start position is the address 2 position, and for the third column, the writing start position The address is 4 and for the fourth column, the write start position is 7.
  • the writing start position is other than the address 0 position
  • the writing start position After writing the code bit to the lowermost position, it returns to the beginning (address 0 position) and the writing start position Writing to the position immediately before is performed. Then, writing to the next (right) column is performed.
  • a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node is 16QAM for the LDPC code defined in the DVB-T.2 standard. It can be avoided that it is one symbol (being included in the same symbol), and as a result, the decoding performance in a channel with erasures can be improved.
  • FIG. 25 shows the number of columns of the memory 31 required for column twist interleaving, and the LDPC code of 11 code rates for each of 11 code rates with a code length N of 64800 specified in the DVB-T.2 standard. The address of the start position is shown for each modulation scheme.
  • the write start position of the first column of the two columns of the memory 31 is the address 0 position
  • the write start position of the second column is the address 2 position. Ru.
  • the multiple b is 2 and the modulation scheme is, for example, QPSK, and the bit number m of one symbol is 2 bits, according to FIG. It has 4 columns storing 2 ⁇ 2 bits, and stores 64800 / (2 ⁇ 2) bits in the column direction.
  • the first column of the four columns of the memory 31 starts writing at the address 0 position, the second column starts writing at the second position, and the third position.
  • the writing start position of the column is the address 4 position, and the writing start position of the fourth column is the address 7 position, respectively.
  • the multiple b is 2.
  • the multiple b is 1 and the modulation scheme is, for example, 16 QAM, and the bit number m of one symbol is 4 bits, according to FIG. It has 4 columns storing 4 ⁇ 1 bits, and stores 64800 / (4 ⁇ 1) bits in the column direction.
  • the write start position of the first column is the position of address 0
  • the write start position of the second column is the position of address 2
  • the write start position of the second column is the address 4 position
  • the write start position of the fourth column is the address 7 position.
  • the multiple b is 2 and, for example, 16 QAM is employed as the modulation scheme, and the bit number m of one symbol is 4 bits, according to FIG. It has 8 columns for storing 4 ⁇ 2 bits, and stores 64800 / (4 ⁇ 2) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the writing start position of the second column is the address 2 position
  • the writing start position of the fourth column is the address 4 position
  • the writing start position of the fifth column is the address 4
  • the position and the writing start position of the 6th column are the address 5 position
  • the writing start position of the 7th column is the address 7 position and the writing start position of the 8th column
  • the address is 7 positions, respectively.
  • the multiple b is 1 and, for example, 64 QAM is employed as the modulation scheme, and the bit number m of one symbol is 6 bits, according to FIG. It has 6 columns for storing 6 ⁇ 1 bits, and stores 64800 / (6 ⁇ 1) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address position 2
  • the start position of the second column is the address 5 position
  • the start position of the 4th column is the address position 9
  • the start position of the 5th column is the address 10
  • the position and the write start position of the sixth column are the address 13 positions, respectively.
  • multiple b is 2 and, for example, 64 QAM is employed as the modulation scheme, and the number of bits m of one symbol is 6 bits, according to FIG. It has 12 columns storing 6 ⁇ 2 bits, and stores 64800 / (6 ⁇ 2) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the start position of the second column is the address 2 position
  • the start position of the 4th column is the address position 2
  • the start position of the 5th column is the address 3
  • the position and the writing start position of the sixth column are the address 4 position
  • the writing start position of the 7th column is the address 4 position
  • the address 5 position and the writing start position of the 9th column are the address 5 position
  • the 12th color Position of the writing start is set to the position whose address is 9, are respectively.
  • the multiple b is 1 and the modulation scheme is 256 QAM, for example, and the number of bits m of one symbol is 8 bits, according to FIG. It has 8 columns for storing 8 ⁇ 1 bits, and stores 64800 / (8 ⁇ 1) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the writing start position of the second column is the address 2 position
  • the writing start position of the fourth column is the address 4 position
  • the writing start position of the fifth column is the address 4
  • the position and the writing start position of the 6th column are the address 5 position
  • the writing start position of the 7th column is the address 7 position and the writing start position of the 8th column
  • the address is 7 positions, respectively.
  • the multiple b is 2 and the modulation scheme is 256 QAM, for example, and the bit number m of one symbol is 8 bits, according to FIG. It has 16 columns storing 8 ⁇ 2 bits, and stores 64800 / (8 ⁇ 2) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 2 position
  • the writing start position of the second column is the address 2 position
  • the writing start position of the fourth column is the address 2 position
  • the writing start position of the 5th column is the address 2
  • the position and the writing start position of the 6th column are the address 3 position
  • the writing start position of the 7th column is the address 7 position and the writing start position of the 8th column
  • the position of the address 15 and the position of the writing start of the 9th column are the position of the address 16 and the position of the writing of the 10th column is the position of the address 20 and the writing start of the 11th column
  • the location of the address is 22 and the 12th
  • the writing start position of the address is 22 positions
  • the writing start position of the 13th column is 27 positions of the address
  • the writing start position of the 14th column is 27 positions of the address
  • the write start position of the 15th column is 28 positions for the address, and the
  • the multiple b is 1 and the modulation scheme is, for example, 1024 QAM, and the number of bits m of one symbol is 10 bits, according to FIG. It has 10 columns for storing 10 ⁇ 1 bits, and stores 64800 / (10 ⁇ 1) bits in the column direction.
  • the writing start position of the first column is the position of address 0
  • the writing start position of the second column is the position of address 3
  • the writing start position of the second column is the address 6 position
  • the writing start position of the fourth column is the address 8 position
  • the writing start position of the fifth column is the address 11
  • the position and the writing start position of the 6th column are the address 13 position
  • the writing start position of the 7th column is the address 15 position and the writing start position of the 8th column
  • the position of the address 17 and the position of the writing start of the 9th column are the position of the address 18 and the position of the writing of the 10th column is the position of the address 20.
  • the multiple b is 2 and the modulation scheme is, for example, 1024 QAM, and the bit number m of one symbol is 10 bits, according to FIG. It has 20 columns for storing 10 ⁇ 2 bits, and stores 64800 / (10 ⁇ 2) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 1 position
  • the writing start position of the second column is the address 3 position
  • the writing start position of the fourth column is the address 4 position
  • the writing start position of the fifth column is the address 5
  • the position and the writing start position of the 6th column are the address 6 position
  • the writing start position of the 7th column is the address 6 position
  • the position of address 9 and the position of writing start of the 9th column are the position of address 13 and the position of writing start of the 10th column is the position of address 14 and the writing start of the 11th column Position is the address position 14 and the 12th
  • the writing start position of the address is 16 positions
  • the writing start position of the 13th column is 21 positions of the address
  • the writing start position of the 14th column is 21 positions of the address
  • the writing start position of the 15th column is the address 23 position
  • the writing start position of the 16th column is
  • multiple b is 1 and, for example, 4096 QAM is employed as the modulation scheme, and the number of bits m of one symbol is 12 bits, according to FIG. It has 12 columns storing 12 ⁇ 1 bits, and stores 64800 / (12 ⁇ 1) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the start position of the second column is the address 2 position
  • the start position of the 4th column is the address position 2
  • the start position of the 5th column is the address 3
  • the position and the writing start position of the sixth column are the address 4 position
  • the writing start position of the 7th column is the address 4 position
  • the address 5 position and the writing start position of the 9th column are the address 5 position
  • the 12th color Position of the writing start is set to the position whose address is 9, are respectively.
  • the multiple b is 2 and, for example, 4096 QAM is employed as the modulation scheme, and the bit number m of one symbol is 12 bits, according to FIG. It has 24 columns storing 12 ⁇ 2 bits, and stores 64800 / (12 ⁇ 2) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 5 position
  • the writing start position of the second column is the address 8 position
  • the writing start position of the fourth column is the address 8 position
  • the writing start position of the fifth column is the address 8
  • the position and the writing start position of the 6th column are the address 8 position
  • the writing start position of the 7th column is the address 10 position and the writing start position of the 8th column
  • the position of address 10 and the position of writing start of the 9th column are the position of address 10 and the position of writing start of the 10th column are the position of address 12 and the position of writing of 11th column
  • the position of the address is 13 and the 12th
  • the writing start position of the ram is the address 16 position
  • the writing start position of the 13th column is the address 17 position
  • the writing start position of the 14th column is the address 19 position
  • the writing start position of the 15th column is the address 21 position
  • FIG. 26 shows the number of columns of the memory 31 required for column twist interleaving, and the LDPC code for each of 10 code rates with a code length N of 16200 specified in the DVB-T.2 standard, and The address of the start position is shown for each modulation scheme.
  • the multiple b is 1 and the modulation scheme is, for example, QPSK, and the bit number m of one symbol is 2 bits, according to FIG. 26, according to FIG. It has 2 columns storing 2 ⁇ 1 bits, and stores 16200 / (2 ⁇ 1) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position, respectively. Be done.
  • the multiple b is 2 and the modulation scheme is, for example, QPSK, and the bit number m of one symbol is 2 bits, according to FIG. 26, according to FIG. It has 4 columns storing 2 ⁇ 2 bits, and stores 16200 / (2 ⁇ 2) bits in the column direction.
  • the write start position of the first column is the position of address 0
  • the write start position of the second column is the position of address 2
  • the write start position of the third column is the address 3 position
  • the write start position of the fourth column is the address 3 position.
  • the multiple b is 1 and the modulation scheme is, for example, 16 QAM, and the number of bits m of one symbol is 4 bits, according to FIG. It has 4 columns storing 4 ⁇ 1 bits, and stores 16200 / (4 ⁇ 1) bits in the column direction.
  • the write start position of the first column is the position of address 0
  • the write start position of the second column is the position of address 2
  • the write start position of the third column is the address 3 position
  • the write start position of the fourth column is the address 3 position.
  • the multiple b is 2 and, for example, 16 QAM is employed as the modulation scheme, and the bit number m of one symbol is 4 bits, according to FIG. 26, according to FIG. It has 8 columns storing 4 ⁇ 2 bits, and stores 16200 / (4 ⁇ 2) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the writing start position of the second column is the address 0 position
  • the writing start position of the fourth column is the address 1 position
  • the writing start position of the fifth column is the address 7
  • the position and the writing start position of the 6th column are the address 20 position
  • the writing start position of the 7th column is the address 20 position
  • the writing start position of the 8th column The address is 21 positions, respectively.
  • the multiple b is 1 and the modulation scheme is, for example, 64 QAM, and the bit number m of one symbol is 6 bits, according to FIG. 26, according to FIG. It has 6 columns for storing 6 ⁇ 1 bits, and stores 16200 / (6 ⁇ 1) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the writing start position of the second column is the address 2 position
  • the writing start position of the 4th column is the address 3 position
  • the writing start position of the 5th column is the address 7
  • the position and the write start position of the sixth column are the address 7 positions, respectively.
  • multiple b is 2 and, for example, 64 QAM is employed as the modulation scheme, and the number of bits m of one symbol is 6 bits, according to FIG. It has 12 columns storing 6 ⁇ 2 bits, and stores 16200 / (6 ⁇ 2) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the writing start position of the second column is the address 0 position
  • the writing start position of the fourth column is the address 2 position
  • the writing start position of the fifth column is the address 2
  • the position and the writing start position of the 6th column are the address 2 position
  • the writing start position of the 7th column is the address 3 position and the writing start position of the 8th column
  • the address 3 position and the writing start position of the 9th column are the address 3 position and the writing start position of the 10th column is the address 6 position and the writing start of the 11th column
  • the multiple b is 1 and the modulation scheme is, for example, 256 QAM, and the bit number m of one symbol is 8 bits, according to FIG. 26, according to FIG. It has 8 columns for storing 8 ⁇ 1 bits, and stores 16200 / (8 ⁇ 1) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the writing start position of the second column is the address 0 position
  • the writing start position of the fourth column is the address 1 position
  • the writing start position of the fifth column is the address 7
  • the position and the writing start position of the 6th column are the address 20 position
  • the writing start position of the 7th column is the address 20 position
  • the writing start position of the 8th column The address is 21 positions, respectively.
  • the multiple b is 1 and the modulation scheme is, for example, 1024 QAM, and the bit number m of one symbol is 10 bits, according to FIG. 26, according to FIG. It has 10 columns storing 10 ⁇ 1 bits, and stores 16200 / (10 ⁇ 1) bits in the column direction.
  • the writing start position of the first column is the position of address 0
  • the writing start position of the second column is the position of address 1
  • the start position of the second column is the address 2 position
  • the start position of the 4th column is the address position 2
  • the start position of the 5th column is the address 3
  • the position and the writing start position of the 6th column are the address 3 position
  • the writing start position of the 7th column is the address 4 position
  • the position of address 4 and the position of writing start of the ninth column are the position of address 5 and the position of writing of the tenth column is the position of address 7 and so on.
  • the multiple b is 2 and the modulation scheme is, for example, 1024 QAM, and the bit number m of one symbol is 10 bits, according to FIG. 26, according to FIG. It has 20 columns for storing 10 ⁇ 2 bits, and stores 16200 / (10 ⁇ 2) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the writing start position of the second column is the address 0 position
  • the writing start position of the fourth column is the address 2 position
  • the writing start position of the fifth column is the address 2
  • the position and the writing start position of the 6th column are the address 2 position
  • the writing start position of the 7th column is the address 2 position and the writing start position of the 8th column
  • the position of address 2 and the position of writing start of the 9th column are the position of address 5 and the position of writing start of the 10th column is the position of address 5 and the position of writing of the 11th column Position is the address 5 position and the 12th color
  • the writing start position is the address 5 position
  • the writing start position of the 13th column is the address 5 position
  • the writing start position of the 14th column is the address 7 position
  • the writing start position of the 15th column is the address 7 position
  • the writing start position of the 16th column
  • the multiple b is 1 and the modulation scheme is, for example, 4096 QAM, and the bit number m of one symbol is 12 bits, according to FIG. 26, according to FIG. It has 12 columns storing 12 ⁇ 1 bits, and stores 16200 / (12 ⁇ 1) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the writing start position of the second column is the address 0 position
  • the writing start position of the fourth column is the address 2 position
  • the writing start position of the fifth column is the address 2
  • the position and the writing start position of the 6th column are the address 2 position
  • the writing start position of the 7th column is the address 3 position and the writing start position of the 8th column
  • the address 3 position and the writing start position of the 9th column are the address 3 position and the writing start position of the 10th column is the address 6 position and the writing start of the 11th column
  • the bit number m of one symbol is 12 bits, according to FIG. 26, according to FIG. It has 24 columns storing 12 ⁇ 2 bits, and stores 16200 / (12 ⁇ 2) bits in the column direction.
  • the write start position of the first column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the write start position of the second column is the address 0 position
  • the write start position of the fourth column is the address 0 position
  • the write start position of the fifth column is the address 0
  • the position and the writing start position of the sixth column are the address 0 position
  • the writing start position of the 7th column is the address 0 position and the writing start position of the 8th column
  • the address 1 position and the 9th column writing start position are the address 1 position
  • the 10th column writing start position is the address 1 position and the 11th column writing start Position is the address 2 and the 12th color
  • the writing start position of the address is 2 positions
  • the writing start position of the 15th column is the address 7 position
  • the writing start position of the 16th column is the address 9 position
  • FIG. 27 is a flowchart for explaining the processing performed by the LDPC encoder 115, the bit interleaver 116, and the QAM encoder 117 of FIG.
  • the LDPC encoder 115 waits for the LDPC target data to be supplied from the BCH encoder 114, and encodes the LDPC target data into an LDPC code in step S101, and supplies the LDPC code to the bit interleaver 116. The process proceeds to step S102.
  • step S102 the bit interleaver 116 performs bit interleaving on the LDPC code from the LDPC encoder 115, supplies a symbol obtained by symbolizing the LDPC code after the bit interleaving to the QAM encoder 117, and The process proceeds to step S103.
  • step S102 in the bit interleaver 116 (FIG. 9), the parity interleaver 23 performs parity interleaving on the LDPC code from the LDPC encoder 115, and the LDPC code after the parity interleaving is converted to a column twist inter It is supplied to the lever 24.
  • the column twist interleaver 24 performs column twist interleaving on the LDPC code from the parity interleaver 23 and supplies the result to the demultiplexer 25.
  • the demultiplexer 25 replaces the code bits of the LDPC code after column twist interleaving by the column twist interleaver 24 and performs a replacement process of using the replaced code bits as symbol bits (bits representing a symbol) of a symbol.
  • the replacement process by the demultiplexer 25 can be performed according to the assignment rules, in addition to the first to fourth replacement methods shown in FIGS. 18 and 19.
  • the assignment rule is a rule for assigning code bits of an LDPC code to symbol bits representing a symbol, the details of which will be described later.
  • the symbols obtained by the permutation processing by the demultiplexer 25 are supplied from the demultiplexer 25 to the QAM encoder 117.
  • step S103 the QAM encoder 117 maps the symbols from the demultiplexer 25 to signal points determined by the modulation scheme of the quadrature modulation performed by the QAM encoder 117 and performs quadrature modulation, and the resulting data is a time interleaver It supplies to 118.
  • parity interleaving and column twist interleaving can improve the resistance to erasure and burst errors when transmitting a plurality of code bits of an LDPC code as one symbol.
  • the parity interleaver 23, which is a block that performs parity interleaving, and the column twist interleaver 24, which is a block that performs column twist interleaving, are separately configured.
  • the parity interleaver 23 and the column twist interleaver 24 can be integrally configured.
  • both parity interleaving and column twist interleaving can be performed by writing and reading code bits in the memory, and an address (write address) at which the code bits are written is an address at which the code bits are read. It can be represented by a matrix that converts to (read address).
  • parity interleaving is performed by converting code bits by the matrix, and further parity thereof is generated.
  • the result of column twist interleaving of the LDPC code after interleaving can be obtained.
  • the demultiplexer 25 can be integrally configured.
  • the replacement process performed by the demultiplexer 25 can also be represented by a matrix for converting the write address of the memory 31 storing the LDPC code into the read address.
  • parity interleaving and column twist interleaving may be performed, or none of them may be performed.
  • the simulation was performed using a channel with a flutter with D / U of 0 dB.
  • FIG. 28 shows a model of the communication channel adopted in the simulation.
  • a of FIG. 28 shows a flutter model adopted in the simulation.
  • B of FIG. 28 shows a model of a channel with flutter represented by the model of A of FIG.
  • H represents the model of the flutter of A of FIG.
  • N represents ICI (Inter Carrier Interference)
  • the expected value of the power E [N 2 ] was approximated by AWGN.
  • FIGS. 29 and 30 show the relationship between the error rate obtained by simulation and the Doppler frequency f d of flutter.
  • FIG. 29 shows the relationship between the error rate and the Doppler frequency f d when the modulation scheme is 16 QAM, the coding rate (r) is (3/4), and the replacement scheme is the first replacement scheme. It shows.
  • FIG. 30 shows the relationship between the error rate and the Doppler frequency f d when the modulation scheme is 64 QAM, the coding rate (r) is (5/6), and the replacement scheme is the first replacement scheme. It shows.
  • the bold line shows the relationship between the error rate and the Doppler frequency f d in the case where all of the parity interleaving, column twist interleaving and replacement processing are performed
  • the thin line is the parity It shows the relationship between the error rate and the Doppler frequency f d in the case where only the replacing process is performed among the interleaving, column twist interleaving, and the replacing process.
  • the error rate is improved (smaller) in the case of performing all of the parity interleaving, the column twist interleaving, and the replacement process than in the case of performing only the replacement process. I understand that.
  • FIG. 31 is a block diagram showing a configuration example of the LDPC encoder 115 of FIG.
  • the LDPC encoder 122 of FIG. 8 is similarly configured.
  • LDPC codes of two code lengths N, 64800 bits and 16200 bits, are defined.
  • the LDPC encoder 115 performs, for example, such coding (error correction coding) with an LDPC code of each code rate N of 64800 bits or 16200 bits for each code length N and for each code rate. It can be performed according to the prepared check matrix H.
  • the LDPC encoder 115 includes an encoding processing unit 601 and a storage unit 602.
  • the coding processing unit 601 includes a coding rate setting unit 611, an initial value table reading unit 612, a check matrix generation unit 613, an information bit reading unit 614, a coding parity calculation unit 615, and a control unit 616.
  • LDPC encoding of the LDPC target data supplied to 115 is performed, and the resulting LDPC code is supplied to the bit interleaver 116 (FIG. 8).
  • the coding rate setting unit 611 sets the code length N and the coding rate of the LDPC code, for example, according to the operation of the operator.
  • the initial value table reading unit 612 reads out, from the storage unit 602, a check matrix initial value table, which will be described later, corresponding to the code length N and the coding rate set by the coding rate setting unit 611.
  • the parity check matrix generation unit 613 sets the code length N set by the coding rate setting unit 611 and the information length K according to the coding rate, based on the parity check matrix initial value table read by the initial value table reading unit 612.
  • a check matrix H is generated by arranging 1 element of the information matrix HA corresponding to the long N-parity length M) in a column direction in a period of 360 columns (number of columns P of units of cyclic structure), and a storage unit Store in 602.
  • the information bit reading unit 614 reads (extracts) information bits for the information length K from the LDPC target data supplied to the LDPC encoder 115.
  • the encoding parity operation unit 615 reads out the parity check matrix H generated by the parity check matrix generation unit 613 from the storage unit 602, and uses the parity check matrix H to specify parity bits for the information bits read out by the information bit read out unit 614
  • a code word (LDPC code) is generated by calculation based on a formula.
  • the control unit 616 controls each block constituting the encoding processing unit 601.
  • the storage unit 602 stores, for example, a plurality of parity check matrix initial value tables corresponding to the plurality of coding rates shown in FIGS. 12 and 13 for each of the code lengths N such as 64800 bits and 16200 bits. It is done. In addition, the storage unit 602 temporarily stores data necessary for the processing of the encoding processing unit 601.
  • FIG. 32 is a flowchart for explaining the process of the LDPC encoder 115 of FIG.
  • step S201 the coding rate setting unit 611 determines (sets) the code length N for performing LDPC encoding and the coding rate r.
  • step S 202 the initial value table reading unit 612 reads from the storage unit 602 a predetermined check matrix initial value table corresponding to the code length N and the coding rate r determined by the coding rate setting unit 611. .
  • the parity check matrix generation unit 613 uses the parity check matrix initial value table read out from the storage unit 602 by the initial value table reading unit 612, and determines the code length N and the coding rate determined by the coding rate setting unit 611.
  • the parity check matrix H of the LDPC code of r is obtained (generated), supplied to the storage unit 602 and stored.
  • step S205 the encoding parity operation unit 615 sequentially operates parity bits of the code word c that satisfy the equation (8).
  • c represents a row vector as a codeword (LDPC code), and c T represents transposition of the row vector c.
  • step S206 the control unit 616 determines whether to end the LDPC encoding. If it is determined in step S206 that the end of LDPC encoding is not determined, that is, for example, there is still LDPC target data to be subjected to LDPC encoding, the process returns to step S201 (or step S204). The processes of S201 (or step S204) to S206 are repeated.
  • step S206 when it is determined in step S206 that the LDPC encoding is to be ended, that is, for example, there is no LDPC target data to be subjected to LDPC encoding, the LDPC encoder 115 ends the processing.
  • the parity check matrix initial value table corresponding to each code length N and each coding rate r is prepared, and the LDPC encoder 115 determines that the predetermined code length N has a predetermined coding rate r.
  • the LDPC coding is performed using a parity check matrix H generated from a parity check matrix initial value table corresponding to the predetermined code length N and the predetermined coding rate r.
  • the parity check matrix initial value table contains information matrix H A corresponding to code length N of LDPC code (LDPC code defined by parity check matrix H) and information length K according to coding rate r of parity check matrix H (FIG. 10). ) Is a table representing the position of one element of) for every 360 columns (number P of units of cyclic structure), and is created in advance for each code length N and each parity check matrix H of each coding rate r.
  • FIG. 33 shows an example of a parity check matrix initial value table.
  • FIG. 33 shows that the code rate N is 16200 bits and the coding rate (the coding rate on the notation of DVB-T. 2) r is 1 ⁇ 4, as defined in the DVB-T. 2 standard.
  • the parity check matrix initial value table for parity check matrix H is shown.
  • the parity check matrix generation unit 613 obtains the parity check matrix H as follows using the parity check matrix initial value table.
  • FIG. 34 shows a method of obtaining the parity check matrix H from the parity check matrix initial value table.
  • the parity check matrix initial value table in FIG. 34 is a parity check matrix initial value for a parity check matrix H having a code length N of 16200 bits and a coding rate r of 2/3 defined in the DVB-T.2 standard. It shows a table.
  • the parity check matrix initial value table has 360 columns of positions of elements 1 of the information matrix H A (FIG. 10) corresponding to the information length K according to the code length N of the LDPC code and the coding rate r. It is a table representing (the number of columns P of units of cyclic structure), and in its i-th row, the row number of 1 element of 1 + 360 ⁇ (i ⁇ 1) column of parity check matrix H (check matrix H The row number where the row number of the first row is 0 is arranged by the number of column weights of the 1 + 360 ⁇ (i ⁇ 1) th column.
  • the number of rows k + 1 of the parity check matrix initial value table differs depending on the information length K.
  • Equation (9) holds between the information length K and the number of rows k + 1 of the parity check matrix initial value table.
  • 360 in the equation (9) is the number of columns P of the unit of the cyclic structure described in FIG.
  • 13 numerical values are arranged in the first to third rows, and three in the fourth to k + 1th rows (the 30th row in FIG. 34). The numbers are in line.
  • the column weights of the parity check matrix H determined from the parity check matrix initial value table of FIG. 34 are 13 from the first column to 1 + 360 ⁇ (3-1) ⁇ 1th column, and 1 + 360 ⁇ (3-1) From the column to the K column are three.
  • the first row of the parity check matrix initial value table in FIG. 34 is 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620, 2622, which corresponds to the parity check matrix H
  • the row number is 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620, 2622
  • the element of the row is 1 (and the other elements Indicates that 0 is 0).
  • the second row of the parity check matrix initial value table in FIG. 34 is 1,122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358, 3108, which corresponds to 361 of parity check matrix H.
  • the row number is 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358, 3108, indicating that the element is 1 ing.
  • the parity check matrix initial value table represents the position of one element of the information matrix H A of the parity check matrix H for every 360 columns.
  • the columns other than the 1 + 360 ⁇ (i ⁇ 1) -th column of the parity check matrix H, that is, each column from the 2 + 360 ⁇ (i ⁇ 1) -th column to the 360 ⁇ ith column is a parity check matrix initial value table
  • the first element of the 1 + 360 ⁇ (i ⁇ 1) th column, which is determined by the above, is cyclically cyclically arranged in the downward direction (downward direction of the column) according to the parity length M.
  • the numerical value of the j-th column (j-th from the left) in the i-th row (i-th from the top) of the parity check matrix initial value table is denoted as h i, j and j in the w-th column of the parity check matrix H
  • the row number H of the element of column 1 in column w other than the column 1 + 360 ⁇ (i ⁇ 1) of parity check matrix H w j can be obtained by equation (10).
  • mod (x, y) means the remainder of dividing x by y.
  • P is the number of columns of units of the cyclic structure described above, and for example, in the DVB-T.2 standard, it is 360 as described above.
  • the parity check matrix generation unit 613 (FIG. 31) specifies the row number of the element 1 in the 1 + 360 ⁇ (i ⁇ 1) -th column of the parity check matrix H using the parity check matrix initial value table.
  • the parity check matrix generation unit 613 sets the row number H wj of the element of 1 in the w-th column other than the 1 + 360 ⁇ (i ⁇ 1) -th column of the parity check matrix H According to 10), a parity check matrix H is generated in which the element of the row number obtained by the above is one.
  • digital broadcasting for mobile terminals is a standard for digital broadcasting for fixed terminals.
  • the specifications of a transmitter and a receiver according to DVB-T.2 may be performed without changing as much as possible. If possible, it is advantageous in terms of cost.
  • the LDPC code with a shorter code length is the LDPC code than the LDPC code with a long code length.
  • the number of repetitions of decoding of the LDPC code (the number of iterations of decoding C) is more limited than in the case of the fixed terminal.
  • the 16 k-bit LDPC code defined in DVB-T.2 may not be sufficiently resistant to errors.
  • the transmitter 11 (FIG. 7) is suitable for digital broadcasting for mobile terminals, which is a new 16k-bit LDPC code that is more resistant to errors than the 16k-bit LDPC code specified in DVB-T.2. It can be used as a digital LDPC code (hereinafter, also referred to as a portable LDPC code) to perform digital broadcasting for portable terminals.
  • a digital LDPC code hereinafter, also referred to as a portable LDPC code
  • the parity of the parity check matrix H is the same as the LDPC code defined in DVB-T.2 from the viewpoint of maintaining the compatibility with DVB-T.2 as much as possible.
  • the matrix H T has a staircase structure (FIG. 11).
  • the information matrix H A of the parity check matrix H has a cyclic structure, and the number of columns P of units of the cyclic structure is 360, as in the LDPC code specified in DVB-T.2. I assume.
  • FIGS. 35 to 43 are diagrams showing examples of parity check matrix initial value tables of (portable) LDPC codes with a code length N of 16 k bits as described above.
  • FIG. 35 shows a parity check matrix initial value table for a parity check matrix H having a code length N of 16 k bits and a coding rate r of 1/5.
  • FIG. 36 shows a parity check matrix initial value table for a parity check matrix H having a code length N of 16 k bits and a coding rate r of 4/15.
  • FIG. 37 shows a parity check matrix initial value table for a parity check matrix H having a code length N of 16 k bits and a coding rate r of 1/3.
  • FIG. 38 shows a parity check matrix initial value table for a parity check matrix H having a code length N of 16 k bits and a coding rate r of 2/5.
  • FIG. 39 shows a parity check matrix initial value table for a parity check matrix H having a code length N of 16 k bits and a coding rate r of 4/9.
  • FIG. 40 shows a parity check matrix initial value table for a parity check matrix H having a code length N of 16 k bits and a coding rate r of 7/15.
  • FIG. 41 shows a parity check matrix initial value table for a parity check matrix H having a code length N of 16 k bits and a coding rate r of 8/15.
  • FIG. 42 shows a parity check matrix initial value table for a parity check matrix H having a code length N of 16 k bits and a coding rate r of 3/5.
  • FIG. 43 shows a parity check matrix initial value table for a parity check matrix H having a code length N of 16 k bits and a coding rate r of 2/3.
  • the LDPC encoder 115 uses the parity check matrix H obtained from the parity check matrix initial value table shown in FIG. 35 to FIG. Of the coding rate r of 1/5, 4/15, 1/3, 2/5, 4/9, 7/15, 8/15, 3/5, and 2/3 Perform coding to any LDPC code.
  • the LDPC code obtained using the parity check matrix H obtained from the parity check matrix initial value table of FIGS. 35 to 43 is a good-performance LDPC code.
  • a good-performance LDPC code is an LDPC code obtained from an appropriate parity check matrix H.
  • an appropriate parity check matrix H means that the LDPC code obtained from the parity check matrix H has a low E s / N 0 (signal power to noise power ratio per symbol) or E b / N o (per bit). This is a check matrix that satisfies a predetermined condition that makes the BER (Bit Error Rate) smaller when transmitting at a signal power to noise power ratio).
  • An appropriate parity check matrix H can be obtained, for example, by performing a simulation to measure BER when an LDPC code obtained from various parity check matrices satisfying a predetermined condition is transmitted at a low E s / N o .
  • the cycle 4 is an element of 1 There is no loop, etc.
  • the predetermined condition to be satisfied by the appropriate parity check matrix H can be appropriately determined from the viewpoint of improvement in the decoding performance of the LDPC code, facilitation (simplification) of the decoding process of the LDPC code, and the like.
  • FIGS. 44 and 45 are diagrams for explaining density evolution in which an analysis result is obtained as a predetermined condition that an appropriate check matrix H should satisfy.
  • Density evolution is a code analysis method that calculates the expected value of the error probability for the entire LDPC code (ensemble) with a code length N of ⁇ ⁇ ⁇ ⁇ characterized by the later-described degree sequence (degree sequence). It is.
  • the variance of noise when the variance of noise is increased from 0, the expected value of error probability of an ensemble is initially 0, but the variance of noise is greater than or equal to a threshold When it becomes, it is not 0.
  • the performance of the ensemble is improved by comparing the noise variance threshold (hereinafter also referred to as performance threshold) where the expected value of the error probability is not 0. You can decide
  • a good-performance LDPC code can be found among the LDPC codes belonging to the ensemble, if a good-performance ensemble is found.
  • the above-mentioned degree sequence indicates the proportion of variable nodes or check nodes having weights of respective values with respect to the code length N of the LDPC code.
  • the weight (column weight) of all variable nodes is 3 and the weight (row weight) of all check nodes is 6 It belongs to the ensemble characterized by the sequence.
  • FIG. 44 shows a Tanner graph of such an ensemble.
  • Each variable node is connected with three edges equal to the column weight, so there are a total of only 3N branches connected to N variable nodes.
  • branches equal to the row weight are connected to each check node, so there are a total of 3N branches connected to N / 2 check nodes.
  • the interleaver randomly rearranges the 3N branches connected to the N variable nodes, and each branch after the rearrangement is connected to the N / 2 check nodes of the 3N branches. Connect to one of the houses.
  • an interleaver through which a branch connected to a variable node and a branch connected to a check node pass is divided into multiple (multi edges), whereby characterization of the ensemble is more Strictly done.
  • FIG. 45 shows an example of a Tanner graph of a multi-edge type ensemble.
  • the Tanner graph in FIG. 45 there is one branch connected to the first interleaver, and only one variable node connected to the second interleaver has 0 variable nodes, and one branch connected to the first interleaver.
  • the branch connected to the second interleaver has only two variable nodes with two branches, the branch connected to the first interleaver has zero branches, and the branch connected to the second interleaver has only two variable nodes v3 each Exists.
  • the Tanner graph of FIG. 45 there are two branches connected to the first interleaver, only one check node c connected to the second interleaver, and two branches connected to the first interleaver.
  • the branch connected to the second interleaver has only two check nodes c2
  • the branch connected to the first interleaver has zero branches
  • the branch connected to the second interleaver has only three check nodes c3 Exists.
  • the performance threshold of E b / N 0 where BER starts to fall (becomes smaller) due to multi-edge type density evolution Finds an ensemble whose value is less than or equal to a predetermined value, and among the LDPC codes belonging to the ensemble, the LDPC code that reduces the BER in a plurality of modulation schemes used in digital broadcasting for mobile terminals such as 16 QAM and 64 QAM It was selected as a good LDPC code.
  • parity check matrix initial value tables of FIGS. 35 to 43 described above are parity check matrix initial value tables of an LDPC code having a code length N of 16 k bits, which are obtained by the above simulation.
  • FIG. 46 is the same as FIGS. 35 to 43, in which the code length N is 16 k bits, 1/5/4/15, 1/3, 2/5, 4/9, 7/15, 8/15, 3/5 , And 2/3 are diagrams showing the minimum cycle length and the performance threshold of the parity check matrix H obtained from the parity check matrix initial value table of each of 9 types of LDPC codes.
  • the minimum cycle length of the parity check matrix H with a coding rate r of 1/5, 4/15 and 3/5 is 8
  • the minimum cycle length of the parity check matrix H with coding rate r of 1/3, 2/5, 4/9, 7/15, 8/15, and 2/3 becomes 6 cycles, respectively.
  • cycle 4 does not exist in the parity check matrix H obtained from the parity check matrix initial value table of FIGS.
  • the performance threshold tends to improve (decrease) as the coding rate r decreases.
  • FIG. 47 is a view for explaining a parity check matrix H (which is obtained from a parity check matrix initial value table) (hereinafter also referred to as parity check matrix H of portable LDPC code) of FIGS.
  • the column weight is X
  • the column weight is Y1
  • the column weight is Y2.
  • the column weight is 2 and for the last 1 column, the column weight is 1.
  • FIG. 52 is a diagram showing the column numbers KX, KY1, KY2, and M and the column weights X, Y1, and Y2 of FIG. 47 for 2/3).
  • the columns closer to the top (left side) are similar to the parity check matrix defined in DVB-T. 2 described in FIGS.
  • the column weight tends to be large, and hence the leading code bit of the portable LDPC code tends to be more robust (error resistant).
  • FIG. 49 is a diagram showing simulation results of BER of the portable LDPC code of FIG. 35 to FIG.
  • a communication channel (channel) of AWGN is assumed, BPSK is adopted as a modulation method, and 50 times is adopted as the number of times of iterative decoding C.
  • the horizontal axis represents E s / N 0 (signal power to noise power ratio per symbol), and the vertical axis represents BER.
  • the coding rate r of the portable LDPC code r 1/5, 4/15, 1/3, 2/5, 4/9, 7/15, 8/15, 3/5, and 2/3
  • the code length N of the same coding rate is in DVB-T. 2
  • a 16k LDPC code (hereinafter also referred to as a standard 16k code) is defined.
  • the coding rate r of the portable LDPC code is 1/5, 4/15, 1/3, 2/5, 4/9, 7/15, 8/15, 3/5, and 2 /
  • a coding rate identical to 4/15, 7/15 and 8/15 out of 3 does not exist in the standard 16k code.
  • the intervals in the direction of E s / N 0 are arranged at relatively equal intervals at short intervals of less than or equal to a predetermined interval of about 1 dB.
  • the coding rate r is 1/5 (DVB-T.2 notation because 4/15, 7/15, 8/15 is not present in the coding rate r of the standard 16k code).
  • the above is between the BER for 1/4) and the BER for the coding rate r 1/3 and for the coding rate r 4/9 (1/2 in DVB-T.2 notation)
  • E s / N 0 between BER of BER and code rate r of 3/5, a relatively large gap of about 2 dB is open, and such a large gap is opened, standard 16k The order of the BER of the code becomes uneven.
  • the BER has a portion with a large gap of about 2 db, and the BER is less than about 1 db less than the standard 16k code in which the arrangement of the BER is uneven.
  • the portable LDPC code arranged at relatively equal intervals at an interval has an advantage that it is easy to select a coding rate to be used for broadcasting according to the condition of the channel (communication path 13) or the like.
  • FIG. 50 is a block diagram showing a configuration example of the receiving device 12 of FIG.
  • An OFDM processing unit (OFDM operation) 151 receives an OFDM signal from the transmitter 11 (FIG. 7) and performs signal processing of the OFDM signal. Data (symbols) obtained by the OFDM processing unit 151 performing signal processing are supplied to a frame management unit (Frame Management) 152.
  • OFDM operation receives an OFDM signal from the transmitter 11 (FIG. 7) and performs signal processing of the OFDM signal.
  • Data (symbols) obtained by the OFDM processing unit 151 performing signal processing are supplied to a frame management unit (Frame Management) 152.
  • the frame management unit 152 processes (frames interprets) a frame composed of symbols supplied from the OFDM processing unit 151, and obtains a symbol of target data obtained as a result thereof and a symbol of control data as a frequency deinterleaver. (Frequency Deinterleaver) 161 and 153, respectively.
  • the frequency deinterleaver 153 performs frequency deinterleaving in symbol units on the symbols from the frame management unit 152, and supplies the result to a QAM decoder (QAM decoder) 154.
  • QAM decoder QAM decoder
  • the QAM decoder 154 demaps (signal point location decoding) the symbols (symbols arranged at signal points) from the frequency deinterleaver 153 and orthogonally demodulates them, and the resulting data (LDPC code) is an LDPC decoder (LDPC decoder) 155 is supplied.
  • the LDPC decoder 155 performs LDPC decoding of the LDPC code from the QAM decoder 154, and supplies the resulting LDPC target data (here, BCH code) to a BCH decoder (BCH decoder) 156.
  • the BCH decoder 156 performs BCH decoding of the LDPC target data from the LDPC decoder 155, and outputs control data (signaling) obtained as a result.
  • the frequency deinterleaver 161 performs frequency deinterleaving in symbol units on the symbols from the frame management unit 152, and supplies the result to the MISO / MIMO decoder (MISO / MIMO decoder) 162.
  • MISO / MIMO decoder MISO / MIMO decoder
  • the MISO / MIMO decoder 162 performs space-time decoding of data (symbols) from the frequency deinterleaver 161 and supplies the data to a time deinterleaver (Time Deinterleaver) 163.
  • the time deinterleaver 163 performs time deinterleaving on a symbol basis for data (symbols) from the MISO / MIMO decoder 162 and supplies the data to a QAM decoder (QAM) decoder 164.
  • QAM QAM decoder
  • the QAM decoder 164 demaps (signal point arrangement decoding) the symbols (symbols arranged at signal points) from the time deinterleaver 163 and orthogonally demodulates the resulting data (symbols).
  • the signal is supplied to a bit deinterleaver 165.
  • the bit deinterleaver 165 performs bit deinterleave of data (symbols) from the QAM decoder 164 and supplies the resulting LDPC code to the LDPC decoder 166.
  • the LDPC decoder 166 performs the LDPC decoding of the LDPC code from the bit deinterleaver 165, and supplies the resulting LDPC target data (here, the BCH code) to the BCH decoder 167.
  • the BCH decoder 167 performs BCH decoding of the LDPC target data from the LDPC decoder 155, and supplies the resultant data to a BB descrambler 168.
  • the BB descrambler 168 subjects the data from the BCH decoder 167 to energy despreading processing, and supplies the resulting data to a null deletion unit (Null Deletion) 169.
  • the null removing unit 169 removes the null inserted in the padder 112 of FIG. 8 from the data from the BB descrambler 168, and supplies the null to the demultiplexer (Demultiplexer) 170.
  • the demultiplexer 170 separates each of the one or more streams (target data) multiplexed into the data from the null removal unit 169, and outputs the separated stream as an output stream (Output stream).
  • FIG. 51 is a block diagram showing a configuration example of the bit deinterleaver 165 of FIG.
  • the bit deinterleaver 165 is comprised of a multiplexer (MUX) 54 and a column twist deinterleaver 55, and performs (bit) deinterleaving of symbol bits of the symbol from the QAM decoder 164 (FIG. 50).
  • MUX multiplexer
  • bit deinterleaver 55 performs (bit) deinterleaving of symbol bits of the symbol from the QAM decoder 164 (FIG. 50).
  • the multiplexer 54 performs reverse permutation processing (reverse processing of the permutation processing) corresponding to the permutation processing performed by the demultiplexer 25 of FIG. 9 on the symbol bits of the symbols from the QAM decoder 164, that is, the permutation processing.
  • the reverse permutation processing is performed to return the position of the code bit (symbol bit) of the LDPC code to the original position, and the resulting LDPC code is supplied to the column twist deinterleaver 55.
  • the column twist deinterleaver 55 applies column twist deinterleave corresponding to column twist interleaving as rearrangement processing performed by the column twist interleaver 24 of FIG. 9 on the LDPC code from the multiplexer 54 (the reverse of column twist interleaving). Processing), that is, the column twist de-interleaving as the reverse re-sorting processing to restore the original sort of the code bits of the LDPC code whose sort has been changed by the column twist interleaving as the sort processing.
  • the column twist deinterleaver 55 writes the code bit of the LDPC code to the memory for deinterleaving, which is configured similarly to the memory 31 shown in FIG. Perform column twist deinterleaving.
  • the write of the code bit is performed in the row direction of the memory for deinterleaving, using the read address at the time of reading the code bit from the memory 31 as the write address. Further, the reading of the code bit is performed in the column direction of the memory for de-interleaving, using the write address at the time of writing the code bit to the memory 31 as the read address.
  • the LDPC code obtained as a result of column twist deinterleaving is supplied from the column twist deinterleaver 55 to the LDPC decoder 166.
  • parity interleaving, column twist interleaving, and permutation processing are applied to the LDPC code supplied from the QAM decoder 164 to the bit deinterleaver 165 in that order, but in the bit deinterleaver 165, Only reverse permutation processing corresponding to permutation processing and column twist deinterleave corresponding to column twist interleaving are performed, and thus parity deinterleave corresponding to parity interleaving (reverse process of parity interleaving), that is, arranged by parity interleaving Parity de-interleaving is not performed to restore the original ordered code bits of the LDPC code in which A is changed.
  • bit deinterleaver 165 the column twist deinterleaver 55
  • LDPC decoder 166 the reverse permutation process and the column twist deinterleave are performed, and the LDPC code is not subjected to the parity deinterleave. Is supplied.
  • the LDPC decoder 166 performs at least column replacement equivalent to parity interleaving on the parity check matrix H used for LDPC encoding by the LDPC encoder 115 in FIG. 8 for LDPC decoding of the LDPC code from the bit deinterleaver 165.
  • the conversion inspection matrix obtained is used, and the data obtained as a result is output as the decoding result of the LDPC target data.
  • FIG. 52 is a flowchart for describing processes performed by the QAM decoder 164, the bit deinterleaver 165, and the LDPC decoder 166 in FIG.
  • step S111 the QAM decoder 164 demaps the symbols from the time deinterleaver 163 (symbols mapped to the signal points), orthogonally demodulates them, supplies them to the bit deinterleaver 165, and the process proceeds to step S112. Go to
  • step S112 the bit deinterleaver 165 deinterleaves (bits deinterleaves) the symbol bits of the symbol from the QAM decoder 164, and the process proceeds to step S113.
  • step S112 in the bit deinterleaver 165, the multiplexer 54 performs reverse permutation processing on the symbol bits of the symbols from the QAM decoder 164, and the resulting code bits of the LDPC code are subjected to column twist It supplies to the interleaver 55.
  • the column twist deinterleaver 55 performs column twist deinterleaving on the LDPC code from the multiplexer 54, and supplies the resulting LDPC code to the LDPC decoder 166.
  • step S113 the LDPC decoder 166 applies the LDPC decoding of the LDPC code from the column twist deinterleaver 55, and a column corresponding to parity interleaving to the parity check matrix H used for the LDPC encoding by the LDPC encoder 115 of FIG.
  • the conversion check matrix obtained by performing at least replacement is used, and the resulting data is output to the BCH decoder 167 as the decoding result of the data to be subjected to LDPC.
  • the multiplexer 54 for performing the reverse exchange process and the column twist deinterleaver 55 for performing column twist deinterleaving are separately configured.
  • the multiplexer 54 and the column twist deinterleaver 55 can be integrally configured.
  • the column twist deinterleaver 55 need not be provided in the bit deinterleaver 165 of FIG.
  • Decoding is performed using a transformed parity check matrix obtained by at least performing column permutation equivalent to parity interleaving on a parity check matrix H used for LDPC encoding by the LDPC encoder 115 in FIG.
  • FIG. 53 shows an example of a parity check matrix H of an LDPC code with a code length N of 90 and a coding rate of 2/3.
  • 0 is represented by a period (.).
  • the parity matrix has a step structure.
  • FIG. 54 shows a parity check matrix H ′ obtained by subjecting the parity check matrix H of FIG. 53 to the row permutation of equation (11) and the column permutation of equation (12).
  • s, t, x and y are integers in the range of 0 ⁇ s ⁇ 5, 0 ⁇ t ⁇ 6, 0 ⁇ x ⁇ 5, 0 ⁇ t ⁇ 6, respectively. It is.
  • the remainder becomes 1 for the 61st and subsequent columns (parity matrix) by dividing by 6 into 61, 67, 73, 79, and 85th columns, respectively.
  • a matrix obtained by performing row and column permutation on the parity check matrix H of FIG. 53 is the parity check matrix H ′ of FIG.
  • the row permutation of the parity check matrix H does not affect the arrangement of code bits of the LDPC code.
  • the parity check matrix (hereinafter referred to as converted parity check matrix) H ′ of FIG. 54 the LDPC code of the parity check matrix (hereinafter referred to as original parity check matrix) of FIG.
  • original parity check matrix the LDPC code of the parity check matrix (hereinafter referred to as original parity check matrix) of FIG.
  • the multiplication of the permutation results in the output of a zero vector. That is, assuming that the row vector obtained by subjecting the row vector c as the LDPC code (one code word) of the original parity check matrix H to the column substitution of Equation (12) is c ′, the nature of the parity check matrix Since Hc T is a zero vector, H′c ′ T is naturally also a zero vector.
  • the converted parity check matrix H ′ in FIG. 54 is a parity check matrix of the LDPC code c ′ obtained by performing column substitution of Equation (12) on the LDPC code c of the original parity check matrix H.
  • Equation (12) column permutation of equation (12) is performed on LDPC code c of original parity check matrix H, and LDPC code c 'after column permutation is decoded using transformed parity check matrix H' in FIG. 54 (LDPC decoding) (12) to obtain the same decoding result as in the case of decoding the LDPC code of the original parity check matrix H using the parity check matrix H.
  • LDPC decoding transformed parity check matrix H' in FIG. 54
  • FIG. 55 shows the transformed parity check matrix H ′ of FIG. 54 spaced in units of a 5 ⁇ 5 matrix.
  • the transformation parity check matrix H ′ is a 5 ⁇ 5 identity matrix, a matrix in which one or more of 1s of the identity matrix are 0 (hereinafter referred to as “quasi identity matrix” as appropriate, identity matrix or quasi identity matrix).
  • Matrix obtained by cyclic shift of unit matrix hereinafter referred to as shift matrix as appropriate
  • unit matrix, semi-unit matrix, or sum of two or more of shift matrices hereinafter referred to as sum matrix as appropriate
  • 5 It is represented by a combination of ⁇ 5 0 matrices.
  • the transformed parity check matrix H ′ of FIG. 55 is composed of a 5 ⁇ 5 identity matrix, a quasi identity matrix, a shift matrix, a sum matrix, and a 0 matrix. Therefore, these 5 ⁇ 5 matrices forming the transformed parity check matrix H ′ are hereinafter referred to as “configuration matrices” as appropriate.
  • FIG. 56 is a block diagram showing a configuration example of a decoding device that performs such decoding.
  • FIG. 56 decodes the LDPC code using the transformed parity check matrix H ′ of FIG. 55 obtained by performing at least the column permutation of equation (12) on the original parity check matrix H of FIG.
  • the structural example of a decoding apparatus is shown.
  • Decoding apparatus six FIFO 300 1 to the edge data storage memory 300 consisting of 300 6, FIFO 300 1 to the selector 301 for selecting 300 6, a check node calculation section 302,2 one cyclic shift circuit 303 and 308 in FIG. 56, 18 FIFOs 304 1 to 304 18 the edge data storage memory 304 consisting of, FIFOs 304 1 to 304 18 to select the selector 305, the reception data memory 306 for storing received data, a variable node calculation section 307, a decoded word calculation section 309 And a received data rearranging unit 310 and a decoded data rearranging unit 311.
  • Edge data storage memory 300 is composed of the conversion parity check matrix is a number obtained by dividing by the number of lines 5 of the number of rows 30 a configuration matrix of H '6 single FIFO 300 1 to 300 6 in Figure 55.
  • the FIFO300 the data corresponding to the first position from the first row of the conversion parity check matrix H of FIG. 55 'to the fifth row (messages v i from variable nodes) were packed in each line both in the lateral direction Stored in a form (ignoring 0). That is, the j-th row and the i-th column, (j, i) When be expressed as, in the storage area of the first stage of the FIFO 300 1, the conversion parity check matrix H '(1,1) to (5,5) Data corresponding to the position of 1 in the 5 ⁇ 5 identity matrix of is stored.
  • shift matrices (1, 21) to (5, 25) of the transformation parity check matrix H ′ (shift matrices obtained by cyclically shifting the 5 ⁇ 5 unit matrix by three in the right direction) Data corresponding to the position of 1 is stored.
  • data is stored in association with the conversion parity check matrix H ′.
  • shift matrices of (1, 86) to (5, 90) of the transformed parity check matrix H ′ (1 in the first row of the 5 ⁇ 5 unit matrix are replaced with 0
  • the data corresponding to the position 1 of the shift matrix (which is cyclically shifted left by one) is stored.
  • FIFO300 The 2, data corresponding to one position from the sixth row of the conversion parity check matrix H of FIG. 55 'to the line 10 is stored. That, FIFO300 in the storage area of the first stage 2, only one cyclic shift unit matrix of the sum matrix (5 ⁇ 5 to the right of the conversion parity check matrix H 'from (6,1) (10,5) The data corresponding to the position of 1 of the first shift matrix constituting the first shift matrix and the sum matrix which is the sum of the second shift matrix cyclically shifted by two to the right are stored. In the second stage storage area, data corresponding to the position of 1 of the second shift matrix constituting the sum matrix of (6, 1) to (10, 5) of the transformed parity check matrix H ′ is stored. Ru.
  • the constituent matrix is a P ⁇ P unit matrix with a weight of 1, a quasi-unit matrix in which one or more of the elements of the unit matrix is 0, or
  • a unit matrix or a quasi-unit matrix is expressed in the form of a sum of a plurality of cyclically shifted shift matrices
  • data corresponding to the position of the unit matrix whose unit weight is 1, the unit matrix, or the shift matrix are stored in the same address (same FIFO from among the FIFO 300 1 to 300 6).
  • FIFO300 3 to 300 6 also stores the data in an associated relationship with the conversion parity check matrix H 'similarly.
  • Edge data storage memory 304, the column number 90 of the conversion parity check matrix H ', and a to 18 FIFOs 304 1 not divided by 5 is the column number of the component matrices 304 18.
  • FIFO304 The 1, data (messages u j from the check nodes) corresponding to the first position from the first row of the conversion parity check matrix H of FIG. 55 'to the fifth column, packed vertically in each column both Are stored (in a form ignoring 0). That is, the storage area of the first stage of the FIFOs 304 1, the corresponding data is stored in the 1 position of the unit matrix of 5 ⁇ 5 of the conversion parity check matrix H 'from (1,1) (5,5) .
  • the sum matrix of (6, 1) to (10, 5) of the transformed parity check matrix H ′ (the first shift in which the 5.times.5 unit matrix is cyclically shifted to the right by one
  • Data corresponding to the position of 1 of the first shift matrix constituting the matrix and the sum matrix, which is the sum of the second shift matrix that is cyclically shifted to the right by two, is stored.
  • data corresponding to the position of 1 of the second shift matrix constituting the sum matrix of (6, 1) to (10, 5) of the transformed parity check matrix H ′ is stored.
  • the constituent matrix is a P ⁇ P unit matrix with a weight of 1, a quasi-unit matrix in which one or more of the elements of the unit matrix is 0, or
  • a unit matrix or a quasi-unit matrix is expressed in the form of a sum of a plurality of cyclically shifted shift matrices
  • data corresponding to the position of the unit matrix whose unit weight is 1, the unit matrix, or the shift matrix are stored in the same address (same FIFO from among the FIFOs 304 1 to 304 18).
  • data is stored also in the fourth and fifth storage areas in association with the conversion parity check matrix H ′.
  • the FIFO304 1 number of stages of the storage area is adapted to 5 which is a maximum number of 1 in the row direction in the fifth row from the first row of the conversion parity check matrix H '(Hamming weight).
  • FIFO304 2 and 304 3 also store data in an associated relationship with the conversion parity check matrix H 'similarly, respective lengths (number) is 5.
  • FIFO304 4 to 304 12 likewise store data in an associated relationship with the conversion parity check matrix H ', each of length 3.
  • FIFO304 13 to 304 18 similarly stores data in association with the conversion parity check matrix H ', each of length 2.
  • Edge data storage memory 300 consists of six FIFO 300 1 to 300 6, five messages D311 supplied from the preceding cyclic shift circuit 308, or the information (Matrix belonging to the row of the conversion parity check matrix H 'throat according to the data) D312, a FIFO to store the data, select from among the FIFO300 1 to 300 6, will be stored in the order together five messages D311 to the selected FIFO. Also, the edge data storage memory 300, when reading data, sequentially reads five messages D300 1 from FIFO 300 1, supplied to the next stage of the selector 301. Edge data storage memory 300, after the end of the message read from the FIFO 300 1, from FIFO 300 2 to 300 6, in turn, reads the message, to the selector 301.
  • the selector 301 in accordance with the select signal D 301, of the FIFO 300 1 to 300 6, select the five messages from the FIFO currently data is read as a message D302, and supplies to the check node calculation section 302.
  • Cyclic shift circuit 303 the D 303 5 to D 303 1 no 5 messages obtained by the check node calculation section 302, in which the corresponding branch has a number cyclically shifting the underlying matrix in the conversion parity check matrix H ' Based on the information (Matrix data) D305, cyclic shift is performed, and the result is supplied to the branch data storage memory 304 as a message D304.
  • Edge data storage memory 304 consists of 18 FIFOs 304 1 to 304 18, according to whether the information D305 5 single message supplied from the preceding cyclic shift circuit 303 D304 belongs to the row of the conversion parity check matrix H 'throat , the FIFO to store the data, select from among the FIFO304 1 to 304 18, will be stored in the order together five messages D304 to the selected FIFO. Also, the edge data storage memory 304, when reading data, sequentially reads five messages D306 1 from FIFOs 304 1, supplied to the next stage of the selector 305. Edge data storage memory 304, after completion of the data read from the FIFOs 304 1, from FIFOs 304 2 to 304 18, sequentially reads out a message, to the selector 305.
  • the selector 305 in accordance with a select signal D307, FIFOs 304 of from 1 to 304 18, select the five messages from the FIFO currently data is read as a message D 308, the decoded word calculation section and the variable node calculation section 307 Supply to 309.
  • the received data rearranging unit 310 rearranges the LDPC code D313 received through the communication path 13 by performing column substitution of equation (12), and supplies the rearranged data as received data D314 to the received data memory 306.
  • the reception data memory 306 calculates and stores reception LLRs (log-likelihood ratios) from the reception data D314 supplied from the reception data rearranging unit 310, and collects the five reception LLRs together as a reception value D309.
  • the variable node calculation unit 307 and the decoded word calculation unit 309 are supplied.
  • the variable node calculation is performed according to the equation (1) using the five reception values D309 (the reception value u 0i of the equation (1)) supplied from the memory 306, and the message D310 (D310 1 to D310 5 ) (message v i of equation (1)) is supplied to the cyclic shift circuit 308.
  • Cyclic shift circuit 308 the D310 5 to messages D310 1 not calculated by the variable node calculation section 307, if the corresponding branch is intended to the underlying matrix in the conversion parity check matrix H 'and a number cyclically shifted The information is cyclically shifted based on the information, and the result is supplied to the branch data storage memory 300 as a message D311.
  • one decoding of an LDPC code can be performed. After decoding the LDPC code a predetermined number of times, the decoding device in FIG. 56 obtains and outputs a final decoding result in the decoded word calculation unit 309 and the decoded data rearrangement unit 311.
  • the decoded word calculation section 309 consists of five decoded word calculators 309 1 to 309 5
  • the selector 305 is five messages D308 to output (to D308 1 D308 5) and (messages u j of the expression (5))
  • the five received values D 309 (received value u 0i of the equation (5)) supplied from the received data memory 306 as the final stage of the plurality of times of decoding based on the equation (5) Word) and supplies the decoded data D315 obtained as a result to the decoded data sorting unit 311.
  • the decoded data reordering unit 311 rearranges the order by performing reverse permutation of the column substitution of Expression (12) on the decoded data D 315 supplied from the decoded word calculation unit 309, and the final decoding result Output as D316.
  • one or both of row permutation and column permutation are applied to a parity check matrix (original check matrix), and a P ⁇ P unit matrix, one or more of 1 of its elements is set to 0
  • a combination matrix of P ⁇ P 0 matrices that is, a quasi identity matrix, a shift matrix in which the identity matrix or quasi identity matrix is cyclically shifted, an identity matrix, a quasi identity matrix, or a sum of shift matrices.
  • the LDPC decoder 166 that configures the reception device 12 of FIG. 50 is configured to perform LDPC decoding by simultaneously performing P check node operations and P variable node operations.
  • the parity check matrix of the LDPC code output from the LDPC encoder 115 constituting the transmission apparatus 11 of FIG. 8 has a step structure, for example, as shown in FIG. 53.
  • the parity interleaver 23 of the transmission apparatus 11 interleaves the K + qx + y + 1st code bit at the position of the K + Py + x + 1th code bit.
  • the information length K is set to 60
  • the number of columns P of the cyclic structure unit is set to 5
  • an LDPC code in which parity deinterleaving is not performed from the column twist deinterleaver 55 to the LDPC decoder 166 that is, a column of Expression (12)
  • the LDPC code in a state in which replacement has been performed is supplied, and the LDPC decoder 166 performs the same processing as the decoding device in FIG. 56 except that the column replacement of Equation (12) is not performed.
  • FIG. 57 shows a configuration example of the LDPC decoder 166 of FIG.
  • LDPC decoder 166 is configured the same as the decoding device of FIG. 56 except that reception data rearranging section 310 of FIG. 56 is not provided, and column replacement of equation (12) Since the same processing as the decoding device in FIG. 56 is performed except that the description is omitted.
  • the size can be reduced compared to the decoding device in FIG.
  • the code length N of the LDPC code is 90
  • the information length K is 60
  • the number of columns of the unit of cyclic structure (the number of rows and the number of columns of the configuration matrix
  • M / P is not limited to the values described above.
  • the LDPC decoder 166 shown in FIG. 57 is an LDPC code that performs the number P of 360 and the divisor q of M / P.
  • the LDPC decoder 166 in FIG. It is applicable also when performing LDPC decoding by performing simultaneously.
  • FIG. 58 is a diagram for explaining the process of the multiplexer 54 that configures the bit deinterleaver 165 of FIG.
  • a of FIG. 58 shows a functional configuration example of the multiplexer 54.
  • the multiplexer 54 is configured of a reverse exchange unit 1001 and a memory 1002.
  • the multiplexer 54 performs reverse permutation processing (a reverse process of the permutation processing) corresponding to the permutation processing performed by the demultiplexer 25 of the transmitter 11 on the symbol bits of the symbols supplied from the QAM decoder 164 at the previous stage (ie, the permutation).
  • the reverse permutation processing is performed to return the position of the code bit (symbol bit) of the LDPC code replaced by the processing to the original position, and the resulting LDPC code is supplied to the column twist deinterleaver 55 in the subsequent stage.
  • the reverse permutation unit 1001 receives the symbol bits y 0 , y 1 ,..., Y mb-1 of mb bits of the b symbols in units of (continuous) b symbols. Is supplied.
  • the reverse permutation unit 1001 arranges the mb bit symbol bits y 0 to y mb-1 into a sequence of original mb bit code bits b 0 , b 1 ,. Inverse permutation is performed back to the sequence of the code bits b 0 to b mb-1 before the permutation in the permutation unit 32 constituting the multiplexer 25, and the resulting mb code bits b 0 to b mb ⁇ Output 1
  • the memory 1002 stores mb bits in the row (horizontal) direction and the N / (mb in the column (vertical) direction, as in the memory 31 constituting the demultiplexer 25 on the transmitting device 11 side. ) Has a storage capacity for storing bits. That is, the memory 1002 is composed of mb columns storing N / (mb) bits.
  • writing of the code bit of the LDPC code output from the reverse exchange unit 1001 is performed in the direction in which the code bit is read from the memory 31 of the demultiplexer 25 of the transmission device 11. Reading of the code bit written in the memory 1002 is performed in the direction in which the code bit is written.
  • the multiplexer 54 of the receiving apparatus 12 writes the code bits of the LDPC code output from the reverse exchange unit 1001 in the row direction in mb bit units, as shown in FIG. It takes place sequentially from the eyes to the lower rows.
  • the multiplexer 54 reads the code bits from the memory 1002 in the column direction and supplies the code bits to the column twist deinterleaver 55 in the subsequent stage.
  • FIG. 58B is a diagram showing reading of the code bit from the memory 1002.
  • the multiplexer 54 reads the code bits of the LDPC code from the top of the columns constituting the memory 1002 downward (in the column direction) toward the left-to-right column.
  • FIG. 59 is a diagram for explaining the process of the column twist deinterleaver 55 that configures the bit deinterleaver 165 of FIG.
  • FIG. 59 shows a configuration example of the memory 1002 of the multiplexer 54.
  • the memory 1002 has a storage capacity for storing mb bits in the column (vertical) direction and storing N / (mb) bits in the row (horizontal) direction, and includes mb columns.
  • the column twist deinterleaver 55 performs column twist deinterleave by writing the code bits of the LDPC code in the row direction to the memory 1002 in the row direction and controlling the read start position when reading in the column direction.
  • the sequence of code bits rearranged by column twist interleaving is originally obtained by changing the reading start position where reading of the code bit is started appropriately. Reverse reordering process
  • the column twist deinterleaver 55 performs writing in the row direction of code bits of the LDPC code output from the interchanging unit 1001 instead of the multiplexer 54 sequentially from the first row of the memory 1002 toward the lower row.
  • the column twist deinterleaver 55 reads the code bits from the top of the memory 1002 in the downward direction (column direction) to the left to right columns. Do it
  • the column twist deinterleaver 55 reads out the code bit from the memory 1002 with the write start position where the column twist interleaver 24 on the transmission apparatus 11 side writes the code bit as the position at which the code bit is read out. .
  • the modulation scheme is 16 QAM and the multiple b is 1 If so, the column twist deinterleaver 55 sets the read start position for the leftmost column to the address 0 position and for the second column (from the left) the read start position. For the third column, the read start position is the address 4 position, and for the fourth column, the read start position is the address 7 position.
  • the reading start position is other than the address 0 position
  • the reading start position after reading the code bit to the lowermost position, it returns to the top (address 0 position) and the reading start Reading is performed up to the position immediately before the position of. Then, reading from the next (right) column is performed.
  • FIG. 60 is a block diagram showing another configuration example of the bit deinterleaver 165 of FIG.
  • bit deinterleaver 165 of FIG. 60 is configured the same as the case of FIG. 51 except that a parity deinterleaver 1011 is newly provided.
  • the bit deinterleaver 165 is composed of a multiplexer (MUX) 54, a column twist deinterleaver 55, and a parity deinterleaver 1011, and performs bit deinterleaving of LDPC code code bits from the QAM decoder 164. Do.
  • the multiplexer 54 is interchanged by the reverse permutation process (reverse process of the permutation process) corresponding to the permutation process performed by the demultiplexer 25 of the transmitter 11 for the LDPC code from the QAM decoder 164, ie, the permutation process.
  • the reverse permutation processing is performed to return the position of the code bit to the original position, and the resulting LDPC code is supplied to the column twist deinterleaver 55.
  • the column twist deinterleaver 55 performs column twist deinterleaving corresponding to column twist interleaving as rearrangement processing performed by the column twist interleaver 24 of the transmission device 11 on the LDPC code from the multiplexer 54.
  • the LDPC code obtained as a result of column twist deinterleaving is supplied from the column twist deinterleaver 55 to the parity deinterleaver 1011.
  • the parity deinterleaver 1011 performs parity deinterleave corresponding to parity interleaving performed by the parity interleaver 23 of the transmitter 11 on code bits after column twist deinterleaving in the column twist deinterleaver 55 (reverse of parity interleaving). Processing, i.e., parity de-interleaving that restores the original ordered code bits of the LDPC code rearranged by parity interleaving.
  • the LDPC code obtained as a result of parity deinterleaving is supplied from the parity deinterleaver 1011 to the LDPC decoder 166.
  • the LDPC decoder 166 is an LDPC code subjected to reverse permutation processing, column twist deinterleaving, and parity deinterleaving, that is, LDPC encoding according to parity check matrix H.
  • the LDPC decoder 166 performs parity interleaving with respect to the parity check matrix H itself or the parity check matrix H that the LDPC encoder 115 of the transmission apparatus 11 uses for the LDPC coding the LDPC decoding of the LDPC code from the bit deinterleaver 165 Is performed using at least column conversion corresponding to Y.sub.1 using the transformation parity check matrix obtained, and data obtained as a result is output as a decoding result of data to be subjected to LDPC.
  • the bit de-interleaver 165 (the parity de-interleaver 1011) supplies the LDPC code obtained by the LDPC encoding according to the parity check matrix H to the LDPC decoder 166
  • the LDPC decoder 166 may, for example, execute a message (check node message, valid node message)
  • a decoding device that performs LDPC decoding by full serial decoding (full serial decoding) that sequentially performs each operation of one node, and full parallel decoding (full parallel) that simultaneously and concurrently performs operation of a message on all nodes It can be configured by a decoding device that performs LDPC decoding according to the (decoding) scheme.
  • the LDPC decoder 166 a conversion inspection obtained by performing at least a column replacement equivalent to parity interleaving on a parity check matrix H in which the LDPC encoder 115 of the transmission apparatus 11 used LDPC decoding for LDPC decoding.
  • the LDPC decoder 166 is a decoding device of an architecture that simultaneously performs check node operation and variable node operation P (or divisors of P other than 1), It is possible to configure the decoding apparatus (FIG. 56) including the received data reordering unit 310 that rearranges the code bits of the LDPC code by applying the same column permutation as the column permutation for obtaining the check matrix to the LDPC code. it can.
  • the multiplexer 54 that performs reverse permutation processing, the column twist deinterleaver 55 that performs column twist deinterleaving, and the parity deinterleaver 1011 that performs parity deinterleaving are separately provided.
  • two or more of the multiplexer 54, the column twist deinterleaver 55, and the parity deinterleaver 1011 correspond to the parity interleaver 23, the column twist interleaver 24, and the demultiplexer 25 of the transmission apparatus 11. Similarly, they can be integrally configured.
  • FIG. 61 is a block diagram showing a first configuration example of a receiving system to which the receiving device 12 can be applied.
  • the receiving system includes an acquiring unit 1101, a transmission path decoding processing unit 1102, and an information source decoding processing unit 1103.
  • the acquisition unit 1101 may be, for example, a terrestrial digital broadcast, a satellite digital broadcast, a CATV network, the Internet, and the like, for example, a signal including an LDPC code obtained by at least LDPC encoding LDPC target data such as program image data and audio data. And a transmission path (processing path) (not shown) such as a network of FIG.
  • the acquisition unit 1101 may be a tuner or a tuner. It consists of STB (Set Top Box) etc.
  • the acquisition unit 1101 is, for example, a NIC (Network Interface Card) or the like.
  • Network I / F Inter face
  • the transmission path decoding processing unit 1102 corresponds to the receiving device 12.
  • the transmission path decoding processing unit 1102 subjects the signal acquired by the acquisition unit 1101 via the transmission path to transmission path decoding processing including at least processing for correcting an error occurring in the transmission path, and the resulting signal is
  • the information source decoding processing unit 1103 is supplied.
  • the signal acquired by the acquisition unit 1101 via the transmission path is a signal obtained by performing at least error correction coding for correcting an error occurring in the transmission path, and the transmission path decoding processing unit 1102 For example, transmission path decoding processing such as error correction processing is performed on such a signal.
  • error correction coding for example, there are LDPC coding, BCH coding, and the like.
  • at least LDPC encoding is performed as error correction encoding.
  • the transmission path decoding process may include demodulation of a modulated signal.
  • the information source decoding processing unit 1103 performs an information source decoding process including at least a process of decompressing the compressed information into the original information on the signal subjected to the transmission path decoding process.
  • the signal acquired by the acquisition unit 1101 via the transmission path may be subjected to compression encoding for compressing information in order to reduce the amount of data such as image and sound as the information.
  • the information source decoding processing unit 1103 performs information source decoding processing such as processing (expansion processing) of decompressing compressed information into original information, for a signal subjected to transmission path decoding processing.
  • the information source decoding processing unit 1103 performs processing for decompressing the compressed information into the original information. I can not do it.
  • the decompression processing for example, there is MPEG decoding and the like.
  • the transmission path decoding processing may include descrambling and the like.
  • compression coding such as MPEG coding is performed on data such as an image and sound in the acquisition unit 1101, and further, an error correction code such as LDPC coding
  • an error correction code such as LDPC coding
  • the signal that has been converted is acquired through the transmission line and supplied to the transmission line decoding processing unit 1102.
  • the transmission path decoding processing unit 1102 performs, for example, processing similar to that performed by the receiving device 12 on the signal from the acquisition unit 1101 as transmission path decoding processing, and the resulting signal is an information source. It is supplied to the decoding processing unit 1103.
  • the information source decoding processing unit 1103 subjects the signal from the transmission path decoding processing unit 1102 to information source decoding processing such as MPEG decoding, and outputs an image or sound obtained as a result.
  • information source decoding processing such as MPEG decoding
  • the reception system of FIG. 61 as described above can be applied to, for example, a television tuner that receives television broadcasting as digital broadcasting.
  • the acquisition unit 1101, the transmission path decoding processing unit 1102, and the information source decoding processing unit 1103 are each configured as one independent device (hardware (IC (Integrated Circuit) etc.) or software module). It is possible.
  • a set of the acquisition unit 1101 and the transmission path decoding processing unit 1102 or the transmission path decoding processing unit 1102 and the information source decoding processing can be configured as one independent device.
  • FIG. 62 is a block diagram showing a second configuration example of a receiving system to which the receiving device 12 can be applied.
  • the receiving system of FIG. 62 is common to the case of FIG. 61 in that it has an acquiring unit 1101, a transmission path decoding processing unit 1102, and an information source decoding processing unit 1103, and an output unit 1111 is newly provided. This is different from the case of FIG.
  • the output unit 1111 is, for example, a display device for displaying an image or a speaker for outputting an audio, and outputs an image, audio or the like as a signal output from the information source decoding processing unit 1103. That is, the output unit 1111 displays an image or outputs an audio.
  • the reception system of FIG. 62 as described above can be applied to, for example, a TV (television receiver) that receives a television broadcast as a digital broadcast, a radio receiver that receives a radio broadcast, and the like.
  • a TV television receiver
  • a radio receiver that receives a radio broadcast
  • the signal output from the transmission path decoding processing unit 1102 is supplied to the output unit 1111.
  • FIG. 63 is a block diagram showing a third configuration example of a receiving system to which the receiving device 12 can be applied.
  • the reception system of FIG. 63 is common to the case of FIG. 61 in that it includes an acquisition unit 1101 and a transmission path decoding processing unit 1102.
  • the receiving system of FIG. 63 is different from the case of FIG. 61 in that the information source decoding processing unit 1103 is not provided and the recording unit 1121 is newly provided.
  • the recording unit 1121 records a signal (for example, TS packet of TS of MPEG) output by the transmission path decoding processing unit 1102 on a recording (storage) medium such as an optical disk, a hard disk (magnetic disk), or a flash memory ).
  • a recording (storage) medium such as an optical disk, a hard disk (magnetic disk), or a flash memory .
  • the receiving system of FIG. 63 as described above can be applied to a recorder or the like that records television broadcast.
  • the receiving system is configured by providing an information source decoding processing unit 1103, and the signal after the information source decoding processing is performed in the information source decoding processing unit 1103, that is, an image obtained by decoding or Audio can be recorded by the recording unit 1121.
  • FIG. 64 illustrates an example configuration of an embodiment of a computer in which a program for executing the above-described series of processes is installed.
  • the program can be recorded in advance in a hard disk 705 or a ROM 703 as a recording medium incorporated in the computer.
  • the program may be temporarily or in a removable recording medium 711 such as a flexible disc, a compact disc read only memory (CD-ROM), a magneto optical disc (MO), a digital versatile disc (DVD), a magnetic disc or a semiconductor memory. It can be stored (recorded) permanently.
  • a removable recording medium 711 such as a flexible disc, a compact disc read only memory (CD-ROM), a magneto optical disc (MO), a digital versatile disc (DVD), a magnetic disc or a semiconductor memory.
  • a removable recording medium 711 such as a flexible disc, a compact disc read only memory (CD-ROM), a magneto optical disc (MO), a digital versatile disc (DVD), a magnetic disc or a semiconductor memory. It can be stored (recorded) permanently.
  • Such removable recording medium 711 can be provided as so-called package software.
  • the program is installed in the computer from the removable recording medium 711 as described above, and is wirelessly transferred from the download site to the computer via an artificial satellite for digital satellite broadcasting, LAN (Local Area Network),
  • the program can be transferred by wire to a computer via a network such as the Internet, and the computer can receive the program transferred as such by the communication unit 708 and install it in the built-in hard disk 705.
  • the computer incorporates a CPU (Central Processing Unit) 702.
  • An input / output interface 710 is connected to the CPU 702 via a bus 701.
  • the CPU 702 operates an input unit 707 including a keyboard, a mouse, a microphone, and the like by the user via the input / output interface 710.
  • the program stored in the ROM (Read Only Memory) 703 is executed accordingly.
  • the CPU 702 may be a program stored in the hard disk 705, a program transferred from a satellite or network, received by the communication unit 708 and installed in the hard disk 705, or from the removable recording medium 711 mounted on the drive 709.
  • a program read out and installed in the hard disk 705 is loaded to a random access memory (RAM) 704 and executed.
  • RAM random access memory
  • the CPU 702 performs the processing according to the above-described flowchart or the processing performed by the configuration of the above-described block diagram. Then, the CPU 702 outputs the processing result from the output unit 706 configured of an LCD (Liquid Crystal Display), a speaker, or the like, for example, via the input / output interface 710 as needed, or from the communication unit 708. Transmission, and further recording on the hard disk 705 or the like.
  • the output unit 706 configured of an LCD (Liquid Crystal Display), a speaker, or the like
  • processing steps for describing a program for causing a computer to perform various processing do not necessarily have to be processed chronologically in the order described as a flowchart, and may be performed in parallel or individually. It also includes the processing to be performed (for example, parallel processing or processing by an object).
  • the program may be processed by one computer or may be distributed and processed by a plurality of computers. Furthermore, the program may be transferred to a remote computer for execution.
  • the above-described LDPC code (test matrix initial value table) or the like adopted in digital broadcast for mobile terminals and the like can be used in digital broadcast for fixed terminals and the like.

Landscapes

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Abstract

本発明は、データのエラーに対する耐性を向上させることができるデータ処理装置、及びデータ処理方法に関する。　LDPCエンコーダ１１５は、符号長が16200ビットで、符号化率が4/15，7/15、又は、8/15のLDPC符号による符号化を行う。LDPC符号の検査行列Hは、検査行列Hの、符号長及び符号化率に応じた情報長に対応する情報行列の1の要素の位置を360列ごとに表す検査行列初期値テーブルによって定まる情報行列の1の要素を、列方向に360列ごとの周期で配置して構成される。検査行列初期値テーブルは、例えば、携帯端末向けのディジタル放送用のものになっている。本技術は、LDPC符号化及びLDPC復号を行う場合に適用できる。

Description

データ処理装置、及びデータ処理方法
　本技術は、データ処理装置、及びデータ処理方法に関し、特に、例えば、データのエラーに対する耐性を向上させることができるようにするデータ処理装置、及び、データ処理方法に関する。
　LDPC(Low Density Parity Check)符号は、高い誤り訂正能力を有し、近年では、例えば、欧州で行われているDVB(Digital Video Broadcasting)-S.2等の衛星ディジタル放送を含む伝送方式に広く採用され始めている（例えば、非特許文献１を参照）。また、LDPC符号は、次世代の地上ディジタル放送にも採用が検討されている。
　LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。
　以下、このようなLDPC符号について具体的に説明する。なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。
　LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とする。ここで、疎な行列とは、行列の要素の"1"の個数が非常に少ない行列（ほとんどの要素が0の行列）である。
　図１は、LDPC符号の検査行列Hの例を示している。
　図１の検査行列Hでは、各列の重み（列重み）（"1"の数）(weight)が"3"であり、且つ、各行の重み（行重み）が"6"になっている。
　LDPC符号による符号化（LDPC符号化）では、例えば、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報ビットに対して乗算することで、符号語（LDPC符号）が生成される。
　具体的には、LDPC符号化を行う符号化装置は、まず、検査行列Hの転置行列HTとの間に、式GHT=0が成立する生成行列Gを算出する。ここで、生成行列Gが、K×N行列である場合には、符号化装置は、生成行列Gに対してKビットからなる情報ビットのビット列（ベクトルｕ）を乗算し、Nビットからなる符号語c(=uG)を生成する。この符号化装置によって生成された符号語（LDPC符号）は、所定の通信路を介して受信側において受信される。
　LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード（variable node（メッセージノード(message node)とも呼ばれる）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。
　図２は、LDPC符号の復号の手順を示している。
　なお、以下、適宜、受信側で受信したLDPC符号（１符号語）のi番目の符号ビットの、値の"0"らしさを対数尤度比(log likelihood ratio)で表現した実数値（受信LLR）を、受信値u0iともいう。また、チェックノードから出力されるメッセージをujとし、バリアブルノードから出力されるメッセージをviとする。
　まず、LDPC符号の復号においては、図２に示すように、ステップＳ１１において、LDPC符号が受信され、メッセージ（チェックノードメッセージ）ujが"0"に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが"0"に初期化され、ステップＳ１２に進む。ステップＳ１２において、LDPC符号を受信して得られる受信値u0iに基づいて、式（１）に示す演算（バリアブルノード演算）を行うことによってメッセージ（バリアブルノードメッセージ）viが求められ、さらに、このメッセージviに基づいて、式（２）に示す演算（チェックノード演算）を行うことによってメッセージujが求められる。
Figure JPOXMLDOC01-appb-M000001
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（１）
Figure JPOXMLDOC01-appb-M000002
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（２）
　ここで、式（１）と式（２）におけるdvとdcは、それぞれ、検査行列Hの縦方向（列）と横方向（行）の"1"の個数を示す任意に選択可能とされるパラメータであり、例えば、(3,6)符号の場合には、dv=3，dc=6となる。
　なお、式（１）のバリアブルノード演算、及び（２）のチェックノード演算においては、それぞれ、メッセージを出力しようとする枝(edge)（バリアブルノードとチェックノードとを結ぶ線）から入力されたメッセージを、演算の対象としないことから、演算の範囲が、１ないしdv-1又は１ないしdc-1となっている。また、式（２）のチェックノード演算は、実際には、２入力v1，v2に対する１出力で定義される式（３）に示す関数R(v1,v2)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。
Figure JPOXMLDOC01-appb-M000003
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（３）
Figure JPOXMLDOC01-appb-M000004
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（４）
　ステップＳ１２では、さらに、変数kが"1"だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数Cよりも大きいか否かが判定される。ステップＳ１３において、変数kがCよりも大きくないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。
　また、ステップＳ１３において、変数kがCよりも大きいと判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージviが求められて出力され、LDPC符号の復号処理が終了する。
Figure JPOXMLDOC01-appb-M000005
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（５）
　ここで、式（５）の演算は、式（１）のバリアブルノード演算とは異なり、バリアブルノードに接続している全ての枝からのメッセージujを用いて行われる。
　図３は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列Hの例を示している。
　図３の検査行列Hでは、図１と同様に、列の重みが３に、行の重みが６に、それぞれなっている。
　図４は、図３の検査行列Hのタナーグラフを示している。
　ここで、図４において、プラス"+"で表わされるのが、チェックノードであり、イコール"="で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Hの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列の要素の"1"に相当する。
　すなわち、検査行列の第ｊ行第ｉ列の要素が１である場合には、図４において、上からｉ番目のバリアブルノード（"="のノード）と、上からｊ番目のチェックノード（"+"のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビットが、チェックノードに対応する拘束条件を持つことを表す。
　LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)では、バリアブルノード演算とチェックノード演算とが繰り返し行われる。
　図５は、バリアブルノードで行われるバリアブルノード演算を示している。
　バリアブルノードでは、計算しようとしている枝に対応するメッセージviは、バリアブルノードに繋がっている残りの枝からのメッセージu1およびu2と、受信値u0iを用いた式（１）のバリアブルノード演算により求められる。他の枝に対応するメッセージも同様に求められる。
　図６は、チェックノードで行われるチェックノード演算を示している。
　ここで、式（２）のチェックノード演算は、式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)の関係を用いて、式（６）に書き直すことができる。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。
Figure JPOXMLDOC01-appb-M000006
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（６）
　x≧0において、関数φ(x)を、式φ(x)=ln(tanh(x/2))と定義すると、式φ-1(x)=2tanh-1(e-x)が成り立つから、式（６）は、式（７）に変形することができる。
Figure JPOXMLDOC01-appb-M000007
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（７）
　チェックノードでは、式（２）のチェックノード演算が、式（７）に従って行われる。
　すなわち、チェックノードでは、図６のように、計算しようとしている枝に対応するメッセージujは、チェックノードに繋がっている残りの枝からのメッセージv1,v2,v3,v4,v5を用いた式（７）のチェックノード演算によって求められる。他の枝に対応するメッセージも同様に求められる。
　なお、式（７）の関数φ(x)は、式φ(x)=ln((ex+1)/(ex-1))で表すことができ、x＞0において、φ(x)=φ-1(x)である。関数φ(x)およびφ-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。
DVB-S.2 : ETSI EN 302 307 V1.1.2 (2006-06)
　LDPC符号は、衛星ディジタル放送の規格であるDVB-S.2や、次世代の地上ディジタル放送の規格であるDVB-T.2で採用されている。また、LDPC符号は、次世代のCATV(Cable Television)ディジタル放送の規格であるDVB-C.2での採用が予定されている。
　DVB-S.2等のDVBの規格に準拠したディジタル放送では、LDPC符号が、QPSK(Quadrature Phase Shift Keying)等の直交変調（ディジタル変調）のシンボルとされ（シンボル化され）、そのシンボルが信号点にマッピングされて送信される。
　LDPC符号のシンボル化では、LDPC符号の符号ビットの入れ替えが、２ビット以上の符号ビット単位で行われ、その入れ替え後の符号ビットが、シンボルのビットとされる。
　LDPC符号のシンボル化のための、符号ビットの入れ替えの方式としては、種々の方式で提案されており、例えば、DVB-T.2でも規定されている。
　ところで、DVB-T.2は、家庭等に設置されるテレビジョン受像機等の固定端末向けのディジタル放送の規格であり、携帯端末向けのディジタル放送には、適切でない場合がある。
　すなわち、携帯端末は、固定端末に比較して、回路規模を小さくする必要があり、低消費電力化を図る必要がある。したがって、携帯端末向けのディジタル放送では、携帯端末でのLDPC符号の復号等の処理に必要な負荷を軽減するために、例えば、LDPC符号の復号の繰り返し回数（繰り返し復号回数C）や、LDPC符号の符号長等が、固定端末向けのディジタル放送の場合よりも制限されることがある。
　しかしながら、そのような制限の下であっても、エラーに対する耐性は、ある程度維持する必要がある。
　本技術は、このような状況に鑑みてなされたものであり、LDPC符号等のデータのエラーに対する耐性を向上させることができるようにするものである。
　本技術の第１の側面のデータ処理装置は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が4/15の符号語に符号化する符号化部を備え、前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699
　514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598
　483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879
　1956 7572 9020 9971
　13 1578 7445 8373
　6805 6857 8615 11179
　7983 8022 10017 11748
　4939 8861 10444 11661
　2278 3733 6265 10009
　4494 7974 10649
　8909 11030 11696
　3131 9964 10480
であるデータ処理装置である。
　本技術の第１の側面のデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が4/15の符号語に符号化する符号化ステップを備え、前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699
　514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598
　483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879
　1956 7572 9020 9971
　13 1578 7445 8373
　6805 6857 8615 11179
　7983 8022 10017 11748
　4939 8861 10444 11661
　2278 3733 6265 10009
　4494 7974 10649
　8909 11030 11696
　3131 9964 10480
であるデータ処理方法である。
　以上のような第１の側面においては、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットが、符号長が16200ビットで符号化率が4/15の符号語に符号化される。前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699
　514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598
　483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879
　1956 7572 9020 9971
　13 1578 7445 8373
　6805 6857 8615 11179
　7983 8022 10017 11748
　4939 8861 10444 11661
　2278 3733 6265 10009
　4494 7974 10649
　8909 11030 11696
　3131 9964 10480
である。
　本技術の第２の側面のデータ処理装置は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が7/15の符号語に符号化する符号化部を備え、前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
　56 1955 3000 8242
　1809 4094 7991 8489
　2220 6455 7849 8548
　1006 2576 3247 6976
　2177 6048 7795 8295
　1413 2595 7446 8594
　2101 3714 7541 8531
　10 5961 7484
　3144 4636 5282
　5708 5875 8390
　3322 5223 7975
　197 4653 8283
　598 5393 8624
　906 7249 7542
　1223 2148 8195
　976 2001 5005
であるデータ処理装置である。
　本技術の第２の側面のデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が7/15の符号語に符号化する符号化ステップを備え、前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
　56 1955 3000 8242
　1809 4094 7991 8489
　2220 6455 7849 8548
　1006 2576 3247 6976
　2177 6048 7795 8295
　1413 2595 7446 8594
　2101 3714 7541 8531
　10 5961 7484
　3144 4636 5282
　5708 5875 8390
　3322 5223 7975
　197 4653 8283
　598 5393 8624
　906 7249 7542
　1223 2148 8195
　976 2001 5005
であるデータ処理方法である。
　以上のような第２の側面においては、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットが、符号長が16200ビットで符号化率が7/15の符号語に符号化される。前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
　56 1955 3000 8242
　1809 4094 7991 8489
　2220 6455 7849 8548
　1006 2576 3247 6976
　2177 6048 7795 8295
　1413 2595 7446 8594
　2101 3714 7541 8531
　10 5961 7484
　3144 4636 5282
　5708 5875 8390
　3322 5223 7975
　197 4653 8283
　598 5393 8624
　906 7249 7542
　1223 2148 8195
　976 2001 5005
である。
　本技術の第３の側面のデータ処理装置は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が8/15の符号語に符号化する符号化部を備え、前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
であるデータ処理装置である。
　本技術の第３の側面のデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が8/15の符号語に符号化する符号化ステップを備え、前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
であるデータ処理方法である。
　以上のような第３の側面においては、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットが、符号長が16200ビットで符号化率が8/15の符号語に符号化される。前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
である。
　本技術の第４の側面のデータ処理装置は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が4/15のLDPC符号を復号する復号部を備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699
　514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598
　483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879
　1956 7572 9020 9971
　13 1578 7445 8373
　6805 6857 8615 11179
　7983 8022 10017 11748
　4939 8861 10444 11661
　2278 3733 6265 10009
　4494 7974 10649
　8909 11030 11696
　3131 9964 10480
であるデータ処理装置である。
　本技術の第４の側面のデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が4/15のLDPC符号を復号する復号ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699
　514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598
　483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879
　1956 7572 9020 9971
　13 1578 7445 8373
　6805 6857 8615 11179
　7983 8022 10017 11748
　4939 8861 10444 11661
　2278 3733 6265 10009
　4494 7974 10649
　8909 11030 11696
　3131 9964 10480
であるデータ処理方法である。
　以上のような第４の側面においては、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が4/15のLDPC符号が復号される。前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699
　514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598
　483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879
　1956 7572 9020 9971
　13 1578 7445 8373
　6805 6857 8615 11179
　7983 8022 10017 11748
　4939 8861 10444 11661
　2278 3733 6265 10009
　4494 7974 10649
　8909 11030 11696
　3131 9964 10480
である。
　本技術の第５の側面のデータ処理装置は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が7/15のLDPC符号を復号する復号部を備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
　56 1955 3000 8242
　1809 4094 7991 8489
　2220 6455 7849 8548
　1006 2576 3247 6976
　2177 6048 7795 8295
　1413 2595 7446 8594
　2101 3714 7541 8531
　10 5961 7484
　3144 4636 5282
　5708 5875 8390
　3322 5223 7975
　197 4653 8283
　598 5393 8624
　906 7249 7542
　1223 2148 8195
　976 2001 5005
であるデータ処理装置である。
　本技術の第５の側面のデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が7/15のLDPC符号を復号する復号ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
　56 1955 3000 8242
　1809 4094 7991 8489
　2220 6455 7849 8548
　1006 2576 3247 6976
　2177 6048 7795 8295
　1413 2595 7446 8594
　2101 3714 7541 8531
　10 5961 7484
　3144 4636 5282
　5708 5875 8390
　3322 5223 7975
　197 4653 8283
　598 5393 8624
　906 7249 7542
　1223 2148 8195
　976 2001 5005
であるデータ処理方法である。
　以上のような第５の側面においては、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が7/15のLDPC符号が復号される。前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
　56 1955 3000 8242
　1809 4094 7991 8489
　2220 6455 7849 8548
　1006 2576 3247 6976
　2177 6048 7795 8295
　1413 2595 7446 8594
　2101 3714 7541 8531
　10 5961 7484
　3144 4636 5282
　5708 5875 8390
　3322 5223 7975
　197 4653 8283
　598 5393 8624
　906 7249 7542
　1223 2148 8195
　976 2001 5005
である。
　本技術の第６の側面のデータ処理装置は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が8/15のLDPC符号を復号する復号部を備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
であるデータ処理装置である。
　本技術の第６の側面のデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が8/15のLDPC符号を復号する復号ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
であるデータ処理方法である。
　以上のような第６の側面においては、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が8/15のLDPC符号が復号される。前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
である。
　なお、データ処理装置は、独立した装置であっても良いし、１個の装置を構成している内部ブロックであっても良い。
　本技術の第１ないし第６の側面によれば、エラーに対する耐性を向上させることができる。
LDPC符号の検査行列Hを説明する図である。 LDPC符号の復号手順を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列のタナーグラフを示す図である。 バリアブルノードを示す図である。 チェックノードを示す図である。 本技術を適用した伝送システムの一実施の形態の構成例を示す図である。 送信装置１１の構成例を示すブロック図である。 ビットインターリーバ１１６の構成例を示すブロック図である。 検査行列を示す図である。 パリティ行列を示す図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列を説明する図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列を説明する図である。 16QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 デマルチプレクサ２５の処理を説明する図である。 デマルチプレクサ２５の処理を説明する図である。 LDPC符号の復号についてのタナーグラフを示す図である。 階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示す図である。 パリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示す図である。 変換検査行列を示す図である。 カラムツイストインターリーバ２４の処理を説明する図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 ビットインターリーバ１１６、及び、QAMエンコーダ１１７で行われる処理を説明するフローチャートである。 シミュレーションで採用した通信路のモデルを示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 LDPCエンコーダ１１５の構成例を示すブロック図である。 LDPCエンコーダ１１５の処理を説明するフローチャートである。 符号化率1/4、符号長16200の検査行列初期値テーブルの例を示す図である。 検査行列初期値テーブルから検査行列Hを求める方法を説明する図である。 符号化率1/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率4/15、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率1/3、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率2/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率4/9、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率7/15、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率8/15、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率2/3、符号長16200の検査行列初期値テーブルの例を示す図である。 列重みが3で、行重みが6であるというデグリーシーケンスのアンサンブルのタナーグラフの例を示す図である。 マルチエッジタイプのアンサンブルのタナーグラフの例を示す図である。 符号長16200のLDPC符号の検査行列の最小サイクル長と性能閾値とを示す図である。 符号長16200のLDPC符号の検査行列を説明する図である。 符号長16200のLDPC符号の検査行列を説明する図である。 符号長16200のLDPC符号のBERのシミュレーション結果を示す図である。 受信装置１２の構成例を示すブロック図である。 ビットデインターリーバ１６５の構成例を示すブロック図である。 QAMデコーダ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列に行置換と列置換を施した行列（変換検査行列）を示す図である。 ５×５単位に分割した変換検査行列を示す図である。 ノード演算をP個まとめて行う復号装置の構成例を示すブロック図である。 LDPCデコーダ１６６の構成例を示すブロック図である。 ビットデインターリーバ１６５を構成するマルチプレクサ５４の処理を説明する図である。 カラムツイストデインターリーバ５５の処理を説明する図である。 ビットデインターリーバ１６５の他の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第１の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第２の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第３の構成例を示すブロック図である。 本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
　［本技術を適用した伝送システムの構成例］
　図７は、本技術を適用した伝送システム（システムとは、複数の装置が論理的に集合した物をいい、各構成の装置が同一筐体中にあるか否かは、問わない）の一実施の形態の構成例を示している。
　図７において、伝送システムは、送信装置１１と受信装置１２とから構成される。
　送信装置１１は、固定端末向けや携帯端末向けの番組の送信（放送）（伝送）を行う。
すなわち、送信装置１１は、例えば、固定端末向けや携帯端末向けの番組としての画像データや音声データ等の、送信の対象である対象データをLDPC符号に符号化し、例えば、地上波である通信路１３を介して送信する。
　受信装置１２は、例えば、携帯端末であり、送信装置１１から通信路１３を介して送信されてくるLDPC符号を受信し、対象データに復号して出力する。
　ここで、図７の伝送システムで使用されるLDPC符号は、AWGN(Additive White Gaussian Noise)通信路で極めて高い能力を発揮することが知られている。
　しかしながら、地上波等の通信路１３では、バースト(burst)誤りやイレージャ(erasure)を発生することがある。例えば、OFDM(Orthogonal Frequency Division Multiplexing)システムでは、D/U(Desired to Undesired Ratio)が0dB(Undesired=echoのパワーがDesired=メインパスのパワーと等しい)のマルチパス環境において、エコー(echo)（メインパス以外のパス）の遅延(delay)に応じて、特定のシンボルのパワーが0になってしまう(erasure)場合がある。
　また、フラッタ(flutter)(遅延が0でドップラ(dopper)周波数の掛かったechoが加算される通信路)でも、D/Uが0dBである場合には、ドップラ周波数によって、特定の時刻のOFDMのシンボル全体のパワーが0になる(erasure)場合が生じる。
　さらに、受信装置１２側の、送信装置１１からの信号を受信するアンテナ等の受信部（図示せず）から受信装置１２までの配線の状況や、受信装置１２の電源の不安定性により、バースト誤りが発生することがある。
　一方、LDPC符号の復号においては、検査行列Hの列、ひいては、LDPC符号の符号ビットに対応するバリアブルノードにおいて、前述の図５に示したように、LDPC符号の符号ビット（の受信値u0i）の加算を伴う式（１）のバリアブルノード演算が行われるため、そのバリアブルノード演算に用いられる符号ビットにエラーが生じると、求められるメッセージの精度が低下する。
　そして、LDPC符号の復号では、チェックノードにおいて、そのチェックノードに繋がっているバリアブルノードで求められるメッセージを用いて、式（７）のチェックノード演算が行われるため、繋がっている複数のバリアブルノード（に対応するLDPC符号の符号ビット）が同時にエラー（イレージャを含む）となるチェックノードの数が多くなると、復号の性能が劣化する。
　すなわち、例えば、チェックノードは、そのチェックノードに繋がっているバリアブルノードの２個以上が同時にイレージャになると、全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。この場合、等確率のメッセージを戻すチェックノードは、１回の復号処理（１セットのバリアブルノード演算及びチェックノード演算）に寄与しないこととなり、その結果、復号処理の繰り返し回数を多く必要とすることになって、復号の性能が劣化し、さらに、LDPC符号の復号を行う受信装置１２の消費電力が増大する。
　そこで、図７の伝送システムでは、AWGN通信路での性能を維持しつつ、バースト誤りやイレージャへの耐性を向上させるようになっている。
　［送信装置１１の構成例］
　図８は、図７の送信装置１１の構成例を示すブロック図である。
　送信装置１１では、対象データとしての１以上のインプットストリーム(Input Streams)が、モードアダプテーション／マルチプレクサ(Mode Adaptation/Multiplexer)１１１に供給される。
　モードアダプテーション／マルチプレクサ１１１は、モード選択、及び、そこに供給される１以上のインプットストリームの多重化を行い、その結果得られるデータを、パダー(padder)１１２に供給する。
　パダー１１２は、モードアダプテーション／マルチプレクサ１１１からのデータに対して、必要なゼロ詰め（Nullの挿入）を行い、その結果得られるデータを、BBスクランブラ(BB Scrambler)１１３に供給する。
　BBスクランブラ１１３は、パダー１１２からのデータに、エネルギ拡散処理を施し、その結果得られるデータを、BCHエンコーダ(BCH encoder)１１４に供給する。
　BCHエンコーダ１１４は、BBスクランブラ１１３からのデータをBCH符号化し、その結果得られるデータを、LDPC符号化の対象であるLDPC対象データとして、LDPCエンコーダ(LDPC encoder)１１５に供給する。
　LDPCエンコーダ１１５は、BCHエンコーダ１１４からのLDPC対象データについて、LDPC符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行い、LDPC対象データを情報ビットとするLDPC符号を出力する。
　すなわち、LDPCエンコーダ１１５は、LDPC対象データを、例えば、DVB-T.2の規格に規定されているLDPC符号等のLDPC符号に符号化するLDPC符号化を行い、その結果得られるLDPC符号を出力する。
　ここで、DVB-T.2の規格では、符号長が16200ビットで、符号化率が3/5の場合を除き、DVB-S.2の規格に規定されているLDPC符号が採用されている。DVB-T.2の規格に規定されているLDPC符号は、IRA(Irregular Repeat Accumulate)符号であり、そのLDPC符号の検査行列におけるパリティ行列は、階段構造になっている。パリティ行列、及び、階段構造については、後述する。また、IRA符号については、例えば、"Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000に記載されている。
　LDPCエンコーダ１１５が出力するLDPC符号は、ビットインターリーバ１１６に供給される。
　ビットインターリーバ１１６は、LDPCエンコーダ１１５からのLDPC符号について、後述するビットインターリーブを行い、そのビットインターリーブ後のLDPC符号を、QAMエンコーダ(QAM encoder)１１７に供給する。
　QAMエンコーダ１１７は、ビットインターリーバ１１６からのLDPC符号を、そのLDPC符号の１ビット以上の符号ビットの単位（シンボル単位）で、直交変調の１つのシンボルを表す信号点にマッピングして直交変調（多値変調）を行う。
　すなわち、QAMエンコーダ１１７は、ビットインターリーバ１１６からのLDPC符号を、搬送波と同相のI成分を表すI軸と、搬送波と直交するQ成分を表すQ軸とで規定されるIQ平面（IQコンスタレーション）上の、LDPC符号の直交変調を行う変調方式で定める信号点にマッピングして直交変調を行う。
　ここで、QAMエンコーダ１１７で行われる直交変調の変調方式としては、例えば、DVB-Tの規格に規定されている変調方式を含む変調方式、すなわち、例えば、QPSK(Quadrature Phase Shift Keying)や、16QAM(Quadrature Amplitude Modulation)，64QAM，256QAM，1024QAM，4096QAM等がある。QAMエンコーダ１１７において、いずれの変調方式による直交変調が行われるかは、例えば、送信装置１１のオペレータの操作に従って、あらかじめ設定される。なお、QAMエンコーダ１１７では、その他、例えば、4PAM(Pulse Amplitude Modulation)その他の直交変調を行うことが可能である。
　QAMエンコーダ１１７での処理により得られるデータ（信号点にマッピングされたシンボル）は、時間インターリーバ(Time Interleaver)１１８に供給される。
　時間インターリーバ１１８は、QAMエンコーダ１１７からのデータ（シンボル）について、シンボル単位での時間インターリーブ（時間方向のインターリーブ）を行い、その結果得られるデータを、MISO/MIMOエンコーダ(MISO/MIMO encoder)１１９に供給する。
　MISO/MIMOエンコーダ１１９は、時間インターリーバ１１８からのデータ（シンボル）に、時空間符号化を施し、周波数インターリーバ(Frequency Interleaver)１２０に供給する。
　周波数インターリーバ１２０は、MISO/MIMOエンコーダ１１９からのデータ（シンボル）について、シンボル単位での周波数インターリーブ（周波数方向のインターリーブ）を行い、フレームビルダ／リソースアロケーション部(Frame Builder & Resource Allocation)１３１に供給する。
　一方、BCHエンコーダ１２１には、例えば、L1等と呼ばれるプリアンブル等の伝送制御用の制御データ（signalling)が供給される。
　BCHエンコーダ１２１は、そこに供給される制御データを、BCHエンコーダ１１４と同様にBCH符号化し、その結果得られるデータを、LDPCエンコーダ１２２に供給する。
　LDPCエンコーダ１２２は、BCHエンコーダ１２１からのデータを、LDPC対象データとして、LDPCエンコーダ１１５と同様にLDPC符号化し、その結果得られるLDPC符号を、QAMエンコーダ１２３に供給する。
　QAMエンコーダ１２３は、QAMエンコーダ１１７と同様に、LDPCエンコーダ１２２からのLDPC符号を、そのLDPC符号の１ビット以上の符号ビットの単位（シンボル単位）で、直交変調の１つのシンボルを表す信号点にマッピングして直交変調を行い、その結果得られるデータ（シンボル）を、周波数インターリーバ１２４に供給する。
　周波数インターリーバ１２４は、周波数インターリーバ１２０と同様に、QAMエンコーダ１２３からのデータ（シンボル）について、シンボル単位での周波数インターリーブを行い、フレームビルダ／リソースアロケーション部１３１に供給する。
　フレームビルダ／リソースアロケーション部１３１は、周波数インターリーバ１２０、及び、１２４からのデータ（シンボル）の必要な位置に、パイロット(Pilot)のシンボルを挿入し、その結果られるデータ（シンボル）から、所定の数のシンボルで構成されるフレームを構成して、OFDM生成部(OFDM generation)１３２に供給する。
　OFDM生成部１３２は、フレームビルダ／リソースアロケーション部１３１からのフレームから、そのフレームに対応するOFDM信号を生成し、通信路１３（図７）を介して送信する。
　図９は、図８のビットインターリーバ１１６の構成例を示している。
　ビットインターリーバ１１６は、データをインターリーブするデータ処理装置であり、パリティインターリーバ(parity interleaver)２３、カラムツイストインターリーバ(column twist interleaver)２４、及びデマルチプレクサ(DEMUX)２５から構成される。
　パリティインターリーバ２３は、LDPCエンコーダ１１５からのLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
　カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号について、カラムツイストインターリーブを行い、そのカラムツイストインターリーブ後のLDPC符号を、デマルチプレクサ２５に供給する。
　すなわち、LDPC符号は、図８のQAMエンコーダ１１７において、そのLDPC符号の1ビット以上の符号ビットを、直交変調の１つのシンボルを表す信号点にマッピングして送信される。
　カラムツイストインターリーバ２４では、LDPCエンコーダ１１５で用いられる検査行列の任意の１行にある1に対応するLDPC符号の複数の符号ビットが、１つのシンボルに含まれないように、パリティインターリーバ２３からのLDPC符号の符号ビットを並び替える並び替え処理として、例えば、後述するようなカラムツイストインターリーブが行われる。
　デマルチプレクサ２５は、カラムツイストインターリーバ２４からのLDPC符号について、シンボルとなるLDPC符号の２以上の符号ビットの位置を入れ替える入れ替え処理を行うことで、AWGNに対する耐性を強化したLDPC符号を得る。そして、デマルチプレクサ２５は、入れ替え処理によって得られる、LDPC符号の２以上の符号ビットを、シンボルとして、QAMエンコーダ１１７（図８）に供給する。
　次に、図１０は、図８のLDPCエンコーダ１１５でLDPC符号化に用いられる検査行列Hを示している。
　検査行列Hは、LDGM(Low-Density Generation Matrix)構造になっており、LDPC符号の符号ビットのうちの、情報ビットに対応する部分の情報行列HAと、パリティビットに対応するパリティ行列HTとによって、式H＝[HA｜HT］（情報行列HAの要素を左側の要素とし、パリティ行列HTの要素を右側の要素とする行列）で表すことができる。
　ここで、１個のLDPC符号（１符号語）の符号ビットのうちの情報ビットのビット数と、パリティビットのビット数を、それぞれ、情報長Kと、パリティ長Mというとともに、１個のLDPC符号の符号ビットのビット数を、符号長N(=K+M)という。
　ある符号長NのLDPC符号についての情報長Kとパリティ長Mは、符号化率によって決まる。また、検査行列Hは、行×列がM×Nの行列となる。そして、情報行列HAは、M×Kの行列となり、パリティ行列HTは、M×Mの行列となる。
　図１１は、DVB-T.2（及びDVB-S.2）の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTを示している。
　DVB-T.2の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTは、図１１に示すように、1の要素が、いわば階段状に並ぶ階段構造になっている。パリティ行列HTの行重みは、１行目については１で、残りの全ての行については２になっている。また、列重みは、最後の１列については１で、残りの全ての列で２になっている。
　以上のように、パリティ行列HTが階段構造になっている検査行列HのLDPC符号は、その検査行列Hを用いて、容易に生成することができる。
　すなわち、LDPC符号（１符号語）を、行ベクトルcで表すとともに、その行ベクトルを転置して得られる列ベクトルを、cTと表す。また、LDPC符号である行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表すこととする。
　この場合、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]（行ベクトルAの要素を左側の要素とし、行ベクトルTの要素を右側の要素とする行ベクトル）で表すことができる。
　検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的（順番）に求めることができる。
　図１２は、DVB-T.2の規格に規定されているLDPC符号の検査行列Hを説明する図である。
　DVB-T.2の規格に規定されているLDPC符号の検査行列Hの１列目からのKX列については、列重みがXに、その後のK3列については、列重みが３に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。
　ここで、KX+K3+M-1+1は、符号長Nに等しい。
　図１３は、DVB-T.2の規格に規定されているLDPC符号の各符号化率rについての、列数KX，K3、及びM、並びに、列重みXを示す図である。
　DVB-T.2の規格では、64800ビットと16200ビットの符号長NのLDPC符号が規定されている。
　そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率(nominal rate)1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている。
　ここで、以下、64800ビットの符号長Nを、64kビットともいい、16200ビットの符号長Nを、16kビットともいう。
　LDPC符号については、検査行列Hの列重みが大の列に対応する符号ビットほど、エラーレートが低いことが知られている。
　図１２及び図１３に示した、DVB-T.2の規格に規定されている検査行列Hでは、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、その検査行列Hに対応するLDPC符号については、先頭の符号ビットほど、エラーに強く（エラーに対する耐性があり）、終わりの符号ビットほど、エラーに弱い傾向がある。
　次に、図１４は、図８のQAMエンコーダ１１７で16QAMが行われる場合の、１６個のシンボル（に対応する信号点）のIQ平面上の配置を示している。
　すなわち、図１４のＡは、DVB-T.2の16QAMのシンボルを示している。
　16QAMでは、１シンボルは、４ビットで表され、１６(=24)個のシンボルが存在する。そして、１６個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が４×４の正方形状となるように配置されている。
　いま、１シンボルが表すビット列の、最上位ビットからi+1ビット目のビットを、ビットyiと表すこととすると、16QAMの１シンボルが表す４ビットは、最上位ビットから順に、ビットy0,y1,y2,y3と表すことができる。変調方式が16QAMの場合には、LDPC符号の符号ビットの４ビットが、４ビットy0ないしy3のシンボル（シンボル値）に（シンボル化）される。
　図１４のＢは、16QAMのシンボルが表す４ビット（以下、シンボルビットともいう）y0ないしy3それぞれについてのビット境界を示している。
　ここで、シンボルビットyi（図１４では、i=0,1,2,3）についてのビット境界とは、そのシンボルビットyiが0になっているシンボルと、1になっているシンボルとの境界を意味する。
　図１４のＢに示すように、16QAMのシンボルが表す４シンボルビットy0ないしy3のうちの最上位のシンボルビットy0については、IQ平面のQ軸の１箇所だけがビット境界となり、２番目（最上位ビットから２番目）のシンボルビットy1については、IQ平面のI軸の１箇所だけがビット境界となる。
　また、３番目のシンボルビットy2については、４×４個のシンボルのうちの、左から１列目と２列目との間、及び３列目と４列目との間の２箇所が、ビット境界となる。
　さらに、４番目のシンボルビットy3については、４×４個のシンボルのうちの、上から１行目と２行目との間、及び３行目と４行目との間の２箇所が、ビット境界となる。
　シンボルが表すシンボルビットyiは、ビット境界から離れているシンボルが多いほど、誤りにくく（エラー確率が低く）、ビット境界に近いシンボルが多いほど、誤りやすい（エラー確率が高い）。
　いま、誤りにくい（エラーに強い）ビットを、「強いビット」というとともに、誤りやすい（エラーに弱い）ビットを、「弱いビット」ということとすると、16QAMのシンボルの４シンボルビットy0ないしy3については、最上位のシンボルビットy0、及び２番目のシンボルビットy1が強いビットになっており、３番目のシンボルビットy2、及び４番目のシンボルビットy3が弱いビットになっている。
　図１５ないし図１７は、図８のQAMエンコーダ１１７で64QAMが行われる場合の、６４個のシンボル（に対応する信号点）のIQ平面上の配置、すなわち、DVB-T.2の16QAMのシンボルを示している。
　64QAMでは、１シンボルは、６ビットを表し、６４(=26)個のシンボルが存在する。そして、６４個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が８×８の正方形状となるように配置されている。
　64QAMの１シンボルのシンボルビットは、最上位ビットから順に、ビットy0,y1,y2,y3,y4,y5と表すことができる。変調方式が64QAMの場合には、LDPC符号の符号ビットの６ビットは、６ビットのシンボルビットy0ないしy5のシンボルにされる。
　ここで、図１５は、64QAMのシンボルのシンボルビットy0ないしy5のうちの、最上位のシンボルビットy0と、２番目のシンボルビットy1それぞれについてのビット境界を、図１６は、３番目のシンボルビットy2と、４番目のシンボルビットy3それぞれについてのビット境界を、図１７は、５番目のシンボルビットy4と、６番目のシンボルビットy5それぞれについてのビット境界を、それぞれ示している。
　図１５に示すように、最上位のシンボルビットy0と、２番目のシンボルビットy1それぞれについてのビット境界は、１箇所になっている。また、図１６に示すように、３番目のシンボルビットy2と、４番目のシンボルビットy3それぞれについてのビット境界は、２箇所になっており、図１７に示すように、５番目のシンボルビットy4と、６番目のシンボルビットy5それぞれについてのビット境界は、４箇所になっている。
　したがって、64QAMのシンボルのシンボルビットy0ないしy5については、最上位シンボルビットy0、及び２番目のシンボルビットy1が、強いビットになっており、３番目のシンボルビットy2、及び４番目のシンボルビットy3が、その次に強いビットになっている。そして、５番目のシンボルビットy4と、６番目のシンボルビットy5は、弱いビットになっている。
　図１４、さらには、図１５ないし図１７から、直交変調のシンボルのシンボルビットについては、上位ビットが強いビットとなり、下位ビットが弱いビットになる傾向があることが分かる。
　ここで、図１２及び図１３で説明したように、LDPCエンコーダ１１５（図８）が出力するLDPC符号については、エラーに強い符号ビットと、エラーに弱い符号ビットがある。
　また、図１４ないし図１７で説明したように、QAMエンコーダ１１７で行われる直交変調のシンボルのシンボルビットについては、強いビットと弱いビットがある。
　したがって、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、弱いシンボルビットに割り当てると、全体として、エラーに対する耐性が低下する。
　そこで、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、強いビット（シンボルビット）に割り当てる傾向で、LDPC符号の符号ビットをインターリーブするインターリーバが提案されている。
　図９のデマルチプレクサ２５は、そのインターリーバの処理を行うことができる。
　図１８は、図９のデマルチプレクサ２５の処理を説明する図である。
　すなわち、図１８のＡは、デマルチプレクサ２５の機能的な構成例を示している。
　デマルチプレクサ２５は、メモリ３１及び入れ替え部３２から構成される。
　メモリ３１には、LDPCエンコーダ１１５からのLDPC符号が供給される。
　メモリ３１は、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有し、そこに供給されるLDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出して、入れ替え部３２に供給する。
　ここで、N（＝情報長K＋パリティ長M）は、上述したように、LDPC符号の符号長を表す。
　また、mは、１シンボルとなるLDPC符号の符号ビットのビット数を表し、bは所定の正の整数で、mを整数倍するのに用いられる倍数である。デマルチプレクサ２５は、上述したように、LDPC符号の符号ビットをシンボルとする（シンボル化する）が、倍数bは、デマルチプレクサ２５が、いわば一度のシンボル化によって得るシンボルの個数を表す。
　図１８のＡは、変調方式が64QAMである場合のデマルチプレクサ２５の構成例を示しており、したがって、１シンボルとなるLDPC符号の符号ビットのビット数mは、６ビットである。
　また、図１８のＡでは、倍数bは1になっており、したがって、メモリ３１は、カラム方向×ロウ方向がN/(6×1)×(6×1)ビットの記憶容量を有する。
　ここで、メモリ３１の、ロウ方向が1ビットの、カラム方向に延びる記憶領域を、以下、適宜、カラムという。図１８のＡでは、メモリ３１は、６(=6×1)個のカラムから構成される。
　デマルチプレクサ２５では、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
　そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、６ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
　入れ替え部３２は、メモリ３１からの６ビットの符号ビットの位置を入れ替える入れ替え処理を行い、その結果得られる６ビットを、64QAMの１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5として出力する。
　すなわち、メモリ３１からは、ロウ方向に、mbビット（ここでは、６ビット）の符号ビットが読み出されるが、その、メモリ３１から読み出されるmbビットの符号ビットの、最上位ビットからiビット目を(i=0,1,・・・,mb-1)、ビットbiと表すこととすると、メモリ３１からロウ方向に読み出される６ビットの符号ビットは、最上位ビットから順に、ビットb0,b1,b2,b3,b4,b5と表すことができる。
　図１２及び図１３で説明した列重みの関係で、ビットb0の方向にある符号ビットは、エラーに強い符号ビットになっており、ビットb5の方向にある符号ビットは、エラーに弱い符号ビットになっている。
　入れ替え部３２では、メモリ３１からの６ビットの符号ビットb0ないしb5のうちの、エラーに弱い符号ビットが、64QAMの１シンボルのシンボルビットy0ないしy5のうちの、強いビットに割り当てられるように、メモリ３１からの６ビットの符号ビットb0ないしb5の位置を入れ替える入れ替え処理を行うことができる。
　ここで、メモリ３１からの６ビットの符号ビットb0ないしb5をどのように入れ替えて、64QAMの１シンボルを表す６シンボルビットy0ないしy5のそれぞれに割り当てるかの入れ替え方式としては、各社から、様々な方式が提案されている。
　図１８のＢは、第１の入れ替え方式を、図１８のＣは、第２の入れ替え方式を、図１８のＤは、第３の入れ替え方式を、それぞれ示している。
　図１８のＢないし図１８のＤにおいて（後述する図１９においても同様）、ビットbiとyjとを結ぶ線分は、符号ビットbiを、シンボルのシンボルビットyjに割り当てる（シンボルビットyjの位置に入れ替える）ことを意味する。
　図１８のＢの第１の入れ替え方式としては、３種類の入れ替え方のうちのいずれか１つを採用することが提案されており、図１８のＣの第２の入れ替え方式としては、２種類の入れ替え方のうちのいずれか１つを採用することが提案されている。
　図１８のＤの第３の入れ替え方式としては、６種類の入れ替え方を順番に選択して用いることが提案されている。
　図１９は、変調方式が64QAMであり（したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、図１８と同様に６ビットである）、かつ、倍数bが2の場合のデマルチプレクサ２５の構成例と、第４の入れ替え方式を示している。
　倍数bが2である場合、メモリ３１は、カラム方向×ロウ方向がN/(6×2)×(6×2)ビットの記憶容量を有し、１２(=6×2)個のカラムから構成される。
　図１９のＡは、メモリ３１へのLDPC符号の書き込み順を示している。
　デマルチプレクサ２５では、図１８で説明したように、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
　そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、１２ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
　入れ替え部３２は、メモリ３１からの１２ビットの符号ビットの位置を、第４の入れ替え方式で入れ替える入れ替え処理を行い、その結果得られる１２ビットを、64QAMの２シンボル（b個のシンボル）を表す１２ビット、つまり、64QAMの１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5と、次の１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5として出力する。
　ここで、図１９のＢは、図１９のＡの入れ替え部３２による入れ替え処理の第４の入れ替え方式を示している。
　なお、倍数bが2である場合（3以上である場合も同様）、入れ替え処理では、mbビットの符号ビットが、連続するb個のシンボルのmbビットのシンボルビットに割り当てられる。図１９を含め、以下では、説明の便宜上、連続するb個のシンボルのmbビットのシンボルビットの最上位ビットからi+1ビット目を、ビット（シンボルビット）yiと表す。
　また、どのような入れ替え方が適切であるか、つまり、AWGN通信路でのエラーレートをより向上させるかは、LDPC符号の符号化率や符号長、変調方式等によって異なる。
　［パリティインターリーブ］
　次に、図２０ないし図２２を参照して、図９のパリティインターリーバ２３によるパリティインターリーブについて説明する。
　図２０は、LDPC符号の検査行列のタナーグラフ（の一部）を示している。
　チェックノードは、図２０に示すように、そのチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の２個等の複数が同時にイレージャ等のエラーになると、そのチェックノードに繋がっている全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。このため、同一のチェックノードに繋がっている複数のバリアブルノードが同時にイレージャ等になると、復号の性能が劣化する。
　ところで、図８のLDPCエンコーダ１１５が出力する、DVB-T.2の規格に規定されているLDPC符号は、IRA符号であり、検査行列Hのパリティ行列HTは、図１１に示したように、階段構造になっている。
　図２１は、階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示している。
　すなわち、図２１のＡは、階段構造になっているパリティ行列HTを示しており、図２１のＢは、図２１のＡのパリティ行列HTに対応するタナーグラフを示している。
　階段構造になっているパリティ行列HTでは、各行において、１の要素が隣接する（１行目を除く）。このため、パリティ行列HTのタナーグラフにおいて、パリティ行列HTの値が1になっている隣接する２つの要素の列に対応する、隣接する２つのバリアブルノードは、同一のチェックノードに繋がっている。
　したがって、バースト誤りやイレージャ等によって、上述の隣接する２つのバリアブルノードに対応するパリティビットが同時にエラーとなると、そのエラーとなった２つのパリティビットに対応する２つのバリアブルノード（パリティビットを用いてメッセージを求めるバリアブルノード）に繋がっているチェックノードは、値が0である確率と1である確率とが等確率のメッセージを、そのチェックノードに繋がっているバリアブルノードに戻すため、復号の性能が劣化する。そして、バースト長（連続してエラーとなるパリティビットのビット数）が大になると、等確率のメッセージを戻すチェックノードが増加し、復号の性能は、さらに劣化する。
　そこで、パリティインターリーバ２３（図９）は、上述した復号の性能の劣化を防止するため、LDPCエンコーダ１１５からの、LDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行う。
　図２２は、図９のパリティインターリーバ２３が行うパリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示している。
　ここで、LDPCエンコーダ１１５が出力する、DVB-T.2の規格に規定されているLDPC符号に対応する検査行列Hの情報行列HAは、巡回構造になっている。
　巡回構造とは、ある列が、他の列をサイクリックシフトしたものと一致している構造をいい、例えば、P列ごとに、そのP列の各行の1の位置が、そのP列の最初の列を、パリティ長Mを除算して得られる値qに比例する値だけ、列方向にサイクリックシフトした位置になっている構造も含まれる。以下、適宜、巡回構造におけるP列を、巡回構造の単位の列数という。
　DVB-T.2の規格に規定されているLDPC符号としては、図１２及び図１３で説明したように、符号長Nが64800ビットと16200ビットとの、２種類のLDPC符号があり、その２種類のLDPC符号のいずれについても、巡回構造の単位の列数Pが、パリティ長Mの約数のうちの、1とMを除く約数の１つである360に規定されている。
　また、パリティ長Mは、符号化率によって異なる値qを用いて、式M=q×P=q×360で表される素数以外の値になっている。したがって、値qも、巡回構造の単位の列数Pと同様に、パリティ長Mの約数のうちの、1とMを除く約数の他の１つであり、パリティ長Mを、巡回構造の単位の列数Pで除算することにより得られる（パリティ長Mの約数であるP及びqの積は、パリティ長Mとなる）。
　パリティインターリーバ２３は、上述したように、情報長をKとし、また、0以上P未満の整数をxとするとともに、0以上q未満の整数をyとすると、パリティインターリーブとして、NビットのLDPC符号の符号ビットのうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブする。
　K+qx+y+1番目の符号ビット、及び、K+Py+x+1番目の符号ビットは、いずれも、K+1番目以降の符号ビットであるから、パリティビットであり、したがって、パリティインターリーブによれば、LDPC符号のパリティビットの位置が移動される。
　このようなパリティインターリーブによれば、同一のチェックノードに繋がれるバリアブルノード（に対応するパリティビット）が、巡回構造の単位の列数P、すなわち、ここでは、360ビットだけ離れるので、バースト長が360ビット未満である場合には、同一のチェックノードに繋がっているバリアブルノードの複数が同時にエラーになる事態を避けることができ、その結果、バースト誤りに対する耐性を改善することができる。
　なお、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブ後のLDPC符号は、元の検査行列Hの、K+qx+y+1番目の列を、K+Py+x+1番目の列に置換する列置換を行って得られる検査行列（以下、変換検査行列ともいう）のLDPC符号に一致する。
　また、変換検査行列のパリティ行列には、図２２に示すように、P列（図２２では、360列）を単位とする擬似巡回構造が現れる。
　ここで、擬似巡回構造とは、一部を除く部分が巡回構造になっている構造を意味する。DVB-T.2の規格に規定されているLDPC符号の検査行列に対して、パリティインターリーブに相当する列置換を施して得られる変換検査行列は、その右隅部分の360行×360列の部分（後述するシフト行列）に、1の要素が１つだけ足らず（0の要素になっており）、その点で、（完全な）巡回構造ではなく、いわば、擬似巡回構造になっている。
　なお、図２２の変換検査行列は、元の検査行列Hに対して、パリティインターリーブに相当する列置換の他、変換検査行列が、後述する構成行列で構成されるようにするための行の置換（行置換）も施された行列になっている。
　［カラムツイストインターリーブ］
　次に、図２３ないし図２６を参照して、図９のカラムツイストインターリーバ２４による並び替え処理としてのカラムツイストインターリーブについて説明する。
　図８の送信装置１１では、LDPC符号の符号ビットの１ビット以上を、１個のシンボルとして送信する。すなわち、例えば、符号ビットの２ビットを１個のシンボルとする場合には、変調方式として、例えば、QPSKが用いられ、符号ビットの４ビットを１個のシンボルとする場合には、変調方式として、例えば、16QAMが用いられる。
　符号ビットの２ビット以上を、１個のシンボルとして送信する場合、あるシンボルに、イレージャ等が発生すると、そのシンボルの符号ビットは、すべてエラー（イレージャ）になる。
　したがって、復号の性能を向上させるために、同一のチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の複数が同時にイレージャになる確率を低下させるには、１個のシンボルの符号ビットに対応するバリアブルノードが、同一のチェックノードに繋がることを避ける必要がある。
　一方、上述したように、LDPCエンコーダ１１５が出力する、DVB-T.2の規格に規定されているLDPC符号の検査行列Hでは、情報行列HAが巡回構造を有し、パリティ行列HTが階段構造を有している。そして、図２２で説明したように、パリティインターリーブ後のLDPC符号の検査行列である変換検査行列では、パリティ行列にも巡回構造（正確には、上述したように、擬似巡回構造）が現れる。
　図２３は、変換検査行列を示している。
　すなわち、図２３のＡは、符号長Nが64800ビットで、符号化率(r)が3/4のLDPC符号の検査行列Hの変換検査行列を示している。
　図２３のＡでは、変換検査行列において、値が1になっている要素の位置が、点（・）で示されている。
　図２３のＢは、図２３のＡの変換検査行列のLDPC符号、つまり、パリティインターリーブ後のLDPC符号を対象として、デマルチプレクサ２５（図９）が行う処理を示している。
　図２３のＢでは、変調方式を16QAMとして、デマルチプレクサ２５のメモリ３１を構成する４カラムに、パリティインターリーブ後のLDPC符号の符号ビットが、カラム方向に書き込まれている。
　メモリ３１を構成する４カラムに、カラム方向に書き込まれた符号ビットは、ロウ方向に、４ビット単位で読み出され、１シンボルとなる。
　この場合、１シンボルとなる４ビットの符号ビットB0,B1,B2,B3は、図２３のＡの変換検査行列の、任意の１行にある1に対応する符号ビットとなっていることがあり、この場合、その符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードは、同一のチェックノードに繋がっている。
　したがって、１シンボルの４ビットの符号ビットB0,B1,B2,B3が、変換検査行列の任意の１行にある1に対応する符号ビットとなっている場合には、そのシンボルに、イレージャが発生すると、符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードが繋がっている同一のチェックノードにおいて、適切なメッセージを求めることができず、その結果、復号の性能が劣化する。
　符号化率が3/4以外の符号化率についても、同様に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16QAMの１個のシンボルとされることがある。
　そこで、カラムツイストインターリーバ２４は、変換検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルに含まれないように、パリティインターリーバ２３からのパリティインターリーブ後のLDPC符号の符号ビットをインターリーブするカラムツイストインターリーブを行う。
　図２４は、カラムツイストインターリーブを説明する図である。
　すなわち、図２４は、デマルチプレクサ２５のメモリ３１（図１８、図１９）を示している。
　メモリ３１は、図１８で説明したように、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。そして、カラムツイストインターリーバ２４は、メモリ３１に対して、LDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出すときの書き始めの位置を制御することで、カラムツイストインターリーブを行う。
　すなわち、カラムツイストインターリーバ２４では、複数のカラムそれぞれについて、符号ビットの書き込みを開始する書き始めの位置を、適宜変更することで、ロウ方向に読み出される、１シンボルとされる複数の符号ビットが、変換検査行列の任意の１行にある1に対応する符号ビットにならないようにする（検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、LDPC符号の符号ビットを並び替える）。
　ここで、図２４は、変調方式が16QAMであり、かつ、図１８で説明した倍数bが1である場合の、メモリ３１の構成例を示している。したがって、１シンボルにされるLDPC符号の符号ビットのビット数mは、４ビットであり、また、メモリ３１は、４(=mb)個のカラムで構成されている。
　カラムツイストインターリーバ２４は、（図１８のデマルチプレクサ２５に代わり）LDPC符号の符号ビットを、メモリ３１を構成する４個のカラムの上から下方向（カラム方向）に書き込むことを、左から右方向のカラムに向かって行う。
　そして、符号ビットの書き込みが、最も右のカラムまで終了すると、カラムツイストインターリーバ２４は、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、４ビット（mbビット）単位で、符号ビットを読み出し、カラムツイストインターリーブ後のLDPC符号として、デマルチプレクサ２５の入れ替え部３２（図１８、図１９）に出力する。
　但し、カラムツイストインターリーバ２４では、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、最も左のカラムについては、書き始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、書き始めの位置を、アドレスが2の位置とし、３番目のカラムについては、書き始めの位置を、アドレスが4の位置とし、４番目のカラムについては、書き始めの位置を、アドレスが7の位置とする。
　なお、書き始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットを、最も下の位置まで書き込んだ後は、先頭（アドレスが0の位置）に戻り、書き始めの位置の直前の位置までの書き込みが行われる。そして、その後、次（右）のカラムへの書き込みが行われる。
　以上のようなカラムツイストインターリーブを行うことにより、DVB-T.2の規格に規定されているLDPC符号について、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16QAMの１個のシンボルとされること（同一のシンボルに含まれること）を回避することができ、その結果、イレージャのある通信路での復号の性能を向上させることができる。
　図２５は、DVB-T.2の規格に規定されている、符号長Nが64800の、１１個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
　倍数bが1であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に2×1(=mb)ビットを記憶する２個のカラムを有し、カラム方向に64800/(2×1)ビットを記憶する。
　そして、メモリ３１の２個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、それぞれされる。
　なお、例えば、デマルチプレクサ２５（図９）の入れ替え処理の入れ替え方式として、図１８の第１ないし第３の入れ替え方式のうちのいずれかが採用される場合等に、倍数bは1となる。
　倍数bが2であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に64800/(2×2)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　なお、例えば、デマルチプレクサ２５（図９）の入れ替え処理の入れ替え方式として、図１９の第４の入れ替え方式が採用される場合等に、倍数bは2となる。
　倍数bが1であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２５によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に64800/(4×1)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２５によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２５によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に64800/(6×1)ビットを記憶する。
　そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが5の位置と、４番目のカラムの書き始めの位置は、アドレスが9の位置と、５番目のカラムの書き始めの位置は、アドレスが10の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２５によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２５によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に64800/(8×1)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２５によれば、メモリ３１は、ロウ方向に8×2ビットを記憶する１６個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。
　そして、メモリ３１の１６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが15の位置と、９番目のカラムの書き始めの位置は、アドレスが16の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、１１番目のカラムの書き始めの位置は、アドレスが22の位置と、１２番目のカラムの書き始めの位置は、アドレスが22の位置と、１３番目のカラムの書き始めの位置は、アドレスが27の位置と、１４番目のカラムの書き始めの位置は、アドレスが27の位置と、１５番目のカラムの書き始めの位置は、アドレスが28の位置と、１６番目のカラムの書き始めの位置は、アドレスが32の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２５によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に64800/(10×1)ビットを記憶する。
　そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが3の位置と、３番目のカラムの書き始めの位置は、アドレスが6の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが11の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、７番目のカラムの書き始めの位置は、アドレスが15の位置と、８番目のカラムの書き始めの位置は、アドレスが17の位置と、９番目のカラムの書き始めの位置は、アドレスが18の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２５によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に64800/(10×2)ビットを記憶する。
　そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが5の位置と、６番目のカラムの書き始めの位置は、アドレスが6の位置と、７番目のカラムの書き始めの位置は、アドレスが6の位置と、８番目のカラムの書き始めの位置は、アドレスが9の位置と、９番目のカラムの書き始めの位置は、アドレスが13の位置と、１０番目のカラムの書き始めの位置は、アドレスが14の位置と、１１番目のカラムの書き始めの位置は、アドレスが14の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが21の位置と、１４番目のカラムの書き始めの位置は、アドレスが21の位置と、１５番目のカラムの書き始めの位置は、アドレスが23の位置と、１６番目のカラムの書き始めの位置は、アドレスが25の位置と、１７番目のカラムの書き始めの位置は、アドレスが25の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが28の位置と、２０番目のカラムの書き始めの位置は、アドレスが30の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に64800/(12×1)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に64800/(12×2)ビットを記憶する。
　そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが5の位置と、３番目のカラムの書き始めの位置は、アドレスが8の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが8の位置と、６番目のカラムの書き始めの位置は、アドレスが8の位置と、７番目のカラムの書き始めの位置は、アドレスが10の位置と、８番目のカラムの書き始めの位置は、アドレスが10の位置と、９番目のカラムの書き始めの位置は、アドレスが10の位置と、１０番目のカラムの書き始めの位置は、アドレスが12の位置と、１１番目のカラムの書き始めの位置は、アドレスが13の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが17の位置と、１４番目のカラムの書き始めの位置は、アドレスが19の位置と、１５番目のカラムの書き始めの位置は、アドレスが21の位置と、１６番目のカラムの書き始めの位置は、アドレスが22の位置と、１７番目のカラムの書き始めの位置は、アドレスが23の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが37の位置と、２０番目のカラムの書き始めの位置は、アドレスが39の位置と、２１番目のカラムの書き始めの位置は、アドレスが40の位置と、２２番目のカラムの書き始めの位置は、アドレスが41の位置と、２３番目のカラムの書き始めの位置は、アドレスが41の位置と、２４番目のカラムの書き始めの位置は、アドレスが41の位置と、それぞれされる。
　図２６は、DVB-T.2の規格に規定されている、符号長Nが16200の、１０個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
　倍数bが1であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に2×1ビットを記憶する２個のカラムを有し、カラム方向に16200/(2×1)ビットを記憶する。
　そして、メモリ３１の２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に16200/(2×2)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２６によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に16200/(4×1)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２６によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２６によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に16200/(6×1)ビットを記憶する。
　そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２６によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２６によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に16200/(8×1)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２６によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に16200/(10×1)ビットを記憶する。
　そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが4の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２６によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に16200/(10×2)ビットを記憶する。
　そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが2の位置と、８番目のカラムの書き始めの位置は、アドレスが2の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが5の位置と、１１番目のカラムの書き始めの位置は、アドレスが5の位置と、１２番目のカラムの書き始めの位置は、アドレスが5の位置と、１３番目のカラムの書き始めの位置は、アドレスが5の位置と、１４番目のカラムの書き始めの位置は、アドレスが7の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが7の位置と、１７番目のカラムの書き始めの位置は、アドレスが7の位置と、１８番目のカラムの書き始めの位置は、アドレスが8の位置と、１９番目のカラムの書き始めの位置は、アドレスが8の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に16200/(12×1)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に16200/(12×2)ビットを記憶する。
　そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが0の位置と、５番目のカラムの書き始めの位置は、アドレスが0の位置と、６番目のカラムの書き始めの位置は、アドレスが0の位置と、７番目のカラムの書き始めの位置は、アドレスが0の位置と、８番目のカラムの書き始めの位置は、アドレスが1の位置と、９番目のカラムの書き始めの位置は、アドレスが1の位置と、１０番目のカラムの書き始めの位置は、アドレスが1の位置と、１１番目のカラムの書き始めの位置は、アドレスが2の位置と、１２番目のカラムの書き始めの位置は、アドレスが2の位置と、１３番目のカラムの書き始めの位置は、アドレスが2の位置と、１４番目のカラムの書き始めの位置は、アドレスが3の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが9の位置と、１７番目のカラムの書き始めの位置は、アドレスが9の位置と、１８番目のカラムの書き始めの位置は、アドレスが9の位置と、１９番目のカラムの書き始めの位置は、アドレスが10の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、２１番目のカラムの書き始めの位置は、アドレスが10の位置と、２２番目のカラムの書き始めの位置は、アドレスが10の位置と、２３番目のカラムの書き始めの位置は、アドレスが10の位置と、２４番目のカラムの書き始めの位置は、アドレスが11の位置と、それぞれされる。
　図２７は、図８のLDPCエンコーダ１１５、ビットインターリーバ１１６、及び、QAMエンコーダ１１７で行われる処理を説明するフローチャートである。
　LDPCエンコーダ１１５は、BCHエンコーダ１１４から、LDPC対象データが供給されるのを待って、ステップＳ１０１において、LDPC対象データを、LDPC符号に符号化し、そのLDPC符号を、ビットインターリーバ１１６に供給して、処理は、ステップＳ１０２に進む。
　ビットインターリーバ１１６は、ステップＳ１０２において、LDPCエンコーダ１１５からのLDPC符号を対象として、ビットインターリーブを行い、そのビットインターリーブ後のLDPC符号をシンボル化したシンボルを、QAMエンコーダ１１７に供給して、処理は、ステップＳ１０３に進む。
　すなわち、ステップＳ１０２では、ビットインターリーバ１１６（図９）において、パリティインターリーバ２３が、LDPCエンコーダ１１５からのLDPC符号を対象として、パリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
　カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号を対象として、カラムツイストインターリーブを行い、デマルチプレクサ２５に供給する。
　デマルチプレクサ２５は、カラムツイストインターリーバ２４によるカラムツイストインターリーブ後のLDPC符号の符号ビットを入れ替えて、入れ替え後の符号ビットを、シンボルのシンボルビット（シンボルを表すビット）とする入れ替え処理を行う。
　ここで、デマルチプレクサ２５による入れ替え処理は、図１８及び図１９に示した第１ないし第４の入れ替え方式に従って行うことができる他、割り当てルールに従って行うことができる。割り当てルールは、LDPC符号の符号ビットを、シンボルを表すシンボルビットに割り当てるためのルールであり、その詳細については、後述する。
　デマルチプレクサ２５による入れ替え処理によって得られたシンボルは、デマルチプレクサ２５から、QAMエンコーダ１１７に供給される。
　QAMエンコーダ１１７は、ステップＳ１０３において、デマルチプレクサ２５からのシンボルを、QAMエンコーダ１１７で行われる直交変調の変調方式で定める信号点にマッピングして直交変調し、その結果得られるデータを、時間インターリーバ１１８に供給する。
　以上のように、パリティインターリーブや、カラムツイストインターリーブを行うことで、LDPC符号の複数の符号ビットを１個のシンボルとして送信する場合の、イレージャやバースト誤りに対する耐性を向上させることができる。
　ここで、図９では、説明の便宜のため、パリティインターリーブを行うブロックであるパリティインターリーバ２３と、カラムツイストインターリーブを行うブロックであるカラムツイストインターリーバ２４とを、別個に構成するようにしたが、パリティインターリーバ２３とカラムツイストインターリーバ２４とは、一体的に構成することができる。
　すなわち、パリティインターリーブと、カラムツイストインターリーブとは、いずれも、メモリに対する符号ビットの書き込み、及び読み出しによって行うことができ、符号ビットの書き込みを行うアドレス（書き込みアドレス）を、符号ビットの読み出しを行うアドレス（読み出しアドレス）に変換する行列によって表すことができる。
　したがって、パリティインターリーブを表す行列と、カラムツイストインターリーブを表す行列とを乗算して得られる行列を求めておけば、その行列によって、符号ビットを変換することで、パリティインターリーブを行い、さらに、そのパリティインターリーブ後のLDPC符号をカラムツイストインターリーブした結果を得ることができる。
　また、パリティインターリーバ２３とカラムツイストインターリーバ２４に加えて、デマルチプレクサ２５も、一体的に構成することが可能である。
　すなわち、デマルチプレクサ２５で行われる入れ替え処理も、LDPC符号を記憶するメモリ３１の書き込みアドレスを、読み出しアドレスに変換する行列によって表すことができる。
　したがって、パリティインターリーブを表す行列、カラムツイストインターリーブを表す行列、及び、入れ替え処理を表す行列を乗算して得られる行列を求めておけば、その行列によって、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理を、一括して行うことができる。
　なお、パリティインターリーブと、カラムツイストインターリーブとについては、そのうちのいずれか一方だけを行うようにすること、又は、いずれも行わないようにすることが可能である。
　次に、図２８ないし図３０を参照して、図８の送信装置１１について行った、エラーレート(bit error rate)を計測するシミュレーションについて説明する。
　シミュレーションは、D/Uが0dBのフラッタ(flutter)がある通信路を採用して行った。
　図２８は、シミュレーションで採用した通信路のモデルを示している。
　すなわち、図２８のＡは、シミュレーションで採用したフラッタのモデルを示している。
　また、図２８のＢは、図２８のＡのモデルで表されるフラッタがある通信路のモデルを示している。
　なお、図２８のＢにおいて、Hは、図２８のＡのフラッタのモデルを表す。また、図２８のＢにおいて、Nは、ICI(Inter Carrier Interference)を表し、シミュレーションでは、そのパワーの期待値E[N2]を、AWGNで近似した。
　図２９及び図３０は、シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示している。
　なお、図２９は、変調方式が16QAMで、符号化率(r)が(3/4)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。また、図３０は、変調方式が64QAMで、符号化率(r)が(5/6)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。
　さらに、図２９及び図３０において、太線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の、エラーレートとドップラ周波数fdとの関係を示しており、細線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のうちの、入れ替え処理だけを行った場合の、エラーレートとドップラ周波数fdとの関係を示している。
　図２９及び図３０のいずれにおいても、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の方が、入れ替え処理だけを行った場合よりも、エラーレートが向上する（小さくなる）ことが分かる。
　［LDPCエンコーダ１１５の構成例］
　図３１は、図８のLDPCエンコーダ１１５の構成例を示すブロック図である。
　なお、図８のLDPCエンコーダ１２２も、同様に構成される。
　図１２及び図１３で説明したように、DVB-T.2の規格では、64800ビットと16200ビットとの２通りの符号長NのLDPC符号が規定されている。
　そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている（図１２及び図１３）。
　LDPCエンコーダ１１５は、例えば、このような、符号長Nが64800ビットや16200ビットの各符号化率のLDPC符号による符号化（誤り訂正符号化）を、符号長Nごと、及び符号化率ごとに用意された検査行列Hに従って行うことができる。
　LDPCエンコーダ１１５は、符号化処理部６０１と記憶部６０２とから構成される。
　符号化処理部６０１は、符号化率設定部６１１、初期値テーブル読み出し部６１２、検査行列生成部６１３、情報ビット読み出し部６１４、符号化パリティ演算部６１５、及び制御部６１６から構成され、LDPCエンコーダ１１５に供給されるLDPC対象データのLDPC符号化を行い、その結果得られるLDPC符号を、ビットインターリーバ１１６（図８）に供給する。
　すなわち、符号化率設定部６１１は、例えば、オペレータの操作等に応じて、LDPC符号の符号長Nと符号化率とを設定する。
　初期値テーブル読み出し部６１２は、符号化率設定部６１１が設定した符号長N及び符号化率に対応する、後述する検査行列初期値テーブルを、記憶部６０２から読み出す。
　検査行列生成部６１３は、初期値テーブル読み出し部６１２が読み出した検査行列初期値テーブルに基づいて、符号化率設定部６１１が設定した符号長N及び符号化率に応じた情報長K（=符号長N-パリティ長M）に対応する情報行列HAの１の要素を列方向に360列（巡回構造の単位の列数P）ごとの周期で配置して検査行列Hを生成し、記憶部６０２に格納する。
　情報ビット読み出し部６１４は、LDPCエンコーダ１１５に供給されるLDPC対象データから、情報長K分の情報ビットを読み出す（抽出する）。
　符号化パリティ演算部６１５は、検査行列生成部６１３が生成した検査行列Hを記憶部６０２から読み出し、その検査行列Hを用いて、情報ビット読み出し部６１４が読み出した情報ビットに対するパリティビットを所定の式に基づいて算出することにより、符号語（LDPC符号）を生成する。
　制御部６１６は、符号化処理部６０１を構成する各ブロックを制御する。
　記憶部６０２には、例えば、64800ビットや16200ビット等の符号長Nそれぞれについての、図１２及び図１３に示した複数の符号化率等それぞれに対応する複数の検査行列初期値テーブル等が格納されている。また、記憶部６０２は、符号化処理部６０１の処理上必要なデータを一時記憶する。
　図３２は、図３１のLDPCエンコーダ１１５の処理を説明するフローチャートである。
　ステップＳ２０１において、符号化率設定部６１１は、LDPC符号化を行う符号長N及び符号化率rを決定（設定）する。
　ステップＳ２０２において、初期値テーブル読み出し部６１２は、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する、予め定められた検査行列初期値テーブルを、記憶部６０２から読み出す。
　ステップＳ２０３において、検査行列生成部６１３は、初期値テーブル読み出し部６１２が記憶部６０２から読み出した検査行列初期値テーブルを用いて、符号化率設定部６１１により決定された符号長N及び符号化率rのLDPC符号の検査行列Hを求め（生成し）、記憶部６０２に供給して格納する。
　ステップＳ２０４において、情報ビット読み出し部６１４は、LDPCエンコーダ１１５に供給されるLDPC対象データから、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する情報長K(=N×r)の情報ビットを読み出すとともに、検査行列生成部６１３が求めた検査行列Hを、記憶部６０２から読み出し、符号化パリティ演算部６１５に供給する。
　ステップＳ２０５において、符号化パリティ演算部６１５は、式（８）を満たす符号語cのパリティビットを順次演算する。
　　　HcT=0
　　　　　　　　　　　　　　　　　　　　　　　　・・・（８）
　式（８）において、cは、符号語（LDPC符号）としての行ベクトルを表し、cTは、行ベクトルcの転置を表す。
　ここで、上述したように、LDPC符号（１符号語）としての行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表す場合には、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]で表すことができる。
　検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。
　符号化パリティ演算部６１５は、情報ビットAに対して、パリティビットTを求めると、その情報ビットAとパリティビットTとによって表される符号語c ＝［A｜T］を、情報ビットAのLDPC符号化結果として出力する。
　その後、ステップＳ２０６において、制御部６１６は、LDPC符号化を終了するかどうかを判定する。ステップＳ２０６において、LDPC符号化を終了しないと判定された場合、すなわち、例えば、LDPC符号化すべきLDPC対象データが、まだある場合、処理は、ステップＳ２０１（又は、ステップＳ２０４）に戻り、以下、ステップＳ２０１（又は、ステップＳ２０４）ないしＳ２０６の処理が繰り返される。
　また、ステップＳ２０６において、LDPC符号化を終了すると判定された場合、すなわち、例えば、LDPC符号化すべきLDPC対象データがない場合、LDPCエンコーダ１１５は、処理を終了する。
　以上のように、各符号長N、及び、各符号化率rに対応する検査行列初期値テーブルが用意されており、LDPCエンコーダ１１５は、所定の符号長Nの、所定の符号化率rのLDPC符号化を、その所定の符号長N、及び、所定の符号化率rに対応する検査行列初期値テーブルから生成される検査行列Hを用いて行う。
　［検査行列初期値テーブルの例］
　検査行列初期値テーブルは、検査行列Hの、LDPC符号（検査行列Hによって定義されるLDPC符号）の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図１０）の１の要素の位置を360列（巡回構造の単位の列数P）ごとに表すテーブルであり、各符号長N及び各符号化率rの検査行列Hごとに、あらかじめ作成される。
　図３３は、検査行列初期値テーブルの例を示す図である。
　すなわち、図３３は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率（DVB-T.2の表記上の符号化率）rが1/4の検査行列Hに対する検査行列初期値テーブルを示している。
　検査行列生成部６１３（図３１）は、検査行列初期値テーブルを用いて、以下のように、検査行列Hを求める。
　すなわち、図３４は、検査行列初期値テーブルから検査行列Hを求める方法を示している。
　なお、図３４の検査行列初期値テーブルは、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
　検査行列初期値テーブルは、上述したように、LDPC符号の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図１０）の１の要素の位置を、360列（巡回構造の単位の列数P）ごとに表すテーブルであり、そのi行目には、検査行列Hの1+360×(i-1)列目の１の要素の行番号（検査行列Hの１行目の行番号を０とする行番号）が、その1+360×(i-1)列目の列が持つ列重みの数だけ並んでいる。
　ここで、検査行列Hの、パリティ長Ｍに対応するパリティ行列HT（図１０）は、図２１に示したように決まっているので、検査行列初期値テーブルによれば、検査行列Hの、情報長Kに対応する情報行列HA（図１０）が求められる。
　検査行列初期値テーブルの行数k+1は、情報長Kによって異なる。
　情報長Kと、検査行列初期値テーブルの行数k+1との間には、式（９）の関係が成り立つ。
　　　K=(k+1)×360
　　　　　　　　　　　　　　　　　　　　　　　　・・・（９）
　ここで、式（９）の360は、図２２で説明した巡回構造の単位の列数Pである。
　図３４の検査行列初期値テーブルでは、１行目から３行目までに、１３個の数値が並び、４行目からk+1行目（図３４では、３０行目）までに、３個の数値が並んでいる。
　したがって、図３４の検査行列初期値テーブルから求められる検査行列Hの列重みは、１列目から、1+360×(3-1)-1列目までは、１３であり、1+360×(3-1)列目から、K列目までは、３である。
　図３４の検査行列初期値テーブルの１行目は、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622となっており、これは、検査行列Hの１列目において、行番号が、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622の行の要素が１であること（かつ、他の要素が０であること）を示している。
　また、図３４の検査行列初期値テーブルの２行目は、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108となっており、これは、検査行列Hの３６１（＝１＋360×（２－１））列目において、行番号が、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108の行の要素が１であることを示している。
　以上のように、検査行列初期値テーブルは、検査行列Hの情報行列HAの１の要素の位置を360列ごとに表す。
　検査行列Hの1+360×(i-1)列目以外の列、つまり、2+360×(i-1)列目から、360×i列目までの各列は、検査行列初期値テーブルによって定まる1+360×(i-1)列目の１の要素を、パリティ長Ｍに従って下方向（列の下方向）に、周期的にサイクリックシフトして配置したものになっている。
　すなわち、例えば、2+360×(i-1)列目は、1+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたものとなっており、次の3+360×(i-1)列目は、1+360×(i-1)列目を、2×M/360(=2×q)だけ下方向にサイクリックシフトしたもの（2+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたもの）となっている。
　いま、検査行列初期値テーブルのi行目（上からi番目）のj列目（左からj番目）の数値を、hi,jと表すとともに、検査行列Hのw列目の、j個目の１の要素の行番号を、Hw-jと表すこととすると、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jは、式（１０）で求めることができる。
　　　Hw-j=mod{hi,j＋mod((w-1),P)×q，M)
　　　　　　　　　　　　　　　　　　　　　　　　・・・（１０）
　ここで、mod（x，y）はxをyで割った余りを意味する。
　また、Pは、上述した巡回構造の単位の列数であり、例えば、DVB-T.2の規格では、上述のように、360である。さらに、qは、パリティ長Mを、巡回構造の単位の列数P(=360)で除算することにより得られる値M/360である。
　検査行列生成部６１３（図３１）は、検査行列初期値テーブルによって、検査行列Hの1+360×(i-1)列目の１の要素の行番号を特定する。
　さらに、検査行列生成部６１３（図３１）は、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jを、式（１０）に従って求め、以上により得られた行番号の要素を１とする検査行列Hを生成する。
　［携帯端末向けに適切なLDPC符号］
　ところで、携帯端末向けのディジタル放送は、固定端末向けのディジタル放送の規格である、例えば、DVB-T.2に準拠した送信装置、及び、受信装置の仕様を、なるべく変更せずに行うことができれば、コストの面で有利である。
　ここで、DVB-T.2では、符号長Nが64kビット及び16kビットの、２つの符号長のLDPC符号が規定されている。
仮に、携帯端末向けのディジタル放送において、DVB-T.2に規定されているLDPC符号を採用することとすると、長い符号長のLDPC符号よりも、短い符号長のLDPC符号の方が、LDPC符号の復号時等に必要なメモリや遅延を小とすることができることから、携帯端末向けのディジタル放送には、DVB-T.2に規定されている２つの符号長のLDPC符号のうちの、符号長が短い16kビットのLDPC符号を採用することが適切である。
　しかしながら、携帯端末では、LDPC符号の復号等の処理に必要な負荷を軽減するために、例えば、LDPC符号の復号の繰り返し回数（繰り返し復号回数C）が、固定端末の場合よりも制限されることがあり、携帯端末向けのディジタル放送については、DVB-T.2に規定されている16kビットのLDPC符号では、エラーに対する耐性が十分でないことがあり得る。
　そこで、送信装置１１（図７）では、DVB-T.2に規定されている16kビットのLDPC符号よりもエラーに対する耐性がある16kビットの新たなLDPC符号を、携帯端末向けのディジタル放送に適切なLDPC符号（以下、携帯用LDPC符号ともいう）として用いて、携帯端末向けのディジタル放送を行うことができる。
　なお、携帯用LDPC符号については、DVB-T.2との親和性(compatibility)を、なるべく維持する観点から、DVB-T.2に規定されているLDPC符号と同様に、検査行列Hのパリティ行列HTは、階段構造とする（図１１）。
　さらに、携帯用LDPC符号については、DVB-T.2に規定されているLDPC符号と同様に、検査行列Hの情報行列HAは、巡回構造とし、巡回構造の単位の列数Pも、360とする。
　図３５ないし図４３は、以上のような、符号長Nが16kビットの（携帯用）LDPC符号の検査行列初期値テーブルの例を示す図である。
　すなわち、図３５は、符号長Nが16kビットの、符号化率rが1/5の検査行列Hに対する検査行列初期値テーブルを示している。
　図３６は、符号長Nが16kビットの、符号化率rが4/15の検査行列Hに対する検査行列初期値テーブルを示している。
　図３７は、符号長Nが16kビットの、符号化率rが1/3の検査行列Hに対する検査行列初期値テーブルを示している。
　図３８は、符号長Nが16kビットの、符号化率rが2/5の検査行列Hに対する検査行列初期値テーブルを示している。
　図３９は、符号長Nが16kビットの、符号化率rが4/9の検査行列Hに対する検査行列初期値テーブルを示している。
　図４０は、符号長Nが16kビットの、符号化率rが7/15の検査行列Hに対する検査行列初期値テーブルを示している。
　図４１は、符号長Nが16kビットの、符号化率rが8/15の検査行列Hに対する検査行列初期値テーブルを示している。
　図４２は、符号長Nが16kビットの、符号化率rが3/5の検査行列Hに対する検査行列初期値テーブルを示している。
　図４３は、符号長Nが16kビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
　LDPCエンコーダ１１５（図８、図３１）は、携帯端末向けのディジタル放送については、図３５ないし図４３に示した検査行列初期値テーブルから求められる検査行列Hを用いて、符号長Nが16kビットの、符号化率rが1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3の9種類のうちのいずれかのLDPC符号への符号化を行う。
　図３５ないし図４３の検査行列初期値テーブルから求められる検査行列Hを用いて得られるLDPC符号は、性能の良いLDPC符号になっている。
　ここで、性能の良いLDPC符号とは、適切な検査行列Hから得られるLDPC符号である。
　また、適切な検査行列Hとは、検査行列Hから得られるLDPC符号を、低いEs/N0（１シンボルあたりの信号電力対雑音電力比）、又はEb/No（１ビットあたりの信号電力対雑音電力比）で送信したときに、BER(Bit Error Rate)をより小にする、所定の条件を満たす検査行列である。
　適切な検査行列Hは、例えば、所定の条件を満たす様々な検査行列から得られるLDPC符号を、低いEs/Noで送信したときのBERを計測するシミュレーションを行うことにより求めることができる。
　適切な検査行列Hが満たすべき所定の条件としては、例えば、デンシティエボリューション(Density Evolution)と呼ばれる符号の性能の解析法で得られる解析結果が良好であること、サイクル４と呼ばれる、１の要素のループが存在しないこと、等がある。
　ここで、情報行列HAにおいて、サイクル４のように、１の要素が密集していると、LDPC符号の復号性能が劣化することが知られており、このため、適切な検査行列Hが満たすべき所定の条件として、サイクル４が存在しないことが要求される。
　なお、適切な検査行列Hが満たすべき所定の条件は、LDPC符号の復号性能の向上や、LDPC符号の復号処理の容易化（単純化）等の観点から適宜決定することができる。
　図４４及び図４５は、適切な検査行列Hが満たすべき所定の条件としての解析結果が得られるデンシティエボリューションを説明する図である。
　デンシティエボリューションとは、後述するデグリーシーケンス（degree sequence)で特徴付けられる符号長Nが∞のLDPC符号全体（アンサンブル(ensemble)）に対して、そのエラー確率の期待値を計算する、符号の解析法である。
　例えば、AWGNチャネル上で、ノイズの分散値を0からどんどん大きくしていくと、あるアンサンブルのエラー確率の期待値は、最初は0であるが、ノイズの分散値が、ある閾値(threshold)以上となると、0ではなくなる。
　デンシティエボリューションによれば、そのエラー確率の期待値が0ではなくなる、ノイズの分散値の閾値（以下、性能閾値ともいう）を比較することで、アンサンブルの性能（検査行列の適切さ）の良し悪しを決めることができる。
　なお、具体的なLDPC符号に対して、そのLDPC符号が属するアンサンブルを決定し、そのアンサンブルに対してデンシティエボリューションを行うと そのLDPC符号のおおまかな性能を予想することができる。
　したがって、性能の良いLDPC符号は、性能の良いアンサンブルを見つければ、そのアンサンブルに属するLDPC符号の中から見つけることができる。
　ここで、上述のデグリーシーケンス とは、LDPC符号の符号長Nに対して、各値の重みをもつバリアブルノードやチェックノードがどれくらいの割合だけあるかを表す。
　例えば、符号化率が1/2のregular(3,6)LDPC符号は、すべてのバリアブルノードの重み（列重み）が3で、すべてのチェックノードの重み（行重み）が6であるというデグリーシーケンスによって特徴付けられるアンサンブルに属する。
　図４４は、そのようなアンサンブルのタナーグラフ(Tanner graph)を示している。
　図４４のタナーブラフでは、図中丸印（○印）で示すバリアブルノードが、符号長Nに等しいN個だけ存在し、図中四角形（□印）で示すチェックノードが、符号長Nに符号化率1/2を乗算した乗算値に等しいN/2個だけ存在する。
　各バリアブルノードには、列重みに等しい3本の枝(edge)が接続されており、したがって、N個のバリアブルノードに接続している枝は、全部で、3N本だけ存在する。
　また、各チェックノードには、行重みに等しい6本の枝が接続されており、したがって、N/2個のチェックノードに接続している枝は、全部で、3N本だけ存在する。
　さらに、図４４のタナーグラフでは、１つのインターリーバが存在する。
　インターリーバは、N個のバリアブルノードに接続している3N本の枝をランダムに並べ替え、その並べ替え後の各枝を、N/2個のチェックノードに接続している3N本の枝のうちのいずれかに繋げる。
　インターリーバでの、N個のバリアブルノードに接続している3N本の枝を並べ替える並べ替えパターンは、(3N)!（=(3N)×(3N-1)×・・・×1）通りだけある。したがって、すべてのバリアブルノードの重みが3で、すべてのチェックノードの重みが6であるというデグリーリーケンスによって特徴付けられるアンサンブルは、(3N)!個のLDPC符号の集合となる。
　性能の良いLDPC符号（適切な検査行列）を求めるシミュレーションでは、デンシティエボリューションにおいて、マルチエッジタイプ(multi-edge type)のアンサンブルを用いた。
　マルチエッジタイプでは、バリアブルノードに接続している枝と、チェックノードに接続している枝とが経由するインターリーバが、複数(multi edge)に分割され、これにより、アンサンブルの特徴付けが、より厳密に行われる。
　図４５は、マルチエッジタイプのアンサンブルのタナーグラフの例を示している。
　図４５のタナーグラフでは、第１インターリーバと第２インターリーバとの２つのインターリーバが存在する。
　また、図４５のタナーグラフでは、第１インターリーバに繋がる枝が1本で、第２インターリーバに繋がる枝が0本のバリアブルノードがv1個だけ、第１インターリーバに繋がる枝が1本で、第２インターリーバに繋がる枝が2本のバリアブルノードがv2個だけ、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が2本のバリアブルノードがv3個だけ、それぞれ存在する。
　さらに、図４５のタナーグラフでは、第１インターリーバに繋がる枝が2本で、第２インターリーバに繋がる枝が0本のチェックノードがc1個だけ、第１インターリーバに繋がる枝が2本で、第２インターリーバに繋がる枝が2本のチェックノードがc2個だけ、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が3本のチェックノードがc3個だけ、それぞれ存在する。
　ここで、デンシティエボリューションと、その実装については、例えば、"On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y.Chung, G.D.Forney, T.J.Richardson,R.Urbanke, IEEE Communications Leggers, VOL.5, NO.2, Feb 2001に記載されている。
　図３５ないし図４３の携帯用LDPC符号（の検査行列初期値テーブル）を求めるシミュレーションでは、マルチエッジタイプのデンシティエボリューションによって、BERが落ち始める（小さくなっていく）Eb/N0である性能閾値が、所定値以下になるアンサンブルを見つけ、そのアンサンブルに属するLDPC符号の中から、16QAMや64QAM等の、携帯端末向けのディジタル放送で用いられる複数の変調方式におけるBERを小さくするLDPC符号を、性能の良いLDPC符号として選択した。
　ここで、携帯端末では、固定端末よりもエラーに対する耐性が低下するので、携帯端末向けのディジタル放送では、エラーに対する耐性を向上させるために、例えば、QPSKや、16QAM，64QAM等の、信号点の数が比較的少ない変調方式を採用する。
　上述の図３５ないし図４３の検査行列初期値テーブルは、以上のようなシミュレーションにより求められた、符号長Nが16kビットのLDPC符号の検査行列初期値テーブルである。
　図４６は、図３５ないし図４３の、符号長Nが16kビットで、1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3の9種類それぞれのLDPC符号の検査行列初期値テーブルから求められる検査行列Hの最小サイクル長と性能閾値とを示す図である。
　図３５ないし図４３の検査行列初期値テーブルから求められる検査行列Hのうちの、符号化率rが1/5，4/15、及び、3/5の検査行列Hの最小サイクル長は、８サイクルに、符号化率rが1/3，2/5，4/9，7/15，8/15、及び、2/3の検査行列Hの最小サイクル長は、６サイクルに、それぞれなっている。
　したがって、図３５ないし図４３の検査行列初期値テーブルから求められる検査行列Hには、サイクル４は、存在しない。
　また、符号化率rが小さいほど、LDPC符号の冗長性が大になるため、性能閾値は、符号化率rが小さくなるにつれて、向上する（小さくなる）傾向がある。
　図４７は、図３５ないし図４３の（検査行列初期値テーブルから求められる）検査行列H（以下、携帯用LDPC符号の検査行列Hともいう）を説明する図である。
　携帯用LDPC符号の検査行列Hの１列目からのKX列については、列重みがXに、その後のKY1列については、列重みがY1に、その後のKY2列については、列重みがY2に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。
　ここで、KX+KY1+KY2+M-1+1は、符号長N=16200ビットに等しい。
　図４８は、携帯用LDPC符号の各符号化率r(=1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3)についての、図４７の列数KX，KY1，KY2、及びM、並びに、列重みX，Y1、及び、Y2を示す図である。
　符号長Nが16kの携帯用LDPC符号の検査行列Hについては、図１２及び図１３で説明したDVB-T.2に規定されている検査行列と同様に、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、携帯用LDPC符号の先頭の符号ビットほど、エラーに強い（エラーに対する耐性がある）傾向がある。
　図４９は、図３５ないし図４３の携帯用LDPC符号のBERのシミュレーション結果を示す図である。
　シミュレーションでは、AWGNの通信路（チャネル）を想定し、変調方式として、BPSKを採用するとともに、繰り返し復号回数Cとして、50回を採用した。
　図４９において、横軸は、Es/N0（１シンボルあたりの信号電力対雑音電力比）を表し、縦軸は、BERを表す。
　ここで、携帯用LDPC符号の符号化率r=1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3のうちの、1/5，1/3，2/5，4/9，3/5、及び、2/3については、DVB-T.2において、同一の符号化率の、符号長Nが16kのLDPC符号（以下、規格16k符号ともいう）が規定されている。
　シミュレーションでは、符号化率rが1/5，1/3，2/5，4/9，3/5、及び、2/3の携帯用LDPC符号については、いずれの符号化率rの携帯用LDPC符号のBERも、DVB-T.2で規定されている、同一の符号化率の規格16k符号のBERよりも性能が向上していることが確認されており、したがって、携帯用LDPC符号によれば、エラーに対する耐性を向上させることができる。
　ここで、携帯用LDPC符号の符号化率rである1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3のうちの、4/15，7/15、及び、8/15と同一の符号化率は、規格16k符号には存在しない。
　逆に言えば、携帯用LDPC符号には、規格16k符号には存在しない符号化率r=4/15， 7/15，8/15のLDPC符号が存在する。
　以上のように、携帯用LDPC符号に、規格16k符号には存在しない符号化率r=4/15，7/15，8/15のLDPC符号が存在する結果、携帯用LDPC符号の各符号化率r(=1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3)についてのBERは、図４９に示したように、Es/N0の方向の間隔が1dB程度の所定の間隔以下の短い間隔で、比較的等間隔に並ぶ。
　一方、規格16k符号については、規格16k符号の符号化率rに、4/15，7/15，8/15がないために、符号化率rが1/5（DVB-T.2の表記上は1/4）についてのBERと、符号化率rが1/3についてのBERとの間や、符号化率rが4/9（DVB-T.2の表記上は1/2）についてのBERと、符号化率rが3/5についてのBERとの間のEs/N0の方向に、2dB程度の比較的大きなすき間が空き、そのような大きなすき間が空くために、規格16k符号のBERの並びは、不均一になる。
　送信装置１１によって番組の放送を行う放送事業者にとっては、BERの並びに、2db程度の大きなすき間が空く部分があり、BERの並びが不均一な規格16k符号よりも、BERが1db程度以下の小さい間隔で比較的等間隔に並ぶ携帯用LDPC符号の方が、チャネル（通信路１３）の状況等に応じて、放送に用いる符号化率を選択しやすいという利点がある。
　［受信装置１２の構成例］
　図５０は、図７の受信装置１２の構成例を示すブロック図である。
　OFDM処理部(OFDM operation)１５１は、送信装置１１（図７）からのOFDM信号を受信し、そのOFDM信号の信号処理を行う。OFDM処理部１５１が信号処理を行うことにより得られるデータ（シンボル）は、フレーム管理部(Frame Management)１５２に供給される。
　フレーム管理部１５２は、OFDM処理部１５１から供給されるシンボルで構成されるフレームの処理（フレーム解釈）を行い、その結果得られる対象データのシンボルと、制御データのシンボルとを、周波数デインターリーバ(Frequency Deinterleaver)１６１と１５３とに、それぞれ供給する。
　周波数デインターリーバ１５３は、フレーム管理部１５２からのシンボルについて、シンボル単位での周波数デインターリーブを行い、QAMデコーダ(QAM decoder)１５４に供給する。
　QAMデコーダ１５４は、周波数デインターリーバ１５３からのシンボル（信号点に配置されたシンボル）をデマッピング（信号点配置復号）して直交復調し、その結果得られるデータ（LDPC符号）を、LDPCデコーダ(LDPC decoder)１５５に供給する。
　LDPCデコーダ１５５は、QAMデコーダ１５４からのLDPC符号のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ(BCH decoder)１５６に供給する。
　BCHデコーダ１５６は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られる制御データ（シグナリング）を出力する。
　一方、周波数デインターリーバ１６１は、フレーム管理部１５２からのシンボルについて、シンボル単位での周波数デインターリーブを行い、MISO/MIMOデコーダ(MISO/MIMO decoder)１６２に供給する。
　MISO/MIMOデコーダ１６２は、周波数デインターリーバ１６１からのデータ（シンボル）の時空間復号を行い、時間デインターリーバ(Time Deinterleaver)１６３に供給する。
　時間デインターリーバ１６３は、MISO/MIMOデコーダ１６２からのデータ（シンボル）について、シンボル単位での時間デインターリーブを行い、QAMデコーダ(QAM decoder)１６４に供給する。
　QAMデコーダ１６４は、時間デインターリーバ１６３からのシンボル（信号点に配置されたシンボル）をデマッピング（信号点配置復号）して直交復調し、その結果得られるデータ（シンボル）を、ビットデインターリーバ(Bit Deinterleaver)１６５に供給する。
　ビットデインターリーバ１６５は、QAMデコーダ１６４からのデータ（シンボル）のビットデインターリーブを行い、その結果得られるLDPC符号を、LDPCデコーダ１６６に供給する。
　LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ１６７に供給する。
　BCHデコーダ１６７は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られるデータを、BBデスクランブラ(BB DeScrambler)１６８に供給する。
　BBデスクランブラ１６８は、BCHデコーダ１６７からのデータに、エネルギ逆拡散処理を施し、その結果得られるデータを、ヌル削除部(Null Deletion)１６９に供給する。
　ヌル削除部１６９は、BBデスクランブラ１６８からのデータから、図８のパダー１１２で挿入されたNullを削除し、デマルチプレクサ(Demultiplexer)１７０に供給する。
　デマルチプレクサ１７０は、ヌル削除部１６９からのデータに多重化されている１以上のストリーム（対象データ）それぞれを分離し、アウトプットストリーム(Output stream)として出力する。
　図５１は、図５０のビットデインターリーバ１６５の構成例を示すブロック図である。
　ビットデインターリーバ１６５は、マルチプレクサ(MUX)５４、及びカラムツイストデインターリーバ５５から構成され、QAMデコーダ１６４（図５０）からのシンボルのシンボルビットの（ビット）デインターリーブを行う。
　すなわち、マルチプレクサ５４は、QAMデコーダ１６４からのシンボルのシンボルビットを対象として、図９のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（シンボルビット）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、図９のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブ（カラムツイストインターリーブの逆の処理）、すなわち、並び替え処理としてのカラムツイストインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻す逆並び替え処理としての、例えば、カラムツイストデインターリーブを行う。
　具体的には、カラムツイストデインターリーバ５５は、図２４等に示したメモリ３１と同様に構成される、デインターリーブ用のメモリに対して、LDPC符号の符号ビットを書き込み、さらに読み出すことで、カラムツイストデインターリーブを行う。
　但し、カラムツイストデインターリーバ５５では、符号ビットの書き込みは、メモリ３１からの符号ビットの読み出し時の読み出しアドレスを、書き込みアドレスとして用いて、デインターリーブ用のメモリのロウ方向に行われる。また、符号ビットの読み出しは、メモリ３１への符号ビットの書き込み時の書き込みアドレスを、読み出しアドレスとして用いて、デインターリーブ用のメモリのカラム方向に行われる。
　カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からLDPCデコーダ１６６に供給される。
　ここで、QAMデコーダ１６４から、ビットデインターリーバ１６５に供給されるLDPC符号には、パリティインターリーブ、カラムツイストインターリーブ、及び入れ替え処理が、その順番で施されているが、ビットデインターリーバ１６５では、入れ替え処理に対応する逆入れ替え処理、及び、カラムツイストインターリーブに対応するカラムツイストデインターリーブしか行われず、したがって、パリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブは、行われない。
　したがって、ビットデインターリーバ１６５（のカラムツイストデインターリーバ５５）から、LDPCデコーダ１６６には、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号が供給される。
　LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として出力する。
　図５２は、図５１のQAMデコーダ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理を説明するフローチャートである。
　ステップＳ１１１において、QAMデコーダ１６４は、時間デインターリーバ１６３からのシンボル（信号点にマッピングされたシンボル）をデマッピングして直交復調し、ビットデインターリーバ１６５に供給して、処理は、ステップＳ１１２に進む。
　ステップＳ１１２では、ビットデインターリーバ１６５は、QAMデコーダ１６４からのシンボルのシンボルビットのデインターリーブ（ビットデインターリーブ）を行って、処理は、ステップＳ１１３に進む。
　すなわち、ステップＳ１１２では、ビットデインターリーバ１６５において、マルチプレクサ５４が、QAMデコーダ１６４からのシンボルのシンボルビットを対象として、逆入れ替え処理を行い、その結果得られるLDPC符号の符号ビットを、カラムツイストデインターリーバ５５に供給する。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、カラムツイストデインターリーブを行い、その結果得られるLDPC符号を、LDPCデコーダ１６６に供給する。
　ステップＳ１１３では、LDPCデコーダ１６６が、カラムツイストデインターリーバ５５からのLDPC符号のLDPC復号を、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として、BCHデコーダ１６７に出力する。
　なお、図５１でも、図９の場合と同様に、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４と、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５とを、別個に構成するようにしたが、マルチプレクサ５４とカラムツイストデインターリーバ５５とは、一体的に構成することができる。
　また、図９のビットインターリーバ１１６において、カラムツイストインターリーブを行わない場合には、図５１のビットデインターリーバ１６５において、カラムツイストデインターリーバ５５は、設ける必要がない。
　次に、図５０のLDPCデコーダ１６６で行われるLDPC復号について、さらに説明する。
　図５０のLDPCデコーダ１６６では、上述したように、カラムツイストデインターリーバ５５からの、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号のLDPC復号が、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行われる。
　ここで、LDPC復号を、変換検査行列を用いて行うことで、回路規模を抑制しつつ、動作周波数を十分実現可能な範囲に抑えることが可能となるLDPC復号が先に提案されている（例えば、特許第4224777号を参照）。
　そこで、まず、図５３ないし図５６を参照して、先に提案されている、変換検査行列を用いたLDPC復号について説明する。
　図５３は、符号長Nが90で、符号化率が2/3のLDPC符号の検査行列Hの例を示している。
　なお、図５３では（後述する図５４及び図５５においても同様）、0を、ピリオド(.)で表現している。
　図５３の検査行列Hでは、パリティ行列が階段構造になっている。
　図５４は、図５３の検査行列Hに、式（１１）の行置換と、式（１２）の列置換を施して得られる検査行列H'を示している。
　行置換:6s+t+1行目→5t+s+1行目
　　　　　　　　　　　　　　　　　　　　　　　　・・・（１１）
　列置換:6x+y+61列目→5y+x+61列目
　　　　　　　　　　　　　　　　　　　　　　　　・・・（１２）
　但し、式（１１）及び（１２）において、s，t，x，yは、それぞれ、０≦s＜５，０≦t＜６，０≦x＜５，０≦t＜６の範囲の整数である。
　式（１１）の行置換によれば、６で割って余りが１になる１，７，１３，１９，２５行目を、それぞれ、１，２，３，４，５行目に、６で割って余りが２になる２，８，１４，２０，２６行目を、それぞれ、６，７，８，９，１０行目に、という具合に置換が行われる。
　また、式（１２）の列置換によれば、６１列目以降（パリティ行列）に対して、６で割って余りが１になる６１，６７，７３，７９，８５列目を、それぞれ、６１，６２，６３，６４，６５列目に、６で割って余りが２になる６２，６８，７４，８０，８６列目を、それぞれ、６６，６７，６８，６９，７０列目に、という具合に置換が行われる。
　このようにして、図５３の検査行列Hに対して、行と列の置換を行って得られた行列(matrix)が、図５４の検査行列H'である。
　ここで、検査行列Hの行置換を行っても、LDPC符号の符号ビットの並びには影響しない。
　また、式（１２）の列置換は、上述の、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブの、情報長Kを60と、巡回構造の単位の列数Pを5と、パリティ長M（ここでは、30）の約数q(=M/P)を６と、それぞれしたときのパリティインターリーブに相当する。
　図５４の検査行列（以下、適宜、変換検査行列という）H'に対して、図５３の検査行列（以下、適宜、元の検査行列という）HのLDPC符号に、式（１２）と同一の置換を行ったものを乗じると、０ベクトルが出力される。すなわち、元の検査行列HのLDPC符号（１符号語）としての行ベクトルcに、式（１２）の列置換を施して得られる行ベクトルをc'と表すこととすると、検査行列の性質から、HcTは、０ベクトルとなるから、H'c'Tも、当然、０ベクトルとなる。
　以上から、図５４の変換検査行列H'は、元の検査行列HのLDPC符号cに、式（１２）の列置換を行って得られるLDPC符号c'の検査行列になっている。
　したがって、元の検査行列HのLDPC符号cに、式（１２）の列置換を行い、その列置換後のLDPC符号c'を、図５４の変換検査行列H'を用いて復号（LDPC復号）し、その復号結果に、式（１２）の列置換の逆置換を施すことで、元の検査行列HのLDPC符号を、その検査行列Hを用いて復号する場合と同様の復号結果を得ることができる。
　図５５は、５×５の行列の単位に間隔を空けた、図５４の変換検査行列H'を示している。
　図５５においては、変換検査行列H'は、５×５の単位行列、その単位行列の１のうち１個以上が０になった行列（以下、適宜、準単位行列という）、単位行列または準単位行列をサイクリックシフト(cyclic shift)した行列（以下、適宜、シフト行列という）、単位行列、準単位行列、またはシフト行列のうちの２以上の和（以下、適宜、和行列という）、５×５の０行列の組合わせで表されている。
　図５５の変換検査行列H'は、５×５の単位行列、準単位行列、シフト行列、和行列、０行列で構成されているということができる。そこで、変換検査行列H'を構成する、これらの５×５の行列を、以下、適宜、構成行列という。
　P×Pの構成行列で表される検査行列のLDPC符号の復号には、チェックノード演算、及びバリアブルノード演算を、P個同時に行うアーキテクチャ(architecture)を用いることができる。
　図５６は、そのような復号を行う復号装置の構成例を示すブロック図である。
　すなわち、図５６は、図５３の元の検査行列Hに対して、少なくとも、式（１２）の列置換を行って得られる図５５の変換検査行列H'を用いて、LDPC符号の復号を行う復号装置の構成例を示している。
　図５６の復号装置は、６つのFIFO３００1ないし３００6からなる枝データ格納用メモリ３００、FIFO３００1ないし３００6を選択するセレクタ３０１、チェックノード計算部３０２、２つのサイクリックシフト回路３０３及び３０８、１８個のFIFO３０４1ないし３０４18からなる枝データ格納用メモリ３０４、FIFO３０４1ないし３０４18を選択するセレクタ３０５、受信データを格納する受信データ用メモリ３０６、バリアブルノード計算部３０７、復号語計算部３０９、受信データ並べ替え部３１０、復号データ並べ替え部３１１からなる。
　まず、枝データ格納用メモリ３００と３０４へのデータの格納方法について説明する。
　枝データ格納用メモリ３００は、図５５の変換検査行列H'の行数３０を構成行列の行数５で除算した数である６つのFIFO３００1ないし３００6から構成されている。FIFO３００y（ｙ＝１，２，・・・，６）は、複数の段数の記憶領域からなり、各段の記憶領域については、構成行列の行数及び列数である５つの枝に対応するメッセージを同時に読み出すこと、及び、書き込むことができるようになっている。また、FIFO３００yの記憶領域の段数は、図５５の変換検査行列の行方向の１の数（ハミング重み）の最大数である９になっている。
　FIFO３００1には、図５５の変換検査行列H'の第１行目から第５行目までの１の位置に対応するデータ（バリアブルノードからのメッセージvi）が、各行共に横方向に詰めた形に（０を無視した形で）格納される。すなわち、第ｊ行第ｉ列を、(j,i)と表すこととすると、FIFO３００1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(1,21)から(5,25)のシフト行列（５×５の単位行列を右方向に３つだけサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。第３から第８段の記憶領域も同様に、変換検査行列H'と対応付けてデータが格納される。そして、第９段の記憶領域には、変換検査行列H'の(1,86)から(5,90)のシフト行列（５×５の単位行列のうちの１行目の１を０に置き換えて１つだけ左にサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。
　FIFO３００2には、図５５の変換検査行列H'の第６行目から第１０行目までの１の位置に対応するデータが格納される。すなわち、FIFO３００2の第１段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列の和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。　
　すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、単位行列の要素の１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３００1ないし３００6のうちの同一のFIFO）に格納される。
　以下、第３から第９段の記憶領域についても、変換検査行列H'に対応付けてデータが格納される。
　FIFO３００3ないし３００6も同様に変換検査行列H'に対応付けてデータを格納する。
　枝データ格納用メモリ３０４は、変換検査行列H'の列数９０を、構成行列の列数である５で割った１８個のFIFO３０４1ないし３０４18から構成されている。FIFO３０４x（ｘ＝１，２，・・・，１８）は、複数の段数の記憶領域からなり、各段の記憶領域については、変換構成行列H'の行数及び列数である５つの枝に対応するメッセージを同時に読み出すこと、及び、書き込むことができるようになっている。
　FIFO３０４1には、図５５の変換検査行列H'の第１列目から第５列目までの１の位置に対応するデータ（チェックノードからのメッセージuj）が、各列共に縦方向に詰めた形に（０を無視した形で）格納される。すなわち、FIFO３０４1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列との和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第３段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
　すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、単位行列の要素の１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３０４1ないし３０４18のうちの同一のFIFO）に格納される。
　以下、第４及び第５段の記憶領域についても、変換検査行列H'に対応付けて、データが格納される。このFIFO３０４1の記憶領域の段数は、変換検査行列H'の第１列から第５列における行方向の１の数（ハミング重み）の最大数である５になっている。
　FIFO３０４2と３０４3も同様に変換検査行列H'に対応付けてデータを格納し、それぞれの長さ（段数）は、５である。FIFO３０４4ないし３０４12も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは３である。FIFO３０４13ないし３０４18も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは２である。
　次に、図５６の復号装置の動作について説明する。
　枝データ格納用メモリ３００は、６つのFIFO３００1ないし３００6からなり、前段のサイクリックシフト回路３０８から供給される５つのメッセージD311が、変換検査行列H'のどの行に属するかの情報（Matrixデータ）D312に従って、データを格納するFIFOを、FIFO３００1ないし３００6の中から選び、選んだFIFOに５つのメッセージD311をまとめて順番に格納していく。また、枝データ格納用メモリ３００は、データを読み出す際には、FIFO３００1から５つのメッセージD3001を順番に読み出し、次段のセレクタ３０１に供給する。枝データ格納用メモリ３００は、FIFO３００1からのメッセージの読み出しの終了後、FIFO３００2ないし３００6からも、順番に、メッセージを読み出し、セレクタ３０１に供給する。
　セレクタ３０１は、セレクト信号D301に従って、FIFO３００1ないし３００6のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD302として、チェックノード計算部３０２に供給する。
　チェックノード計算部３０２は、５つのチェックノード計算器３０２1ないし３０２5からなり、セレクタ３０１を通して供給されるメッセージD302(D3021ないしD3025)（式（７）のメッセージvi）を用いて、式（７）に従ってチェックノード演算を行い、そのチェックノード演算の結果得られる５つのメッセージD303(D3031ないしD3035)（式（７）のメッセージuj)をサイクリックシフト回路３０３に供給する。
　サイクリックシフト回路３０３は、チェックノード計算部３０２で求められた５つのメッセージD3031ないしD3035を、対応する枝が変換検査行列H'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報（Matrixデータ）D305を元にサイクリックシフトし、その結果をメッセージD304として、枝データ格納用メモリ３０４に供給する。
　枝データ格納用メモリ３０４は、１８個のFIFO３０４1ないし３０４18からなり、前段のサイクリックシフト回路３０３から供給される５つのメッセージD304が変換検査行列H'のどの行に属するかの情報D305に従って、データを格納するFIFOを、FIFO３０４1ないし３０４18の中から選び、選んだFIFOに５つのメッセージD304をまとめて順番に格納していく。また、枝データ格納用メモリ３０４は、データを読み出す際には、FIFO３０４1から５つのメッセージD3061を順番に読み出し、次段のセレクタ３０５に供給する。枝データ格納用メモリ３０４は、FIFO３０４1からのデータの読み出しの終了後、FIFO３０４2ないし３０４18からも、順番に、メッセージを読み出し、セレクタ３０５に供給する。
　セレクタ３０５は、セレクト信号D307に従って、FIFO３０４1ないし３０４18のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD308として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
　一方、受信データ並べ替え部３１０は、通信路１３を通して受信したLDPC符号D313を、式（１２）の列置換を行うことにより並べ替え、受信データD314として、受信データ用メモリ３０６に供給する。受信データ用メモリ３０６は、受信データ並べ替え部３１０から供給される受信データD314から、受信LLR（対数尤度比）を計算して記憶し、その受信LLRを５個ずつまとめて受信値D309として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
　バリアブルノード計算部３０７は、５つのバリアブルノード計算器３０７1ないし３０７5からなり、セレクタ３０５を通して供給されるメッセージD308(D3081ないしD3085)（式（１）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（１）の受信値u0i）を用いて、式（１）に従ってバリアブルノード演算を行い、その演算の結果得られるメッセージD310(D3101ないしD3105)（式（１）のメッセージvi）を、サイクリックシフト回路３０８に供給する。
　サイクリックシフト回路３０８は、バリアブルノード計算部３０７で計算されたメッセージD3101ないしD3105を、対応する枝が変換検査行列H'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報を元にサイクリックシフトし、その結果をメッセージD311として、枝データ格納用メモリ３００に供給する。
　以上の動作を１巡することで、LDPC符号の１回の復号を行うことができる。図５６の復号装置は、所定の回数だけLDPC符号を復号した後、復号語計算部３０９及び復号データ並べ替え部３１１において、最終的な復号結果を求めて出力する。
　すなわち、復号語計算部３０９は、５つの復号語計算器３０９1ないし３０９5からなり、セレクタ３０５が出力する５つのメッセージD308(D3081ないしD3085)（式（５）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（５）の受信値u0i）を用い、複数回の復号の最終段として、式（５）に基づいて、復号結果（復号語）を計算して、その結果得られる復号データD315を、復号データ並べ替え部３１１に供給する。
　復号データ並べ替え部３１１は、復号語計算部３０９から供給される復号データD315を対象に、式（１２）の列置換の逆置換を行うことにより、その順序を並べ替え、最終的な復号結果D316として出力する。
　以上のように、検査行列（元の検査行列）に対して、行置換と列置換のうちの一方又は両方を施し、P×Pの単位行列、その要素の１のうち１個以上が０になった準単位行列、単位行列もしくは準単位行列をサイクリックシフトしたシフト行列、単位行列、準単位行列、もしくはシフト行列の複数の和である和行列、P×Pの０行列の組合せ、つまり、構成行列の組み合わせで表すことができる検査行列（変換検査行列）に変換することで、LDPC符号の復号を、チェックノード演算とバリアブルノード演算をP個同時に行うアーキテクチャ(architecture)を採用することが可能となり、これにより、ノード演算を、P個同時に行うことで動作周波数を実現可能な範囲に抑えて、多数の繰り返し復号を行うことができる。
　図５０の受信装置１２を構成するLDPCデコーダ１６６は、図５６の復号装置と同様に、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行うようになっている。
　すなわち、いま、説明を簡単にするために、図８の送信装置１１を構成するLDPCエンコーダ１１５が出力するLDPC符号の検査行列が、例えば、図５３に示した、パリティ行列が階段構造になっている検査行列Hであるとすると、送信装置１１のパリティインターリーバ２３では、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブが、情報長Kを60に、巡回構造の単位の列数Pを5に、パリティ長Mの約数q(=M/P)を６に、それぞれして行われる。
　このパリティインターリーブは、上述したように、式（１２）の列置換に相当するから、LDPCデコーダ１６６では、式（１２）の列置換を行う必要がない。
　このため、図５０の受信装置１２では、上述したように、カラムツイストデインターリーバ５５から、LDPCデコーダ１６６に対して、パリティデインターリーブが行われていないLDPC符号、つまり、式（１２）の列置換が行われた状態のLDPC符号が供給され、LDPCデコーダ１６６では、式（１２）の列置換を行わないことを除けば、図５６の復号装置と同様の処理が行われる。
　すなわち、図５７は、図５０のLDPCデコーダ１６６の構成例を示している。
　図５７において、LDPCデコーダ１６６は、図５６の受信データ並べ替え部３１０が設けられていないことを除けば、図５６の復号装置と同様に構成されており、式（１２）の列置換が行われないことを除いて、図５６の復号装置と同様の処理を行うため、その説明は省略する。
　以上のように、LDPCデコーダ１６６は、受信データ並べ替え部３１０を設けずに構成することができるので、図５６の復号装置よりも、規模を削減することができる。
　なお、図５３ないし図５７では、説明を簡単にするために、LDPC符号の符号長Nを90と、情報長Kを60と、巡回構造の単位の列数（構成行列の行数及び列数）Pを5と、パリティ長Mの約数q(=M/P)を６と、それぞれしたが、符号長N、情報長K、巡回構造の単位の列数P、及び約数q(=M/P)のそれぞれは、上述した値に限定されるものではない。
　すなわち、図８の送信装置１１において、LDPCエンコーダ１１５が出力するのは、例えば、符号長Nを64800や16200等と、情報長KをN-Pq(=N-M)と、巡回構造の単位の列数Pを360と、約数qをM/Pと、それぞれするLDPC符号であるが、図５７のLDPCデコーダ１６６は、そのようなLDPC符号を対象として、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行う場合にも適用可能である。
　図５８は、図５１のビットデインターリーバ１６５を構成するマルチプレクサ５４の処理を説明する図である。
　すなわち、図５８のＡは、マルチプレクサ５４の機能的な構成例を示している。
　マルチプレクサ５４は、逆入れ替え部１００１、及びメモリ１００２から構成される。
　マルチプレクサ５４は、前段のQAMデコーダ１６４から供給されるシンボルのシンボルビットを対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（シンボルビット）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、後段のカラムツイストデインターリーバ５５に供給する。
　すなわち、マルチプレクサ５４において、逆入れ替え部１００１には、（連続する）b個のシンボルの単位で、そのb個のシンボルのmbビットのシンボルビットy0,y1,・・・,ymb-1が供給される。
　逆入れ替え部１００１は、mbビットのシンボルビットy0ないしymb-1を、元のmbビットの符号ビットb0,b1,・・・,bmb-1の並び（送信装置１１側のデマルチプレクサ２５を構成する入れ替え部３２での入れ替えが行われる前の符号ビットb0ないしbmb-1の並び）に戻す逆入れ替えを行い、その結果得られるmbビットの符号ビットb0ないしbmb-1を出力する。
　メモリ１００２は、送信装置１１側のデマルチプレクサ２５を構成するメモリ３１と同様に、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有する。すなわち、メモリ１００２は、N/(mb)ビットを記憶するmb個のカラムから構成される。
　但し、メモリ１００２では、送信装置１１のデマルチプレクサ２５のメモリ３１からの符号ビットの読み出しが行われる方向に、逆入れ替え部１００１が出力するLDPC符号の符号ビットの書き込みが行われ、メモリ３１への符号ビットの書き込みが行われる方向に、メモリ１００２に書き込まれた符号ビットの読み出しが行われる。
　すなわち、受信装置１２のマルチプレクサ５４では、図５８のＡに示すように、逆入れ替え部１００１が出力するLDPC符号の符号ビットを、mbビット単位で、ロウ方向に書き込むことが、メモリ１００２の１行目から下の行に向かって順次行われる。
　そして、１符号長分の符号ビットの書き込みが終了すると、マルチプレクサ５４では、メモリ１００２から、符号ビットを、カラム方向に読み出して、後段のカラムツイストデインターリーバ５５に供給する。
　ここで、図５８Ｂは、メモリ１００２からの符号ビットの読み出しを示す図である。
　マルチプレクサ５４では、LDPC符号の符号ビットを、メモリ１００２を構成するカラムの上から下方向（カラム方向）に読み出すことが、左から右方向のカラムに向かって行われる。
　図５９は、図５１のビットデインターリーバ１６５を構成するカラムツイストデインターリーバ５５の処理を説明する図である。
　すなわち、図５９は、マルチプレクサ５４のメモリ１００２の構成例を示している。
　メモリ１００２は、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。
　カラムツイストデインターリーバ５５は、メモリ１００２に対して、LDPC符号の符号ビットを、ロウ方向に書き込み、カラム方向に読み出すときの読み出し始めの位置を制御することで、カラムツイストデインターリーブを行う。
　すなわち、カラムツイストデインターリーバ５５では、複数のカラムそれぞれについて、符号ビットの読み出しを開始する読み出し始めの位置を、適宜変更することで、カラムツイストインターリーブで並び替えられた符号ビットの並びを、元の並びに戻す逆並び替え処理を行う。
　ここで、図５９は、図２４で説明した、変調方式が16QAMであり、かつ、倍数bが1である場合の、メモリ１００２の構成例を示している。したがって、１シンボルのビット数mは、４ビットであり、また、メモリ１００２は、４(=mb)個のカラムで構成される。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４に代わり、入れ替え部１００１が出力するLDPC符号の符号ビットのロウ方向への書き込みを、メモリ１００２の１行目から下の行に向かって順次行う。
　そして、１符号長分の符号ビットの書き込みが終了すると、カラムツイストデインターリーバ５５は、符号ビットを、メモリ１００２の上から下方向（カラム方向）に読み出すことを、左から右方向のカラムに向かって行う。
　但し、カラムツイストデインターリーバ５５は、送信装置１１側のカラムツイストインターリーバ２４が符号ビットを書き込む書き始めの位置を、符号ビットの読み出し始めの位置として、メモリ１００２からの符号ビットの読み出しを行う。
　すなわち、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、変調方式が16QAMであり、かつ、倍数bが1である場合には、カラムツイストデインターリーバ５５では、最も左のカラムについては、読み出し始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、読み出し始めの位置を、アドレスが2の位置とし、３番目のカラムについては、読み出し始めの位置を、アドレスが4の位置とし、４番目のカラムについては、読み出し始めの位置を、アドレスが7の位置とする。
　なお、読み出し始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットの読み出しを、最も下の位置まで行った後は、先頭（アドレスが0の位置）に戻り、読み出し始めの位置の直前の位置までの読み出しが行われる。そして、その後、次（右）のカラムからの読み出しが行われる。
　以上のようなカラムツイストデインターリーブを行うことにより、カラムツイストインターリーブで並び替えられた符号ビットの並びが、元の並びに戻される。
　図６０は、図５０のビットデインターリーバ１６５の他の構成例を示すブロック図である。
　なお、図中、図５１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　すなわち、図６０のビットデインターリーバ１６５は、パリティデインターリーバ１０１１が新たに設けられている他は、図５１の場合と同様に構成されている。
　図６０では、ビットデインターリーバ１６５は、マルチプレクサ(MUX)５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１から構成され、QAMデコーダ１６４からのLDPC符号の符号ビットのビットデインターリーブを行う。
　すなわち、マルチプレクサ５４は、QAMデコーダ１６４からのLDPC符号を対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられた符号ビットの位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、送信装置１１のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブを行う。
　カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からパリティデインターリーバ１０１１に供給される。
　パリティデインターリーバ１０１１は、カラムツイストデインターリーバ５５でのカラムツイストデインターリーブ後の符号ビットを対象として、送信装置１１のパリティインターリーバ２３が行うパリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブを行う。
　パリティデインターリーブの結果得られるLDPC符号は、パリティデインターリーバ１０１１からLDPCデコーダ１６６に供給される。
　したがって、図６０のビットデインターリーバ１６５では、LDPCデコーダ１６６には、逆入れ替え処理、カラムツイストデインターリーブ、及び、パリティデインターリーブが行われたLDPC符号、すなわち、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給される。
　LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hそのもの、又は、その検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として出力する。
　ここで、図６０では、ビットデインターリーバ１６５（のパリティデインターリーバ１０１１）からLDPCデコーダ１６６に対して、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給されるため、そのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hそのものを用いて行う場合には、LDPCデコーダ１６６は、例えば、メッセージ（チェックノードメッセージ、バリバブルノードメッセージ）の演算を１個のノードずつ順次行うフルシリアルデコーディング(full serial decoding)方式によるLDPC復号を行う復号装置や、メッセージの演算をすべてのノードについて同時（並列）に行うフルパラレルデコーディング(full parallel decoding)方式によるLDPC復号を行う復号装置で構成することができる。
　また、LDPCデコーダ１６６において、LDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行う場合には、LDPCデコーダ１６６は、チェックノード演算、及びバリアブルノード演算を、P（又はPの1以外の約数）個同時に行うアーキテクチャ(architecture)の復号装置であって、変換検査行列を得るための列置換と同様の列置換を、LDPC符号に施すことにより、そのLDPC符号の符号ビットを並び替える受信データ並べ替え部３１０を有する復号装置（図５６）で構成することができる。
　なお、図６０では、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５、及び、パリティデインターリーブを行うパリティデインターリーバ１０１１それぞれを、別個に構成するようにしたが、マルチプレクサ５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１の２以上は、送信装置１１のパリティインターリーバ２３、カラムツイストインターリーバ２４、及び、デマルチプレクサ２５と同様に、一体的に構成することができる。
　［受信システムの構成例］
　図６１は、受信装置１２を適用可能な受信システムの第１の構成例を示すブロック図である。
　図６１において、受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３から構成される。
　取得部１１０１は、番組の画像データや音声データ等のLDPC対象データを、少なくともLDPC符号化することで得られるLDPC符号を含む信号を、例えば、地上ディジタル放送、衛星ディジタル放送、CATV網、インターネットその他のネットワーク等の、図示せぬ伝送路（通信路）を介して取得し、伝送路復号処理部１１０２に供給する。
　ここで、取得部１１０１が取得する信号が、例えば、放送局から、地上波や、衛星波、CATV(Cable Television)網等を介して放送されてくる場合には、取得部１１０１は、チューナやSTB(Set Top Box)等で構成される。また、取得部１１０１が取得する信号が、例えば、webサーバから、IPTV(Internet Protocol Television)のようにマルチキャストで送信されてくる場合には、取得部１１０１は、例えば、NIC(Network Interface Card)等のネットワークI/F(Inter face)で構成される。
　伝送路復号処理部１１０２は、受信装置１２に相当する。伝送路復号処理部１１０２は、取得部１１０１が伝送路を介して取得した信号に対して、伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施し、その結果得られる信号を、情報源復号処理部１１０３に供給する。
　すなわち、取得部１１０１が伝送路を介して取得した信号は、伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られた信号であり、伝送路復号処理部１１０２は、そのような信号に対して、例えば、誤り訂正処理等の伝送路復号処理を施す。
　ここで、誤り訂正符号化としては、例えば、LDPC符号化や、BCH符号化等がある。ここでは、誤り訂正符号化として、少なくとも、LDPC符号化が行われている。
　また、伝送路復号処理には、変調信号の復調等が含まれることがある。
　情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理を少なくとも含む情報源復号処理を施す。
　すなわち、取得部１１０１が伝送路を介して取得した信号には、情報としての画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがあり、その場合、情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理(伸張処理）等の情報源復号処理を施す。
　なお、取得部１１０１が伝送路を介して取得した信号に、圧縮符号化が施されていない場合には、情報源復号処理部１１０３では、圧縮された情報を元の情報に伸張する処理は行われない。
　ここで、伸張処理としては、例えば、MPEGデコード等がある。また、伝送路復号処理には、伸張処理の他、デスクランブル等が含まれることがある。
　以上のように構成される受信システムでは、取得部１１０１において、例えば、画像や音声等のデータに対して、MPEG符号化等の圧縮符号化が施され、さらに、LDPC符号化等の誤り訂正符号化が施された信号が、伝送路を介して取得され、伝送路復号処理部１１０２に供給される。
　伝送路復号処理部１１０２では、取得部１１０１からの信号に対して、例えば、受信装置１２が行うのと同様の処理等が、伝送路復号処理として施され、その結果得られる信号が、情報源復号処理部１１０３に供給される。
　情報源復号処理部１１０３では、伝送路復号処理部１１０２からの信号に対して、MPEGデコード等の情報源復号処理が施され、その結果得られる画像、又は音声が出力される。
　以上のような図６１の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するテレビチューナ等に適用することができる。
　なお、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３は、それぞれ、１つの独立した装置（ハードウェア（IC(Integrated Circuit)等））、又はソフトウエアモジュール）として構成することが可能である。
　また、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３については、取得部１１０１と伝送路復号処理部１１０２とのセットや、伝送路復号処理部１１０２と情報源復号処理部１１０３とのセット、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３のセットを、１つの独立した装置として構成することが可能である。
　図６２は、受信装置１２を適用可能な受信システムの第２の構成例を示すブロック図である。
　なお、図中、図６１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図６２の受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３を有する点で、図６１の場合と共通し、出力部１１１１が新たに設けられている点で、図６１の場合と相違する。
　出力部１１１１は、例えば、画像を表示する表示装置や、音声を出力するスピーカであり、情報源復号処理部１１０３から出力される信号としての画像や音声等を出力する。すなわち、出力部１１１１は、画像を表示し、あるいは、音声を出力する。
　以上のような図６２の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するTV（テレビジョン受像機）や、ラジオ放送を受信するラジオ受信機等に適用することができる。
　なお、取得部１１０１において取得された信号に、圧縮符号化が施されていない場合には、伝送路復号処理部１１０２が出力する信号が、出力部１１１１に供給される。
　図６３は、受信装置１２を適用可能な受信システムの第３の構成例を示すブロック図である。
　なお、図中、図６１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図６３の受信システムは、取得部１１０１、及び、伝送路復号処理部１１０２を有する点で、図６１の場合と共通する。
　但し、図６３の受信システムは、情報源復号処理部１１０３が設けられておらず、記録部１１２１が新たに設けられている点で、図６１の場合と相違する。
　記録部１１２１は、伝送路復号処理部１１０２が出力する信号（例えば、MPEGのTSのTSパケット）を、光ディスクや、ハードディスク（磁気ディスク）、フラッシュメモリ等の記録（記憶）媒体に記録する（記憶させる）。
　以上のような図６３の受信システムは、テレビジョン放送を録画するレコーダ等に適用することができる。
　なお、図６３において、受信システムは、情報源復号処理部１１０３を設けて構成し、情報源復号処理部１１０３で、情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を、記録部１１２１で記録することができる。
　［コンピュータの一実施の形態］
　次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。
　そこで、図６４は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
　プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク７０５やＲＯＭ７０３に予め記録しておくことができる。
　あるいはまた、プログラムは、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体７１１に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体７１１は、いわゆるパッケージソフトウエアとして提供することができる。
　なお、プログラムは、上述したようなリムーバブル記録媒体７１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部７０８で受信し、内蔵するハードディスク７０５にインストールすることができる。
　コンピュータは、CPU(Central Processing Unit)７０２を内蔵している。CPU７０２には、バス７０１を介して、入出力インタフェース７１０が接続されており、CPU７０２は、入出力インタフェース７１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部７０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)７０３に格納されているプログラムを実行する。あるいは、また、CPU７０２は、ハードディスク７０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部７０８で受信されてハードディスク７０５にインストールされたプログラム、又はドライブ７０９に装着されたリムーバブル記録媒体７１１から読み出されてハードディスク７０５にインストールされたプログラムを、RAM(Random Access Memory)７０４にロードして実行する。これにより、CPU７０２は、上述したフローチャートに従った処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU７０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース７１０を介して、LCD(Liquid Crystal Display)やスピーカ等で構成される出力部７０６から出力、あるいは、通信部７０８から送信、さらには、ハードディスク７０５に記録等させる。
　ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。
　また、プログラムは、１つのコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　すなわち、上述した、携帯端末向けのディジタル放送等で採用するLDPC符号（の検査行列初期値テーブル）等は、固定端末向けのディジタル放送等で用いることが可能である。
　１１　送信装置，　１２　受信装置，　２３　パリティインターリーバ，　２４　カラムツイストインターリーバ，　２５　デマルチプレクサ，　３１　メモリ，　３２　入れ替え部，　５４　マルチプレクサ，　５５　カラムツイストインターリーバ，　１１１　モードアダプテーション／マルチプレクサ，　１１２　パダー，　１１３　BBスクランブラ，　１１４　BCHエンコーダ，　１１５　LDPCエンコーダ，　１１６　ビットインターリーバ，　１１７　QAMエンコーダ，　１１８　時間インターリーバ，　１１９　MISO/MIMOエンコーダ，　１２０　周波数インターリーバ，　１２１　BCHエンコーダ，　１２２　LDPCエンコーダ，　１２３　QAMエンコーダ，　１２４　周波数インターリーバ，　１３１　フレームビルダ／リソースアロケーション部　１３２　OFDM生成部，　１５１　OFDM処理部，　１５２　フレーム管理部，　１５３　周波数デインターリーバ，　１５４　QAMデコーダ，　１５５　LDPCデコーダ，　１５６　BCHデコーダ，　１６１　周波数デインターリーバ，　１６２　MISO/MIMOデコーダ，　１６３　時間デインターリーバ，　１６４　QAMデコーダ，　１６５　ビットデインターリーバ，　１６６　LDPCデコーダ，　１６７　BCHデコーダ，　１６８　BBデスクランブラ，　１６９　ヌル削除部，　１７０　デマルチプレクサ，　３００　枝データ格納用メモリ，　３０１　セレクタ，　３０２　チェックノード計算部，　３０３　サイクリックシフト回路，　３０４　枝データ格納用メモリ，　３０５　セレクタ，　３０６　受信データ用メモリ，　３０７　バリアブルノード計算部，　３０８　サイクリックシフト回路，　３０９　復号語計算部，　３１０　受信データ並べ替え部，　３１１　復号データ並べ替え部，　６０１　符号化処理部，　６０２　記憶部，　６１１　符号化率設定部，　６１２　初期値テーブル読み出し部，　６１３　検査行列生成部，　６１４　情報ビット読み出し部，　６１５　符号化パリティ演算部，　６１６　制御部，　７０１　バス，　７０２　CPU，　７０３　ROM，　７０４　RAM，　７０５　ハードディスク，　７０６　出力部，　７０７　入力部，　７０８　通信部，　７０９　ドライブ，　７１０　入出力インタフェース，　７１１　リムーバブル記録媒体，　１００１　逆入れ替え部，　１００２　メモリ，　１０１１　パリティデインターリーバ，　１１０１　取得部，　１１０１　伝送路復号処理部，　１１０３　情報源復号処理部，　１１１１　出力部，　１１２１　記録部

Claims (17)

  1. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が4/15の符号語に符号化する符号化部を備え、
    　前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699
    　514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598
    　483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879
    　1956 7572 9020 9971
    　13 1578 7445 8373
    　6805 6857 8615 11179
    　7983 8022 10017 11748
    　4939 8861 10444 11661
    　2278 3733 6265 10009
    　4494 7974 10649
    　8909 11030 11696
    　3131 9964 10480
    　である
    　データ処理装置。
  2. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が7/15の符号語に符号化する符号化部を備え、
    　前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
    　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
    　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
    　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
    　3452 7935 8092 8623
    　56 1955 3000 8242
    　1809 4094 7991 8489
    　2220 6455 7849 8548
    　1006 2576 3247 6976
    　2177 6048 7795 8295
    　1413 2595 7446 8594
    　2101 3714 7541 8531
    　10 5961 7484
    　3144 4636 5282
    　5708 5875 8390
    　3322 5223 7975
    　197 4653 8283
    　598 5393 8624
    　906 7249 7542
    　1223 2148 8195
    　976 2001 5005
    　である
    　データ処理装置。
  3. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が8/15の符号語に符号化する符号化部を備え、
    　前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
    　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
    　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
    　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
    　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
    　4075 4188 7313 7553
    　5145 6018 7148 7507
    　3198 4858 6983 7033
    　3170 5126 5625 6901
    　2839 6093 7071 7450
    　11 3735 5413
    　2497 5400 7238
    　2067 5172 5714
    　1889 7173 7329
    　1795 2773 3499
    　2695 2944 6735
    　3221 4625 5897
    　1690 6122 6816
    　5013 6839 7358
    　1601 6849 7415
    　2180 7389 7543
    　2121 6838 7054
    　1948 3109 5046
    　272 1015 7464
    　である
    　データ処理装置。
  4. 　請求項１ないし３のいずれかに記載のデータ処理装置において、
    　前記LDPC符号のパリティビットのみをインターリーブするパリティインターリーブ部をさらに備える
    　データ処理装置。
  5. 　請求項１ないし３のいずれかに記載のデータ処理装置において、
    　カラム方向にずらして前記LDPC符号の符号ビットを記録することによりカラムツイストインターリーブを行うカラムツイストインターリーブ部をさらに備える
    　データ処理装置。
  6. 　請求項１ないし３のいずれかに記載のデータ処理装置において、
    　前記検査行列の2+360×(i-1)列目は、前記検査行列初期値テーブルで表わされる1+360×(i-1)列目を、q＝M/360だけ下方向にサイクリックシフトした列である(iは検査行列初期テーブルの行数であり、Mはパリティ長)
    　データ処理装置。
  7. 　請求項６に記載のデータ処理装置において、
    　前記qは、33である
    　データ処理装置。
  8. 　請求項１ないし３のいずれかに記載のデータ処理装置において、
    　前記検査行列の1+360×(i-1)列については、
    　　前記検査行列初期値テーブルのi行目が、前記検査行列の1+360×(i-1)列目の１の要素の行番号を表し、
    　前記検査行列の1+360×(i-1)列目以外の列である2+360×(i-1)列目から360×i列目までの各列については、
    　　前記検査行列初期値テーブルのi行目のj列目の数値をhi,jと、前記検査行列Hのw列目の、j個目の１の要素の行番号をHw-jと、パリティ長をMと、それぞれ表すとき、
    　　前記検査行列の1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jは、式Hw-j=mod{hi,j＋mod((w-1),360)×M/360，M)で表される
    　データ処理装置。
  9. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が4/15の符号語に符号化する符号化ステップを備え、
    　前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699
    　514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598
    　483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879
    　1956 7572 9020 9971
    　13 1578 7445 8373
    　6805 6857 8615 11179
    　7983 8022 10017 11748
    　4939 8861 10444 11661
    　2278 3733 6265 10009
    　4494 7974 10649
    　8909 11030 11696
    　3131 9964 10480
    　である
    　データ処理方法。
  10. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が7/15の符号語に符号化する符号化ステップを備え、
    　前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
    　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
    　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
    　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
    　3452 7935 8092 8623
    　56 1955 3000 8242
    　1809 4094 7991 8489
    　2220 6455 7849 8548
    　1006 2576 3247 6976
    　2177 6048 7795 8295
    　1413 2595 7446 8594
    　2101 3714 7541 8531
    　10 5961 7484
    　3144 4636 5282
    　5708 5875 8390
    　3322 5223 7975
    　197 4653 8283
    　598 5393 8624
    　906 7249 7542
    　1223 2148 8195
    　976 2001 5005
    　である
    　データ処理方法。
  11. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が16200ビットで符号化率が8/15の符号語に符号化する符号化ステップを備え、
    　前記符号化されたLDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
    　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
    　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
    　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
    　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
    　4075 4188 7313 7553
    　5145 6018 7148 7507
    　3198 4858 6983 7033
    　3170 5126 5625 6901
    　2839 6093 7071 7450
    　11 3735 5413
    　2497 5400 7238
    　2067 5172 5714
    　1889 7173 7329
    　1795 2773 3499
    　2695 2944 6735
    　3221 4625 5897
    　1690 6122 6816
    　5013 6839 7358
    　1601 6849 7415
    　2180 7389 7543
    　2121 6838 7054
    　1948 3109 5046
    　272 1015 7464
    　である
    　データ処理方法。
  12. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が4/15のLDPC符号を復号する復号部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699
    　514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598
    　483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879
    　1956 7572 9020 9971
    　13 1578 7445 8373
    　6805 6857 8615 11179
    　7983 8022 10017 11748
    　4939 8861 10444 11661
    　2278 3733 6265 10009
    　4494 7974 10649
    　8909 11030 11696
    　3131 9964 10480
    　である
    　データ処理装置。
  13. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が7/15のLDPC符号を復号する復号部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
    　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
    　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
    　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
    　3452 7935 8092 8623
    　56 1955 3000 8242
    　1809 4094 7991 8489
    　2220 6455 7849 8548
    　1006 2576 3247 6976
    　2177 6048 7795 8295
    　1413 2595 7446 8594
    　2101 3714 7541 8531
    　10 5961 7484
    　3144 4636 5282
    　5708 5875 8390
    　3322 5223 7975
    　197 4653 8283
    　598 5393 8624
    　906 7249 7542
    　1223 2148 8195
    　976 2001 5005
    　である
    　データ処理装置。
  14. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が8/15のLDPC符号を復号する復号部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
    　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
    　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
    　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
    　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
    　4075 4188 7313 7553
    　5145 6018 7148 7507
    　3198 4858 6983 7033
    　3170 5126 5625 6901
    　2839 6093 7071 7450
    　11 3735 5413
    　2497 5400 7238
    　2067 5172 5714
    　1889 7173 7329
    　1795 2773 3499
    　2695 2944 6735
    　3221 4625 5897
    　1690 6122 6816
    　5013 6839 7358
    　1601 6849 7415
    　2180 7389 7543
    　2121 6838 7054
    　1948 3109 5046
    　272 1015 7464
    　である
    　データ処理装置。
  15. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が4/15のLDPC符号を復号する復号ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699
    　514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598
    　483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879
    　1956 7572 9020 9971
    　13 1578 7445 8373
    　6805 6857 8615 11179
    　7983 8022 10017 11748
    　4939 8861 10444 11661
    　2278 3733 6265 10009
    　4494 7974 10649
    　8909 11030 11696
    　3131 9964 10480
    　である
    　データ処理方法。
  16. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が7/15のLDPC符号を復号する復号ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
    　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
    　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
    　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
    　3452 7935 8092 8623
    　56 1955 3000 8242
    　1809 4094 7991 8489
    　2220 6455 7849 8548
    　1006 2576 3247 6976
    　2177 6048 7795 8295
    　1413 2595 7446 8594
    　2101 3714 7541 8531
    　10 5961 7484
    　3144 4636 5282
    　5708 5875 8390
    　3322 5223 7975
    　197 4653 8283
    　598 5393 8624
    　906 7249 7542
    　1223 2148 8195
    　976 2001 5005
    　である
    　データ処理方法。
  17. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が16200ビットで符号化率が8/15のLDPC符号を復号する復号ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
    　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
    　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
    　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
    　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
    　4075 4188 7313 7553
    　5145 6018 7148 7507
    　3198 4858 6983 7033
    　3170 5126 5625 6901
    　2839 6093 7071 7450
    　11 3735 5413
    　2497 5400 7238
    　2067 5172 5714
    　1889 7173 7329
    　1795 2773 3499
    　2695 2944 6735
    　3221 4625 5897
    　1690 6122 6816
    　5013 6839 7358
    　1601 6849 7415
    　2180 7389 7543
    　2121 6838 7054
    　1948 3109 5046
    　272 1015 7464
    　である
    　データ処理方法。
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