WO2012068961A1 - 基于数字预失真模型的环路增益控制系统和方法 - Google Patents

基于数字预失真模型的环路增益控制系统和方法 Download PDF

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张晋
刘志
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京信通信系统（中国）有限公司
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    • H04W52/22—TPC being performed according to specific parameters taking into account previous information or commands
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Definitions

  • the present invention relates to the field of wireless communication technologies, and in particular, to a loop gain control method and system based on a digital predistortion model.
  • AGC Automatic Gain Control, automatic gain control
  • AGC Automatic Gain Control, automatic gain control
  • the invention discloses a loop gain control method and system based on a digital predistortion model to ensure the stability of the operation of the GSM digital predistortion system.
  • the invention discloses a loop gain control system based on a digital predistortion model, which comprises: a core processing unit, configured to send the initial downlink power and the initial feedback power to the DSP unit before leaving the factory, and send the loop gain adjustment value W ⁇ to the downlink gain adjustment unit; a DSP unit, configured to calculate an initial loop gain Wo according to an initial downlink power and an initial feedback power, obtain a current loop gain Wr according to the current downlink power and the feedback power, and calculate a loop gain adjustment according to the Wr and the Wo a value of W ⁇ , and reporting the W ⁇ to the core processing unit; An FPGA unit, configured to perform statistics on the current downlink and feedback links and report the power to the DSP unit; And a downlink gain adjustment unit configured to adjust the power of the input nonlinear amplifier according to the W ⁇ .
  • a method for performing gain control using a loop gain control system based on a digital predistortion model includes: (1) The core processing unit sends the initial downlink power and the initial feedback power to the DSP unit before leaving the factory, and the DSP unit calculates an initial loop gain Wo according to the initial downlink power and the initial feedback power; (2) The FPGA unit collects statistics on the power of the current downlink and feedback links, and reports the power to the DSP unit.
  • the DSP unit obtains the current loop gain Wr according to the current downlink power and the feedback power; (4) The DSP unit calculates a loop gain adjustment value W ⁇ according to the Wr and the Wo, and reports the W ⁇ to the core processing unit; (5) The core processing unit sends the W ⁇ to the downlink gain adjustment unit, and the downlink gain adjustment unit adjusts the power of the input nonlinear amplifier according to the W ⁇ .
  • the invention obtains the loop gain adjustment value through the coordination of the core processing unit, the DSP unit and the FPGA unit, and the power adjustment by the downlink gain adjustment unit ensures the stability of the loop gain of the GSM digital predistortion system during operation.
  • Figure 1 is a system configuration diagram of the present invention
  • 2 is a flow chart of one embodiment of a method of the present invention.
  • the system structure of the present invention is as shown in FIG. 1, including: DSP unit 101, core processing unit 102, FPGA unit 103, DA conversion unit 104, downlink gain adjustment unit 105, downlink radio unit 106, and non- The linear power amplifier 107 and the feedback radio unit 108.
  • the downlink in the system includes a DAC and downlink gain adjustment unit 105 and a downlink radio unit 106; the feedback link includes an ADC and a feedback radio unit 108; the downlink and feedback links provide signals to the FPGA unit 103; and the DA conversion unit includes an ADC and DAC.
  • the invention discloses a loop gain control system based on a digital predistortion model, comprising:
  • the core processing unit 102 is configured to send the initial downlink power and the initial feedback power to the DSP unit 101 and send the loop gain adjustment value W ⁇ to the downlink gain adjustment unit 105;
  • the DSP unit 101 is configured to calculate an initial loop gain Wo according to the initial downlink power and the initial feedback power, obtain a current loop gain Wr according to the current downlink power and the feedback power, and calculate a loop gain adjustment value according to the Wr and the Wo. W ⁇ , and report the W ⁇ to the core processing unit 102;
  • the FPGA unit 103 is configured to perform statistics on the current downlink and feedback links and report the power to the DSP unit 101.
  • the downlink gain adjustment unit 105 is configured to adjust the power of the input nonlinear amplifier according to the W ⁇ .
  • the invention obtains the loop gain adjustment value through the coordination of the DSP unit 101, the core processing unit 102 and the FPGA unit 103, and the power adjustment by the downlink gain adjustment unit ensures the stability of the loop gain of the GSM digital predistortion system during operation.
  • the core processing unit 102 is further configured to send the current temperature adjustment value and the current downlink attenuation value to the DSP unit 101;
  • the DSP unit 101 is further configured to calculate a loop gain adjustment value W ⁇ according to the temperature adjustment value, the Wr and the Wo, and merge the W ⁇ into the downlink attenuation value to obtain a combined loop gain adjustment value W1, and W1 is reported to the core processing unit 102;
  • the core processing unit 102 is further configured to send the W1 to the downlink gain adjustment unit 105;
  • the downlink gain adjustment unit 105 is further configured to adjust the power of the input nonlinear power amplifier according to the W1.
  • the core processing unit 102 is also used to issue a fault alert.
  • the DSP unit 101 is further configured to perform a rounding process on the W1, and the obtained adjustment value W3 with an accuracy of 0.5 is reported to the core processing unit 102, and the rounded adjustment value W2 is sent to the downlink gain adjustment unit 105;
  • the downlink gain adjustment unit 105 is further configured to adjust the power of the input nonlinear power amplifier according to the W2. Increasing the gain fine-tuning mechanism improves the adjustment accuracy.
  • the method of the present invention is implemented by the following steps: 201. Count initial power and calculate initial loop gain Wo;
  • the core processing unit sends the initial downlink power and the initial feedback power to the digital signal processing (DSP) unit before leaving the factory, and the DSP unit calculates the initial loop gain Wo according to the initial downlink power and the initial feedback power.
  • DSP digital signal processing
  • the field-programmable gate array (FPGA) unit counts the power of the current downlink and feedback link and reports it to the DSP unit.
  • the DSP unit obtains the current loop gain Wr according to the current downlink power and the feedback power.
  • the DSP unit calculates a loop gain adjustment value W ⁇ according to the Wr and the Wo, and reports the W ⁇ to the core processing unit.
  • the core processing unit sends the W ⁇ to the downlink gain adjustment unit, and the downlink gain adjustment unit adjusts the power of the input nonlinear amplifier according to the W ⁇ .
  • the invention obtains the loop gain adjustment value through the coordination of the core processing unit (embedded chip), the DSP unit and the FPGA unit, and the power adjustment by the downlink gain adjustment unit ensures the stability of the loop gain of the GSM digital predistortion system during operation.
  • FPGA unit will be analog/digital converter (Analog-to-Digital)
  • ADC analog/digital converter
  • Digital to Analog digital to analog converter
  • DAC digital to analog converter
  • the embodiment of Figure 2 further includes the steps of:
  • the core processing unit sends the current temperature adjustment value to the DSP unit; the core processing unit sends the current downlink attenuation value to the DSP unit; the current downlink attenuation value is a manually set attenuation value;
  • the DSP unit calculates a loop gain adjustment value W ⁇ according to the temperature adjustment value, the Wr and the Wo, and merges the W ⁇ into the downlink attenuation value to obtain a combined loop gain adjustment value W1, and reports the W1 Give the core processing unit; If the W1 is greater than the set threshold, the core processing unit sends the W1 to the downlink gain adjustment unit; the downlink gain adjustment unit adjusts the power of the input nonlinear power amplifier according to the W1.
  • This step increases the power control of the temperature compensation value and the manually set downstream attenuation value, which further stabilizes the operational stability of the predistortion system.
  • the method further includes: if the W1 is less than the set threshold, determining that the current power amplifier gain has a large fluctuation, notifying the core processing unit to alarm and terminating the current AGC operation; if the W1 is less than 0, notifying the core processing unit of the alarm Terminate the current AGC operation.
  • the DSP unit Before the W1 is reported to the core processing unit, the DSP unit obtains an adjustment value W3 with an accuracy of 0.5 after rounding off the W1, and reports the accuracy to the core processing unit when the accuracy of the W3 is 0.5 for 5 consecutive times. step. Due to the nonlinearity of the power amplifier, the statistics of the FPGA unit will fluctuate to a certain extent, and since the accuracy of the downlink gain control unit is 0.5 dB, the statistical power value will exhibit fluctuations of ⁇ 0.5 dB, and the gain trimming value is unstable. The debounce function has been added here to reduce this instability.
  • the DSP unit sends the adjusted value W2 that is rounded off during the rounding process to the FPGA unit, and the power of the input nonlinear amplifier is adjusted by the FPGA unit.
  • a gain fine-tuning mechanism has been added here to increase the accuracy of the adjustment to 0.1 dB.
  • Further improvements to the embodiment of FIG. 2 may also include the steps of: If the downlink power is smaller than the initial downlink power or the feedback link power is smaller than the initial feedback power, notify the core processing unit that the current loop cannot be adjusted, and let the system enter an idle state. There is no need to operate the loop at this time.
  • the core processing unit is notified to exceed the adjustment range of the loop and issue a fault alarm.

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Description

基于数字预失真模型的环路增益控制系统和方法
【技术领域】
本发明涉及无线通信技术领域，具体涉及基于数字预失真模型的环路增益控制方法和系统。
【背景技术】
AGC（Automatic Gain Control，自动增益控制）用于GSM直放站内下行主集链路的环路增益控制，以保证数字预失真算法运行的稳定性，同时对功放运行进行监控。
在直放站的使用中，由于数字预失真的存在，偶尔会出现GSM非线性功率放大器（简称功放）增益的不稳定性，而这种不稳定性在闭环数字预失真系统中会出现进一步放大的情况，从而造成数字预失真系统的运行不稳定性。
【发明内容】
本发明公开了一种基于数字预失真模型的环路增益控制方法和系统，保证GSM数字预失真系统运行的稳定性。
本发明公开了一种基于数字预失真模型的环路增益控制系统，其特征在于，包括：
核心处理单元，用于在出厂以前统计初始下行功率和初始反馈功率下发给DSP单元以及将所述环路增益调整值W△下发给下行增益调整单元；
DSP单元，用于根据初始下行功率和初始反馈功率计算初始环路增益Wo、根据当前的下行功率、反馈功率求得当前的环路增益Wr以及根据所述Wr和所述Wo计算环路增益调整值W△，并将所述W△上报给核心处理单元；
FPGA单元，用于对当前下行链路和反馈链路的功率进行统计并上报给所述DSP单元；
下行增益调整单元，用于根据所述W△对输入的非线性放放大器的功率进行调整。
还公开了一种使用基于数字预失真模型的环路增益控制系统进行增益控制的方法，其特征在于，包括：
（1）核心处理单元在出厂以前统计初始下行功率和初始反馈功率下发给DSP单元，所述DSP单元根据所述初始下行功率和所述初始反馈功率计算初始环路增益Wo；
（2）FPGA单元对当前的下行链路和反馈链路的功率进行统计，并上报给所述DSP单元；
（3）如果当前下行功率比初始下行功率大和当前反馈功率比初始反馈功率大，则所述DSP单元根据所述当前的下行功率和反馈功率求得当前的环路增益Wr；
（4）所述DSP单元根据所述Wr和所述Wo计算环路增益调整值W△，并将所述W△上报给所述核心处理单元；
（5）所述核心处理单元将所述W△下发给下行增益调整单元，所述下行增益调整单元根据所述W△对输入非线性放放大器的功率进行调整。
本发明通过核心处理单元、DSP单元和FPGA单元协调得到环路增益调整值，由下行增益调整单元进行功率调整，保证了GSM数字预失真系统运行时环路增益的稳定性。
【附图说明】
图1是本发明的一个系统结构图；
图2为本发明方法的一个实施例流程图。
【具体实施方式】
下面是本发明系统的实施例，本发明的系统结构如图1，包括：DSP单元101、核心处理单元102、FPGA单元103、DA转换单元104、下行增益调整单元105、下行射频单元106、非线性功放107和反馈射频单元108。系统中下行链路包括DAC和下行增益调整单元105和下行射频单元106；反馈链路包括ADC和反馈射频单元108；下行链路和反馈链路为FPGA单元103提供信号；DA转换单元包括ADC和DAC。
本发明公开了一种基于数字预失真模型的环路增益控制系统，包括：
核心处理单元102，用于在出厂以前统计初始下行功率和初始反馈功率下发给DSP单元101以及将该环路增益调整值W△下发给下行增益调整单元105；
DSP单元101，用于根据初始下行功率和初始反馈功率计算初始环路增益Wo、根据当前的下行功率、反馈功率求得当前的环路增益Wr以及根据该Wr和该Wo计算环路增益调整值W△，并将该W△上报给核心处理单元102；
FPGA单元103，用于对当前下行链路和反馈链路的功率进行统计并上报给该DSP单元101；
下行增益调整单元105，用于根据该W△对输入的非线性放放大器的功率进行调整。
本发明通过DSP单元101、核心处理单元102和FPGA单元103协调得到环路增益调整值，由下行增益调整单元进行功率调整，保证了GSM数字预失真系统运行时环路增益的稳定性。
其中该核心处理单元102还用于下发当前的温度调整值和当前的下行衰减值给该DSP单元101；
该DSP单元101还用于根据该温度调整值、该Wr和该Wo计算环路增益调整值W△，并将W△合并进下行衰减值得到合并后的环路增益调整值W1，并将该W1上报给该核心处理单元102；
核心处理单元102还用于将该W1下发给下行增益调整单元105；
该下行增益调整单元105还用于根据该W1调整输入非线性功率放大器的功率。
该核心处理单元102还用于发出故障告警。
该DSP单元101还用于对该W1进行四舍五入的处理，将得到的精度为0.5的调整值W3上报给该核心处理单元102，将舍去的调整值W2下发给该下行增益调整单元105；
该下行增益调整单元105还用于根据该W2对输入非线性功率放大器的功率进行调整。增加增益微调机制提高了调整精度。
参考图2，本发明方法是由如下几个步骤来实现的：
201、统计初始功率并计算初始环路增益Wo；
核心处理单元在出厂以前统计初始下行功率和初始反馈功率下发给数字信号处理(Digital Signal Processing，DSP)单元，该DSP单元根据该初始下行功率和该初始反馈功率计算初始环路增益Wo。
202、统计当前功率；
现场可编程门阵列（Field－Programmable Gate Array，FPGA）单元对当前下行链路和反馈链路的功率进行统计，并上报给该DSP单元。
203、计算当前环路增益Wr；
如果当前下行功率比初始下行功率大，并且当前反馈功率比初始反馈功率大，则该DSP单元根据当前的下行功率和反馈功率求得当前的环路增益Wr。
204、根据Wr 和Wo 计算调整值；
该DSP单元根据该Wr和该Wo计算环路增益调整值W△，并将该W△上报给该核心处理单元。
205、根据调整值调整功率。
该核心处理单元将该W△下发给下行增益调整单元，该下行增益调整单元根据该W△对输入非线性放放大器的功率进行调整。
本发明通过核心处理单元（嵌入式芯片）、DSP单元和FPGA单元协调得到环路增益调整值，由下行增益调整单元进行功率调整，保证了GSM数字预失真系统运行时环路增益的稳定性。
其中FPGA单元统计功率的步骤为：FPGA单元将模拟/数字转换器（Analog-to-Digital Converter，ADC）上报的数据进行同相求模得到该当前下行功率以及对数字/模拟转换器(Digital to Analog Converter，DAC)上报的数据进行正交求模得到该当前反馈功率。
图2实施例中还包括步骤：
核心处理单元下发当前的温度调整值给该DSP单元；核心处理单元下发当前的下行衰减值给该DSP单元；该当前的下行衰减值为手动设置的衰减值；
该DSP单元根据该温度调整值、该Wr和该Wo计算环路增益调整值W△，并将该W△合并进该下行衰减值得到合并后的环路增益调整值W1，并将该W1上报给该核心处理单元；
如果该W1大于设定的阀值，则该核心处理单元将该W1下发给该下行增益调整单元；该下行增益调整单元根据该W1对输入非线性功率放大器的功率进行调整。
此步骤增加了对温度补偿值和手动设置的下行衰减值的功率控制，进一步稳定了预失真系统的运行稳定性。
进一步包括：如果该W1小于设定的阀值，则判断当前功放增益出现了较大的波动，通知该核心处理单元告警并终止当前AGC运算；如果该W1小于0，则通知核心处理单元告警并终止当前AGC运算。
在向核心处理单元上报该W1之前，包括：DSP单元对该W1经过四舍五入后得到精度为0.5的调整值W3，当该W3的精度连续5次为0.5时，才进行向该核心处理单元上报的步骤。由于功放的非线性，FPGA单元的统计会有一定程度的波动，又由于下行增益控制单元的精度为0.5dB，因此统计的功率值会出现±0.5dB的波动，增益微调值不稳定的现象，此处增加了去抖动功能，来减小这种不稳定现象。
该DSP单元将经过四舍五入的处理过程中被舍去的调整值W2下发给该FPGA单元，由该FPGA单元对输入非线性放放大器的功率进行调整。此处增加了增益微调机制，使得调整的精度提高到0.1dB。
作为对图2实施例的进一步改进还可以包括步骤：
如果该下行功率比该初始下行功率小或者该反馈链路功率比该初始反馈功率小，则通知该核心处理单元当前环路无法调整，并让系统进入空闲状态。此时不用对环路进行操作。
如果该Wr比该Wo小，则通知该核心处理单元超过环路的调整范围并发出故障报警。
以上该的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。

Claims (11)

  1. 一种基于数字预失真模型的环路增益控制系统，其特征在于，包括：
    核心处理单元，用于在出厂以前统计初始下行功率和初始反馈功率下发给DSP单元以及将所述环路增益调整值W△下发给下行增益调整单元；
    DSP单元，用于根据所述初始下行功率和所述初始反馈功率计算初始环路增益Wo、根据当前的下行功率、反馈功率求得当前的环路增益Wr以及根据所述Wr和所述Wo计算环路增益调整值W△，并将所述W△上报给核心处理单元；
    FPGA单元，用于对当前下行链路和反馈链路的功率进行统计并上报给所述DSP单元；
    下行增益调整单元，用于根据所述W△对输入的非线性放放大器的功率进行调整。
  2. 根据权利要求1所述的基于数字预失真模型的环路增益控制系统，其特征在于，所述核心处理单元还用于下发当前的温度调整值和当前的下行衰减值给所述DSP单元以及将W1下发给所述下行增益调整单元；
    所述DSP单元还用于根据所述温度调整值、所述Wr和所述Wo计算环路增益调整值W△，并将W△合并进下行衰减值得到合并后的环路增益调整值W1，并将所述W1上报给所述核心处理单元；
    所述下行增益调整单元还用于根据所述W1调整输入非线性功率放大器的功率。
  3. 根据权利要求2所述的基于数字预失真模型的环路增益控制系统，其特征在于，
    所述核心处理单元还用于发出故障告警；
    所述DSP单元还用于对所述W1进行四舍五入的处理，将得到的精度为0.5的调整值W3上报给所述核心处理单元，将舍去的调整值W2下发给所述FPGA单元；
    所述FPGA单元还用于根据所述W2对输入非线性功率放大器的功率进行调整。
  4. 一种使用权利要求1所述的增益控制系统进行增益控制的方法，其特征在于，包括：
    （1）核心处理单元在出厂以前统计初始下行功率和初始反馈功率下发给DSP单元，所述DSP单元根据所述初始下行功率和所述初始反馈功率计算初始环路增益Wo；
    （2）FPGA单元对当前下行链路和反馈链路的功率进行统计，并上报给所述DSP单元；
    （3）如果当前下行功率比初始下行功率大并且当前反馈功率比初始反馈功率大，则所述DSP单元根据当前的下行功率和反馈功率求得当前的环路增益Wr；
    （4）所述DSP单元根据所述Wr和所述Wo计算环路增益调整值W△，并将所述W△上报给所述核心处理单元；
    （5）所述核心处理单元将所述W△下发给下行增益调整单元，所述下行增益调整单元根据所述W△对输入非线性放放大器的功率进行调整。
  5. 根据权利要求4所述的使用权利要求1所述的增益控制系统进行增益控制的方法，其特征在于，所述FPGA单元统计功率的步骤：FPGA单元将ADC上报的数据进行同相求模得到所述当前下行功率以及对DAC上报的数据进行正交求模得到所述当前反馈功率。
  6. 根据权利要求4所述的使用权利要求1所述的增益控制系统进行增益控制的方法，其特征在于，还包括步骤：
    所述核心处理单元下发当前的温度调整值给所述DSP单元；
    所述核心处理单元下发当前的下行衰减值给所述DSP单元；
    所述DSP单元根据所述温度调整值、所述Wr和所述Wo计算环路增益调整值W△，并将所述W△与所述下行衰减值叠加得到合并后的环路增益调整值W1，并将所述W1上报给所述核心处理单元；
    如果所述W1大于设定的阀值，则所述核心处理单元将所述W1下发给所述下行增益调整单元；
    所述下行增益调整单元根据所述W1对输入非线性功率放大器的功率进行调整。
  7. 根据权利要求4所述的使用权利要求1所述的增益控制系统进行增益控制的方法，其特征在于，还包括步骤：
    如果所述下行功率比所述初始下行功率小或者所述反馈链路功率比所述初始反馈功率小，则通知所述核心处理单元当前环路无法调整，并让系统进入IDLE状态。
  8. 根据权利要求4所述的使用权利要求1所述的增益控制系统进行增益控制的方法，其特征在于，还包括步骤：
    如果所述Wr比所述Wo小，则通知所述核心处理单元超过环路的调整范围并发出故障报警。
  9. 根据权利要求6所述的使用权利要求1所述的增益控制系统进行增益控制的方法，其特征在于，还包括步骤：
    如果所述W1小于设定的阀值，则通知所述核心处理单元告警并终止当前AGC运算；如果所述W1小于0，则通知所述核心处理单元告警并终止当前AGC运算。
  10. 根据权利要求6所述的使用权利要求1所述的增益控制系统进行增益控制的方法，其特征在于，在向所述核心处理单元上报所述W1之前，包括：DSP单元对所述W1经过四舍五入后得到精度为0.5的调整值W3，当所述W3的精度连续5次为0.5时，才进行向所述核心处理单元上报的步骤。
  11. 根据权利要求10所述的使用权利要求1所述的增益控制系统进行增益控制的方法，其特征在于，所述DSP单元将经过四舍五入的处理过程中被舍去的调整值W2下发给所述FPGA单元，由所述FPGA单元对输入非线性放放大器的功率进行调整。
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