WO2012051920A1 - 一种基于亚阈值特性的真随机数发生器 - Google Patents

一种基于亚阈值特性的真随机数发生器 Download PDF

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单伟伟
陆寅超
戚隆宁
秦娟
刘君寅
时龙兴
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    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes
    • H—ELECTRICITY
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
    • H04L9/0866—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving user or device identifiers, e.g. serial number, physical or biometrical information, DNA, hand-signature or measurable physical characteristics

Definitions

  • the present invention relates to the field of information security and integrated circuit technology, and more particularly to a true random number generator based on sub-threshold characteristics for generating an unpredictable sequence of true random numbers.
  • Random numbers play a very important role in modern cryptography, and they are an important part of crypto chips and hardware.
  • the random sequence calculated by the deterministic algorithm is called a pseudo-random number. If the attacker has enough computing power, the law of pseudo-random number generation can be predicted.
  • the true random number generator utilizes the random noise source of nature, and its output sequence is unpredictable and non-reproducible, which can better protect the transmission of information, and is suitable for chip hardware entities with high information security requirements.
  • the more common method is to amplify the thermal noise of the resistor into the oscillator to make its frequency jitter; or by increasing the number of stages of the oscillation chain or increasing the number of oscillation chains.
  • the method adjusts the frequency ratio of the fast and slow oscillators to enhance the effect of external noise on the oscillator frequency.
  • the design method of adding resistance thermal noise is complicated and difficult to implement; and the design method using multiple or multi-stage oscillation chains uses a large number of oscillation chains, and the frequency ratio of the fast and slow oscillators is adjusted properly, which is cumbersome and troublesome. The effect is more general.
  • the ideal random sequence should satisfy the random distribution of numbers 0 and 1 and have no correlation with each other.
  • the first, second and higher order correlation coefficients are small enough to meet other complex stochastic performance criteria.
  • the real random number generator in actual work will be affected by temperature, process deviation, power supply ripple and other circuit crosstalk, etc., which makes the output random sequence performance worse. Therefore, the true random number generator needs a post-processing circuit to output.
  • the sequences are digitally processed to achieve higher random performance criteria to meet the needs of the application. Summary of the invention
  • the random jitter is insufficient or the circuit is cumbersome.
  • the present invention provides a true random number generator based on the subthreshold characteristic designed based on the oscillation sampling method. Using a new high-performance random jitter source, a simple circuit can be used to generate high-performance random sequences that can be used in cryptography and other related applications.
  • a true random number generator based on sub-threshold characteristics comprising a fast oscillator, a slow oscillator, a level shifting circuit, a sampling flip-flop and a signal post-processing circuit, wherein the output of the fast oscillator passes through a level shifting circuit Connected to the data terminal of the sampling flip-flop, the output of the slow oscillator is connected to the clock terminal of the sampling flip-flop, the output of the sampling flip-flop is connected to the input end of the signal post-processing circuit, and the output of the signal post-processing circuit
  • the signal post-processing circuit performs a series of hybridization and noise processing on the output signal of the sampling flip-flop to improve the random characteristics of the output sequence.
  • the fast oscillator can be implemented by a ring oscillator circuit, and is formed by a series of odd-numbered inverters. By controlling the working voltage supplied to the ring oscillator circuit, the fast oscillator can be operated in the sub-threshold region, and the sub-threshold region ring oscillation is utilized.
  • the circuit is susceptible to external disturbances and can increase the random nature of the final output sequence.
  • the slow oscillator is a crystal clock circuit, and the precision of the crystal clock circuit is relatively high.
  • the clock frequency of the slow oscillator is less than 1/10 of the clock frequency of the fast oscillator.
  • the sampling flip-flop uses an edge-sensitive register to sample the fast oscillator and maintain the stability of the sampled data; preferably a D flip-flop is used.
  • the signal post-processing circuit is composed of an XOR network, a pseudo-random circuit and a SHA1 hash function circuit, and the output end of the sampling flip-flop is connected with the input end of the XOR network, and the output of the XOR network and the input of the pseudo-random circuit The end phase is connected, the output of the pseudo random circuit is connected to the input end of the SHA1 hash function circuit, and the output end of the SHA1 hash function circuit is used as the output end of the generator.
  • the data output by the sampling trigger is first connected to the XOR network, and then the data is white-noised by a pseudo-random circuit, and finally the SHA1 hash function circuit is connected, and the output data of the output of the SHA1 hash function circuit is The output value of the generator.
  • the XOR network is composed of two or more shift registers connected in series, and an XOR gate is connected between the output ends of adjacent shift registers, and is transmitted to the next stage step by step, and a single random sample is obtained for each sampling.
  • the seed is sequentially shifted and adjacent to XOR to obtain a serial output value; the output of the XOR gate connected to the output of the highest level shift register is connected to the input of the pseudo-random circuit as an output of the XOR network.
  • the pseudo-random circuit is a linear feedback shift register comprising two or more serially connected registers and a characteristic polynomial constructing a feedback function network, the feedback function network being a modulo two adder circuit; the random number output thus obtained has Similar to the spectrum of Gaussian white noise, the correlation is weak, which greatly improves the random characteristics.
  • a hash function circuit is also serially connected in the signal post-processing circuit, and the hash function itself is mathematically unidirectional,
  • the characteristics of compressibility and anti-collision can optimize the statistical characteristics of the input data sequence.
  • the present invention adopts the anti-exhaustive SHA1 algorithm to implement the hash network, and can obtain high-performance random number output, the SHA1 Ha
  • the Greek function circuit can be implemented by a typical digital circuit.
  • the duty cycle of the slow oscillator is as close as possible to 50%, so that the probability of "0" and “1" in the output sequence is close to 50%, and the duty ratio of the slow oscillator is preferably 50%.
  • the level shifting circuit can be implemented by four PMOS transistors and four NMOS transistors, respectively denoted as a zeroth PMOS transistor MP0, a first PMOS transistor MP1, a second PMOS transistor MP2, a third PMOS transistor MP3, and a zero NMOS transistor.
  • first PMOS transistor MP1 and first NMOS transistor MN1 constitute an inverter output connected to the input of the zeroth NMOS transistor MN0, the zeroth NMOS transistor
  • the drain terminal of MN0 is connected to the gate of the second PMOS transistor MP2
  • the drain terminal of the second PMOS transistor MN2 is connected to the gate of the zeroth PMOS transistor MP0, the zeroth NMOS transistor MN0, the zeroth PMOS transistor MP0, and the second NMOS transistor MN2
  • the second PMOS transistors MP2 collectively form a cross structure, and the output is connected to an inverter input terminal composed of a third NMOS transistor MN3 and a third PMOS transistor MP3.
  • the present invention provides a true random number generator based on sub-threshold characteristics, and the structure of the random source circuit is simple, and only one string of inverter chains of odd-numbered stages can be cascaded; random characteristics are good, frequency jitter
  • the enhanced and randomized signal post-processing circuitry enhances the random nature of the output sequence, resulting in better output.
  • Figure 1 is a schematic structural view of the present invention
  • FIG. 2 is a schematic diagram showing the circuit structure of a fast oscillator and a level shifting circuit according to the present invention
  • Figure 3 is a working flow chart of the signal post-processing circuit
  • Figure 4 is a schematic diagram showing the circuit structure of the signal post-processing circuit.
  • a true random number generator based on sub-threshold characteristics includes a fast oscillator, a slow oscillator, a level shifting circuit, a sampling flip-flop, and a signal post-processing circuit that improves the random characteristics of the output sequence.
  • the output end of the fast oscillator is connected to the data terminal of the sampling flip-flop through a level conversion circuit
  • the output end of the slow oscillator is connected to the clock end of the sampling flip-flop
  • the output end of the sampling flip-flop and the signal post-processing The input terminals of the circuit are connected, and the output of the signal post-processing circuit serves as the output of the generator.
  • FIG. 2 it is a schematic diagram of the circuit structure of the fast oscillator and level shifting circuit.
  • the fast oscillator It is a random source, which is realized by a ring oscillator circuit composed of an odd number of inverters in series.
  • the circuit structure is simple, and its frequency is easily affected by factors such as power supply voltage jitter, temperature and circuit noise, and thus has a certain phase jitter; its phase noise The variance will increase with time. After several cycles of accumulation, these jitters will become more obvious.
  • the simple phase jitter on the ring oscillator circuit is small, generally at the ps level, if not amplified, even if The superposition of several periods of jitter is also difficult to achieve satisfactory results.
  • the ring oscillator circuit since the ring oscillator circuit operates in the subthreshold region, its frequency is more affected by the circuit noise, and the phase jitter can be enhanced to a large extent.
  • the principle is a description of the principle:
  • N is the number of inverters
  • t pd is the transmission delay time of each inverter.
  • the period of the ring oscillator is determined by the transmission delay time of the inverter.
  • the falling time t pHl of the NMOS transistor (similar to the PM0S crystal) is: .52- c L v DD
  • the power supply voltage is chosen to be high enough to satisfy V DD ⁇ V Tn +V DSATn /2. Under these conditions, the delay is basically independent of the supply voltage:
  • the delay time has the following formula according to the model established by CMOS theory:
  • the level shifting circuit includes a zeroth PMOS transistor MP0, a first PMOS transistor MP1, a second PMOS transistor MP2, a third PMOS transistor MP3, a zeroth NMOS transistor MN0, a first NMOS transistor MN1, a second NMOS transistor MN2, and a
  • the drain terminal of the second PMOS transistor MN2 is connected to the gate of the zeroth PMOS transistor MP0, and the zeroth NMOS transistor MN0, the zero PMOS transistor MP0, the second NMOS transistor MN2, and the second PMOS transistor MP2 together form a cross structure, and the output is connected to An inverter input terminal formed by the third NMOS transistor MN3 and the third PMOS transistor MP
  • the slow oscillator is a crystal clock circuit having a clock frequency of less than 1/10 of the clock frequency of the fast oscillator; the duty cycle of the slow oscillator is about 50%.
  • the sampling flip-flop is implemented using a D flip-flop or an edge sensitive register.
  • the sampling signal output by the sampling trigger first performs five-stage shifting, and then waits for the enabling decision of the post-processing start: if the enable end determines If it is N0, it will return to the five-stage shift stage to continue the shift operation. If the enable end determines YES, it will jump into the XOR network, XOR the adjacent bit output and finally get the serial output.
  • the output data stream is sent to the linear feedback shift register for pseudo-synchronization and is converted to 192-bit parallel data by 192-bit serial conversion.
  • the parallel data enters the SHA1 hash hybrid network, and after the message packet is filled, the link variable is initialized, and the 80-round cyclic compression algorithm is obtained, the hash function output is obtained as the output value of the true random number generator.
  • the signal post-processing circuit includes an exclusive-OR network, a pseudo-random circuit and a SHA1 hash function circuit.
  • the input data of the signal post-processing circuit is first connected to the XOR network, and its output is used as the input of the pseudo-random circuit to whiten the data.
  • the data is connected to the SHA1 hash function circuit, and the final output is obtained as a true random number generator. output value.
  • the XOR network as shown in the figure is composed of a series of five shift registers connected in series, and an XOR gate is connected between the outputs of adjacent shift registers, and is transferred to the next stage step by step, and each sample is obtained.
  • a single random seed is sequentially shifted and adjacent to XOR to obtain a serial output value; an output of the XOR gate connected to the output of the fifth stage shift register is connected as an output of the XOR network to the input of the pseudo random circuit .
  • the probability that the sampled signal output by the sampling trigger is "1" is A
  • the probability of outputting "1” is 2p Gp
  • the probability of outputting "0” is p 2 + ap) 2 .
  • a five-level XOR chain is used to optimize the statistical effect.
  • the pseudo-random circuit is implemented by a linear feedback shift register commonly used in communication systems to generate a pseudo-random noise sequence, comprising two or more serially connected registers and a characteristic polynomial constructing a feedback function network, the feedback function network being a modulo two adder circuit .
  • a linear feedback shift register commonly used in communication systems to generate a pseudo-random noise sequence
  • the feedback function network being a modulo two adder circuit .
  • the circuit structure of the six-stage linear feedback shift register is shown.
  • the output of the linear feedback shift register has the following three characteristics:
  • Run characteristics The number of runs of element 0 and element 1 is half; the run of elements of length k (lk r-2) accounts for 2- k of the total number of runs.
  • the autocorrelation function of the output sequence is a periodic binary function.
  • the pseudo-randomization of the true random seed makes the statistical characteristics of the true random number more excellent.
  • the present invention cross-converts the output of the pseudo-random circuit and continues to input into the SHA1 hash function circuit for hybrid operation, so as to further improve the random number. performance.
  • the structure of the SHA1 hash function is shown, and the output is a hash value of 160 bits.
  • the input sequence length can be any value, here this example uses a 192-bit string and converts the result as a hash input.
  • the core of the algorithm is a module consisting of 4 loops, each loop consists of 20 steps, the step function used in each loop is the same, and the step function in different loops contains 4 different nonlinear functions (Ch, Parity, Maj) , Parity), each loop takes the 192-bit ⁇ and 160-bit cache values A, B, C, D, E currently being processed as input, and then updates the cached content.
  • the final step of the output modulo 2 32 plus the input of the first loop yields the final hash value.

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Description

一种基于亚阈值特性的真随机数发生器 技术领域
本发明涉及信息安全和集成电路技术领域，尤其涉及一种基于亚阈值特性的真随机 数发生器， 用于产生不可预测的真随机数序列。
背景技术
随着计算机技术、 通信技术的迅猛发展， 尤其是网络的广泛利用， 信息己成为当今 社会的一种十分重要的财富。 信息化社会的不断发展使得每个人的生活都与信息的产 生、 接收、 存储、 处理和传递有着密切的联系。 商业、 金融业与互联网的结合更是对密 码学和信息安全提出了巨大的挑战。
随机数在现代密码学领域有着非常重要的作用，它是密码芯片和硬件中重要的组成 部分。 随机数发生器主要分为两种： 伪随机数发生器和真随机数发生器。 用确定性的算 法计算得到的随机序列叫伪随机数， 如果攻击者拥有足够的计算能力， 则完全可以预测 到伪随机数的产生规律。 而真随机数发生器利用大自然的随机噪声源， 其输出序列不可 预测不可再现， 能够更好的保护信息的传递， 适用于对信息安全要求较高的芯片硬件实 体中。
目前， 在电路系统中通常采样三种方法获得真随机数： 1 ) 利用电阻热噪声源直接 放大获得； 2) 利用带时钟抖动的振荡采样法获得； 3) 利用离散时间的混沌电路获得。 其中最常用的基于振荡采样法的真随机数发生器是由带抖动的振荡器作为随机源，而用 精确的另一振荡器采样得到数据输出， 随机源来自于带抖动振荡器上的频率抖动。 通常 将带抖动振荡器设计成易于受噪声扰动， 比较常见的方法有将电阻热噪声进行放大输入 到振荡器， 从而使其频率发生抖动； 或者通过增加振荡链的级数或增加振荡链条数的方 法， 调节快慢振荡器的频率比， 从而增强外部噪声对振荡器频率的影响。 但是， 加入电 阻热噪声的设计方法电路复杂， 较难实现； 而利用多条或多级振荡链的设计方法， 使用 的振荡链数量庞大，且要使快慢振荡器的频率比调节合适，繁琐麻烦，效果则比较一般。
理想的随机序列应该满足数字 0和 1随机分布并且相互没有相关性， 其一阶、 二阶 以及高阶相关系数要足够小， 另外还要满足其他一些复杂的随机性能标准。 然而， 实际 工作中的真随机数发生器会受到温度、 工艺偏差、 电源波纹及其他电路串扰等等的影响 而使得输出随机序列性能变差， 因此真随机数发生器需要一个后处理电路对输出序列进 行数字处理， 从而达到更高的随机性能标准来满足应用的需要。 发明内容
发明目的： 为了克服现有的基于振荡采样法的真随机数发生器随机抖动不足或电路 繁琐的缺点， 本发明提供一种基于振荡采样法设计的， 基于亚阈值特性的真随机数发生 器， 采用新型的高性能随机抖动源， 使用简单的电路即可产生高性能的随机序列， 可用 于密码学等相关应用领域。
技术方案： 为实现上述目的， 本发明采用的技术方案为：
一种基于亚阈值特性的真随机数发生器， 包括快速振荡器、 慢速振荡器、 电平转换 电路、采样触发器和信号后处理电路， 所述快速振荡器的输出端通过电平转换电路与采 样触发器的数据端相连接， 慢速振荡器的输出端与采样触发器的时钟端相连接， 采样触 发器的输出端与信号后处理电路的输入端相连接，信号后处理电路的输出端作为发生器 的输出端，所述信号后处理电路对采样触发器的输出信号进行一系列的杂化和噪声化处 理过程， 以改善输出序列的随机特性。
所述快速振荡器可以采用环形振荡电路实现， 通过奇数个反相器串联构成； 通过控 制提供给环形振荡电路的工作电压， 可以使快速振荡器工作在亚阈值区内， 利用亚阈值 区环形振荡电路易于受外部扰动影响的特点， 可以增加最终输出序列的随机特性。
所述慢振荡器为一种晶振时钟电路， 所述晶振时钟电路的精度要求相对比较高， 所 述慢速振荡器的时钟频率为快速振荡器的时钟频率的 1/10以下。
所述采样触发器采用边沿敏感的寄存器， 即可实现对快速振荡器的采样并保持采样 数据的稳定性； 优选采用 D触发器。
所述信号后处理电路由异或网络、伪随机电路和 SHA1哈希函数电路构成， 采样触 发器的输出端与异或网络的输入端相连接，异或网络的输出端与伪随机电路的输入端相 连接， 伪随机电路的输出端与 SHA1哈希函数电路的输入端相连接， SHA1哈希函数电 路的输出端作为发生器的输出端。 经采样触发器输出的数据首先接入异或网络， 再通过 伪随机电路对数据进行白噪化处理后， 最后接入 SHA1哈希函数电路， SHA1哈希函数 电路输出端输出的数据即为所述发生器的输出值。
所述异或网络由二级以上移位寄存器串联构成，在相邻的移位寄存器的输出端之间 连接有异或门， 并逐级传递至下一级， 将每次采样得到的单个随机种子逐次移位并相邻 异或后得到串行输出值；连接最高级移位寄存器的输出端的异或门的输出端作为异或网 络的输出端与伪随机电路的输入端相连接。
所述伪随机电路为一种线性反馈移位寄存器，包括两个以上相串联的寄存器和一个 特征多项式构造反馈函数网络， 所述反馈函数网络为模二加法器电路； 这样获得的随机 数输出具有类似高斯白噪声的频谱， 相关性弱， 使随机特性得到了很大的改善。
在信号后处理电路中还串接了哈希函数电路， 哈希函数本身在数学上具有单向性、 压縮性和抗碰撞性的特点， 能够优化输入数据序列的统计特性， 本发明采用了抗穷举性 较强的 SHA1算法实现哈希网络， 能够得到高性能的随机数输出， 所述 SHA1哈希函数电 路可以通过典型的数字电路实现。
所述慢速振荡器的占空比尽可能接近 50%， 以使输出序列中 "0"和 " 1 "的概率都 接近 50%， 优选慢速振荡器的占空比为 50%。
由于快速振荡器工作在较低的亚阈值电源区， 而其他电路一般工作在正常的 1. 8V 电源电压区， 两个不同电压域的电路之间不能直接通信， 因此快速振荡器与采样触发器 之间需要设计有电平转换电路， 用于匹配两个不同电压域间的数字信号。 所述电平转换 电路可以通过四个 PMOS晶体管和四个 NMOS晶体管实现， 分别记为第零 PMOS晶体 管 MP0、 第一 PMOS晶体管 MP1、 第二 PMOS晶体管 MP2、 第三 PMOS晶体管 MP3、 第零 NMOS晶体管 MN0、 第一 NMOS晶体管 MN1、 第二 NMOS晶体管 MN2和第三 NMOS晶体管 MN3 ;第一 PMOS晶体管 MP1和第一 NMOS晶体管 MN1构成反相器输 出连接到第零 NMOS晶体管 MN0的输入，第零 NMOS晶体管 MN0的漏端连接至第二 PMOS晶体管 MP2栅极，第二 PMOS晶体管 MN2的漏端连接至第零 PMOS晶体管 MP0 的栅极，第零 NMOS晶体管 MN0、第零 PMOS晶体管 MP0、第二 NMOS晶体管 MN2、 第二 PMOS晶体管 MP2共同构成交叉结构， 输出连接到由第三 NMOS晶体管 MN3和 第三 PMOS晶体管 MP3构成的反相器输入端。
有益效果： 本发明的提供的一种基于亚阈值特性的真随机数发生器， 随机源电路的 结构简单， 只需要一串奇数级的反相器链级联即可； 随机特性好， 频率抖动的加强和随 机化能力强的信号后处理电路增强了输出序列的随机特性， 使得输出效果更好。
附图说明
图 1为本发明的结构示意图；
图 2为本发明中快速振荡器及电平转换电路的电路结构示意图；
图 3为信号后处理电路的工作流程图；
图 4为信号后处理电路的电路结构示意图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图 1所示， 为一种基于亚阈值特性的真随机数发生器， 包括快速振荡器、 慢速振 荡器、 电平转换电路、 采样触发器和改善输出序列随机特性的信号后处理电路， 所述快 速振荡器的输出端通过电平转换电路与采样触发器的数据端相连接，慢速振荡器的输出 端与采样触发器的时钟端相连接，采样触发器的输出端与信号后处理电路的输入端相连 接， 信号后处理电路的输出端作为发生器的输出端。
如图 2所示， 为快速振荡器和电平转换电路的电路结构示意图。 所述快速振荡器作 为随机源， 由通过奇数个反相器串联构成的环形振荡电路实现， 电路结构简单， 其频率 易受电源电压抖动、 温度和电路噪声等因素影响， 因而具有一定的相位抖动； 其相位噪 声的方差会随着时间增大而增大， 经过若干周期的积累， 这些抖动会变得更加明显； 但 是， 环形振荡电路上单纯的相位抖动很小， 一般在 ps级， 如果不进行放大， 即使是若 干周期抖动的叠加也很难达到满意的效果。
本例中，由于环形振荡电路工作在亚阈值区内，因而其频率受电路噪声的影响更大， 能够在较大程度上增强相位抖动。 下面从原理上进行描述：
环形振荡电路由奇数个反相器串联组成，振荡周期为 T=2*N*tpd，其中 N是反相器的 个数， tpd是每个反相器的传输延迟时间。 当 N确定时， 环形振荡器的周期由反相器的传 输延迟时间决定。 在正常工作的电源电压供电情况下， 丽 OS晶体管 （PM0S 晶体类似） 的下降时间 tpHl为： .52- cLvDD
pHL 0
(W / L)n kn'VDSATn (VDD - VTn - VDSATn 12) 上升时间 ^„有类似的公式， 而延迟时间 td= (tpHl+tplH) /2。 在大多数设计中， 电源 电压都选择得足够高， 满足 VDD〉〉VTn+VDSATn/2。 在这些条件下， 延时基本上与电源电压无 关：
(W I L)n kn'VDSATn 然而当电路工作于亚阈值时， 电源电压在阈值电压 VTn之下， 电源电压 VDD的影响将 变得格外显著。 此时影响反相器的传输延时的因素主要有三个： 1、 负载电容 Cl; 2、 晶 体管的宽长比 W/L; 3、 电源电压 VDD。 其中负载电容 和宽长比 W/L都是既定的参数， 在电路中一般不会改变， 因此电源电压自身的抖动和环境噪声的影响引起的电压抖动成 为环形振荡电路频率抖动的重要因素。 另一方面， 工作于亚阈值区的环形振荡电路会对 并不降低的外部噪声源更加敏感。
当反相器工作于亚阈值区时， 根据 CMOS理论建立的模型， 延迟时间具有如下公式:
Kc nn
VDD - VT e
exp( ~—^)
nVth
其中 1。,8，^8为拟合的数值。 该式表明， 电源电压对延迟时间的影响很大。 由此 推得， 亚阈值区的电源电压抖动会引起更大的反相器延迟时间抖动， 经过若干周期的时 间累加， 可以较大程度地实现对相位抖动的放大。 所述电平转换电路包括第零 PMOS 晶体管 MP0、 第一 PM0S 晶体管 MP1、 第二 PM0S晶体管 MP2、 第三 PMOS晶体管 MP3、 第零 NMOS晶体管 MN0、 第一 NM0S 晶体管 MN1、 第二 NM0S晶体管 MN2和第三 NM0S晶体管 MN3; 第一 PMOS晶体 管 MP1和第一 NM0S晶体管 MN1构成反相器输出连接到第零 NM0S晶体管 MN0的 输入，第零 NM0S晶体管 MN0的漏端连接至第二 PMOS晶体管 MP2栅极，第二 PMOS 晶体管 MN2的漏端连接至第零 PMOS晶体管 MP0的栅极， 第零 NM0S晶体管 MN0、 第零 PMOS晶体管 MP0、 第二 NM0S晶体管 MN2、 第二 PMOS晶体管 MP2共同构成 交叉结构， 输出连接到由第三 NM0S晶体管 MN3和第三 PMOS晶体管 MP3构成的反 相器输入端。
所述慢振荡器为一种晶振时钟电路，所述慢速振荡器的时钟频率为快速振荡器的时 钟频率的 1/10以下； 所述慢速振荡器的占空比约为 50%。
所述采样触发器采用 D触发器或者边沿敏感的寄存器实现。
如附图 3所示， 为本例中信号后处理电路工作流程图： 经采样触发器输出的采样信 号， 首先进行五级移位， 接着等待后处理开始的使能判定： 若使能端判定为 N0， 则返回 到五级移位阶段继续进行移位操作； 若使能端判定为 YES, 则跳入异或网络， 对相邻位 输出进行异或操作并最终得到串行输出。输出数据流将送入线性反馈移位寄存器作伪随 机化， 并经过 192bit串并转换成为 192位的并行数据。 并行数据进入 SHA1哈希杂化网 络， 经过消息分组填充、初始化链接变量、 80轮循环压縮算法后得出哈希函数输出， 作 为真随机数发生器的输出值。
如附图 4所示， 为实现附图 3中信号后处理电路工作流程的电路结构示意图， 该信 号后处理电路中， 包括异或网络、 伪随机电路和 SHA1 哈希函数电路。 信号后处理电路 的输入数据首先连入异或网络， 其输出作为伪随机电路的输入进行数据白噪声化， 最后 将数据连入 SHA1哈希函数电路， 得到的最终输出作为真随机数发生器的输出值。
如图所示的异或网络由五级移位寄存器串联构成，在相邻的移位寄存器的输出端之 间连接有异或门， 并逐级传递至下一级， 将每次采样得到的单个随机种子逐次移位并相 邻异或后得到串行输出值；连接第五级移位寄存器的输出端的异或门的输出端作为异或 网络的输出端与伪随机电路的输入端相连接。
假设经采样触发器输出的采样信号为 " 1 " 的概率为 A 那么产生 "0" 的概率则为 理想情况下 /7=β 。根据附图 4所示的异或网络可知， 数据经过一级异或门之后， 输出 " 1 "的概率为 2p G-p), 输出 "0"的概率为 p2+a-p)2。利用数学归纳法可以得到， 若异或链共有 n级异或门， 则 输出端得到 " 1 " 的概率为： p (l)=0. 5H 0. 5)n
输出端得到 "0" 的概率为： p (0)=0H 0. 5)n
本例中采用五级异或链， 可以较好的优化统计效果。
伪随机电路采用通信系统中常用来生成伪随噪声序列的线性反馈移位寄存器实现， 包括两个以上相串联的寄存器和一个特征多项式构造反馈函数网络，所述反馈函数网络 为模二加法器电路。 如附图 4所示为六级线性反馈移位寄存器的电路结构图， 反馈逻辑 的特征多项式为 G ) = + ;c + l。 根据伪随机电路的理论， 线性反馈移位寄存器的输出 具有以下三种特性：
( 1 ) 0-1分布特性： 在一个伪随机周期内， 元素 1出现的次数比元素 0出现的次数 多 1。
( 2 ) 游程特性： 元素 0和元素 1的游程数目各占一半； 长度为 k (l k r-2)的元 素游程占游程总数的 2— k。
( 3 ) 相关性： 输出序列的自相关函数是周期性的二值函数。
真随机种子的伪随机化使得真随机数的统计特性更加优秀，本发明将伪随机电路的 输出经过串并转换后继续输入至 SHA1 哈希函数电路中进行杂化操作， 以便进一步提高 随机数的性能。
如附图 4右半部分所示为 SHA1哈希函数的结构示意图， 输出为 160 bit的散列值。 输入序列长度可以为任意值， 这里本例采用了 192比特串并转换结果作为哈希输入。 首 先， 将信息以 192 比特为单位进行分组， 初始化变量 A=0x67452301 , B=0xEFCDAB89, C=0x98BADCFE， D=0xl0325476, E=0xC3D2ElF0。 算法核心是一个包含 4个循环的模块， 每个循环由 20个步骤组成，每个循环中使用的步函数相同，而不同循环中步函数包含 4 个不同的非线性函数 （Ch、 Parity, Maj、 Parity) ，每一循环均以当前正在处理的 192 比特 ^和 160比特缓存值 A、 B、 C, D、 E为输入， 然后更新缓存内容。 最后一步的输出 模 232加上第一循环的输入就得到了最终的散列值。
将最后的输出作为真随机数， 可以给诸如加密算法等模块提供安全可靠的密钥输 入。
以上所述仅是本发明的优选实施方式， 应当指出： 对于本技术领域的普通技术人员 来说， 在不脱离本发明原理的前提下， 还可以做出若干改进和润饰， 这些改进和润饰也 应视为本发明的保护范围。

Claims

权利要求书
1、 一种基于亚阈值特性的真随机数发生器， 其特征在于： 所述发生器包括快速振 荡器、 慢速振荡器、 电平转换电路、 采样触发器和改善输出序列随机特性的信号后处理 电路， 所述快速振荡器的输出端通过电平转换电路与采样触发器的数据端相连接， 慢速 振荡器的输出端与采样触发器的时钟端相连接，采样触发器的输出端与信号后处理电路 的输入端相连接， 信号后处理电路的输出端作为发生器的输出端。
2、 根据权利要求 1所述的基于亚阈值特性的真随机数发生器， 其特征在于： 所述 快速振荡器由通过奇数个反相器串联构成的环形振荡电路实现，所述快速振荡器工作在 亚阈值区内。
3、 根据权利要求 1所述的基于亚阈值特性的真随机数发生器， 其特征在于： 所述 慢振荡器为一种晶振时钟电路，所述慢速振荡器的时钟频率为快速振荡器的时钟频率的 1/10以下。
4、 根据权利要求 1所述的基于亚阈值特性的真随机数发生器， 其特征在于： 所述 采样触发器采用边沿敏感的寄存器。
5、 根据权利要求 1所述的基于亚阈值特性的真随机数发生器， 其特征在于： 所述 采样触发器采用 D触发器。
6、 根据权利要求 1所述的基于亚阈值特性的真随机数发生器， 其特征在于： 所述 信号后处理电路由异或网络、伪随机电路和 SHA1哈希函数电路构成， 采样触发器的输 出端与异或网络的输入端相连接， 异或网络的输出端与伪随机电路的输入端相连接， 伪 随机电路的输出端与 SHA1哈希函数电路的输入端相连接， SHA1哈希函数电路的输出 端作为发生器的输出端。
7、 根据权利要求 6所述的基于亚阈值特性的真随机数发生器， 其特征在于： 所述 异或网络由二级以上移位寄存器串联构成，在相邻的移位寄存器的输出端之间连接有异 或门， 并逐级传递至下一级， 连接最高级移位寄存器的输出端的异或门的输出端作为异 或网络的输出端与伪随机电路的输入端相连接。
8、 根据权利要求 7所述的基于亚阈值特性的真随机数发生器， 其特征在于： 所述 伪随机电路为一种线性反馈移位寄存器，包括两个以上相串联的寄存器和一个特征多项 式构造反馈函数网络， 所述反馈函数网络为模二加法器电路。
9、 根据权利要求 1所述的基于亚阈值特性的真随机数发生器， 其特征在于： 所述 慢速振荡器的占空比为 50%。
10、 根据权利要求 1所述的基于亚阈值特性的真随机数发生器， 其特征在于： 所述 电平转换电路包括第零 PMOS晶体管 MP0、第一 PMOS晶体管 MP1、第二 PMOS晶体 管 MP2、第三 PMOS晶体管 MP3、第零 NMOS晶体管 MN0、第一 NMOS晶体管 MN1、 第二 NMOS晶体管 MN2和第三 NMOS晶体管 MN3; 第一 PMOS晶体管 MP1和第一 NMOS晶体管 MN1构成反相器输出连接到第零 NMOS晶体管 MN0的输入，第零 NMOS 晶体管 MN0的漏端连接至第二 PMOS晶体管 MP2栅极，第二 PMOS晶体管 MN2的漏 端连接至第零 PMOS晶体管 MP0的栅极， 第零 NMOS晶体管 MN0、 第零 PMOS晶体 管 MP0、 第二 NMOS晶体管 MN2、 第二 PMOS晶体管 MP2共同构成交叉结构， 输出 连接到由第三 NMOS晶体管 MN3和第三 PMOS晶体管 MP3构成的反相器输入端。
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