WO2012016592A1 - Verfahren zur spannungssteuerung eines multilevel-umrichters und steueranordnung für einen multilevel-umrichter - Google Patents

Verfahren zur spannungssteuerung eines multilevel-umrichters und steueranordnung für einen multilevel-umrichter Download PDF

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WO2012016592A1
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voltage
switched
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smn
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Reinhard Hoffmann
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Siemens Aktiengesellschaft
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Definitions

  • the invention relates to a method for voltage control of a multilevel converter with a plurality of submodules in series, each having a bridge circuit with a connected DC capacitor.
  • a method of this type is, for example, from an article by R. Marquardt, A. Lesnicar and J. Hildinger "Modular converter concept for high voltage network applications" ETG Conference 2002, Bad Nauheim,
  • This known control method is used for voltage balancing in a constructed from so-called submodules power converter, which is also referred to as a multi-level inverter; Each submodule consists of a bridge scarf ⁇ tion, to which a DC capacitor is connected.
  • the voltages on the DC capacitors are measured at constant time intervals.
  • the currents in each consisting of several submodules phase modules are observed. If the current in a phase module is greater than zero, submodules with the lowest voltage are switched on. With a current less than zero, submodules with the highest voltage are connected.
  • the invention has for its object to provide a method of the type described above, with which a uniform load of the submodules of a multilevel inverter can be achieved.
  • the voltage at the individual submodules is determined according to the invention and the respective total voltage at the multilevel converter thus determines the respective total voltage at the multilevel converter with the respective setpoint voltage at the multilevel - Inverter compared;
  • one of the submodules connected to the switching state latches is switched on or off via switching state latches of a switchable switching state transmitter with a number of switching state latches corresponding to the number of submodules, the arrangement of the switching states Signal storage is made such that each at a lower total voltage than the target voltage switched to a switched-on switching state switching state signal generator following switching state signal generator and each at a higher total voltage than the target voltage to a switching state off a characteristic switching state -Signalgeber the following switching
  • a significant advantage of the method according to the invention is seen in that positively controlled all submodules each other by equal to- ⁇ and off, WO is achieved by a uniform switching rate of the various sub-modules. With steady-state load currents in the inverter, optimally many switching cycles are additionally achieved.
  • the switchable switching state generator can be actuated in different ways as a function of the comparison of the total voltage at the submodules and a predetermined setpoint voltage.
  • the advanced switchable switching state of the encoder control module as a function of the total voltage is set with respect to the target voltage so as to be on a one at a lower Ge ⁇ felitati than the target voltage
  • Switching state signaling switch state switches the following switching state signal transmitter switched on and switches off the switching state signal transmitter following a switch state signal transmitter following a switched-off switching state which is in each case at a higher total voltage than the setpoint voltage.
  • a corresponding mode of action results when, in just ⁇ advantageous manner with the computer block, a first vector array is formed, which contains all switching state latch reproducing logic elements and with a einproofder vector at a lower total voltage than the nominal voltage of a switched-on state latch reproducing logic element to the following logic element is further switched by mapping another switched switching state latch, and with the computer chip a second vector array is formed which contains all switching state latches mimicking logical elements and with the one off-switching vector at a higher total voltage than the setpoint voltage from a logic state element replicating an off-state latch to the following logic element, mapping another switched-state latch on maral ⁇ tet is switched.
  • the inventive method can be operated with submodules in the form of so-called. Half bridges; It is considered to be particularly advantageous if full bridges are used as submodules, because then the method is particularly harmonic.
  • the invention further relates to a control arrangement for a multilevel inverter having a plurality of submodules in series, each having a bridge circuit with connected
  • a voltage detection device is connected to the submodules, which determines the respective total voltage at the multilevel converter taking into account the voltage at the individual submodules, and the voltage detection device is a
  • Subordinate comparator arrangement to which also a setpoint generator for the respective target voltage is connected to the multilevel inverter;
  • the comparator arrangement is a switchable switching state transmitter with a number of switching states corresponding to the number of submodules.
  • a control module is arranged upstream of the switchable switching state generator, which is adjusted as a function of the total voltage with respect to the setpoint voltage such that it follows the switching state signal generator following a switched-on state at a lower overall voltage than the setpoint voltage. Switches signal generator and switches off at a higher total voltage than the target voltage to a switch-off state characterizing a switching state signal generator following switching state signal generator. Mainly because of the cost-effective hardware effort, it is also considered advantageous if the switching state ⁇ encoder and the control block are formed by a computer block.
  • the computer module can be designed in various ways; in an advantageous embodiment of the computer module is designed so that a first switchable to all the switching state signal memory, logical elements switchable switch-off vector is generated, which is in each case at a higher total voltage than the target voltage to the next logic element on; the computing module is also designed so that simulates a second on al ⁇ le the switching state signal memory, switchable logic elements of turn-vector is generated, the JE because at a lower total voltage than the target voltage is switched to the next logical element on.
  • a first vector array is ge ⁇ forms, all the switching state latch memory replicating, logical elements and with the one turn ⁇ the vector at a lower total voltage than the nominal voltage of a one switched on state latches memory reproducing, logic element to the following logic element is further switched by mapping a further switched ⁇ switching state latch.
  • the computer module is also designed such that a second vector array is formed, all the switching state state memory reproducing logic elements ent ⁇ keeps and with a auschader vector at a higher total voltage than the nominal voltage of a switched-off state latch replica logical element is switched to the following logical element, mapping another switched-state state latch.
  • the submodules of the control arrangement according to the invention advantageously consist of full bridges; but accepting quality losses, half bridges can also be used.
  • FIG. 1 shows a multilevel converter with a schematically illustrated exemplary embodiment of the control arrangement according to the invention, in FIG A representation of the operation of an embodiment ⁇ example of the control arrangement according to the invention, in
  • 3 is a representation of the principle of operation of the control module or computer module at a lower total voltage to the submodules as the target voltage, in
  • FIG. 4 shows a representation of the basic mode of operation of the control module or computer module at a higher total voltage at the submodules than the setpoint voltage and in FIG
  • Fig. 5 shows a representation of the basic overall operation of the control or computer module shown.
  • 1 shows a multilevel inverter MU, which consists in a known manner of a plurality of successively arranged sub-modules SM1 to SMn;
  • Each of these submodules SM1 to SMn is designed in a likewise known manner as a full bridge, which is why a description of the submodules is omitted here in detail.
  • each of these Submo ⁇ modules SM1 to SMn has a DC capacitor Cl to Cn.
  • Each of the submodules SM1 to SMn is switchable on its own, so that, for example, a desired DC voltage U as total voltage from the switched-on submodules occurs at output terminals K1 and K2 by corresponding loading of the submodules.
  • a desired DC voltage U as total voltage from the switched-on submodules occurs at output terminals K1 and K2 by corresponding loading of the submodules.
  • the multilevel inverter MU then flows a direct current I.
  • the multilevel inverter MU is connected in the usual way to an AC voltage, which is not shown in FIG. 1 for the sake of clarity. 1 also shows, a control arrangement ST is connected to the multilevel inverter MU, on the one hand a nominal voltage Us for the voltage at the output terminals K 1 and K 2 is applied; On the other hand, the control arrangement ST is acted upon by the respective voltage U at the output terminals K1 and K2 and by the voltages U1 to Un at the submodules SM1 to SMn. The control arrangement ST processes these voltages and outputs to the submodules switching commands VI to Vn, with which - as will be explained in detail below - individual submodules are selectively switched on or off.
  • Fig. which shows a switching state encoder SG under at ⁇ alia, the one of the number of sub-modules SM1 to SMn corresponding number of Wegzu ⁇ state latches SSI to SSn.
  • These memories SSI to SSn can assume the switching states 1, 0 and -1, where "-1" designates a negative polarity, and accordingly the switching commands VI to Vn (see Fig. 1).
  • Switching state signal store SSI to SSn takes place via a control component SB upstream of the switching state generator SG, which in turn is actuated in a manner as explained below:
  • the actual value of the direct voltages Ul to Un at the submodules SM1 to SMn is determined by means of a voltage detection device SE.
  • a tension detection module SF in FIG in which the respective DC voltages at the submodules SM1 to SMn are recorded - the DC voltages can be measured or calculated.
  • Both the switching state generator SG and the voltage detection device SF are connected to inputs of the voltage detection device SE, so that in the voltage detection device SE the actual value of the sum of the DC voltages at the submodules SM1 to SMn or the total voltage U (cf. Also Fig.l) to the multilevel inverter MU - even taking into account the respective polarity - can be determined.
  • the total voltage U is compared in a comparator arrangement VO with the setpoint voltage Us. If the total voltage U is greater than the setpoint voltage Us, then an "increase OFF vector" command is generated, where the "off vector” designates the switch-off vector for better illustration. Then SG is in the switching state transducer applied to an on switched off scarf state latch SSI to SSn following Switch state latch with the signal "0" and the fed ⁇ arranged submodule is turned off.
  • control block SB and the switching state encoder SG is formed by a computer module RB, in which a switchable switch-off vector is generated, which can be switched to logic elements that simulate all switch state latches, ie, if the switch-off vector is increased, this means that another switch is required logi ⁇ cal element is addressed, which to a certain extent a switched on a switched-state signal generator following switching state signal generator is switched off to eliminate the corresponding submodule, see steps S1 and S2 in Figure 2.
  • Fig. 4 where then from an assumed starting position "1" with switched submodule SM1 is increased to the position "2", whereby the submodule SM2 is additionally turned off., As ⁇ through the aspirated in the desired manner, the total voltage U is reduced.
  • an "increase one-vector" command (the turn-on vector is briefly referred to as “one-vector” in FIG. 2 for better illustration) is generated, whereupon in the computer module RB switched on switching state
  • FIGS. 5 results in the number of turned scarf ⁇ ended submodules the difference between the positions of the input switching and the switch-off vector.
  • FIG. 5 also clearly shows that with a required increase in the total voltage with respect to the setpoint voltage, the turn-on vector activates a further submodule by clockwise rotation and the turn-off vector continues to rotate in a clockwise direction when the total voltage is required ; In this way, during the operation of the multilevel inverter MU, each submodule is turned on and off to achieve a balanced load.

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Abstract

Die Erfindung betrifft ein Verfahren zur Spannungssteuerung eines Multilevel-Umrichters (MU) mit mehreren in Reihe liegenden Submodulen (SM1 bis SMn) mit jeweils einer Brückenschaltung mit angeschlossenem Gleichspannungskondensator (C1 bis Cn). Um eine gleichmäßige Belastung der Submodule zu erreichen, wird die jeweilige Gesamtspannung (U) an den Submodulen (SM1 bis SMn) mit der jeweiligen Sollspannung (Us) an dem Multilevel-Umrichter (MU) verglichen. Abhängig von dem Ergebnis des Spannungsvergleichs wird über Schaltzustand-Signalspeicher (SS1 bis SSn) eines Schaltzustandsgebers (SG) jeweils eines der Submodule (SM1 bis SMn) ein- oder ausgeschaltet, wobei die Anordnung der Schaltzustand-Signalspeicher (SS1 bis SSn) so getroffen ist, dass jeweils bei einer niedrigeren Gesamtspannung (U) als die Sollspannung (Us) ein auf einen einen eingeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber (z. B. SS11) folgender Schaltzustand-Signalgeber (z. B. SS12) eingeschaltet und jeweils bei einer höheren Gesamtspannung (U) als die Sollspannung (Us) ein auf einen einen ausgeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber (z. B. 1) folgender Schaltzustand-Signalgeber (z. B. 2) ausgeschaltet wird. Mit dem Einschalten des jeweiligen Schaltzustand-Signalspeichers (SS1 bis SSn) wird das nachgeordnete Submodul (SM1 bis SMn) eingeschaltet und mit dem Ausschalten des jeweiligen Schaltzustand-Signalspeichers (SS1 bis SSn) das nachgeordnete Submodul (SM1 bis SMn) ausgeschaltet.

Description

Beschreibung
Verfahren zur Spannungssteuerung eines Multilevel-Umrichters und Steueranordnung für einen Multilevel-Umrichter
Die Erfindung bezieht sich auf ein Verfahren zur Spannungssteuerung eines Multilevel-Umrichters mit mehreren in Reihe liegenden Submodulen mit jeweils einer Brückenschaltung mit angeschlossenem Gleichspannungskondensator .
Ein Verfahren dieser Art ist beispielsweise aus einem Aufsatz von R. Marquardt, A. Lesnicar und J. Hildinger „Modulares Stromrichterkonzept für Netzkupplungsanwendungen bei hohen Spannungen" ETG-Fachtagung 2002, Bad Nauheim,
(http : //www . unibw .de/eit62/forsch/SP/M2LC/m2 lcveroef/anle2002 bdnau/view) bekannt. Dieses bekannte Steuerverfahren dient zur Spannungssymmetrierung bei einem aus sog. Submodulen aufgebauten Stromrichter, der auch als Multilevel-Umrichter bezeichnet wird; jedes Submodul besteht aus einer Brückenschal¬ tung, an die ein Gleichspannungskondensator angeschlossen ist. Bei dem bekannten Verfahren werden die Spannungen an den Gleichspannungskondensatoren in konstanten Zeitintervallen gemessen. Außerdem werden die Ströme in den jeweils aus mehreren Submodulen bestehenden Phasenmodulen beobachtet. Ist der Strom in einem Phasenmodul größer als Null, werden Submodule mit der geringsten Spannung zugeschaltet. Bei einem Strom kleiner als Null erfolgt ein Zuschalten von Submodulen mit der größten Spannung.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs angegebenen Art vorzuschlagen, mit dem sich eine gleichmäßige Belastung der Submodule eines Multilevel- Umrichters erreichen lässt. Zur Lösung dieser Aufgabe wird bei einem Verfahren zur Spannungssteuerung eines Multilevel-Umrichters erfindungsgemäß die Spannung an den einzelnen Submodulen ermittelt und die jeweilige Gesamtspannung an dem Multilevel-Umrichter festge- stellt somit die jeweilige Gesamtspannung an dem Multilevel- Umrichter mit der jeweiligen Sollspannung an dem Multilevel- Umrichter verglichen; in Abhängigkeit von dem Ergebnis des Spannungsvergleichs wird über Schaltzustand-Signalspeicher eines fortschaltbaren Schaltzustandsgebers mit einer der An- zahl der Submodule entsprechenden Anzahl von Schaltzustand- Signalspeichern jeweils eines der an die Schaltzustand- Signalspeicher angeschlossenen Submodule ein- oder ausgeschaltet, wobei die Anordnung der Schaltzustand- Signalspeicher so getroffen ist, dass jeweils bei einer nied- rigeren Gesamtspannung als die Sollspannung ein auf einen einen eingeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber folgender Schaltzustand-Signalgeber eingeschaltet und jeweils bei einer höheren Gesamtspannung als die Sollspannung ein auf einen einen ausgeschalteten Schaltzu- stand kennzeichnenden Schaltzustand-Signalgeber folgender Schaltzustand-Signalgeber ausgeschaltet wird; mit dem Einschalten des jeweiligen Schaltzustand-Signalspeichers wird das nachgeordnete Submodul eingeschaltet und mit dem Aus¬ schalten des jeweiligen Schaltzustand-Signalspeichers das nachgeordnete Submodul ausgeschaltet.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens wird darin gesehen, dass zwangsgesteuert alle Submodule nach¬ einander gleichberechtigt zu- und abgeschaltet werden, wo- durch eine gleichmäßige Schaltquote der einzelnen Submodule erreicht wird. Bei stationären Lastströmen im Umrichter werden zusätzlich optimal viele Schaltspiele erreicht. Bei dem erfindungsgemäßen Verfahren kann der fortschaltbare Schaltzustandsgeber in unterschiedlicher Weise in Abhängigkeit vom Vergleich der Gesamtspannung an den Submodulen und einer vorgegebenen Sollspannung betätigt werden. Als beson- ders vorteilhaft wird es jedoch angesehen, wenn ein dem fort- schaltbaren Schaltzustandsgeber vorgeordneter Steuer-Baustein in Abhängigkeit der Gesamtspannung in Bezug auf die Sollspannung so eingestellt wird, dass er bei einer niedrigeren Ge¬ samtspannung als die Sollspannung den auf einen einen einge- schalteten Schaltzustand kennzeichnenden Schaltzustand- Signalgeber folgenden Schaltzustand-Signalgeber einschaltet und jeweils bei einer höheren Gesamtspannung als die Sollspannung den auf einen einen ausgeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber folgenden Schaltzu- stand-Signalgeber ausschaltet.
Als Schaltzustandsgeber und als Steuer-Baustein können im Rahmen des erfindungsgemäßen Verfahrens verschiedene Anord¬ nungen zum Einsatz kommen. Vorteilhaft erscheint es, wenn als Schaltzustandsgeber und als Steuer-Baustein ein Rechner- Baustein verwendet wird. Damit lässt sich das erfindungsgemä¬ ße Verfahren mit vergleichsweise geringem Hardware-Aufwand durchführen . Mit dem Rechner-Baustein kann das erfindungsgemäße Verfahren in unterschiedlicher Weise durchgeführt werden. So erscheint es als vorteilhaft, wenn mit dem Rechner-Baustein ein erster auf alle die Schaltzustand-Signalspeicher nachbildenden, logischen Elemente schaltbarer Ausschalt-Vektor erzeugt wird, der jeweils bei einer höheren Gesamtspannung als die Sollspannung auf das nächste logische Element weiter geschaltet wird, und mit dem Rechner-Baustein ein zweiter auf alle die Schaltzustand-Signalspeicher nachbildenden, logischen Elemente schaltbaren Einschalt-Vektor erzeugt wird, der jeweils bei einer niedrigeren Gesamtspannung als die Sollspannung auf das nächste logische Element weiter geschaltet wird.
Bildlich betrachtet wird hierbei ein Einschalt-Vektor um ei- nen Kreismittelpunkt bedarfsweise von einem einen eingeschal¬ teten Schaltzustand-Signalspeicher nachbildenden logischen Element bei einer niedrigeren Gesamtspannung als die Sollspannung auf das nächste logische Element weiter geschaltet, womit das Einschalten eines diesem nächsten logischen Element nachgeordneten weiteren Submoduls einhergeht. Entsprechend wird bei einer höheren Gesamtspannung als die Sollspannung der Ausschalt-Vektor „weiter gedreht" und ein logisches Element beaufschlagt, das auf ein einen ausgeschalteten Schalt¬ zustand abbildendes logisches Element folgt, wobei das ent- sprechende nachgeordnete Submodul ausgeschaltet wird.
Eine entsprechende Wirkungsweise ergibt sich, wenn in eben¬ falls vorteilhafter Weise mit dem Rechner-Baustein ein erstes Vektorarray gebildet wird, das alle Schaltzustand- Signalspeicher nachbildende, logische Elemente enthält und mit dem ein einschaltender Vektor bei einer niedrigeren Gesamtspannung als die Sollspannung von einem einen eingeschalteten Zustand-Signalspeicher nachbildenden, logischen Element auf das folgende logische Element unter Abbildung eines wei- teren eingeschalteten Schaltzustand-Signalspeichers weiter geschaltet wird, und mit dem Rechner-Baustein ein zweites Vektorarray gebildet wird, das alle Schaltzustand- Signalspeicher nachbildende, logische Elemente enthält und mit dem ein ausschaltender Vektor bei einer höheren Gesamt- Spannung als die Sollspannung von einem einen ausgeschalteten Zustand-Signalspeicher nachbildenden, logischen Element auf das folgende logische Element unter Abbildung eines weiteren ausgeschalteten Schaltzustand-Signalspeichers weiter geschal¬ tet wird. Das erfindungsgemäße Verfahren kann mit Submodulen in form von sog. Halbbrücken betrieben werden; als besonders vorteilhaft wird es erachtet, wenn als Submodule Vollbrücken verwen- det werden, weil dann das Verfahren besonders oberwellenarm abläuft .
Die Erfindung betrifft ferner eine Steueranordnung für einen Multilevel-Umrichter mit mehreren in Reihe liegenden Submodu- len mit jeweils einer Brückenschaltung mit angeschlossenem
Gleichspannungskondensator und geht ebenfalls von der bekannten Steueranordnung aus, wie sie aus dem eingangs behandelten Aufsatz hervor geht. Um bei einer solchen Steueranordnung eine gleichmäßige Belastung der Submodule zu erzielen, ist erfindungsgemäß mit den Submodulen eine Spannungserfassungseinrichtung verbunden, die die jeweilige Gesamtspannung an dem Multilevel-Umrichter unter Berücksichtigung der Spannung an den einzelnen Submodulen ermittelt, und der Spannungserfassungseinrichtung ist eine
Vergleicheranordnung nachgeordnet ist, an der auch ein Sollwertgeber für die jeweilige Sollspannung an dem Multilevel- Umrichter angeschlossen ist; der Vergleicheranordnung ist ein fortschaltbarer Schaltzustandsgeber mit einer der Anzahl der Submodule entsprechenden Anzahl von Schaltzustand-
Signalspeichern nachgeordnet, wobei die Anordnung der Schalt¬ zustand-Signalspeicher so getroffen ist, dass jeweils bei einer niedrigeren Gesamtspannung als die Sollspannung ein auf einen einen eingeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber folgender Schaltzustand-Signalgeber eingeschaltet und jeweils bei einer höheren Gesamtspannung als die Sollspannung ein auf einen einen ausgeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber fol- gender Schaltzustand-Signalgeber ausgeschaltet wird; jedem Schaltzustand-Signalspeicher ist ein Submodul nachgeordnet.
Damit lassen sich bei der erfindungsgemäßen Steueranordnung auch die Vorteile erreichen, die oben bereits bei der Behand¬ lung des erfindungsgemäßen Verfahrens aufgeführt worden sind.
Vorteilhaft ist dem fortschaltbaren Schaltzustandsgeber ein Steuer-Baustein vorgeordnet ist, der in Abhängigkeit der Ge- samtspannung in Bezug auf die Sollspannung so eingestellt wird, dass er bei einer niedrigeren Gesamtspannung als die Sollspannung den auf einen einen eingeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber folgenden Schaltzustand-Signalgeber einschaltet und jeweils bei einer höheren Gesamtspannung als die Sollspannung den auf einen einen ausgeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber folgenden Schaltzustand-Signalgeber ausschaltet . Vor allem wegen des kostengünstigen Hardware-Aufwandes wird es ferner als vorteilhaft angesehen, wenn der Schaltzustands¬ geber und der Steuer-Baustein von einem Rechner-Baustein gebildet sind. Der Rechner-Baustein kann in verschiedener Weise ausgeführt sein; bei einer vorteilhaften Ausführungsform ist der Rechner-Baustein so ausgebildet, dass ein erster auf alle die Schaltzustand-Signalspeicher nachbildenden, logischen Elemente schaltbarer Ausschalt-Vektor erzeugt wird, der jeweils bei einer höheren Gesamtspannung als die Sollspannung auf das nächste logische Element weiter geschaltet wird; der Rechner- Baustein ist außerdem so ausgeführt, dass ein zweiter auf al¬ le die Schaltzustand-Signalspeicher nachbildenden, logischen Elemente schaltbaren Einschalt-Vektor erzeugt wird, der je- weils bei einer niedrigeren Gesamtspannung als die Sollspannung auf das nächste logische Element weiter geschaltet wird.
Bei einer anderen vorteilhaften Ausführung ist der Rechner- Baustein derart ausgebildet, dass ein erstes Vektorarray ge¬ bildet wird, das alle Schaltzustand-Signalspeicher nachbildende, logische Elemente enthält und mit dem ein einschalten¬ der Vektor bei einer niedrigeren Gesamtspannung als die Sollspannung von einem einen eingeschalteten Zustand- Signalspeicher nachbildenden, logischen Element auf das folgende logische Element unter Abbildung eines weiteren einge¬ schalteten Schaltzustand-Signalspeichers weiter geschaltet wird; der Rechner-Baustein ist außerdem derart ausgeführt, dass ein zweites Vektorarray gebildet wird, das alle Schalt- zustand-Signalspeicher nachbildende, logische Elemente ent¬ hält und mit dem ein ausschaltender Vektor bei einer höheren Gesamtspannung als die Sollspannung von einem einen ausgeschalteten Zustand-Signalspeicher nachbildenden, logischen Element auf das folgende logische Element unter Abbildung ei- nes weiteren ausgeschalteten Schaltzustand-Signalspeichers weiter geschaltet wird.
Die Submodule der erfindungsgemäßen Steueranordnung bestehen in vorteilhafter Weise aus Vollbrücken; unter Inkaufnahme von Qualitätsverlusten können aber auch Halbbrücken eingesetzt werden .
Zur weiteren Erläuterung der Erfindung ist in Fig. 1 ein Multilevel-Umrichter mit einem schematisch dargestellten Ausführungsbeispiel der erfindungsgemäßen Steueranordnung, in Fig.2 eine Darstellung der Funktionsweise eines Ausführungs¬ beispiels der erfindungsgemäßen Steueranordnung, in
Fig. 3 eine Darstellung der prinzipiellen Wirkungsweise des Steuer-Bausteins bzw. Rechner-Bausteins bei einer niedrigeren Gesamtspannung an den Submodulen als die Sollspannung, in
Fig. 4 eine Darstellung der prinzipiellen Wirkungsweise des Steuer-Bausteins bzw. Rechner-Bausteins bei einer höheren Ge- samtspannung an den Submodulen als die Sollspannung und in
Fig. 5 eine Darstellung der prinzipiellen Gesamtwirkungsweise des Steuer- bzw. Rechner-Bausteins gezeigt. Die Fig. 1 zeigt einen Multilevel-Umrichter MU, der in bekannter Weise aus mehreren hintereinander angeordneten Submodulen SM1 bis SMn besteht; jedes dieser Submodule SM1 bis SMn ist in ebenfalls bekannter Weise als Vollbrücke ausgeführt, weshalb hier auf eine Beschreibung der Submodule im Detail verzichtet wird. Es sei nur erwähnt, dass jedes dieser Submo¬ dule SM1 bis SMn einen Gleichspannungskondensator Cl bis Cn aufweist. Jedes der Submodule SM1 bis SMn ist für sich schaltbar, so dass an Ausgangsklemmen Kl und K2 durch entsprechende Beaufschlagung der Submodule beispielsweise eine gewünschte Gleichspannung U als Gesamtspannung aus den eingeschalteten Submodulen auftritt. Durch den Multilevel- Umrichter MU fließt dann ein Gleichstrom I.
Wird bei Vollbrücken jedes beliebige Modul in negativer Pola- rität in Serie geschaltet (-1), dann erhält man auch eine ne¬ gative Augenblicksspannung. Insgesamt kann dann auch eine Wechselspannung mit einstellbarer Amplitude erzeugt werden. Der Multilevel-Umrichter MU ist in üblicher Weise an eine Wechselspannung angeschlossen, was in der Fig. 1 der besseren Übersichtlichkeit halber nicht dargestellt ist. Wie die Fig. 1 ferner zeigt, ist mit dem Multilevel-Umrichter MU eine Steueranordnung ST verbunden, an der einerseits eine Sollspannung Us für die Spannung an den Ausgangsklemmen K 1 und K2 anliegt; andererseits ist die Steueranordnung ST mit der jeweiligen Spannung U an den Ausgangsklemmen Kl und K2 und mit den Spannungen Ul bis Un an den Submodulen SM1 bis SMn beaufschlagt. Die Steueranordnung ST verarbeitet diese Spannungen und gibt an die Submodule Schaltbefehle VI bis Vn ab, mit denen - wie nachstehend im Einzelnen erläutert wird - einzelne Submodule gezielt ein- bzw. ausgeschaltet werden.
Zur Erläuterung der Funktionsweise der Steueranordnung ST bzw. zur Beschreibung des Ablaufs des erfindungsgemäßen Verfahrens wird nun Bezug auf die Fig. 2 genommen, die unter an¬ derem einen Schaltzustandsgeber SG zeigt, der eine der Anzahl der Submodule SM1 bis SMn entsprechende Anzahl von Schaltzu¬ stand-Signalspeichern SSI bis SSn enthält. Diese Speicher SSI bis SSn können die Schaltzustände 1, 0 und -1 annehmen, wobei „-1" eine negative Polarität bezeichnet; entsprechend sind dann die Schaltbefehle VI bis Vn (vgl. Fig. 1) .
Die Einstellung des Schaltzustandsgebers SG bzw. seiner
Schaltzustand-Signalspeicher SSI bis SSn erfolgt über einen dem Schaltzustandsgeber SG vorgeordneten Steuer-Baustein SB, der seinerseits in einer Weise betätigt wird, wie es nachste- hend erläutert ist:
Zunächst wird mittels einer Spannungserfassungseinrichtung SE der Ist-Wert der Gleichspannungen Ul bis Un an den Submodulen SM1 bis SMn ermittelt. Dazu dient in dem dargestellten Aus¬ führungsbeispiel ein Spannungenfeststellungsbaustein SF, in dem die jeweiligen Gleichspannungen an den Submodulen SM1 bis SMn festgehalten sind - die Gleichspannungen können dabei gemessen oder errechnet sein. Sowohl der Schaltzustandsgeber SG als auch der Spannungenfeststellungsbaustein SF sind mit Eingängen der Spannungser- fassungseinrichtung SE verbunden, so dass in der Spannungser- fassungseinrichtung SE der Ist-Wert der Summe der Gleichspannungen an den Submodulen SM1 bis SMn bzw. die Gesamtspannung U (vgl. dazu auch Fig.l) an dem Multilevel-Umrichter MU - auch unter Berücksichtigung der jeweiligen Polarität - ermittelt werden kann.
Die Gesamtspannung U wird in einer Vergleicher-Anordnung VO mit der Sollspannung Us verglichen. Ist die Gesamtspannung U größer als die Sollspannung Us, dann wird ein Befehl „AUS- Vektor erhöhen" erzeugt, wobei hier zur besseren Darstellung der „Aus-Vektor" den Ausschalt-Vektor bezeichnet. Daraufhin wird im Schaltzustandsgeber SG ein auf ausgeschaltete Schal- zustand-Signalspeicher SSI bis SSn folgender Schaltzustand- Signalspeicher mit dem Signal „0" beaufschlagt und das zuge¬ ordnete Submodul ausgeschaltet wird. Bei dem dargestellten Ausführungsbeispiel ist nämlich der Steuer-Baustein SB und der Schaltzustandsgeber SG von einem Rechner-Baustein RB ge- bildet, in dem ein schaltbarer Ausschalt-Vektor erzeugt wird, der auf für alle Schaltzustand-Signalspeicher nachbildende, logische Elemente schaltbar ist. Wird also der Ausschalt- Vektor erhöht, dann bedeutet dies, dass ein weiteres logi¬ sches Element angesprochen wird, womit gewissermaßen ein auf einen einen ausgeschalteten Schaltzustand-Signalgeber folgender Schaltzustand-Signalgeber unter Ausschaltung des entsprechenden Submoduls ausgeschaltet wird; vgl. dazu die Schritte Sl und S2 in der Figur 2. Veranschaulicht ist dies in Fig. 4, wo dann von einer angenommenen Ausgangsposition „1" mit aus- geschaltetem Submodul SM1 auf die Position „2" erhöht wird, wodurch das Submodul SM2 zusätzlich ausgeschaltet wird. Da¬ durch wird in erstrebter Weise die Gesamtspannung U verkleinert .
Ist die Gesamtspannung U kleiner als die Sollspannung, dann wird ein Befehl „Ein-Vektor erhöhen" (der Einschalt-Vektor ist in Fig. 2 der besseren Darstellung halber kurz mit „EinVektor" bezeichnet) generiert, woraufhin in dem Rechner- Baustein RB ein auf eingeschaltete Schaltzustand-
Signalspeicher SSI bis SSn folgender Schaltzustand- Signalspeicher eingeschaltet wird. Durch die Erhöhung des einschaltenden Vektors erfolgt - vgl. Fig. 3 - eine Fort¬ schaltung von beispielsweise der Position „11" auf die Posi- tion „12", wodurch das entsprechende Submodul 12 zugeschaltet wird, was mit einer gewünschten Erhöhung der Gesamtspannung U einhergeht. Siehe dazu auch die Schritte S3 und S4 gemäß Fi¬ gur 2. Wie die Fig. 2 zeigt, können dabei auch Hysterese- Erscheinungen berücksichtigt werden.
Wie die Fig. 5 zeigt, ergibt sich die Anzahl der eingeschal¬ teten Submodule aus der Differenz der Stellungen des Ein- schalt- und des Ausschalt-Vektors . Die Fig. 5 lässt ferner gut erkennen, dass bei einer erforderlichen Erhöhung der Gesamtspannung im Hinblick auf die Sollspannung der Einschalt- Vektor unter Drehung im Uhrzeigersinne ein weiteres Submodul aktiviert und der Ausschalt-Vektor bei einer erforderlichen Absenkung der Gesamtspannung sich auch im Uhrzeigersinne weiter dreht; auf diese Weise wird im Laufe des Betriebs des Multilevel-Umrichters MU jedes Submodul unter Erzielung einer ausgeglichenen Belastung ein- und ausgeschaltet.

Claims

Patentansprüche
1. Verfahren zur Spannungssteuerung eines Multilevel- Umrichters (MU) mit mehreren in Reihe liegenden Submodulen (SM1 bis SMn) mit jeweils einer Brückenschaltung mit angeschlossenem Gleichspannungskondensator (Cl bis Cn) ,
dadurch gekennzeichnet, dass
• die Spannung (Ul bis Un) an den einzelnen Submodulen (SM1 bis SMn) ermittelt und die jeweilige Gesamtspan- nung (U) an dem Multilevel-Umrichter (MU) festgestellt wird,
• die jeweilige Gesamtspannung (U) an dem Multilevel- Umrichter (MU) mit der jeweiligen Sollspannung (Us) an dem Multilevel-Umrichter (MU) verglichen wird,
· in Abhängigkeit von dem Ergebnis des Spannungsver¬ gleichs über Schaltzustand-Signalspeicher (SSI bis SSn) eines fortschaltbaren Schaltzustandsgebers (SG) mit einer der Anzahl der Submodule (SM1 bis SMn) entsprechenden Anzahl von Schaltzustand-Signalspeichern (SSI bis SSn) jeweils eines der an die Schaltzustand-
Signalspeicher (SSI bis SSn) angeschlossenen Submodule (SM1 bis SMn) ein- oder ausgeschaltet wird, wobei die Anordnung der Schaltzustand-Signalspeicher (SSI bis SSn) so getroffen ist, dass jeweils bei einer niedri- geren Gesamtspannung (U) als die Sollspannung (Us) ein auf einen einen eingeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber (z. B. SS11) folgender Schaltzustand-Signalgeber (z. B. SS12) eingeschaltet und jeweils bei einer höheren Gesamtspan- nung (U) als die Sollspannung (Us) ein auf einen einen ausgeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber (z. B. 1) folgender Schaltzustand- Signalgeber (z. B. 2) ausgeschaltet wird, und • mit dem Einschalten des jeweiligen Schaltzustand- Signalspeichers SSI bis SSn) das nachgeordnete Submo- dul (SM1 bis SMn) eingeschaltet und mit dem Ausschal¬ ten des jeweiligen Schaltzustand-Signalspeichers (SSI bis SSn) das nachgeordnete Submodul (SM1 bis SMn) aus¬ geschaltet wird.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, dass
• ein dem fortschaltbaren Schaltzustandsgeber (SG) vorgeordneter Steuer-Baustein (SB) in Abhängigkeit der Gesamtspannung (U) in Bezug auf die Sollspannung (Us) so eingestellt wird, dass er bei einer niedrigeren Gesamt¬ spannung (U) als die Sollspannung (Us) den auf einen einen eingeschalteten Schaltzustand kennzeichnenden
Schaltzustand-Signalgeber (z. B. SS11) folgenden Schaltzustand-Signalgeber (z. B. SS12) einschaltet und jeweils bei einer höheren Gesamtspannung (U) als die Sollspannung (Us) den auf einen einen ausgeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber (z. B. SSI) folgenden Schaltzustand-Signalgeber (Z. B. SS2) ausschaltet .
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet, dass
• als Schaltzustandsgeber (SG) und als Steuer-Baustein (SB) ein Rechner-Baustein (RB) verwendet wird.
4. Verfahren nach Anspruch 3,
dadurch gekennzeichnet, dass
• mit dem Rechner-Baustein (RB) ein erster auf alle die
Schaltzustand-Signalspeicher (SSI bis SSn) nachbildenden, logischen Elemente schaltbarer Ausschalt-Vektor erzeugt wird, der jeweils bei einer höheren Gesamtspannung (U) als die Sollspannung (Us) auf das nächste logische Element weiter geschaltet wird, und
• mit dem Rechner-Baustein (RB) ein zweiter auf alle die
Schaltzustand-Signalspeicher (SSI bis SSn) nachbildenden, logischen Elemente schaltbaren Einschalt-Vektor erzeugt wird, der jeweils bei einer niedrigeren Gesamtspannung (U) als die Sollspannung (Us) auf das nächste logische Element weiter geschaltet wird.
5. Verfahren nach Anspruch 3,
dadurch gekennzeichnet, dass
• mit dem Rechner-Baustein ein erstes Vektorarray gebildet wird, das alle Schaltzustand-Signalspeicher nachbilden- de, logische Elemente enthält und mit dem ein einschal¬ tender Vektor bei einer niedrigeren Gesamtspannung als die Sollspannung von einem einen eingeschalteten Zustand-Signalspeicher nachbildenden, logischen Element auf das folgende logische Element unter Abbildung eines weiteren eingeschalteten Schaltzustand-Signalspeichers weiter geschaltet wird, und
• mit dem Rechner-Baustein ein zweites Vektorarray gebil¬ det wird, das alle Schaltzustand-Signalspeicher nachbildende, logische Elemente enthält und mit dem ein aus- schaltender Vektor bei einer höheren Gesamtspannung als die Sollspannung von einem einen ausgeschalteten Zustand-Signalspeicher nachbildenden, logischen Element auf das folgende logische Element unter Abbildung eines weiteren ausgeschalteten Schaltzustand-Signalspeichers weiter geschaltet wird.
6. Verfahren nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass • als Submodule (SM1 bis SMn) Vollbrücken verwendet werden.
7. Steueranordnung für einen Multilevel-Umrichter (MU) mit mehreren in Reihe liegenden Submodulen (SM1 bis SMn) mit je- weils einer Brückenschaltung mit angeschlossenem Gleichspannungskondensator (Cl bis Cn) ,
dadurch gekennzeichnet, dass
• mit den Submodulen (SM1 bis SMn) eine Spannungserfas- sungseinrichtung (SE) verbunden ist, die die jeweilige Gesamtspannung (U) an dem Multilevel-Umrichter (MU) unter Berücksichtigung der Spannung (Ul bis Un) an den einzelnen Submodulen (SM1 bis SMn) ermittelt,
• der Spannungserfassungseinrichtung (SE) eine Vergleicheranordnung (UO) nachgeordnet ist, an der auch ein Sollwertgeber für die jeweilige Sollspannung (Us) an dem Multilevel-Umrichter (MU) angeschlossen ist,
• der Vergleicheranordnung (VO) ein fortschaltbarer
Schaltzustandsgeber (SG) mit einer der Anzahl der Submodule (SM1 bis SMn) entsprechenden Anzahl von Schalt- zustand-Signalspeichern (SSI bis SSn) nachgeordnet ist, wobei die Anordnung der Schaltzustand- Signalspeicher SSI bis SSn) so getroffen ist, dass jeweils bei einer niedrigeren Gesamtspannung (U) als die Sollspannung (Us) ein auf einen einen eingeschalteten Schaltzustand kennzeichnenden Schaltzustand-
Signalgeber (z. B. SS11) folgender Schaltzustand- Signalgeber (z. B. SS12) eingeschaltet und jeweils bei einer höheren Gesamtspannung (U) als die Sollspannung (Us) ein auf einen einen ausgeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber (z. B. SSI) folgender Schaltzustand-Signalgeber (SS2) ausgeschaltet wird und • jedem Schaltzustands-Signalspeicher (SSI bis SSn) ein Submodul (SM1 bis SMn) nachgeordnet ist.
8. Steueranordnung nach Anspruch 7, dadurch gekennzeichnet, dass
• dem fortschaltbaren Schaltzustandsgeber (SG) ein Steuer- Baustein (SB) vorgeordnet ist, der in Abhängigkeit der Gesamtspannung (U) in Bezug auf die Sollspannung (Us) so eingestellt wird, dass er bei einer niedrigeren Gesamt¬ spannung (U) als die Sollspannung (Us) den auf einen einen eingeschalteten Schaltzustand kennzeichnenden
Schaltzustand-Signalgeber (z. B. SS11) folgenden Schaltzustand-Signalgeber (z. B. SS12) einschaltet und jeweils bei einer höheren Gesamtspannung (U) als die Sollspannung (Us) den auf einen einen ausgeschalteten Schaltzustand kennzeichnenden Schaltzustand-Signalgeber (z. B. Ssl) folgenden Schaltzustand-Signalgeber (z. B. SS2) ausschaltet .
9. Steueranordnung nach Anspruch 7 oder 8,
dadurch gekennzeichnet, dass
• der Schaltzustandsgeber (SG) und der Steuer-Baustein (SB) von einem Rechner-Baustein (RB) gebildet sind.
10. Steueranordnung nach Anspruch 9,
dadurch gekennzeichnet, dass
• der Rechner-Baustein (RB) so ausgebildet ist, dass ein
erster auf alle die Schaltzustand-Signalspeicher (SSI bis SSn) nachbildenden, logischen Elemente schaltbarer Aus- schalt-Vektor erzeugt wird, der jeweils bei einer höheren Gesamtspannung (U) als die Sollspannung (Us) auf das nächste logische Element weiter geschaltet wird, und • der Rechner-Baustein (RB) außerdem so ausgeführt ist, ein zweiter auf alle die Schaltzustand-Signalspeicher (SSI bis SSn) nachbildenden, logischen Elemente schaltbaren Ein- schalt-Vektor erzeugt wird, der jeweils bei einer niedri- geren Gesamtspannung (U) als die Sollspannung (Us) auf das nächste logische Element weiter geschaltet wird.
11. Steueranordnung nach Anspruch 9,
dadurch gekennzeichnet, dass
· der Rechner-Baustein derart ausgebildet ist, dass ein erstes Vektorarray gebildet wird, das alle Schaltzu¬ stand-Signalspeicher nachbildende, logische Elemente enthält und mit dem ein einschaltender Vektor bei einer niedrigeren Gesamtspannung als die Sollspannung von ei- nem einen eingeschalteten Zustand-Signalspeicher nachbildenden, logischen Element auf das folgende logische Element unter Abbildung eines weiteren eingeschalteten Schaltzustand-Signalspeichers weiter geschaltet wird, und
· der Rechner-Baustein außerdem derart ausgeführt ist, dass ein zweites Vektorarray gebildet wird, das alle Schaltzustand-Signalspeicher nachbildende, logische Elemente enthält und mit dem ein ausschaltender Vektor bei einer höheren Gesamtspannung als die Sollspannung von einem einen ausgeschalteten Zustand-Signalspeicher nachbildenden, logischen Element auf das folgende logische Element unter Abbildung eines weiteren ausgeschalteten Schaltzustand-Signalspeichers weiter geschaltet wird.
12. Steueranordnung nach einem der Ansprüche 7 bis 11,
dadurch gekennzeichnet, dass
• die Submodule (SM1 bis SMn) Vollbrücken sind.
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