WO2012011448A1 - 光センサ及び該光センサを備えた半導体装置 - Google Patents

光センサ及び該光センサを備えた半導体装置 Download PDF

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semiconductor film
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雅志 木山
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
    • H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
    • H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
    • H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
    • H10F30/223—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier being a PIN barrier

Definitions

  • the present invention relates to an optical sensor and a semiconductor device including the optical sensor.
  • Patent Document 1 a semiconductor device in which a thin film diode and a thin film transistor are formed over the same substrate is known.
  • an island-like semiconductor layer serving as an active region of a thin film diode or a thin film transistor is formed by the same crystalline silicon film formed on a substrate.
  • Patent Document 1 As a method for forming a crystalline silicon film on a substrate, the amorphous silicon film formed on the substrate is irradiated with laser light to form amorphous silicon. A method of crystallizing a film is generally used. Therefore, it is necessary to make the amorphous silicon film thin in relation to the wavelength of the laser beam to be irradiated.
  • the crystalline silicon film formed by irradiating the amorphous silicon film with laser light and the island-like semiconductor layer made of the crystalline silicon film are thinned.
  • the light detection sensitivity of the thin film diode is not sufficient.
  • An object of the present invention is to provide a photosensor having a novel structure capable of improving photodetection sensitivity over a wide wavelength range including a visible light range, and a semiconductor device including the photosensor.
  • An optical sensor of the present invention is formed on a substrate, and is formed on a first photodiode including a diode semiconductor film having an n-type region, an intrinsic region, and a p-type region, and the diode semiconductor film, a second photodiode connected in parallel with the first photodiode, and including a semiconductor layer having an intrinsic layer and at least one of an n-type layer and a p-type layer, and the intrinsic layer One of the region and the intrinsic layer is formed of crystalline silicon, and the other of the intrinsic region and the intrinsic layer is formed of amorphous silicon.
  • optical sensor of the present invention it is possible to improve the light detection sensitivity over a wide wavelength range including the visible light range.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a semiconductor device as a first embodiment of the present invention.
  • FIG. 3 is an explanatory plan view for explaining the positional relationship between a first photodiode and a second photodiode that constitute the semiconductor device shown in FIG. 1.
  • FIG. 4 is an enlarged cross-sectional view of a second photodiode constituting the semiconductor device shown in FIG. 1.
  • FIG. 2 is an equivalent circuit diagram when the semiconductor device shown in FIG. 1 is used as an optical sensor unit of a liquid crystal display device.
  • FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device shown in FIG. 1 and showing a state where a light shielding layer is formed on a substrate.
  • FIG. 3 is an explanatory plan view for explaining the positional relationship between a first photodiode and a second photodiode that constitute the semiconductor device shown in FIG. 1.
  • FIG. 4 is an enlarged cross-sectional view of a
  • FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device shown in FIG. 1, showing a state where a first semiconductor layer and a transistor semiconductor film are formed on a base layer.
  • FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device shown in FIG. 1 and showing a state in which a gate electrode is formed on a gate insulating film.
  • FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device shown in FIG. 1 and showing a state in which an n-type impurity is implanted.
  • FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device shown in FIG. 1 and shows a state in which p-type impurities are implanted.
  • FIG. 1 is a cross-sectional view for explaining a manufacturing process of the semiconductor device shown in FIG. 1, showing a state in which p-type impurities are implanted.
  • FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device shown in FIG. 1 and showing a state in which a contact hole is formed in an interlayer insulating film.
  • FIG. 4 is a cross-sectional view for explaining a manufacturing process of the semiconductor device shown in FIG. 1 and showing a state in which a second semiconductor layer is formed.
  • FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device shown in FIG. 1 and showing a state in which electrodes / wirings are formed.
  • FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device shown in FIG. 1 and showing a state in which a contact hole is formed in a planarization film.
  • Sectional drawing which shows schematic structure of the semiconductor device as 2nd embodiment of this invention Sectional drawing which shows schematic structure of the semiconductor device as 3rd embodiment of this invention. Sectional drawing which shows schematic structure of the semiconductor device as 4th embodiment of this invention. Sectional drawing which shows schematic structure of the semiconductor device as 5th embodiment of this invention. Sectional drawing which shows schematic structure of the semiconductor device as 6th Embodiment of this invention.
  • An optical sensor includes a first photodiode that is formed on a substrate and includes a diode semiconductor film having an n-type region, an intrinsic region, and a p-type region, and the diode semiconductor film. And a second photodiode connected to the first photodiode in parallel, and including a semiconductor layer having an intrinsic layer and at least one of an n-type layer and a p-type layer.
  • One of the intrinsic region and the intrinsic layer is made of crystalline silicon, and the other of the intrinsic region and the intrinsic layer is made of amorphous silicon (first configuration relating to an optical sensor).
  • one of the intrinsic region and the intrinsic layer is formed of amorphous silicon having a light detection sensitivity in the visible light region that is superior to that of crystalline silicon.
  • the other of the intrinsic region and the intrinsic layer is formed of crystalline silicon, which has a light detection sensitivity in a wavelength region other than the visible light region, which is superior to that of amorphous silicon.
  • the light detection sensitivity in the wavelength region other than the visible light region can be improved.
  • the light detection sensitivity can be improved over a wide wavelength range including the visible light range.
  • a second configuration related to the optical sensor is a configuration in which the semiconductor film for diode is formed of the crystalline silicon in the first configuration related to the optical sensor.
  • the manufacturing process of the first photodiode can be simplified as compared with the case where only the intrinsic region is formed of crystalline silicon.
  • a third configuration related to the optical sensor is a configuration in which the semiconductor layer includes the p-type layer, the intrinsic layer, and the n-type layer in the first or second configuration related to the optical sensor. .
  • the second photodiode can be configured only by the semiconductor layer.
  • a fourth configuration related to an optical sensor is the first or second configuration related to the optical sensor, wherein the semiconductor layer is formed on the n-type region, and the intrinsic layer is formed on the intrinsic layer.
  • This is a configuration having a p-type layer.
  • the n-type region of the first photodiode also serves as a part of the second photodiode (n + region doped with n-type impurities). As a result, the manufacturing process of the second photodiode can be simplified.
  • a fifth configuration related to an optical sensor is the same as the first or second configuration related to the optical sensor, wherein the semiconductor layer is formed on the p-type region and the intrinsic layer is formed on the intrinsic layer.
  • This is a configuration having an n-type layer.
  • the p-type region of the first photodiode also serves as a part of the second photodiode (p + region doped with p-type impurities). As a result, the manufacturing process of the second photodiode can be simplified.
  • a sixth configuration related to the optical sensor is a configuration in which the intrinsic layer has a thickness of 100 nm to 800 nm in any one of the first to fifth configurations related to the optical sensor. In such a configuration, it is possible to prevent the intrinsic layer from peeling off while improving the light detection sensitivity of the second photodiode.
  • a seventh configuration related to the optical sensor further includes an interlayer insulating film formed so as to cover the semiconductor film for diodes in any one of the first to sixth configurations related to the optical sensor, and the interlayer insulating film
  • the semiconductor layer is formed on a contact hole formed so as to penetrate the interlayer insulating film in the thickness direction, and the semiconductor layer and the diode semiconductor are formed in the contact hole.
  • the membrane is in contact.
  • the light receiving area of the second photodiode can be increased. As a result, it is possible to improve the light detection sensitivity of the second photodiode.
  • the eighth configuration related to the optical sensor is a configuration in which the semiconductor layer is in contact with only one of the n-type region and the p-type region in the seventh configuration related to the optical sensor.
  • the light receiving area of the first photodiode can be secured while the light receiving area of the second photodiode is secured.
  • a semiconductor device includes a photosensor according to the embodiment of the present invention, a semiconductor film for a transistor formed on the substrate and having a channel region, a source region, and a drain region, A thin film transistor having a gate electrode for controlling the conductivity of the channel region and a gate insulating film provided between the gate electrode and the transistor semiconductor film is provided (first configuration relating to a semiconductor device).
  • the semiconductor device In the first configuration relating to the semiconductor device, it is possible to realize a semiconductor device including an optical sensor having excellent light detection sensitivity.
  • a second configuration related to the semiconductor device is a configuration in which the diode semiconductor film and the transistor semiconductor film are each formed of the crystalline silicon in the first configuration related to the semiconductor device.
  • the semiconductor film for diode and the semiconductor film for transistor can be formed in the same manufacturing process. As a result, the manufacturing process of the semiconductor device can be simplified.
  • a third configuration related to a semiconductor device is the first or second configuration related to the semiconductor device, further comprising a base layer on the substrate for preventing impurity diffusion from the substrate,
  • the transistor semiconductor film is formed on the base layer.
  • the semiconductor film for diode and the semiconductor film for transistor can be formed in the same manufacturing process. As a result, the manufacturing process of the semiconductor device can be simplified.
  • the thickness of the semiconductor film for diode and the thickness of the semiconductor film for transistor are the same.
  • the semiconductor film for diode and the semiconductor film for transistor can be formed in the same manufacturing process.
  • the manufacturing process of the semiconductor device can be simplified. Note that the thickness of the semiconductor film for the diode and the thickness of the semiconductor film for the transistor do not have to be completely the same, and may be substantially the same.
  • each figure referred below demonstrates the simplified main component required in order to demonstrate this invention among the structural members of embodiment of this invention for convenience of explanation. Therefore, the optical sensor and the semiconductor device according to the present invention can include arbitrary constituent members not shown in the drawings referred to in this specification. Moreover, the dimension of the member in each figure does not represent the dimension of an actual structural member, the dimension ratio of each member, etc. faithfully.
  • FIG. 1 shows a semiconductor device 10 as a first embodiment of the present invention relating to a semiconductor device.
  • the semiconductor device 10 includes an optical sensor 12 as a first embodiment of the present invention relating to an optical sensor, and a thin film transistor 14.
  • the optical sensor 12 includes a first photodiode 16 and a second photodiode 18.
  • the first photodiode 16 includes a diode semiconductor film 22 formed on the substrate 20.
  • a substrate 20 a low alkali glass substrate or a quartz substrate can be adopted.
  • the semiconductor film 22 for a diode is formed on the substrate 20 through the base layer 24 formed on the substrate 20.
  • the underlayer 24 is provided to prevent impurity diffusion from the substrate 20.
  • a silicon oxide film can be employed as the underlayer 24, a silicon oxide film can be employed.
  • the thickness of the underlayer 24 is preferably 100 to 600 nm, more preferably 150 to 450 nm.
  • the diode semiconductor film 22 is made of crystalline silicon. As crystalline silicon, low-temperature polysilicon, high-temperature polysilicon, continuous grain boundary silicon, microcrystalline silicon, or the like can be used.
  • the diode semiconductor film 22 has a thickness of 25 to 100 nm.
  • the first photodiode 16 is a so-called lateral structure PIN diode.
  • n-type region 26 is formed so as to protrude to one side in the width direction of the diode semiconductor film 22 (direction perpendicular to the paper surface in FIG. 1). .
  • a light shielding layer 32 formed on the substrate 20 and covered with the base layer 24 is provided below the first photodiode 16 (diode semiconductor film 22). This prevents light from entering the diode semiconductor film 22 from the side opposite to the side where the first photodiode 16 is provided through the substrate 20.
  • the light shielding layer 32 is made of a metal material or the like. Considering the manufacturing method of the semiconductor device 10, it is desirable that the light shielding layer 32 be formed of Ta, W, Mo, or the like, which is a refractory metal.
  • the light shielding layer 32 has a thickness of 200 to 300 nm.
  • An interlayer insulating film 34 is formed on the substrate 20 so as to cover the first photodiode 16 (diode semiconductor film 22).
  • the interlayer insulating film 34 for example, a silicon nitride film and a silicon oxide film formed in this order can be employed.
  • a gate insulating film 72 described later is formed on the base layer 24 so as to cover the diode semiconductor film 22.
  • An interlayer insulating film 34 is formed on the substrate 20 via the gate insulating film 72 and the base layer 24.
  • the second photodiode 18 On the interlayer insulating film 34, the second photodiode 18 is provided.
  • the second photodiode 18 includes a semiconductor layer 36.
  • the semiconductor layer 36 is formed by laminating an n-type layer 38, an intrinsic layer 40, and a p-type layer 42 in this order.
  • the second photodiode 18 is a so-called stacked structure PIN diode.
  • the n-type layer 38, the intrinsic layer 40, and the p-type layer 42 are all made of amorphous silicon.
  • the thickness of the n-type layer 38 is set to 20 to 100 nm due to film peeling and processing time.
  • the thickness of the intrinsic layer 40 is set to 100 to 800 nm in order to allow the intrinsic layer 40 to absorb light and to prevent the intrinsic layer 40 from peeling off from the n-type layer 38.
  • the thickness of the p-type layer 42 is set to 20 to 100 nm in view of film peeling and processing time.
  • the lengthwise dimension of the semiconductor layer 36 is substantially the same as the lengthwise dimension of the diode semiconductor film 22 (dimension in the left-right direction in FIG. 2).
  • the width direction dimension (the vertical dimension in FIG. 2) of the semiconductor layer 36 is slightly shorter than the width direction dimension (the vertical dimension in FIG. 2) of the diode semiconductor film 22.
  • Such a semiconductor layer 36 is formed on the interlayer insulating film 34 such that the length direction thereof coincides with the length direction of the semiconductor film 22 for diode.
  • the semiconductor layer 36 extends with a substantially constant width dimension in the direction in which the three regions (the n-type region 26, the intrinsic region 28, and the p-type region 30) formed in the diode semiconductor film 22 are arranged. , Formed on the interlayer insulating film 34.
  • the semiconductor layer 36 thus formed on the interlayer insulating film 34 overlaps the diode semiconductor film 22 in the projection in the thickness direction of the substrate 20.
  • 2/3 or more of the semiconductor layer 36 overlaps with the diode semiconductor film 22.
  • the semiconductor layer 36 is formed on one side in the length direction of the diode semiconductor film 22 (on the n-type region 26 side) from the position where the entire semiconductor layer 36 overlaps the diode semiconductor film 22 in the projection in the thickness direction of the substrate 20. Has been. Thereby, the semiconductor layer 36 overlaps the vicinity of the boundary with the intrinsic region 28 in the p-type region 30 and the intrinsic region 28 and the n-type region 26 when viewed from the thickness direction of the substrate 20. In the projection in the thickness direction of the substrate 20, substantially the entire intrinsic region 28 overlaps the semiconductor layer 36.
  • An electrode / wiring 44 is formed on a portion of the semiconductor layer 36 that does not overlap the diode semiconductor film 22 when viewed from the thickness direction of the substrate 20. Thereby, the p-type layer 42 and the electrode / wiring 44 are connected.
  • the electrode / wiring 44 for example, one having a two-layer structure of a titanium nitride film and an aluminum film can be employed.
  • a contact hole 46 is formed in the interlayer insulating film 34 and the gate insulating film 72 at a position overlapping with both the n-type region 26 and the semiconductor layer 36 in the projection in the thickness direction of the substrate 20.
  • the semiconductor layer 36 penetrates into the contact hole 46.
  • the inner peripheral surface and bottom surface of the contact hole 46 (the portion exposed through the contact hole 46 in the n-type region 26) is covered with the semiconductor layer 36.
  • the n-type layer 38 is in contact with the n-type region 26 in the contact hole 46.
  • the interlayer insulating film 34 and the gate insulating film 72 have a contact penetrating the interlayer insulating film 34 and the gate insulating film 72 in the thickness direction.
  • Holes 48 and 50 are formed.
  • the contact hole 48 is formed at a position overlapping the portion of the n-type region 26 that protrudes to one side in the width direction of the diode semiconductor film 22 in the projection in the thickness direction of the substrate 20.
  • the contact hole 50 is formed at a position outside the one end in the length direction of the semiconductor layer 36 and overlapping the p-type region 30 in the projection in the thickness direction of the substrate 20.
  • the electrodes / wirings 52 and 54 formed on the interlayer insulating film 34 are connected to the n-type region 26 and the p-type region 28, respectively.
  • the electrodes / wirings 52 and 54 are made of the same material as the electrodes / wirings 44 formed on the semiconductor layer 36 (p-type layer 42).
  • a planarizing film 56 is formed on the interlayer insulating film 34 so as to cover the semiconductor layer 36 and the electrodes / wirings 44, 52, 54.
  • a silicon oxide film can be employed as the planarization film 56.
  • the thickness of the planarizing film 56 is set to 1000 to 4000 nm.
  • planarizing film 56 contact holes 58 and 60 penetrating the planarizing film 56 in the thickness direction are formed. As a result, the electrodes / wirings 44 and 54 and the electrodes / wirings 62 formed on the planarizing film 56 are connected. As the electrode / wiring 62, an indium tin oxide (ITO) film can be employed.
  • ITO indium tin oxide
  • the thin film transistor 14 includes a transistor semiconductor film 64 formed on the substrate 20 with the base layer 24 interposed therebetween.
  • the transistor semiconductor film 64 is made of crystalline silicon. As crystalline silicon, low-temperature polysilicon, high-temperature polysilicon, continuous grain boundary silicon, microcrystalline silicon, or the like can be used.
  • the crystalline silicon forming the transistor semiconductor film 64 may be the same as or different from the crystalline silicon forming the diode semiconductor film 22. In order to meet the device characteristics required for each of the optical sensor 12 and the thin film transistor 14, the crystalline silicon forming the diode semiconductor film 22 and the crystalline silicon forming the transistor semiconductor film 64 may be different. As a method for differentiating the crystalline silicon forming the diode semiconductor film 22 and the crystalline silicon forming the transistor semiconductor film 64, for example, an amorphous silicon film is irradiated with a laser, and then the diode semiconductor film 22 or transistor transistor is used.
  • a catalytic element that promotes crystallization of the amorphous silicon film is applied to a region that later becomes the diode semiconductor film 22 and a region that becomes the transistor semiconductor film 64 in the amorphous silicon film.
  • a method of irradiating the amorphous silicon film with a laser or the like can be employed.
  • the crystalline silicon forming the transistor semiconductor film 64 and the crystalline silicon forming the diode semiconductor film 22 are the same.
  • the thickness of the transistor semiconductor film 64 is substantially the same as the thickness of the diode semiconductor film 22.
  • a source region 66, a channel region 68, and a drain region 70 are formed in this order along the base layer 24.
  • the thin film transistor 14 includes a gate insulating film 72 formed on the base layer 24 so as to cover the transistor semiconductor film 64.
  • the gate insulating film 72 covers not only the transistor semiconductor film 64 but also the diode semiconductor film 22.
  • As the gate insulating film 72 a silicon oxide film can be employed.
  • the gate insulating film 72 has a thickness of 20 to 150 nm.
  • the thin film transistor 14 includes a gate electrode 74 formed on the gate insulating film 72.
  • the gate electrode 74 is formed at a position covering the channel region 68 in the projection in the thickness direction of the substrate 20. By applying a gate voltage to the gate electrode 74, the source region 66 and the drain region 70 are connected.
  • the gate electrode 74 is made of W, Ta, Ti, Mo, which is a refractory metal, or an alloy material of these refractory metals.
  • the gate electrode 74 has a thickness of 300 to 600 nm.
  • the gate electrode 74 is covered with an interlayer insulating film 34 formed on the gate insulating film 72.
  • interlayer insulating film 34 contact holes 76 and 78 penetrating the interlayer insulating film 34 in the thickness direction are formed.
  • the contact hole 76 is formed at a position overlapping the source region 66 in the projection in the thickness direction of the substrate 20.
  • the contact hole 78 is formed at a position overlapping the drain region 70 in the projection in the thickness direction of the substrate 20.
  • the electrodes / wirings 80 and 82 are made of the same material as the electrodes / wirings 44 formed on the semiconductor layer 36.
  • the electrodes / wirings 80 and 82 are covered with a planarizing film 56.
  • Such a semiconductor device 10 can be used as an optical sensor unit of a liquid crystal display device having a touch sensor function.
  • FIG. 4 shows an equivalent circuit diagram when the semiconductor device 10 is used for an optical sensor unit.
  • the optical sensor unit includes a first photodiode 16, a second photodiode 18, a capacitor 84, and a thin film transistor 14.
  • a wiring for supplying a reset signal is connected to the p-type region 30 of the first photodiode 16 and the p-type layer 42 of the second photodiode, respectively.
  • One electrode of the capacitor 84 and the gate electrode 74 of the thin film transistor 14 are connected to the n-type region 26 of the first photodiode 16 and the n-type layer 38 of the second photodiode 18, respectively.
  • a wiring for supplying a read signal is connected to the other electrode of the capacitor 84.
  • a wiring for supplying a constant voltage is connected to the source region 66 of the thin film transistor 14.
  • Sensor circuit output data of the optical sensor unit is output from the drain region 70 of the thin film transistor 14.
  • a reset signal and a readout signal are supplied at predetermined timings, so that the sensor circuit output corresponding to the amount of light received by the first photodiode 16 and the second photodiode 18 is obtained. Data can be obtained.
  • the read signal is set to a high level. Thereby, the reading period starts. During the reading period, the reset signal is at a low level.
  • the potential of the storage node 86 is pulled up via the capacitor 84 while the read signal is at a high level.
  • the thin film transistor 14 is turned on and sensor circuit output data is output.
  • the storage node 86 is a connection point between the capacitor 84, the n-type region 26 of the first photodiode 16, the n-type layer 38 of the second photodiode 18, and the gate electrode 74 of the thin film transistor 14. .
  • the reading period ends when the reading signal is set to low level.
  • the reset signal is set to high level. Thereby, a reset period is started.
  • the read signal is at a low level.
  • the reset period ends by setting the reset signal to low level.
  • the sensing period starts.
  • the readout signal is at a low level.
  • the manufacturing method of the semiconductor device 10 is not limited to the manufacturing method described below.
  • the light shielding layer 32 is formed at a predetermined position on the substrate 20. Specifically, first, a metal film that will later become the light shielding layer 32 is formed on the entire upper surface of the substrate 20 by sputtering. Thereafter, this metal film is patterned by photolithography. Thereby, as shown in FIG. 5A, the light shielding layer 32 is formed at a predetermined position on the substrate 20.
  • the base layer 24 is formed on the upper side of the substrate 20 by CVD (Chemical Vapor Deposition). As a result, the light shielding layer 32 and the region not covered with the light shielding layer 32 on the upper surface of the substrate 20 are covered with the base layer 24.
  • CVD Chemical Vapor Deposition
  • the diode semiconductor film 22 and the transistor semiconductor film 64 are formed on the base layer 24. Specifically, first, an amorphous silicon film is formed on the entire upper surface of the base layer 24 by plasma CVD, sputtering, or the like. Subsequently, excimer laser is irradiated to the amorphous silicon film. As a result, a polysilicon film covering the entire top surface of the foundation layer 24 is formed. Thereafter, the polysilicon film is patterned by photolithography. As a result, as shown in FIG. 5B, the diode semiconductor film 22 and the transistor semiconductor film 64 are formed at predetermined positions on the base layer 24.
  • the gate insulating film 72 is formed on the upper side of the substrate 20 by plasma CVD or the like. As a result, the diode semiconductor film 22, the transistor semiconductor film 64, and the region of the base layer 24 not covered with the diode semiconductor film 22 or the transistor semiconductor film 64 are covered with the gate insulating film 72.
  • a gate electrode 74 is formed on the gate insulating film 72. Specifically, first, a conductive film that will later become the gate electrode 74 is formed on the entire upper surface of the gate insulating film 72 by sputtering or CVD. Thereafter, this conductive film is patterned by photolithography. As a result, the gate electrode 74 is formed at a predetermined position on the gate insulating film 72 as shown in FIG. 5C.
  • an n-type impurity such as phosphorus is implanted into the diode semiconductor film 22 and the transistor semiconductor film 64.
  • a mask 88 made of a resist is formed on the gate insulating film 72 so as to cover a part of the semiconductor film for diode 22.
  • n-type impurities such as phosphorus are ion-doped.
  • an n-type impurity is implanted into a region of the diode semiconductor film 22 that is not covered with the mask 88 and a region of the transistor semiconductor film 64 that is not covered with the gate electrode 74.
  • an n-type region 26 is formed in the diode semiconductor film 22.
  • a source region 66 and a drain region 70 are formed in the transistor semiconductor film 64.
  • a region where the n-type impurity is not implanted in the transistor semiconductor film 64 is a channel region 68 formed of an intrinsic semiconductor.
  • p-type impurities such as boron are implanted into the semiconductor film for diode 22.
  • a mask 90 made of resist is applied to the gate insulating film 72 so as to cover a part of the semiconductor film for diode 22 and the entire semiconductor film for transistor 64. Form on top.
  • p-type impurities such as boron are ion-doped.
  • the p-type impurity is implanted into a region of the diode semiconductor film 22 that is not covered with the mask 90.
  • the p-type region 30 is formed in the diode semiconductor film 22.
  • a region where neither n-type impurity nor p-type impurity is implanted in the diode semiconductor film 22 becomes an intrinsic region 28 formed of an intrinsic semiconductor.
  • the impurities implanted into the diode semiconductor film 22 and the transistor semiconductor film 64 are activated. Specifically, heat treatment by RTA (Rapid Thermal Annealing) is performed in an inert atmosphere. As a result, in the n-type region 26 and the p-type region 30 of the diode semiconductor film 22 and the source region 66 and the drain region 70 of the transistor semiconductor film 64, doping damage such as crystal defects generated during ion doping is caused. It recovers and the implanted impurities are activated.
  • RTA Rapid Thermal Annealing
  • an interlayer insulating film 34 is formed on the upper side of the substrate 20 by plasma CVD or the like.
  • the gate electrode 74 and the region of the gate insulating film 72 not covered with the gate electrode 74 are covered with the interlayer insulating film 34.
  • contact holes 46 that penetrate the interlayer insulating film 34 and the gate insulating film 72 in the thickness direction, 48, 50, 76, 78 are formed.
  • the contact holes 46, 48, 50, 76, 78 are formed by photolithography.
  • the semiconductor layer 36 is formed. Specifically, first, an n-type semiconductor film that will later become the n-type layer 38 is formed on the upper side of the substrate 20 by plasma CVD. As a result, the upper surface of the interlayer insulating film 34 and the inside of the contact holes 46, 48, 50, 76, 78 are covered with the n-type semiconductor film.
  • the n-type semiconductor film is an amorphous silicon film doped with n-type impurities.
  • a source gas for forming the n-type semiconductor film by CVD for example, silane gas and hydrogen gas can be employed.
  • phosphine can be employed as a doping gas for forming the n-type semiconductor film by CVD.
  • an intrinsic semiconductor film that will later become the intrinsic layer 40 is formed on the n-type semiconductor film by plasma CVD. Thereby, the entire upper surface of the n-type semiconductor film is covered with the intrinsic semiconductor film.
  • the intrinsic semiconductor film is an amorphous silicon film formed of an intrinsic semiconductor.
  • silane gas and hydrogen gas can be employed as the source gas for forming the intrinsic semiconductor film by CVD.
  • a p-type semiconductor film that will later become the p-type layer 42 is formed on the intrinsic semiconductor film by plasma CVD. Thereby, the entire upper surface of the intrinsic semiconductor film is covered with the p-type semiconductor film.
  • the p-type semiconductor film is an amorphous silicon film doped with p-type impurities.
  • a source gas for forming the p-type semiconductor film by CVD for example, silane gas and hydrogen gas can be employed.
  • diborane can be used as a doping gas for forming the p-type semiconductor film by CVD.
  • the target semiconductor layer 36 is formed.
  • electrodes / wirings 52, 54, 80, 82 are formed on the interlayer insulating film 34, and electrodes / wirings 44 are formed on the semiconductor layer 36.
  • a conductive film that will later become electrodes / wirings 44, 52, 54, 80, and 82 is formed on the upper side of the substrate 20 by sputtering, CVD, or the like.
  • the semiconductor layer 36, the region not covered with the semiconductor layer 36 on the upper surface of the interlayer insulating film 34, and the inside of the contact holes 48, 50, 76, 78 are covered with the conductive film.
  • the conductive film is patterned by photolithography.
  • the electrodes / wirings 52, 54, 80, 82 are formed on the interlayer insulating film 34, and the electrodes / wiring 44 are formed on the semiconductor layer 36.
  • a planarizing film 56 is formed on the upper side of the substrate 20 by plasma CVD or the like.
  • the electrodes / wirings 44, 52, 54, 80, 82, the semiconductor layer 36, and the region not covered with the electrode wirings 44, 52, 54, 80, 82 and the semiconductor layer 36 in the interlayer insulating film 34 are formed.
  • the flattening film 56 is covered.
  • contact holes 58 and 60 penetrating through the planarizing film 56 in the thickness direction are formed on the planarizing film 56 thus formed.
  • the contact holes 58 and 60 are formed by photolithography.
  • an electrode / wiring 62 is formed on the planarizing film 56.
  • a conductive film to be an electrode / wiring 62 later is formed on the entire upper surface of the planarizing film 56 by sputtering. Thereby, the entire upper surface of the planarizing film 56 is covered with the conductive film. Thereafter, the conductive film is patterned by photolithography. As a result, the electrode / wiring 62 is formed at a predetermined position on the flat film 56.
  • the target semiconductor device 10 is obtained by such a manufacturing method.
  • the intrinsic region 28 of the first photodiode 16 is formed of polysilicon
  • the intrinsic layer 40 of the second photodiode 18 is formed of amorphous silicon.
  • amorphous silicon has better light detection sensitivity than polysilicon
  • polysilicon has better light detection sensitivity than amorphous silicon. Therefore, light in the visible light region is mainly absorbed by the intrinsic layer 40 of the second photodiode 18, and light in a wavelength region outside the visible light region is mainly absorbed in the intrinsic region 28 of the first photodiode 16. Absorbed.
  • the light detection sensitivity of the optical sensor 12 can be improved over a wide wavelength range including the visible light region.
  • the first photodiode 16 is provided with a region (intrinsic region 28) formed of an intrinsic semiconductor. As a result, the light detection sensitivity of the first photodiode 16 can be improved.
  • the second photodiode 18 is provided with a layer (intrinsic layer 40) formed of an intrinsic semiconductor. As a result, the light detection sensitivity of the second photodiode 18 can be improved.
  • the semiconductor layer 36 has a structure in which an n-type layer 38, an intrinsic layer 40, and a p-type layer 42 are stacked on the interlayer insulating film 34. Thereby, the light receiving area of the second photodiode 18 can be increased. As a result, the light detection sensitivity of the second photodiode 18 can be further improved.
  • the semiconductor layer 36 overlaps the semiconductor film 22 for diode. Thereby, in the projection in the thickness direction of the substrate 20, the ratio of the optical sensor 12 to the substrate 20 can be reduced.
  • the semiconductor layer 36 overlaps the diode semiconductor film 22 when viewed from the thickness direction of the substrate 20. Therefore, the ratio of the optical sensor 12 to the substrate 20 in the projection in the thickness direction of the substrate 20 can be further reduced.
  • the n-type layer 38 is in contact only with the n-type region 26. Therefore, it is possible to avoid the absorption of incident light by the intrinsic region 28 from being hindered by the semiconductor layer 36.
  • a contact hole 46 for contacting the n-type layer 38 and the n-type region 26 is formed in the interlayer insulating film 34 in the same process as the other contact holes 48, 50, 76, 78. Therefore, the number of steps necessary for manufacturing the semiconductor device 10 can be reduced.
  • the semiconductor layer 36 As a method for forming the semiconductor layer 36, plasma CVD and photolithography are employed. Therefore, the number of steps necessary for manufacturing the semiconductor device 10 can be reduced.
  • the semiconductor layer 36 is formed. As a result, the crystal states of the diode semiconductor film 22 and the semiconductor layer 36 can be easily changed.
  • the diode semiconductor film 22 is formed of crystalline silicon. Therefore, it is easier to form the diode semiconductor film 22 than when only the intrinsic region 28 is formed of crystalline silicon.
  • the diode semiconductor film 22 and the transistor semiconductor film 64 are formed in the same process. Therefore, the manufacturing process of the semiconductor device 10 can be simplified.
  • the intrinsic layer 40 made of amorphous silicon is located above the intrinsic region 28 made of crystalline silicon. Therefore, as compared with the case where the intrinsic layer formed of crystalline silicon is located above the intrinsic region formed of amorphous silicon, the semiconductor layer 36 becomes an obstacle when detecting visible light. Can be avoided.
  • the semiconductor device 92 of the present embodiment includes an optical sensor 94 according to the second embodiment of the present invention related to the optical sensor, instead of the optical sensor 12, as compared with the semiconductor device 10 of the first embodiment. .
  • the optical sensor 94 is different in the semiconductor layer 96 from the optical sensor 12 of the first embodiment.
  • the semiconductor layer 96 is obtained by sequentially stacking the intrinsic layer 40 and the p-type layer 42 on the n-type region 26 of the diode semiconductor film 22. That is, the second photodiode 98 in this embodiment includes the n-type region 26, the intrinsic layer 40, and the p-type layer 42.
  • the semiconductor layer 96 can be formed as follows. First, an intrinsic semiconductor film that will later become the intrinsic layer 40 is formed on the upper side of the substrate 20 by plasma CVD. As a result, the upper surface of the interlayer insulating film 34 and the inside of the contact holes 46, 48, 50, 76, 78 are covered with the intrinsic semiconductor film.
  • the intrinsic semiconductor film is an amorphous silicon film formed of an intrinsic semiconductor.
  • silane gas and hydrogen gas can be employed as the source gas for forming the intrinsic semiconductor film by CVD.
  • a p-type semiconductor film that will later become the p-type layer 42 is formed on the intrinsic semiconductor film by plasma CVD. Thereby, the entire upper surface of the intrinsic semiconductor film is covered with the p-type semiconductor film.
  • the p-type semiconductor film is an amorphous silicon film doped with p-type impurities.
  • a source gas for forming the p-type semiconductor film by CVD for example, silane gas and hydrogen gas can be employed.
  • diborane can be used as a doping gas for forming the p-type semiconductor film by CVD.
  • the n-type region 26 of the diode semiconductor film 22 serves as the n + region of the first photodiode 16 and the n + region of the second photodiode 98. Therefore, the number of steps required to form the semiconductor layer 96 can be reduced as compared with the semiconductor device 10 of the first embodiment.
  • the semiconductor device 100 according to the present embodiment includes an optical sensor 102 according to the third embodiment of the present invention related to an optical sensor, instead of the optical sensor 12, as compared with the semiconductor device 10 according to the first embodiment. .
  • This optical sensor 102 differs from the optical sensor 12 of the first embodiment in the formation positions of the semiconductor film 103 for the diode, the semiconductor layer 104, and the semiconductor layer 104.
  • the positions of the n-type region 26 and the p-type region 30 are opposite to those of the diode semiconductor film 22 described in the first embodiment.
  • the semiconductor layer 104 a p-type layer 42, an intrinsic layer 40, and an n-type layer 38 are sequentially formed on the p-type region 30 of the diode semiconductor film 22. That is, the second photodiode 106 in this embodiment includes the semiconductor layer 104.
  • the semiconductor layer 104 can be formed as follows. First, a p-type semiconductor film that will later become the p-type layer 42 is formed on the upper side of the substrate 20 by plasma CVD. As a result, the upper surface of the interlayer insulating film 34 and the inside of the contact holes 46, 48, 50, 76, 78 are covered with the p-type semiconductor film.
  • the p-type semiconductor film is an amorphous silicon film doped with p-type impurities.
  • a source gas for forming the p-type semiconductor film by CVD for example, silane gas and hydrogen gas can be employed.
  • diborane can be used as a doping gas for forming the p-type semiconductor film by CVD.
  • an intrinsic semiconductor film that will later become the intrinsic layer 40 is formed on the p-type semiconductor film by plasma CVD. Thereby, the entire upper surface of the p-type semiconductor film is covered with the intrinsic semiconductor film.
  • the intrinsic semiconductor film is an amorphous silicon film formed of an intrinsic semiconductor.
  • silane gas and hydrogen gas can be employed as the source gas for forming the intrinsic semiconductor film by CVD.
  • an n-type semiconductor film that will later become the n-type layer 38 is formed on the intrinsic semiconductor film by plasma CVD. Thereby, the entire upper surface of the intrinsic semiconductor film is covered with the n-type semiconductor film.
  • the n-type semiconductor film is an amorphous silicon film doped with n-type impurities.
  • a source gas for forming the n-type semiconductor film by CVD for example, silane gas and hydrogen gas can be employed.
  • phosphine can be employed as a doping gas for forming the n-type semiconductor film by CVD.
  • the target semiconductor layer 104 is formed as shown in FIG.
  • the semiconductor device 108 of this embodiment includes an optical sensor 110 according to a fourth embodiment of the present invention relating to the optical sensor, instead of the optical sensor 12. .
  • the photosensor 110 differs from the photosensor 12 of the first embodiment in the formation positions of the semiconductor film 111 for a diode, the semiconductor layer 112, and the semiconductor layer 112.
  • the positions of the n-type region 26 and the p-type region 30 are opposite to those of the diode semiconductor film 22 described in the first embodiment.
  • the semiconductor layer 112 is formed by sequentially forming the intrinsic layer 40 and the n-type layer 38 on the p-type region 30 of the diode semiconductor film 22. That is, the second photodiode 114 in this embodiment includes the p-type region 30, the intrinsic layer 40, and the n-type layer 38.
  • the semiconductor layer 112 can be formed as follows. First, an intrinsic semiconductor film that will later become the intrinsic layer 40 is formed on the upper side of the substrate 20 by plasma CVD. As a result, the upper surface of the interlayer insulating film 34 and the inside of the contact holes 46, 48, 50, 76, 78 are covered with the intrinsic semiconductor film.
  • the intrinsic semiconductor film is an amorphous silicon film formed of an intrinsic semiconductor.
  • silane gas and hydrogen gas can be employed as the source gas for forming the intrinsic semiconductor film by CVD.
  • a p-type semiconductor film that will later become the n-type layer 38 is formed on the intrinsic semiconductor film by plasma CVD. Thereby, the entire upper surface of the intrinsic semiconductor film is covered with the n-type semiconductor film.
  • the n-type semiconductor film is an amorphous silicon film doped with n-type impurities.
  • a source gas for forming the n-type semiconductor film by CVD for example, silane gas and hydrogen gas can be employed.
  • phosphine can be employed as a doping gas for forming the n-type semiconductor film by CVD.
  • the target semiconductor layer 112 is formed.
  • the p-type region 30 of the diode semiconductor film 22 serves as both the p + region of the first photodiode 16 and the p + region of the second photodiode 114.
  • the number of processes required in order to form the semiconductor layer 112 can be decreased.
  • the semiconductor device 116 of this embodiment differs from the semiconductor device 10 of the first embodiment in the connection between the electrode / wiring 62 and the second photodiode 18.
  • the electrode / wiring 44 is not formed on the semiconductor layer 36, and the electrode / wiring 62 and the semiconductor layer 36 (p-type layer 42) are directly connected. As a result, it is possible to avoid a problem caused by the formation of the electrode / wiring 44 on the semiconductor layer 36, that is, a problem that the light receiving area of the second photodiode 18 is reduced. As a result, the light detection sensitivity of the second photodiode 18 can be improved.
  • the electrode / wiring 62 is not formed on the planarizing film 56 as compared with the semiconductor device 10 of the first embodiment.
  • the p + region (p-type region 30) of the first photodiode 16 and the p + region (p-type layer 42) of the second photodiode 18 are connected without the electrode / wiring 62.
  • the p + region (p-type region 30) of the first photodiode 16 and the p + region (p-type layer 42) of the second photodiode 18 can be connected only by a low resistance electrode / wiring. .
  • the diode semiconductor film 22 may be formed of amorphous silicon, and the semiconductor layers 36, 96, 104, and 112 may be formed of crystalline silicon.
  • the transistor semiconductor film 64 may be formed of amorphous silicon or crystalline silicon.
  • a method of forming the diode semiconductor film 22 from amorphous silicon and forming the transistor semiconductor film 64 from crystalline silicon for example, in the amorphous silicon film formed on the base layer 24, the transistor semiconductor film 64 is formed later.
  • a method of annealing the amorphous silicon film after introducing a catalyst element for promoting crystallization of amorphous silicon by ion implantation or the like can be employed.
  • the intrinsic region 28 in the diode semiconductor film 22 may be formed from amorphous silicon, and the intrinsic layer 40 in the semiconductor layers 36, 96, 104, and 112 may be formed from crystalline silicon. good.
  • a method of forming the intrinsic region 28 with amorphous silicon for example, in the amorphous silicon film formed on the underlayer 24, an amorphous region is formed into a region that later becomes the n-type region 26 and a region that becomes the p-type region 30.
  • a method of annealing an amorphous silicon film after introducing a catalytic element for promoting crystallization of porous silicon by ion implantation or the like can be employed.
  • a method of forming the intrinsic layer 40 from crystalline silicon a conventionally known method such as plasma CVD or sputtering can be employed.
  • the layers 38, 40, 42 included in the semiconductor layers 36, 96, 104, 112 are formed of silicon carbide, silicon germanium, germanium, compound semiconductor, It may be formed of chalcogenide, polysilicon or the like.
  • the n-type layer 38 and the p-type layer 42 may be formed by ion doping impurities into a semiconductor film formed by plasma CVD or the like.
  • the semiconductor layers 36, 96, 104, and 112 do not necessarily need to overlap the intrinsic region 28 in the projection in the thickness direction of the substrate 20.

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Abstract

　可視光領域を含む幅広い波長域に亘って光検出感度を向上させることが出来る、新規な構造の光センサ及びこの光センサを備えた半導体装置を提供することを、目的とする。基板２０上に形成されて、ｎ型領域２６と真性領域２８とｐ型領域３０を有するダイオード用半導体膜２２を備える第一のフォトダイオード１６と、ダイオード用半導体膜２２上に形成されて、ｎ型層３８とｐ型層４２の少なくとも一方と真性層４０を有する半導体層３６を含んで構成されると共に第一のフォトダイオード１６と並列に接続される第二のフォトダイオード１８とを、備えており、真性領域２８と真性層４０の一方が結晶質シリコンによって形成され、真性領域２８と真性層４０の他方が非晶質シリコンによって形成されている。

Description

光センサ及び該光センサを備えた半導体装置
　本発明は、光センサ及び該光センサを備えた半導体装置に関する。
　近年、特開２００９－１０１２５号公報（特許文献１）に記載されているように、薄膜ダイオードと薄膜トランジスタが同じ基板上に形成された半導体装置が知られている。このような半導体装置においては、製造工程の簡略化等の観点から、薄膜ダイオードや薄膜トランジスタの活性領域となる島状半導体層が基板上に形成された同一の結晶質ケイ素膜によって形成されている。
　ところで、結晶質ケイ素膜を基板上に形成する方法としては、特許文献１にも記載されているように、基板上に形成された非晶質ケイ素膜にレーザー光を照射して非晶質ケイ素膜を結晶化させる方法が一般的に利用されている。それ故、照射するレーザー光の波長との関係上、非晶質ケイ素膜を薄くする必要がある。
　しかしながら、非晶質ケイ素膜を薄くすると、非晶質ケイ素膜にレーザー光を照射することで形成される結晶質ケイ素膜や、当該結晶質ケイ素膜からなる島状半導体層が薄くなる。その結果、薄膜ダイオードの光検出感度が十分でないという問題があった。
　本発明の目的は、可視光領域を含む幅広い波長域に亘って光検出感度を向上させることが出来る、新規な構造の光センサ及びこの光センサを備えた半導体装置を提供することである。
　本発明の光センサは、基板上に形成されて、ｎ型領域と真性領域とｐ型領域を有するダイオード用半導体膜を備える第一のフォトダイオードと、前記ダイオード用半導体膜上に形成されて、ｎ型層とｐ型層の少なくとも一方と真性層を有する半導体層を含んで構成されると共に前記第一のフォトダイオードと並列に接続される第二のフォトダイオードとを、備えており、前記真性領域と前記真性層の一方が結晶質シリコンによって形成され、該真性領域と該真性層の他方が非晶質シリコンによって形成されている。
　本発明の光センサによれば、可視光領域を含む幅広い波長域に亘って光検出感度を向上させることができる。
本発明の第一の実施形態としての半導体装置の概略構成を示す断面図。 図１に示した半導体装置を構成する第一のフォトダイオードと第二のフォトダイオードの位置関係を説明するための平面説明図。 図１に示した半導体装置を構成する第二のフォトダイオードの拡大断面図。 図１に示した半導体装置を液晶表示装置の光センサ部として用いた場合の等価回路図。 図１に示した半導体装置の製造工程を説明するための断面図であって、遮光層が基板上に形成された状態を示す断面図。 図１に示した半導体装置の製造工程を説明するための断面図であって、第一の半導体層とトランジスタ用半導体膜が下地層上に形成された状態を示す断面図。 図１に示した半導体装置の製造工程を説明するための断面図であって、ゲート電極がゲート絶縁膜上に形成された状態を示す断面図。 図１に示した半導体装置の製造工程を説明するための断面図であって、ｎ型不純物が注入される状態を示す断面図。 図１に示した半導体装置の製造工程を説明するための断面図であって、ｐ型不純物が注入される状態を示す断面図。 図１に示した半導体装置の製造工程を説明するための断面図であって、層間絶縁膜にコンタクトホールが形成された状態を示す断面図。 図１に示した半導体装置の製造工程を説明するための断面図であって、第二の半導体層が形成された状態を示す断面図。 図１に示した半導体装置の製造工程を説明するための断面図であって、電極・配線が形成された状態を示す断面図。 図１に示した半導体装置の製造工程を説明するための断面図であって、平坦化膜にコンタクトホールが形成された状態を示す断面図。 本発明の第二の実施形態としての半導体装置の概略構成を示す断面図。 本発明の第三の実施形態としての半導体装置の概略構成を示す断面図。 本発明の第四の実施形態としての半導体装置の概略構成を示す断面図。 本発明の第五の実施形態としての半導体装置の概略構成を示す断面図。 本発明の第六の実施形態としての半導体装置の概略構成を示す断面図。
　本発明の一実施形態に係る光センサは、基板上に形成されて、ｎ型領域と真性領域とｐ型領域を有するダイオード用半導体膜を備える第一のフォトダイオードと、前記ダイオード用半導体膜上に形成されて、ｎ型層とｐ型層の少なくとも一方と真性層を有する半導体層を含んで構成されると共に前記第一のフォトダイオードと並列に接続される第二のフォトダイオードとを、備えており、前記真性領域と前記真性層の一方が結晶質シリコンによって形成され、該真性領域と該真性層の他方が非晶質シリコンによって形成されている（光センサに関する第１の構成）。
　光センサに関する第１の構成においては、可視光領域での光検出感度が結晶質シリコンよりも優れている非晶質シリコンによって、真性領域と真性層の一方が形成されている。これにより、第一のフォトダイオードと第二のフォトダイオードの一方において、可視光領域での光検出感度を向上させることができる。
　また、可視光領域以外の波長域での光検出感度が非晶質シリコンよりも優れている結晶質シリコンによって、真性領域と真性層の他方が形成されている。これにより、第一のフォトダイオードと第二のフォトダイオードの他方において、可視光領域以外の波長域での光検出感度を向上させることができる。
　従って、光センサに関する第１の構成においては、可視光領域を含む幅広い波長域に亘って光検出感度を向上させることができる。
　光センサに関する第２の構成は、前記光センサに関する第１の構成において、前記ダイオード用半導体膜が前記結晶質シリコンによって形成されている構成である。このような構成においては、真性領域だけを結晶質シリコンによって形成する場合に比して、第一のフォトダイオードの製造工程の簡略化を図ることができる。
　光センサに関する第３の構成は、前記光センサに関する第１又は第２の構成において、前記半導体層が、前記ｐ型層と、前記真性層と、前記ｎ型層を有している構成である。このような構成においては、半導体層だけで第二のフォトダイオードを構成することができる。
　光センサに関する第４の構成は、前記光センサに関する第１又は第２の構成において、前記半導体層が、前記ｎ型領域上に形成された前記真性層と、該真性層上に形成された前記ｐ型層を有している構成である。このような構成においては、第一のフォトダイオードのｎ型領域が第二のフォトダイオードの一部（ｎ型不純物がドーピングされたｎ＋領域）を兼ねている。その結果、第二のフォトダイオードの製造工程の簡略化を図ることができる。
　光センサに関する第５の構成は、前記光センサに関する第１又は第２の構成において、前記半導体層が、前記ｐ型領域上に形成された前記真性層と、該真性層上に形成された前記ｎ型層を有している構成である。このような構成においては、第一のフォトダイオードのｐ型領域が第二のフォトダイオードの一部（ｐ型不純物がドーピングされたｐ＋領域）を兼ねている。その結果、第二のフォトダイオードの製造工程の簡略化を図ることができる。
　光センサに関する第６の構成は、前記光センサに関する第１～第５の構成の何れか一つにおいて、前記真性層の厚さが１００ｎｍ～８００ｎｍとされている構成である。このような構成においては、第二のフォトダイオードの光検出感度を良好にしつつ、真性層が剥がれるのを防ぐことができる。
　光センサに関する第７の構成は、前記光センサに関する第１～第６の構成の何れか一つにおいて、前記ダイオード用半導体膜を覆うように形成された層間絶縁膜を更に備え、前記層間絶縁膜上に前記半導体層が形成され、前記層間絶縁膜を厚さ方向に貫通するように形成されたコンタクトホール内に前記半導体層が入り込んでおり、前記コンタクトホール内において前記半導体層と前記ダイオード用半導体膜が接触している構成である。このような構成においては、第二のフォトダイオードの受光面積を大きくすることができる。その結果、第二のフォトダイオードの光検出感度を向上させることが可能となる。
　光センサに関する第８の構成は、前記光センサに関する第７の構成において、前記半導体層が前記ｎ型領域とｐ型領域の何れか一方だけに接触している構成である。このような構成においては、第二のフォトダイオードの受光面積を確保しつつ、第一のフォトダイオードの受光面積を確保することができる。その結果、第一のフォトダイオードと第二のフォトダイオードのそれぞれの光検出感度を向上させることが可能となる。
　本発明の一実施形態に係る半導体装置は、前記本発明の一実施形態に係る光センサと、前記基板上に形成されて、チャネル領域、ソース領域及びドレイン領域を有するトランジスタ用半導体膜と、前記チャネル領域の導電性を制御するゲート電極と、該ゲート電極と前記トランジスタ用半導体膜の間に設けられたゲート絶縁膜とを有する薄膜トランジスタとを備えている（半導体装置に関する第１の構成）。
　半導体装置に関する第１の構成においては、優れた光検出感度を有する光センサを備えた半導体装置を実現することができる。
　半導体装置に関する第２の構成は、前記半導体装置に関する第１の構成において、前記ダイオード用半導体膜と前記トランジスタ用半導体膜が、それぞれ、前記結晶質シリコンによって形成されている構成である。このような構成においては、ダイオード用半導体膜とトランジスタ用半導体膜を同じ製造工程で形成することができる。その結果、半導体装置の製造工程の簡略化を図ることが可能となる。
　半導体装置に関する第３の構成は、前記半導体装置に関する第１又は第２の構成において、前記基板上には、該基板からの不純物拡散を防ぐための下地層を更に備え、前記ダイオード用半導体膜と前記トランジスタ用半導体膜が前記下地層上に形成されている構成である。このような構成においては、ダイオード用半導体膜とトランジスタ用半導体膜を同じ製造工程で形成することができる。その結果、半導体装置の製造工程の簡略化を図ることが可能となる。
　半導体装置に関する第４の構成は、前記半導体装置に関する第１～第３の構成の何れか一つにおいて、前記ダイオード用半導体膜の厚さと前記トランジスタ用半導体膜の厚さが同じである構成である。このような構成においては、ダイオード用半導体膜とトランジスタ用半導体膜を同じ製造工程で形成することができる。その結果、半導体装置の製造工程の簡略化を図ることが可能となる。なお、ダイオード用半導体膜の厚さとトランジスタ用半導体膜の厚さは完全に同じである必要はなく、実質的に同じであれば良い。
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明に係る光センサ及び半導体装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
［第一の実施形態］
　図１には、半導体装置に関する本発明の第一の実施形態としての半導体装置１０が示されている。この半導体装置１０は、光センサに関する本発明の第一の実施形態としての光センサ１２と、薄膜トランジスタ１４とを備えている。
　より詳細には、光センサ１２は、第一のフォトダイオード１６と、第二のフォトダイオード１８とを備えている。
　第一のフォトダイオード１６は、基板２０上に形成されたダイオード用半導体膜２２を備えている。基板２０としては、低アルカリガラス基板や石英基板を採用することができる。
　本実施形態では、基板２０上に形成された下地層２４を介して、ダイオード用半導体膜２２が基板２０上に形成されている。下地層２４は、基板２０からの不純物拡散を防ぐために設けられている。下地層２４としては、酸化シリコン膜を採用することができる。下地層２４の厚さは、好ましくは１００～６００ｎｍ、より好ましくは１５０～４５０ｎｍとされている。
　ダイオード用半導体膜２２は、結晶質シリコンによって形成されている。結晶質シリコンとしては、低温ポリシリコンや高温ポリシリコン，連続粒界シリコン，微結晶シリコン等を採用することができる。ダイオード用半導体膜２２の厚さは、２５～１００ｎｍとされている。
　ダイオード用半導体膜２２には、ｎ型領域２６と真性領域２８とｐ型領域３０とがこの順番で下地層２４に沿って並ぶように形成されている。このことから明らかなように、第一のフォトダイオード１６は所謂ラテラル構造のＰＩＮダイオードとされている。
　なお、本実施形態では、図２に示されているように、ｎ型領域２６だけがダイオード用半導体膜２２の幅方向（図１において紙面に垂直な方向）一方側へ突出して形成されている。
　このような第一のフォトダイオード１６（ダイオード用半導体膜２２）の下方には、基板２０上に形成されて且つ下地層２４で覆われた遮光層３２が設けられている。これにより、第一のフォトダイオード１６が設けられた側とは反対側から、基板２０を通過して、ダイオード用半導体膜２２に光が入射するのを防止している。
　遮光層３２は、金属材料等によって形成されている。半導体装置１０の製造方法を考慮すると、遮光層３２は高融点金属であるＴａやＷ，Ｍｏ等で形成されていることが望ましい。遮光層３２の厚さは、２００～３００ｎｍとされている。
　第一のフォトダイオード１６（ダイオード用半導体膜２２）を覆うようにして、層間絶縁膜３４が基板２０上に形成されている。層間絶縁膜３４としては、例えば、窒化シリコン膜と酸化シリコン膜がこの順番で形成されたもの等を採用することができる。本実施形態では、後述するゲート絶縁膜７２が、ダイオード用半導体膜２２を覆うようにして、下地層２４上に形成されている。そして、ゲート絶縁膜７２と下地層２４とを介して、層間絶縁膜３４が基板２０上に形成されている。
　層間絶縁膜３４上には、第二のフォトダイオード１８が設けられている。第二のフォトダイオード１８は、半導体層３６を備えている。
　半導体層３６は、図３にも示されているように、ｎ型層３８と真性層４０とｐ型層４２とがこの順番で積層されたものである。このことから明らかなように、第二のフォトダイオード１８は所謂積層構造のＰＩＮダイオードとされている。
　ｎ型層３８、真性層４０及びｐ型層４２は、何れも、アモルファスシリコンによって形成されている。ｎ型層３８の厚さは、膜剥がれや処理時間の関係から、２０～１００ｎｍとされている。真性層４０の厚さは、真性層４０による光の吸収を可能にすると共に真性層４０がｎ型層３８から剥がれるのを防止するために、１００～８００ｎｍとされている。ｐ型層４２の厚さは、膜剥がれや処理時間の関係から、２０～１００ｎｍとされている。
　半導体層３６の長さ方向寸法（図２の左右方向の寸法）は、ダイオード用半導体膜２２の長さ方向寸法（図２の左右方向の寸法）と略同じとされている。半導体層３６の幅方向寸法（図２の上下方向の寸法）は、ダイオード用半導体膜２２の幅方向寸法（図２の上下方向の寸法）よりも僅かに短くされている。
　このような半導体層３６は、その長さ方向がダイオード用半導体膜２２の長さ方向と一致するようにして、層間絶縁膜３４上に形成されている。換言すれば、半導体層３６は、ダイオード用半導体膜２２に形成された三つの領域（ｎ型領域２６，真性領域２８及びｐ型領域３０）が並ぶ方向に略一定の幅寸法で延びるようにして、層間絶縁膜３４上に形成されている。
　このようにして層間絶縁膜３４上に形成された半導体層３６は、基板２０の厚さ方向の投影において、ダイオード用半導体膜２２と重なっている。基板２０の厚さ方向の投影において、半導体層３６の２／３以上がダイオード用半導体膜２２と重なっている。
　基板２０の厚さ方向の投影において半導体層３６の全体がダイオード用半導体膜２２と重なる位置よりもダイオード用半導体膜２２の長さ方向一方側（ｎ型領域２６側）に、半導体層３６が形成されている。これにより、半導体層３６は、基板２０の厚さ方向から見た場合に、ｐ型領域３０における真性領域２８との境界付近と真性領域２８とｎ型領域２６に重なっている。基板２０の厚さ方向の投影において、真性領域２８の略全体が半導体層３６と重なっている。
　半導体層３６において基板２０の厚さ方向から見た場合にダイオード用半導体膜２２と重ならない部分の上には、電極・配線４４が形成されている。これにより、ｐ型層４２と電極・配線４４が接続されている。電極・配線４４としては、例えば、窒化チタン膜とアルミニウム膜の二層構造を有するもの等を採用することができる。
　層間絶縁膜３４及びゲート絶縁膜７２には、基板２０の厚さ方向の投影において、ｎ型領域２６と半導体層３６の両方に対して重なる位置にコンタクトホール４６が形成されている。半導体層３６は、コンタクトホール４６内に入り込んでいる。これにより、コンタクトホール４６の内周面と底面（ｎ型領域２６においてコンタクトホール４６を通じて露出されている部分）が半導体層３６で覆われている。このことから明らかなように、ｎ型層３８はコンタクトホール４６内においてｎ型領域２６と接触している。
　層間絶縁膜３４及びゲート絶縁膜７２には、ｎ型層３８とｎ型領域２６を接触させるためのコンタクトホール４６以外にも、層間絶縁膜３４及びゲート絶縁膜７２を厚さ方向に貫通するコンタクトホール４８，５０が形成されている。コンタクトホール４８は、基板２０の厚さ方向の投影において、ｎ型領域２６においてダイオード用半導体膜２２の幅方向一方側へ突出している部分と重なる位置に形成されている。コンタクトホール５０は、基板２０の厚さ方向の投影において、半導体層３６の長さ方向一端よりも外側であって且つｐ型領域３０と重なる位置に形成されている。このようにして、コンタクトホール４８，５０が形成されていることにより、ｎ型領域２６とｐ型領域２８のそれぞれに対して、層間絶縁膜３４上に形成された電極・配線５２，５４が接続されている。電極・配線５２，５４は、半導体層３６（ｐ型層４２）上に形成された電極・配線４４と同じ材料で形成されている。
　半導体層３６や電極・配線４４，５２，５４を覆うようにして、平坦化膜５６が層間絶縁膜３４上に形成されている。平坦化膜５６としては、酸化シリコン膜を採用することができる。平坦化膜５６の厚さは、１０００～４０００ｎｍとされている。
　平坦化膜５６には、平坦化膜５６を厚さ方向に貫通するコンタクトホール５８，６０が形成されている。これにより、電極・配線４４，５４と平坦化膜５６上に形成された電極・配線６２が接続されている。電極・配線６２としては、酸化インジウム錫（ＩＴＯ）膜を採用することができる。
　一方、薄膜トランジスタ１４は、下地層２４を介して基板２０上に形成されたトランジスタ用半導体膜６４を備えている。トランジスタ用半導体膜６４は、結晶質シリコンによって形成されている。結晶質シリコンとしては、低温ポリシリコンや高温ポリシリコン，連続粒界シリコン，微結晶シリコン等を採用することができる。
　トランジスタ用半導体膜６４を形成する結晶質シリコンは、ダイオード用半導体膜２２を形成する結晶質シリコンと同じであっても良いし、異なっていても良い。光センサ１２と薄膜トランジスタ１４のそれぞれにおいて要求されるデバイス特性に応じるために、ダイオード用半導体膜２２を形成する結晶質シリコンとトランジスタ用半導体膜６４を形成する結晶質シリコンを異ならせても良い。ダイオード用半導体膜２２を形成する結晶質シリコンとトランジスタ用半導体膜６４を形成する結晶質シリコンを異ならせる方法としては、例えば、アモルファスシリコン膜をレーザ照射して、後にダイオード用半導体膜２２やトランジスタ用半導体膜６４となるポリシリコン膜を形成する場合、アモルファスシリコンシリコン膜の結晶化を促進する触媒元素をアモルファスシリコン膜において後にダイオード用半導体膜２２となる領域とトランジスタ用半導体膜６４となる領域とに添加した後、アモルファスシリコン膜をレーザ照射する方法等を採用することができる。なお、本実施形態では、トランジスタ用半導体膜６４を形成する結晶質シリコンとダイオード用半導体膜２２を形成する結晶質シリコンは同じとされている。
　トランジスタ用半導体膜６４の厚さは、ダイオード用半導体膜２２の厚さと略同じである。トランジスタ用半導体膜６４には、ソース領域６６とチャネル領域６８とドレイン領域７０とがこの順番で下地層２４に沿って並ぶように形成されている。
　薄膜トランジスタ１４は、トランジスタ用半導体膜６４を覆うようにして、下地層２４上に形成されたゲート絶縁膜７２を備えている。ゲート絶縁膜７２は、トランジスタ用半導体膜６４だけでなく、ダイオード用半導体膜２２も覆っている。ゲート絶縁膜７２としては、酸化シリコン膜を採用することができる。ゲート絶縁膜７２の厚さは、２０～１５０ｎｍとされている。
　薄膜トランジスタ１４は、ゲート絶縁膜７２上に形成されたゲート電極７４を備えている。ゲート電極７４は、基板２０の厚さ方向の投影において、チャネル領域６８を覆う位置に形成されている。ゲート電極７４にゲート電圧を印加することによって、ソース領域６６とドレイン領域７０が接続されるようになっている。
　ゲート電極７４は、高融点金属であるＷやＴａ，Ｔｉ，Ｍｏ或いはこれら高融点金属の合金材料によって形成されている。ゲート電極７４の厚さは、３００～６００ｎｍとされている。
　ゲート電極７４は、ゲート絶縁膜７２上に形成された層間絶縁膜３４によって覆われている。層間絶縁膜３４には、層間絶縁膜３４を厚さ方向に貫通するコンタクトホール７６，７８が形成されている。
　コンタクトホール７６は、基板２０の厚さ方向の投影において、ソース領域６６と重なる位置に形成されている。コンタクトホール７８は、基板２０の厚さ方向の投影において、ドレイン領域７０と重なる位置に形成されている。このようにして、コンタクトホール７６，７８が形成されていることにより、ソース領域６６とドレイン領域７０のそれぞれに対して、層間絶縁膜３４上に形成された電極・配線８０，８２が接続されている。
　電極・配線８０，８２は、半導体層３６上に形成された電極・配線４４と同じ材料で形成されている。電極・配線８０，８２は、平坦化膜５６によって覆われている。
　このような半導体装置１０は、タッチセンサ機能を有する液晶表示装置の光センサ部として用いることができる。半導体装置１０を光センサ部に用いた場合の等価回路図を図４に示す。
　光センサ部は、第一のフォトダイオード１６と、第二のフォトダイオード１８と、コンデンサ８４と、薄膜トランジスタ１４を備えている。第一のフォトダイオード１６のｐ型領域３０と第二のフォトダイオードのｐ型層４２には、それぞれ、リセット信号を供給するための配線が接続されている。第一のフォトダイオード１６のｎ型領域２６と第二のフォトダイオード１８のｎ型層３８には、それぞれ、コンデンサ８４の一方の電極と薄膜トランジスタ１４のゲート電極７４が接続されている。コンデンサ８４の他方の電極には、読み出し信号を供給するための配線が接続されている。薄膜トランジスタ１４のソース領域６６には、定電圧を供給するための配線が接続されている。薄膜トランジスタ１４のドレイン領域７０から光センサ部のセンサ回路出力データが出力される。
　このような光センサ部においては、リセット信号及び読み出し信号をそれぞれ所定のタイミングで供給することにより、第一のフォトダイオード１６及び第二のフォトダイオード１８で受光した光の量に応じたセンサ回路出力データを得ることができる。
　具体的には、先ず、読み出し信号をハイレベルにする。これにより、読み出し期間が開始する。読み出し期間中、リセット信号はローレベルとされている。
　読み出し信号がハイレベルの間、コンデンサ８４を介して蓄積ノード８６の電位がプルアップされる。プルアップされた蓄積ノード８６の電位が薄膜トランジスタ１４の閾値電圧を超えると、薄膜トランジスタ１４がＯＮ状態となり、センサ回路出力データが出力される。なお、蓄積ノード８６とは、コンデンサ８４と、第一のフォトダイオード１６のｎ型領域２６と、第二のフォトダイオード１８のｎ型層３８と、薄膜トランジスタ１４のゲート電極７４との接続点である。
　読み出し信号をローレベルにすることにより、読み出し期間が終了する。読み出し期間が終了したら、リセット信号をハイレベルにする。これにより、リセット期間が開始される。リセット期間中、読み出し信号はローレベルにされている。
　リセット信号がハイレベルの間、第一のフォトダイオード１６と第二のフォトダイオード１８のそれぞれに順方向電流が流れる。その結果、蓄積ノード８６の電位がリセットされる。
　リセット信号をローレベルにすることにより、リセット期間が終了する。リセット期間が終了したら、センシング期間が開始される。センシング期間中、読み出し信号はローレベルにされている。
　リセット信号をローレベルにすることにより、第一のフォトダイオード１６と第二のフォトダイオード１８のそれぞれに逆バイアスが発生する。そして、第一のフォトダイオード１６と第二のフォトダイオード１８のそれぞれに入射した光の量に応じて発生する光電流によって、蓄積ノード８６の電位が変化する。
　このような動作を繰り返すことにより、光センサ部からのセンサ回路出力データの読み出しを行うことができる。
　続いて、上述の如き半導体装置１０の製造方法について、説明する。なお、半導体装置１０の製造方法は、以下に記載の製造方法に限定されない。
　先ず、遮光層３２を基板２０上の所定位置に形成する。具体的には、先ず、後に遮光層３２となる金属膜をスパッタによって基板２０の上面全体に形成する。その後、この金属膜をフォトリソグラフィによってパターニングする。これにより、図５Ａに示されているように、遮光層３２が基板２０上の所定位置に形成される。
　次に、下地層２４をＣＶＤ（Chemical Vapor Deposition）によって基板２０の上側に形成する。これにより、遮光層３２と、基板２０の上面において遮光層３２で覆われていない領域とが、下地層２４で覆われる。
　続いて、ダイオード用半導体膜２２とトランジスタ用半導体膜６４とを下地層２４上に形成する。具体的には、先ず、アモルファスシリコン膜をプラズマＣＶＤやスパッタ等によって下地層２４の上面全体に形成する。続いて、アモルファスシリコン膜にエキシマレーザーを照射する。これにより、下地層２４の上面全体を覆うポリシリコン膜が形成される。その後、ポリシリコン膜をフォトリソグラフィによってパターニングする。これにより、図５Ｂに示されているように、ダイオード用半導体膜２２とトランジスタ用半導体膜６４が下地層２４上の所定位置に形成される。
　次に、ゲート絶縁膜７２をプラズマＣＶＤ等によって基板２０の上側に形成する。これにより、ダイオード用半導体膜２２と、トランジスタ用半導体膜６４と、下地層２４においてダイオード用半導体膜２２やトランジスタ用半導体膜６４で覆われていない領域とが、ゲート絶縁膜７２で覆われる。
　続いて、ゲート電極７４をゲート絶縁膜７２上に形成する。具体的には、先ず、後にゲート電極７４となる導電膜をスパッタ又はＣＶＤ等によってゲート絶縁膜７２の上面全体に形成する。その後、この導電膜をフォトリソグラフィによってパターニングする。これにより、図５Ｃに示されているように、ゲート電極７４がゲート絶縁膜７２上の所定位置に形成される。
　次に、リン等のｎ型不純物をダイオード用半導体膜２２とトランジスタ用半導体膜６４とに注入する。具体的には、先ず、図５Ｄに示されているように、ダイオード用半導体膜２２の一部を覆うようにして、レジストからなるマスク８８をゲート絶縁膜７２上に形成する。その後、リン等のｎ型不純物をイオンドーピングする。これにより、ダイオード用半導体膜２２においてマスク８８で覆われていない領域とトランジスタ用半導体膜６４においてゲート電極７４で覆われていない領域とにｎ型不純物が注入される。その結果、ダイオード用半導体膜２２には、ｎ型領域２６が形成される。トランジスタ用半導体膜６４には、ソース領域６６とドレイン領域７０とが形成される。トランジスタ用半導体膜６４においてｎ型不純物が注入されていない領域は、真性半導体で形成されたチャネル領域６８となる。ダイオード用半導体膜２２及びトランジスタ用半導体膜６４へのｎ型不純物の注入が終了したら、マスク８８を除去する。
　続いて、ボロン等のｐ型不純物をダイオード用半導体膜２２に注入する。具体的には、先ず、図５Ｅに示されているように、ダイオード用半導体膜２２の一部とトランジスタ用半導体膜６４の全体とを覆うようにして、レジストからなるマスク９０をゲート絶縁膜７２上に形成する。その後、ボロン等のｐ型不純物をイオンドーピングする。これにより、ダイオード用半導体膜２２においてマスク９０で覆われていない領域にｐ型不純物が注入される。その結果、ｐ型領域３０がダイオード用半導体膜２２に形成される。ダイオード用半導体膜２２においてｎ型不純物もｐ型不純物も注入されなかった領域は、真性半導体で形成された真性領域２８となる。ダイオード用半導体膜２２へのｐ型不純物の注入が終了したら、マスク９０を除去する。
　次に、ダイオード用半導体膜２２及びトランジスタ用半導体膜６４へ注入した不純物を活性化させる。具体的には、不活性雰囲気下で、ＲＴＡ（Rapid Thermal Annealing）による熱処理を行う。これにより、ダイオード用半導体膜２２のｎ型領域２６及びｐ型領域３０と、トランジスタ用半導体膜６４のソース領域６６及びドレイン領域７０とにおいて、イオンドーピングの際に生じた結晶欠陥等のドーピングダメージが回復し、注入された不純物が活性化される。
　続いて、層間絶縁膜３４をプラズマＣＶＤ等によって基板２０の上側に形成する。これにより、ゲート電極７４と、ゲート絶縁膜７２においてゲート電極７４で覆われていない領域とが、層間絶縁膜３４で覆われる。
　このようにして形成されたゲート絶縁膜７２及び層間絶縁膜３４に対して、図５Ｆに示されているように、層間絶縁膜３４及びゲート絶縁膜７２を厚さ方向に貫通するコンタクトホール４６，４８，５０，７６，７８を形成する。コンタクトホール４６，４８，５０，７６，７８は、フォトリソグラフィによって形成される。
　次に、半導体層３６を形成する。具体的には、先ず、後にｎ型層３８となるｎ型半導体膜をプラズマＣＶＤによって基板２０の上側に形成する。これにより、層間絶縁膜３４の上面及びコンタクトホール４６，４８，５０，７６，７８内が、ｎ型半導体膜で覆われる。
　ｎ型半導体膜は、ｎ型不純物がドーピングされたアモルファスシリコン膜である。ｎ型半導体膜をＣＶＤによって形成する際の原料ガスとしては、例えば、シランガスと水素ガスを採用することができる。ｎ型半導体膜をＣＶＤによって形成する際のドーピングガスとしては、例えば、ホスフィンを採用することができる。
　ｎ型半導体膜を形成したら、後に真性層４０となる真性半導体膜をプラズマＣＶＤによってｎ型半導体膜上に形成する。これにより、ｎ型半導体膜の上面全体が真性半導体膜で覆われる。
　真性半導体膜は、真性半導体で形成されたアモルファスシリコン膜である。真性半導体膜をＣＶＤによって形成する際の原料ガスとしては、例えば、シランガスと水素ガスを採用することができる。
　真性半導体膜を形成したら、後にｐ型層４２となるｐ型半導体膜をプラズマＣＶＤによって真性半導体膜上に形成する。これにより、真性半導体膜の上面全体がｐ型半導体膜で覆われる。
　ｐ型半導体膜は、ｐ型不純物がドーピングされたアモルファスシリコン膜である。ｐ型半導体膜をＣＶＤによって形成する際の原料ガスとしては、例えば、シランガスと水素ガスを採用することができる。ｐ型半導体膜をＣＶＤによって形成する際のドーピングガスとしては、例えば、ジボランを採用することができる。
　このようにして、ｎ型半導体膜と真性半導体膜とｐ型半導体膜を基板２０の上側に順次形成した後、これらの半導体膜をフォトリソグラフィによってパターニングする。これにより、図５Ｇに示されているように、目的とする半導体層３６が形成される。
　次に、電極・配線５２，５４，８０，８２を層間絶縁膜３４上に形成すると共に、電極・配線４４を半導体層３６上に形成する。具体的には、先ず、後に電極・配線４４，５２，５４，８０，８２となる導電膜をスパッタやＣＶＤ等によって基板２０の上側に形成する。これにより、半導体層３６と、層間絶縁膜３４の上面において半導体層３６で覆われていない領域と、コンタクトホール４８，５０，７６，７８内とが、導電膜で覆われる。その後、導電膜をフォトリソグラフィによってパターニングする。これにより、図５Ｈに示されているように、電極・配線５２，５４，８０，８２が層間絶縁膜３４上に形成され、電極・配線４４が半導体層３６上に形成される。
　続いて、平坦化膜５６をプラズマＣＶＤ等によって基板２０の上側に形成する。これにより、電極・配線４４，５２，５４，８０，８２と、半導体層３６と、層間絶縁膜３４において電極配線４４，５２，５４，８０，８２や半導体層３６で覆われていない領域とが、平坦化膜５６で覆われる。
　このようにして形成された平坦化膜５６に対して、図５Ｉに示されているように、平坦化膜５６を厚さ方向に貫通するコンタクトホール５８，６０を形成する。コンタクトホール５８，６０は、フォトリソグラフィによって形成される。
　続いて、電極・配線６２を平坦化膜５６上に形成する。具体的には、先ず、後に電極・配線６２となる導電膜をスパッタによって平坦化膜５６の上面全体に形成する。これにより、平坦化膜５６の上面全体が導電膜で覆われる。その後、導電膜をフォトリソグラフィによってパターニングする。これにより、平坦膜５６上の所定位置に電極・配線６２が形成される。
　このような製造方法によって、目的とする半導体装置１０が得られる。
　上述の如き半導体装置１０は、第一のフォトダイオード１６の真性領域２８がポリシリコンによって形成され、第二のフォトダイオード１８の真性層４０がアモルファスシリコンによって形成されている。可視光領域では、アモルファスシリコンのほうがポリシリコンよりも光検出感度が優れており、可視光領域以外の波長域では、ポリシリコンのほうがアモルファスシリコンよりも光検出感度が優れている。それ故、可視光領域の光は、主に第二のフォトダイオード１８の真性層４０で吸収され、可視光領域外の波長域の光は、主に第一のフォトダイオード１６の真性領域２８で吸収される。
　従って、上述の如き半導体装置１０においては、光センサ１２の光検出感度を、可視光領域を含む幅広い波長域に亘って、向上させることができる。
　第一のフォトダイオード１６には、真性半導体で形成された領域（真性領域２８）が設けられている。これにより、第一のフォトダイオード１６の光検出感度を向上させることが可能となる。
　第二のフォトダイオード１８には、真性半導体で形成された層（真性層４０）が設けられている。これにより、第二のフォトダイオード１８の光検出感度を向上させることが可能となる。
　半導体層３６が層間絶縁膜３４上にｎ型層３８と真性層４０とｐ型層４２とを積層した構造とされている。これにより、第二のフォトダイオード１８の受光面積を大きくすることができる。その結果、第二のフォトダイオード１８の光検出感度を更に向上させることが可能となる。
　基板２０の厚さ方向の投影において、半導体層３６がダイオード用半導体膜２２と重なっている。これにより、基板２０の厚さ方向の投影において、光センサ１２が基板２０に占める割合を小さくすることができる。
　特に本実施形態では、基板２０の厚さ方向から見た場合に、半導体層３６の２／３以上がダイオード用半導体膜２２と重なっている。それ故、基板２０の厚さ方向の投影において、光センサ１２が基板２０に占める割合を更に小さくすることができる。
　ｎ型層３８がｎ型領域２６だけに接触している。それ故、真性領域２８による入射光の吸収が半導体層３６で妨げられるのを回避することができる。
　ｎ型層３８とｎ型領域２６を接触させるためのコンタクトホール４６が、他のコンタクトホール４８，５０，７６，７８と同じ工程で、層間絶縁膜３４に形成される。それ故、半導体装置１０を製造するために必要な工程数を少なくすることができる。
　半導体層３６の形成方法として、プラズマＣＶＤとフォトリソグラフィが採用されている。それ故、半導体装置１０を製造するために必要な工程数を少なくすることができる。
　ダイオード用半導体膜２２が形成された後、半導体層３６が形成される。これにより、ダイオード用半導体膜２２と半導体層３６の結晶状態を異ならせることが容易になる。
　ダイオード用半導体膜２２が結晶質シリコンによって形成されている。それ故、真性領域２８だけを結晶質シリコンによって形成する場合に比して、ダイオード用半導体膜２２の形成が容易になる。
　ダイオード用半導体膜２２とトランジスタ用半導体膜６４が同じ工程で形成されるようになっている。それ故、半導体装置１０の製造工程の簡略化を図ることができる。
　非晶質シリコンで形成された真性層４０が結晶質シリコンで形成された真性領域２８の上方に位置している。それ故、結晶質シリコンで形成された真性層が非晶質シリコンで形成された真性領域の上方に位置している場合に比して、半導体層３６が可視光の検出の際に邪魔になるのを回避することができる。
［第二の実施形態］
　続いて、半導体装置に関する本発明の第二の実施形態について、図６に基づいて、説明する。なお、以下に記載の第二の実施形態や後述する第三乃至第六の実施形態において、第一の実施形態と同様な構造とされた部材及び部位については、図中に、第一の実施形態と同一の符号を付すことにより、それらの詳細な説明を省略する。
　本実施形態の半導体装置９２は、第一の実施形態の半導体装置１０に比して、光センサ１２の代わりに、光センサに関する本発明の第二の実施形態としての光センサ９４を備えている。
　この光センサ９４は、第一の実施形態の光センサ１２に比して、半導体層９６が異なっている。半導体層９６は、真性層４０とｐ型層４２がダイオード用半導体膜２２のｎ型領域２６上に順次積層されたものである。即ち、本実施形態における第二のフォトダイオード９８は、ｎ型領域２６と真性層４０とｐ型層４２とを備えている。
　半導体層９６は、以下のようにして、形成することができる。先ず、後に真性層４０となる真性半導体膜をプラズマＣＶＤによって基板２０の上側に形成する。これにより、層間絶縁膜３４の上面及びコンタクトホール４６，４８，５０，７６，７８内が、真性半導体膜で覆われる。
　真性半導体膜は、真性半導体で形成されたアモルファスシリコン膜である。真性半導体膜をＣＶＤによって形成する際の原料ガスとしては、例えば、シランガスと水素ガスを採用することができる。
　真性半導体膜を形成したら、後にｐ型層４２となるｐ型半導体膜をプラズマＣＶＤによって真性半導体膜上に形成する。これにより、真性半導体膜の上面全体がｐ型半導体膜で覆われる。
　ｐ型半導体膜は、ｐ型不純物がドーピングされたアモルファスシリコン膜である。ｐ型半導体膜をＣＶＤによって形成する際の原料ガスとしては、例えば、シランガスと水素ガスを採用することができる。ｐ型半導体膜をＣＶＤによって形成する際のドーピングガスとしては、例えば、ジボランを採用することができる。
　このようにして、真性半導体膜とｐ型半導体膜を基板２０の上側に順次形成した後、これらの半導体膜をフォトリソグラフィによってパターニングする。これにより、図６に示されているように、目的とする半導体層９６が形成される。
　このような半導体装置９２においては、ダイオード用半導体膜２２のｎ型領域２６が第一のフォトダイオード１６のｎ＋領域と第二のフォトダイオード９８のｎ＋領域を兼ねている。従って、第一の実施形態の半導体装置１０に比して、半導体層９６を形成するのに必要な工程数を少なくすることができる。
［第三の実施形態］
　続いて、半導体装置に関する本発明の第三の実施形態について、図７に基づいて、説明する。本実施形態の半導体装置１００は、第一の実施形態の半導体装置１０に比して、光センサ１２の代わりに、光センサに関する本発明の第三の実施形態としての光センサ１０２を備えている。
　この光センサ１０２は、第一の実施形態の光センサ１２に比して、ダイオード用半導体膜１０３と、半導体層１０４と、半導体層１０４の形成位置とが異なっている。ダイオード用半導体膜１０３は、第一の実施形態で説明したダイオード用半導体膜２２と比して、ｎ型領域２６とｐ型領域３０の位置が逆になっている。半導体層１０４は、ｐ型層４２と真性層４０とｎ型層３８がダイオード用半導体膜２２のｐ型領域３０上に順次形成されたものである。即ち、本実施形態における第二のフォトダイオード１０６は、半導体層１０４を備えている。
　半導体層１０４は、以下のようにして、形成することができる。先ず、後にｐ型層４２となるｐ型半導体膜をプラズマＣＶＤによって基板２０の上側に形成する。これにより、層間絶縁膜３４の上面及びコンタクトホール４６，４８，５０，７６，７８内が、ｐ型半導体膜で覆われる。
　ｐ型半導体膜は、ｐ型不純物がドーピングされたアモルファスシリコン膜である。ｐ型半導体膜をＣＶＤによって形成する際の原料ガスとしては、例えば、シランガスと水素ガスを採用することができる。ｐ型半導体膜をＣＶＤによって形成する際のドーピングガスとしては、例えば、ジボランを採用することができる。
　ｐ型半導体膜を形成したら、後に真性層４０となる真性半導体膜をプラズマＣＶＤによってｐ型半導体膜上に形成する。これにより、ｐ型半導体膜の上面全体が真性半導体膜で覆われる。
　真性半導体膜は、真性半導体で形成されたアモルファスシリコン膜である。真性半導体膜をＣＶＤによって形成する際の原料ガスとしては、例えば、シランガスと水素ガスを採用することができる。
　真性半導体膜を形成したら、後にｎ型層３８となるｎ型半導体膜をプラズマＣＶＤによって真性半導体膜上に形成する。これにより、真性半導体膜の上面全体がｎ型半導体膜で覆われる。
　ｎ型半導体膜は、ｎ型不純物がドーピングされたアモルファスシリコン膜である。ｎ型半導体膜をＣＶＤによって形成する際の原料ガスとしては、例えば、シランガスと水素ガスを採用することができる。ｎ型半導体膜をＣＶＤによって形成する際のドーピングガスとしては、例えば、ホスフィンを採用することができる。
　このようにして、ｐ型半導体膜と真性半導体膜とｎ型半導体膜を基板２０の上側に順次形成した後、これらの半導体膜をフォトリソグラフィによってパターニングする。これにより、図７に示されているように、目的とする半導体層１０４が形成される。
［第四の実施形態］
　続いて、半導体装置に関する本発明の第四の実施形態について、図８に基づいて、説明する。本実施形態の半導体装置１０８は、第一の実施形態の半導体装置１０に比して、光センサ１２の代わりに、光センサに関する本発明の第四の実施形態としての光センサ１１０を備えている。
　この光センサ１１０は、第一の実施形態の光センサ１２に比して、ダイオード用半導体膜１１１と、半導体層１１２と、半導体層１１２の形成位置とが異なっている。ダイオード用半導体膜１１１は、第一の実施形態で説明したダイオード用半導体膜２２と比して、ｎ型領域２６とｐ型領域３０の位置が逆になっている。半導体層１１２は、真性層４０とｎ型層３８がダイオード用半導体膜２２のｐ型領域３０上に順次形成されたものである。即ち、本実施形態における第二のフォトダイオード１１４は、ｐ型領域３０と真性層４０とｎ型層３８とを備えている。
　半導体層１１２は、以下のようにして、形成することができる。先ず、後に真性層４０となる真性半導体膜をプラズマＣＶＤによって基板２０の上側に形成する。これにより、層間絶縁膜３４の上面及びコンタクトホール４６，４８，５０，７６，７８内が、真性半導体膜で覆われる。
　真性半導体膜は、真性半導体で形成されたアモルファスシリコン膜である。真性半導体膜をＣＶＤによって形成する際の原料ガスとしては、例えば、シランガスと水素ガスを採用することができる。
　真性半導体膜を形成したら、後にｎ型層３８となるｐ型半導体膜をプラズマＣＶＤによって真性半導体膜上に形成する。これにより、真性半導体膜の上面全体がｎ型半導体膜で覆われる。
　ｎ型半導体膜は、ｎ型不純物がドーピングされたアモルファスシリコン膜である。ｎ型半導体膜をＣＶＤによって形成する際の原料ガスとしては、例えば、シランガスと水素ガスを採用することができる。ｎ型半導体膜をＣＶＤによって形成する際のドーピングガスとしては、例えば、ホスフィンを採用することができる。
　このようにして、真性半導体膜とｎ型半導体膜を基板２０の上側に順次形成した後、これらの半導体膜をフォトリソグラフィによってパターニングする。これにより、図６に示されているように、目的とする半導体層１１２が形成される。
　このような半導体装置１０８においては、ダイオード用半導体膜２２のｐ型領域３０が第一のフォトダイオード１６のｐ＋領域と第二のフォトダイオード１１４のｐ＋領域を兼ねている。これにより、第三の実施形態の半導体装置１００に比して、半導体層１１２を形成するのに必要な工程数を少なくすることができる。
［第五の実施形態］
　続いて、半導体装置に関する本発明の第五の実施形態について、図９に基づいて、説明する。本実施形態の半導体装置１１６は、第一の実施形態の半導体装置１０に比して、電極・配線６２と第二のフォトダイオード１８の接続が異なっている。
　本実施形態の半導体装置１１６においては、半導体層３６上に電極・配線４４が形成されておらず、電極・配線６２と半導体層３６（ｐ型層４２）が直接に接続されている。これにより、半導体層３６上に電極・配線４４が形成されていることによる不具合、即ち、第二のフォトダイオード１８の受光面積が小さくなる不具合を回避することができる。その結果、第二のフォトダイオード１８の光検出感度を向上させることが可能となる。
［第六の実施形態］
　続いて、半導体装置に関する本発明の第六の実施形態について、図１０に基づいて、説明する。本実施形態の半導体装置１１８は、第一の実施形態の半導体装置１０に比して、平坦化膜５６上に電極・配線６２が形成されていない。この場合、第一のフォトダイオード１６のｐ＋領域（ｐ型領域３０）と第二のフォトダイオード１８のｐ＋領域（ｐ型層４２）が電極・配線６２を介さずに接続される。その結果、第一のフォトダイオード１６のｐ＋領域（ｐ型領域３０）と第二のフォトダイオード１８のｐ＋領域（ｐ型層４２）を低抵抗な電極・配線だけで接続することができる。
　以上、本発明の実施形態について、詳述してきたが、これらはあくまでも例示であって、本発明は、上述の実施形態によって、何等、限定されない。
　例えば、第一～第六の実施形態において、ダイオード用半導体膜２２を非晶質シリコンで形成し、半導体層３６，９６，１０４，１１２を結晶質シリコンで形成しても良い。この場合、トランジスタ用半導体膜６４は、非晶質シリコンで形成されていても良いし、結晶質シリコンで形成されていても良い。ダイオード用半導体膜２２を非晶質シリコンで形成し、トランジスタ用半導体膜６４を結晶質シリコンで形成する方法としては、例えば、下地層２４上に形成されたアモルファスシリコン膜において後にトランジスタ用半導体膜６４となる領域に、非晶質シリコンの結晶化を促進する触媒元素をイオン注入等で導入した後、アモルファスシリコン膜をアニールする方法等を採用することができる。
　第一～第六の実施形態において、ダイオード用半導体膜２２における真性領域２８を非晶質シリコンで形成し、半導体層３６，９６，１０４，１１２における真性層４０を結晶質シリコンで形成しても良い。真性領域２８を非晶質シリコンで形成する方法としては、例えば、下地層２４上に形成されたアモルファスシリコン膜において後にｎ型領域２６となる領域とｐ型領域３０となる領域とに、非晶質シリコンの結晶化を促進する触媒元素をイオン注入等で導入した後、アモルファスシリコン膜をアニールする方法等を採用することが出来る。真性層４０を結晶質シリコンで形成する方法としては、プラズマＣＶＤやスパッタ等の従来から公知の方法を採用することができる。
　第一～第六の実施形態において、半導体層３６，９６，１０４，１１２が備える層３８，４０，４２のうち真性層４０以外の層３８，４２をシリコンカーバイドやシリコンゲルマニウム、ゲルマニウム、化合物半導体、カルコゲナイド、ポリシリコン等で形成しても良い。
　第一～第六の実施形態において、プラズマＣＶＤ等によって形成された半導体膜に不純物をイオンドーピングすることにより、ｎ型層３８とｐ型層４２とを形成するようにしても良い。
　前記第一～第六の実施形態において、半導体層３６，９６，１０４，１１２は、基板２０の厚さ方向の投影において、真性領域２８と重なる必要は必ずしもない。

Claims (12)

  1. 　基板上に形成されて、ｎ型領域と真性領域とｐ型領域を有するダイオード用半導体膜を備える第一のフォトダイオードと、
    　前記ダイオード用半導体膜上に形成されて、ｎ型層とｐ型層の少なくとも一方と真性層を有する半導体層を含んで構成されると共に前記第一のフォトダイオードと並列に接続される第二のフォトダイオードと
    を、備えており、
    　前記真性領域と前記真性層の一方が結晶質シリコンによって形成され、該真性領域と該真性層の他方が非晶質シリコンによって形成されている、光センサ。
  2. 　前記ダイオード用半導体膜が前記結晶質シリコンによって形成されている、請求項１に記載の光センサ。
  3. 　前記半導体層が、前記ｐ型層と、前記真性層と、前記ｎ型層を有している、請求項１又は２に記載の光センサ。
  4. 　前記半導体層が、前記ｎ型領域上に形成された前記真性層と、該真性層上に形成された前記ｐ型層を有している、請求項１又は２に記載の光センサ。
  5. 　前記半導体層が、前記ｐ型領域上に形成された前記真性層と、該真性層上に形成された前記ｎ型層を有している、請求項１又は２に記載の光センサ。
  6. 　前記真性層の厚さが１００ｎｍ～８００ｎｍとされている、請求項１～５の何れか１項に記載の光センサ。
  7. 　前記ダイオード用半導体膜を覆うように形成された層間絶縁膜を更に備え、
    　前記層間絶縁膜上に前記半導体層が形成され、
    前記層間絶縁膜を厚さ方向に貫通するように形成されたコンタクトホール内に前記半導体層が入り込んでおり、
    前記コンタクトホール内において前記半導体層と前記ダイオード用半導体膜が接触している、請求項１～６の何れか１項に記載の光センサ。
  8. 　前記半導体層が前記ｎ型領域とｐ型領域の何れか一方だけに接触している、請求項７に記載の光センサ。
  9. 　請求項１～８の何れか１項に記載の光センサと、
    　前記基板上に形成されて、チャネル領域、ソース領域及びドレイン領域を有するトランジスタ用半導体膜と、前記チャネル領域の導電性を制御するゲート電極と、該ゲート電極と前記トランジスタ用半導体膜の間に設けられたゲート絶縁膜とを有する薄膜トランジスタとを備えている、半導体装置。
  10. 　前記ダイオード用半導体膜と前記トランジスタ用半導体膜が、それぞれ、前記結晶質シリコンによって形成されている、請求項９に記載の半導体装置。
  11. 　前記基板上には、該基板からの不純物拡散を防ぐための下地層を更に備え、
    前記ダイオード用半導体膜と前記トランジスタ用半導体膜が前記下地層上に形成されている、請求項９又は１０に記載の半導体装置。
  12. 　前記ダイオード用半導体膜の厚さと前記トランジスタ用半導体膜の厚さが同じである、請求項９～１１の何れか１項に記載の半導体装置。
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