WO2011150639A1 - 实现混合自动重传请求内存动态调度的方法及装置 - Google Patents

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WO2011150639A1
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buffer
chip memory
write
read
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任天民
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中兴通讯股份有限公司
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1829—Arrangements specially adapted for the receiver end
    • H04L1/1835—Buffer management
    • H04L1/1845—Combining techniques, e.g. code combining
    • H—ELECTRICITY
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    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]

Definitions

  • the present invention relates to a Hybrid Automatic Repeat ReQuest (HQ) technology in the field of wireless communications, and more particularly to a method and apparatus for implementing HARQ memory dynamic scheduling in a broadband wireless communication system.
  • HQ Hybrid Automatic Repeat ReQuest
  • HARQ technology is a key technology for 3G, 4G and even future broadband wireless communication. It is in the field of 3G and 4G broadband wireless communication systems such as Long Term Evolution (LTE) and Global Interoperability for Microwave Access (WiMAX). It has been widely used.
  • LTE Long Term Evolution
  • WiMAX Global Interoperability for Microwave Access
  • Typical wireless communication channels are randomly varying, characterized by frequency selectivity and time-varying.
  • the random variation of such wireless channels needs to be taken into account.
  • a more optimized design can take advantage of this randomness to improve system performance and capacity.
  • One of the important ideas is to change the signal transmission rate by dynamically adjusting the modulation mode and coding rate according to the instantaneous quality of the channel. This technique requires the transmission to obtain instantaneous quality information of the channel. This information can be obtained by the feedback signal of the receiver or by measuring the signal transmitted by the receiver. However, due to the time-varying nature of the channel, the resulting channel information does not fully accurately reflect the instantaneous quality of the channel transmission.
  • the HARQ technology achieves the purpose of adaptively adjusting the transmission rate to the channel environment by retransmitting data.
  • the receiver combines and decodes the data that needs to be retransmitted due to a decoding error with the originally transmitted data.
  • the transmitted data can be correctly received by the receiver after a small number of times, so the data equivalent transmission rate is higher.
  • the data equivalent transmission rate is lower.
  • HARQ is an indispensable technology for dynamically adjusting the data transmission rate through data retransmission. Through the application of HARQ technology, the rate of data transmission can make adaptive adjustments to the channels actually experienced in the transmission to improve the performance and capacity of the system.
  • the application of HARQ technology also poses new challenges for the realization of future wireless communication systems.
  • the receiver needs to combine the same data transmitted multiple times, so the data that is not correctly decoded needs to be buffered in the decoder of the receiver to be combined with the retransmitted data to be transmitted.
  • 3G, 4G and even future wireless communication systems will achieve high data transmission rates, which means that the receiver needs a large amount of memory to cache data.
  • the HARQ memory can be placed either in the baseband chip or outside the baseband chip. Placement in the baseband chip simplifies the design of the system, but at a higher cost. Placement outside the baseband chip reduces cost, but requires frequent data transfer inside and outside the baseband chip.
  • a compromised design is to place a small amount of memory in the baseband chip (ie, the baseband chip of the receiver), and most of the memory is placed outside the baseband chip (referred to as off-chip). If there is space in the on-chip memory, the data that needs to be cached will be cached on-chip, and if there is no space, it will be cached off-chip. Since the error rate of the first HARQ transmission is close to 10% under normal working conditions, the on-chip memory can meet the needs of the HARQ data buffer without frequently carrying the data on and off the chip. Only when the channel environment is poor and the HARQ data needs to be retransmitted multiple times, it is necessary to carry the data frequently on and off the chip. Because the on-chip memory capacity is small, it has little impact on the cost; and the large-capacity memory outside the chip makes the system design meet the needs of high-speed data transmission.
  • the present invention provides a method and apparatus for implementing dynamic scheduling of hybrid automatic repeat request memory, which can effectively implement HARQ data scheduling between on-chip and off-chip memories.
  • the present invention provides a method for implementing dynamic scheduling of a hybrid automatic repeat request memory, and relates to a decoder of a receiver, the decoder including an on-chip memory, an off-chip memory, and a buffer, the method comprising:
  • the decoder combines the input data and the data in the buffer in the input cycle, and then caches the output into the on-chip memory to be decoded; and, when the on-chip memory is full, the merge process The data is written to the off-chip memory cache through the buffer.
  • the method can also include:
  • the decoder reads the data buffered in the off-chip memory through the buffer.
  • the buffer may include a plurality of write buffer blocks; when the decoder fills the data in the on-chip memory, the step of writing the merged data to the off-chip memory cache through the buffer may include:
  • the decoder buffers the merged data in the write buffer block; when there is a write buffer block to be full, it preferentially schedules the data in the write buffer block that will be filled first. ⁇ Write to the off-chip memory cache via the bus in batch mode.
  • the buffer may further include a plurality of read buffer blocks; the step of the decoder reading the data buffered in the off-chip memory through the buffer may include:
  • the decoder decodes and outputs the data buffered in the on-chip memory
  • the first read-only buffer block that is to be empty is used to batch-by-bus.
  • the external memory reads in the data.
  • the scheduling of the decoder for the write operation during the input period may include: calculating a time at which each write buffer block is to be full;
  • the flag bus is idle, and the data in the smallest write buffer block at the time when the write buffer is to be full is preferentially scheduled. If there is no data in the write buffer block, the decoder outputs the data, and sends the data to the bus.
  • the batch write request and the batch write response returned by the bus batch write the output data to the off-chip memory, and after each batch write on the bus ends, update the time at which the write buffer block corresponding to the batch write is to be full. ;
  • the flag bus is in a pending request state, and the state of the flag bus is idle until the end of the last batch write transfer; If the decoder has no data output and there is an ongoing batch write, the flag bus is a pending request state; if the decoder has no data output and there is no ongoing batch write, the flag bus is idle;
  • the scheduling of the decoder for the read operation during the input period may include:
  • the batch read response batch reads data from the off-chip memory, and after each batch read on the bus ends, updates the time at which the read buffer block corresponding to the batch read is to be empty;
  • the read buffer block reads data from the off-chip memory without ending, the flag bus is in the pending request state; at the end of the last batch read, the status of the flag bus is Idle state.
  • the present invention also provides a receiver for implementing hybrid automatic repeat request (HARQ) memory dynamic scheduling, including a decoder and a multiple input multiple output (MIMO) demodulation module, the decoder including at least an on-chip memory, an off-chip memory, and a cache.
  • HARQ hybrid automatic repeat request
  • MIMO multiple input multiple output
  • a MIMO demodulation module configured to output data to a decoder
  • the decoder is configured to: combine the data input from the MIMO demodulation module and the data in the buffer in the input period, and buffer the data into the on-chip memory to be decoded; and, when the on-chip memory is full, The merged data is written to the off-chip memory cache through the buffer.
  • the decoder can also be arranged to read in the data buffered in the off-chip memory through the buffer.
  • the decoder may further include a HARQ module and an arithmetic module, and the buffer may include a plurality of write buffer blocks; wherein:
  • the HARQ module can be configured to: when the on-chip memory is full, buffer the merged data in the write buffer block, and the arithmetic module decodes the output; and, when data is written into the write buffer block, the priority scheduling is the most The data in the write buffer block to be filled first is written to the off-chip memory buffer by the bus in batch mode;
  • the arithmetic module can be configured to decode the output of the on-chip memory and/or the data buffered in the write buffer block.
  • the buffer may also include a plurality of read buffer blocks; wherein:
  • the HARQ module can also be configured to read data buffered in the off-chip memory by: in the process of decoding and outputting data buffered in the on-chip memory by the operation module, when data is read from the read buffer block, Priority scheduling The read buffer block that is first empty is used to read data from the off-chip memory over the bus in batch mode.
  • the present invention also provides a decoder for implementing hybrid automatic repeat request (HARQ) memory dynamic scheduling, which is used in a receiver, the decoder comprising at least an on-chip memory, an off-chip memory, and a buffer; wherein:
  • HARQ hybrid automatic repeat request
  • the decoder is configured to: after the input data and the data in the buffer are combined in the input period, buffered to the on-chip memory to be decoded output; and, when the on-chip memory is full, the merged data is passed The buffer is written to the off-chip memory cache.
  • the decoder can also be arranged to read data buffered in off-chip memory through a buffer.
  • the decoder may further include a HARQ module and an arithmetic module, and the buffer may include a plurality of write buffer blocks; wherein:
  • the HARQ module can be configured to: when the on-chip memory is full, buffer the merged data in the write buffer block, and the operation module decodes the output; when data is written into the write buffer block, the priority scheduling is the most The data in the write buffer block to be filled first is written to the off-chip memory buffer by the bus in batch mode;
  • the arithmetic module can be arranged to decode the output of the on-chip memory and/or the data buffered in the write buffer block.
  • the buffer may also include a plurality of read buffer blocks; wherein:
  • the HARQ module can also be configured to read data buffered in the off-chip memory by: in the process of decoding and outputting data buffered in the on-chip memory by the operation module, when data is read from the read buffer block, Priority scheduling
  • the read buffer block that is first empty is used to read data from the off-chip memory over the bus in batch mode.
  • the method and device for realizing hybrid automatic retransmission request memory dynamic scheduling according to the present invention greatly improve the transmission efficiency of the bus by using the HARQ buffer in the decoder chip of the receiver, and can effectively realize the HARQ data in the on-chip external memory. Dynamic scheduling between them avoids all kinds of complicated situations that may occur in actual communication systems. By grasping the nature of the problem, a priority
  • the dynamic scheduling method of the first used Buffer greatly simplifies the implementation of the system and can meet the requirements of the system for HARQ data merging.
  • FIG. 1 is a structural block diagram of an embodiment of a receiver for implementing HARQ memory dynamic scheduling according to the present invention
  • FIG. 2 is a schematic diagram of implementing HARQ memory dynamic read and write scheduling by a Buffer according to the present invention
  • FIG. 3 is a receiver for implementing HARQ memory dynamic scheduling according to the present invention
  • FIG. 4 is a flow chart showing the operation of reading and writing between on-chip and off-chip memories by Buffer in the embodiment of the method shown in FIG.
  • FIG. 1 The structure of the receiver embodiment of the present invention for implementing HARQ memory dynamic scheduling is as shown in FIG. 1 , which includes an interconnected MIMO (Multi-Input Multi-Output) demodulation module and a decoder; wherein, the decoder includes HARQ module, arithmetic module (Viterbi), HARQ memory and HARQ buffer (Buffer), HARQ memory includes chip (baseband chip of receiver) internal memory (On chip memory) and off-chip memory (Off chip memory), decoder The on-chip memory is connected to the off-chip memory via a bus.
  • MIMO Multi-Input Multi-Output
  • the decoder includes HARQ module, arithmetic module (Viterbi), HARQ memory and HARQ buffer (Buffer), HARQ memory includes chip (baseband chip of receiver) internal memory (On chip memory) and off-chip memory (Off chip memory), decoder
  • the on-chip memory is connected to the off-chip memory via a bus.
  • the MIMO demodulation module is configured to output the data soft bits to the decoder during the output period
  • the data soft bits output by the MIMO demodulation module are Logarithm Likelihood Ratio (LLR) expressed by real numbers.
  • LLR Logarithm Likelihood Ratio
  • the decoder is set to be cached in the slice after the input data and the data in the Buffer are combined.
  • the output data to be decoded is a hard bit; when the on-chip memory is full of data, the merged and decoded data is buffered in the off-chip memory by the Buffer, and the data in the off-chip memory is read through the Buffer when necessary.
  • the decoder combines the input data soft bits and the data in the read Buffer in its input period (ie, the output period of the MIMO demodulation module), and then buffers the data in the on-chip buffer, and outputs the correct hard bit to be output, the hard bit It is the 0 or 1 data bit of the decoder decision output; in this process, the memory dynamic scheduling is performed separately for the read bus (bus) and the write bus (bus).
  • Buffers resource requirements (the specific number of resource requirements below is determined by the specific system): TBI with a certain number of cache units, used to cache LLR buffers that need to be merged from the off-chip memory (referred to as merge read Buffer) ;
  • a TBi having a certain number of cache units for buffering LLRs that are not required to be merged from the off-chip memory (referred to as direct read Buffer);
  • a TBi having a certain number of cache units for buffering LLRs that need to be merged and written to the off-chip memory (referred to as a merged write Buffer);
  • a TBi with a certain number of cache units is used to buffer the LLR (referred to as direct write) buffer that is not required to be merged and written to the off-chip memory.
  • the decoder combines the input data with the data in the read Buffer through the HARQ module during its input cycle and caches it in the on-chip memory.
  • the merged data is buffered in the write Buffer.
  • the data in the write Buffer which is the first to be filled first, is written to the off-chip memory buffer by bus (write) in the burst mode, as shown in Figure 2. .
  • write buffer first written first refers to the time when the write Buffer obtained by the calculation is first filled, not necessarily the write buffer that is actually full. That is to say, “the first to write full Buffer” can be a full write Buffer, or a write Buffer that is not yet full.
  • the HARQ module's scheduling choices for bus (write) are: TB0 merge write Buffer, TBO direct write Buffer, TBI merge write Buffer, TBI direct write Buffer and decode correct data hard bits.
  • the parameters that need to be recorded for the BUQ scheduling of the HARQ module for bus (write) are shown in Table 1.
  • Total number of LLRs means the total number of soft bits
  • CB Coding Block
  • the HARQ module performs the following scheduling operations for bus (write) during the decoder input cycle:
  • T1(0) the total number of LLRs/merging rate of TB0 combined for each input period;
  • TBI total LLR number/merger rate for each input cycle TBI merge.
  • the HARQ module sends a write data request to the off-chip memory through bus (write), first issuing the first burst request (the series of data transmitted at the same time is called a burst), and the HARQ module receives the off-chip memory pair on the bus. After the response signal (ack) of the burst request, the data in the Buffer is written out to the off-chip memory, and a second burst request is issued. Each time a burst is terminated (that is, after the corresponding ack is received), the next burst request is issued while writing data to the off-chip memory.
  • ack response signal
  • the flag bus is the pending request status; at the end of the last burst transmission, the flag The status of the bus is idle (idle).
  • the decoder decodes the data buffered in the on-chip memory by the arithmetic module during its input period.
  • the first priority is to be empty.
  • the Buffer uses the burst method to read data from the off-chip memory via bus (read), as shown in Figure 2. Note that here, "the first read Buffer that is empty” is estimated by the time when the read Buffer obtained by calculation is first empty, and does not necessarily mean the read Buffer that is actually empty. In other words, the "first read Buffer that is empty” can be empty or empty.
  • the scheduling options that the HARQ module needs to make for bus (read) are: TB0 merge read Buffer, TB0 direct read Buffer, TBI merge read Buffer, TBI direct read Buffer.
  • the HARQ module performs Buffer scheduling for bus (read).
  • the parameters to be recorded are shown in Table 2.
  • total LLR number in Table 2 refers to the total number of soft bits; the “combined LLR number” refers to the number of combined soft bits.
  • the HARQ module performs the following scheduling operations for bus (read) during the decoder input cycle:
  • the total LLR number/merging rate of the combined read Buffer; t4' the total number of LLRs/decoding rate of the direct read Buffer for each input period TBI. 3) preferentially scheduling the read buffer of the minimum time in tr ⁇ t4' to read the data cache of the off-chip memory; at the beginning of the read operation, the flag bus (write) is idle (idle);
  • the HARQ module issues a read data request to the off-chip memory via bus (read), first issuing the first burst request (a series of data transmitted at the same time is called a burst), and the HARQ module receives the off-chip memory pair on the bus. After the response signal (ack) of the burst request, the data is read from the off-chip memory to the read Buffer, and a second burst request is issued. Each time a burst is terminated (that is, after receiving the corresponding ack), the next burst request is issued while reading data from the off-chip memory to the read Buffer.
  • the flag bus is the pending request status; at the end of the last burst transmission , the status of the flag bus is idle (idle).
  • the present invention is directed to the above-mentioned receiver embodiment, and correspondingly provides an embodiment of a method for implementing dynamic scheduling of HARQ memory.
  • the process is as shown in FIG. 3, and includes:
  • Step 10 The decoder of the receiver inputs data soft bits (LLR) from the MIMO demodulation module during its input period;
  • LLR data soft bits
  • the soft bit data is the LLR expressed in real numbers.
  • Step 20 The decoder combines the input data and the data in the Buffer to be buffered to the on-chip memory, and the output data is to be decoded.
  • the merged data is buffered in the off-chip memory through the Buffer. And read the data in the off-chip memory into the chip through the Buffer when needed.
  • the merged data is buffered on the off-chip by the write Buffer.
  • the memory, and the data buffered in the off-chip memory is read in by the read Buffer when needed.
  • FIG. 4 is a flow chart of the method for reading and writing between the on-chip and off-chip memories by the Buffer in the method embodiment shown in FIG. 3, including:
  • Step 101 Determine whether the input cycle time of the decoder is up, then go to the next step, if not, go to step 103;
  • Step 102 The decoder inputs data.
  • Step 103 The decoder combines the input data with the data in the read Buffer and buffers the data into the slice memory to be decoded.
  • Step 104 Determine whether the on-chip memory is full, if yes, execute step 107; if not, perform the next step;
  • Step 105 Determine whether data is read from the read Buffer, if yes, perform the next step, if not, return to step 101 to execute;
  • Step 106 Priorityly scheduling the read Buffer that is first empty and reading the data from the off-chip memory by using the bus (read), and then returning to step 101 to execute;
  • the decoder performs the following scheduling operations for bus (read) during its input cycle:
  • the decoder sends a read data request to the off-chip memory through bus (read), first issuing the first burst request (the series of data transmitted at the same time is called a burst), and the HARQ module receives the off-chip memory pair on the bus. After the response signal (ack) of the burst request, the data is read from the off-chip memory to the read Buffer, and a second burst request is issued. Each time a burst is terminated (that is, after receiving the corresponding ack), the next burst request is issued while reading data from the off-chip memory to the read Buffer.
  • ack response signal
  • the flag bus is the pending request status; at the end of the last burst transmission , the status of the flag bus is idle (idle).
  • Step 107 Cache the merged data into a write Buffer
  • Step 108 Determine whether data is written to the write Buffer, if yes, perform the next step, if not, execute step 101;
  • Step 109 Priority scheduling writes the data in the write Buffer that is to be filled first to the off-chip memory by using bus (write), and returns to step 101 for execution.
  • the decoder performs the following scheduling operations for bus (write) during its input cycle:
  • the decoder sends a write data request to the off-chip memory through bus (write), first sends out the first burst request (the series of data transmitted at the same time is called a burst), and waits for the HARQ module to receive the off-chip memory pair on the bus. After the response signal (ack) of the burst request, the data in the Buffer is written out to the off-chip memory, and a second burst request is issued. Each time a burst is terminated (that is, after the corresponding ack is received), the next burst request is issued while writing data to the off-chip memory.
  • ack response signal
  • the flag bus is the pending request status; at the end of the last burst transmission, the flag The status of the bus is idle (idle).
  • the bus (write) state is a request without pending, the LLR of the newly filled Buffer is written out to the off-chip memory, and the flag bus (write) is pending request status; if the state of bus (write) is idle The status, the LLR of the just filled Buffer is written out of the off-chip memory, and the flag bus (write) is the request state without ending.
  • the process is just one of the implementation methods. In fact, the read operation and the write operation between the on-chip and off-chip memories may be separate processes, so the above embodiment is not unique, that is, the steps inside are not necessarily performed in the manner shown in FIG.
  • the write buffer that is the first to be full is preferentially scheduled to write the data buffered to the off-chip memory; as long as the data is read from the read Buffer, the first priority is to be dispatched.
  • the empty read Buffer reads data from off-chip memory.
  • the key points of the present invention are: by using Buffer to improve the transmission efficiency of the bus, and preferentially scheduling the first use of the corresponding read and write operations in the Buffer, the on-chip memory can be performed on-chip Effective management to meet the high data transmission rate requirements of broadband wireless communication systems.
  • the present invention greatly improves the transmission efficiency of the bus by using the HARQ buffer in the decoder chip of the receiver, and can effectively realize the dynamic scheduling of the HARQ data between the on-chip and off-chip memories, avoiding Various complex situations that may occur in actual communication systems.

Abstract

本发明披露了实现混合自动重传请求内存动态调度的方法及装置，其中方法涉及解码器、该解码器包括片内存储器、片外存储器以及缓存器，该方法包括：解码器在输入周期内将输入数据和缓存器中的数据进行合并处理后，缓存到片内存储器待解码输出；在片内存储器写满数据时，将合并处理的数据通过缓存器写到片外存储器缓存。本发明极大地提高了总线的传输效率，能够有效地实现HARQ数据在片内外存储器之间的动态调度。而且，提出了优先调度最先用完的缓存器的动态调度方法，极大地简化了系统的实现，且可以满足系统对HARQ数据合并的要求。

Description

实现混合自动重传请求内存动态调度的方法及装置
技术领域
本发明涉及无线通信领域的混合自动重传请求（ HARQ, Hybrid Automatic Repeat reQuest )技术， 尤其涉及宽带无线通信系统中实现 HARQ内存动态调 度的方法及装置。
背景技术
HARQ技术是 3G、 4G乃至未来宽带无线通信的关键技术， 它在长期演 进 （LTE , Long Term Evolution ) 、 全球微波互联接入（WiMAX , World Interoperability for Microwave Access )等 3G、 4G宽带无线通信系统领域中得 到了广泛的应用。
典型的无线通信信道是随机变化的， 具有频率选择性和时变性的特点。 在无线通信系统的设计中， 需要将这种无线信道的随机变化因素考虑在内。 而更加优化的设计是可以利用这种随机性来提高系统的性能和容量。 其中一 个重要的思想是根据信道的即时质量， 通过对调制方式和编码率的动态调整 来改变信号传输速率。 这种技术要求传输机能获取信道的即时质量的信息。 而该信息可以通过接收机的反馈信号或者通过测量接收机传输的信号得到。 但是由于信道的时变的特点 , 得到的信道信息并不能够完全准确地反映信道 传输的即时质量。
HARQ技术是通过重传数据达到将传输速率针对信道环境进行自适应调 整的目的。 接收机将因解码错误而需要重传的数据与初传的数据进行合并及 进行解码。 在信道环境相对较好时， 传输的数据经过较少次数即可以被接收 机正确接收， 因此数据等效的传输速率便较高。 反之， 当信道环境相对较差 时， 数据经过较多次地传输方可以被接收机正确接收， 因此数据等效的传输 速率便较低。 HARQ是一种必不可少的通过数据重传动态调整数据传输速率 的技术。 通过 HARQ技术的应用， 数据传输的速率可以对传输中实际经历的 信道做出自适应的调整， 以提高系统的性能和容量。 HARQ技术的应用也对未来无线通信系统的实现提出了新的挑战。 接收 机需要对多次传输的相同数据进行合并， 因此未被正确解码的数据需要緩存 在接收机的解码器中， 以便和将要传输来的重传的数据进行合并。 而 3G, 4G 乃至未来的无线通信系统均会达到很高的数据传输速率， 这就意味着接收机 需要大量的内存对数据进行緩存。 而 HARQ内存既可以置于基带芯片内， 也 可以置于基带芯片外。 置于基带芯片内可以简化系统的设计， 但是其成本较 高。 置于基带芯片外则可以降低成本， 但是需要频繁地在基带芯片内、 外搬 运数据。 一种折中的设计是在基带芯片 （即接收机的基带芯片） 内 （简称片 内）放置一定的小容量的内存， 而绝大部分的内存置于基带芯片外 （简称片 外） 。 如果片内内存有空间， 需要緩存的数据便会被緩存在片内， 若没有空 间则被緩存在片外。 由于在正常工作条件下， 第一次 HARQ传输的错误率接 近 10%, 因此片内内存即可以满足 HARQ数据緩存的需要， 不需要频繁地将 数据在片内、 外进行搬运。 只有在信道环境很差导致 HARQ数据需要多次重 传的情况下， 才需要将数据在片内、 外进行频繁搬运。 由于片内内存容量小， 因此对成本影响不大； 而且片外大容量的内存又使得系统设计可以满足高速 率数据传输的需要。
然而， 这种在片内设计小容量内存及在片外设计大容量内存的方法需要 用有效的内存调度方法与之相配合。 在实际的通信系统中， 会同时存在多个 HARQ进程， 每个进程的数据传输情况都不相同， 这就对 HARQ内存调度方 法提出了更高的要求。
发明内容
本发明提供一种实现混合自动重传请求内存动态调度的方法及装置， 能 够实现 HARQ数据在片内外存储器之间有效的调度。
为了解决上述技术问题， 本发明提供了一种实现混合自动重传请求内存 动态调度的方法， 涉及接收机的解码器， 该解码器包括片内存储器、 片外存 储器以及緩存器， 该方法包括：
解码器在输入周期内将输入数据和緩存器中的数据进行合并处理后， 緩 存到片内存储器待解码输出； 以及， 在片内存储器写满数据时， 将合并处理 的数据通过緩存器写到片外存储器緩存。
该方法还可包括：
解码器通过緩存器将緩存在片外存储器的数据读入。
緩存器可包括多个写緩存器块； 解码器在片内存储器写满数据时， 将合 并处理的数据通过緩存器写到片外存储器緩存的步骤可包括：
解码器在片内存储器为满时， 将合并处理的数据緩存在写緩存器块中； 当有写緩存器块将要写满时， 优先调度将最先要写满的写緩存器块中的数据 釆用批量方式通过总线写出到片外存储器緩存。
緩存器还可包括多个读緩存器块； 解码器通过緩存器将緩存在片外存储 器的数据读入的步骤可包括：
解码器对緩存在片内存储器内的数据进行解码输出的过程中， 当有数据 从读緩存器块读取时， 优先调度最先要为空的读緩存器块釆用批量方式通过 总线从片外存储器读入数据。
解码器在输入周期内针对写出操作进行的调度可包括： 计算每一个写緩存器块将要写满的时刻；
在写出操作初始时标志总线为空闲状态， 优先调度将要写满的时刻中最 小的写緩存器块中的数据， 如果该写緩存器块内无数据， 则解码器输出数据， 通过向总线发送的批量写请求和总线返回的批量写响应批量将输出数据写出 到片外存储器， 并在在总线上的每一个批量写结束后， 更新该批量写对应的 写緩存器块将要写满的时刻；
如果收到总线最后一个批量写响应时， 向片外存储器写数据没有结束， 则标志总线为没有挂起的请求状态， 直至最后一个批量写的传输结束时， 标 志总线的状态为空闲状态； 若解码器没有数据输出且有正在进行的批量写， 则标志总线为没有挂起的请求状态； 若解码器没有数据输出且无正在进行的 批量写， 则标志总线为空闲状态；
在结束对一写緩存器块中的数据的批量写之后： 若总线的状态为没有挂 起的请求状态， 则将刚填满的写緩存器块的数据写出到片外存储器， 同时标 志总线为有挂起的请求状态； 若总线的状态为空闲状态， 则将刚填满的写緩 存器块的数据写出到片外存储器， 同时标志总线为没有挂起的请求状态。 解码器在输入周期内针对读入操作进行的调度可包括：
计算每一个读緩存器块将要为空的时刻； 在读入操作初始时标志总线为空闲状态， 优先调度将要为空的时刻最小 的读緩存器块， 通过向总线发送的批量读请求和总线返回的批量读响应批量 从片外存储器读入数据， 并在总线上的每一个批量读结束后， 更新该批量读 对应的读緩存器块将要为空的时刻；
如果收到总线最后一个批量读响应时， 读緩存器块从片外存储器读取数 据没有结束， 则标志总线为没有挂起的请求状态； 在最后一个批量读结束时， 则标志总线的状态为空闲状态。
本发明还提供一种实现混合自动重传请求 （HARQ ) 内存动态调度的接 收机， 包括解码器和多入多出 （MIMO )解调模块， 解码器至少包括片内存 储器、 片外存储器以及緩存器； 其中：
MIMO解调模块设置成将数据输出给解码器；
解码器设置成： 在输入周期内将从 MIMO解调模块输入的数据和緩存器 中的数据进行合并处理后， 緩存到片内存储器待解码输出； 以及， 在片内存 储器写满数据时， 将合并处理的数据通过緩存器写到片外存储器緩存。
解码器还可设置成通过緩存器将緩存在片外存储器的数据读入。
解码器还可包括 HARQ模块和运算模块,緩存器可包括多个写緩存器块； 其中：
HARQ模块可设置成： 在片内存储器为满时， 将合并处理的数据緩存在 写緩存器块中， 待运算模块解码输出； 以及， 当有数据写入写緩存器块时， 优先调度将最先要写满的写緩存器块中的数据釆用批量方式通过总线写出到 片外存储器緩存；
运算模块可设置成对片内存储器和 /或所述写緩存器块中緩存的数据进 行解码输出。 緩存器还可包括多个读緩存器块； 其中： HARQ模块还可设置成通过如下方式将緩存在片外存储器的数据读入： 在运算模块对緩存在片内存储器内的数据进行解码输出过程中， 当有数据从 读緩存器块读取时， 优先调度最先要为空的读緩存器块釆用批量方式通过总 线从片外存储器读入数据。
本发明还提供一种实现混合自动重传请求 （HARQ ) 内存动态调度的解 码器， 用在接收机中， 该解码器至少包括片内存储器、 片外存储器以及緩存 器； 其中：
解码器设置成： 在输入周期内将从输入数据和緩存器中的数据进行合并 处理后， 緩存到片内存储器待解码输出； 以及， 在片内存储器写满数据时， 将合并处理的数据通过所述緩存器写到片外存储器緩存。
该解码器还可设置成通过緩存器将緩存在片外存储器的数据读入。
该解码器还可包括 HARQ模块和运算模块， 緩存器可包括多个写緩存器 块； 其中：
HARQ模块可设置成： 在片内存储器为满时， 将合并处理的数据緩存在 写緩存器块中， 待运算模块解码输出； 当有数据写入所述写緩存器块时， 优 先调度将最先要写满的写緩存器块中的数据釆用批量方式通过总线写出到片 外存储器緩存；
运算模块可设置成对片内存储器和 /或所述写緩存器块中緩存的数据进 行解码输出。 緩存器还可包括多个读緩存器块； 其中：
HARQ模块还可设置成通过如下方式将緩存在片外存储器的数据读入： 在运算模块对緩存在片内存储器内的数据进行解码输出过程中， 当有数据从 读緩存器块读取时， 优先调度最先要为空的读緩存器块釆用批量方式通过总 线从片外存储器读入数据。
本发明的实现混合自动重传请求内存动态调度的方法及装置， 通过在接 收机的解码器芯片内使用 HARQ緩存器而极大地提高了总线的传输效率，能 够有效地实现 HARQ数据在片内外存储器之间的动态调度， 避免在实际的通 信系统中可能出现的各种复杂的情况。 通过抓住问题的本质， 提出了优先调 度最先用完的 Buffer的动态调度方法， 极大地简化了系统的实现， 并且可以 满足系统对 HARQ数据合并的要求。 附图概述
图 1为本发明的实现 HARQ内存动态调度的接收机实施例的结构框图； 图 2为本发明通过 Buffer实现 HARQ内存动态读写调度的示意图； 图 3 为本发明的接收机实现 HARQ 内存动态调度的方法实施例的流程 图；
图 4为图 3所示方法实施例中通过 Buffer在片内外存储器之间进行读写 操作的流程图。
本发明的较佳实施方式
以下结合附图和优选实施例对本发明的技术方案进行详细地阐述。 以下 例举的实施例仅仅用于说明和解释本发明， 而不构成对本发明技术方案的限 制。
本发明实现 HARQ内存动态调度的接收机实施例的结构如图 1所示， 包 括相互连接的多入多出 （MIMO, Multi-Input Multi-Output )解调模块和解码 器； 其中， 解码器包括 HARQ模块、 运算模块（Viterbi ) 、 HARQ存储器以 及 HARQ緩存器（Buffer ) , HARQ存储器包括片 （接收机的基带芯片） 内 存储器（ On chip memory )和片外存储器（ Off chip memory ) , 解码器的片内 存储器通过总线（bus )与片外存储器连接。
由于 MIMO解调模块的 LLR输出有一定的周期性， 故在以下的描述中， 以接收机同时接收 LLR的两个传输块（TBi, Transport Block, i=0, 1 )为例进 行进一步地说明和解释， 实际上可以扩展到任意数目的传输块的情况。
MIMO解调模块设置成在输出周期内将数据软比特输出给解码器；
MIMO解调模块输出的数据软比特是以实数表示的对数似然比 （LLR, Logarithm Likelihood Ratio ) 。
解码器设置成在对输入数据与 Buffer中的数据进行合并处理后緩存在片 内存储器中， 待解码输出数据硬比特； 在片内存储器写满数据时将合并及解 码处理的数据通过 Buffer緩存在片外存储器， 并在需要时将片外存储器中的 数据通过 Buffer读入。
解码器在其输入周期（即 MIMO解调模块的输出周期） 内， 将输入数据 软比特和读 Buffer中的数据进行合并后緩存在片内緩存器， 待输出解码正确 的硬比特， 该硬比特是解码器判决输出的 0或 1数据比特； 在此过程中要分 别针对读总线（bus (读） ）和写总线（bus (写） ）进行内存动态调度。
Buffers资源需求（以下的具体的资源需求数目是由具体系统决定的 ) ： 具有一定数目緩存单元的 TBi, 用于緩存需要合并的从片外存储器读入 的 LLR的緩存器（简称合并读 Buffer ) ；
具有一定数目緩存单元的 TBi, 用于緩存不需要合并的从片外存储器读 入的 LLR的緩存器（简称直接读 Buffer ) ；
具有一定数目緩存单元的 TBi, 用于緩存需要合并的写出到片外存储器 的 LLR的緩存器（简称合并写 Buffer ) ；
具有一定数目緩存单元的 TBi, 用于緩存不需要合并的写出到片外存储 器的 LLR (简称直接写） 的緩存器。
解码器在其输入周期内， 通过 HARQ模块将输入数据与读 Buffer中的数 据进行合并处理后緩存在片内存储器中， 当片内存储器写满数据时， 将合并 处理的数据緩存在写 Buffer中； 当有数据写入写 Buffer时， 优先调度将其中 最先要写满的写 Buffer中的数据釆用批量（burst )方式通过 bus (写）写出到 片外存储器緩存， 如图 2所示。
注意， 此处 "最先要写满的写 Buffer" 是指通过计算获取的写 Buffer最 先将要写满的时刻来推定出的， 而不一定是指实际已写满的写 Buffer。 也就 是说， "最先要写满的写 Buffer" 可以是已写满的写 Buffer, 也可以是尚未写 满的写 Buffer。
HARQ模块针对 bus (写）需要作出的调度选择为： TB0的合并写 Buffer, TBO的直接写 Buffer, TBI的合并写 Buffer, TBI的直接写 Buffer以及解码正 确的数据硬比特。 HARQ模块针对 bus (写）进行 Buffer调度需要记录的参数如表 1所示。
表 1
Figure imgf000009_0001
表 1注:
( 1 ) "总的 LLR数" 是指总的软比特数；
( 2 )虚拟 buffer是指： HARQ模块在向片外存储器进行第一次 HARQ 数据传输时， 需要将 TBi ( i=0, 1 ) 内编码块（CB, Coding Block ) 中不需传 递的部分置 0, 也就是将数据 0传输到片外存储器， 且数据 0的传递需要占 用 bus (写）。 但是解码器内对此 HARQ数据传输不需要真正的 buffer, 只是 需要记录数据 0的 Buffer个数和位置， 因此称为虚拟 buffer。
HARQ模块在解码器输入周期内针对 bus (写 )进行如下调度操作：
1 )利用以上记录的参数计算新输入的需要合并的 LLR合并完的时刻： 对于 TBO, T1(0)=每一输入周期 TB0合并的总的 LLR数 /合并速率； 对于 TBI , Tl(l)=每一输入周期 TBI合并的总的 LLR数 /合并速率。
2 )计算在此过程中每一种 Buffer (合并写、 直接写）将要用完（即 Buffer 为满 ) 的时刻：
tl=每一输入周期 TB0的合并写 Buffer的总的 LLR数 /合并速率； t2=每一输入周期 TB0的直接写 Buffer的总的 LLR数 /解码速率； t3=每一输入周期 TBI的合并写 Buffer的总的 LLR数 /合并速率； t4=每一输入周期 TBI的直接写 Buffer的总的 LLR数 /解码速率。
3 )优先调度 tl~t4中最小时刻所对应的写 Buffer中的数据写出到片外存 储器； 在写操作初始时标志 bus (写）为空闲状态 （idle ) ；
HARQ模块通过 bus (写）向片外存储器发出写数据请求， 先发出第一个 burst请求（同时传输的一系列数据称为一个 burst ) , 待 HARQ模块在 bus 上收到片外存储器对第一个 burst请求的响应信号 （ack )后， 将 Buffer中的 数据写出到片外存储器， 同时再发出第二个 burst请求。以后每结束一个 burst (即收到相应的 ack后） ， 均会在向片外存储器写出数据的同时发出下一个 burst请求。
如果 HARQ模块收到最后一个 burst请求的 ack,但向片外存储器写出数 据的传输没有结束， 则标志 bus为没有挂起（pending ) 的请求状态； 在最后 一个 burst的传输结束时， 则标志 bus的状态为空闲 （idle ) 。
4 ) 由于每当解码器输入周期时间到时， 还会有新的数据緩存到写 Buffer 中， 故在 bus (写）上的每一个写操作 （burst ) 结束后， 需要更新所对应写 Buffer将要用完 （即 Buffer为满） 的时刻： tl、 t2、 t3及 t4。
5 )对时刻 tl~t4以从小到大的顺序进行调度， 调度选中时刻所对应的写 Buffer中的数据写出到片外存储器；如果所对应的写 Buffer无法读出数据（除 当前正在进行写操作的 Buffer外都为空） ， 则调度解码器输出的硬比特数据 写出， 若解码器没有硬比特数据输出并且有正在进行的写操作， 则标志 bus (写）为没有挂起 ( pending ) 的请求状态； 若解码器没有硬比特数据输出且 没有正在进行的写操作， 则标志 bus (写）为 idle状态；
6 )在结束对一个写 Buffer (合并写或直接写） 中的 LLR的操作后， 若 bus (写）的状态为没有 pending的请求， 则将刚填满的 Buffer的 LLR写出到 片外存储器， 同时标志 bus (写）为有 pending的请求状态； 若 bus (写） 的 状态为 idle状态， 则将刚填满的 Buffer的 LLR写出到片外存储器， 同时标志 bus (写）为没有 ending的请求 态。
解码器在其输入周期内通过运算模块对緩存在片内存储器内的数据进行 解码输出的过程中， 在从读 Buffer中读取数据时， 优先调度其中最先要为空 的 Buffer釆用 burst方式通过 bus (读）从片外存储器读入数据， 如图 2所示。 注意， 此处 "最先要为空的读 Buffer" 是指通过计算获取的读 Buffer最 先要为空的时刻来推定出的， 而不一定是指实际已为空的读 Buffer。 也就是 说， "最先要为空的读 Buffer" 可以已为空， 也可以尚未空。
HARQ模块针对 bus (读）需要作出的调度选择为： TB0的合并读 Buffer, TB0的直接读 Buffer, TBI的合并读 Buffer, TBI的直接读 Buffer。
HARQ模块针对 bus (读）进行 Buffer调度，需要记录的参数如表 2所示。
表 2
Figure imgf000011_0001
注： 表 2中 "总的 LLR数"是指总的软比特数； "合并的 LLR数"是指 合并的软比特数。
HARQ模块在解码器输入周期内针对 bus (读）进行如下调度操作：
1 )利用上述记录的参数计算新输入的需要合并的 LLR合并完的时刻： 对于 TBO, T1(0)=每一输入周期 TB0合并的总的 LLR数 /合并速率； 对于 TBI , Tl(l)=每一输入周期 TBI合并的总的 LLR数 /合并速率。 2 )计算每一种读 Buffer (合并读、 直接读） 中的 LLR将要用完 （即读
Buffer为空） 的时刻：
tl '=每一输入周期 TB0的合并读 Buffer的总的 LLR数 /合并速率； t2'=每一输入周期 TB0的直接读 Buffer的总的 LLR数 /解码速率； t3'=每一输入周期 TBI的合并读 Buffer的总的 LLR数 /合并速率； t4'=每一输入周期 TBI的直接读 Buffer的总的 LLR数 /解码速率。 3 )优先调度 tr~t4'中最小时刻所对应的读 Buffer读取片外存储器的数据 緩存； 在读操作初始时标志 bus (写）为空闲状态 （idle ) ；
HARQ模块通过 bus (读）向片外存储器发出读数据请求， 先发出第一个 burst请求（同时传输的一系列数据称为一个 burst ) , 待 HARQ模块在 bus 上收到片外存储器对第一个 burst请求的响应信号 （ack )后， 从片外存储器 读取数据到读 Buffer, 同时再发出第二个 burst请求。 以后每结束一个 burst (即收到相应的 ack后） ， 均会在从片外存储器读取数据到读 Buffer的同时 发出下一个 burst请求。
如果 HARQ模块收到最后一个 burst请求的 ack, 但从片外 M读取数据 到读 buffer的传输没有结束， 则标志 bus为没有挂起 ( pending )的请求状态； 在最后一个 burst的传输结束时， 则标志 bus的状态为空闲 （idle ) 。
本发明针对上述接收机实施例， 还相应地提供出实现 HARQ内存动态调 度的方法实施例， 其流程如图 3所示， 包括：
步骤 10:接收机的解码器在其输入周期内从 MIMO解调模块输入数据软 比特（LLR ) ；
软比特数据即以实数表示的 LLR。
步骤 20: 解码器对输入数据和 Buffer中的数据进行合并处理后緩存到片 内存储器， 待解码输出数据硬比特； 在片内存储器写满数据时将合并处理的 数据通过 Buffer緩存在片外存储器， 并在需要时将片外存储器中的数据通过 Buffer读入到片内。
在对输入数据和读 Buffer中緩存的数据进行合并处理后緩存到片内存储 器待解码输出数据硬比特的过程中， 当片内存储器写满数据时将合并处理的 数据通过写 Buffer緩存在片外存储器， 并在需要时将片外存储器中緩存的数 据通过读 Buffer读入。
图 4为图 3所示方法实施例中通过 Buffer在片内外存储器之间进行读写 操作的流程， 包括：
步骤 101 : 判断解码器的输入周期时间是否到， 到则执行下一步骤， 未 到则执行步骤 103; 步骤 102: 解码器输入数据；
步骤 103: 解码器将输入数据与读 Buffer中的数据合并后緩存到片内存 储器， 待解码输出；
步骤 104: 判断片内存储器是否已满， 是则执行步骤 107 , 未满则执行下 一步骤；
步骤 105: 判断是否有数据从读 Buffer读取， 有则执行下一步骤， 没有 则返回步骤 101执行；
步骤 106: 优先调度最先要为空的读 Buffer并通过 bus (读）釆用 burst 方式从片外存储器读取数据， 转回步骤 101执行；
解码器在其输入周期内针对 bus (读）进行如下调度操作：
1 )计算新输入进来的需要合并的 LLR合并完的时刻： Tl(i) ( i=0,l ) , 计算方法前已述及， 此不再赘述；
2 )计算每一种读 Buffer (合并读、 直接读） 中的 LLR将要用完 （即读 Buffer将为空）的时刻： tl，、 t2，、 t3，、 t4，； 计算方法前已述及， 此不再赘述。
3 )优先调度 tr~t4，中最小时刻所对应的读 Buffer读取片外存储器的数据 緩存； 在读操作初始时标志 bus (写）为空闲状态 （idle ) ；
解码器通过 bus (读）向片外存储器发出读数据请求，先发出第一个 burst 请求（同时传输的一系列数据称为一个 burst ) , 待 HARQ模块在 bus上收到 片外存储器对第一个 burst请求的响应信号 （ack )后， 从片外存储器读取数 据到读 Buffer, 同时再发出第二个 burst请求。 以后每结束一个 burst (即收到 相应的 ack后） ， 均会在从片外存储器读取数据到读 Buffer的同时发出下一 个 burst请求。
如果 HARQ模块收到最后一个 burst请求的 ack,但从片外存储器读取数 据到读 buffer的传输没有结束， 则标志 bus为没有挂起 ( pending ) 的请求状 态； 在最后一个 burst的传输结束时， 则标志 bus的状态为空闲 （idle ) 。
步骤 107: 将合并的数据緩存到写 Buffer中；
步骤 108: 判断是否有数据写入写 Buffer, 有则执行下一步骤， 没有则执 行步骤 101 ; 步骤 109: 优先调度将最先要写满的写 Buffer中的数据通过 bus (写）釆 用 burst方式写出到片外存储器， 转回步骤 101执行。
解码器在其输入周期内针对 bus (写）进行如下调度操作：
1 )计算新输入进来的需要合并的 LLR合并完的时刻： Tl(i) ( i=0, 1 ) , 计算方法前已述及， 此不再赘述；
2 )计算此输入周期内每一种 Buffer(合并写、直接写）将要用完（即 Buffer 将为满） 的时刻： tl、 t2、 t3、 t4, 计算方法前已述及， 此不再赘述。
3 )优先调度 tl~t4中最小时刻所对应的写 Buffer中的数据写出到片外存 储器； 在写操作初始时标志 bus (写）为空闲状态 （idle ) ；
解码器通过 bus (写）向片外存储器发出写数据请求，先发出第一个 burst 请求（同时传输的一系列数据称为一个 burst ) , 待 HARQ模块在 bus上收到 片外存储器对第一个 burst请求的响应信号 （ack )后， 将 Buffer中的数据写 出到片外存储器， 同时再发出第二个 burst请求。 以后每结束一个 burst (即收 到相应的 ack后）， 均会在向片外存储器写出数据的同时发出下一个 burst请 求。
如果 HARQ模块收到最后一个 burst请求的 ack,但向片外存储器写出数 据的传输没有结束， 则标志 bus为没有挂起（pending ) 的请求状态； 在最后 一个 burst的传输结束时， 则标志 bus的状态为空闲 （idle ) 。
5 ) 由于每当解码器输入周期时间到时， 还会有新的输入数据緩存到写 Buffer中， 故在 bus (写）上的每一个写操作（burst )结束后， 需要更新所对 应写 Buffer用完 （即 Buffer为满） 的时刻： tl、 t2、 t3及 t4。
6 )对时刻 tl~t4以从小到大的顺序进行调度， 调度选中时刻所对应的写 Buffer中的数据写出到片外存储器；如果所对应的写 Buffer无法读出数据（除 当前正在进行写操作的 Buffer外都为空） ， 则调度解码器输出的硬比特数据 写出， 若解码器没有硬比特数据输出并且有正在进行的写操作， 则标志 bus (写）为没有挂起 ( pending ) 的请求状态； 若解码器没有硬比特数据输出且 没有正在进行的写操作， 则标志 bus (写）为 idle状态；
7 )在结束对一个写 Buffer (合并写或直接写） 中的 LLR的操作后， 若 bus (写）的状态为没有 pending的请求， 则将刚填满的 Buffer的 LLR写出到 片外存储器， 同时标志 bus (写）为有 pending的请求状态； 若 bus (写） 的 状态为 idle状态， 则将刚填满的 Buffer的 LLR写出到片外存储器， 同时标志 bus (写）为没有 ending的请求 态。 程仅仅是实施方式之一。 实际上， 在片内外存储器之间进行读操作和写操作 可以是各自独立的过程， 因此上述实施方式并非是唯一的， 亦即里面的步骤 并非一定是按图 4所示方式进行， 还会有其它的实施方式， 譬如釆用状态机 的方式实施。 只要片内存储器内存满了合并的数据， 就优先调度最先要写满 的写 Buffer将其内緩存的数据写出到片外存储器； 只要有数据从读 Buffer读 取， 就优先调度最先要为空的读 Buffer从片外存储器读取数据。
综上实施例可以看出， 本发明的关键点是： 通过使用 Buffer提高总线的 传输效率， 以及优先调度 Buffer中最先用完的进行相应的读写操作的方法， 能够对片内外的存储器进行有效的管理， 从而满足了宽带无线通信系统的高 数据传输速率要求。
工业实用性
与现有技术相比，本发明通过在接收机的解码器芯片内使用 HARQ緩存 器而极大地提高了总线的传输效率， 能够有效地实现 HARQ数据在片内外存 储器之间的动态调度，避免在实际的通信系统中可能出现的各种复杂的情况。

Claims

权 利 要 求 书
1、 一种实现混合自动重传请求内存动态调度的方法， 涉及接收机的解码 器， 所述解码器包括片内存储器、 片外存储器以及緩存器， 该方法包括： 所述解码器在输入周期内将输入数据和緩存器中的数据进行合并处理 后， 緩存到所述片内存储器待解码输出； 以及
在所述片内存储器写满数据时， 将合并处理的数据通过所述緩存器写到 所述片外存储器緩存。
2、 按照权利要求 1所述的方法， 还包括：
所述解码器通过所述緩存器将緩存在所述片外存储器的数据读入。
3、按照权利要求 2所述的方法，其中，所述緩存器包括多个写緩存器块； 将合并处理的数据通过所述緩存器写到所述片外存储器緩存的步骤包 括：
所述解码器在所述片内存储器写满数据时， 将合并处理的数据緩存在所 述写緩存器块中； 当有写緩存器块将要写满时， 优先调度将最先要写满的写 緩存器块中的数据釆用批量方式通过总线写出到片外存储器緩存。
4、 按照权利要求 3所述的方法， 其中， 所述緩存器还包括多个读緩存器 块；
所述解码器通过緩存器将緩存在所述片外存储器的数据读入的步骤包 括：
所述解码器对緩存在所述片内存储器内的数据进行解码输出的过程中， 当有数据从所述读緩存器块读取时， 优先调度最先要为空的读緩存器块釆用 批量方式通过总线从所述片外存储器读入数据。
5、 按照权利要求 3所述的方法， 其中， 优先调度将最先要写满的写緩存 器块中的数据釆用批量方式通过总线写出到片外存储器緩存的步骤包括： 计算每一个写緩存器块将要写满的时刻；
在写出操作初始时标志所述总线为空闲状态， 优先调度将要写满的时刻 最小的写緩存器块中的数据， 如果该写緩存器块内无数据， 则所述解码器输 出数据， 通过向所述总线发送的批量写请求和所述总线返回的批量写响应将 该输出数据批量写出到所述片外存储器， 并在所述总线上的每一个批量写结 束后， 更新该批量写对应的写緩存器块将要写满的时刻；
如果在收到所述总线的最后一个批量写响应时， 向所述片外存储器写数 据没有结束， 则标志所述总线为没有挂起的请求状态， 直至最后一个批量写 的传输结束时， 标志所述总线的状态为空闲状态； 若所述解码器没有数据输 出且有正在进行的批量写， 则标志所述总线为没有挂起的请求状态； 若所述 解码器没有数据输出且无正在进行的批量写， 则标志所述总线为空闲状态； 在结束对一写緩存器块中的数据的批量写之后： 若所述总线的状态为所 述没有挂起的请求状态， 则将刚写满的写緩存器块的数据写出到所述片外存 储器， 同时标志所述总线为有挂起的请求状态； 若所述总线的状态为空闲状 态， 则将刚写满的写緩存器块的数据写出到所述片外存储器， 同时标志所述 总线为没有挂起的请求状态。
6、 按照权利要求 4所述的方法， 其中， 优先调度最先要为空的读緩存器 块釆用批量方式通过总线从所述片外存储器读入数据的步骤包括：
计算每一个读緩存器块将要为空的时刻； 在读入操作初始时标志所述总线为空闲状态， 优先调度将要为空的时刻 最小的读緩存器块， 通过向所述总线发送的批量读请求和所述总线返回的批 量读响应批量从所述片外存储器读入数据， 并在所述总线上的每一个批量读 结束后， 更新该批量读对应的读緩存器块将要为空的时刻；
如果收到所述总线的最后一个批量读响应时， 读緩存器块从片外存储器 读取数据没有结束， 则标志所述总线为没有挂起的请求状态； 在最后一个批 量读结束时， 则标志所述总线的状态为空闲状态。
7、 一种实现混合自动重传请求 HARQ 内存动态调度的接收机， 包括解 码器和多入多出 ΜΙΜΟ解调模块， 所述解码器至少包括片内存储器、 片外存 储器以及緩存器； 其中：
所述 ΜΙΜΟ解调模块设置成将数据输出给所述解码器；
所述解码器设置成： 在输入周期内将从所述 ΜΙΜΟ解调模块输入的数据 和所述緩存器中的数据进行合并处理后，緩存到所述片内存储器待解码输出； 以及， 在所述片内存储器写满数据时， 将合并处理的数据通过所述緩存器写 到所述片外存储器緩存。
8、 按照权利要求 7所述的接收机， 其中，
所述解码器还设置成通过所述緩存器将緩存在所述片外存储器的数据读 入。
9、 按照权利要求 8所述的接收机， 其中， 所述解码器还包括 HARQ模 块和运算模块， 所述緩存器包括多个写緩存器块； 其中：
所述 HARQ模块设置成： 在所述片内存储器为满时， 将合并处理的数据 緩存在所述写緩存器块中， 待所述运算模块解码输出； 以及， 当有数据写入 所述写緩存器块时， 优先调度将最先要写满的写緩存器块中的数据釆用批量 方式通过总线写出到片外存储器緩存；
所述运算模块设置成对所述片内存储器和 /或所述写緩存器块中緩存的 数据进行解码输出。
10、 按照权利要求 9所述的接收机， 其中， 所述緩存器还包括多个读緩 存器块； 其中：
所述 HARQ模块还设置成通过如下方式将緩存在所述片外存储器的数据 读入： 在所述运算模块对緩存在所述片内存储器内的数据进行解码输出过程 中， 当有数据从所述读緩存器块读取时， 优先调度最先要为空的读緩存器块 釆用所述批量方式通过总线从所述片外存储器读入数据。
11、 一种实现混合自动重传请求 HARQ内存动态调度的解码器， 用在接 收机中， 所述解码器至少包括片内存储器、 片外存储器以及緩存器； 其中： 所述解码器设置成： 在输入周期内将输入数据和所述緩存器中的数据进 行合并处理后， 緩存到所述片内存储器待解码输出； 以及， 在所述片内存储 器写满数据时，将合并处理的数据通过所述緩存器写到所述片外存储器緩存。
12、 按照权利要求 11所述的解码器， 其中，
所述解码器还设置成通过所述緩存器将緩存在所述片外存储器的数据读 入。
13、 按照权利要求 12所述的解码器， 其中， 所述解码器还包括 HARQ 模块和运算模块， 所述緩存器包括多个写緩存器块； 其中：
所述 HARQ模块设置成： 在所述片内存储器为满时， 将合并处理的数据 緩存在所述写緩存器块中， 待所述运算模块解码输出； 当有数据写入所述写 緩存器块时， 优先调度将最先要写满的写緩存器块中的数据釆用批量方式通 过总线写出到片外存储器緩存；
所述运算模块设置成对所述片内存储器和 /或所述写緩存器块中緩存的 数据进行解码输出。
14、按照权利要求 13所述的解码器，所述緩存器还包括多个读緩存器块； 其中：
所述 HARQ模块还设置成通过如下方式将緩存在所述片外存储器的数据 读入： 在所述运算模块对緩存在所述片内存储器内的数据进行解码输出过程 中， 当有数据从所述读緩存器块读取时， 优先调度最先要为空的读緩存器块 釆用所述批量方式通过总线从所述片外存储器读入数据。
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