WO2011145682A1 - 表示装置 - Google Patents

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transistor
sensor
wiring
control electrode
signal
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耕平 田中
杉田　靖博
奈留 臼倉
前田　和宏
陽介 中川
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Sharp Corp
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    • G06F3/042—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by opto-electronic means

Definitions

  • the present invention relates to a display device with a photosensor having a photodetection element such as a photodiode, and more particularly to a display device having a photosensor in a pixel region.
  • a display device with a photosensor that can detect the brightness of external light or capture an image of an object close to the display by providing a photodetection element such as a photodiode in the pixel.
  • a display device with an optical sensor is assumed to be used as a display device for bidirectional communication or a display device with a touch panel function.
  • a well-known component such as a signal line, a scanning line, a TFT (Thin Film Transistor), and a pixel electrode is formed by a semiconductor process on the active matrix substrate, simultaneously on the active matrix substrate.
  • a photodiode or the like is built in (see Japanese Patent Application Laid-Open No. 2006-3857).
  • the sensor output greatly depends on the environmental temperature. That is, when the environmental temperature changes, the characteristics of the photodetection element fluctuate accordingly, and there is a problem that the change in light intensity cannot be detected correctly.
  • Such temperature dependence of the optical sensor is caused by dark current (also called leakage current).
  • dark current also called leakage current
  • a so-called dummy sensor is used to detect only the dark current.
  • a configuration in which a light-detecting light-detecting element (reference element) is provided is known (see Japanese Patent Application Laid-Open No. 2007-18458).
  • the output from the reference element reflects the dark current component, the output from the reference element is subtracted from the output of the light detection element in the circuit at the subsequent stage of the photosensor, thereby reducing the environment.
  • a sensor output in which an offset due to a temperature change is compensated can be obtained.
  • an object of the present invention is to provide a display device capable of ensuring a wide dynamic range of an optical sensor even when an offset due to a change in environmental temperature is compensated using an output of a reference element.
  • the display device disclosed herein is a display device including a photosensor in a pixel region of an active matrix substrate, and the photosensor outputs a sensor signal corresponding to the amount of received light, and the photodetection And a reference sensor that outputs a sensor signal corresponding to an offset component, wherein the display device includes a sensor signal output from the reference sensor and a standard offset value.
  • the offset comparison circuit for calculating the degree of divergence of the optical sensor and the drive signal generation circuit for adjusting the potential of the drive signal of the photosensor according to the degree of divergence obtained by the offset comparison circuit.
  • the present invention it is possible to provide a display device that can ensure a wide dynamic range of an optical sensor even when an offset due to a change in environmental temperature is compensated using the output of a reference element.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram showing a configuration of one pixel in the display device according to the first embodiment of the present invention.
  • FIG. 3A is an equivalent circuit diagram of the light detection sensor.
  • FIG. 3B is an equivalent circuit diagram of the reference sensor.
  • FIG. 4 is a timing chart showing the waveforms of the reset signal supplied from the reset signal line RST and the read signal supplied from the read signal line RWS to the optical sensor in the display device according to the first embodiment of the present invention. is there.
  • FIG. 5 is a waveform diagram showing the relationship between the input signal (reset signal, readout signal) and V INT in the photosensor of the first embodiment.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram showing a configuration of one pixel in the display device according to the first embodiment of the present invention.
  • FIG. 6 is a block diagram illustrating a schematic configuration of a compensation circuit included in the display device of the first embodiment.
  • FIG. 7 is a waveform diagram showing an example of a read signal after being adjusted by the compensation circuit.
  • FIG. 8 shows a high level V RWS. When the potential of H is V DD , the potential change of V INT (broken line) and the read signal high level V RWS. It is a signal waveform diagram showing the potential change (solid line) of V INT when the potential of H is (V DD + ⁇ ).
  • FIG. 9 is a waveform diagram showing another example of the read signal after being adjusted by the compensation circuit.
  • FIG. 10 is a timing chart showing sensor drive timings in the display device according to the first embodiment.
  • FIG. 11 is a circuit diagram showing the internal configuration of the sensor pixel readout circuit.
  • FIG. 12 is a waveform diagram showing the relationship among the readout signal, the sensor output, and the output of the sensor pixel readout circuit.
  • FIG. 13 is a circuit diagram illustrating a configuration example of the sensor column amplifier.
  • FIG. 14 is an equivalent circuit diagram of the photodetection sensor according to the second embodiment.
  • FIG. 15 is a CV characteristic diagram of the variable capacitor C INT included in the photosensor according to the second embodiment.
  • FIG. 16 is a waveform diagram showing the relationship between the input signal (reset signal, readout signal) and V INT in the photosensor according to the second embodiment.
  • FIG. 17 is a waveform diagram showing a change in the potential V INT of the storage node from the end of the integration period to the reading period.
  • FIG. 18A is a schematic cross-sectional view showing the movement of charges when the potential of the gate electrode is lower than the threshold voltage in the variable capacitor.
  • FIG. 18B is a schematic cross-sectional view showing the movement of charges when the potential of the gate electrode is higher than the threshold voltage in the variable capacitor.
  • FIG. 19 is a block diagram illustrating a schematic configuration of a compensation circuit according to the second embodiment. 20 shows the potential change (broken line) of V INT before correction by the compensation circuit 70 and the low level V RWS. It is a signal waveform diagram showing the potential change (solid line) of V INT when the potential of L is lowered by ⁇ .
  • FIG. 21 is a block diagram illustrating a schematic configuration of a compensation circuit according to the third embodiment.
  • FIG. 22 is a waveform diagram showing an example of the reset signal after being adjusted by the compensation circuit of the third embodiment.
  • FIG. 23 shows a high level V RST. When the potential of H is V SS , the potential change of V INT (broken line) and the high level V RST. It is a signal waveform diagram showing the potential change (solid line) of V INT when the potential of H is (V SS + ⁇ ).
  • FIG. 24 is an equivalent circuit diagram showing a configuration of one pixel in a display device according to a modification of the third embodiment.
  • FIG. 25 is a timing chart showing the waveforms of the reset signal supplied from the reset signal line RST and the read signal supplied from the read signal line RWS to the optical sensor in the display device according to the modification of the third embodiment. is there.
  • FIG. 26 is a waveform diagram showing changes in V INT in the display device according to the modification of the third embodiment.
  • FIG. 27 is an equivalent circuit diagram showing a configuration of one pixel in the display device according to the fourth embodiment.
  • FIG. 28 is a block diagram illustrating a schematic configuration of a compensation circuit according to the fourth embodiment.
  • FIG. 29 is a signal showing the potential change of V INT before the reset level potential V REF is adjusted (broken line) and the potential change of V INT after the reset level potential V REF is adjusted higher by ⁇ (solid line).
  • FIG. 30 is an equivalent circuit diagram illustrating a configuration of one pixel in the display device according to the fifth embodiment.
  • FIG. 31 is a signal showing the potential change of V INT before the reset level potential V REF is adjusted (broken line) and the potential change of V INT after the reset level potential V REF is adjusted higher by ⁇ (solid line). It is a waveform diagram.
  • a display device is a display device including an optical sensor in a pixel region of an active matrix substrate, and the optical sensor outputs a sensor signal corresponding to the amount of received light;
  • a reference sensor that outputs a sensor signal corresponding to an offset component, and has a configuration in which a light shielding film is added to the light detection sensor, and the display device includes a sensor signal output from the reference sensor,
  • An offset comparison circuit that obtains a deviation degree from a standard offset value, and a drive signal generation circuit that adjusts the potential of the drive signal of the photosensor according to the deviation degree obtained by the offset comparison circuit.
  • the optical sensor is connected between a light receiving element, a capacitor that charges and discharges an output current from the light receiving element, and one end of the light receiving element and one end of the capacitor.
  • the generation circuit adjusts at least one of a high level potential and a low level potential of the read signal.
  • the optical sensor includes a light receiving element, a variable capacitor that charges and discharges an output current from the light receiving element, and one end of the light receiving element and one end of the capacitor.
  • the driving device comprising: a connected switching element; a reset signal line connected to the other end of the light receiving element for supplying a reset signal; and a read signal line connected to the other end of the capacitor for supplying a read signal.
  • the signal generation circuit adjusts the low level potential of the read signal.
  • the optical sensor is connected between a light receiving element, a capacitor that charges and discharges an output current from the light receiving element, and one end of the light receiving element and one end of the capacitor.
  • a switching signal, a reset signal wiring connected to the other end of the light receiving element and supplying a reset signal, and a readout signal wiring supplying a readout signal to the photosensor, and the drive signal generation circuit includes The high-level potential of the reset signal is adjusted.
  • the fifth configuration is a configuration in which, in the fourth configuration, the switching circuit includes one transistor, and the read signal wiring is connected to the other end of the capacitor.
  • the switching circuit includes a first transistor and a second transistor, and the control electrode of the first transistor is one end of the light receiving element and one end of the capacitor. And one of two electrodes other than the control electrode in the first transistor is connected to a wiring for supplying a constant voltage, and two electrodes other than the control electrode in the first transistor are connected to each other.
  • the other is connected to one of the two electrodes other than the control electrode in the second transistor, the other of the two electrodes other than the control electrode in the second transistor is connected to the output wiring of the sensor signal, and
  • the readout signal wiring is connected to the control electrode of the second transistor, and the other end of the capacitor is connected to the wiring for supplying a constant voltage.
  • the switching circuit includes a first transistor, a second transistor, and a third transistor, and the control electrode of the first transistor is one end of the light receiving element. And one end of two electrodes other than the control electrode in the first transistor are connected to a wiring for supplying a constant voltage, and other than the control electrode in the first transistor The other of the two electrodes is connected to one of the two electrodes other than the control electrode in the second transistor, and the other of the two electrodes other than the control electrode in the second transistor is connected to the output wiring of the sensor signal.
  • the other end of the capacitor is connected to a wiring for supplying a constant voltage
  • the readout signal wiring is connected to the control electrode of the second transistor
  • the reset signal wiring is connected to the control electrode of the third transistor, one of the two electrodes other than the control electrode of the third transistor is connected to one end of the light receiving element, and the third transistor
  • the other of the two electrodes other than the control electrode of the transistor is connected to a wiring for supplying a reference voltage, and the drive signal generation circuit adjusts the potential of the reference voltage of the third transistor.
  • the switching circuit includes a first transistor and a second transistor, and a control electrode of the first transistor includes one end of the light receiving element and one end of the capacitor.
  • One of the two electrodes other than the control electrode in the first transistor is connected to a wiring for supplying a constant voltage, and the other of the two electrodes other than the control electrode in the first transistor Is connected to the output wiring of the sensor signal, the other end of the capacitor is connected to the readout signal wiring, the reset signal wiring is connected to the control electrode of the second transistor, and the second transistor
  • One of the two electrodes other than the control electrode is connected to one end of the light receiving element, and the two electrodes other than the control electrode of the second transistor It is connected to the reference voltage to a wiring for supplying the drive signal generating circuit is configured to adjust at least one of the potential of high level and a low level of the read signal.
  • the switching circuit includes a first transistor and a second transistor, and a control electrode of the first transistor includes one end of the light receiving element and one end of the capacitor.
  • One of the two electrodes other than the control electrode in the first transistor is connected to a wiring for supplying a constant voltage
  • the other of the two electrodes other than the control electrode in the first transistor Is connected to the output wiring of the sensor signal
  • the other end of the capacitor is connected to the readout signal wiring
  • the reset signal wiring is connected to the control electrode of the second transistor
  • One of the two electrodes other than the control electrode is connected to one end of the light receiving element, and the two electrodes other than the control electrode of the second transistor It is connected to the reference voltage to a wiring for supplying the drive signal generation circuit is configured to adjust the potential of the reference voltage.
  • a display device includes a counter substrate facing the active matrix substrate and a sandwich between the active matrix substrate and the counter substrate in any of the first to ninth configurations. It is preferable that the liquid crystal display further includes a liquid crystal.
  • the display device according to the present invention is implemented as a liquid crystal display device.
  • the display device according to the present invention is not limited to the liquid crystal display device, and is an active matrix.
  • the present invention can be applied to any display device using a substrate.
  • the display device according to the present invention includes a touch panel display device that performs an input operation by detecting an object close to the screen by using an optical sensor, and a display for bidirectional communication including a display function and an imaging function. Use as a device is assumed.
  • each drawing referred to below shows only the main members necessary for explaining the present invention in a simplified manner among the constituent members of the embodiment of the present invention for convenience of explanation. Therefore, the display device according to the present invention can include arbitrary constituent members that are not shown in the drawings referred to in this specification. Moreover, the dimension of the member in each figure does not represent the dimension of an actual structural member, the dimension ratio of each member, etc. faithfully.
  • FIG. 1 is a block diagram showing a schematic configuration of an active matrix substrate 100 provided in a liquid crystal display device according to an embodiment of the present invention.
  • an active matrix substrate 100 includes a pixel region 1, a display gate driver 2, a display source driver 3, a sensor column driver 4, a sensor row driver 5, and a buffer amplifier 6 on a glass substrate.
  • FPC connector 7 is provided at least.
  • a signal processing circuit 8 for processing an image signal captured by a light detection element (described later) in the pixel region 1 is connected to the active matrix substrate 100 via the FPC connector 7 and the FPC 9. .
  • the above-described constituent members on the active matrix substrate 100 can be formed monolithically on the glass substrate by a semiconductor process. Or it is good also as a structure which mounted the amplifier and drivers among said structural members on the glass substrate by COG (Chip On Glass) technique etc., for example. Alternatively, it is conceivable that at least a part of the constituent members shown on the active matrix substrate 100 in FIG. 1 is mounted on the FPC 9.
  • the active matrix substrate 100 is bonded to a counter substrate (not shown) having a counter electrode formed on the entire surface, and a liquid crystal material is sealed in the gap.
  • the pixel area 1 is an area where a plurality of pixels are formed in order to display an image.
  • an optical sensor for capturing an image is provided in each pixel in the pixel region 1.
  • FIG. 2 is an equivalent circuit diagram showing the arrangement of pixels and photosensors in the pixel region 1 of the active matrix substrate 100.
  • one pixel is formed by picture elements of three colors of R (red), G (green), and B (blue) (the picture elements are also called sub-pixels).
  • One photosensor constituted by one photodiode (photodiode D1 in the example of FIG. 2), a capacitor CINT, and a thin film transistor M2 is provided in one pixel that is configured.
  • the pixel region 1 includes pixels arranged in a matrix of M rows ⁇ N columns and photosensors arranged in a matrix of M rows ⁇ N columns. As described above, the number of picture elements is M ⁇ 3N.
  • the pixel region 1 has gate lines GL and source lines COL arranged in a matrix as wiring for the pixels.
  • the gate line GL is connected to the display gate driver 2.
  • the source line COL is connected to the display source driver 3.
  • the gate lines GL are provided in M rows in the pixel region 1.
  • three source lines COL are provided for each pixel in order to supply image data to the three picture elements in one pixel.
  • a thin film transistor (TFT) M1 is provided as a pixel switching element at the intersection of the gate line GL and the source line COL.
  • the thin film transistor M1 provided in each of the red, green, and blue picture elements is denoted as M1r, M1g, and M1b.
  • the thin film transistor M1 has a gate electrode connected to the gate line GL, a source electrode connected to the source line COL, and a drain electrode connected to a pixel electrode (not shown).
  • a liquid crystal capacitor LC is formed between the drain electrode of the thin film transistor M1 and the counter electrode (VCOM).
  • an auxiliary capacitor CLS is formed between the drain electrode and the TFTCOM.
  • the pixel driven by the thin film transistor M1r connected to the intersection of one gate line GLi and one source line COLrj is provided with a red color filter corresponding to this pixel.
  • red image data is supplied from the display source driver 3 via the source line COLrj, it functions as a red picture element.
  • the pixel driven by the thin film transistor M1g connected to the intersection of the gate line GLi and the source line COLgj is provided with a green color filter so as to correspond to the picture element, and the display source is connected via the source line COLgj.
  • green image data is supplied from the driver 3, it functions as a green picture element.
  • the picture element driven by the thin film transistor M1b connected to the intersection of the gate line GLi and the source line COLbj is provided with a blue color filter so as to correspond to the picture element, and the display source is connected via the source line COLbj.
  • blue image data is supplied from the driver 3, it functions as a blue picture element.
  • one photosensor is provided for each pixel (three picture elements) in the pixel region 1.
  • the arrangement ratio of the pixels and the photosensors is not limited to this example and is arbitrary.
  • one photosensor may be arranged for each picture element, or one photosensor may be arranged for a plurality of pixels.
  • the optical sensor includes a photodiode D1, a capacitor C INT, and a thin film transistor M2.
  • a photodiode D1 for example, a lateral structure or a stacked structure PN junction or PIN junction diode can be used.
  • the photosensor provided with the photodiode D1 functions as a photodetection sensor that outputs a sensor signal corresponding to the amount of received light.
  • the display device has a configuration in which a light-shielding film is added to the light detection sensor in a part of pixels of the pixel region, and the reference sensor outputs a sensor signal corresponding to the offset component. It has.
  • FIG. 3A is an equivalent circuit diagram of a light detection sensor provided with a photodiode D1.
  • FIG. 3B is an equivalent circuit diagram of the reference sensor including the photodiode D2.
  • the reference sensor has the same configuration as the photodetection sensor except that it includes a light shielding film LS.
  • the photodetection sensor photodiode D1 and the reference sensor photodiode D2 are designed to have the same IV characteristics.
  • the light shielding film LS needs to be provided so as to cover at least the light detection unit in the photodiode D2.
  • the light shielding film LS may be provided so as to cover the entire circuit of the reference sensor or the entire pixel including the reference sensor.
  • a reference sensor may be disposed on the peripheral pixel of the pixel region 1.
  • a reference sensor may be arranged at a pixel at one end or both ends in the row direction or the column direction of the pixel region 1.
  • the source line COLr also serves as the wiring VDD for supplying the constant voltage V DD from the sensor column driver 4 to the photosensor. Further, the source line COLg also serves as the sensor output wiring OUT.
  • a reset signal line RST for supplying a reset signal is connected to the anode of the photodiode D1.
  • the cathode of the photodiode D1 is connected between the gate of the thin film transistor M2 and one of the electrodes of the capacitor CINT .
  • the drain of the thin film transistor M2 is connected to the wiring VDD, and the source is connected to the wiring OUT.
  • the sensor row driver 5 sequentially selects a set of the reset signal wiring RSTi and the readout signal wiring RWSi shown in FIG. 2 at a predetermined time interval (t row ). As a result, the rows of photosensors from which signal charges are to be read out in the pixel region 1 are sequentially selected.
  • the drain of a thin film transistor M3, which is an insulated gate field effect transistor, is connected to the end of the wiring OUT.
  • An output wiring SOUT is connected to the drain of the thin film transistor M3, and the potential V SOUT of the drain of the thin film transistor M3 is output to the sensor column driver 4 as an output signal from the photosensor.
  • the source of the thin film transistor M3 is connected to the wiring VSS.
  • the gate of the thin film transistor M3 is connected to a reference voltage power source (not shown) via the reference voltage wiring VB.
  • the light detection sensor including the photodiode D1 and the reference sensor including the photodiode D2 are different only in that the photodiode D2 does not receive external light.
  • An operation example of the light detection sensor having the photodiode D1 will be described.
  • FIG. 4 is a timing chart showing waveforms of a reset signal supplied from the reset signal wiring RST and a readout signal supplied from the readout signal wiring RWS to the optical sensor.
  • FIG. 5 is a waveform diagram showing the relationship between the input signal (reset signal, readout signal) and V INT in the photosensor of the first embodiment.
  • the high level V RST. H is a constant voltage V SSS (for example, 0 V), a low level V RST. L is a constant voltage V SSR (for example, ⁇ 4 V).
  • the high level V RWS. H is a constant voltage V DDD (for example, 8 V), a low level V RWS. L is a constant voltage V DDR (for example, 0 V).
  • the high level V RST. H (V SSS ) and the low level V RWS. L (V DDR ) was assumed to be the same potential (0 V). However, these voltage examples are merely examples, and the potential of each level can be set as appropriate.
  • the photodiode D1 becomes a forward bias.
  • the potential V INT of the gate electrode of the thin film transistor M2 is lower than the threshold voltage of the thin film transistor M2, the thin film transistor M2 is in a non-conductive state.
  • the potential V INT at the connection point INT at the time of reset is expressed by the following equation (1).
  • V INT V RST. H -V F (1)
  • V RST. H is 0V is a high-level reset signal
  • V F is the forward voltage of the photodiode D1. Since V INT at this time is lower than the threshold voltage of the transistor M2, the transistor M2 is non-conductive in the reset period.
  • the reset signal is low level VRST.
  • the photocurrent integration period (t INT ) begins.
  • the light detecting sensor photodiode D1 is provided, the sum of the photocurrent I PHOTO dark current I DARK caused by the incident light flows out from the capacitor C INT, discharge capacitor C INT.
  • the potential V INT at the connection point INT at the end of the integration period is expressed by the following equation (2).
  • ⁇ V RST is the pulse amplitude (V RST.H -V RST.L ) of the reset signal
  • C PD is the capacitance of the photodiode D1.
  • C T is the total capacity of the connection point INT. That is, C T is equal to the sum of the capacitance C INT of the capacitor C INT , the capacitance C PD of the photodiode D1, and the capacitance C TFT of the transistor M2.
  • V INT V RST. H ⁇ V F ⁇ V RST ⁇ C PD / C T -(I PHOTO + I DARK ) ⁇ t INT / C T (2)
  • the component of the photocurrent I PHOTOTO is zero in the above equation (2), and only the dark current I DARK discharges the capacitor C INT . Note that also in the integration period, since V INT is lower than the threshold voltage of the transistor M2, the transistor M2 is non-conductive.
  • V INT V RST. H ⁇ V F ⁇ (I PHOTO + I DARK ) ⁇ t INT / C T + ⁇ V RWS ⁇ C INT / C T (3)
  • ⁇ V RWS is a pulse amplitude (V RWS.H ⁇ V RWS.L ) of the read signal. Accordingly, the potential V INT at the connection point INT becomes higher than the threshold voltage of the transistor M2. For this reason, the transistor M2 becomes conductive, and functions as a source follower amplifier together with the bias transistor M3 provided at the end of the wiring OUT in each column. That is, from the light detection sensor including the photodiode D1, as the output signal voltage Vout_D1 from the output wiring SOUT from the drain of the thin film transistor M3, the photocurrent I PHOTO and dark current due to the light incident on the photodiode D1 during the integration period A voltage obtained by amplifying the integral value of the sum with I DARK is obtained.
  • a voltage obtained by amplifying the integrated value of the dark current I DARK in the integration period is obtained as the output signal voltage Vout_D2 from the output wiring SOUT from the drain of the thin film transistor M3.
  • the waveform indicated by the solid line represents a change in the potential V INT in the photodetection sensor having the photodiode D ⁇ b> 1 when external light is incident.
  • a waveform indicated by a broken line represents a change in the potential V INT in the reference sensor having the photodiode D2.
  • the drop in the potential V INT from the reset level (0 V in the example of FIG. 5) corresponds to an offset component accompanying dark current or the like.
  • the display device includes a compensation circuit 60 shown in FIG.
  • the compensation circuit 60 is provided outside the active matrix substrate 100 (for example, in the signal processing circuit 8), but may be provided in the sensor row driver 5.
  • the compensation circuit 60 includes an offset comparison circuit 61 and an RWS generation circuit 62 (drive signal generation circuit).
  • the offset comparison circuit 61 compares the output signal voltage Vout_D2 from the reference optical sensor with a predetermined standard offset value to obtain the degree of divergence, and outputs a control signal corresponding to the obtained degree of divergence to the RWS generation circuit 62. Output to.
  • the RWS generation circuit 62 controls the amplitude of the read signal (RWS) based on the control signal from the offset comparison circuit 61.
  • the offset comparison circuit 61 uses a value obtained by A / D converting the output signal voltage Vout_D2 obtained from the reference photosensor when the ambient environment such as temperature and illuminance is set to a predetermined condition.
  • the value is stored in the memory in advance, for example, before factory shipment.
  • the sensor output characteristic with respect to the illuminance is linear (including 0 lux in which no light is incident).
  • the offset comparison circuit 61 receives the output signal voltage Vout_D2 (output from the reference sensor) and performs A / D conversion on the output signal voltage Vout_D2 and the degree of deviation between the standard offset value and the standard offset value. Ask for.
  • the offset comparison circuit 61 stores, for example, a function or a lookup table that outputs an adjustment value of the amplitude of the read signal as a control signal when the degree of deviation between the gradation data and the standard offset value is input. Has been. Using this function or table, the offset comparison circuit 61 outputs a control signal (adjustment value of the amplitude of the read signal) according to the degree of deviation between the gradation data of the output signal voltage Vout_D2 of the reference sensor and the standard offset value. To do.
  • the adjustment of the amplitude of the read signal by the compensation circuit 60 may be performed for each frame, and there is no particular limitation on the execution timing, for example, at a predetermined time interval in addition to when the display device is activated.
  • FIG. 7 is a waveform diagram showing an example of the read signal after being adjusted by the compensation circuit 60.
  • the RWS generation circuit 62 generates a high level V RWS.
  • the amplitude of the read signal (V RWS.H ⁇ V RWS.L ) is increased by ⁇ by increasing the potential of H by ⁇ with respect to V DDD before correction (see FIG. 4).
  • This offset potential ⁇ is a value determined by the offset comparison circuit 61 according to the degree of deviation between the output signal voltage Vout_D2 of the reference sensor and the standard offset value.
  • FIG. 8 shows a high level V RWS.
  • the potential change of V INT (broken line) and the read signal high level V RWS.
  • It is a signal waveform diagram showing the potential change (solid line) of V INT when the potential of H is (V DDD + ⁇ ).
  • the read signal high level V RWS By setting the potential of H to (V DDD + ⁇ ), the potential of V INT increases by a voltage ⁇ V corresponding to the offset ⁇ .
  • the magnitude of the voltage ⁇ V is strictly ( ⁇ ⁇ C INT / C T ) according to the above equation (3).
  • the high level V RWS Of the read signal according to the degree of deviation between the gradation data of the output signal voltage Vout_D2 and the standard offset value .
  • the potential of H By setting the potential of H to (V DDD + ⁇ ), a signal in which the offset due to dark current or the like is eliminated can be obtained as the output signal voltage Vout_D1.
  • the present embodiment there is no need to subtract the output of the reference sensor from the output of the light detection sensor as in the prior art, so that there is no problem that the dynamic range of the sensor output is narrowed.
  • a display device that can detect the intensity of external light with high accuracy without being influenced by the environmental temperature and that includes a photosensor with a wide dynamic range.
  • the read signal high level V RWS.
  • the amplitude of the read signal was increased by ⁇ .
  • the low level V RWS As shown in FIG. 9, the low level V RWS.
  • the potential of L By changing the potential of L from V SSR to (V SSR - ⁇ ), the amplitude of the read signal can be increased by ⁇ , so the same effect can be obtained.
  • the source lines COLr and COLg are shared as the optical sensor wirings VDD and OUT, as shown in FIG. 10, the source lines COLr, COLg, and COLb are connected via the source lines COLr, COLg, and COLb. It is necessary to distinguish the timing for inputting the image data signal for display from the timing for reading the sensor output.
  • the sensor output is read using the horizontal blanking period or the like. That is, after the input of the display image data signal is finished, the constant voltage V DDD is applied to the source line COLr.
  • HSYNC in FIG. 10 indicates a horizontal synchronization signal.
  • the sensor column driver 4 includes a sensor pixel readout circuit 41, a sensor column amplifier 42, and a sensor column scanning circuit 43.
  • An output wiring SOUT (see FIG. 2) that outputs the sensor output V SOUT from the pixel region 1 is connected to the sensor pixel readout circuit 41.
  • the sensor pixel readout circuit 41 outputs the peak hold voltage V Sj of the sensor output V SOUTj to the sensor column amplifier 42.
  • V COUT is output to the buffer amplifier 6.
  • FIG. 11 is a circuit diagram showing the internal configuration of the sensor pixel readout circuit 41.
  • FIG. 12 is a waveform diagram showing the relationship between the readout signal V RWS , the sensor output V SOUT, and the output V S of the sensor pixel readout circuit.
  • the read signal is at the high level V RWS.
  • a source follower amplifier is formed by the thin film transistors M2 and M3, and the sensor output V SOUT is accumulated in the sample capacitor C SAM of the sensor pixel readout circuit 41.
  • the read signal is low level V RWS.
  • the output voltage V S from the sensor pixel readout circuit 41 to the sensor column amplifier 42 is the peak value of the sensor output V SOUT as shown in FIG. Is held at a level equal to.
  • each column amplifier includes thin film transistors M6 and M7.
  • the buffer amplifier 6 further amplifies V COUT output from the sensor column amplifier 42 and outputs the amplified signal to the signal processing circuit 8 as a panel output (photosensor signal) V out .
  • the sensor column scanning circuit 43 may scan the optical sensor columns one by one as described above, but is not limited thereto, and may be configured to interlace scan the optical sensor columns. Further, the sensor column scanning circuit 43 may be formed as a multi-phase driving scanning circuit such as a four-phase.
  • the display device obtains a panel output VOUT corresponding to the amount of light received by the photodiode D1 formed for each pixel in the pixel region 1.
  • the panel output VOUT is sent to the signal processing circuit 8, A / D converted, and stored in a memory (not shown) as panel output data. That is, the same number of panel output data as the number of pixels (number of photosensors) in the pixel region 1 is stored in this memory.
  • the signal processing circuit 8 performs various signal processing such as image capture and touch area detection using the panel output data stored in the memory.
  • the same number of panel output data as the number of pixels (number of photosensors) in the pixel region 1 is accumulated in the memory of the signal processing circuit 8.
  • the number of pixels is not necessarily limited due to restrictions such as memory capacity. It is not necessary to store the same number of panel output data.
  • the amplitude of the readout signal is adjusted according to the degree of deviation between the gradation data of the output signal voltage Vout_D2 and the standard offset value.
  • the display device has the first feature in that a variable capacitor is used as the capacitance of the photosensor and that the compensation circuit 60 adjusts the low-level potential of the read signal instead of the amplitude of the read signal. This is different from the display device according to the embodiment.
  • FIG. 14 is an equivalent circuit diagram of the photodetection sensor according to the second embodiment.
  • the photodetection sensor according to the present embodiment is different from the photodetection sensor according to the first embodiment in that the capacitance C INT is a variable capacitance.
  • the reference sensor according to the present embodiment also has the same variable capacitance as the photodetection sensor as the capacitance C INT .
  • the variable capacitor for example, a p-channel MOS capacitor or an n-channel MOS capacitor can be used.
  • FIG. 15 is a CV characteristic diagram of the variable capacitor C INT of this embodiment.
  • the horizontal axis represents the interelectrode voltage V CAP of the variable capacitor C INT
  • the vertical axis represents the capacitance.
  • the variable capacitance C INT has a constant capacitance while the interelectrode voltage V CAP is small, but the capacitance changes sharply before and after the threshold value of the interelectrode voltage V CAP.
  • the characteristics of the variable capacitor C INT can be dynamically changed by the potential of the read signal supplied from the wiring RWS.
  • the photosensor according to the present embodiment can amplify and read out the potential change of the storage node in the integration period t INT as shown in FIG.
  • FIG. 16 is merely a specific example, but the low level V RST. L is ⁇ 1.4V, and the reset signal high level V RST. H is 0V. Further, the low level V RWS. L is -3V, read signal high level V RWS. H is 12V. Also in FIG. 16, the waveform shown by the solid line represents the change in the potential V INT when the light incident on the photodiode D1 is small, and the waveform shown by the broken line is the case where the light of saturation level is incident on the photodiode D1. Represents a change in the potential V INT , and ⁇ V SIG is a potential difference proportional to the amount of light incident on the photodiode D1.
  • the potential change of the accumulation node in the integration period t INT when the light of the saturation level is incident is relatively small, but in the readout period (the potential of the readout signal is at the high level V RWS.H. During this period, the potential V INT of this storage node is amplified and read out.
  • FIG. 17 is a waveform diagram showing a change in the potential V INT of the storage node from the end of the integration period to the reading period.
  • a waveform w1 indicated by a solid line represents a change in the potential V INT when light is incident on the photodiode D1
  • a waveform w2 indicated by a broken line is a potential when light is incident on the photodiode D1. It represents a change in V INT .
  • the read signal supplied from the wiring RWS is low level V RWS.
  • Time t 2 is the time when the transistor M2 is turned on and the sensor output is sampled.
  • Time t 1 is the time when the read signal reaches the threshold voltage V off of the variable capacitance C INT.
  • Time t 1 ′ is the time when the read signal reaches the threshold voltage V off of the variable capacitor C INT when light is incident on the photodiode D1 (in the case of the waveform w2). That is, the operating characteristics of the variable capacitor C INT vary depending on the magnitude relationship between the potential supplied from the read wiring RWS and the threshold voltage V off .
  • 18A and 18B are schematic cross-sectional views showing the difference in charge transfer according to the potential of the gate electrode in the variable capacitor C INT when the variable capacitor C INT is formed of a p-channel MOS capacitor.
  • the variable capacitor C INT includes a gate electrode 111, an n ⁇ region 107 formed in the silicon film, and an insulating film (not shown) provided therebetween.
  • 18A and 18B is a p + region formed by doping an n-type silicon film with a p-type impurity such as boron.
  • the variable capacitance C INT is always on, after time t 1 is turned off. That is, while the potential of the wiring RWS is equal to or lower than the threshold voltage V off , the charge Q inj below the gate electrode 111 moves as shown in FIG. 18A. On the other hand, when the potential of the wiring RWS exceeds the threshold voltage V off , the charge Q inj under the gate electrode 111 does not move as shown in FIG. 18B.
  • the potential of the read signal supplied from the read wiring RWS is high level V RWS.
  • the potential V INT (t s ) of the storage node at the sample time t s after reaching H is as shown in the following equation. Note that ⁇ V INT shown in FIG. 16 corresponds to the difference between V INT (t 0 ) and V INT (t s ), and is equal to Q inj / C INT .
  • ⁇ V SIG (t 0 ) at the end of the integration period is amplified to ⁇ V SIG (t 1 ).
  • the potential difference after the push-up becomes larger than the potential difference of the storage node due to the difference in illuminance on the light receiving surface at the end of the integration period.
  • the readout period in the dark state is greater than the potential difference between the potential of the storage node at the end of the integration period in the dark state and the potential of the storage node at the end of the integration period in the case where light of saturation level is incident.
  • the reference sensor since it is shielded so as not to receive external light, only a dark current component due to temperature change, ambient light (backlight light, etc.) or a change with time is detected. .
  • FIG. 19 is a block diagram showing a schematic configuration of the compensation circuit 70 according to the present embodiment.
  • the compensation circuit 70 is provided outside the active matrix substrate 100 (for example, in the signal processing circuit 8), but may be provided in the sensor row driver 5.
  • the compensation circuit 70 includes an offset comparison circuit 61 and an RWS_L generation circuit 72.
  • the offset comparison circuit 61 compares the output signal voltage Vout_D2 from the reference optical sensor with a predetermined standard offset value to obtain the degree of deviation, and outputs a control signal corresponding to the obtained degree of deviation to the RWS_L generation circuit 72. Output to.
  • the RWS_L generation circuit 72 controls the low-level potential (V RWS.L ) of the read signal (RWS) based on the control signal from the offset comparison circuit 61. Specifically, according to the degree of deviation between the output signal Vout_D2 of the reference sensor and the standard offset value, V RWS. Lower the potential of L by ⁇ . That is, the offset potential ⁇ is a value determined by the offset comparison circuit 61 according to the degree of deviation between the output signal Vout_D2 of the reference sensor and the standard offset value.
  • V INT shows the potential change (broken line) of V INT before correction by the compensation circuit 70 and the low level V RWS. It is a signal waveform diagram showing the potential change (solid line) of V INT when the potential of L is lowered by ⁇ . As shown in FIG. 20, the low level V RWS. By reducing the potential of L by ⁇ , the potential of V INT increases by a voltage ⁇ V corresponding to the offset ⁇ .
  • the low-level potential of the read signal is adjusted according to the degree of deviation between the gradation data of the output signal voltage Vout_D2 and the standard offset value.
  • the configuration of the light sensor (the light detection sensor and the reference sensor) is the same as that of the first embodiment.
  • the display device according to the present embodiment differs from the first embodiment in the configuration of the compensation circuit. That is, instead of the compensation circuit 60 that adjusts the amplitude of the read signal disclosed in the first embodiment, the display device according to this embodiment includes a compensation circuit 80 that adjusts the high-level potential of the reset signal. Yes.
  • FIG. 21 is a block diagram showing a schematic configuration of the compensation circuit 80 of the present embodiment.
  • the compensation circuit 80 is provided outside the active matrix substrate 100 (for example, in the signal processing circuit 8), but may be provided in the sensor row driver 5.
  • the compensation circuit 80 includes an offset comparison circuit 61 and an RST_H generation circuit 82.
  • the offset comparison circuit 61 compares the output signal voltage Vout_D2 from the reference photosensor with a predetermined standard offset value to obtain the degree of divergence, and generates a control signal corresponding to the obtained degree of divergence RST_H generation circuit 82. Output to.
  • the RST_H generation circuit 82 adjusts the high-level potential (V RST.H ) of the reset signal based on the control signal from the offset comparison circuit 61.
  • FIG. 22 is a waveform diagram showing an example of the read signal after being adjusted by the compensation circuit 80.
  • the RST_H generation circuit 82 generates a high-level potential V RST. H is increased by ⁇ relative to V SSS before correction (see FIG. 4).
  • This offset potential ⁇ is a value determined by the offset comparison circuit 61 according to the degree of deviation between the output signal voltage Vout_D2 of the reference sensor and the standard offset value.
  • FIG. 23 shows a high level V RST.
  • the potential change of V INT (broken line) and the high level V RST.
  • It is a signal waveform diagram showing the potential change (solid line) of V INT when the potential of H is (V SSS + ⁇ ).
  • the high-level potential V RST By setting H to (V SSS + ⁇ ), the potential of V INT increases by a voltage ⁇ V corresponding to the offset ⁇ .
  • the high level V RST As described above, the high level V RST. Of the reset signal according to the degree of deviation between the gradation data of the output signal voltage Vout_D2 and the standard offset value .
  • the potential of H By setting the potential of H to (V SSS + ⁇ ), as the output signal voltage Vout_D1, a signal in which the offset due to dark current or the like is eliminated can be obtained.
  • FIG. 24 is an equivalent circuit diagram illustrating a configuration of one pixel in the display device according to the first modification of the third embodiment.
  • the optical sensor of the display device according to the first modification further includes a thin film transistor M4 in addition to the photodiode D1, the capacitor C INT , and the thin film transistor M2.
  • a part of the pixels in the pixel region 1 includes a reference sensor provided with a photodiode D2 including a light shielding film LS instead of the photodiode D1. It is.
  • one electrode of the capacitor C INT is connected between the gate electrode of the cathode and the thin film transistor M2 of the photodiode D1, and the other electrode of the capacitor C INT, connected to the wiring VDD Has been.
  • the drain of the thin film transistor M2 is connected to the wiring VDD, and the source is connected to the drain of the thin film transistor M4.
  • the gate of the thin film transistor M4 is connected to the read signal wiring RWS.
  • the source of the thin film transistor M4 is connected to the wiring OUT.
  • one of the electrodes of the capacitor C INT and the drain of the thin film transistor M2 are connected to a common constant voltage wiring (wiring VDD). However, they are connected to different constant voltage wirings. It may be a connected configuration.
  • FIG. 25 the operation of the optical sensor according to the first modification will be described with reference to FIGS. 25 and 26.
  • FIG. 25 is a timing chart showing waveforms of a reset signal supplied from the reset signal line RST to the optical sensor and a read signal supplied from the read signal line RWS.
  • FIG. 26 is a waveform diagram showing changes in V INT during the reset period, the integration period, and the readout period in the optical sensor of the first modification.
  • a broken line indicates a change in V INT before correcting the high-level potential of the reset signal
  • a solid line indicates a change in V INT after correction.
  • High level of reset signal VRST. H is set to a potential at which the thin film transistor M2 is turned on.
  • the high level V RST. H is equal to V DDD1
  • the low level V RST. L is equal to V DDR1
  • the high level V RWS. H is equal to V DDD2
  • the low level V RWS. L is equal to V DDR2 .
  • these voltage examples are merely examples, and the potential of each level can be set as appropriate.
  • the photodiode D1 becomes a forward bias.
  • the thin film transistor M2 is turned on, but since the read signal is at a low level and the thin film transistor M4 is turned off, there is no output to the wiring OUT.
  • the reset signal is low level VRST.
  • the photocurrent integration period (period t INT shown in FIGS. 25 and 26) starts.
  • the current by the photodiode flows out from the capacitor C INT, discharge capacitor C INT.
  • the sum of the photocurrent I PHOTO and dark current I DARK generated by the incident light flows out from the capacitor C INT .
  • the dark current I DARK flows out from the capacitor C INT .
  • V INT falls from the reset potential according to the intensity of incident light.
  • the thin film transistor M4 since the thin film transistor M4 is in an off state, there is no sensor output to the wiring OUT. It should be noted that when the photodiode D1 is irradiated with light having an upper limit of illuminance to be detected, the sensor output is minimized, that is, in this case, the potential (V INT ) of the gate electrode of the thin film transistor M2 slightly decreases the threshold value. It is desirable to design the sensor circuit so as to exceed the value.
  • the read signal rises to start the read period.
  • the thin film transistor M4 is turned on. Accordingly, an output from the thin film transistor M2 is output to the wiring OUT through the thin film transistor M4.
  • the thin film transistor M2 functions as a source follower amplifier together with the bias thin film transistor M3 provided at the end of the wiring OUT in each column.
  • the compensation circuit 80 offsets the high-level potential of the reset signal based on the output signal voltage Vout_D2 from the reference sensor including the photodiode D2. Is adjusted to be higher by the amount corresponding to ( ⁇ ). That is, as shown in FIG. 26, the high level potential V RST. By setting H to (V DDD1 + ⁇ ), the potential of V INT increases by a voltage ⁇ V corresponding to the offset ⁇ .
  • the high level V RST Of the reset signal according to the degree of deviation between the gradation data of the output signal voltage Vout_D2 and the standard offset value .
  • the potential of H By setting the potential of H to (V DDD1 + ⁇ ), a signal in which the offset due to dark current or the like is eliminated can be obtained as the output signal voltage Vout_D1.
  • FIG. 27 is an equivalent circuit diagram showing a configuration of one pixel in the display device according to the fourth embodiment.
  • the optical sensor of the display device according to the modification 2 further includes thin film transistors M4 and M5 in addition to the photodiode D1, the capacitor C INT and the thin film transistor M2. Note that, in some pixels of the pixel region 1, a reference sensor having a photodiode D2 having a light-shielding film LS is provided instead of the light detection sensor having the photodiode D1. This is the same as the embodiment.
  • one electrode of the capacitor C INT is connected between the cathode of the photodiode D1 and the gate of the thin film transistor M2.
  • the other electrode of the capacitor C INT is connected to GND.
  • the drain of the thin film transistor M2 is connected to the wiring VDD, and the source is connected to the drain of the thin film transistor M4.
  • the gate of the thin film transistor M4 is connected to the read signal wiring RWS.
  • the source of the thin film transistor M4 is connected to the wiring OUT.
  • the thin film transistor M5 has a gate connected to the reset signal line RST, a drain connected to the line REF, and a source connected to the cathode of the photodiode D1.
  • the wiring REF supplies a reset level potential VREF .
  • FIG. 29 is a waveform diagram showing changes in V INT during the reset period, the integration period, and the readout period in the photosensor of the present embodiment.
  • a broken line indicates a change in V INT before correcting the reset level potential V REF
  • a solid line indicates a change in V INT after correction.
  • High level of reset signal VRST. H is set to a potential at which the thin film transistor M5 is turned on.
  • the high level V RST. H is equal to V DDD1
  • the low level V RST. L is equal to V DDR1
  • the high level V RWS. H is equal to V DDD2
  • the low level V RWS. L is equal to V DDR2 .
  • these voltage examples are merely examples, and the potential of each level can be set as appropriate.
  • the reset signal is low level VRST.
  • the photocurrent integration period begins.
  • the thin film transistor M5 is turned off.
  • a reverse bias is applied to the photodiode D1.
  • the current by the photodiode D1 flows out from the capacitor C INT, discharge capacitor C INT.
  • the photodetection sensor provided with the photodiode D1 the sum of the photocurrent I PHOTO and dark current I DARK generated by the incident light flows out from the capacitor C INT .
  • the dark current I DARK flows out from the capacitor C INT .
  • the thin film transistor M4 since the thin film transistor M4 is in an off state, there is no sensor output to the wiring OUT.
  • the sensor output is minimized, that is, in this case, the potential (V INT ) of the gate electrode of the thin film transistor M2 slightly decreases the threshold value.
  • the read signal rises to start the read period.
  • the thin film transistor M4 is turned on. Accordingly, an output from the thin film transistor M2 is output to the wiring OUT through the thin film transistor M4.
  • the thin film transistor M2 functions as a source follower amplifier together with the bias thin film transistor M3 provided at the end of the wiring OUT in each column.
  • FIG. 28 is a block diagram illustrating a schematic configuration of a compensation circuit 90 included in the display device according to the fourth embodiment.
  • the compensation circuit 90 is provided outside the active matrix substrate 100 (for example, in the signal processing circuit 8), but may be provided in the sensor row driver 5.
  • the compensation circuit 90 includes an offset comparison circuit 61 and a REF generation circuit 92.
  • the offset comparison circuit 61 compares the output signal voltage Vout_D2 from the reference optical sensor with a predetermined standard offset value to obtain the degree of deviation, and generates a control signal corresponding to the obtained degree of deviation from the REF generation circuit 92. Output to.
  • the REF generation circuit 92 adjusts the reset level potential V REF supplied from the wiring REF based on the control signal from the offset comparison circuit 61. That is, the REF generation circuit 92 sets the reset level potential V REF higher by an amount ( ⁇ ) corresponding to the offset.
  • FIG. 29 is a signal showing the potential change of V INT before the reset level potential V REF is adjusted (broken line) and the potential change of V INT after the reset level potential V REF is adjusted higher by ⁇ (solid line). It is a waveform diagram. As shown in FIG. 29, by setting the reset level potential V REF higher by ⁇ , the potential of V INT increases by a voltage ⁇ V corresponding to the offset ⁇ .
  • FIG. 30 is an equivalent circuit diagram illustrating a configuration of one pixel in the display device according to the fifth embodiment.
  • the optical sensor of the display device according to this embodiment further includes a thin film transistor M5 in addition to the photodiode D1, the capacitor C INT , and the thin film transistor M2.
  • a reference sensor having a photodiode D2 having a light-shielding film LS is provided instead of the light detection sensor having the photodiode D1. This is the same as the embodiment.
  • one electrode of the capacitor C INT is connected between the cathode of the photodiode D1 and the gate of the thin film transistor M2.
  • the other electrode of the capacitor C INT is connected to the read signal wiring RWS.
  • the drain of the thin film transistor M2 is connected to the wiring VDD, and the source is connected to the wiring OUT.
  • the thin film transistor M5 has a gate connected to the reset signal line RST, a drain connected to the line REF, and a source connected to the cathode of the photodiode D1.
  • the wiring REF supplies a reset level potential VREF .
  • the anode of the photodiode D1 is connected to a COM that supplies a constant voltage.
  • the waveforms of the reset signal supplied from the reset signal wiring RST and the readout signal supplied from the readout signal wiring RWS are the same as those in FIG. 4 referred to in the first embodiment.
  • the display device according to the present embodiment includes a compensation circuit 60 shown in FIG. 6 referred to in the first embodiment. Similar to the first embodiment, the compensation circuit 60 can be provided outside the active matrix substrate 100 (for example, in the signal processing circuit 8) or in the sensor row driver 5.
  • the compensation circuit 60 reads out according to the degree of deviation between the value (grayscale data) obtained by A / D converting the output signal voltage Vout_D2 from the reference sensor and the standard offset value. Adjust the amplitude of the signal. That is, the RWS generation circuit 62 of the compensation circuit 60 performs the high level V RWS. Of the read signal as described with reference to FIG. 7 in the first embodiment .
  • the amplitude of the read signal (V RWS.H ⁇ V RWS.L ) is increased by ⁇ by increasing the potential of H by ⁇ with respect to V DDD before correction (see FIG. 4).
  • the high level V RWS By setting the potential of H to (V DDD + ⁇ ), the potential of V INT increases by a voltage ⁇ V corresponding to the offset ⁇ .
  • the high level V RWS Of the read signal according to the degree of deviation between the gradation data of the output signal voltage Vout_D2 and the standard offset value .
  • the potential of H By setting the potential of H to (V DDD + ⁇ ), a signal in which the offset due to dark current or the like is eliminated can be obtained as the output signal voltage Vout_D1.
  • the high level V RWS By changing the potential of H from V DDD to (V DDD + ⁇ ), the amplitude of the read signal was increased by ⁇ .
  • the low level V RWS By changing the potential of L from V SSR to (V SSR - ⁇ ), the amplitude of the read signal can be increased by ⁇ , so the same effect can be obtained.
  • the reset level potential V REF may be adjusted instead of the amplitude of the read signal in accordance with the degree of deviation between the gradation data of the output signal voltage Vout_D2 and the standard offset value. good.
  • a compensation circuit 90 shown in FIG. 28 referred to in the fourth embodiment is provided instead of the compensation circuit 60. If the reset level potential V REF is set higher by ⁇ by providing the compensation circuit 90, the potential of V INT at the time of reset rises by a voltage corresponding to the offset ⁇ as shown in FIG. Thereby, at the time of reading, a value with offset canceled is output.
  • the solid line represents the potential change of V INT before correction of the reset level potential V REF , and the broken line represents the potential change of V INT after correction.
  • the configuration in which the wirings VDD and OUT connected to the optical sensor are shared with the source wiring COL is exemplified. According to this configuration, there is an advantage that the pixel aperture ratio is high. However, the same effects as those of the above-described embodiments can be obtained also by a configuration in which the optical sensor wirings VDD and OUT are provided separately from the source wiring COL.
  • the present invention is industrially applicable as a display device having an optical sensor function.

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Abstract

　参照用素子の出力を利用して環境温度変化によるオフセットを補償する場合においても、光センサのダイナミックレンジを広く確保できる表示装置を提供する。アクティブマトリクス基板（１００）の画素領域に光センサを備えた表示装置であって、光センサが、受光量に応じたセンサ信号を出力する光検出用センサと、前記光検出用センサに遮光膜が追加された構成を有しオフセット成分に応じたセンサ信号を出力する参照用センサとを含む。前記表示装置は、参照用センサから出力されたセンサ信号と標準オフセット値との乖離度合いを求めるオフセット比較回路（６１）と、オフセット比較回路（６１）で求められた前記乖離度合いに応じて前記光センサの駆動信号の電位を調整する駆動信号生成回路（６２）とを備える。

Description

表示装置
　本発明は、フォトダイオード等の光検出素子を有する光センサ付きの表示装置に関し、特に、画素領域内に光センサを備えた表示装置に関する。
　従来、例えばフォトダイオード等の光検出素子を画素内に備えたことにより、外光の明るさを検出したり、ディスプレイに近接した物体の画像を取り込んだりすることが可能な、光センサ付き表示装置が提案されている。このような光センサ付き表示装置は、双方向通信用表示装置や、タッチパネル機能付き表示装置としての利用が想定されている。
　従来の光センサ付き表示装置では、アクティブマトリクス基板において、信号線および走査線、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）、画素電極等の周知の構成要素を半導体プロセスによって形成する際に、同時に、アクティブマトリクス基板上にフォトダイオード等を作り込む（特開２００６－３８５７号公報参照）。
　なお、光センサ付きの表示装置においては、センサ出力が環境温度に大きく依存することが知られている。すなわち、環境温度が変化すると、それに伴って光検出素子の特性が変動してしまい、光強度の変化を正しく検出できなくなるという問題がある。
　このような光センサの温度依存性は、暗電流（リーク電流とも呼ばれる）に起因している。この暗電流を補償するために、アクティブマトリクス基板上に、入射光の強度を検出する光検出素子（光検出用素子）を有する光センサ以外に、いわゆるダミーセンサとして暗電流のみを検出するための遮光された光検出素子（参照用素子）を設けた構成が知られている（特開２００７－１８４５８号公報参照）。この従来の構成においては、参照用素子からの出力は暗電流成分を反映しているので、光センサの後段の回路において、参照用素子からの出力を光検出素子の出力から差し引くことにより、環境温度変化によるオフセットが補償されたセンサ出力を得ることができる。
　しかしながら、光検出用素子の容量には、入射光に起因して発生する電流と暗電流との両方が充放電される。したがって、高温時に暗電流が増加することを考慮すると、光検出用素子の出力から参照用素子の出力を差し引くことによってセンサ出力を得る構成では、参照用素子の出力値の分だけ光センサのダイナミックレンジが狭められてしまう、という課題がある。
　本発明は、上記の課題を鑑み、参照用素子の出力を利用して環境温度変化によるオフセットを補償する場合においても、光センサのダイナミックレンジを広く確保できる表示装置を提供することを目的とする。
　ここに開示する表示装置は、アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、前記光センサが、受光量に応じたセンサ信号を出力する光検出用センサと、前記光検出用センサに遮光膜が追加された構成を有しオフセット成分に応じたセンサ信号を出力する参照用センサとを含み、前記表示装置は、前記参照用センサから出力されたセンサ信号と標準オフセット値との乖離度合いを求めるオフセット比較回路と、前記オフセット比較回路で求められた前記乖離度合いに応じて前記光センサの駆動信号の電位を調整する駆動信号生成回路とを備えた構成である。
　本発明によれば、参照用素子の出力を利用して環境温度変化によるオフセットを補償する場合においても、光センサのダイナミックレンジを広く確保できる表示装置を提供できる。
図１は、本発明の一実施形態にかかる表示装置の概略構成を示すブロック図である。 図２は、本発明の第１の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。 図３Ａは、光検出用センサの等価回路図である。 図３Ｂは、参照用センサの等価回路図である。 図４は、本発明の第１の実施形態にかかる表示装置において、光センサへリセット信号配線ＲＳＴから供給されるリセット信号と読み出し信号配線ＲＷＳから供給される読み出し信号の波形をそれぞれ示すタイミングチャートである。 図５は、第１の実施形態の光センサにおける入力信号（リセット信号、読み出し信号）とＶＩＮＴとの関係を示す波形図である。 図６は、第１の実施形態の表示装置が備える補償回路の概略構成を示すブロック図である。 図７は、補償回路によって調整された後の読み出し信号の一例を示す波形図である。 図８は、読み出し信号のハイレベルＶＲＷＳ．Ｈの電位がＶＤＤである場合のＶＩＮＴの電位変化（破線）と、読み出し信号のハイレベルＶＲＷＳ．Ｈの電位が（ＶＤＤ＋α）である場合のＶＩＮＴの電位変化（実線）とを表す信号波形図である。 図９は、補償回路によって調整された後の読み出し信号の他の例を示す波形図である。 図１０は、第１の実施形態にかかる表示装置におけるセンサ駆動タイミングを示すタイミングチャートである。 図１１は、センサ画素読み出し回路の内部構成を示す回路図である。 図１２は、読み出し信号と、センサ出力と、センサ画素読み出し回路の出力との関係を示す波形図である。 図１３は、センサカラムアンプの構成例を示す回路図である。 図１４は、第２の実施形態にかかる光検出用センサの等価回路図である。 図１５は、第２の実施形態にかかる光センサが備える可変容量ＣＩＮＴのＣ－Ｖ特性図である。 図１６は、第２の実施形態にかかる光センサにおける入力信号（リセット信号、読み出し信号）とＶＩＮＴとの関係を示す波形図である。 図１７は、積分期間の最後から読み出し期間にかけての蓄積ノードの電位ＶＩＮＴの変化を示す波形図である。 図１８Ａは、可変容量においてゲート電極の電位が閾値電圧よりも低いときの電荷の移動を示す断面模式図である。 図１８Ｂは、可変容量においてゲート電極の電位が閾値電圧よりも高いときの電荷の移動を示す断面模式図である。 図１９は、第２の実施形態にかかる補償回路の概略構成を示すブロック図である。 図２０は、補償回路７０による補正前のＶＩＮＴの電位変化（破線）と、読み出し信号のローレベルＶＲＷＳ．Ｌの電位がαだけ下げられた場合のＶＩＮＴの電位変化（実線）とを表す信号波形図である。 図２１は、第３の実施形態にかかる補償回路の概略構成を示すブロック図である。 図２２は、第３の実施形態の補償回路によって調整された後のリセット信号の一例を示す波形図である。 図２３は、リセット信号のハイレベルＶＲＳＴ．Ｈの電位がＶＳＳである場合のＶＩＮＴの電位変化（破線）と、リセット信号のハイレベルＶＲＳＴ．Ｈの電位が（ＶＳＳ＋α）である場合のＶＩＮＴの電位変化（実線）とを表す信号波形図である。 図２４は、第３の実施形態の変形例にかかる表示装置における一画素の構成を示す等価回路図である。 図２５は、第３の実施形態の変形例にかかる表示装置において、光センサへリセット信号配線ＲＳＴから供給されるリセット信号と読み出し信号配線ＲＷＳから供給される読み出し信号の波形をそれぞれ示すタイミングチャートである。 図２６は、第３の実施形態の変形例にかかる表示装置におけるＶＩＮＴの変化を示す波形図である。 図２７は、第４の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。 図２８は、第４の実施形態にかかる補償回路の概略構成を示すブロック図である。 図２９は、リセットレベル電位ＶＲＥＦが調整される前のＶＩＮＴの電位変化（破線）と、リセットレベル電位ＶＲＥＦをαだけ高く調整した後のＶＩＮＴの電位変化（実線）とを表す信号波形図である。 図３０は、第５の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。 図３１は、リセットレベル電位ＶＲＥＦが調整される前のＶＩＮＴの電位変化（破線）と、リセットレベル電位ＶＲＥＦをαだけ高く調整した後のＶＩＮＴの電位変化（実線）とを表す信号波形図である。
　本発明の一実施形態にかかる表示装置は、アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、前記光センサが、受光量に応じたセンサ信号を出力する光検出用センサと、前記光検出用センサに遮光膜が追加された構成を有しオフセット成分に応じたセンサ信号を出力する参照用センサとを含み、前記表示装置は、前記参照用センサから出力されたセンサ信号と標準オフセット値との乖離度合いを求めるオフセット比較回路と、前記オフセット比較回路で求められた前記乖離度合いに応じて前記光センサの駆動信号の電位を調整する駆動信号生成回路とを備えた構成である（第１の構成）。
　前記第１の構成のさらに具体的な態様として、例えば、以下の第２～第９の構成が挙げられる。
　第２の構成は、第１の構成において、前記光センサが、受光素子と、前記受光素子からの出力電流を充放電する容量と、前記受光素子の一端と前記容量の一端との間に接続されたスイッチング素子と、当該受光素子の他端に接続され、リセット信号を供給するリセット信号配線と、当該容量の他端に接続され、読み出し信号を供給する読み出し信号配線とを備え、前記駆動信号生成回路が、前記読み出し信号のハイレベルおよびローレベルの少なくとも一方の電位を調整する構成である。
　第３の構成は、第１の構成において、前記光センサが、受光素子と、前記受光素子からの出力電流を充放電する可変容量と、前記受光素子の一端と前記容量の一端との間に接続されたスイッチング素子と、当該受光素子の他端に接続され、リセット信号を供給するリセット信号配線と、当該容量の他端に接続され、読み出し信号を供給する読み出し信号配線とを備え、前記駆動信号生成回路が、前記読み出し信号のローレベルの電位を調整する構成である。
　第４の構成は、第１の構成において、前記光センサが、受光素子と、前記受光素子からの出力電流を充放電する容量と、前記受光素子の一端と前記容量の一端との間に接続されたスイッチング回路と、当該受光素子の他端に接続され、リセット信号を供給するリセット信号配線と、前記光センサへ読み出し信号を供給する読み出し信号配線とを備え、前記駆動信号生成回路が、前記リセット信号のハイレベルの電位を調整する構成である。
　第５の構成は、前記第４の構成において、前記スイッチング回路が、１つのトランジスタを備え、前記読み出し信号配線が、前記容量の他端に接続されている構成である。
　第６の構成は、前記第４の構成において、前記スイッチング回路が、第１のトランジスタおよび第２のトランジスタを備え、前記第１のトランジスタの制御電極が、前記受光素子の一端と前記容量の一端との間に接続され、前記第１のトランジスタにおける前記制御電極以外の２つの電極の一方が、定電圧を供給する配線に接続され、前記第１のトランジスタにおける前記制御電極以外の２つの電極の他方が、第２のトランジスタにおける制御電極以外の２つの電極の一方に接続され、前記第２のトランジスタにおける制御電極以外の２つの電極の他方が、前記センサ信号の出力配線に接続され、前記第２のトランジスタの制御電極に、前記読み出し信号配線が接続され、前記容量の他端が、定電圧を供給する配線に接続された構成である。
　第７の構成は、第１の構成において、前記スイッチング回路が、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタを備え、前記第１のトランジスタの制御電極が、前記受光素子の一端と前記容量の一端との間に接続され、前記第１のトランジスタにおける前記制御電極以外の２つの電極の一方が、定電圧を供給する配線に接続され、前記第１のトランジスタにおける前記制御電極以外の２つの電極の他方が、第２のトランジスタにおける制御電極以外の２つの電極の一方に接続され、前記第２のトランジスタにおける制御電極以外の２つの電極の他方が、前記センサ信号の出力配線に接続され、前記容量の他端が定電圧を供給する配線に接続され、前記第２のトランジスタの制御電極に、前記読み出し信号配線が接続され、前記第３のトランジスタの制御電極に、前記リセット信号配線が接続され、前記第３のトランジスタの前記制御電極以外の２つの電極の一方が、前記受光素子の一端に接続され、前記第３のトランジスタの前記制御電極以外の２つの電極の他方が、参照電圧を供給する配線に接続され、前記駆動信号生成回路が、前記第３のトランジスタの前記参照電圧の電位を調整する構成である。
　第８の構成は、第１の構成において、前記スイッチング回路が、第１のトランジスタおよび第２のトランジスタを備え、前記第１のトランジスタの制御電極が、前記受光素子の一端と前記容量の一端との間に接続され、前記第１のトランジスタにおける前記制御電極以外の２つの電極の一方が、定電圧を供給する配線に接続され、前記第１のトランジスタにおける前記制御電極以外の２つの電極の他方が、前記センサ信号の出力配線に接続され、前記容量の他端が、前記読み出し信号配線に接続され、前記第２のトランジスタの制御電極に、前記リセット信号配線が接続され、前記第２のトランジスタの前記制御電極以外の２つの電極の一方が、前記受光素子の一端に接続され、前記第２のトランジスタの前記制御電極以外の２つの電極の他方が、参照電圧を供給する配線に接続され、前記駆動信号生成回路が、前記読み出し信号のハイレベルおよびローレベルの少なくとも一方の電位を調整する構成である。
　第９の構成は、第１の構成において、前記スイッチング回路が、第１のトランジスタおよび第２のトランジスタを備え、前記第１のトランジスタの制御電極が、前記受光素子の一端と前記容量の一端との間に接続され、前記第１のトランジスタにおける前記制御電極以外の２つの電極の一方が、定電圧を供給する配線に接続され、前記第１のトランジスタにおける前記制御電極以外の２つの電極の他方が、前記センサ信号の出力配線に接続され、前記容量の他端が、前記読み出し信号配線に接続され、前記第２のトランジスタの制御電極に、前記リセット信号配線が接続され、前記第２のトランジスタの前記制御電極以外の２つの電極の一方が、前記受光素子の一端に接続され、前記第２のトランジスタの前記制御電極以外の２つの電極の他方が、参照電圧を供給する配線に接続され、前記駆動信号生成回路が前記参照電圧の電位を調整する構成である。
　また、本発明の一実施形態にかかる表示装置は、前記第１～第９の構成のいずれかにおいて、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた構成であることが好ましい。
　[実施の形態]
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
　また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　最初に、図１および図２を参照しながら、本発明の第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の構成について説明する。
　図１は、本発明の一実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板１００の概略構成を示すブロック図である。図１に示すように、アクティブマトリクス基板１００は、ガラス基板上に、画素領域１、ディスプレイゲートドライバ２、ディスプレイソースドライバ３、センサカラム（ｃｏｌｕｍｎ）ドライバ４、センサロウ（ｒｏｗ）ドライバ５、バッファアンプ６、ＦＰＣコネクタ７を少なくとも備えている。また、画素領域１内の光検出素子（後述）で取り込まれた画像信号を処理するための信号処理回路８が、前記ＦＰＣコネクタ７とＦＰＣ９とを介して、アクティブマトリクス基板１００に接続されている。
　なお、アクティブマトリクス基板１００上の上記の構成部材は、半導体プロセスによってガラス基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのアンプやドライバ類を、例えばＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）技術等によってガラス基板上に実装した構成としても良い。あるいは、図１においてアクティブマトリクス基板１００上に示した上記の構成部材の少なくとも一部が、ＦＰＣ９上に実装されることも考えられる。アクティブマトリクス基板１００は、全面に対向電極が形成された対向基板（図示せず）と貼り合わされ、その間隙に液晶材料が封入される。
　画素領域１は、画像を表示するために、複数の画素が形成された領域である。本実施形態では、画素領域１における各画素内には、画像を取り込むための光センサが設けられている。図２は、アクティブマトリクス基板１００の画素領域１における画素と光センサとの配置を示す等価回路図である。図２の例では、１つの画素が、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の絵素（絵素は、サブ画素とも呼ばれる）によって形成され、この３絵素で構成される１つの画素内に、１つのフォトダイオード（図２の例ではフォトダイオードＤ１）とコンデンサＣＩＮＴと薄膜トランジスタＭ２とによって構成される１つの光センサが設けられている。画素領域１は、Ｍ行×Ｎ列のマトリクス状に配置された画素と、同じくＭ行×Ｎ列のマトリクス状に配置された光センサとを有する。なお、上述のとおり、絵素数は、Ｍ×３Ｎである。
　このため、図２に示すように、画素領域１は、画素用の配線として、マトリクス状に配置されたゲート線ＧＬおよびソース線ＣＯＬを有している。ゲート線ＧＬは、ディスプレイゲートドライバ２に接続されている。ソース線ＣＯＬは、ディスプレイソースドライバ３に接続されている。なお、ゲート線ＧＬは、画素領域１内にＭ行設けられている。以下、個々のゲート線ＧＬを区別して説明する必要がある場合は、ＧＬｉ（ｉ＝１～Ｍ）のように表記する。一方、ソース線ＣＯＬは、上述のとおり、１つの画素内の３絵素にそれぞれ画像データを供給するために、１画素につき３本ずつ設けられている。ソース線ＣＯＬを個々に区別して説明する必要がある場合は、ＣＯＬｒｊ，ＣＯＬｇｊ，ＣＯＬｂｊ（ｊ＝１～Ｎ）のように表記する。
　ゲート線ＧＬとソース線ＣＯＬとの交点には、画素用のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）Ｍ１が設けられている。なお、図２では、赤色、緑色、青色のそれぞれの絵素に設けられている薄膜トランジスタＭ１を、Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと表記している。薄膜トランジスタＭ１のゲート電極はゲート線ＧＬへ、ソース電極はソース線ＣＯＬへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、図２に示すように、薄膜トランジスタＭ１のドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＬＣが形成される。また、ドレイン電極とＴＦＴＣＯＭとの間に補助容量ＣＬＳが形成されている。
　図２において、１本のゲート線ＧＬｉと１本のソース線ＣＯＬｒｊとの交点に接続された薄膜トランジスタＭ１ｒによって駆動される絵素は、この絵素に対応するように赤色のカラーフィルタが設けられ、ソース線ＣＯＬｒｊを介してディスプレイソースドライバ３から赤色の画像データが供給されることにより、赤色の絵素として機能する。また、ゲート線ＧＬｉとソース線ＣＯＬｇｊとの交点に接続された薄膜トランジスタＭ１ｇによって駆動される絵素は、この絵素に対応するように緑色のカラーフィルタが設けられ、ソース線ＣＯＬｇｊを介してディスプレイソースドライバ３から緑色の画像データが供給されることにより、緑色の絵素として機能する。さらに、ゲート線ＧＬｉとソース線ＣＯＬｂｊとの交点に接続された薄膜トランジスタＭ１ｂによって駆動される絵素は、この絵素に対応するように青色のカラーフィルタが設けられ、ソース線ＣＯＬｂｊを介してディスプレイソースドライバ３から青色の画像データが供給されることにより、青色の絵素として機能する。
　なお、図２の例では、光センサは、画素領域１において、１画素（３絵素）に１つの割合で設けられている。ただし、画素と光センサの配置割合は、この例のみに限定されず、任意である。例えば、１絵素につき１つの光センサが配置されていても良いし、複数画素に対して１つの光センサが配置された構成であっても良い。
　光センサは、図２に示すように、フォトダイオードＤ１と、コンデンサＣＩＮＴと、薄膜トランジスタＭ２とを備えている。フォトダイオードＤ１としては、例えば、ラテラル構造または積層構造のＰＮ接合またはＰＩＮ接合ダイオードを用いることが可能である。フォトダイオードＤ１を備えた光センサは、受光量に応じたセンサ信号を出力する光検出用センサとして機能する。
　また、本実施形態にかかる表示装置は、画素領域の一部の画素内に、前記光検出用センサに遮光膜が追加された構成を有しオフセット成分に応じたセンサ信号を出力する参照用センサを備えている。
　図３Ａは、フォトダイオードＤ１を備えた光検出用センサの等価回路図である。図３Ｂは、フォトダイオードＤ２を備えた参照用センサの等価回路図である。図３Ａおよび図３Ｂから分かるように、参照用センサは、遮光膜ＬＳを備えている点を除いて、光検出用センサと同じ構成を有する。なお、光検出用センサのフォトダイオードＤ１と、参照用センサのフォトダイオードＤ２とは、互いに同じＩ－Ｖ特性を有するように設計されている。また、遮光膜ＬＳは、フォトダイオードＤ２において、少なくとも光検知部を覆うように設けられていることが必要である。遮光膜ＬＳは、参照用センサの回路全体、または、参照用センサを含む画素全体を覆うように設けられていても良い。
　画素領域１において、参照用センサを設ける位置および参照用センサの数は、それぞれ任意である。例えば、画素領域１の周縁部の画素に参照用センサを配置しても良い。または、画素領域１の行方向または列方向における一端部または両端部の画素に、参照用センサを配置しても良い。あるいは、画素領域１の全体に、光検出用センサと参照用センサとが規則的に配置された構成としても良い。
　図２の例では、ソース線ＣＯＬｒが、センサカラムドライバ４から定電圧ＶＤＤを光センサへ供給するための配線ＶＤＤを兼ねている。また、ソース線ＣＯＬｇが、センサ出力用の配線ＯＵＴを兼ねている。
　フォトダイオードＤ１のアノードには、リセット信号を供給するためのリセット信号配線ＲＳＴが接続されている。フォトダイオードＤ１のカソードは、薄膜トランジスタＭ２のゲートと、コンデンサＣＩＮＴの電極の一方との間に接続されている。
　薄膜トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。リセット信号配線ＲＳＴ及び読み出し信号配線ＲＷＳは、センサロウドライバ５に接続されている。これらのリセット信号配線ＲＳＴ及び読み出し信号配線ＲＷＳは１行毎に設けられているので、以降、各配線を区別する必要がある場合は、リセット信号配線ＲＳＴｉ及び読み出し信号配線ＲＷＳｉ（ｉ＝１～Ｍ）のように表記する。
　センサロウドライバ５は、所定の時間間隔（ｔｒｏｗ）で、図２に示したリセット信号配線ＲＳＴｉと読み出し信号配線ＲＷＳｉとの組を順次選択していく。これにより、画素領域１において信号電荷を読み出すべき光センサの行（ｒｏｗ）が順次選択される。
　図２に示すように、配線ＯＵＴの端部には、絶縁ゲート型電界効果トランジスタである、薄膜トランジスタＭ３のドレインが接続されている。薄膜トランジスタＭ３のドレインには、出力配線ＳＯＵＴが接続され、薄膜トランジスタＭ３のドレインの電位ＶＳＯＵＴが、光センサからの出力信号としてセンサカラムドライバ４へ出力される。薄膜トランジスタＭ３のソースは、配線ＶＳＳに接続されている。薄膜トランジスタＭ３のゲートは、参照電圧配線ＶＢを介して、参照電圧電源（図示せず）に接続されている。
　ここで、図４および図５を参照し、本実施形態にかかる光センサの動作について説明する。なお、フォトダイオードＤ１を備えた光検出用センサと、フォトダイオードＤ２を備えた参照用センサとは、フォトダイオードＤ２が外光を受光しない点においてのみ相違するので、以下の説明においては、主として、フォトダイオードＤ１を有する光検出用センサの動作例を説明する。
　図４は、光センサへリセット信号配線ＲＳＴから供給されるリセット信号と読み出し信号配線ＲＷＳから供給される読み出し信号の波形をそれぞれ示すタイミングチャートである。図５は、第１の実施形態の光センサにおける入力信号（リセット信号、読み出し信号）とＶＩＮＴとの関係を示す波形図である。
　図４に示す例では、リセット信号ＲＳＴのハイレベルＶＲＳＴ．Ｈは定電圧ＶＳＳＳ（例えば０Ｖ）、ローレベルＶＲＳＴ．Ｌは定電圧ＶＳＳＲ（例えば－４Ｖ）である。また、読み出し信号ＲＷＳのハイレベルＶＲＷＳ．Ｈは定電圧ＶＤＤＤ（例えば８Ｖ）、ローレベルＶＲＷＳ．Ｌは定電圧ＶＤＤＲ（例えば０Ｖ）である。なお、図４の例では、リセット信号のハイレベルＶＲＳＴ．Ｈ（ＶＳＳＳ）と読み出し信号のローレベルＶＲＷＳ．Ｌ（ＶＤＤＲ）が同電位（０Ｖ）であるものとした。ただし、これらの電圧例はあくまでも一例であり、各レベルの電位は適宜に設定することができる。
　まず、センサロウドライバ５からリセット信号配線ＲＳＴへ供給されるリセット信号がローレベル（－４Ｖ）から立ち上がってハイレベル（０Ｖ）になると、フォトダイオードＤ１は順方向バイアスとなる。このとき、薄膜トランジスタＭ２のゲート電極の電位ＶＩＮＴは薄膜トランジスタＭ２の閾値電圧より低いので、薄膜トランジスタＭ２は非導通状態となっている。このリセット時における接続点ＩＮＴの電位ＶＩＮＴは、下記の式（１）で表される。
　　　ＶＩＮＴ　＝　ＶＲＳＴ．Ｈ－ＶＦ　・・・（１）
　式（１）において、ＶＲＳＴ．Ｈは、リセット信号のハイレベルである０Ｖであり、ＶＦはフォトダイオードＤ１の順方向電圧である。このときのＶＩＮＴはトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２はリセット期間において非導通状態となっている。
　次に、リセット信号がローレベルＶＲＳＴ．Ｌに戻ることにより、光電流の積分期間（ｔＩＮＴ）が始まる。積分期間においては、フォトダイオードＤ１が設けられた光検出用センサでは、入射光によって生じる光電流ＩＰＨＯＴＯと暗電流ＩＤＡＲＫとの和がコンデンサＣＩＮＴから流れ出し、コンデンサＣＩＮＴを放電させる。これにより、フォトダイオードＤ１が設けられた光検出用センサでは、積分期間の終了時における接続点ＩＮＴの電位ＶＩＮＴは、下記の式（２）で表される。ΔＶＲＳＴは、リセット信号のパルスの振幅（ＶＲＳＴ．Ｈ－ＶＲＳＴ．Ｌ）であり、ＣＰＤはフォトダイオードＤ１の容量である。ＣＴは、接続点ＩＮＴの総容量である。すなわち、ＣＴは、コンデンサＣＩＮＴの容量ＣＩＮＴと、フォトダイオードＤ１の容量ＣＰＤと、トランジスタＭ２の容量ＣＴＦＴとの総和に等しい。
　ＶＩＮＴ＝ＶＲＳＴ．Ｈ－ＶＦ－ΔＶＲＳＴ・ＣＰＤ／ＣＴ
　　　　　－（ＩＰＨＯＴＯ＋ＩＤＡＲＫ）・ｔＩＮＴ／ＣＴ　　　　　　　　…（２）
　一方、フォトダイオードＤ２が設けられた参照用センサにおいては、上記の式（２）において光電流ＩＰＨＯＴＯの成分がゼロであり、暗電流ＩＤＡＲＫのみがコンデンサＣＩＮＴを放電させる。なお、積分期間においても、ＶＩＮＴがトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２は非導通状態となっている。
　積分期間が終わると、図４に示すように、読み出し信号ＲＷＳが立ち上がることにより、読み出し期間が始まる。ここで、コンデンサＣＩＮＴに対して電荷注入が起こる。この結果、接続点ＩＮＴの電位ＶＩＮＴは、下記の式（３）で表される。
　ＶＩＮＴ＝ＶＲＳＴ．Ｈ－ＶＦ－（ＩＰＨＯＴＯ＋ＩＤＡＲＫ）・ｔＩＮＴ／ＣＴ
　　　　　＋ΔＶＲＷＳ・ＣＩＮＴ／ＣＴ　　　　　　　　　　　…（３）
　ΔＶＲＷＳは、読み出し信号のパルスの振幅（ＶＲＷＳ．Ｈ－ＶＲＷＳ．Ｌ）である。これにより、接続点ＩＮＴの電位ＶＩＮＴがトランジスタＭ２の閾値電圧よりも高くなる。そのため、トランジスタＭ２は導通状態となり、各列において配線ＯＵＴの端部に設けられているバイアストランジスタＭ３と共に、ソースフォロアアンプとして機能する。すなわち、フォトダイオードＤ１を備えた光検出用センサからは、薄膜トランジスタＭ３のドレインからの出力配線ＳＯＵＴからの出力信号電圧Ｖｏｕｔ＿Ｄ１として、積分期間にフォトダイオードＤ１へ入射した光による光電流ＩＰＨＯＴＯと暗電流ＩＤＡＲＫとの和の積分値を増幅した電圧が得られる。また、フォトダイオードＤ２を備えた参照用センサからは、薄膜トランジスタＭ３のドレインからの出力配線ＳＯＵＴからの出力信号電圧Ｖｏｕｔ＿Ｄ２として、積分期間における暗電流ＩＤＡＲＫの積分値を増幅した電圧が得られる。
　なお、図５において、実線で示した波形は、外光が入射した場合の、フォトダイオードＤ１を有する光検出用センサにおける電位ＶＩＮＴの変化を表している。波線で示した波形は、フォトダイオードＤ２を有する参照用センサにおける電位ＶＩＮＴの変化を表す。破線で示した参照用センサの電位ＶＩＮＴの変化において、リセットレベル（図５の例では０Ｖ）からの電位ＶＩＮＴの降下分が、暗電流等に伴うオフセット成分に相当する。
　本実施形態にかかる表示装置は、図６に示す補償回路６０を備えている。補償回路６０は、図６の例ではアクティブマトリクス基板１００の外部（例えば信号処理回路８内）に設けられているが、センサロウドライバ５内に設けることもできる。補償回路６０は、オフセット比較回路６１と、ＲＷＳ生成回路６２（駆動信号生成回路）とを備えている。オフセット比較回路６１は、参照用光センサからの出力信号電圧Ｖｏｕｔ＿Ｄ２と、予め定められた標準オフセット値とを比較してその乖離度合いを求め、求めた乖離度合いに応じた制御信号をＲＷＳ生成回路６２へ出力する。ＲＷＳ生成回路６２は、オフセット比較回路６１からの制御信号に基づいて、読み出し信号（ＲＷＳ）の振幅を制御する。
　より詳しい具体例を説明すると以下のとおりである。オフセット比較回路６１は、例えば温度や照度などの周囲環境を所定の条件に設定したときに、参照用光センサから得られる出力信号電圧Ｖｏｕｔ＿Ｄ２をＡ／Ｄ変換して得られた値を、標準オフセット値として、例えば工場出荷前等において予めメモリに格納している。なお、この標準オフセット値を得るときの温度や照度については、特に制限はない。ただし、照度については、照度に対するセンサ出力特性が線形を示す（光がまったく入射しない０ルクスも含む）ことが好ましい。
　オフセット比較回路６１は、出力信号電圧Ｖｏｕｔ＿Ｄ２（参照用センサからの出力）を入力し、これをＡ／Ｄ変換して得られた値（階調データ）と、前記の標準オフセット値との乖離度合いを求める。オフセット比較回路６１には、例えば、前記の階調データと標準オフセット値との乖離度合いを入力とした場合に、読み出し信号の振幅の調整値を制御信号として出力する、関数またはルックアップテーブルが記憶されている。オフセット比較回路６１は、この関数またはテーブルを用いて、参照用センサの出力信号電圧Ｖｏｕｔ＿Ｄ２の階調データと標準オフセット値との乖離度合いに応じた制御信号（読み出し信号の振幅の調整値）を出力する。
　なお、補償回路６０による読み出し信号の振幅の調整は、１フレーム毎に行っても良いし、表示装置の起動時の他、所定の時間間隔で行う等、その実行タイミングに特に制限はない。
　図７は、補償回路６０によって調整された後の読み出し信号の一例を示す波形図である。図７に示すように、ＲＷＳ生成回路６２は、読み出し信号のハイレベルＶＲＷＳ．Ｈの電位を、補正前（図４参照）のＶＤＤＤに対してαだけ高くすることにより、読み出し信号の振幅（ＶＲＷＳ．Ｈ－ＶＲＷＳ．Ｌ）をαだけ大きくする。このオフセット電位αが、オフセット比較回路６１によって、参照用センサの出力信号電圧Ｖｏｕｔ＿Ｄ２と標準オフセット値との乖離度合いに応じて決定される値である。
　図８は、読み出し信号のハイレベルＶＲＷＳ．Ｈの電位がＶＤＤＤである場合のＶＩＮＴの電位変化（破線）と、読み出し信号のハイレベルＶＲＷＳ．Ｈの電位が（ＶＤＤＤ＋α）である場合のＶＩＮＴの電位変化（実線）とを表す信号波形図である。図８に示すように、読み出し信号のハイレベルＶＲＷＳ．Ｈの電位を（ＶＤＤＤ＋α）に設定することで、ＶＩＮＴの電位は、オフセットαに相当する電圧ΔＶだけ上昇する。なお、電圧ΔＶの大きさは、上記の式（３）によれば、厳密には（α・ＣＩＮＴ／ＣＴ）である。
　以上のとおり、出力信号電圧Ｖｏｕｔ＿Ｄ２の階調データと標準オフセット値との乖離度合いに応じて読み出し信号のハイレベルＶＲＷＳ．Ｈの電位を（ＶＤＤＤ＋α）に設定することにより、出力信号電圧Ｖｏｕｔ＿Ｄ１として、暗電流等に起因するオフセットが解消された信号を得ることができる。
　また、本実施形態によれば、従来のように光検出用センサの出力から参照用センサの出力を差し引く必要がないので、センサ出力のダイナミックレンジが狭まるという問題は生じない。これにより、環境温度に影響されることなく外光の強度を高精度に検出でき、しかもダイナミックレンジの広い光センサを備えた表示装置を実現することが可能となる。
　なお、図７の例においては、読み出し信号のハイレベルＶＲＷＳ．Ｈの電位をＶＤＤＤから（ＶＤＤＤ＋α）に変更することにより、読み出し信号の振幅をαだけ大きくした。しかし、図９に示すように、読み出し信号のローレベルＶＲＷＳ．Ｌの電位をＶＳＳＲから（ＶＳＳＲ－α）に変更することによっても、読み出し信号の振幅をαだけ大きくすることができるので、同じ効果が得られる。
　なお、本実施形態では、前述したように、ソース線ＣＯＬｒ，ＣＯＬｇを光センサ用の配線ＶＤＤ，ＯＵＴとして共用しているので、図１０に示すように、ソース線ＣＯＬｒ，ＣＯＬｇ，ＣＯＬｂを介して表示用の画像データ信号を入力するタイミングと、センサ出力を読み出すタイミングとを区別する必要がある。図１０の例では、水平走査期間において表示用画像データ信号の入力が終わった後に、水平ブランキング期間等を利用してセンサ出力の読み出しが行われる。すなわち、表示用画像データ信号の入力が終わった後に、ソース線ＣＯＬｒには定電圧ＶＤＤＤが印加される。なお、図１０のＨＳＹＮＣは、水平同期信号を示している。
　センサカラムドライバ４は、図１に示すように、センサ画素読み出し回路４１と、センサカラムアンプ４２と、センサカラム走査回路４３とを含む。センサ画素読み出し回路４１には、画素領域１からセンサ出力ＶＳＯＵＴを出力する出力配線ＳＯＵＴ（図２参照）が接続されている。図１において、出力配線ＳＯＵＴｊ（ｊ＝１～Ｎ）により出力されるセンサ出力を、ＶＳＯＵＴｊと表記している。センサ画素読み出し回路４１は、センサ出力ＶＳＯＵＴｊのピークホールド電圧ＶＳｊを、センサカラムアンプ４２へ出力する。センサカラムアンプ４２は、画素領域１のＮ列の光センサにそれぞれ対応するＮ個のカラムアンプを内蔵しており、個々のカラムアンプでピークホールド電圧ＶＳｊ（ｊ＝１～Ｎ）を増幅し、ＶＣＯＵＴとしてバッファアンプ６へ出力する。センサカラム走査回路４３は、センサカラムアンプ４２のカラムアンプをバッファアンプ６への出力へ順次接続するために、カラムセレクト信号ＣＳｊ（ｊ＝１～Ｎ）を、センサカラムアンプ４２へ出力する。
　ここで、図１１および図１２を参照し、画素領域１からセンサ出力ＶＳＯＵＴが読み出された後のセンサカラムドライバ４およびバッファアンプ６の動作について説明する。図１１は、センサ画素読み出し回路４１の内部構成を示す回路図である。図１２は、読み出し信号ＶＲＷＳと、センサ出力ＶＳＯＵＴと、センサ画素読み出し回路の出力ＶＳとの関係を示す波形図である。前述のように、読み出し信号がハイレベルＶＲＷＳ．Ｈになったとき、薄膜トランジスタＭ２が導通することにより、薄膜トランジスタＭ２，Ｍ３によりソースフォロアアンプが形成され、センサ出力ＶＳＯＵＴがセンサ画素読み出し回路４１のサンプルキャパシタＣＳＡＭに蓄積される。これにより、読み出し信号がローレベルＶＲＷＳ．Ｌになった後も、その行の選択期間（ｔｒｏｗ）中、センサ画素読み出し回路４１からセンサカラムアンプ４２への出力電圧ＶＳは、図１２に示すように、センサ出力ＶＳＯＵＴのピーク値と等しいレベルに保持される。
　次に、センサカラムアンプ４２の動作について、図１３を参照しながら説明する。図１３に示すように、センサ画素読み出し回路４１から、各列の出力電圧ＶＳｊ（ｊ＝１～Ｎ）が、センサカラムアンプ４２のＮ個のカラムアンプへ入力される。図１３に示すように、各カラムアンプは、薄膜トランジスタＭ６，Ｍ７を備えている。センサカラム走査回路４３によって生成されるカラムセレクト信号ＣＳｊが、１つの行の選択期間（ｔｒｏｗ）中に、Ｎ列のカラムのそれぞれに対して順次ＯＮとなることにより、センサカラムアンプ４２中のＮ個のカラムアンプのうちいずれか１つのみの薄膜トランジスタＭ６がＯＮとなり、その薄膜トランジスタＭ６を介して、各列の出力電圧ＶＳｊ（ｊ＝１～Ｎ）のいずれかのみが、センサカラムアンプ４２からの出力ＶＣＯＵＴとして出力される。バッファアンプ６は、センサカラムアンプ４２から出力されたＶＣＯＵＴをさらに増幅し、パネル出力（光センサ信号）Ｖｏｕｔとして信号処理回路８へ出力する。
　なお、センサカラム走査回路４３は、上述のように光センサの列を１列ずつ走査するようにしても良いが、これに限定されず、光センサの列をインタレース走査する構成としても良い。また、センサカラム走査回路４３が、例えば４相等の多相駆動走査回路として形成されていても良い。
　以上の構成により、本実施形態にかかる表示装置は、画素領域１において画素毎に形成されたフォトダイオードＤ１の受光量に応じたパネル出力ＶＯＵＴを得る。パネル出力ＶＯＵＴは、信号処理回路８に送られてＡ／Ｄ変換され、パネル出力データとしてメモリ（図示せず）に蓄積される。つまり、このメモリには、画素領域１の画素数（光センサ数）と同数のパネル出力データが蓄積されることとなる。信号処理回路８では、メモリに蓄積されたパネル出力データを用いて、画像取り込みやタッチ領域の検出等の各種信号処理を行う。なお、本実施形態では、信号処理回路８のメモリに、画素領域１の画素数（光センサ数）と同数のパネル出力データを蓄積するものとしたが、メモリ容量等の制約により、必ずしも画素数と同数のパネル出力データを蓄積することを要しない。
　以上のとおり、本実施形態では、出力信号電圧Ｖｏｕｔ＿Ｄ２の階調データと標準オフセット値との乖離度合いに応じて、読み出し信号の振幅を調整する。これにより、調整後の読み出し信号に基づいて駆動された光検出用センサからの出力信号電圧Ｖｏｕｔ＿Ｄ１として、暗電流等に起因するオフセットが解消された信号を得ることができる。
　また、本実施形態によれば、従来のように光検出用センサの出力から参照用センサの出力を差し引く必要がないので、センサ出力のダイナミックレンジが狭まるという問題は生じない。これにより、環境温度に影響されることなく外光の強度を高精度に検出でき、しかもダイナミックレンジの広い光センサを備えた表示装置を実現できる。
　[第２の実施形態]
　以下、本発明の第２の実施形態について説明する。第１の実施形態と同じ機能を有する構成については、第１の実施形態で用いた参照符号と同じ符号を付記し、その説明を省略する。後述する他の実施形態等においても同様とする。
　本実施形態にかかる表示装置は、光センサの容量として可変容量を用いる点と、補償回路６０が、読み出し信号の振幅ではなく、読み出し信号のローレベルの電位を調整する点とにおいて、第１の実施形態にかかる表示装置と異なっている。
　図１４は、第２の実施形態にかかる光検出用センサの等価回路図である。図１４に示すように、本実施形態にかかる光検出用センサは、容量ＣＩＮＴが可変容量である点において、第１の実施形態にかかる光検出用センサと異なっている。また、図示は省略するが、本実施形態にかかる参照用センサも、容量ＣＩＮＴとして、光検出用センサと同じ可変容量を備えている。可変容量としては、例えば、ｐチャネルＭＯＳキャパシタまたはｎチャネルＭＯＳキャパシタ等を用いることができる。
　図１５は、本実施形態の可変容量ＣＩＮＴのＣ－Ｖ特性図である。図１５において、横軸は可変容量ＣＩＮＴの電極間電圧ＶＣＡＰ、縦軸は静電容量を表す。図１５に示すように、可変容量ＣＩＮＴは、電極間電圧ＶＣＡＰが小さい間は一定の静電容量を有するが、電極間電圧ＶＣＡＰの閾値の前後で静電容量が急峻に変化する特性を有する。したがって、配線ＲＷＳから供給される読み出し信号の電位によって、可変容量ＣＩＮＴの特性を動的に変化させることができる。このような特性を有する可変容量ＣＩＮＴを用いることにより、本実施形態にかかる光センサは、図１６に示すように、積分期間ｔＩＮＴにおける蓄積ノードの電位変化を増幅して読み出すことができる。
　図１６の例は、あくまでも一具体例であるが、リセット信号のローレベルＶＲＳＴ．Ｌが－１．４Ｖであり、リセット信号のハイレベルＶＲＳＴ．Ｈが０Ｖである。また、読み出し信号のローレベルＶＲＷＳ．Ｌが－３Ｖ、読み出し信号のハイレベルＶＲＷＳ．Ｈが１２Ｖである。図１６においても、実線で示した波形は、フォトダイオードＤ１に光の入射が少ない場合の電位ＶＩＮＴの変化を表し、破線で示した波形は、フォトダイオードＤ１に飽和レベルの光が入射した場合の電位ＶＩＮＴの変化を表し、ΔＶＳＩＧがフォトダイオードＤ１へ入射した光の量に比例した電位差である。本実施形態にかかる光センサでは、飽和レベルの光が入射した場合の積分期間ｔＩＮＴにおける蓄積ノードの電位変化は比較的小さいが、読み出し期間において（読み出し信号の電位がハイレベルＶＲＷＳ．Ｈである間）、この蓄積ノードの電位ＶＩＮＴが増幅して読み出される。
　ここで、図１７を参照しながら、本実施形態にかかる光センサによる読み出し動作の詳細について説明する。図１７は、積分期間の最後から読み出し期間にかけての蓄積ノードの電位ＶＩＮＴの変化を示す波形図である。図１７において、実線で示した波形ｗ１は、フォトダイオードＤ１に光の入射が少ない場合の電位ＶＩＮＴの変化を表し、破線で示した波形ｗ２は、フォトダイオードＤ１に光が入射した場合の電位ＶＩＮＴの変化を表している。また、時刻ｔ０は、配線ＲＷＳから供給される読み出し信号がローレベルＶＲＷＳ．Ｌからの立ち上がりを開始する時刻であり、時刻ｔ２は、読み出し信号がハイレベルＶＲＷＳ．Ｈへ到達する時刻である。時刻ｔＳは、トランジスタＭ２がオンになってセンサ出力のサンプリングが行われる時刻である。時刻ｔ１は、読み出し信号が可変容量ＣＩＮＴの閾値電圧Ｖｏｆｆに到達する時刻である。時刻ｔ１’は、フォトダイオードＤ１に光が入射している場合（波形ｗ２の場合）に、読み出し信号が可変容量ＣＩＮＴの閾値電圧Ｖｏｆｆに到達する時刻である。すなわち、可変容量ＣＩＮＴは、読み出し配線ＲＷＳから供給される電位と閾値電圧Ｖｏｆｆとの大小関係によって、その動作特性が変わる。
　図１８Ａおよび図１８Ｂは、可変容量ＣＩＮＴをｐチャネルＭＯＳキャパシタで構成した場合の、この可変容量ＣＩＮＴにおけるゲート電極の電位に応じた、電荷の移動の違いを示す断面模式図である。可変容量ＣＩＮＴは、図１８Ａおよび図１８Ｂに示すように、ゲート電極１１１と、シリコン膜に形成されたｎ－領域１０７と、その間に設けられた絶縁膜（図示せず）によって構成される。図１８Ａおよび図１８Ｂに示す領域１１２は、ｎ型シリコン膜に対して例えばボロン等のｐ型不純物をドープして形成されたｐ＋領域である。
　図１７、図１８Ａ、および図１８Ｂに示すように、時刻ｔ１よりも前の時刻においては、可変容量ＣＩＮＴは常にオン状態であり、時刻ｔ１以降はオフ状態となる。すなわち、配線ＲＷＳの電位が閾値電圧Ｖｏｆｆ以下の間は、図１８Ａに示すようにゲート電極１１１下の電荷Ｑｉｎｊの移動が生じる。一方、配線ＲＷＳの電位が閾値電圧Ｖｏｆｆを超えると、図１８Ｂに示すようにゲート電極１１１下の電荷Ｑｉｎｊの移動がなくなる。以上より、読み出し配線ＲＷＳから供給される読み出し信号の電位がハイレベルＶＲＷＳ．Ｈへ到達した後のサンプル時刻ｔｓにおける蓄積ノードの電位ＶＩＮＴ（ｔｓ）は、下記の式に示すとおりとなる。なお、図１６に示したΔＶＩＮＴは、ＶＩＮＴ（ｔ０）とＶＩＮＴ（ｔｓ）との差分に相当し、Ｑｉｎｊ／ＣＩＮＴに等しい。
Figure JPOXMLDOC01-appb-M000001
　図１７に示したように、本実施形態にかかる光センサ（光検出用センサ）によれば、積分期間の終期におけるΔＶＳＩＧ（ｔ０）が、ΔＶＳＩＧ（ｔ１）まで増幅される。これにより、積分期間終了時点における受光面の照度の差による蓄積ノードの電位差よりも、突き上げ後の電位差の方が大きくなる。例えば、暗状態の場合の積分期間終了時点の蓄積ノードの電位と、飽和レベルの光が入射した場合の積分期間終了時点の蓄積ノードの電位との電位差よりも、前記暗状態の場合の読み出し期間における突き上げ後の蓄積ノードの電位と、飽和レベルの光が入射した場合の読み出し期間における突き上げ後の蓄積ノードの電位との電位差の方が大きくなる。したがって、感度が高く、かつＳ／Ｎ比も高い光センサを実現することができる。
　なお、本実施形態における参照用センサにおいては、外光を受光しないよう遮光されているので、温度変化や周囲光（バックライト光等）または経時変化による暗電流成分のみが検出されることとなる。
　図１９は、本実施形態にかかる補償回路７０の概略構成を示すブロック図である。補償回路７０は、図１９の例ではアクティブマトリクス基板１００の外部（例えば信号処理回路８内）に設けられているが、センサロウドライバ５内に設けることもできる。補償回路７０は、オフセット比較回路６１と、ＲＷＳ＿L生成回路７２とを備えている。オフセット比較回路６１は、参照用光センサからの出力信号電圧Ｖｏｕｔ＿Ｄ２と、予め定められた標準オフセット値とを比較してその乖離度合いを求め、求めた乖離度合いに応じた制御信号をＲＷＳ＿Ｌ生成回路７２へ出力する。ＲＷＳ＿L生成回路７２は、オフセット比較回路６１からの制御信号に基づいて、読み出し信号（ＲＷＳ）のローレベルの電位（ＶＲＷＳ．Ｌ）を制御する。具体的には、参照用センサの出力信号Ｖｏｕｔ＿Ｄ２と標準オフセット値との乖離度合いに応じて、ＶＲＷＳ．Ｌの電位をαだけ下げる。すなわち、このオフセット電位αが、オフセット比較回路６１によって、参照用センサの出力信号Ｖｏｕｔ＿Ｄ２と標準オフセット値との乖離度合いに応じて決定される値である。
　図２０は、補償回路７０による補正前のＶＩＮＴの電位変化（破線）と、読み出し信号のローレベルＶＲＷＳ．Ｌの電位がαだけ下げられた場合のＶＩＮＴの電位変化（実線）とを表す信号波形図である。図２０に示すように、読み出し信号のローレベルＶＲＷＳ．Ｌの電位をαだけ下げることで、ＶＩＮＴの電位は、オフセットαに相当する電圧ΔＶだけ上昇する。
　以上のとおり、本実施形態では、出力信号電圧Ｖｏｕｔ＿Ｄ２の階調データと標準オフセット値との乖離度合いに応じて、読み出し信号のローレベルの電位を調整する。これにより、その後の積分期間においては、調整後の読み出し信号に基づいて駆動された光検出用センサからの出力信号電圧Ｖｏｕｔ＿Ｄ１として、暗電流等に起因するオフセットが解消された信号を得ることができる。
　また、本実施形態によれば、従来のように光検出用センサの出力から参照用センサの出力を差し引く必要がないので、センサ出力のダイナミックレンジが狭まるという問題は生じない。これにより、環境温度に影響されることなく外光の強度を高精度に検出でき、しかもダイナミックレンジの広い光センサを備えた表示装置を実現できる。
　[第３の実施形態]
　以下、本発明の第３の実施形態について説明する。
　本実施形態にかかる表示装置において、光センサ（光検出用センサおよび参照用センサ）の構成は、第１の実施形態と同様である。ただし、本実施形態にかかる表示装置は、補償回路の構成が第１の実施形態と異なっている。すなわち、第１の実施形態に開示した、読み出し信号の振幅を調整する補償回路６０の代わりに、本実施形態にかかる表示装置は、リセット信号のハイレベルの電位を調整する補償回路８０を備えている。
　図２１は、本実施形態の補償回路８０の概略構成を示すブロック図である。補償回路８０は、図２１の例ではアクティブマトリクス基板１００の外部（例えば信号処理回路８内）に設けられているが、センサロウドライバ５内に設けることもできる。補償回路８０は、オフセット比較回路６１と、ＲＳＴ＿Ｈ生成回路８２とを備えている。オフセット比較回路６１は、参照用光センサからの出力信号電圧Ｖｏｕｔ＿Ｄ２と、予め定められた標準オフセット値とを比較してその乖離度合いを求め、求めた乖離度合いに応じた制御信号をＲＳＴ＿Ｈ生成回路８２へ出力する。ＲＳＴ＿Ｈ生成回路８２は、オフセット比較回路６１からの制御信号に基づいて、リセット信号のハイレベルの電位（ＶＲＳＴ．Ｈ）を調整する。
　図２２は、補償回路８０によって調整された後の読み出し信号の一例を示す波形図である。図２２に示すように、ＲＳＴ＿Ｈ生成回路８２は、リセット信号のハイレベルの電位ＶＲＳＴ．Ｈを、補正前（図４参照）のＶＳＳＳに対してαだけ高くする。このオフセット電位αが、オフセット比較回路６１によって、参照用センサの出力信号電圧Ｖｏｕｔ＿Ｄ２と標準オフセット値との乖離度合いに応じて決定される値である。
　図２３は、リセット信号のハイレベルＶＲＳＴ．Ｈの電位がＶＳＳＳである場合のＶＩＮＴの電位変化（破線）と、リセット信号のハイレベルＶＲＳＴ．Ｈの電位が（ＶＳＳＳ＋α）である場合のＶＩＮＴの電位変化（実線）とを表す信号波形図である。図２３に示すように、リセット信号のハイレベルの電位ＶＲＳＴ．Ｈを（ＶＳＳＳ＋α）に設定することで、ＶＩＮＴの電位は、オフセットαに相当する電圧ΔＶだけ上昇する。
　以上のとおり、出力信号電圧Ｖｏｕｔ＿Ｄ２の階調データと標準オフセット値との乖離度合いに応じてリセット信号のハイレベルＶＲＳＴ．Ｈの電位を（ＶＳＳＳ＋α）に設定することにより、出力信号電圧Ｖｏｕｔ＿Ｄ１として、暗電流等に起因するオフセットが解消された信号を得ることができる。
　また、本実施形態によれば、従来のように光検出用センサの出力から参照用センサの出力を差し引く必要がないので、センサ出力のダイナミックレンジが狭まるという問題は生じない。これにより、環境温度に影響されることなく外光の強度を高精度に検出でき、しかもダイナミックレンジの広い光センサを備えた表示装置を実現することが可能となる。
　[第３の実施形態の変形例１]
　第３の実施形態として上記に説明した回路構成の変形例として、以下のような構成も可能である。図２４は、第３の実施形態の変形例１にかかる表示装置における一画素の構成を示す等価回路図である。図２４に示すように、変形例１にかかる表示装置の光センサは、フォトダイオードＤ１、コンデンサＣＩＮＴ、および薄膜トランジスタＭ２に加えて、薄膜トランジスタＭ４をさらに備えている。なお、画素領域１の一部の画素において、フォトダイオードＤ１の代わりに、遮光膜ＬＳを備えたフォトダイオードＤ２が設けられた参照用センサを有している点は、第３の実施形態と同様である。
　変形例１にかかる光センサにおいては、コンデンサＣＩＮＴの一方の電極が、フォトダイオードＤ１のカソードと薄膜トランジスタＭ２のゲート電極との間に接続され、コンデンサＣＩＮＴの他方の電極は、配線ＶＤＤに接続されている。また、薄膜トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは薄膜トランジスタＭ４のドレインに接続されている。薄膜トランジスタＭ４のゲートは、読み出し信号配線ＲＷＳに接続されている。薄膜トランジスタＭ４のソースは、配線ＯＵＴに接続されている。なお、この例では、コンデンサＣＩＮＴの電極の一つと、薄膜トランジスタＭ２のドレインとが、共通の定電圧配線（配線ＶＤＤ）に接続されている構成を示したが、これらが互いに異なる定電圧配線に接続された構成であっても構わない。
　ここで、変形例１にかかる光センサの動作について、図２５および図２６を参照しながら説明する。
　図２５は、光センサへリセット信号配線ＲＳＴから供給されるリセット信号と読み出し信号配線ＲＷＳから供給される読み出し信号の波形をそれぞれ示すタイミングチャートである。図２６は、変形例１の光センサにおける、リセット期間、積分期間、および読み出し期間のそれぞれにおけるＶＩＮＴの変化を示す波形図である。なお、図２６において、破線は、リセット信号のハイレベル電位を補正する前のＶＩＮＴの変化、実線は補正後のＶＩＮＴの変化を示す。
　リセット信号のハイレベルＶＲＳＴ．Ｈは、薄膜トランジスタＭ２がオン状態になる電位に設定される。図２５に示す例では、リセット信号のハイレベルＶＲＳＴ．ＨはＶＤＤＤ１に等しく、ローレベルＶＲＳＴ．ＬはＶＤＤＲ１に等しい。また、読み出し信号のハイレベルＶＲＷＳ．ＨがＶＤＤＤ２に等しく、ローレベルＶＲＷＳ．ＬがＶＤＤＲ２に等しい。ただし、これらの電圧例はあくまでも一例であり、各レベルの電位は適宜に設定することができる。
　まず、センサロウドライバ５からリセット信号配線ＲＳＴへ供給されるリセット信号がローレベルから立ち上がってハイレベルになると、フォトダイオードＤ１は順方向バイアスとなる。このとき、薄膜トランジスタＭ２はオン状態となるが、読み出し信号がローレベルであり、薄膜トランジスタＭ４がオフ状態なので、配線ＯＵＴへの出力はない。
　次に、リセット信号がローレベルＶＲＳＴ．Ｌ（すなわちＶＤＤＲ１）に戻ることにより、光電流の積分期間（図２５および図２６に示す期間ｔＩＮＴ）が始まる。積分期間においては、フォトダイオードにより電流がコンデンサＣＩＮＴから流れ出し、コンデンサＣＩＮＴを放電させる。このとき、フォトダイオードＤ１を有する画素においては、入射光によって生じる光電流ＩＰＨＯＴＯと暗電流ＩＤＡＲＫとの和がコンデンサＣＩＮＴから流れ出す。一方、フォトダイオードＤ２を有する画素においては、暗電流ＩＤＡＲＫのみコンデンサＣＩＮＴから流れ出す。
　積分期間においても、ＶＩＮＴは、リセット電位から入射光の強さに応じて降下していく。しかし、薄膜トランジスタＭ４がオフ状態のため、配線ＯＵＴへのセンサ出力はない。なお、検出したい照度の上限値の光がフォトダイオードＤ１に照射された場合にセンサ出力が最も小さくなるように、すなわち、この場合に薄膜トランジスタＭ２のゲート電極の電位（ＶＩＮＴ）が閾値をわずかに超える値となるように、センサ回路を設計することが望ましい。このように設計すれば、検出したい照度の上限値を超える光がフォトダイオードＤ１へ照射された場合には、ＶＩＮＴの値が薄膜トランジスタＭ２の閾値よりも低くなって薄膜トランジスタＭ２がオフ状態となるので、配線ＯＵＴへのセンサ出力はない。
　積分期間が終わると、図２５に示すように、読み出し信号が立ち上がることにより、読み出し期間が始まる。読み出し信号がハイレベルになることにより、薄膜トランジスタＭ４がオン状態になる。それにより、薄膜トランジスタＭ２からの出力が薄膜トランジスタＭ４を通じて配線ＯＵＴへ出力される。このとき、薄膜トランジスタＭ２は、各列において配線ＯＵＴの端部に設けられているバイアス用の薄膜トランジスタＭ３と共に、ソースフォロアアンプとして機能する。すなわち、フォトダイオードＤ１を備えた光検出用センサからは、薄膜トランジスタＭ３のドレインからの出力配線ＳＯＵＴからの出力信号電圧Ｖｏｕｔ＿Ｄ１として、積分期間にフォトダイオードＤ１へ入射した光による光電流ＩＰＨＯＴＯと暗電流ＩＤＡＲＫとの和の積分値を増幅した電圧が得られる。また、フォトダイオードＤ２を備えた参照用センサからは、薄膜トランジスタＭ３のドレインからの出力配線ＳＯＵＴからの出力信号電圧Ｖｏｕｔ＿Ｄ２として、積分期間における暗電流ＩＤＡＲＫの積分値を増幅した電圧が得られる。
　この変形例１においても、第３の実施形態において説明したとおり、補償回路８０において、フォトダイオードＤ２を備えた参照用センサからの出力信号電圧Ｖｏｕｔ＿Ｄ２に基づいてリセット信号のハイレベルの電位を、オフセットに相当する分（α）だけ高くする調整を行う。すなわち、図２６に示すように、リセット信号のハイレベルの電位ＶＲＳＴ．Ｈを（ＶＤＤＤ１＋α）に設定することで、ＶＩＮＴの電位は、オフセットαに相当する電圧ΔＶだけ上昇する。
　以上のとおり、出力信号電圧Ｖｏｕｔ＿Ｄ２の階調データと標準オフセット値との乖離度合いに応じてリセット信号のハイレベルＶＲＳＴ．Ｈの電位を（ＶＤＤＤ１＋α）に設定することにより、出力信号電圧Ｖｏｕｔ＿Ｄ１として、暗電流等に起因するオフセットが解消された信号を得ることができる。
　この結果、変形例１においても、第３の実施形態と同様に、環境温度に影響されることなく外光の強度を高精度に検出でき、かつ、ダイナミックレンジの広い光センサ出力を得ることができる。
　[第４の実施形態]
　第４の実施形態について以下に説明する。図２７は、第４の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。図２７に示すように、変形例２にかかる表示装置の光センサは、フォトダイオードＤ１、コンデンサＣＩＮＴ、および薄膜トランジスタＭ２に加えて、薄膜トランジスタＭ４，Ｍ５をさらに備えている。なお、画素領域１の一部の画素において、フォトダイオードＤ１を備えた光検出用センサの代わりに、遮光膜ＬＳを備えたフォトダイオードＤ２を有する参照用センサが設けられている点は、第１の実施形態と同様である。
　第４の実施形態の光センサにおいては、コンデンサＣＩＮＴの一方の電極が、フォトダイオードＤ１のカソードと薄膜トランジスタＭ２のゲートとの間に接続されている。コンデンサＣＩＮＴの他方の電極は、ＧＮＤに接続されている。薄膜トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは薄膜トランジスタＭ４のドレインに接続されている。薄膜トランジスタＭ４のゲートは、読み出し信号配線ＲＷＳに接続されている。薄膜トランジスタＭ４のソースは、配線ＯＵＴに接続されている。薄膜トランジスタＭ５のゲートは、リセット信号配線ＲＳＴに接続され、ドレインは配線ＲＥＦに接続され、ソースはフォトダイオードＤ１のカソードに接続されている。配線ＲＥＦは、リセットレベル電位ＶＲＥＦを供給する。
　ここで、本実施形態にかかる光センサの動作について説明する。なお、本実施形態の光センサにおいて、リセット信号配線ＲＳＴから供給されるリセット信号と読み出し信号配線ＲＷＳから供給される読み出し信号の波形は、第３の実施形態の変形例１において参照した図２５と同じである。図２９は、本実施形態の光センサにおける、リセット期間、積分期間、および読み出し期間のそれぞれにおけるＶＩＮＴの変化を示す波形図である。図２９において、破線はリセットレベル電位ＶＲＥＦを補正する前のＶＩＮＴの変化、実線は補正後のＶＩＮＴの変化を示す。
　リセット信号のハイレベルＶＲＳＴ．Ｈは、薄膜トランジスタＭ５がオン状態になる電位に設定される。図２５に示す例では、リセット信号のハイレベルＶＲＳＴ．ＨはＶＤＤＤ１に等しく、ローレベルＶＲＳＴ．ＬはＶＤＤＲ１に等しい。また、読み出し信号のハイレベルＶＲＷＳ．ＨがＶＤＤＤ２に等しく、ローレベルＶＲＷＳ．ＬがＶＤＤＲ２に等しい。ただし、これらの電圧例はあくまでも一例であり、各レベルの電位は適宜に設定することができる。
　最初に、センサロウドライバ５からリセット信号配線ＲＳＴへ供給されるリセット信号がローレベルから立ち上がってハイレベルになると、薄膜トランジスタＭ５がオン状態となる。これにより、電位ＶＩＮＴがＶＲＥＦにリセットされる。
　次に、リセット信号がローレベルＶＲＳＴ．Ｌ（すなわちＶＤＤＲ１）に戻ることにより、光電流の積分期間が始まる。このとき、リセット信号がローレベルになることにより薄膜トランジスタＭ５がオフ状態となる。ここで、フォトダイオードＤ１のアノード電位はＧＮＤ、カソードの電位はＶＩＮＴ＝ＶＲＥＦであるので、フォトダイオードＤ１に逆バイアスが印加される。積分期間においては、フォトダイオードＤ１により電流がコンデンサＣＩＮＴから流れ出し、コンデンサＣＩＮＴを放電させる。このとき、フォトダイオードＤ１を備えた光検出用センサにおいては、入射光によって生じる光電流ＩＰＨＯＴＯと暗電流ＩＤＡＲＫとの和がコンデンサＣＩＮＴから流れ出す。一方、フォトダイオードＤ２を備えた参照用センサにおいては、暗電流ＩＤＡＲＫがコンデンサＣＩＮＴから流れ出す。フォトダイオードＤ１を備えた光検出用センサにおいては、積分期間において、ＶＩＮＴは、リセット電位（この例ではＶＲＳＴ．Ｈ＝ＶＲＥＦ）から入射光の強さに応じて降下していく。しかし、薄膜トランジスタＭ４がオフ状態のため、配線ＯＵＴへのセンサ出力はない。なお、検出したい照度の上限値の光がフォトダイオードＤ１に照射された場合にセンサ出力が最も小さくなるように、すなわち、この場合に薄膜トランジスタＭ２のゲート電極の電位（ＶＩＮＴ）が閾値をわずかに超える値となるように、センサ回路を設計することが望ましい。このように設計すれば、検出したい照度の上限値を超える光がフォトダイオードＤ１へ照射された場合には、ＶＩＮＴの値が薄膜トランジスタＭ２の閾値よりも低くなって薄膜トランジスタＭ２がオフ状態となるので、配線ＯＵＴへのセンサ出力はない。
　積分期間が終わると、図２５に示すように、読み出し信号が立ち上がることにより、読み出し期間が始まる。読み出し信号がハイレベルになることにより、薄膜トランジスタＭ４がオン状態になる。それにより、薄膜トランジスタＭ２からの出力が薄膜トランジスタＭ４を通じて配線ＯＵＴへ出力される。このとき、薄膜トランジスタＭ２は、各列において配線ＯＵＴの端部に設けられているバイアス用の薄膜トランジスタＭ３と共に、ソースフォロアアンプとして機能する。すなわち、フォトダイオードＤ１を備えた光検出用センサからは、薄膜トランジスタＭ３のドレインからの出力配線ＳＯＵＴからの出力信号電圧Ｖｏｕｔ＿Ｄ１として、積分期間にフォトダイオードＤ１へ入射した光による光電流ＩＰＨＯＴＯと暗電流ＩＤＡＲＫとの和の積分値を増幅した電圧が得られる。また、フォトダイオードＤ２を備えた参照用センサからは、薄膜トランジスタＭ３のドレインからの出力配線ＳＯＵＴからの出力信号電圧Ｖｏｕｔ＿Ｄ２として、積分期間における暗電流ＩＤＡＲＫの積分値を増幅した電圧が得られる。
　図２８は、第４の実施形態にかかる表示装置が備える補償回路９０の概略構成を示すブロック図である。補償回路９０は、図２８の例ではアクティブマトリクス基板１００の外部（例えば信号処理回路８内）に設けられているが、センサロウドライバ５内に設けることもできる。補償回路９０は、オフセット比較回路６１と、ＲＥＦ生成回路９２とを備えている。オフセット比較回路６１は、参照用光センサからの出力信号電圧Ｖｏｕｔ＿Ｄ２と、予め定められた標準オフセット値とを比較してその乖離度合いを求め、求めた乖離度合いに応じた制御信号をＲＥＦ生成回路９２へ出力する。ＲＥＦ生成回路９２は、オフセット比較回路６１からの制御信号に基づいて、配線ＲＥＦから供給されるリセットレベル電位ＶＲＥＦを調整する。すなわち、ＲＥＦ生成回路９２は、リセットレベル電位ＶＲＥＦをオフセットに応じた分（α）だけ高く設定する。
　図２９は、リセットレベル電位ＶＲＥＦが調整される前のＶＩＮＴの電位変化（破線）と、リセットレベル電位ＶＲＥＦをαだけ高く調整した後のＶＩＮＴの電位変化（実線）とを表す信号波形図である。図２９に示すように、リセットレベル電位ＶＲＥＦをαだけ高く設定することで、ＶＩＮＴの電位は、オフセットαに相当する電圧ΔＶだけ上昇する。
　以上のとおり、出力信号電圧Ｖｏｕｔ＿Ｄ２の階調データと標準オフセット値との乖離度合いに応じて、リセットレベル電位ＶＲＥＦをαだけ高く設定することにより、出力信号電圧Ｖｏｕｔ＿Ｄ１として、暗電流等に起因するオフセットが解消された信号を得ることができる。
　また、本実施形態によれば、従来のように光検出用センサの出力から参照用センサの出力を差し引く必要がないので、センサ出力のダイナミックレンジが狭まるという問題は生じない。これにより、環境温度に影響されることなく外光の強度を高精度に検出でき、しかもダイナミックレンジの広い光センサを備えた表示装置を実現することが可能となる。
　[第５の実施形態]
　第５の実施形態について以下に説明する。図３０は、第５の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。図３０に示すように、この実施形態にかかる表示装置の光センサは、フォトダイオードＤ１、コンデンサＣＩＮＴ、および薄膜トランジスタＭ２に加えて、薄膜トランジスタＭ５をさらに備えている。なお、画素領域１の一部の画素において、フォトダイオードＤ１を備えた光検出用センサの代わりに、遮光膜ＬＳを備えたフォトダイオードＤ２を有する参照用センサが設けられている点は、第１の実施形態と同様である。
　第５の実施形態の光センサにおいては、コンデンサＣＩＮＴの一方の電極が、フォトダイオードＤ１のカソードと薄膜トランジスタＭ２のゲートとの間に接続されている。コンデンサＣＩＮＴの他方の電極は、読み出し信号配線ＲＷＳに接続されている。薄膜トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。薄膜トランジスタＭ５のゲートは、リセット信号配線ＲＳＴに接続され、ドレインは配線ＲＥＦに接続され、ソースはフォトダイオードＤ１のカソードに接続されている。配線ＲＥＦは、リセットレベル電位ＶＲＥＦを供給する。フォトダイオードＤ１のアノードは、定電圧を供給するＣＯＭに接続されている。
　本実施形態の光センサにおいて、リセット信号配線ＲＳＴから供給されるリセット信号と読み出し信号配線ＲＷＳから供給される読み出し信号の波形は、第１の実施形態において参照した図４と同じである。また、本実施形態にかかる表示装置は、第１の実施形態において参照した図６に示す補償回路６０を備えている。第１の実施形態と同様に、補償回路６０は、アクティブマトリクス基板１００の外部（例えば信号処理回路８内）またはセンサロウドライバ５内に設けることができる。
　本実施形態においても、補償回路６０が、参照用センサからの出力信号電圧Ｖｏｕｔ＿Ｄ２をＡ／Ｄ変換して得られた値（階調データ）と、標準オフセット値との乖離度合いに応じて、読み出し信号の振幅を調整する。すなわち、補償回路６０のＲＷＳ生成回路６２は、第１の実施形態において図７を参照しながら説明したように、読み出し信号のハイレベルＶＲＷＳ．Ｈの電位を、補正前（図４参照）のＶＤＤＤに対してαだけ高くすることにより、読み出し信号の振幅（ＶＲＷＳ．Ｈ－ＶＲＷＳ．Ｌ）をαだけ大きくする。
　これにより、第１の実施形態において図８を参照しながら説明したように、読み出し信号のハイレベルＶＲＷＳ．Ｈの電位を（ＶＤＤＤ＋α）に設定することで、ＶＩＮＴの電位は、オフセットαに相当する電圧ΔＶだけ上昇する。
　以上のとおり、出力信号電圧Ｖｏｕｔ＿Ｄ２の階調データと標準オフセット値との乖離度合いに応じて読み出し信号のハイレベルＶＲＷＳ．Ｈの電位を（ＶＤＤＤ＋α）に設定することにより、出力信号電圧Ｖｏｕｔ＿Ｄ１として、暗電流等に起因するオフセットが解消された信号を得ることができる。
　本実施形態によっても、従来のように光検出用センサの出力から参照用センサの出力を差し引く必要がないので、センサ出力のダイナミックレンジが狭まるという問題は生じない。これにより、環境温度に影響されることなく外光の強度を高精度に検出でき、しかもダイナミックレンジの広い光センサを備えた表示装置を実現することが可能となる。
　なお、ここでは、読み出し信号のハイレベルＶＲＷＳ．Ｈの電位をＶＤＤＤから（ＶＤＤＤ＋α）に変更することにより、読み出し信号の振幅をαだけ大きくした。しかし、第１の実施形態において参照した図９に示すように、読み出し信号のローレベルＶＲＷＳ．Ｌの電位をＶＳＳＲから（ＶＳＳＲ－α）に変更することによっても、読み出し信号の振幅をαだけ大きくすることができるので、同じ効果が得られる。
　あるいは、第４の実施形態と同様に、出力信号電圧Ｖｏｕｔ＿Ｄ２の階調データと標準オフセット値との乖離度合いに応じて、読み出し信号の振幅の代わりに、リセットレベル電位ＶＲＥＦを調整する構成としても良い。この場合、補償回路６０の代わりに、第４の実施形態で参照した図２８に示す補償回路９０が設けられる。補償回路９０を設けることにより、リセットレベル電位ＶＲＥＦをαだけ高く設定すれば、図３１に示すように、リセット時のＶＩＮＴの電位は、オフセットαに相当する電圧だけ上昇する。これにより、読み出し時に、オフセットがキャンセルされた値が出力される。なお、図３１において、実線はリセットレベル電位ＶＲＥＦの補正前のＶＩＮＴの電位変化を表し、破線は補正後のＶＩＮＴの電位変化を表す。
　[第１～第５の実施形態についての変形例]
　以上、本発明についての第１～第５の実施形態を説明したが、本発明は上述の各実施形態にのみ限定されず、発明の範囲内で種々の変更が可能である。
　例えば、第１～第５の実施形態では、光センサに接続された配線ＶＤＤおよびＯＵＴが、ソース配線ＣＯＬと共用されている構成を例示した。この構成によれば、画素開口率が高いという利点がある。しかしながら、光センサ用の配線ＶＤＤおよびＯＵＴをソース配線ＣＯＬとは別個に設けた構成によっても、上記の各実施形態と同様の効果を得ることができる。
　本発明は、光センサ機能を有する表示装置として、産業上利用可能である。

Claims (10)

  1. 　アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、
    　前記光センサが、受光量に応じたセンサ信号を出力する光検出用センサと、前記光検出用センサに遮光膜が追加された構成を有しオフセット成分に応じたセンサ信号を出力する参照用センサとを含み、
    　前記表示装置は、
    　前記参照用センサから出力されたセンサ信号と標準オフセット値との乖離度合いを求めるオフセット比較回路と、
    　前記オフセット比較回路で求められた前記乖離度合いに応じて前記光センサの駆動信号の電位を調整する駆動信号生成回路とを備えた、表示装置。
  2. 　前記光センサが、
    　受光素子と、
    　前記受光素子からの出力電流を充放電する容量と、
    　前記受光素子の一端と前記容量の一端との間に接続されたスイッチング素子と、
    　当該受光素子の他端に接続され、リセット信号を供給するリセット信号配線と、
    　当該容量の他端に接続され、読み出し信号を供給する読み出し信号配線とを備え、
    　前記駆動信号生成回路が、前記読み出し信号のハイレベルおよびローレベルの少なくとも一方の電位を調整する、請求項１に記載の表示装置。
  3. 　前記光センサが、
    　受光素子と、
    　前記受光素子からの出力電流を充放電する可変容量と、
    　前記受光素子の一端と前記容量の一端との間に接続されたスイッチング素子と、
    　当該受光素子の他端に接続され、リセット信号を供給するリセット信号配線と、
    　当該容量の他端に接続され、読み出し信号を供給する読み出し信号配線とを備え、
    　前記駆動信号生成回路が、前記読み出し信号のローレベルの電位を調整する、請求項１に記載の表示装置。
  4. 　前記光センサが、
    　受光素子と、
    　前記受光素子からの出力電流を充放電する容量と、
    　前記受光素子の一端と前記容量の一端との間に接続されたスイッチング回路と、
    　当該受光素子の他端に接続され、リセット信号を供給するリセット信号配線と、
    　前記光センサへ読み出し信号を供給する読み出し信号配線とを備え、
    　前記駆動信号生成回路が、前記リセット信号のハイレベルの電位を調整する、請求項１に記載の表示装置。
  5. 　前記スイッチング回路が、１つのトランジスタを備え、
    　前記読み出し信号配線が、前記容量の他端に接続されている、請求項４に記載の表示装置。
  6. 　前記スイッチング回路が、第１のトランジスタおよび第２のトランジスタを備え、
    　前記第１のトランジスタの制御電極が、前記受光素子の一端と前記容量の一端との間に接続され、
    　前記第１のトランジスタにおける前記制御電極以外の２つの電極の一方が、定電圧を供給する配線に接続され、
    　前記第１のトランジスタにおける前記制御電極以外の２つの電極の他方が、第２のトランジスタにおける制御電極以外の２つの電極の一方に接続され、
    　前記第２のトランジスタにおける制御電極以外の２つの電極の他方が、前記センサ信号の出力配線に接続され、
    　前記第２のトランジスタの制御電極に、前記読み出し信号配線が接続され、
    　前記容量の他端が、定電圧を供給する配線に接続された、請求項４に記載の表示装置。
  7. 　前記スイッチング回路が、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタを備え、
    　前記第１のトランジスタの制御電極が、前記受光素子の一端と前記容量の一端との間に接続され、
    　前記第１のトランジスタにおける前記制御電極以外の２つの電極の一方が、定電圧を供給する配線に接続され、
    　前記第１のトランジスタにおける前記制御電極以外の２つの電極の他方が、第２のトランジスタにおける制御電極以外の２つの電極の一方に接続され、
    　前記第２のトランジスタにおける制御電極以外の２つの電極の他方が、前記センサ信号の出力配線に接続され、
    　前記容量の他端が定電圧を供給する配線に接続され、
    　前記第２のトランジスタの制御電極に、前記読み出し信号配線が接続され、
    　前記第３のトランジスタの制御電極に、前記リセット信号配線が接続され、
    　前記第３のトランジスタの前記制御電極以外の２つの電極の一方が、前記受光素子の一端に接続され、
    　前記第３のトランジスタの前記制御電極以外の２つの電極の他方が、参照電圧を供給する配線に接続され、
    　前記駆動信号生成回路が、前記第３のトランジスタの前記参照電圧の電位を調整する、請求項１に記載の表示装置。
  8. 　前記スイッチング回路が、第１のトランジスタおよび第２のトランジスタを備え、
    　前記第１のトランジスタの制御電極が、前記受光素子の一端と前記容量の一端との間に接続され、
    　前記第１のトランジスタにおける前記制御電極以外の２つの電極の一方が、定電圧を供給する配線に接続され、
    　前記第１のトランジスタにおける前記制御電極以外の２つの電極の他方が、前記センサ信号の出力配線に接続され、
    　前記容量の他端が、前記読み出し信号配線に接続され、
    　前記第２のトランジスタの制御電極に、前記リセット信号配線が接続され、
    　前記第２のトランジスタの前記制御電極以外の２つの電極の一方が、前記受光素子の一端に接続され、
    　前記第２のトランジスタの前記制御電極以外の２つの電極の他方が、参照電圧を供給する配線に接続され、
    　前記駆動信号生成回路が、前記読み出し信号のハイレベルおよびローレベルの少なくとも一方の電位を調整する、請求項１に記載の表示装置。
  9. 　前記スイッチング回路が、第１のトランジスタおよび第２のトランジスタを備え、
    　前記第１のトランジスタの制御電極が、前記受光素子の一端と前記容量の一端との間に接続され、
    　前記第１のトランジスタにおける前記制御電極以外の２つの電極の一方が、定電圧を供給する配線に接続され、
    　前記第１のトランジスタにおける前記制御電極以外の２つの電極の他方が、前記センサ信号の出力配線に接続され、
    　前記容量の他端が、前記読み出し信号配線に接続され、
    　前記第２のトランジスタの制御電極に、前記リセット信号配線が接続され、
    　前記第２のトランジスタの前記制御電極以外の２つの電極の一方が、前記受光素子の一端に接続され、
    　前記第２のトランジスタの前記制御電極以外の２つの電極の他方が、参照電圧を供給する配線に接続され、
    　前記駆動信号生成回路が前記参照電圧の電位を調整する、請求項１に記載の表示装置。
  10. 　前記アクティブマトリクス基板に対向する対向基板と、
    　前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１～９のいずれか一項に記載の表示装置。
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