WO2011137811A2 - 数据写处理方法、装置和终端设备 - Google Patents

数据写处理方法、装置和终端设备 Download PDF

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潘时林
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华为技术有限公司
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/102—Program control for peripheral devices where the programme performs an interfacing function, e.g. device driver

Definitions

  • Embodiments of the present invention relate to communication technologies, and in particular, to a data write processing method, apparatus, and terminal device. Background technique
  • the terminal data card product is a communication device for data storage and reading and writing.
  • the terminal data card products on the market generally support a mini (Secure Digital; SD) card, when the terminal After the data card is inserted into a personal computer (Personal Computer; hereinafter referred to as PC), the PC will eject the SD USB device for read and write access.
  • SD Secure Digital
  • PC Personal Computer
  • the terminal data card functions as an SDU disk
  • the performance of the read data is generally higher than the performance of the write data. For example, the read speed of a product can reach 7-8 MByte/s, and the write speed is only 3-4 MByte/s. Therefore, the write performance is There is a need for optimization to improve user experience.
  • the current Universal Serial Bus (USB) mass storage (Mass Storage) devices all transmit data through a bulk endpoint, usually following the following three phases: Command Block Wrapper ; Hereinafter referred to as: CBW) -> Data (DATA) -> Command Status Wrapper (hereinafter referred to as: CSW).
  • the CBW is a data block, which carries a Small Computer System Interface (hereinafter referred to as SCSI) command sent by the host to the device, and the device can determine the specific situation of the subsequent DATA phase according to the received CSW, that is, No data is required for transmission, input (IN) transmission (device to host) or output (OUT) transmission (host to device), while the CSW phase feeds back the transmission result to the host or device.
  • SCSI Small Computer System Interface
  • the written data length and the command are first transmitted to the device side through the CBW, and the device side starts to prepare to receive data from the PC after receiving the CBW.
  • the length of data that the PC needs to write to the device side is 64KByte, and the data is written once for less than 64KByte.
  • 1 is a schematic diagram of an execution process and a time axis of a data writing method in the prior art. As shown in FIG. 1, time period A indicates that the device side receives 64KByte data from the PC from the USB, and time period B indicates that the device side receives the completed data.
  • the embodiment of the invention provides a data writing processing method, device and terminal device, which adopts a data parallel writing mechanism to optimize the performance of data writing processing and improve the writing rate of the terminal device.
  • an embodiment of the present invention provides a data write processing method, including: receiving, by a host, a first preset number of first batches of write data;
  • the writing of the second batch of write data is written into the storage space by the data writing program upon completion of writing of the first batch of write data after receiving the second batch of write data.
  • An embodiment of the present invention provides a data write processing apparatus, including:
  • a receiving module configured to receive, by the host, a first preset quantity of the first batch of write data
  • a first writing module configured to execute a second preset number of data writing programs, to write the first batch of writing data into the storage space, and receive the first preset number of the first Writing data to the second batch, wherein the second preset number is twice the first preset number;
  • a second writing module configured to write the second batch of data by the data writing program when the writing of the first batch of writing data is completed after receiving the second batch of writing data Write to the storage space.
  • the embodiment of the invention provides a terminal device, which comprises the above data write processing device.
  • the data writing processing method, device and terminal device provided by the embodiment of the present invention first receive a first preset number of first batches of write data from the host, and then execute a second preset number of data writing programs to A batch of write data is written into the storage space, at which time a first preset number of second batch of write data is received from the host, and when the writing of the first batch of write data is completed after receiving the second batch of write data Then, the second batch of write data is written to the storage space; in this embodiment, the data parallel write mechanism is used to execute the second half of the data write task and the entire write data write task in parallel, which can effectively utilize the CPU.
  • the advantages of multi-threading and DMA parallel data transfer optimize the performance of data write processing and increase the write rate of the terminal device.
  • FIG. 1 is a schematic diagram of an execution process and a time axis of a data writing method in the prior art
  • Embodiment 1 of a data write processing method according to the present invention
  • Embodiment 3 is a flowchart of Embodiment 2 of a data write processing method according to the present invention.
  • FIG. 4 is a schematic diagram of an execution process and a time axis in the second embodiment of the data write processing method of the present invention.
  • FIG. 5 is a schematic diagram of an execution process and a time axis in the second embodiment of the data write processing method of the present invention.
  • FIG. 6 is a structural diagram of Embodiment 1 of a data write processing apparatus according to the present invention
  • FIG. 7 is a structural diagram of Embodiment 2 of a data write processing apparatus according to the present invention.
  • FIG. 2 is a flowchart of a first embodiment of a data write processing method according to the present invention. As shown in FIG. 1, the embodiment provides a data write processing method, which may include the following steps:
  • Step 201 Receive, by the host, a first preset number of first batches of write data
  • Step 202 Perform a second preset number of data writing programs to write the first batch of write data into the storage space, and receive the first preset number of second batches of write data from the host
  • the second preset number is twice the first preset number
  • Step 203 When the writing of the first batch of write data is completed after receiving the second batch of write data, writing the second batch of write data into the storage space by using the data writing program.
  • step 203 further includes:
  • Step 2031 After receiving the second batch of write data, determining whether the writing of the first batch of write data is completed, and if yes, executing step 2033, otherwise performing step 2032;
  • Step 2032 If the first batch of write data is still being written, after the writing of the first batch of write data is completed, writing the second batch of write data by the data writing program Into the storage space;
  • Step 2033 If the first batch of write data has been written, restart a second predetermined number of data writing programs to write the second batch of write data into the storage space.
  • step 201 it may be determined in a step whether the current host's write advance probability reaches a preset probability threshold. If the probability threshold is reached, the first batch of write data and the second batch of writes are still used. The data corresponding to the size of the data is written to the program to perform the write operation of the first batch of write data and the second batch of write data, respectively.
  • the write transcript probability here is the number of occurrences of the first batch of write data that has been written to completion for every 100 second batches of write data received. In an embodiment of the invention, this probability threshold may be 5/100.
  • the second preset number in the embodiment is determined by the data processing capability of the terminal device, and the first preset number is half of the second preset number.
  • the embodiment is specifically applied to the scenario where the PC writes data to the terminal data card.
  • the host may be specifically a PC.
  • the length of the data packet sent by the PC to the device side is 64K bits. Therefore, the second preset number in this embodiment is used here.
  • the specific setting is 64K Byte
  • the first preset number is specifically set to 32K Byte.
  • the write advance probability of various PCs may be experimentally calculated.
  • the write advance probability here is that the first preset number of first writes are written in the SD card.
  • the probability of entering data, the preset probability threshold can be 5/100, which means that only 5 packets written per 100 packets exceed the data written in the SD card when receiving 32K Bytes of write data.
  • 32K Byte that is, the 5 packets are not received the second batch of 32 K Bytes of write data before the first batch of write data of 32K Byte is written in the SD card.
  • the write advance probability on most PCs is extremely low, that is, lower than the preset probability threshold.
  • the first preset number of write data from the host is received first, that is, the 32K Byte write data sent by the host is first received from the PC. .
  • the write data of the 64K Byt e sent by the host is divided into two parts.
  • the embodiment provides a data write processing method, which first receives a first preset number of first batch write data from a host, and then executes a second preset number of data write programs to write the first batch of write data.
  • a data write processing method which first receives a first preset number of first batch write data from a host, and then executes a second preset number of data write programs to write the first batch of write data.
  • the second batch is Write data is written to the storage space; in this embodiment, the data parallel write mechanism is used to execute the second half of the data write task and the entire write data write task in parallel, which can effectively utilize the CPU multi-thread and DMA parallel.
  • the advantage of handling data optimizes the performance of data write processing and improves the write rate of terminal devices.
  • Step 301 Determine whether the write advance probability on the host is less than a preset probability threshold, and if yes, perform step 302, otherwise execute the step. 307.
  • This step is to obtain the write advance probability on the host according to the type of the host, and determine whether the write advance probability is less than a preset probability threshold.
  • the probability threshold here may be set to 5/100. If yes, perform the subsequent step 302- 306, otherwise steps 307-309 are performed.
  • the write advance probability of various PCs may be experimentally calculated, where the write advance probability is to write the first preset number of first batch writes in the SD card. The probability that the first preset number of second batches of write data is not received before the data, that is, the second batch of 32K Byt e sent by the PC is not received before the first batch of write data of 32K Byte is written in the SD card.
  • the preset probability threshold can be 5 / 1 00, which means that only 5 packets are written to receive 32K Byt e writes per 100 packets.
  • the data written in the SD card has exceeded 32K Bytes, that is, the 5 packets have not received the second batch of 32 K Bytes before the first batch of write data of 32K By te is written in the SD card.
  • the write advance probability on most PCs is extremely low, that is, lower than the preset probability threshold.
  • the write advance probability of the host is less than the preset probability threshold, the first preset number of write data from the host is received first, that is, the 32K Byte write data sent by the host is first received from the PC. .
  • Step 302 Receive, from the host, the first batch of write data of the 32K By te.
  • FIG. 4 is a schematic diagram of the execution process and the time axis in the second embodiment of the data write processing method of the present invention. As shown in FIG. 4, if the write advance probability satisfies the probability threshold, the process of receiving data shown in time period A is performed.
  • Step 303 Perform a 64K Byt e data writing process to write the first batch of write data to the SD card, and receive the second batch of write data of the 32K Byt e from the host.
  • the tasks shown in time periods B and C are executed in parallel, that is, 64K Byte data writing is performed.
  • the program is written to write the first batch of 32K Bytes of write data to the SD card, and at the same time continue to receive the second batch of 32K Bytes of write data from the host.
  • Step 304 After receiving the second batch of write data of 32K By te, determine whether the first batch of write data of 32K Byte has been written in the SD card, and if yes, execute step 305, otherwise step 306, continue The writing process of the data in step 303 is performed.
  • step 305 is performed, otherwise step 306 is performed.
  • Step 305 Restart the 64K By te data writing program to rewrite the 64K Byte write data to the SD card. If the second batch of write data of 32K Bytes indicated in time period B is received, the write operation of the first batch of write data of 32K Byte has been written in the SD card, indicating that the speed of writing data exceeds The speed at which data is received, in which case the written data may be empty. In order to avoid the problem of such data errors, in this embodiment, when the special case occurs, the execution process of the 64K Byte data writing program is restarted. , Write 64K Byt e write data to the SD card again to ensure the correctness of the written data.
  • Step 306 the 64K Byte data writing process in step 303 is continued, and after the writing of the first batch of writing data is completed, the second batch of writing data is written into the SD card.
  • the time period D and E are further included, wherein the time period D represents the back CSW time, that is, after the data is written into the SD card, the CSW will be The transmission result is fed back to the PC, and the time period E indicates the time from the CSW to the PC to send the next data packet.
  • Step 307 Receive the first batch of write data of the 32K By te from the host.
  • FIG. 5 is a second embodiment of the data write processing method of the present invention.
  • the execution process and time axis diagram 2 as shown in FIG. 5, if the write advance probability does not satisfy the probability threshold, the process of receiving data shown in time period A in FIG. 5 is performed.
  • Step 308 Perform a data writing program corresponding to the first batch of write data, to write the first batch of write data into the SD card, and receive a second batch of write data of 32K Bytes from the host.
  • the tasks shown in time periods B and C in FIG. 5 are executed in parallel, that is, the first execution is performed.
  • the data writing program corresponding to the batch write data writes the first batch of write data of 32K Byte to the SD card, and simultaneously receives the second batch of write data of 32K Byte from the host.
  • Step 309 Perform a data writing process corresponding to the second batch of write data to write the second batch of write data into the SD card.
  • the data writing program corresponding to the second batch of write data is executed, and the second batch of write data of 32K Byte is started to be written into the SD card, that is, After the task shown in the time period C in FIG. 5 is completed, the task shown in the time period D is executed, and the process of writing data to the SD card is performed in two stages.
  • the time period E and F are further included, wherein the time period E represents the back CSW time, that is, after the data is written into the SD card.
  • the CSW feeds back the transmission result to the PC, and the time period F indicates the time from the CSW to the PC to send the next data packet.
  • the embodiment provides a data write processing method, which first receives a first preset number of first batch write data from a host, and then executes a second preset number of data write programs to write the first batch of write data.
  • a data write processing method which first receives a first preset number of first batch write data from a host, and then executes a second preset number of data write programs to write the first batch of write data.
  • the second batch is Write data is written to the storage space; in this embodiment, the data parallel write mechanism is used to execute the second half of the data write task and the entire write data write task in parallel, which can effectively utilize the CPU multi-thread and DMA parallel.
  • the advantage of handling data optimizes the performance of data write processing and improves the write rate of terminal devices.
  • FIG. 6 is a structural diagram of a first embodiment of a data write processing apparatus according to the present invention. As shown in FIG. 6, the embodiment provides a data write processing apparatus, which may specifically perform the steps in the first embodiment of the foregoing method. No longer.
  • the data write processing apparatus may specifically include a receiving module 601, a first writing module 602, and a second writing module 603.
  • the receiving module 601 is configured to receive a first preset number of first batches of write data from the host.
  • the first writing module 602 is configured to execute a second preset number of data writing programs to write the first batch of writing data into the storage space, and receive the first preset number of the first The data is written in two batches, wherein the second preset number is twice the first preset number.
  • the second writing module 603 is configured to write the second batch of data by the data writing program when the writing of the first batch of writing data is completed after receiving the second batch of writing data. Write to the storage space.
  • FIG. 7 is a structural diagram of a second embodiment of the data write processing apparatus of the present invention.
  • the embodiment provides a data write processing apparatus, which may specifically perform the steps in the second embodiment of the foregoing method. No longer.
  • the data write processing apparatus provided in this embodiment is based on the foregoing FIG. 6, and the second write module 603 may specifically include a determining unit 613, a first writing unit 623, and a second writing unit 633.
  • the determining unit 613 is configured to determine whether the writing of the first batch of writing data is completed when the second batch of writing data is received.
  • the first writing unit 623 is configured to: if the first batch of write data is still being written, after the writing of the first batch of write data is completed, the second Batch write data is written to the storage space.
  • the second writing unit 633 is configured to restart the second preset number of data writing programs to write the second batch of writing data if the first batch of writing data has been written. The storage space.
  • the data write processing apparatus may further include a determining module 701 and a write processing module 702.
  • the determining module 701 is configured to determine whether the write advance probability on the host is less than a preset probability threshold.
  • the write processing module 702 is configured to: when the determination result of the determining module 701 is that the write advance probability is greater than or equal to a preset probability threshold, receive a first preset number of first batch of write data from the host; and execute the first Writing data corresponding to the batch write data to the program to write the first batch of write data into the storage space, and receiving the first preset number of second batch writes from the host Entering data; executing a data writing program corresponding to the second batch of write data to write the second batch of write data into the storage space.
  • the receiving module 601 is specifically configured to: when the determining result of the determining module 701 is that the write advance probability is less than a preset probability threshold, perform the step of receiving the first preset number of first batch of write data from the host.
  • the write lead probability is a probability that the first preset number of second batch write data is not received before the first preset number of first batch write data is written in the storage space. .
  • the first preset number in this embodiment may be specifically 32K bits, and the second preset number may be specifically 64K bits.
  • the embodiment provides a data write processing device, which first receives a first preset number of first batches of write data from the host, and then executes a second predetermined number of data write programs to write the first batch of write data.
  • a data write processing device receives a first preset number of first batches of write data from the host, and then executes a second predetermined number of data write programs to write the first batch of write data.
  • the second batch is Write data is written to the storage space; in this embodiment, the data parallel write mechanism is used to execute the second half of the data write task and the entire write data write task in parallel, which can effectively utilize the CPU multi-thread and DMA parallel.
  • the advantage of handling data optimizes the performance of data write processing and improves the write rate of terminal devices.

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Description

数据写处理方法、 装置和终端设备 技术领域
本发明实施例涉及通信技术， 尤其涉及一种数据写处理方法、 装置和终 端设备。 背景技术
随着科技的不断发展和进步， 通信产品的种类越来越多样化， 以不断满 足用户的各种需求。 其中， 终端数据卡产品为一种用于数据存储、 读写的通 信设备， 目前市场上的终端数据卡产品通常均支持迷你 （mini ) 安全数码 ( Secure Digital; 以下简称： SD ) 卡， 当终端数据卡插入到个人电脑 (Personal Computer; 以下简称： PC)后， PC会弹出 SD U盘设备， 可供用 户读写访问。 当终端数据卡作为 SDU盘功能时， 读数据的性能一般比写数据 的性能高， 如某产品的读速度可以达到 7-8MByte/s , 而写速度只有 3-4MByte/s, 因此， 写性能存在优化的必要， 以提高用户体验度。
目前的通用串行总线 (Universal Serial Bus; 以下简称： USB) 大容量 存储（Mass Storage)设备均通过批处理（bulk)端点进行数据传输， 通常 遵循以下三个阶段： 命令块包（ Command Block Wrapper; 以下简称： CBW) -〉数据（DATA) -〉命令状态包（Command Status Wrapper; 以下简称： CSW) 。 其中， CBW 为一个数据块， 其中携带有主机发给设备的小型计算机系统接口 ( Small Computer System Interface; 以下简称： SCSI )命令， 设备根据接 收到的 CSW便可以确定后续 DATA阶段的具体情况， 即无数据需要传输、 输入 ( IN )传输（设备到主机 )或输出 （ OUT )传输（主机到设备） ， 而 CSW阶段 则反馈传输结果到主机或设备。
在现有技术中， 当 PC向终端设备写入数据时， 先将写入的数据长度和命 令通过 CBW传输给设备侧，设备侧接收到 CBW后开始准备接收来自 PC的数据。 在 Windows系统下， PC每次发给设备侧需要写入的数据长度为 64KByte , 对 于不足 64KByte的数据则一次写入。 图 1为现有技术中数据写入方法的执行 过程和时间轴示意图， 如图 1所示， 时间段 A表示设备侧从 USB接收到来自 PC的 64KByte数据， 时间段 B表示设备侧接收完成数据后再向 SD接口写入 该 64KByte数据， 时间段 E表示回 CSW时间， 即在数据写入 SD卡后通过 CSW 将传输结果反馈到 PC , 时间段 F表示从 CSW到 PC下发下一个数据包的时间。 现有技术采用串行数据传输，不能利用中央处理器（Cent re Proces s ing Uni t ; 以下简称： CPU ) 的多线程以及直接内存访问 （ Di rec t Memory Acces s ; 以下 简称： DMA )并行搬运数据的优势， 导致数据写处理的性能较低。 发明内容
本发明实施例在于提供一种数据写处理方法、 装置和终端设备， 采用数 据并行写入机制， 优化数据写处理的性能， 提高终端设备的写入速率。
为了实现上述目的， 本发明实施例提供了一种数据写处理方法， 包括： 从主机接收第一预设数量的第一批写入数据；
执行第二预设数量的数据写入程序， 以将所述第一批写入数据写入存储 空间， 并从所述主机接收所述第一预设数量的第二批写入数据， 其中， 所述 第二预设数量为所述第一预设数量的两倍；
在接收到所述第二批写入数据后所述第一批写入数据的写入完成时， 通 过所述数据写入程序将所述第二批写入数据写入所述存储空间。
本发明实施例提供了一种数据写处理装置， 包括：
接收模块， 用于从主机接收第一预设数量的第一批写入数据；
第一写入模块， 用于执行第二预设数量的数据写入程序， 以将所述第一 批写入数据写入存储空间， 并从所述主机接收所述第一预设数量的第二批写 入数据， 其中， 所述第二预设数量为所述第一预设数量的两倍； 第二写入模块， 用于在接收到所述第二批写入数据后所述第一批写入数 据的写入完成时， 通过所述数据写入程序将所述第二批写入数据写入所述存 储空间。
本发明实施例提供了一种终端设备， 包括上述数据写处理装置。
本发明实施例提供的一种数据写处理方法、 装置和终端设备， 先从主机 接收第一预设数量的第一批写入数据， 再执行第二预设数量的数据写入程序 以将第一批写入数据写入存储空间， 此时从主机接收第一预设数量的第二批 写入数据， 当接收到第二批写入数据后第一批写入数据的写入已完成时， 再 将第二批写入数据写入到存储空间； 本实施例采用数据并行写入机制将后半 部分写入数据的接收任务与整个写入数据的写入任务并行执行， 可以有效利 用 CPU的多线程及 DMA并行搬运数据的优势， 优化了数据写处理的性能， 提 高了终端设备的写入速率。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作一简单地介绍， 显而易见地， 下 面描述中的附图是本发明的一些实施例， 对于本领域普通技术人员来讲， 在 不付出创造性劳动性的前提下， 还可以根据这些附图获得其他的附图。
图 1为现有技术中数据写入方法的执行过程和时间轴示意图；
图 2为本发明数据写处理方法实施例一的流程图；
图 3为本发明数据写处理方法实施例二的流程图；
图 4 为本发明数据写处理方法实施例二中的执行过程和时间轴示意图 图 5 为本发明数据写处理方法实施例二中的执行过程和时间轴示意图 二；
图 6为本发明数据写处理装置实施例一的结构图； 图 7为本发明数据写处理装置实施例二的结构图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完整地描述， 显然， 所描述的实施例是本发明一部分实施例， 而不是全部的实施例。 基于 本发明中的实施例， 本领域普通技术人员在没有作出创造性劳动前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
图 2为本发明数据写处理方法实施例一的流程图， 如图 1所示， 本实施 例提供了一种数据写处理方法， 可以包括如下步骤：
步骤 201 , 从主机接收第一预设数量的第一批写入数据；
步骤 202 , 执行第二预设数量的数据写入程序， 以将所述第一批写入数 据写入存储空间， 并从所述主机接收所述第一预设数量的第二批写入数据， 其中， 所述第二预设数量为第一预设数量的两倍；
步骤 203 , 在接收到所述第二批写入数据后所述第一批写入数据的写入 完成时， 通过所述数据写入程序将所述第二批写入数据写入存储空间。
进一步的， 作为优选的实施例， 步骤 203进一步包括：
步骤 2031 : 在接收到所述第二批写入数据后， 判断所述第一批写入数据 的写入是否完成， 如果是， 则执行步骤 2033 , 否则执行步骤 2032 ;
步骤 2032 : 如果所述第一批写入数据仍在写入， 则在所述第一批写入数 据的写入完成后， 通过所述数据写入程序将所述第二批写入数据写入存储空 间；
步骤 2033 , 如果所述第一批写入数据已经写入完成， 则重启第二预设数 量的数据写入程序， 以将所述第二批写入数据写入存储空间。
在某些情况下， 数据写入的时候或会频繁出现收到接收到第二批数据的 时候， 第一批写入数据已经完成写入。 如果这种情况频繁出现， 会因为数据 写入程序的不完全执行， 造成写性能下降。 因此， 也可以在执行步骤 201前 先一步判断是否当前主机的写超前概率是否达到了预设的概率阈值， 如果达 到了概率阈值， 则仍采用与第一批写入数据和第二批写入数据的大小相对应 的数据写入程序来分别执行第一批写入数据和第二批写入数据的写入操作。 这里的写抄写概率即每接收到 1 00个第二批写入数据中， 第一批写入数据已 经写入完成的发生次数。 在本发明实施例中， 这个概率阈值可以为 5/ 100。
本实施例中的第二预设数量由终端设备的数据处理能力来决定， 第一预 设数量为第二预设数量的一半，本实施例具体应用在 PC向终端数据卡写入数 据的场景中， 其中， 主机可以具体为 PC , 在 Windows 系统下， 由于 PC每次 发送给设备侧的数据包的长度为 64K 比特（Byte ) , 因此， 此处将本实施例 中的第二预设数量具体设置为 64K Byte ,第一预设数量具体设置为 32K Byte。 本实施例在执行数据写处理的方案前，可以先对各种 PC的写超前概率进行实 验统计，此处的写超前概率为在 SD卡中写入第一预设数量的第一批写入数据 前未接收到第一预设数量的第二批写入数据的概率， 即在 SD 卡中写入 32K Byte的第一批写入数据前未接收到 PC发送的 32K Byte的第二批写入数据的 概率， 预设的概率阈值可以为 5/100 , 其表示每写入 100个数据包只有 5个 数据包在收到 32K Byte的写入数据时在 SD卡中写入的数据已超过 32K Byte , 即这 5个数据包在 SD卡中写入 32K Byte的第一批写入数据前未接收到 32 K Byte的第二批写入数据。 通过实测发现在大部分 PC上的写超前概率均极低， 即低于预设的概率阈值。 在本实施例中， 当主机的写超前概率小于预设的概 率阈值时， 先接收来自主机的第一预设数量的写入数据， 即先从 PC上接收其 发送的 32K Byte的写入数据。
在本实施例中， 当从主机接收到第一预设数量的第一批写入数据后， 开 始执行第二预设数量的数据写入程序， 向 SD卡中直接写入第二预设数量的 第一批写入数据， 并同时继续从主机接收第一预设数量的第二批写入数据。 即在接收到 32K Byte的第一批写入数据时， 便直接向 SD卡中写入 64K Byte 的第一批写入数据， 同时继续从主机接收 32K Byt e的第二批写入数据。 本实 施例将主机发送的 64K Byt e的写入数据分成两部分， 在接收到一半数据时， 启动数据的写入操作，将后一半数据的接收任务与数据的写入任务并行执行， 可以有效利用 CPU的多线程及 DMA并行搬运数据的优势， 且在执行数据的写 入任务时直接写入 64K Byte , 与分两次写入相比减少了写入时间。
本实施例提供了一种数据写处理方法， 先从主机接收第一预设数量的第 一批写入数据， 再执行第二预设数量的数据写入程序以将第一批写入数据写 入存储空间， 此时从主机接收第一预设数量的第二批写入数据， 当接收到第 二批写入数据后第一批写入数据的写入已完成时， 再将第二批写入数据写入 到存储空间； 本实施例采用数据并行写入机制将后半部分写入数据的接收任 务与整个写入数据的写入任务并行执行， 可以有效利用 CPU的多线程及 DMA 并行搬运数据的优势， 优化了数据写处理的性能， 提高了终端设备的写入 速率。
图 3为本发明数据写处理方法实施例二的流程图， 如图 3所示， 本实施 例提供了一种数据写处理方法，本实施例中的第一预设数量具体为 32K Byte , 第二预设数量具体为 64K Byte ,本实施例提供的方法可以具体包括如下步骤： 步骤 301 , 判断主机上的写超前概率是否小于预设的概率阈值， 如果是， 则执行步骤 302 , 否则执行步骤 307。
本步骤为根据主机的类型获取主机上的写超前概率， 判断其写超前概率 是否小于预设的概率阈值， 此处的概率阈值可以设定为 5/100 , 如果是， 则执 行后续步骤 302-306 , 否则执行步骤 307-309。 本实施例在执行数据写处理的 方案前， 可以先对各种 PC的写超前概率进行实验统计， 此处的写超前概率为 在 SD 卡中写入第一预设数量的第一批写入数据前未接收到第一预设数量的 第二批写入数据的概率， 即在 SD卡中写入 32K Byte的第一批写入数据前未 接收到 PC发送的 32K Byt e的第二批写入数据的概率， 预设的概率阈值可以 为 5 / 1 00 , 其表示每写入 1 00个数据包只有 5个数据包在收到 32K Byt e的写 入数据时在 SD卡中写入的数据已超过 32K Byte , 即这 5个数据包在 SD卡中 写入 32K By te的第一批写入数据前未接收到 32 K Byte的第二批写入数据。 通过实测发现在大部分 PC上的写超前概率均极低， 即低于预设的概率阈值。 在本实施例中， 当主机的写超前概率小于预设的概率阈值时， 先接收来自主 机的第一预设数量的写入数据， 即先从 PC上接收其发送的 32K Byte的写入 数据。
步骤 302 , 从主机接收 32K By te的第一批写入数据。
当主机上的写超前概率小于概率阈值时， 接收来自主机的 32K Byte的第 一批写入数据， 图 4为本发明数据写处理方法实施例二中的执行过程和时间 轴示意图一， 如图 4所示， 若写超前概率满足概率阈值， 则执行时间段 A所 示的接收数据的过程。
步骤 303 , 执行 64K Byt e的数据写入程序， 以将第一批写入数据写入 SD 卡， 并从主机接收 32K Byt e的第二批写入数据。
在接收到主机发送的 32K Byte的第一批写入数据， 即执行完图 4中时间 段 A所示的任务后， 并行执行时间段 B和 C所示的任务， 即执行 64K Byte 的数据写入程序， 以向 SD卡中写入 32K Byte的第一批写入数据， 并同时继 续从主机接收 32K Byte的第二批写入数据。
步骤 304 , 在接收到 32K By te的第二批写入数据后， 判断在 SD卡中是 否已写入 32K Byte的第一批写入数据， 如果是， 则执行步骤 305 , 否则步骤 306 , 继续执行步骤 303中数据的写入过程。
在接收到 32K By te的第二批写入数据后，检测在 SD卡中是否已写入 32K Byte的第一批写入数据， 即执行完图 4中时间段 B所示的任务后， 判断时间 段 C所示的写入过程中是否已完成 32K Byte的第一批数据的写入， 如果是， 则执行步骤 305 , 否则执行步骤 306。
步骤 305 ,重启 64K By te的数据写入程序，以重新向 SD卡中写入 64K Byte 的写入数据。 若在接收到时间段 B所示的 32K Byte的第二批写入数据时， SD卡中已 写完 32K Byte的第一批写入数据的写入操作， 则表明写入数据的速度超过了 接收数据的速度， 此时可能出现写入的数据为空的情况， 为了避免产生这种 数据错误的问题， 本实施例在出现这种特殊情况时， 重启 64K Byte的数据写 入程序的执行过程， 重新向 SD卡中写入 64K Byt e的写入数据， 以保证写入 数据的正确性。
步骤 306 , 继续执行步骤 303中的 64K Byte的数据写入程序， 在第一批 写入数据的写入完成后， 向 SD卡中写入第二批写入数据。
若在接收到时间段 B所示的 32K Byte的第二批写入数据后， SD卡中尚 未完成 32K Byte的第一批写入数据的写入过程， 则不会出现异常数据错误情 况， 此时继续执行步骤 303中向 SD卡中写入数据的操作， 无需中断该写入过 程， 即连续执行时间段 C所示的任务。
继续参照上述图 4 , 在完成时间段 C所示的数据写入任务后， 后续还包 括时间段 D和 E , 其中， 时间段 D表示回 CSW时间， 即在数据写入 SD卡后通 过 CSW将传输结果反馈到 PC , 时间段 E表示从 CSW到 PC下发下一个数据包 的时间。
步骤 307 , 从主机接收 32K By te的第一批写入数据。
当主机上的写超前概率大于或等于概率阈值时， 表明该主机出现写入速 率大于接收速率的概率较大，若仍采用图 4中时间段 B和 C并行执行的方法， 则重写数据的几率较大， 反而会造成写性能下降。 因此， 本实施例针对这种 情况， 则采用另外的一种策略来完成数据写入， 即从主机接收 32K Byt e的第 一批写入数据， 图 5为本发明数据写处理方法实施例二中的执行过程和时间 轴示意图二， 如图 5所示， 若写超前概率不满足概率阈值， 则执行图 5中时 间段 A所示的接收数据的过程。
步骤 308 , 执行第一批写入数据对应的数据写入程序， 以将第一批写入 数据写入 SD卡中， 并从主机接收 32K Byte的第二批写入数据。 在接收到主机发送的 32K Byte的第一批写入数据， 即执行完图 5中时间 段 A所示的任务后， 并行执行图 5中时间段 B和 C所示的任务， 即执行第一 批写入数据对应的数据写入程序， 向 SD卡中先写入 32K Byte的第一批写入 数据， 并同时继续从主机接收 32K Byte的第二批写入数据。
步骤 309 , 执行第二批写入数据对应的数据写入程序， 以将第二批写入 数据写入 SD卡中。
在 SD卡中写入 32K Byte的第一批写入数据后， 执行第二批写入数据对 应的数据写入程序， 开始向 SD卡中写入 32K Byte的第二批写入数据， 即在 执行完成图 5中时间段 C所示的任务后， 再执行时间段 D所示的任务， 将向 SD卡中写入数据的过程分为两个阶段分别执行。
继续参照上述图 5 , 在完成时间段 C和 D所示的数据写入任务后， 后续 还包括时间段 E和 F , 其中， 时间段 E表示回 CSW时间， 即在数据写入 SD卡 后通过 CSW将传输结果反馈到 PC , 时间段 F表示从 CSW到 PC下发下一个数 据包的时间。
本实施例提供了一种数据写处理方法， 先从主机接收第一预设数量的第 一批写入数据， 再执行第二预设数量的数据写入程序以将第一批写入数据写 入存储空间， 此时从主机接收第一预设数量的第二批写入数据， 当接收到第 二批写入数据后第一批写入数据的写入已完成时， 再将第二批写入数据写入 到存储空间； 本实施例采用数据并行写入机制将后半部分写入数据的接收任 务与整个写入数据的写入任务并行执行， 可以有效利用 CPU的多线程及 DMA 并行搬运数据的优势， 优化了数据写处理的性能， 提高了终端设备的写入 速率。
本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分步骤可 以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存 储介质中， 该程序在执行时， 执行包括上述方法实施例的步骤； 而前述的存储 介质包括： ROM、 RAM, 磁碟或者光盘等各种可以存储程序代码的介质。 图 6为本发明数据写处理装置实施例一的结构图， 如图 6所示， 本实施 例提供了一种数据写入处理装置， 可以具体执行上述方法实施例一中的各个 步骤， 此处不再赘述。 本实施例提供的数据写处理装置可以具体包括接收模 块 601、 第一写入模块 602和第二写入模块 603。 其中， 接收模块 601用于从 主机接收第一预设数量的第一批写入数据。 第一写入模块 602用于执行第二 预设数量的数据写入程序， 以将所述第一批写入数据写入存储空间， 并从所 述主机接收所述第一预设数量的第二批写入数据， 其中， 所述第二预设数量 为所述第一预设数量的两倍。 第二写入模块 603用于在接收到所述第二批写 入数据后所述第一批写入数据的写入完成时， 通过所述数据写入程序将所述 第二批写入数据写入所述存储空间。
图 7为本发明数据写处理装置实施例二的结构图， 如图 7所示， 本实施 例提供了一种数据写入处理装置， 可以具体执行上述方法实施例二中的各个 步骤， 此处不再赘述。 本实施例提供的数据写处理装置在上述图 6所示的基 础之上， 第二写入模块 603可以具体包括判断单元 61 3、 第一写入单元 623 和第二写入单元 633。 其中， 判断单元 61 3用于在接收到所述第二批写入数 据时， 判断所述第一批写入数据的写入是否完成。 第一写入单元 623用于若 所述第一批写入数据仍在写入， 则在所述第一批写入数据的写入完成后， 通 过所述数据写入程序将所述第二批写入数据写入所述存储空间。 第二写入单 元 6 33用于若所述第一批写入数据已经写入完成， 则重启所述第二预设数量 的数据写入程序， 以将所述第二批写入数据写入所述存储空间。
进一步地， 本实施例提供的数据写处理装置还可以包括判断模块 701和 写处理模块 702。 其中， 判断模块 701 用于判断主机上的写超前概率是否小 于预设的概率阈值。 写处理模块 702用于当判断模块 701的判断结果为所述 写超前概率大于或等于预设的概率阈值时， 从主机接收第一预设数量的第一 批写入数据； 执行所述第一批写入数据对应的数据写入程序， 以将所述第一 批写入数据写入存储空间， 并从所述主机接收所述第一预设数量的第二批写 入数据； 执行所述第二批写入数据对应的数据写入程序， 以将所述第二批写 入数据写入所述存储空间。 接收模块 601具体用于当判断模块 701的判断结 果为所述写超前概率小于预设的概率阈值时， 执行所述从主机接收第一预设 数量的第一批写入数据的步骤。 其中， 所述写超前概率为在所述存储空间中 写入所述第一预设数量的第一批写入数据前未接收到所述第一预设数量的第 二批写入数据的概率。
具体地， 本实施例中的第一预设数量可以具体为 32K比特， 第二预设数 量可以具体为 64K比特。
本实施例提供了一种数据写处理装置， 先从主机接收第一预设数量的第 一批写入数据， 再执行第二预设数量的数据写入程序以将第一批写入数据写 入存储空间， 此时从主机接收第一预设数量的第二批写入数据， 当接收到第 二批写入数据后第一批写入数据的写入已完成时， 再将第二批写入数据写入 到存储空间； 本实施例采用数据并行写入机制将后半部分写入数据的接收任 务与整个写入数据的写入任务并行执行， 可以有效利用 CPU的多线程及 DMA 并行搬运数据的优势， 优化了数据写处理的性能， 提高了终端设备的写入速 率。
最后应说明的是： 以上实施例仅用以说明本发明的技术方案， 而非对其 限制； 尽管参照前述实施例对本发明进行了详细的说明， 本领域的普通技术 人员应当理解： 其依然可以对前述实施例所记载的技术方案进行修改， 或者 对其中部分技术特征进行等同替换； 而这些修改或者替换， 并不使相应技术 方案的本质脱离本发明实施例技术方案的精神和范围。

Claims

权 利 要 求
1、 一种数据写处理方法， 其特征在于， 包括：
从主机接收第一预设数量的第一批写入数据；
执行第二预设数量的数据写入程序， 以将所述第一批写入数据写入存储 空间， 并从所述主机接收所述第一预设数量的第二批写入数据， 其中， 所述 第二预设数量为所述第一预设数量的两倍；
在接收到所述第二批写入数据后所述第一批写入数据的写入完成时， 通 过所述数据写入程序将所述第二批写入数据写入所述存储空间。
2、 根据权利要求 1所述的方法， 其特征在于， 所述在接收到所述第二批 写入数据后所述第一批写入数据的写入完成时， 通过所述数据写入程序将所 述第二批写入数据写入所述存储空间包括：
在接收到所述第二批写入数据时 , 判断所述第一批写入数据的写入是否 完成；
若所述第一批写入数据仍在写入， 则在所述第一批写入数据的写入完成 后， 通过所述数据写入程序将所述第二批写入数据写入所述存储空间；
若所述第一批写入数据已经写入完成， 则重启所述第二预设数量的数据 写入程序， 以将所述第二批写入数据写入所述存储空间。
3、 根据权利要求 1所述的方法， 其特征在于， 还包括：
判断主机上的写超前概率是否小于预设的概率阈值；
当所述写超前概率小于预设的概率阈值时， 执行所述从主机接收第一预 设数量的第一批写入数据的步骤；
当所述写超前概率大于或等于预设的概率阈值时， 从主机接收第一预设 数量的第一批写入数据； 执行所述第一批写入数据对应的数据写入程序， 以 将所述第一批写入数据写入存储空间， 并从所述主机接收所述第一预设数量 的第二批写入数据； 执行所述第二批写入数据对应的数据写入程序， 以将所 述第二批写入数据写入所述存储空间； 其中， 所述写超前概率为在所述存储空间中写入所述第一预设数量的第 一批写入数据前未接收到所述第一预设数量的第二批写入数据的概率。
4、 根据权利要求 1-3中任一项所述的方法， 其特征在于， 所述第一预设 数量为 32K比特， 所述第二预设数量为 64K比特。
5、 一种数据写处理装置， 其特征在于， 包括：
接收模块， 用于从主机接收第一预设数量的第一批写入数据；
第一写入模块， 用于执行第二预设数量的数据写入程序， 以将所述第一 批写入数据写入存储空间， 并从所述主机接收所述第一预设数量的第二批写 入数据， 其中， 所述第二预设数量为所述第一预设数量的两倍；
第二写入模块， 用于在接收到所述第二批写入数据后所述第一批写入数 据的写入完成时， 通过所述数据写入程序将所述第二批写入数据写入所述存 储空间。
6、 根据权利要求 5所述的装置， 其特征在于， 所述第二写入模块包括： 判断单元， 用于在接收到所述第二批写入数据时， 判断所述第一批写入 数据的写入是否完成；
第一写入单元， 用于若所述第一批写入数据仍在写入， 则在所述第一批 写入数据的写入完成后， 通过所述数据写入程序将所述第二批写入数据写入 所述存储空间；
第二写入单元， 用于若所述第一批写入数据已经写入完成， 则重启所述 第二预设数量的数据写入程序，以将所述第二批写入数据写入所述存储空间。
7、 根据权利要求 5所述的装置， 其特征在于， 还包括：
判断模块， 用于判断主机上的写超前概率是否小于预设的概率阈值； 写处理模块， 用于当所述判断模块的判断结果为所述写超前概率大于或 等于预设的概率阈值时， 从主机接收第一预设数量的第一批写入数据； 执行 所述第一批写入数据对应的数据写入程序， 以将所述第一批写入数据写入存 储空间， 并从所述主机接收所述第一预设数量的第二批写入数据； 执行所述 第二批写入数据对应的数据写入程序， 以将所述第二批写入数据写入所述存 储空间；
所述接收模块具体用于当所述判断模块的判断结果为所述写超前概率小 于预设的概率阈值时， 执行所述从主机接收第一预设数量的第一批写入数据 的步骤；
其中， 所述写超前概率为在所述存储空间中写入所述第一预设数量的第 一批写入数据前未接收到所述第一预设数量的第二批写入数据的概率。
8、 根据权利要求 5-7中任一项所述的装置， 其特征在于， 所述第一预设 数量为 32K比特， 所述第二预设数量为 64K比特。
9、 一种终端设备， 其特征在于， 包括上述权利要求 5-8中任一项所述的 数据写处理装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1648878A (zh) * 2005-01-07 2005-08-03 清华大学 基于移动存储的计算机系统磁盘同步写性能提高方法
US20060143319A1 (en) * 2004-12-29 2006-06-29 Hung-Yuan Hsu Method of establishing communication between a usb device and a host
CN1869855A (zh) * 2005-05-23 2006-11-29 深圳市江波龙电子有限公司 一种usb海量存储设备上应用程序与usb海量存储设备进行命令交互和双向数据传输的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101430663B (zh) * 2007-11-09 2011-11-16 上海奇码数字信息有限公司 缓存管理单元和缓存管理方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060143319A1 (en) * 2004-12-29 2006-06-29 Hung-Yuan Hsu Method of establishing communication between a usb device and a host
CN1648878A (zh) * 2005-01-07 2005-08-03 清华大学 基于移动存储的计算机系统磁盘同步写性能提高方法
CN1869855A (zh) * 2005-05-23 2006-11-29 深圳市江波龙电子有限公司 一种usb海量存储设备上应用程序与usb海量存储设备进行命令交互和双向数据传输的方法

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