WO2011080409A2 - Procede de fabrication d'un composant electronique associant un systeme electromecanique et un circuit electronique. - Google Patents

Procede de fabrication d'un composant electronique associant un systeme electromecanique et un circuit electronique. Download PDF

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WO2011080409A2
WO2011080409A2 PCT/FR2010/000828 FR2010000828W WO2011080409A2 WO 2011080409 A2 WO2011080409 A2 WO 2011080409A2 FR 2010000828 W FR2010000828 W FR 2010000828W WO 2011080409 A2 WO2011080409 A2 WO 2011080409A2
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François PERRUCHOT
Bernard Diem
Bruno Mourey
Nicolas Sillon
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Commissariat A L'energie Atomique Et Aux Energies Alternatives
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    • B81C1/00238—Joining a substrate with an electronic processing unit and a substrate with a micromechanical structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • B81C2201/019—Bonding or gluing multiple substrate layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
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    • B81C2203/00—Forming microstructural systems
    • B81C2203/03—Bonding two components
    • B81C2203/033—Thermal bonding
    • B81C2203/036—Fusion bonding

Definitions

  • the subject of the present invention is a method for manufacturing an electronic component associating an electromechanical system and an electronic circuit, for example of the CMOS type.
  • So-called surface technologies make it possible to reduce the size of electromechanical structures (for example electromechanical microsystems or MEMS) made on silicon.
  • electromechanical structures for example electromechanical microsystems or MEMS
  • These technologies rely on the use of a stack of at least three layers: the mechanical layer (typically from 0.1 ⁇ m to 100 ⁇ m), the sacrificial layer (typically from 0.1 ⁇ m to 5 ⁇ m) and the support (typically from 10 pm to 1000 pm), the selective etching of the sacrificial layer making it possible to produce active structures locally not bound to the support in the mechanical layer.
  • the non-etched zones of the sacrificial layer make it possible to form so-called anchoring zones through which the mechanical structure is connected to the support.
  • a given method is characterized by the choice of the mechanical layer - sacrificial layer pair and the method for associating them with the support.
  • the choice of a process is made according to different criteria according to the type of component produced but to have a flexible process able to adapt to a wide range of demand, the main technological criteria retained are:
  • the quality of the mechanical layer firstly the stability of its mechanical properties but also the precision of its dimensional control, in particular its thickness,
  • the most widely used family of processes relies on the silicon (mechanical layer) pair on silica (sacrificial layer) associated with a selective etching of silica by hydrofluoric acid HF (liquid or vapor phase). This family is part of the MEMS SOI processes (for Silicon on Insulator).
  • a sensor is for example made by association of a MEMS which acts as a transducer (conversion of the physical quantity, for example the acceleration, to another physical quantity, for example a capacitance) and of a conversion electronics or readout to obtain a readable analog or digital signal.
  • This microsystem in addition to the MEMS and electronic interface functions, includes the boxed appearance (interface with the outside) and the interconnection aspect between the MEMS and the interface electronics and between the microsystem and the interface. outside. This last connection often consists of making a connection between the interface electronics and the outside, the connection between the MEMS and the outside being generally done through the interface electronics.
  • the so-called "ASIC” approach is used and the technology used to produce the electronic circuit is, for example, CMOS technology.
  • hybrid solution consists in separately making two components, a MEMS and an ASIC and then assembling them in a common box.
  • the interconnection between the MEMS and the ASIC is then done for example by using aluminum son, that is to say by the technology known by the Anglo-Saxon name of "wire bounding".
  • the so-called co-integration solution consists in simultaneously producing the MEMS and the electronic interface on the same substrate.
  • the so-called "above IC” solution consists in making the MEMS above the interface electronics. The sacrificial layer and then the mechanical layer are made by depositing above the CMOS circuit.
  • No. 6,979,872 discloses a method for associating a MEMS with a CMOS circuit with a result similar to that obtained with conventional "above IC" technologies. This method makes it possible to overcome the temperature and growth constraints for producing the MEMS by separately manufacturing on the one hand a CMOS substrate comprising the bonding layer and, on the other hand, a substrate comprising the mechanical layer and then assembling the two parts by a low temperature bonding.
  • the cited patent describes the production of an organic bonding layer on a first CMOS substrate on the face containing the electronic part and the electrical contacts. This bonding layer thus directly covers the electrical contacts. A second silicon substrate is bonded to the first CMOS substrate using low temperature bonding due to the presence of the organic bonding layer.
  • the second silicon substrate is then thinned to the thickness necessary to make the mechanical layer of the MEMS with the desired thickness.
  • the mechanical layer is locally etched by deep reactive ion etching (DRIE etching) both to structure the mechanical layer (mechanical zone) and to clear access to the top of the contacts of the CMOS substrate (contact zone).
  • DRIE etching deep reactive ion etching
  • the bonding layer is then chemically etched at a time to release the MEMS structure and allow access to the CMOS contacts.
  • the bonding layer therefore also serves as a sacrificial layer for the MEMS.
  • the electrical connection between the CMOS contacts and the MEMS is by wires ("wire bonding") or by making vias by depositing a metal. There is a CMOS contact outside the area remaining after etching of the mechanical layer, to make a contact between the CMOS circuit and the MEMS system.
  • the realization of the vias requires performing technological operations on the mechanical area to make a conductive film only in the contact areas. These operations are either protective operations (resin to protect these areas, followed by removal of the resin after the deposition of the metal film), or selective etching operations (deposition of metal film on the whole followed by local etching in out of the contact areas).
  • protective operations resin to protect these areas, followed by removal of the resin after the deposition of the metal film
  • selective etching operations deposition of metal film on the whole followed by local etching in out of the contact areas.
  • the realization of the contacts is done after release of the MEMS system.
  • the possible topographies for the mechanical zone of the MEMS system are severely limited when technological operations have to be carried out after the release of the MEMS.
  • the compulsory use of a polymer layer which also serves as a sacrificial layer limits the temperature that can be used in the rest of the process at a temperature lower than that imposed by the presence of the CMOS substrate (typically 200 ° C. instead of 450 ° C. for the CMOS). This limits, for example, the technological solutions that can be used to produce the conductive layer.
  • the polymer layer poses potential problems of stability over time.
  • the bonding layer also serves as a sacrificial layer. It is therefore not possible to add, before bonding, on the sacrificial layer an additional layer, for example Si poly, making it possible to make conductive pillars making it possible to achieve a level of direct interconnection between different parts of the MEMS, such as proposed in the publication "Capacitive accelerometer with High Aspect Ratio single crystalline silicon Microstructure Using the SOI Structure with Polysilicon-Based Interconnection Technique" by Y. YAMAMOTO and Collaborators (IEEE 2000 pp. 514-519).
  • the subject of the present invention is a method making it possible to avoid at least one of the abovementioned disadvantages, by making it possible to limit the area occupied for interconnection and / or by making contacts before the release of the MEMS system and / or by allowing use a bonding other than the polymer and / or, allowing to have a sacrificial layer compatible with MEMS interconnections and / or by reducing the necessary surface.
  • a) producing a stack comprising first and second substrates separated by an intermediate layer, the first substrate comprising a mechanical layer, the second substrate comprising an electronic circuit comprising localized electrical contact regions, which are covered by the intermediate layer;
  • the intermediate layer preferably comprises a sacrificial layer and a bonding layer, the sacrificial layer being in contact with the first substrate, the intermediate layer being adhered to the second substrate by the bonding layer, which allows a transfer of the substrates separated by the intermediate layer.
  • electromechanical structure any structure having an element capable of moving or vibrating as in the case of resonators.
  • electrodes may further be made in the intermediate layer.
  • the substrate or substrates may be any type of reportable structure ("wafer", chip, etc.).
  • the substrates can be of different sizes and in particular several first substrates can be transferred to the second substrate.
  • Another advantage of the method is to make it possible to arrange the contacts between the electronic circuit, for example CMOS, and the outside in the perimeter of the electromechanical system, which reduces the surface of the circuit and allows the entire surface of the electromechanical system to be active.
  • CMOS complementary metal-oxide-semiconductor
  • c comprises:
  • step b 3 it is possible to form on said stack a mask for example from a resin applied in the form of a spray ("spray") protecting the second trenches and defining the patterns of the first trenches, this mask being eliminated advantageously before step c) of release.
  • a mask for example from a resin applied in the form of a spray ("spray") protecting the second trenches and defining the patterns of the first trenches, this mask being eliminated advantageously before step c) of release.
  • the process is characterized in that b comprises: b'i) realization through the mechanical layer on the one hand of the first trenches to structure the mechanical layer and on the other hand a first portion of the second trenches for the vias,
  • step b ' 2 of continuing the production of the second trenches it is possible to produce, for example from a photosensitive dry film, a mask for protecting the first trenches, this mask being advantageously eliminated before step c ) release.
  • the method advantageously comprises, before step b, a thinning of the mechanical layer.
  • the barrier layer may comprise pillars of doped polycrystalline material and / or conductive pattern.
  • the intermediate layer may further comprise a barrier layer between the sacrificial layer and the bonding layer.
  • This variant makes it possible to use in particular the same material for producing the bonding layer and the sacrificial layer.
  • the barrier layer may comprise openings corresponding to the patterns of the second trenches.
  • the barrier layer may comprise patterns made of different materials (for example conductors especially doped polycrystalline Si and / or insulators) to form interconnections and / or etch stops.
  • the stack can be formed by transfer and bonding by molecular adhesion.
  • the mechanical layer may be monocrystalline Si or monocrystalline LnO.
  • the sacrificial layer may be S 1 O 2 .
  • the barrier layer may be S nitride.
  • the method may be characterized in that the vias and / or their contact regions on the surface of the mechanical layer have a first size for at least one electrical interconnection between the electromechanical system and the electronic circuit and a second size larger than the first size for at least one electrical connection between the electronic circuit and an output contact region.
  • FIGS. 1a to 1m illustrate a preferred implementation of the method according to the invention
  • FIGS. 2a to 2c show an alternative embodiment of trenches and vias
  • FIGS. 3a and 3b are representations of two variants of a product obtained by the method, respectively in section (FIG.
  • FIG. 1a shows a substrate 3 of monocrystalline Si, with a stop layer 2 (optional) represented in dashed lines to achieve a thinning after transfer by gluing of the CMOS substrate, to leave the mechanical layer 1 remaining.
  • a sacrificial layer 4 for example made of SiO 2 , is then deposited on the mechanical layer 1 or made by oxidation of the Si of layer 1 (FIG. 1b).
  • a barrier layer 5 or protective layer 5, selectively etchable with respect to the sacrificial layer 4 is then deposited (Figure 1c). It is for example made of Si nitride and its thickness is for example 100 nm. This layer can be used to make conductive pillars doped polycrystalline Si, for example to make connections between areas of the mechanical layer 1 or to create etching stops.
  • the protective layer 5 is selectively etched at 6 throughout its thickness to define contact areas for the subsequent realization of the vias. This step is optional, but it then makes it easier to achieve the end of the second trenches.
  • a bonding interface layer 7 (FIG. 1e), in particular made of S102, is deposited on the protective layer 5 by filling the openings 6.
  • the bonding interface layer 7 is then planarized (at 8) so as to known if necessary, especially if layer 5 has been etched at 6.
  • the thickness of the layer 7 may be about 100 nm to
  • the protective layer 5 serves as a stop layer during etching of the sacrificial layer 4.
  • This layer 5 is optional if the sacrificial layer 4 and the bonding layer 7 are in different materials.
  • Polycrystalline Si, Cu or Si nitride can be used as the bonding layer.
  • the opening of the protective layer 5 at the contact zone for the vias passage allows to continue burning the vias in one operation through the same material (eg SiO 2 ).
  • Figure 1f shows the CMOS substrate 10, which has on its surface contact pads 11 which will subsequently form the bottom of the vias.
  • the surface 12 of the substrate as well as the surfaces 11 are covered with a bonding interface layer 14, in particular made of SiO 2 .
  • the layer 14 of SiO 2 can be made by deposition and then planarization, in particular by CMP (mechanical-chemical planarization).
  • the two substrates are assembled (FIG.
  • the two interface layers 7 and 14 assembled are designated by the reference 17.
  • Alignment accuracy during bonding defines a low limit for contact congestion (defined by the size of the CMOS circuit contacts and / or the vias width) when the engraving 6 is present or more generally when the sacrificial layer is functionalized.
  • the mechanical layer 1 is then obtained at its final thickness by thinning the solid substrate (FIG. 1g), namely removal of the layer 3 by chemical etching with stopping on the barrier layer 2 if it is present and removing this layer of stop 2, or by mechanical removal (“grinding") and chemical mechanical planarization (CMP), for a substrate without barrier layer.
  • Trenches 20 and 21 (FIG. 1h) passing through the mechanical layer 1 are then made from its surface 11, for example by deep reactive ion etching ("DRIE").
  • DRIE deep reactive ion etching
  • the trenches 20 serve to structure the mechanical layer 1 above the active zone of the MEMS structure (or electromechanical NEMS system).
  • the trenches 21 serve to define the vias entrance above the contact zones 11 of the MOS circuit 10.
  • the achievable form factor (aspect ratio) and the thickness value of the mechanical layer 1 gives the minimum area of the trenches 21, which sets an upper limit to the useful size of the CMOS circuit contacts.
  • a form factor equal to 10 and a thickness of 20 ⁇ , this gives a size of 4 ⁇ .
  • contacts 11 for example 5 ⁇ x 5 ⁇ or more.
  • a dry photosensitive film 22 is then deposited (FIG. 1 i) to mask the trenches 20; it is locally etched at the level of the trenches 21 which are located above the contact zones 11. An etching then makes it possible to produce the trenches 24 extending from the surface 16 of the mechanical layer 1 to the contact zones 11 ( Figure 1j).
  • This mask made from a dry film can be used regardless of the geometries of the trenches 20 to be masked; it can be kept from this step to hide the trenches 20.
  • a metal layer 27 is then deposited over the entire surface (FIG. 1 k), as well as in the trenches 24.
  • the aim is to produce a conductive film going from the upper part of the mechanical layer 1 to the contact zones 11 of the CMOS circuit.
  • a metal (for example AISi) resistant to pickling with hydrofluoric acid HF in the vapor or liquid phase is preferably chosen. If the film has been preserved, the dry film 22 and the metal layer are then removed (FIG. 11) by pickling ("lift-off"), which leaves the conductive vias 25, each of which has a metal coating 29 on its wall 23, which is extended by a contact region 26 projecting over the surface of the mechanical layer 1, and surrounding the edge of the trench 24. It is also possible to achieve an additional level of lithography to selectively remove first the metal layer then remove the film by peeling ("stripping").
  • the sacrificial layer 4 is then etched (FIG. 1m) through the trenches 20 of the mechanical layer 1 to make buried openings 28 contiguous or not and to release the active regions 30 of the MEMS structure.
  • FIGS. 2a to 2c illustrates another embodiment of trenches 20 and 21 and vias.
  • the trench or trenches 21 are made through the mechanical layer 1, and this attack is then continued (FIG. 2b) until reaching the contact zone or zones 11 to make the trench or trenches 24 which are then coated with a metal layer for making the contacts between the surface of the mechanical layer 1 and the contact areas 11 of the CMOS circuit 10 (edges 26 on the surface 16 of the mechanical layer 1 and coating 28 of the walls 23 of the trenches 24) using the known techniques of realizations of the TSV.
  • the film 22 is then used to protect the trenches 24, which may be a photosensitive laminated dry film which may be peeled off (“stripping") or a resin applied in the form of a spray (“spray").
  • the mechanical layer is then engraved by etching, for example ionic etching DRIE to make trenches 20 ( Figure 2c).
  • etching for example ionic etching DRIE to make trenches 20 ( Figure 2c).
  • This variant is less advantageous because it requires making the trenches 20 (which require the most resolution) after making the trenches 24 and thus does not allow to obtain patterns for the trenches 20 with such a high accuracy. For this reason, it is preferable to use the resin in spray form (“spray”) which is less limiting for the resolution than the dry film.
  • the size of the contacts is determined by the technology used to connect the microsystem to the outside.
  • the size of a contact is typically 100 ⁇ m x 100 ⁇ m. This surface can not be used to implement transistors.
  • an intermediate substrate (“interposer”) to make the contacts above the CMOS circuit on an additional substrate serving to pass from smaller contacts on the CMOS to contacts of larger area. on the intermediate substrate.
  • the size of the MEMS is generally smaller than that of the circuit, for example CMOS.
  • the method according to the invention it is advantageous to place the contacts between the circuit, for example CMOS, and the outside surface of the MEMS, and to make on the surface of the circuit, for example CMOS, only contacts of smaller size.
  • CMOS complementary metal-oxide-semiconductor
  • contacts 31 of minimum size for the connection between the circuit for example CMOS
  • the MEMS system can be realized on the surface.
  • NEMS or matrix MEMS with individual addressing Application example: NEMS or matrix MEMS with individual addressing.

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Abstract

L'Invention est relative à un procédé de fabrication d'un composant électronique associant à partir de deux substrats différents un système électromécanique et un circuit électronique caractérisé en ce qu'il comporte : a) réalisation d'un empilement comportant un premier et un deuxième substrats séparés par une couche intermédiaire (4), le premier substrat comportant une couche mécanique (1, 3), le deuxième substrat comportant un circuit électronique (10) comportant des régions de contact électrique (11) localisées (6), qui sont recouvertes par la couche intermédiaire (4), la couche intermédiaire comportant une couche sacrificielle (4) et une couche de collage (7), la couche sacrificielle (4) étant en contact avec le premier substrat (1, 3), la couche intermédiaire étant collée au deuxième substrat par la couche de collage (7) b) réalisation à travers la couche mécanique (1 ) d'une part de premières tranchées (20) pour structurer la couche mécanique (1) et d'autre part, de deuxièmes tranchées (21) traversant la couche mécanique et la couche intermédiaire pour définir des vias (25) s'étendant jusqu'aux régions (1,1) de contact électrique du circuit électronique (10), la paroi (23) et le fond de chaque via (25) d'une part, et une région de contact (29) pour chaque via sur la surface de la couche mécanique (1) d'autre part, comportant une couche électriquement conductrice (26, 29) c) libération de la structure électromécanique par gravure de tout ou partie de la couche intermédiaire (4).

Description

PROCEDE DE FABRICATION D'UN COMPOSANT ELECTRONIQUE ASSOCIANT UN SYSTEME ELECTROMECANIQUE ET UN CIRCUIT
ELECTRONIQUE.
La présente invention a pour objet un procédé de fabrication d'un composant électronique associant un système électromécanique et un circuit électronique par exemple de type CMOS.
Les technologies dites de surface (par opposition aux technologies de volume) permettent de réduire la taille des structures électromécaniques (par exemple microsystème électromécanique ou MEMS) réalisées sur silicium. Ces technologies reposent sur l'utilisation d'un empilement d'au moins trois couches : la couche mécanique (typiquement de 0,1 pm à 100pm), la couche sacrificielle (typiquement de 0,1 pm à 5pm) et le support (typiquement de 10pm à 1000 pm), la gravure chimique sélective de la couche sacrificielle permettant de réaliser dans la couche mécanique des structures actives localement non liées au support. Les zones non gravées de la couche sacrificielle permettent de réaliser des zones dites d'ancrage par lesquelles la structure mécanique est reliée au support.
Un procédé donné est en particulier caractérisé par le choix du couple couche mécanique - couche sacrificielle et de la méthode permettant de les associer au support. Le choix d'un procédé se fait suivant des critères différents suivant le type de composant réalisé mais pour disposer d'un procédé flexible apte à s'adapter à une large gamme de demande, les principaux critères technologiques retenus sont :
- la qualité de la couche mécanique, en premier lieu la stabilité de ses propriétés mécaniques mais aussi la précision sur son contrôle dimensionnel, en particulier sur son épaisseur,
- la possibilité de contrôler les dimensions latérales des zones d'ancrage par insertion dans la couche sacrificielle de zones non attaquées par la gravure chimique pour ne pas dépendre d'un contrôle par temps de gravure qui est sensible à la géométrie de la structure,
- la possibilité de disposer d'au moins un ou plusieurs niveaux d'interconnexion électrique au dessus ou/et en dessous de la couche mécanique, pouvant servir d'électrodes si nécessaires,
- la compatibilité avec l'ajout d'un capot en silicium en particulier pour les structures inertielles, - la possibilité de disposer d'épaisseurs distinctes de silicium sur le même composant.
La famille de procédés la plus utilisée repose sur le couple silicium (couche mécanique) sur silice (couche sacrificielle) associé à une gravure sélective de la silice par acide fluorhydrique HF (liquide ou en phase vapeur). Cette famille fait partie des procédés MEMS SOI (pour Silicon on Insulator, c'est-à-dire silicium sur isolant).
Pour réaliser une fonction utilisable au sein d'un produit, il faut dans la grande majorité des cas associer au MEMS ainsi réalisé une électronique d'interface. Un capteur est par exemple réalisé par association d'un MEMS qui joue le rôle de transducteur (conversion de la grandeur physique, par exemple l'accélération, en une autre grandeur physique, par exemple une capacité) et d'une électronique de conversion ou de lecture permettant d'obtenir un signal analogique ou numérique exploitable. L'association de ces deux fonctions est ce qui permet de réaliser ce qui est appelé un microsystème. Ce microsystème, en plus des fonctions MEMS et électronique d'interface, inclut l'aspect mise sous boîtier (interface avec l'extérieur) et l'aspect interconnexion entre le MEMS et l'électronique d'interface et entre le microsystème et l'extérieur. Cette dernière connexion consiste souvent à réaliser une connexion entre l'électronique d'interface et l'extérieur, la connexion entre le MEMS et l'extérieur se faisant généralement à travers l'électronique d'interface.
L'électronique étant souvent spécifique de l'application, on utilise l'approche dite "ASIC" et la technologie utilisée pour réaliser le circuit électronique est par exemple la technologie CMOS.
L'association de ces types de technologie, celles du système MEMS et celle du circuit électronique peut se faire selon différentes solutions.
- La solution dite hybride consiste à réaliser séparément deux composants, un MEMS et un ASIC puis à les assembler au sein d'un boitier commun. L'interconnexion entre le MEMS et l'ASIC se fait alors par exemple par utilisation de fils d'aluminium, c'est-à-dire par la technologie connue par la dénomination anglo-saxone de « wire bounding ».
- La solution dite de co-intégration consiste à réaliser simultanément le MEMS et l'interface électronique sur le même substrat. - La solution dite « above IC » consiste à réaliser le MEMS au dessus de l'électronique d'interface. La couche sacrificielle puis la couche mécanique sont réalisées par dépôt au dessus du circuit CMOS.
Chaque solution présente des avantages et des inconvénients et la solution retenue d'un point de vue industriel dépend d'un grand nombre de paramètres.
La solution dite « above IC » par exemple impose des contraintes de température (basse T°) et de croissance (dépôt sur matériaux isolants amorphes) pour la réalisation de la couche mécanique, ce qui exclut certains matériaux, en particulier le Si, et donc aussi le Si monocristallin.
Le brevet US 6,979,872 décrit un procédé pour associer un MEMS à un circuit CMOS avec un résultat similaire à celui obtenu avec les technologies "above IC" classiques. Ce procédé permet de s'affranchir des contraintes de température et de croissance pour la réalisation du MEMS en fabricant séparément d'une part un substrat CMOS comportant la couche de collage et d'autre part un substrat comportant la couche mécanique puis en assemblant les deux parties par un collage à basse température.
Le brevet cité décrit la réalisation d'une couche de collage organique sur un premier substrat CMOS sur la face contenant la partie électronique et les contacts électriques. Cette couche de collage recouvre donc directement les contacts électriques. Un deuxième substrat de silicium est collé sur le premier substrat CMOS en utilisant un collage à basse température grâce à la présence de la couche de collage organique.
Le deuxième substrat silicium est ensuite aminci à l'épaisseur nécessaire pour réaliser la couche mécanique du MEMS avec l'épaisseur souhaitée.
La couche mécanique est localement gravée par attaque ionique réactive profonde (gravure DRIE) à la fois pour structurer la couche mécanique (zone mécanique) et pour dégager les accès aux dessus des contacts du substrat CMOS (zone de contact). La couche de collage est ensuite gravée chimiquement à la fois pour libérer la structure MEMS et permettre l'accès aux contacts CMOS. La couche de collage sert donc également de couche sacrificielle pour le MEMS. La connexion électrique entre les contacts CMOS et le MEMS se fait par fils ("wire bonding") ou par réalisation de vias par dépôt d'un métal. Il existe un contact CMOS extérieur à la zone restant après gravure de la couche mécanique, pour réaliser un contact entre le circuit CMOS et le système MEMS.
Ce procédé, bien que permettant de réaliser une association entre un circuit CMOS et un système MEMS de type "Above IC" pour un MEMS en silicium monocristallin pose différents problèmes, en particulier pour l'utilisation de vias à la place de la connexion par fils ("wire bonding").
L'utilisation d'une connexion par fils impose de réaliser des ouvertures larges dans la couche mécanique pour le passage de l'outil de soudage, typiquement > 100μιη, ce qui conduit à réserver une surface importante pour les contacts. Cette surface perdue est préjudiciable pour des raisons de coût. Il serait donc préférable d'utiliser une technique de connexion permettant de minimiser cette surface telle que la technique des vias.
Contrairement à la connexion par fils, la réalisation des vias demande de réaliser des opérations technologiques sur la zone mécanique afin de réaliser un film conducteur uniquement dans les zones de contact. Ces opérations sont soit des opérations de protection (résine pour protéger ces zones, suivi d'enlèvement de la résine après le dépôt du film métallique), soit des opérations de gravure sélective (dépôt de film métallique sur l'ensemble suivi de gravure locale en dehors des zones de contact). Dans le procédé connu, la réalisation des contacts se fait après libération du système MEMS. De fait les topographies possibles pour la zone mécanique du système MEMS sont fortement limitées lorsque des opérations technologiques doivent être réalisés après la libération du MEMS.
L'utilisation obligatoire d'une couche polymère qui sert également de couche sacrificielle limite la température utilisable dans la suite du procédé à une température inférieure à celle imposée par la présence du substrat CMOS (typiquement 200°C au lieu de 450°C pour le CMOS). Cela limite par exemple les solutions technologiques utilisables pour réaliser la couche conductrice.
De plus, la couche polymère pose des problèmes potentiels de stabilité dans le temps.
Dans le procédé connu, la couche de collage sert également de couche sacrificielle. Il n'est donc pas possible d'ajouter, avant collage, sur la couche sacrificielle une couche supplémentaire par exemple en Si poly permettant de réaliser des piliers conducteurs permettant de réaliser un niveau d'interconnexion directe entre différentes parties du MEMS, tel que proposé dans la publication intitulée "Capacitive accelerometer with High Aspect Ratio single crystalline silicon Microstructure Using the SOI Structure with Polysilicon-Based Interconnect technique" de Y. YAMAMOTO et Collaborateurs (IEEE 2000 p. 514-519)..
La technique dite "above IC" par report d'un substrat MEMS sur substrat CMOS est effectuée à l'échelle du substrat. Ceci conduit à avoir la même surface pour le MEMS que pour le circuit électronique. La miniaturisation de plus en plus importante du MEMS et la complexité de plus en plus grande des circuits électroniques CMOS font que la surface du MEMS est généralement plus petite que celle du circuit CMOS, et donc conduit à une perte en termes de surface et donc de coût.
La présente invention a pour objet un procédé permettant d'éviter au moins un des inconvénients précités, en permettant de limiter la surface occupée pour l'interconnexion et/ou en réalisant des contacts avant la libération du système MEMS et/ou en permettant d'utiliser un collage autre que le polymère et/ou, en permettant d'avoir une couche sacrificielle compatible avec des interconnexions MEMS et/ou en réduisant la surface nécessaire.
L'invention concerne ainsi un procédé de fabrication d'un composant électronique associant à partir de deux substrats différents un système électromécanique et un circuit électronique caractérisé en ce qu'il comporte :
a) réalisation d'un empilement comportant un premier et un deuxième substrats séparés par une couche intermédiaire, le premier substrat comportant une couche mécanique, le deuxième substrat comportant un circuit électronique comportant des régions de contact électrique localisées, qui sont recouvertes par la couche intermédiaire,
b) réalisation à travers la couche mécanique d'une part de premières tranchées pour structurer la couche mécanique et d'autre part, de deuxièmes tranchées traversant la couche mécanique et la couche intermédiaire pour définir des vias s'étendant jusqu'aux régions de contact électrique du circuit électronique, la paroi et le fond de chaque via d'une part, et une région de contact pour chaque via sur la surface de la couche mécanique d'autre part, comportant une couche électriquement conductrice, c) libération de la structure électromécanique par gravure de tout ou partie de la couche intermédiaire (4). La couche intermédiaire comporte de préférence une couche sacrificielle et une couche de collage, la couche sacrificielle étant en contact avec le premier substrat, la couche intermédiaire étant collée au deuxième substrat par la couche de collage, ce qui permet un report des substrats séparés par la couche intermédiaire.
On entend par structure électromécanique toute structure présentant un élément apte à se déplacer ou à vibrer comme dans le cas de résonateurs. Dans ce dernier cas, des électrodes peuvent en outre être réalisées dans la couche intermédiaire. Par ailleurs, le ou les substrats peuvent être tout type de structure reportable ("wafer", puce, ...). Ainsi les substrats peuvent être de dimensions différentes et en particulier plusieurs premiers substrats peuvent être reportés sur le second substrat.
Un autre avantage du procédé est de permettre de disposer les contacts entre le circuit électronique par exemple CMOS et l'extérieur dans le périmètre du système électromécanique, ce qui réduit la surface du circuit et permet que toute la surface du système électromécanique soit active.
Selon une variante, le procédé ci-dessus est caractérisé en ce que c comporte :
b^ réalisation des deuxièmes tranchées pour les vias à travers la couche mécanique, jusqu'aux régions de contact du circuit électronique,
b2) pour chaque via, formation de ladite couche électriquement conductrice sur la paroi, le fond, et sur ladite région de contact, b3) réalisation à travers la couche mécanique des premières tranchées pour structurer la couche mécanique.
Préalablement à l'étape b3, on peut former sur ledit empilement un masque par exemple à partir d'une résine appliquée sous forme de pulvérisation ("spray") protégeant les deuxièmes tranchées et définissant les motifs des premières tranchées, ce masque étant éliminé de manière avantageuse avant l'étape c) de libération.
On notera que l'utilisation d'un masque de ce type est avantageux car cela permet d'obtenir une meilleure précision pour la lithographie réalisée en présence de tranchées.
Selon une variante préférée, le procédé est caractérisé en ce que b comporte : b'i) réalisation à travers la couche mécanique d'une part des premières tranchées pour structurer la couche mécanique et d'autre part d'une première partie des secondes tranchées pour les vias,
b'2) poursuite de la réalisation des deuxièmes tranchées pour les vias jusqu'à atteindre des régions de contact électrique du circuit électrique,
b'3) pour chaque via, formation de ladite couche électriquement conductrice sur la paroi, le fond et sur ladite région de contact.
Préalablement à l'étape b'2 de poursuite de réalisation des deuxièmes tranchées, on peut réaliser par exemple à partir d'un film sec photosensible, un masque de protection des premières tranchées, ce masque étant éliminé de manière avantageuse avant l'étape c) de libération.
Le procédé comporte avantageusement avant l'étape b, un amincissement de la couche mécanique.
La couche d'arrêt peut comporter des piliers en matériau polycristallin dopé et/ou en motif conducteur.
La couche intermédiaire peut comporter en outre une couche d'arrêt entre la couche sacrificielle et la couche de collage. Cette variante permet d'utiliser notamment le même matériau pour réaliser la couche de collage et la couche sacrificielle.
La couche d'arrêt peut comporter des ouvertures correspondant aux motifs des deuxièmes tranchées.
La couche d'arrêt peut comporter des motifs en des matériaux différents (par exemple conducteurs notamment en Si polycristallin dopé et/ou isolants) pour former des interconnexions et/ou des arrêts de gravure.
L'empilement peut être formé par report et collage par adhésion moléculaire.
La couche mécanique peut être en Si monocristallin, ou en LnO monocristallin.
La couche sacrificielle peut être en S1O2.
La couche d'arrêt peut être en nitrure de S,.
Le procédé peut être caractérisé en ce que les vias et/ou leurs régions de contact sur la surface de la couche mécanique ont une première taille pour au moins une interconnexion électrique entre le système électromécanique et le circuit électronique et une deuxième taille supérieure à la première taille pour au moins une connexion électrique entre le circuit électronique et une région de contact de sortie.
D'autres caractéristiques et avantages de l'invention apparaîtront mieux à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, en liaison avec les dessins dans lesquels :
- les figures 1a à 1 m illustrent une mise en œuvre préférée du procédé selon l'invention,
- les figures 2a à 2c montrent une variante de réalisation des tranchées et des vias,
- les figures 3a et 3b sont des représentations de deux variantes d'un produit obtenu par le procédé, respectivement en coupe (figure
3a) et en vue de dessus (figure 3b).
La figure 1a montre un substrat 3 de Si monocristallin, avec une couche d'arrêt 2 (optionnelle) représentée en pointillés pour réaliser un amincissement après report par collage du substrat CMOS, pour laisser subsister la couche mécanique 1.
Une couche sacrificielle 4, par exemple en SiO2, est ensuite déposée sur la couche mécanique 1 ou réalisée par oxydation du Si de la couche 1 (figure 1b).
Une couche d'arrêt ou couche de protection 5, attaquable sélectivement par rapport à la couche sacrificielle 4 est ensuite déposée (figure 1c). Elle est par exemple en nitrure de Si et son épaisseur est par exemple 100 nm. Cette couche peut être mise à profit pour réaliser des piliers conducteurs en Si polycristallin dopé, par exemple pour réaliser des connexions entre des zones de la couche mécanique 1 ou pour créer des arrêts de gravure.
Il est également possible d'ajouter un niveau d'interconnexion, par exemple comme indiqué dans la publication intitulée "Capacitive accelerometer with High Aspect Ratio single crystalline silicon Microstructure Using the SOI Structure with Polysilicon-Based Interconnect technique" de Y. YAMAMOTO et Collaborateurs (IEEE 2000 p. 514-519).
Ensuite, la couche de protection 5 est gravée sélectivement en 6 dans toute son épaisseur pour définir des zones de contacts pour la réalisation ultérieure des vias. Cette étape est optionnelle mais elle permet de faciliter ensuite la réalisation de la fin des secondes tranchées. Ensuite, une couche d'interface de collage 7 (figure 1e), notamment en S1O2, est déposée sur la couche de protection 5 en remplissant les ouvertures 6. La couche d'interface de collage 7 est ensuite planarisée (en 8) de manière connue si nécessaire, en particulier si la couche 5 a été gravée en 6.
L'épaisseur de la couche 7 peut être d'environ 100 nm à
500 nm.
La couche de protection 5 par exemple en nitrure de silicium, qui est interposée entre la couche sacrificielle 4 et la couche de collage 7, permet en particulier d'utiliser le même matériau pour ces deux couches, par exemple S1O2. La couche de protection 5 sert de couche d'arrêt lors de la gravure de la couche sacrificielle 4.
Cette couche 5 est optionnelle si la couche sacrificielle 4 et la couche de collage 7 sont dans des matériaux différents. On peut prendre du Si polycristallin, du Cu ou du nitrure de Si comme couche de collage.
L'ouverture de la couche de protection 5 au niveau de la zone de contact pour le passage des vias permet de poursuivre la gravure des vias en une seule opération à travers le même matériau (par exemple SiO2).
La figure 1f montre le substrat CMOS 10, qui présente à sa surface des plages de prise de contact 11 qui formeront ultérieurement le fond des vias. La surface 12 du substrat ainsi que les plages 11 sont recouvertes d'une couche d'interface de collage 14, notamment en SiO2. La couche 14 en SiO2 peut être réalisée par dépôt puis planarisation, notamment par CMP (planarisation mécano-chimique).
Les deux substrats sont assemblés (figure 1f) par collage en
15 de leurs couches d'interface de collage 7 et 14 par adhésion moléculaire à une température de l'ordre de 250°C. Ce type de collage permet une meilleure tenue en température et une meilleure tenue en vieillissement que le collage par une colle polymère.
Les deux couches d'interface 7 et 14 assemblées sont désignées par le repère 17.
La précision d'alignement lors du collage (typiquement 2μιτι avec les techniques actuelles) définit une limite basse pour l'encombrement des contacts (défini par la taille des contacts du circuit CMOS et/ou la largeur des vias) lorsque que la gravure 6 est présente ou de manière plus générale lorsque la couche sacrificielle est fonctionnalisée. La couche mécanique 1 est ensuite obtenue à son épaisseur définitive par amincissement du substrat massif (figure 1g), à savoir enlèvement de la couche 3 par gravure chimique avec arrêt sur la couche d'arrêt 2 si elle est présente et enlèvement de cette couche d'arrêt 2, ou bien par enlèvement mécanique ("grinding") et planarisation mécano-chimique (CMP), pour un substrat sans couche d'arrêt. Ces méthodes de contrôle de l'épaisseur de la couche 1 sont données à titre d'exemple : toute autre méthode connue peut être utilisée.
Des tranchées 20 et 21 (figure 1h) traversant la couche mécanique 1 sont ensuite réalisées à partir de sa surface 11 par exemple par attaque ionique réactive profonde ("deep réactive ion etching" - DRIE).
Les tranchées 20 servent à structurer la couche mécanique 1 au-dessus de la zone active de la structure MEMS (ou nano système électromécanique NEMS). Les tranchées 21 servent à définir l'entrée des vias au-dessus des zones de contact 11 du circuit MOS 10.
Le facteur de forme (rapport hauteur sur largeur) réalisable et la valeur de l'épaisseur de la couche mécanique 1 donne la surface minimale des tranchées 21 , ce qui fixe une limite supérieure à la taille utile des contacts du circuit CMOS. Pour un facteur de forme égal à 10 et une épaisseur de 20μ, ceci donne une taille de 4μιτι. On peut réaliser des contacts de 11 par exemple 5μηι x 5μιη ou plus.
Un film sec photosensible 22 est ensuite déposé (figure 1 i) pour masquer les tranchées 20 ; il est localement gravé au niveau des tranchées 21 qui se situent au-dessus des zones de contact 11. Une gravure permet ensuite de réaliser les tranchées 24 s'étendant depuis la surface 16 de la couche mécanique 1 jusqu'aux zones de contact 11 (figure 1j).
Ce masque réalisé à partir d'un film sec peut être utilisé quelles que soient les géométries des tranchées 20 à masquer ; il peut être conservé à partir de cette étape pour masquer les tranchées 20.
Une couche métallique 27 est ensuite déposée sur toute la surface (figure 1 k), ainsi que dans les tranchées 24. Le but est de réaliser un film conducteur allant de la partie supérieure de la couche mécanique 1 jusqu'aux zones de contacts 11 du circuit CMOS.
On choisit de préférence un métal (par exemple AISi) résistant au décapage à l'acide fluorhydrique HF en phase vapeur ou liquide. Si l'on a conservé le film, on enlève ensuite (figure 11) le film sec 22 et la couche métallique par décapage ("lift-off" ), ce qui laisse subsister les vias conducteurs 25 dont chacun présente un revêtement métallique 29 sur sa paroi 23, qui se prolonge par une région de contact 26 débordant sur la surface de la couche mécanique 1 , et entourant le bord de la tranchée 24. Il est également possible de réaliser un niveau de lithographie supplémentaire pour enlever sélectivement d'abord la couche métallique puis retirer le film par pelage ("stripping").
Il est également possible d'utiliser une résine appliquée sous forme de pulvérisation ("spray") avant la réalisation de la fin des tranchés 24 pour augmenter la résolution ; mais cela peut poser un problème pour certaines géométries de tranchées et n'est en général pas nécessaire car la résolution obtenue en présence d'un film sec est en général suffisante pour la réalisation des tranchées 24 qui servent pour les vias.
II est également possible de réaliser une couche d'isolation entre la couche métallique 27 et le substrat lorsque celui-ci n'est pas suffisamment isolant ou de réaliser un détourage au niveau de la structure MEMS.
On grave ensuite (figure 1m) la couche sacrificielle 4 à travers les tranchées 20 de la couche mécanique 1 pour réaliser des ouvertures enterrées 28 jointives ou non et libérer les régions actives 30 de la structure MEMS.
La variante des figures 2a à 2c illustre une autre réalisation des tranchées 20 et 21 et des vias.
A la figure 2a, on réalise la ou les tranchées 21 à travers la couche mécanique 1 , et on poursuit ensuite cette attaque (figure 2b) jusqu'à atteindre la ou les zones de contact 11 pour réaliser la ou les tranchées 24 qui sont ensuite revêtues d'une couche métallique pour réaliser les contacts entre la surface de la couche mécanique 1 et les zones de contact 11 du circuit CMOS 10 (bords 26 sur la surface 16 de la couche mécanique 1 et revêtement 28 des parois 23 des tranchées 24) en utilisant les techniques connues de réalisations des TSV. On utilise ensuite pour protéger les tranchées 24 le film 22 qui peut être un film sec laminé photosensible qui peut être retiré par pelage ("stripping") ou une résine appliquée sous forme de pulvérisation ("spray"). La couche mécanique est ensuite gravée par gravure par exemple gravure ionique DRIE pour réaliser les tranchées 20 (figure 2c). Cette variante est moins avantageuse, car elle nécessite de réaliser les tranchées 20 (qui demandent le plus de résolution) après avoir réalisées les tranchées 24 et ne permet donc pas obtenir des motifs pour les tranchées 20 avec une précision aussi élevée. Pour cette raison, on utilisera de manière préférentielle la résine sous forme de pulvérisation ("spray") qui est moins limitative pour la résolution que le film sec.
Pour un circuit de type CMOS, la taille des contacts est déterminée par la technologie utilisée pour relier le microsystème à l'extérieur. Pour la connexion par fils ("wire bonding"), la taille d'un contact est typiquement de 100 pm x 100 pm. Cette surface ne peut pas être utilisée pour implémenter des transistors. Il existe une solution connue non utilisable ici consistant à utiliser un substrat intermédiaire ("interposer") pour réaliser les contacts au dessus du circuit CMOS sur un substrat supplémentaire servant à passer de contacts de taille réduite sur le CMOS à des contacts de plus grande surface sur le substrat intermédiaire.
Dans un microsystème, la taille du MEMS est en général plus faible que celle du circuit par exemple CMOS. Avec le procédé selon l'invention, il est avantageux de placer les contacts entre le circuit par exemple CMOS et l'extérieur à la surface du MEMS et de ne réaliser à la surface du circuit par exemple CMOS que des contacts de taille plus réduite.
On peut par exemple réaliser en surface deux types de contact au niveau du circuit par exemple CMOS (voir les figures 3a et 3b), à savoir des contacts 31 de taille minimale pour la liaison entre le circuit par exemple CMOS et le système MEMS et les contacts 32 de taille plus importante pour la liaison entre le circuit par exemple CMOS et l'extérieur.
Exemple d'application : NEMS ou MEMS matriciels avec adressage individuel.

Claims

REVENDICATIONS
1 ) Procédé de fabrication d'un composant électronique associant à partir de deux substrats différents un système électromécanique et un circuit électronique caractérisé en ce qu'il comporte :
a) réalisation d'un empilement comportant un premier et un deuxième substrats séparés par une couche intermédiaire (4), le premier substrat comportant une couche mécanique (1), le deuxième substrat comportant un circuit électronique (10) comportant des régions de contact électrique (1 1) localisées (6), qui sont recouvertes par la couche intermédiaire (4), la couche intermédiaire comportant une couche sacrificielle (4) et une couche de collage (7), la couche sacrificielle (4) étant en contact avec le premier substrat (1 , 3), la couche intermédiaire étant collée au deuxième substrat par la couche de collage (7)
b) réalisation à travers la couche mécanique (1) d'une part de premières tranchées (20) pour structurer la couche mécanique (1) et d'autre part, de deuxièmes tranchées (21 , 24) traversant la couche mécanique et la couché intermédiaire pour définir des vias (25) s'étendant jusqu'aux régions (1 1) de contact électrique du circuit électronique (10), la paroi (23) et le fond de chaque via (25) d'une part, et une région de contact (29) pour chaque via sur la surface de la couche mécanique (1) d'autre part, comportant une couche électriquement conductrice (26, 29)
c) libération de la structure électromécanique par gravure de tout ou partie de la couche intermédiaire (4).
2) Procédé selon la revendication 1 , caractérisé en ce que b comporte :
bi) réalisation des deuxièmes tranchées (21 , 24) pour les vias (25) à travers la couche mécanique (1 , 3), jusqu'aux régions de contact (1 1) du circuit électrique (10)
b2) pour chaque via (25), formation d'une dite couche électriquement conductrice (26, 29) sur la paroi, sur le fond et sur ladite région de contact.
b3) réalisation à travers la couche mécanique (1), des premières tranchées (20) pour structurer la couche mécanique (1).
3) Procédé selon la revendication 2, caractérisé en ce que préalablement à l'étape b3, on forme un masque sur ledit empilement protégeant les deuxièmes tranchées (21) et définissant les motifs des premières tranchées (20).
4) Procédé selon la revendication 3, caractérisé en ce que ce masque est éliminé avant l'étape c) de libération.
5) Procédé selon la revendication 1 , caractérisé en ce que b comporte :
b' réalisation à travers la couche mécanique d'une part des premières tranchées (20) pour structurer la couche mécanique (1) et d'autre part d'une première partie (21) des secondes tranchées (21 , 24) pour les vias (25),
b'2) poursuite de la réalisation des deuxièmes tranchées (24) pour les vias (25) jusqu'à atteindre des régions de contact électrique (11) du circuit électrique (10),
b'3) pour chaque via (25), formation d'une dite couche électriquement conductrice (26, 29) sur la paroi, le fond et sur ladite région de contact.
6) Procédé selon la revendication 5, caractérisé en ce que préalablement à l'étape b'2 de poursuite de réalisation des deuxièmes tranchées, on réalise un masque de protection des premières tranchées (20).
7) Procédé selon la revendication 6, caractérisé en ce que ce masque est éliminé avant l'étape c) de libération.
8) Procédé selon une des revendications précédentes, caractérisé en ce que la couche intermédiaire comporte en outre une couche d'arrêt (5) entre la couche sacrificielle (4) et la couche de collage (7).
9) Procédé selon la revendication 8, caractérisé en ce que la couche d'arrêt (5) comporte des ouvertures correspondant aux motifs des deuxièmes tranchées (21 , 24).
10) Procédé selon l'une des revendications 8 ou 9, caractérisé en ce que la couche d'arrêt (5) est en nitrure de Si.
11) Procédé selon une des revendications précédentes, caractérisé en ce que la couche sacrificielle (4) est en SjO2.
12) Procédé selon une des revendications précédentes, caractérisé en ce qu'il comporte avant l'étape b un amincissement de la couche mécanique (1 , 3).
13) Procédé selon une des revendications précédentes, caractérisé en ce que la couche intermédiaire comporte des motifs des matériaux différents conducteurs et/ou isolants, pour former des interconnexions et/ou des arrêts de gravure.
14) Procédé selon une des revendications précédentes, caractérisé en ce que l'empilement est formé par report et collage par adhésion moléculaire.
15) Procédé selon une des revendications précédentes, caractérisé en ce que la couche mécanique (1 , 3) est en S, monocristallin ou en LnO monocristallin.
16) Procédé selon une des revendications précédentes, caractérisé en ce que les vias (25) et/ou leurs régions de contact (26) sur la surface de la couche mécanique (1) ont une première taille pour au moins une interconnexion électrique entre le système électromécanique et le circuit électronique et une deuxième taille supérieure à la première taille pour au moins une connexion électrique entre le circuit électronique et une région de contact de sortie.
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