FR2953819A1 - Procede de fabrication d'un composant electronique associant un systeme electromecanique et un circuit electronique. - Google Patents

Abstract

L'Invention est relative à un procédé de fabrication d'un composant électronique associant à partir de deux substrats différents un système électromécanique et un circuit électronique caractérisé en ce qu'il comporte : a) réalisation d'un empilement comportant un premier et un deuxième substrats séparés par une couche intermédiaire (4), le premier substrat comportant une couche mécanique (1, 3), le deuxième substrat comportant un circuit électronique (10) comportant des régions de contact électrique (11) localisées (6), qui sont recouvertes par la couche intermédiaire (4). b) réalisation à travers la couche mécanique (1) d'une part de premières tranchées (20) pour structurer la couche mécanique (1) et d'autre part, de deuxièmes tranchées (21) traversant la couche mécanique et la couche intermédiaire pour définir des vias (25) s'étendant jusqu'aux régions (1,1) de contact électrique du circuit électronique (10), la paroi (23) et le fond de chaque via (25) d'une part, et une région de contact (29) pour chaque via sur la surface de la couche mécanique (1) d'autre part, comportant une couche électriquement conductrice (26, 29) c) libération de la structure électromécanique par gravure de tout ou partie de la couche intermédiaire (4).

Description

PROCEDE DE FABRICATION D'UN COMPOSANT ELECTRONIQUE ASSOCIANT UN SYSTEME ELECTROMECANIQUE ET UN CIRCUIT ELECTRONIQUE. La présente invention a pour objet un procédé de fabrication 5 d'un composant électronique associant un système électromécanique et un circuit électronique par exemple de type CMOS. Les technologies dites de surface (par opposition aux technologies de volume) permettent de réduire la taille des structures électromécaniques (par exemple microsystème électromécanique ou MEMS) 10 réalisées sur silicium. Ces technologies reposent sur l'utilisation d'un empilement d'au moins trois couches : la couche mécanique (typiquement de 0,1 pm à 100 pm), la couche sacrificielle (typiquement de 0,1 pm à 5pm) et le support (typiquement de 10pm à 1000 pm), la gravure chimique sélective de la couche sacrificielle permettant de réaliser dans la couche mécanique des 15 structures actives localement non liées au support. Les zones non gravées de la couche sacrificielle permettent de réaliser des zones dites d'ancrage par lesquelles la structure mécanique est reliée au support. Un procédé donné est en particulier caractérisé par le choix du couple couche mécanique - couche sacrificielle et de la méthode 20 permettant de les associer au support. Le choix d'un procédé se fait suivant des critères différents suivant le type de composant réalisé mais pour disposer d'un procédé flexible apte à s'adapter à une large gamme de demande, les principaux critères technologiques retenus sont : - la qualité de la couche mécanique, en premier lieu la 25 stabilité de ses propriétés mécaniques mais aussi la précision sur son contrôle dimensionnel, en particulier sur son épaisseur, ù la possibilité de contrôler les dimensions latérales des zones d'ancrage par insertion dans la couche sacrificielle de zones non attaquées par la gravure chimique pour ne pas dépendre d'un contrôle par 30 temps de gravure qui est sensible à la géométrie de la structure, ù la possibilité de disposer d'au moins un ou plusieurs niveaux d'interconnexion électrique au dessus ou/et en dessous de la couche mécanique, pouvant servir d'électrodes si nécessaires, - la compatibilité avec l'ajout d'un capot en silicium en 35 particulier pour les structures inertielles, 2 û la possibilité de disposer d'épaisseurs distinctes de silicium sur le même composant. La famille de procédés la plus utilisée repose sur le couple silicium (couche mécanique) sur silice (couche sacrificielle) associé à une gravure sélective de la silice par acide fluorhydrique HF (liquide ou en phase vapeur). Cette famille fait partie des procédés MEMS SOI (pour Silicon on Insulator, c'est-à-dire silicium sur isolant). Pour réaliser une fonction utilisable au sein d'un produit, il faut dans la grande majorité des cas associer au MEMS ainsi réalisé une électronique d'interface. Un capteur est par exemple réalisé par association d'un MEMS qui joue le rôle de transducteur (conversion de la grandeur physique, par exemple l'accélération, en une autre grandeur physique, par exemple une capacité) et d'une électronique de conversion ou de lecture permettant d'obtenir un signal analogique ou numérique exploitable.

L'association de ces deux fonctions est ce qui permet de réaliser ce qui est appelé un microsystème. Ce microsystème, en plus des fonctions MEMS et électronique d'interface, inclut l'aspect mise sous boîtier (interface avec l'extérieur) et l'aspect interconnexion entre le MEMS et l'électronique d'interface et entre le microsystème et l'extérieur. Cette dernière connexion consiste souvent à réaliser une connexion entre l'électronique d'interface et l'extérieur, la connexion entre le MEMS et l'extérieur se faisant généralement à travers l'électronique d'interface. L'électronique étant souvent spécifique de l'application, on utilise l'approche dite "ASIC" et la technologie utilisée pour réaliser le circuit 25 électronique est par exemple la technologie CMOS. L'association de ces types de technologie, celles du système MEMS et celle du circuit électronique peut se faire selon différentes solutions. û La solution dite hybride consiste à réaliser séparément deux composants, un MEMS et un ASIC puis à les assembler au sein d'un 30 boitier commun. L'interconnexion entre le MEMS et l'ASIC se fait alors par exemple par utilisation de fils d'aluminium, c'est-à-dire par la technologie connue par la dénomination anglo-saxone de « wire bounding ». û La solution dite de co-intégration consiste à réaliser simultanément le MEMS et l'interface électronique sur le même substrat. ù La solution dite «above IC » consiste à réaliser le MEMS au dessus de l'électronique d'interface. La couche sacrificielle puis la couche mécanique sont réalisées par dépôt au dessus du circuit CMOS. Chaque solution présente des avantages et des inconvénients 5 et la solution retenue d'un point de vue industriel dépend d'un grand nombre de paramètres. La solution dite « above IC » par exemple impose des contraintes de température (basse T°) et de croissance (dépôt sur matériaux isolants amorphes) pour la réalisation de la couche mécanique, ce qui exclut 10 certains matériaux, en particulier le Si, et donc aussi le Si monocristallin. Le brevet US 6,979,872 décrit un procédé pour associer un MEMS à un circuit CMOS avec un résultat similaire à celui obtenu avec les technologies "above IC" classiques. Ce procédé permet de s'affranchir des contraintes de température et de croissance pour la réalisation du MEMS en 15 fabricant séparément d'une part un substrat CMOS comportant la couche de collage et d'autre part un substrat comportant la couche mécanique puis en assemblant les deux parties par un collage à basse température. Le brevet cité décrit la réalisation d'une couche de collage organique sur un premier substrat CMOS sur la face contenant la partie 20 électronique et les contacts électriques. Cette couche de collage recouvre donc directement les contacts électriques. Un deuxième substrat de silicium est collé sur le premier substrat CMOS en utilisant un collage à basse température grâce à la présence de la couche de collage organique. Le deuxième substrat silicium est ensuite aminci à l'épaisseur 25 nécessaire pour réaliser la couche mécanique du MEMS avec l'épaisseur souhaitée. La couche mécanique est localement gravée par attaque ionique réactive profonde (gravure DRIE) à la fois pour structurer la couche mécanique (zone mécanique) et pour dégager les accès aux dessus des 30 contacts du substrat CMOS (zone de contact). La couche de collage est ensuite gravée chimiquement à la fois pour libérer la structure MEMS et permettre l'accès aux contacts CMOS. La couche de collage sert donc également de couche sacrificielle pour le MEMS. La connexion électrique entre les contacts CMOS et le MEMS se fait par fils ("wire bonding") ou par 35 réalisation de vias par dépôt d'un métal. Il existe un contact CMOS extérieur à la zone restant après gravure de la couche mécanique, pour réaliser un contact entre le circuit CMOS et le système MEMS. Ce procédé, bien que permettant de réaliser une association entre un circuit CMOS et un système MEMS de type "Above IC" pour un MEMS en silicium monocristallin pose différents problèmes, en particulier pour l'utilisation de vias à la place de la connexion par fils ("wire bonding"). L'utilisation d'une connexion par fils impose de réaliser des ouvertures larges dans la couche mécanique pour le passage de l'outil de soudage, typiquement > 100pm, ce qui conduit à réserver une surface importante pour les contacts. Cette surface perdue est préjudiciable pour des raisons de coût. Il serait donc préférable d'utiliser une technique de connexion permettant de minimiser cette surface telle que la technique des vias. Contrairement à la connexion par fils, la réalisation des vias demande de réaliser des opérations technologiques sur la zone mécanique afin de réaliser un film conducteur uniquement dans les zones de contact. Ces opérations sont soit des opérations de protection (résine pour protéger ces zones, suivi d'enlèvement de la résine après le dépôt du film métallique), soit des opérations de gravure sélective (dépôt de film métallique sur l'ensemble suivi de gravure locale en dehors des zones de contact). Dans le procédé connu, la réalisation des contacts se fait après libération du système MEMS. De fait les topographies possibles pour la zone mécanique du système MEMS sont fortement limitées lorsque des opérations technologiques doivent être réalisés après la libération du MEMS. L'utilisation obligatoire d'une couche polymère qui sert également de couche sacrificielle limite la température utilisable dans la suite du procédé à une température inférieure à celle imposée par la présence du substrat CMOS (typiquement 200°C au lieu de 450°C pour le CMOS). Cela limite par exemple les solutions technologiques utilisables pour réaliser la couche conductrice.

De plus, la couche polymère pose des problèmes potentiels de stabilité dans le temps. Dans le procédé connu, la couche de collage sert également de couche sacrificielle. II n'est donc pas possible d'ajouter, avant collage, sur la couche sacrificielle une couche supplémentaire par exemple en Si poly permettant de réaliser des piliers conducteurs permettant de réaliser un niveau d'interconnexion directe entre différentes parties du MEMS, tel que proposé dans la publication intitulée "Capacitive accelerometer with High Aspect Ratio single crystalline silicon Microstructure Using the SOI Structure with Polysilicon-Based Interconnect technique" de Y. YAMAMOTO et Collaborateurs (IEEE 2000 p. 514-519)..

La technique dite "above IC" par report d'un substrat MEMS sur substrat CMOS est effectuée à l'échelle du substrat. Ceci conduit à avoir la même surface pour le MEMS que pour le circuit électronique. La miniaturisation de plus en plus importante du MEMS et la complexité de plus en plus grande des circuits électroniques CMOS font que la surface du MEMS est généralement plus petite que celle du circuit CMOS, et donc conduit à une perte en termes de surface et donc de coût. La présente invention a pour objet un procédé permettant d'éviter au moins un des inconvénients précités, en permettant de limiter la surface occupée pour l'interconnexion et/ou en réalisant des contacts avant la libération du système MEMS et/ou en permettant d'utiliser un collage autre que le polymère et/ou, en permettant d'avoir une couche sacrificielle compatible avec des interconnexions MEMS et/ou en réduisant la surface nécessaire. L'invention concerne ainsi un procédé de fabrication d'un composant électronique associant à partir de deux substrats différents un système électromécanique et un circuit électronique caractérisé en ce qu'il comporte : a) réalisation d'un empilement comportant un premier et un deuxième substrats séparés par une couche intermédiaire, le premier substrat comportant une couche mécanique, le deuxième substrat comportant un circuit électronique comportant des régions de contact électrique localisées, qui sont recouvertes par la couche intermédiaire, b) réalisation à travers la couche mécanique d'une part de premières tranchées pour structurer la couche mécanique et d'autre part, de deuxièmes tranchées traversant la couche mécanique et la couche intermédiaire pour définir des vias s'étendant jusqu'aux régions de contact électrique du circuit électronique, la paroi et le fond de chaque via d'une part, et une région de contact pour chaque via sur la surface de la couche mécanique d'autre part, comportant une couche électriquement conductrice, c) libération de la structure électromécanique par gravure de tout ou partie de la couche intermédiaire (4).

Un autre avantage du procédé est de permettre de disposer les contacts entre le circuit électronique par exemple CMOS et l'extérieur dans le périmètre du système électromécanique, ce qui réduit la surface du circuit et permet que toute la surface du système électromécanique soit active.

Selon une variante, le procédé ci-dessus est caractérisé en ce que c comporte : b1) réalisation des deuxièmes tranchées pour les vias à travers la couche mécanique, jusqu'aux régions de contact du circuit électronique, b2) pour chaque via, formation de ladite couche électriquement conductrice sur la paroi, le fond, et sur ladite région de contact, b3) réalisation à travers la couche mécanique des premières tranchées pour structurer la couche mécanique. Préalablement à l'étape b3, on peut former sur ledit empilement un masque par exemple à partir d'une résine appliquée sous forme de pulvérisation ("spray") protégeant les deuxièmes tranchées et définissant les motifs des premières tranchées, ce masque étant éliminé de manière avantageuse avant l'étape c) de libération. On notera que l'utilisation d'un masque de ce type est 20 avantageux car cela permet d'obtenir une meilleure précision pour la lithographie réalisée en présence de tranchées. Selon une variante préférée, le procédé est caractérisé en ce que b comporte : b'1) réalisation à travers la couche mécanique d'une part des 25 premières tranchées pour structurer la couche mécanique et d'autre part d'une première partie des secondes tranchées pour les vias, b'2) poursuite de la réalisation des deuxièmes tranchées pour les vias jusqu'à atteindre des régions de contact électrique du circuit électrique, 30 b'3) pour chaque via, formation de ladite couche électriquement conductrice sur la paroi, le fond et sur ladite région de contact. Préalablement à l'étape b'2 de poursuite de réalisation des deuxièmes tranchées, on peut réaliser par exemple à partir d'un film sec photosensible, un masque de protection des premières tranchées, ce masque 35 étant éliminé de manière avantageuse avant l'étape c) de libération.

Le procédé comporte avantageusement avant l'étape b, un amincissement de la couche mécanique. La couche d'arrêt peut comporter des piliers en matériau polycristallin dopé et/ou en motif conducteur.

La couche intermédiaire peut comporter une couche sacrificielle et une couche de collage, la couche sacrificielle étant en contact avec le premier substrat, la couche intermédiaire étant collée au deuxième substrat par la couche de collage. La couche intermédiaire peut comporter en outre une couche 10 d'arrêt entre la couche sacrificielle et la couche de collage. Ce mode de réalisation permet en particulier d'utiliser le même matériau pour la couche sacrificielle et pour la couche de collage. La couche d'arrêt peut comporter des ouvertures correspondant aux motifs des deuxièmes tranchées. 15 La couche d'arrêt peut comporter des motifs en des matériaux différents (par exemple conducteurs notamment en Si polycristallin dopé et/ou isolants) pour former des interconnexions et/ou des arrêts de gravure. L'empilement peut être formé par report et collage par adhésion moléculaire. 20 La couche mécanique peut être en Si monocristallin. La couche sacrificielle peut être en SiO2. La couche d'arrêt peut être en nitrure de Si. Le procédé peut être caractérisé en ce que les vias et/ou leurs régions de contact sur la surface de la couche mécanique ont une première 25 taille pour au moins une interconnexion électrique entre le système électromécanique et le circuit électronique et une deuxième taille supérieure à la première taille pour au moins une connexion électrique entre le circuit électronique et une région de contact de sortie. D'autres caractéristiques et avantages de l'invention 30 apparaîtront mieux à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, en liaison avec les dessins dans lesquels : - les figures la à 1 m illustrent une mise en oeuvre préférée du procédé selon l'invention, - les figures 2a à 2c montrent une variante de réalisation des 35 tranchées et des vias, - les figures 3a et 3b sont des représentations de deux variantes d'un produit obtenu par le procédé, respectivement en coupe (figure 3a) et en vue de dessus (figure 3b). La figure la montre un substrat de Si monocristallin, avec une 5 couche d'arrêt 2 (optionnelle) représentée en pointillés pour réaliser un amincissement après report par collage du substrat CMOS, pour laisser subsister la couche mécanique 1. Une couche sacrificielle 4, par exemple en SiO2, est ensuite déposée sur la couche mécanique 1 ou réalisée par oxydation du Si de la 10 couche 1 (figure lb). Une couche d'arrêt ou couche de protection 5, attaquable sélectivement par rapport à la couche sacrificielle 4 est ensuite déposée (figure 1c). Elle est par exemple en nitrure de Si et son épaisseur est par exemple 100 nm. Cette couche peut être mise à profit pour réaliser des piliers 15 conducteurs en Si polycristallin dopé, par exemple pour réaliser des connexions entre des zones de la couche mécanique 1 ou pour créer des arrêts de gravure. II est également possible d'ajouter un niveau d'interconnexion, par exemple comme indiqué dans la publication intitulée "Capacitive 20 accelerometer with High Aspect Ratio single crystalline silicon Microstructure Using the SOI Structure with Polysilicon-Based Interconnect technique" de Y. YAMAMOTO et Collaborateurs (IEEE 2000 p. 514-519). Ensuite, la couche de protection 5 est gravée sélectivement en 6 dans toute son épaisseur pour définir des zones de contacts pour la 25 réalisation ultérieure des vias. Cette étape est optionnelle mais elle permet de faciliter ensuite la réalisation de la fin des secondes tranchées. Ensuite, une couche d'interface de collage 7 (figure le), notamment en SiO2, est déposée sur la couche de protection 5 en remplissant les ouvertures 6. La couche d'interface de collage 7 est ensuite planarisée (en 30 8) de manière connue si nécessaire, en particulier si la couche 5 a été gravée en 6. L'épaisseur de la couche 7 peut être d'environ 100 nm à 500 nm. La couche de protection 5 par exemple en nitrure de silicium, 35 qui est interposée entre la couche sacrificielle 4 et la couche de collage 7, permet en particulier d'utiliser le même matériau pour ces deux couches, par 9 exemple SiO2. La couche de protection 5 sert de couche d'arrêt lors de la gravure de la couche sacrificielle 4. Cette couche 5 est optionnelle si la couche sacrificielle 4 et la couche de collage 7 sont dans des matériaux différents. On peut prendre du Si polycristallin, du Cu ou du nitrure de Si comme couche de collage. L'ouverture de la couche de protection 5 au niveau de la zone de contact pour le passage des vias permet de poursuivre la gravure des vias en une seule opération à travers le même matériau (par exemple SiO2). La figure 1f montre le substrat CMOS 10, qui présente à sa surface des plages de prise de contact 11 qui formeront ultérieurement le fond des vias. La surface 12 du substrat ainsi que les plages 11 sont recouvertes d'une couche d'interface de collage 14, notamment en SiO2. La couche 14 en SiO2 peut être réalisée par dépôt puis planarisation, notamment par CMP (planarisation mécano-chimique).

Les deux substrats sont assemblés (figure 1f) par collage en 15 de leurs couches d'interface de collage 7 et 14 par adhésion moléculaire à une température de l'ordre de 250°C. Ce type de collage permet une meilleure tenue en température et une meilleure tenue en vieillissement que le collage par une colle polymère.

Les deux couches d'interface 7 et 14 assemblées sont désignées par le repère 17. La précision d'alignement lors du collage (typiquement 2µm avec les techniques actuelles) définit une limite basse pour l'encombrement des contacts (défini par la taille des contacts du circuit CMOS et/ou la largeur des vias) lorsque que la gravure 6 est présente ou de manière plus générale lorsque la couche sacrificielle est fonctionnalisée. La couche mécanique 1 est ensuite obtenue à son épaisseur définitive par amincissement du substrat massif (figure 1g), à savoir enlèvement de la couche 3 par gravure chimique avec arrêt sur la couche d'arrêt 2 si elle est présente et enlèvement de cette couche d'arrêt 2, ou bien par enlèvement mécanique ("grinding") et planarisation mécano-chimique (CMP), pour un substrat sans couche d'arrêt. Ces méthodes de contrôle de l'épaisseur de la couche 1 sont données à titre d'exemple : toute autre méthode connue peut être utilisée.

Des tranchées 20 et 21 (figure 1 h) traversant la couche mécanique 1 sont ensuite réalisées à partir de sa surface 11 par exemple par attaque ionique réactive profonde ("deep reactive ion etching" û DRIE). Les tranchées 20 servent à structurer la couche mécanique 1 au-dessus de la zone active de la structure MEMS (ou nano système électromécanique NEMS). Les tranchées 21 servent à définir l'entrée des vias au-dessus des zones de contact 11 du circuit MOS 10. Le facteur de forme (rapport hauteur sur largeur) réalisable et la valeur de l'épaisseur de la couche mécanique 1 donne la surface minimale des tranchées 21, ce qui fixe une limite supérieure à la taille utile des contacts du circuit CMOS. Pour un facteur de forme égal à 10 et une épaisseur de 20.x, ceci donne une taille de 4µm. On peut réaliser des contacts de 11 par exemple 51,um x 5µm ou plus. Un film sec photosensible 22 est ensuite déposé (figure 1 i) pour masquer les tranchées 20 ; il est localement gravé au niveau des tranchées 21 qui se situent au-dessus des zones de contact 11. Une gravure permet ensuite de réaliser les tranchées 24 s'étendant depuis la surface 16 de la couche mécanique 1 jusqu'aux zones de contact 11 (figure 1j). Ce masque réalisé à partir d'un film sec peut être utilisé 20 quelles que soient les géométries des tranchées 20 à masquer ; il peut être conservé à partir de cette étape pour masquer les tranchées 20. Une couche métallique 27 est ensuite déposée sur toute la surface (figure 1k), ainsi que dans les tranchées 24. Le but est de réaliser un film conducteur allant de la partie supérieure de la couche mécanique 1 25 jusqu'aux zones de contacts 11 du circuit CMOS. On choisit de préférence un métal (par exemple AlSi) résistant au décapage à l'acide fluorhydrique HF en phase vapeur ou liquide. Si l'on a conservé le film, on enlève ensuite (figure 1I) le film sec 22 et la couche métallique par décapage ("lift-off'), ce qui laisse subsister 30 les vias conducteurs 25 dont chacun présente un revêtement métallique 29 sur sa paroi 23, qui se prolonge par une région de contact 26 débordant sur la surface de la couche mécanique 1, et entourant le bord de la tranchée 24. Il est également possible de réaliser un niveau de lithographie supplémentaire pour enlever sélectivement d'abord la couche métallique puis retirer le film par 35 pelage ("stripping"). 11 Il est également possible d'utiliser une résine appliquée sous forme de pulvérisation ("spray") avant la réalisation de la fin des tranchés 24 pour augmenter la résolution ; mais cela peut poser un problème pour certaines géométries de tranchées et n'est en général pas nécessaire car la résolution obtenue en présence d'un film sec est en général suffisante pour la réalisation des tranchées 24 qui servent pour les vias. Il est également possible de réaliser une couche d'isolation entre la couche métallique 27 et le substrat lorsque celui-ci n'est pas suffisamment isolant ou de réaliser un détourage au niveau de la structure MEMS. On grave ensuite (figure lm) la couche sacrificielle 4 à travers les tranchées 20 de la couche mécanique 1 pour réaliser des ouvertures enterrées 28 jointives ou non et libérer les régions actives 30 de la structure MEMS.

La variante des figures 2a à 2c illustre une autre réalisation des tranchées 20 et 21 et des vias. A la figure 2a, on réalise la ou les tranchées 21 à travers la couche mécanique 1, et on poursuit ensuite cette attaque (figure 2b) jusqu'à atteindre la ou les zones de contact 11 pour réaliser la ou les tranchées 24 qui sont ensuite revêtues d'une couche métallique pour réaliser les contacts entre la surface de la couche mécanique 1 et les zones de contact 11 du circuit CMOS 10 (bords 26 sur la surface 16 de la couche mécanique 1 et revêtement 28 des parois 23 des tranchées 24) en utilisant les techniques connues de réalisations des TSV. On utilise ensuite pour protéger les tranchées 24 le film 22 qui peut être un film sec laminé photosensible qui peut être retiré par pelage ("stripping") ou une résine appliquée sous forme de pulvérisation ("spray"). La couche mécanique est ensuite gravée par gravure par exemple gravure ionique DRIE pour réaliser les tranchées 20 (figure 2c). Cette variante est moins avantageuse, car elle nécessite de réaliser les tranchées 20 (qui demandent le plus de résolution) après avoir réalisées les tranchées 24 et ne permet donc pas obtenir des motifs pour les tranchées 20 avec une précision aussi élevée. Pour cette raison, on utilisera de manière préférentielle la résine sous forme de pulvérisation ("spray") qui est moins limitative pour la résolution que le film sec.

Pour un circuit de type CMOS, la taille des contacts est déterminée par la technologie utilisée pour relier le microsystème à l'extérieur.

Pour la connexion par fils ("wire bonding"), la taille d'un contact est typiquement de 100 pm x 100 pm. Cette surface ne peut pas être utilisée pour implémenter des transistors. II existe une solution connue non utilisable ici consistant à utiliser un substrat intermédiaire ("interposer") pour réaliser les contacts au dessus du circuit CMOS sur un substrat supplémentaire servant à passer de contacts de taille réduite sur le CMOS à des contacts de plus grande surface sur le substrat intermédiaire. Dans un microsystème, la taille du MEMS est en général plus faible que celle du circuit par exemple CMOS. Avec le procédé selon l'invention, il est avantageux de placer les contacts entre le circuit par exemple CMOS et l'extérieur à la surface du MEMS et de ne réaliser à la surface du circuit par exemple CMOS que des contacts de taille plus réduite. On peut par exemple réaliser en surface deux types de contact au niveau du circuit par exemple CMOS (voir les figures 3a et 3b), à savoir des contacts 31 de taille minimale pour la liaison entre le circuit par exemple CMOS et le système MEMS et les contacts 32 de taille plus importante pour la liaison entre le circuit par exemple CMOS et l'extérieur. Exemple d'application : NEMS ou MEMS matriciels avec adressage individuel.

Claims (17)

1. REVENDICATIONS1) Procédé de fabrication d'un composant électronique associant à partir de deux substrats différents un système électromécanique et un circuit électronique caractérisé en ce qu'il comporte : a) réalisation d'un empilement comportant un premier et un deuxième substrats séparés par une couche intermédiaire (4), le premier substrat comportant une couche mécanique (1), le deuxième substrat comportant un circuit électronique (10) comportant des régions de contact électrique (11) localisées (6), qui sont recouvertes par la couche intermédiaire (4). b) réalisation à travers la couche mécanique (1) d'une part de premières tranchées (20) pour structurer la couche mécanique (1) et d'autre part, de deuxièmes tranchées (21, 24) traversant la couche mécanique et la couche intermédiaire pour définir des vias (25) s'étendant jusqu'aux régions (11) de contact électrique du circuit électronique (10), la paroi (23) et le fond de chaque via (25) d'une part, et une région de contact (29) pour chaque via sur la surface de la couche mécanique (1) d'autre part, comportant une couche électriquement conductrice (26, 29) c) libération de la structure électromécanique par gravure de 20 tout ou partie de la couche intermédiaire (4).
2. 2) Procédé selon la revendication 1, caractérisé en ce que b comporte : bi) réalisation des deuxièmes tranchées (21, 24) pour les vias (25) à travers la couche mécanique (1,
3. 3), jusqu'aux régions de contact (11) 25 du circuit électrique (10) b2) pour chaque via (25), formation d'une dite couche électriquement conductrice (26, 29) sur la paroi, sur le fond et sur ladite région de contact. b3) réalisation à travers la couche mécanique (1), des 30 premières tranchées (20) pour structurer la couche mécanique (1). 3) Procédé selon la revendication 2, caractérisé en ce que préalablement à l'étape b3, on forme un masque sur ledit empilement protégeant les deuxièmes tranchées (21) et définissant les motifs des premières tranchées (20). 35
4. 4) Procédé selon la revendication 3, caractérisé en ce que ce masque est éliminé avant l'étape c) de libération. 14
5. 5) Procédé selon la revendication 1, caractérisé en ce que b comporte : b'1) réalisation à travers la couche mécanique d'une part des premières tranchées (20) pour structurer la couche mécanique (1) et d'autre part d'une première partie (21) des secondes tranchées (21, 24) pour les vias (25), b'2) poursuite de la réalisation des deuxièmes tranchées (24) pour les vias (25) jusqu'à atteindre des régions de contact électrique (Il) du circuit électrique (10), b'3) pour chaque via (25), formation d'une dite couche électriquement conductrice (26, 29) sur la paroi, le fond et sur ladite région de contact.
6. 6) Procédé selon la revendication 5, caractérisé en ce que préalablement à l'étape b'2 de poursuite de réalisation des deuxièmes tranchées, on réalise un masque de protection des premières tranchées (20).
7. 7) Procédé selon la revendication 6, caractérisé en ce que ce masque est éliminé avant l'étape c) de libération.
8. 8) Procédé selon l'une des revendications précédentes, caractérisé en ce que la couche intermédiaire comporte : - une couche sacrificielle (4) et une couche de collage (7), la couche sacrificielle (4) étant en contact avec le premier substrat (1, 3), la couche intermédiaire étant collée au deuxième substrat par la couche de collage (7).
9. 9) Procédé selon la revendication 8, caractérisé en ce que la 25 couche intermédiaire comporte en outre une couche d'arrêt (5) entre la couche sacrificielle (4) et la couche de collage (7).
10. 10) Procédé selon la revendication 9, caractérisé en ce que la couche d'arrêt (5) comporte des ouvertures correspondant aux motifs des deuxièmes tranchées (21, 24). 30
11. 11) Procédé selon l'une des revendications 9 ou 10, caractérisé en ce que la couche d'arrêt (5) est en nitrure de Si.
12. 12) Procédé selon une des revendications précédentes, caractérisé en ce que la couche sacrificielle (4) est en S;02.
13. 13) Procédé selon une des revendications précédentes, 35 caractérisé en ce qu'il comporte avant l'étape b un amincissement de la couche mécanique (1, 3). 15
14. 14) Procédé selon une des revendications précédentes, caractérisé en ce que la couche intermédiaire comporte des motifs des matériaux différents conducteurs et/ou isolants, pour former des interconnexions et/ou des arrêts de gravure.
15. 15) Procédé selon une des revendications précédentes, caractérisé en ce que l'empilement est formé par report et collage par adhésion moléculaire.
16. 16) Procédé selon une des revendications précédentes, caractérisé en ce que la couche mécanique (1, 3) est en Si monocristallin.
17. 17) Procédé selon une des revendications précédentes, caractérisé en ce que les vias (25) et/ou leurs régions de contact (26) sur la surface de la couche mécanique (1) ont une première taille pour au moins une interconnexion électrique entre le système électromécanique et le circuit électronique et une deuxième taille supérieure à la première taille pour au moins une connexion électrique entre le circuit électronique et une région de contact de sortie.