WO2011050541A1 - 最小缓存复杂度的负载均衡分组交换结构及其构造方法 - Google Patents

最小缓存复杂度的负载均衡分组交换结构及其构造方法 Download PDF

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WO2011050541A1
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self
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李挥
李硕彦
林良敏
李锐源
安辉耀
李烽
陈钦树
张明龙
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北京大学深圳研究生院
上海北京大学微电子研究院
深圳市鑫光宇光电技术有限公司
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    • H04L47/10—Flow control; Congestion control
    • H04L47/34—Flow control; Congestion control ensuring sequence integrity, e.g. using sequence numbers

Definitions

  • the present invention relates to the field of communications, and in particular to a load balancing packet switching structure with minimal cache complexity and a method for constructing the same.
  • the so-called switch fabric is a network device that implements the path selection of data units and sends the data units to the next destination address. Since the internal capacity of the switch fabric is limited, when the traffic arriving at the switch fabric is unbalanced, some ports or internal lines are already saturated, and some ports or internal lines are still idle. In order to avoid the above unbalanced state, a load balancing switching structure is generally used to balance the arriving traffic. This structure allows the distribution of traffic to be in equilibrium within the switching fabric, i.e., the ports of the switching fabric have the same utilization as the internal circuitry. This maximizes the throughput of the switch fabric and reduces congestion within the switch fabric.
  • the load-balancing Birkhoff-von Neumann switch fabric happens to solve the problem of internal blocking of the switching fabric.
  • the load-balancing Birkhoff-von Neumann switch fabric consists of two levels of cross-load-loading (Load-balancing) switching, a Birkhoff-von Neumann switch exchange, and a two-stage Between the virtual output queue VOQ (virtual output queue).
  • the first level of switching completes the load balancing
  • the second level of switching completes the data packet switching. Since the two-stage connection of the switch fabric is deterministic and periodic, no scheduling between the input and output ports is required.
  • the choice of connection mode must be required for each successive N time slots, and each input must be connected exactly once to each output. It can be seen that the above load balancing switch structure solves the problem of data blocking of the switch fabric.
  • the above-mentioned load balancing switching mechanism has a problem of queue queuing delay and data packet out of order.
  • Group out of order Transmission may cause TCP (Transmission Control Protocol) to recover quickly, halving the TCP sliding window and halving the end-to-end throughput.
  • TCP Transmission Control Protocol
  • the packet buffer complexity is at least 0 (N). 2 ), as the scale of the exchange increases, whether it is hardware implementation or cost will become unrealistic, it is difficult to apply to the ultra-large-scale switch fabric.
  • the present invention provides a load balancing packet switching structure and a construction method thereof that can solve the problem of packet out-of-order, improve end-to-end throughput, and greatly reduce the cache complexity of cache complexity.
  • the technical solution adopted by the present invention to solve the technical problem is: Providing a load balancing packet switching structure construction method with minimum cache complexity, comprising the following steps: S1: dividing a load balancing packet switching structure based on a self-routing hub into a completed load a first-stage switching module of the equalization function and a second-level switching module having a packet self-routing function; S2: setting a packet aggregation splitter and an input aggregation ring queue before the input of the first-level switching module, A FIFO queue is set between the two-level switching modules, and after the output of the second-level switching module, a cell assembling transmitter and an output assembling circular queue are set, and packet data belonging to the same input group are arranged according to self-routing address information; S3: When the
  • a further technical solution adopted by the present invention to solve the technical problem is: a middle line group is set between the first level switching module and the second level switching module, and a FIFO queue is set.
  • a further technical solution adopted by the present invention to solve the technical problem is: The self-routing hub-based load balancing packet switching structure adopts distributed self-routing.
  • the first-stage switching module is responsible for equalizing the input network traffic and forwarding it to the input end of the second-level switching module.
  • a further technical solution adopted by the present invention to solve the technical problem is: Routing label, the second-level switching module uses the self-routing feature to send data to the final destination port.
  • a further technical solution adopted by the present invention to solve the technical problem is to provide a load balancing packet switching structure with minimum buffer complexity, which is characterized in that it comprises a first-level switching module based on a self-routing hub for performing load balancing functions and a second-level switching module for completing the packet data self-routing function, and setting a packet aggregation splitter and an input aggregated circular queue before the input end of the first-level switching module, and setting after the output of the second-level switching module Assembling a transmitter and an output assembly ring queue, setting a FIFO queue between the two-stage switching modules, the input aggregation ring queue for storing packet data having the same destination output group, the FIFO queue being used for caching To output data of the same group, the output assembly ring queue is used to arrange packet data belonging to the same
  • a further technical solution adopted by the present invention to solve the technical problem is: an intermediate line group connection between the first level switching module and the second level switching module.
  • a further technical solution adopted by the present invention to solve the technical problem is:
  • the self-routing hub-based load balancing packet switching structure adopts distributed self-routing.
  • a further technical solution adopted by the present invention to solve the technical problem is:
  • the first-stage switching module is responsible for equalizing the input network traffic and forwarding it to the input end of the second-level switching module.
  • the further technical solution adopted by the present invention to solve the technical problem is:
  • the second-level switching module uses the self-routing feature to send data to the final destination port through the self-routing label carried by the data.
  • the load balancing packet switching structure with minimum buffer complexity provided by the present invention and its constructing method cancel the intermediate level of the virtual output queue VOQ between the first level switching and the second level switching described in the prior art, so that the present
  • the load balancing packet switching structure of the invention does not have a queuing delay problem, thereby avoiding packet out-of-order, solving the problem that the load balancing Birkhoff-von Neumann switching structure can be out of order, improving end-to-end throughput, and greatly reducing Cache complexity to 0 ( N ).
  • FIG. 1 is a schematic diagram of a load balancing Birkhoff-von Neumann exchange structure in the prior art
  • FIG. 2a is a schematic flowchart of a method for constructing a load balancing packet switching structure with minimum buffer complexity according to the present invention
  • FIG. 3 is a schematic diagram of a load balancing packet switching structure with minimum buffer complexity according to the present invention
  • FIG. 4 is a schematic diagram of a packet aggregation splitter and an input aggregated circular queue and a cache method for constructing a load balancing packet switching structure with minimum buffer complexity according to the present invention
  • FIG. 5 is a load balancing packet switching structure with minimum cache complexity according to the present invention
  • 6 is a schematic diagram of a cell assembly transmitter and an output assembly ring queue and a buffer method for constructing a load balancing packet switching structure with minimum buffer complexity according to the present invention.
  • FIG. 7 is a schematic diagram of an aggregated stream data segmentation method for constructing a load balancing packet switching structure with minimum buffer complexity according to the present invention.
  • FIG. 8a is a schematic diagram of a cell data format of a method for constructing a load balancing packet switching structure with minimum buffer complexity according to the present invention.
  • FIG. 8b is a schematic diagram of a format of a cell data slice according to a method for constructing a load balancing packet switching structure with minimum buffer complexity according to the present invention. detailed description
  • the embodiment of the present invention adopts a packet switching structure based on a self-routing hub, and the switching structure is mainly constructed by using a hub and a line group technology on the basis of a routable multi-level interconnection network.
  • the present invention provides a load balancing packet switching structure construction method with minimum buffer complexity, which includes the following steps: S1: dividing a load balancing packet switching structure based on a self-routing hub into a first-level switching module having a load balancing function and having Completing a second-level switching module of the packet self-routing function; S2: setting a packet aggregation splitter and an input aggregation circular queue before the input end of the first-level switching module, and setting a FIFO queue between the two-level switching modules, In the office After the output of the second-level switching module is set, the setting cell assembly transmitter and the output assembly ring queue are set, and the packet data belonging to the same input group is arranged according to the self-routing address information; S3: when the data arrives, the packet aggregation and segmentation The buffer is buffered into the input aggregation circular queue, and the packet aggregation splitter cuts the data stream into cells of equal length.
  • the cells are divided into equal lengths of M cell data slices.
  • the cell data piece is sent through the parallel M lines, and after the first-level switching module reaches the intermediate level, the data destined for the same output group is buffered to the same FIFO queue, and then the data is sent to The second-level switching module reorders the data according to the information of the self-routing tag at the output end, and synthesizes the data packet before the segmentation.
  • the invention provides a load balancing packet switching structure with minimum cache complexity, which comprises a first-level switching module based on a self-routing hub for performing load balancing functions and a second-level switching module for completing packet data self-routing and forwarding functions. Setting a packet aggregation splitter and an input aggregated circular queue before the input end of the first-stage switching module, and setting an assembly transmitter and an output assembly circular queue after the output of the second-level switching module, in the two-stage exchange Setting between modules
  • the input aggregation ring queue is configured to store packet data having the same destination output group, the FIFO queue is used to buffer data destined for the same output group, and the output assembly ring queue is used to belong to The packet data of the same input group is arranged by self-routing address information.
  • a middle line group is set between the first level switching module and the second level switching module, and a FIFO queue is set.
  • the self-routing hub-based load balancing packet switching architecture employs distributed self-routing.
  • the first level switching module is responsible for equalizing the input network traffic and forwarding it to the input end of the second level switching module.
  • the second-level switching module uses the self-routing feature to send data to the final destination port.
  • an MxM routable multi-level interconnection network forms a packet switching structure based on a self-routing hub.
  • MxM routable network usually choose the partition network with the best layout complexity
  • M 2 m
  • the connection is replaced by G parallel harnesses, which establishes an NxN network with M output (input) groups, each group containing G output (input) ports.
  • the 2G-to-G hub has two input ports and two sets of output ports.
  • the address d of the two output groups is called the 0-output group and the address is large. It is called the 1-output group.
  • the two inputs usually choose the partition network with the best layout complexity
  • Groups are called 0-input groups and 1-input groups. Ports in the same output group are indistinguishable because the effect of switching to any port in the same group is equivalent for a single signal.
  • the harness size G is 8
  • the line group and the 16-to-8 hub are applied to the 16x16 network shown in Fig. 2a, and a 128x128 network is obtained.
  • the 2G-to-G hub is equivalent to the 2x2 basic routing unit because the address of the G ports in each of its input (output) groups is the same.
  • a 2G-to-G hub refers to a 2Gx2G sorting switch module that exchanges the G addresses with the largest address among the 2G input signals to the G output ports with the largest output address, and routes the remaining G signals to G output ports with the smallest output address.
  • FIG. 3 based on the packet switching structure of the self-routing hub constructed above, by superimposing two packet switching structures based on the self-routing hub and adding a packet aggregation splitter (PAS: Packet Aggregated Splitter) in front of the first-stage switching module.
  • PAS Packet Aggregated Splitter
  • IARQ Input Aggregating Ring Queues
  • CAS Cell Assembly Sender
  • OARQ Output Assembly Ring Queues
  • the intermediate stage add FIFO queue is used to adjust the cell data slice order, and the load balancing packet switching structure with the smallest cache complexity can be constructed.
  • the first-level switching module plays the role of load balancing. It is responsible for homogenizing the input network traffic and forwarding it to the input of the second-level switching module. Then, through the self-routing label carried by the data, the second-level switching module can use the self-routing feature to send the data to the final destination port.
  • Each G input (output) port constitutes an input (output) group, thus forming M groups at the input and output ends of the switch fabric.
  • the G root internal links that are commonly connected to different hubs within the switch fabric also form a line group.
  • ( ) represent a specific input (output) group
  • the line group (i 0, 1, ... Ml) between the two levels of switching modules in the MG table.
  • the load-balanced packet-switched architecture is scheduled in units of time slots. The processing of packets per time slot can be roughly divided into the following consecutive phases, and should be run as pipelined as possible to speed up processing:
  • each PAS algorithm is as follows:
  • the split order marking algorithm (Algorithm 1) is used to determine its S (used to reassemble the packet at the output); to achieve load balancing, the cell cutting algorithm (Algorithm 2) will generate the MG port number, The label information of the first-level structure self-routing.
  • the sequence number S and IG (OG) tags will be added.
  • the MG tag information is added when the cell data slice is stored in the input buffer module. Its data structure is shown in Figure 8a and Figure 8b.
  • Switching phase The cell is sent to the destination output group according to the cell passing the second level self-routing structure.
  • Reorganization phase Based on IG and S, the queue storage algorithm (Algorithm 3) saves the cell to the corresponding position in OARQ, and then CAS moves the complete packet to the corresponding OG cache block in polling mode, waiting for the next Time slot transmission, as shown in Figure 6.
  • Algorithm 3 saves the cell to the corresponding position in OARQ, and then CAS moves the complete packet to the corresponding OG cache block in polling mode, waiting for the next Time slot transmission, as shown in Figure 6.
  • Cell reassembly transmitter function Assume that at a certain time slot t, the number of cells coming out of the output group OG is G, enter the cell reassembly transmitter CAS, and first, calculate the cell for each input group /G. Number According to the number of slices, according to Algorithm 3, the data belonging to the same aggregated stream is stored in the adjacent output assembly loop queue position, and finally all the label information is removed, and the complete packet is stored in the corresponding OG cache block, so as to leave, as shown in the figure 6 is shown.
  • FIFO queue function As shown in Figure 5, at the intermediate level, the same OG cell data slice is stored in the same FIFO queue to ensure that there is no more than one in each intermediate group in each data slice time.
  • the G/M data slices are transmitted in parallel to any one of the output groups of the second stage, so that it is guaranteed to be non-blocking in the second level switching fabric.
  • Algorithm 2 This algorithm is used to determine the intermediate level label information MG, to The function of load balancing is implemented.
  • Algorithm 3 This algorithm is used to reassemble the data from the switch fabric for transmission according to the aggregation stream. In a time slot t, the number of pieces of cell data from the output group ( ⁇ is
  • S and MG are their corresponding labels.
  • different aggregate flows AF are determined for the index, and in the clockwise direction, respectively, ⁇ (/( ⁇ , ⁇ (/( ⁇ ,..., ⁇ (/ ( ⁇ — ⁇ allocates a storage space of size (., x L s ) / M in the output circular queue.
  • For an input group if the first one comes in /G, (5, MG), then allocate space. Start with the first address and store it at (S - S mm + MG). The incoming cells are then stored in order for integrity check. If the packet is complete, it is polled to the corresponding OG. Cache blocks for transmission in the next time slot. Otherwise, the corresponding data is discarded.
  • This embodiment gives a method of encapsulation and transmission of three relationships of M and G.
  • the two input groups of the switch fabric are connected to a 2G-to-G self-routing group hub, while the 2G-to-G self-routing hub is 2Gx2G.
  • the M data slices undergo the same transmission delay in the switch fabric, and the same time slot arrives at the output port.
  • the output assembly loop queue is reassembled into uncut packet data according to the self-routing label and then sent to the line card at the output. Then, all current cell data can be sent into the switch fabric for the length of a cell of data.
  • the data slice is sent to the switch fabric. To solve this problem, we divide the M pieces of data of the same cell into 2 X parts, so that each part has G pieces of data. At the same time, in order to prevent the internal blocking of the load balancing module, all G different cells are polled, and each time they are G data. The slice is sent into the switch fabric.
  • the switch fabric in the embodiment of the present invention adopts a packet switching structure based on a self-routing hub, and the structure can be recursively constructed, the size of the load balancing switch fabric is not limited. At the same time, the switch fabric is a fully distributed self-routing, which also provides a technical and physical basis for the large-scale implementation of the load balancing switch fabric.
  • a packet aggregation splitter and an input aggregation circular queue are set in front of the input end of the first-level switching module, and are exchanged in the second level.
  • the cell assembly transmitter and the output assembly ring queue are set, and before the packet data is sent to the first level exchange, when the data arrives, the packet aggregation splitter aggregates the buffer into the input aggregation ring queue, and The packet aggregation splitter converts the cut data stream into cells of equal length.
  • the cells are divided into M pieces of cell data pieces of equal length.
  • the signals are sent through the parallel M lines.
  • the metadata piece after reaching the intermediate level through the first-level switching module, buffers the data destined for the same output group to the same FIFO queue, and then sends the data to the second-level switching module, and according to the self-routing label at the output end
  • the information is reordered data, and the data packets before the segmentation are combined.
  • the load-balancing packet switching structure with minimum buffer complexity of the present invention and its constructing method are divided into a first-level switching module and a second-level switching module by a self-routing hub-based load balancing packet switching structure, at the input end of the first-level switching module Before setting the packet aggregation splitter and the input aggregation circular queue, after setting the output of the second-level switching module, setting the cell assembly transmitter and the output assembly ring queue, and before the packet data is sent to the first-level exchange, when the data arrives,
  • the packet aggregation splitter buffers the aggregate into the input aggregation circular queue, and the packet aggregation splitter cuts the data stream into cells of equal length, and implements load balancing, and then divides the cells into equal length M cell data. Chip, after adding the self-routing label, send the cell data piece through the parallel M lines, After the first-level switching module reaches the intermediate level, the data destined for the same output group is cached to the same
  • the load balancing packet switching structure with minimum buffer complexity provided by the present invention and its constructing method cancel the virtual output queue VOQ between the first level switching and the second level switching described in the prior art.
  • An intermediate level makes the load balancing packet switching structure of the present invention have no queuing delay problem, thereby avoiding packet out-of-order, solving the problem that the load balancing Birkhoff-von Neumann switching structure can be out of order, and improving end-to-end throughput. Volume, and greatly reduces the cache complexity to 0 ( N ).

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Abstract

本发明提供一种最小缓存复杂度的负载均衡分组交换结构构造方法，其取消了现有技术中所述的第一级交换和第二级交换之间的虚拟输出队列VOQ这一中间级，使得本发明所述的负载均衡分组交换结构不存在排队延迟问题，进而避免了分组乱序，解决了负载均衡Birkhoff-vonNeumann交换结构能够分组乱序的问题，提高端到端的吞吐量，并且极大地降低缓存复杂度至O（N）。

Description

最小緩存复杂度的负载均衡分组交换结构及其构造方法
技术领域
本发明涉及通信领域， 尤其是涉及一种最小緩存复杂度的负载均衡分 组交换结构及其构造方法。
背景技术
电信应用中， 所谓的交换结构是一种网络设备， 该设备实现数据单元 的路径选择， 并将数据单元发送到下一个目标地址。 由于交换结构的内部容量是有限的， 因此， 当到达交换结构的流量不 均衡时， 会出现有些端口或者内部线路已经处于饱和状态， 而有些端口或 者内部线路却仍处于空闲状态的情况。 为了避免上述不均衡状态的出现， 一般采用负载均衡交换结构来均衡到达的流量。 该结构使流量的分布在交 换结构内部处于均衡状态， 即交换结构的端口和各个内部线路的利用率相 同。 这样便可以最大限度的提高交换结构的吞吐量， 降低交换结构内部的 阻塞。
负载均衡 Birkhoff-von Neumann交换结构恰好能够解决交换结构内部 阻塞的问题。 如图 1所示， 负载均衡 Birkhoff-von Neumann交换结构包含两级纵横 式负载均衡 ( Load-balancing ) 交换、 伯克霍夫-冯诺伊曼（Birkhoff-von Neumann switch ) 交换和一个处于两级之间的虚拟输出队列 VOQ(virtual output queue)。 第一级交换完成负载均衡， 第二级交换完成数据分组交换。 由于交换结构两级的连接方式是确定和周期性的， 所以不需要任何输入输 出端口间的调度。连接模式的选择必须要求在每一个连续的 N个时间间隙， 每个输入端都要和每个输出端恰好连接一次。 可见， 上述的负载均衡交换 结构解决了交换结构数据阻塞的问题。
但是， 在每个输入端口， 由于业务流量是不相同和不均衡的， 于是不 同流所含有的数据分组的数量也是不同的， 这就使得中间级虚拟输出队列 V0Q的长度不同。 又由于队列服务是独立于各自长度的， 因此， 上述负载 均衡交换机构又出现了队列排队延迟， 数据分组乱序的问题。 而分组乱序 传输可能导致 TCP( Transmission Control Protocol传输控制协议快速恢复， 使得 TCP滑动窗口减半， 端到端的吞吐量也会减半。 此外， 由于采用虚拟 输出队列的原因， 分组緩存复杂度至少为 0 ( N2 ), 随着交换规模的增大， 无论是硬件实现或者成本将变得不现实， 难以适用于超大规模交换结构。
发明内容
本发明提供一种能够解决分组乱序的问题， 提高端到端的吞吐量， 并 且极大地降低緩存复杂度的最小緩存复杂度的负载均衡分组交换结构及其 构造方法。 本发明解决技术问题所采用的技术方案是： 提供一种最小緩存复杂度 的负载均衡分组交换结构构造方法， 其包括以下步骤： S1 : 将基于自路由 集线器的负载均衡分组交换结构分成具有完成负载均衡功能的第一级交换 模块和具有完成分组自路由转发功能的第二级交换模块； S2: 在所述第一 级交换模块输入端前设置分组聚合分割器和输入聚合环形队列， 在所述两 级交换模块之间设置 FIFO队列， 在所述第二级交换模块输出端后设置信元 组装发送器和输出组装环形队列， 将属于同一个输入群组的分组数据按自 路由地址信息排列； S3: 当数据到达， 所述分组聚合分割器将其汇聚緩存 到输入聚合环形队列中， 并且分组聚合分割器将切割数据流成为等长度的 信元， 为实现负载均衡， 再将信元分成等长的 M个信元数据片， 在添加自路 由标签后， 通过并行的 M个线路发送信元数据片， 经过第一级交换模块到 达中间级， 把去往同个输出群组的数据緩存至同个 FIFO队列后， 再把数据 发送到第二级交换模块， 在输出端按照自路由标签的信息重排序数据， 组 合成分割前的数据分组。
本发明解决技术问题所采用的进一步技术方案是： 所述第一级交换模 块和第二级交换模块之间设置中间线群组， 并设置 FIFO队列。 本发明解决技术问题所采用的进一步技术方案是： 所述基于自路由集 线器的负载均衡分组交换结构采用分布式自路由。
本发明解决技术问题所采用的进一步技术方案是： 所述的第一级交换 模块负责将输入的网络流量均匀化后转送到第二级交换模块输入端。
本发明解决技术问题所采用的进一步技术方案是： 通过数据携带的自 路由标签， 第二级交换模块利用自路由特性将数据送到最终目的端口。 本发明解决技术问题所采用的进一步技术方案是： 提供一种最小緩存 复杂度的负载均衡分组交换结构， 其特征在于， 其包括基于自路由集线器 用于完成负载均衡功能的第一级交换模块以及用于完成分组数据自路由转 发功能的第二级交换模块， 在所述第一级交换模块输入端前设置分组聚合 分割器和输入聚合环形队列， 在所述第二级交换模块输出端后设置组装发 送器和输出组装环形队列， 在所述两级交换模块之间设置 FIFO 队列， 所 述输入聚合环形队列， 用于存储具有相同目的输出群组的分组数据， 所述 FIFO队列用于緩存去往同个输出群组的数据，所述输出组装环形队列用于 将属于同一个输入群组的分组数据按自路由地址信息排列。
本发明解决技术问题所采用的进一步技术方案是： 所述第一级交换模 块和第二级交换模块之间为中间线群组连接。
本发明解决技术问题所采用的进一步技术方案是： 所述基于自路由集 线器的负载均衡分组交换结构采用分布式自路由。
本发明解决技术问题所采用的进一步技术方案是： 所述的第一级交换 模块负责将输入的网络流量均匀化后转送到第二级交换模块输入端。 本发明解决技术问题所采用的进一步技术方案是： 通过数据携带的自 路由标签， 第二级交换模块利用自路由特性将数据送到最终目的端口。 本发明提供的最小緩存复杂度的负载均衡分组交换结构及其构造方法 取消了现有技术中所述的第一级交换和第二级交换之间的虚拟输出队列 VOQ这一中间级，使得本发明所述的负载均衡分组交换结构不存在排队延 迟问题， 进而避免了分组乱序， 解决了负载均衡 Birkhoff-von Neumann交 换结构能够分组乱序的问题， 提高端到端的吞吐量， 并且极大地降低緩存 复杂度至 0 ( N )。
附图说明 图 1 为现有技术中的负载均衡 Birkhoff-von Neumann 交换结构示意 图；
图 2a为本发明的最小緩存复杂度的负载均衡分组交换结构构造方法的 流程示意图； 图 2b为图 2a中所示的多路径 N=128, G=8, M=16的多路径自路由交 换结构构造方法流程示意图； 图 3 为本发明的最小緩存复杂度的负载均衡分组交换结构的模型示意 图；
图 4为本发明的最小緩存复杂度的负载均衡分组交换结构构造方法的 的分组聚合分割器和输入聚合环形队列以及緩存方法示意图； 图 5 为本发明的最小緩存复杂度的负载均衡分组交换结构构造方法的 中间级 FIFO队列以及緩存方法示意图。 图 6为本发明的最小緩存复杂度的负载均衡分组交换结构构造方法的 信元组装发送器和输出组装环形队列以及緩存方法示意图。 图 7 为本发明的最小緩存复杂度的负载均衡分组交换结构构造方法的 聚合流数据分割方法示意图。 图 8a为本发明的最小緩存复杂度的负载均衡分组交换结构构造方法的 信元数据格式示意图。
图 8b 为本发明的最小緩存复杂度的负载均衡分组交换结构构造方法 的信元数据片格式示意图。 具体实施方式
以下内容是结合具体的优选实施方式对本发明所作的进一步详细说 明， 不能认定本发明的具体实施只局限于这些说明。 对于本发明所属技术 领域的普通技术人员来说， 在不脱离本发明构思的前提下， 还可以做出若 干筒单推演或替换， 都应当视为属于本发明的保护范围。 本发明实施例采用基于自路由集线器的分组交换结构， 而该交换结构 主要是利用集线器和线组技术， 在可路由多级互连网络的基础上来构造。 本发明提供一种最小緩存复杂度的负载均衡分组交换结构构造方法， 其包括以下步骤： S1: 将基于自路由集线器的负载均衡分组交换结构分成 具有完成负载均衡功能的第一级交换模块和具有完成分组自路由转发功能 的第二级交换模块； S2: 在所述第一级交换模块输入端前设置分组聚合分 割器和输入聚合环形队列， 在所述两级交换模块之间设置 FIFO队列， 在所 述第二级交换模块输出端后设置设置信元组装发送器和输出组装环形队 列， 将属于同一个输入群组的分组数据按自路由地址信息排列； S3: 当数 据到达， 所述分组聚合分割器将其汇聚緩存到输入聚合环形队列中， 并且 分组聚合分割器将切割数据流成为等长度的信元， 为实现负载均衡， 再将 信元分成等长的 M个信元数据片，在添加自路由标签后，通过并行的 M个线 路发送信元数据片， 经过第一级交换模块到达中间级， 把去往同个输出群 组的数据緩存至同个 FIFO队列后， 再把数据发送到第二级交换模块， 在输 出端按照自路由标签的信息重排序数据， 组合成分割前的数据分组。
本发明提供一种最小緩存复杂度的负载均衡分组交换结构， 其包括基 于自路由集线器用于完成负载均衡功能的第一级交换模块以及用于完成分 组数据自路由转发功能的第二级交换模块， 在所述第一级交换模块输入端 前设置分组聚合分割器和输入聚合环形队列， 在所述第二级交换模块输出 端后设置组装发送器和输出组装环形队列， 在所述两级交换模块之间设置
FIFO队列， 所述输入聚合环形队列，用于存储具有相同目的输出群组的分 组数据， 所述 FIFO 队列用于緩存去往同个输出群组的数据， 所述输出组 装环形队列用于将属于同一个输入群组的分组数据按自路由地址信息排 列。
所述第一级交换模块和第二级交换模块之间设置中间线群组， 并设置 FIFO队列。所述基于自路由集线器的负载均衡分组交换结构采用分布式自 路由。 所述的第一级交换模块负责将输入的网络流量均匀化后转送到第二 级交换模块输入端。 通过数据携带的自路由标签， 第二级交换模块利用自 路由特性将数据送到最终目的端口。 如图 2a所示，一个 MxM可路由的多级互连网络构成一个基于自路由集 线器的分组交换结构， 一般的， 设 N=2n, N = MxG, M=2m, G=2g, 先构 造一个 MxM的可路由网络（通常选择版图复杂性最优的分治网络）， 然后 将网络中各级 2x2路由单元替换为 2G-to-G自路由群组集线器， 把网络中各 级间的连线替换成 G条平行的线束， 这样就建立了一个拥有 M个输出 （输 入）群组， 每群组包含 G个输出 （输入）端口的 NxN网络。 2G-to-G集线器 具有两组输入端口和两组输出端口的， 两个输出组中地址 d、的称为 0-输出 组和地址大的称为 1 -输出组； 同理， 两个输入组称为 0-输入组和 1 -输入组。 同一个输出组中的端口是不用区分的， 这是因为对于一个信号而言， 交换 到同一组中任何一个端口的效果都是等价的。 如图 2b所示， 当线束大小 G为 8时， 将线组和 16-to-8集线器应用于图 2a 所示的 16x16网络， 就得到了一个 128x128网络。 逻辑上， 2G-to-G集线器等同于 2x2基本路由单元， 因为它每个输入 (输 出 )组中的 G个端口的地址是相同的。 一个 2G-to-G集线器是指一个 2Gx2G 的排序交换模块， 它将 2G个输入信号中地址最大的 G个信号交换到具有最 大输出地址的 G个输出端口，并将其余的 G个信号路由到具有最小输出地址 的 G个输出端口。 如图 3所示，基于上述构造的自路由集线器的分组交换结构，通过叠加 2个基于自路由集线器的分组交换结构以及在第一级交换模块前添置分组 聚合分割器 （PAS : Packet Aggregated Splitter ) 和输入聚合环形队列 ( IARQ:Input Aggregating Ring Queues ), 在第二级交换模块后面设置信元 组装发送器（CAS: Cell Assembly Sender )和输出组装环形队列 （ OARQ: Output Assembly Ring Queues ) , 以及在中间级添加 FIFO队列用于调整信元 数据片顺序， 便可构造具有最小緩存复杂度的负载均衡的分组交换结构。 实际上， 第一级交换模块起到了负载均衡的作用， 它负责将输入的网 络流量均匀化后转送到第二级交换模块输入端。 之后， 通过数据携带的自 路由标签，第二级交换模块就可利用自路由特性将数据送到最终目的端口。 每 G个输入（输出）端口组成一个输入（输出）群组， 这样在交换结构的 输入输出端各形成了 M个群组。 交换结构内部共同连接不同集线器的 G根 内部链路也相应组成一个线群组。 为了便于表达， 设 ( )代表一个 特定的输入（输出）群组， MG 表前后两级交换模块之间的线群组（i=0, 1 , ...M-l )。 一般而言， 负载均衡的分组交换结构按时隙为单位进行调度， 每时隙 对分组的处理可大致分为以下几个连续阶段， 并且应尽可能以流水线方式 运行来加快处理速度：
1) 到达阶段： 在这个阶段， 新的分组到达 /G, ( = 0,1,...,M -1 )。
2) 聚合分割阶段： 在每个输入群组 /G,的分组聚合分割器 PAS, 将对分 组进行检查， 确定其 按照 M个聚合流 AF(/G, , C^. )来区分， 将分 组存放到相应的 IARQ中。 如图 7所示， 在以 Ls长度分割聚合流之 后， 信元以轮询循环（Round-Robin ) 的方式存到 IG緩存块中， 然 后 PAS再切割信元， 并将信元数据片并行地存到输入緩存模块中， 如图 4所示。 每个 PAS算法的功能如下： 分割顺序标记算法（算法 1 )用来确定其 S (用于在输出重组分组）； 为实现负载均衡， 信元 切割算法（算法 2 )将生成 MG端口号， 用作第一级结构自路由的 标签信息。 当信元被放到 IARQ的时候， 顺序号 S和 IG ( OG )标 签将被加上。 而 MG标签信息会在信元数据片存到输入緩存模块时 加上。 其数据结构如图 8a和图 8b所示。
3) 均衡阶段： 根据 MG, 信元通过第一级交换结构， 被送往相应的中 间级群组。
4) 数据片重组装阶段： 在这一阶段， 所有到同个 OG的信元数据片将 被放到 G/M个相应的 FIFO队列中， 并传输， 如图 5。
5) 交换阶段： 根据 信元通过第二级的自路由交换结构， 把信元送 到目的输出群组。
6) 重组阶段：基于 IG和 S, 队列存储算法（算法 3 )保存信元到 OARQ 中相应的位置， 然后 CAS以轮询的方式， 移动完整的分组到相应的 OG緩存块， 以等待下个时隙传输， 如图 6。
7) 离开阶段： 在这个阶段， 分组离开 ( j = 0,l,...,M - l )o 下面， 针对所述分组聚合分割器和信元组装发送器的功能， 以及输入 聚合环形队列、 中间级 FIFO队列和输出组装环形队列的作用以及緩存处理 的方法和算法进行详细说明。
分组聚合分割器功能： 假设在某一时隙， 从输入群组 /G,进入交换结构 的 G个分组，有^个分组要到 ( j = i,2,..,M )。经过分组聚合分割器 PAS, 把到同一个 OG的分组， 存往相应的输入聚合环形队列 IARQ, 然后根据算 法 1 , PAS以固定的长度 Ls分割队列中的数据， 如图 7, 并计算出 S标签 信息。 在加上 S、 IG和 OG的信息后， 信元以轮询的方式被移动到相应的 IG緩存块中。 接着， 执行算法 2。 信元重组发送器功能： 假设在某时隙 t, 从输出群组 OG出来的信元数 为 G, 进入信元重组发送器 CAS, 首先， 计算每个输入群组 /G,来的信元数 据片数，根据算法 3,把属于同个聚合流的数据存到相邻的输出组装环形队 列位置中， 最后去掉所有标签信息， 把完整分组存到相应的 OG緩存块， 以 便离开， 如图 6所示。
FIFO队列作用： 如图 5 , 在中间级， 去往同一个 OG信元数据片存进同 一个 FIFO队列中， 以确保在每个数据片的时间里面， 每个中间级群组中只 有不超过 G/M个数据片被并行地传输到第二级的任意一个输出群组， 这样 就可以保证在第二级交换结构中是无阻塞的。
算法 1:该算法是为了要确定从一个聚合流中分割出来的信元序号的， 以便在输出重组时使用。 在初始时， S = 0, 在每次从输入环形队列中分割 出长度 Ls的数据后， 将 S标签信息， 连同 o .和 /G,—起加到^数据前面， 如图 8a, 然后 s = GS + i)m。d2G , 也就是说 S是一个长度是（ g + 1 ) bits的数 据（因为在重组阶段， 输出环形队列是 2G , G = 2 。 算法 2: 该算法是用来确定中间级标签信息 MG, 以实现负载均衡的 功能。随着信元被切割成 M个数据片，每个数据片将分别地被顺序加上 0, 1 , M-1作为 MG标签。 然后， 所有属于同个信元的数据片并行地被 存到 M个具有相同的填充方式的小緩存块中， 如图 4所示。 算法 3: 该算法用于根据聚合流的不同， 来重组从交换结构出来的数 据， 以便发送。 假设在某时隙 t, 从输出群组 (^出来的信元数据片数为
GxM, 其中每个输入群组 /G,来的信元数据片数为 α, (记为 /G, (S, MG) , 其中
S和 MG是它们对应的标签）， 根据 /G,为索引来确定不同的聚合流 AF, 并 以顺时针方向， 分别地为 ^(/(^，^(/(^，…，^(/(^—^在输出环形队列里分配 大小为（。, x Ls ) / M的存储空间。 对于某输入群组 如果第一个进来的是 /G, (5, MG) , 那么以分配空间的首地址开始， 将其存放到 (S - Smm+ MG)处。 接着进来的信元都按照顺序存好， 以便进行完整性校验。 如果分组完整， 以轮询方式存到相应的 OG緩存块， 以便在下个时隙送走。 否则， 就丟弃 相应的数据。 我们在负载均衡的分组交换结构输入端前置的输入聚合环形队列中对 去往同个输出群组的分组数据进行聚合切割， 在输出的后置的输出组装环 形队列对这些经过切割的信元数据片进行重排序。 由于交换结构的输出端 口为 M个， 即需要把等长的信元数据平均切割成 M个数据片， 而一个 2G-to-G自路由集线器的组大小为 G, 于是 M和 G的大小关系影响着分组组 合封装和输出的方法。
本实施例给出 M和 G的三种关系的封装和传输方法。
1 ) M=G: 这种情况最筒单。 交换结构的两个输入群组连接到一个 2G-to-G 自路由群组集线器， 而 2G-to-G自路由集线器的规模是 2Gx2G。在聚合切割 后， 把输入聚合环形队列的信元数据切割成了 M个信元数据片， 于是一个 2G-to-G自路由群组集线器的每个输入端有 M个数据片。 由于 M=G,所以对 每个输入聚合环形队列的信元数据切割而成的 M个数据片可以在一个时隙 全部送到输入端。由于交换结构中间没有緩存，并且在中间级 FIFO队列中， 不需要对数据片重排序， 于是， 这 M个数据片在交换结构中经过相同的传 输延迟， 同一个时隙到达输出端口后置的输出组装环形队列， 从而根据自 路由标签重新组合成没有切割的分组数据， 然后送到输出端的线卡上。 那 么， 在一个信元数据的时间长度内， 可以把所有当前的信元数据发送进入 交换结构。
2 ) M<G:由于 M=2m, G=2g, 于是 G是 M的 2X倍（ x为正整数）。 由于输入聚 合环形队列的信元数据被切割成了 M个数据片， 也就是说， 自路由集线器 的一个输入端共输入 GxM个数据片。 属于同个信元的数据片由 M个输入线 路并行进入交换结构， 并且在中间级 FIFO队列中， 把去往同一个 OG信元 数据片存进同一个 FIFO队列中， 以确保在每个数据片的时间里面， 每个中 间级群组中只有不超过 G/M个数据片被并行地传输到第二级的任意一个输 出群组， 这样就可以保证在第二级交换结构中是无阻塞的。 那么， 在一个 信元数据的时间长度内， 可以把所有当前的信元数据发送进入交换结构。
3 ) M>G:由于 M=2m, G=2g, 于是 M是 G的 2X倍（ x为正整数）。 由于输入聚 合环形队列的信元数据块被切割成了 M个数据片， 则自路由集线器的一个 输入端共产生 GxM个数据片， 由于 M>G,便不可能同时把属于同个信元的 数据片发送到交换结构。 为了解决这个问题， 我们把同个信元的 M个数据 片分成 2X个部分， 这样每个部分有 G个数据片。 同时为了防止负载均衡模 块内部的阻塞，把所有的 G个不同的信元以轮询的方式，每次将其 G个数据 片发送进入交换结构。 在中间级 FIFO队列中， 由于 M>G, 因此不必对信元 数据片重排序。那么经过一次完整的轮询，在一个信元数据的时间长度内， 同样也可以把所有当前的信元数据发送进入交换结构。 由于本发明实施例中的交换结构采用基于自路由集线器的分组交换结 构， 而这种结构可以递归构造， 于是这个负载均衡交换结构的规模不受限 制。 同时该交换结构是完全分布式的自路由， 也为该负载均衡交换结构的 大规模实现提供了技术和物理上的基础。
通过将基于自路由集线器的负载均衡分组交换结构分成第一级交换模 块和第二级交换模块， 在第一级交换模块输入端前设置分组聚合分割器和 输入聚合环形队列， 在第二级交换模块输出端后设置信元组装发送器和输 出组装环形队列， 并在分组数据发送到第一级交换前， 当数据到达， 所述 分组聚合分割器将其汇聚緩存到输入聚合环形队列中， 并且分组聚合分割 器将切割数据流成为等长度的信元， 为实现负载均衡， 再将信元分成等长 的 M个信元数据片， 在添加自路由标签后， 通过并行的 M个线路发送信 元数据片， 经过第一级交换模块到达中间级， 把去往同个输出群组的数据 緩存至同个 FIFO队列后， 再把数据发送到第二级交换模块， 在输出端按 照自路由标签的信息重排序数据， 组合成分割前的数据分组。 通过上述结 构的变化， 本发明提供的负载均衡分组交换以及分组緩存方法取消了背景 技术中所述的第一级交换和第二级交换之间的虚拟输出队列 VOQ这一中 间级， 使得本发明所述的负载均衡分组交换结构不存在排队延迟问题， 进 而避免了分组乱序。 所以， 本发明解决了负载均衡 Birkhoff-von Neumann 交换结构能够分组乱序的问题， 提高端到端的吞吐量， 并且极大地降低緩 存复杂度至 0 ( N )。
本发明的最小緩存复杂度的负载均衡分组交换结构及其构造方法通过 将基于自路由集线器的负载均衡分组交换结构分成第一级交换模块和第二 级交换模块， 在第一级交换模块输入端前设置分组聚合分割器和输入聚合 环形队列， 在第二级交换模块输出端后设置信元组装发送器和输出组装环 形队列， 并在分组数据发送到第一级交换前， 当数据到达， 所述分组聚合 分割器将其汇聚緩存到输入聚合环形队列中， 并且分组聚合分割器将切割 数据流成为等长度的信元， 为实现负载均衡， 再将信元分成等长的 M个信 元数据片， 在添加自路由标签后， 通过并行的 M个线路发送信元数据片， 经过第一级交换模块到达中间级， 把去往同个输出群组的数据緩存至同个
FIFO队列后，再把数据发送到第二级交换模块，在输出端按照自路由标签 的信息重排序数据， 组合成分割前的数据分组。 通过上述结构的变化， 本 发明提供的最小緩存复杂度的负载均衡分组交换结构及其构造方法取消了 现有技术中所述的第一级交换和第二级交换之间的虚拟输出队列 VOQ这 一中间级,使得本发明所述的负载均衡分组交换结构不存在排队延迟问题， 进而避免了分组乱序， 解决了负载均衡 Birkhoff-von Neumann交换结构能 够分组乱序的问题， 提高端到端的吞吐量， 并且极大地降低緩存复杂度至 0 ( N )。

Claims

权利要求书
1.一种最小緩存复杂度的负载均衡分组交换结构构造方法，其包括以 下步骤：
S1 : 将基于自路由集线器的负载均衡分组交换结构分成具有完成负载 均衡功能的第一级交换模块和具有完成分组自路由转发功能的第二级交换 模块；
S2: 在所述第一级交换模块输入端前设置分组聚合分割器和输入聚合 环形队列， 在所述两级交换模块之间设置 FIFO队列， 在所述第二级交换模 块输出端后设置信元组装发送器和输出组装环形队列， 将属于同一个输入 群组的分组数据按自路由地址信息排列；
S3 : 当数据到达， 所述分组聚合分割器将其汇聚緩存到输入聚合环形 队列中， 并且分组聚合分割器将切割数据流成为等长度的信元， 为实现负 载均衡， 再将信元分成等长的 M个信元数据片， 在添加自路由标签后， 通 过并行的 M个线路发送信元数据片， 经过第一级交换模块到达中间级，把 去往同个输出群组的数据緩存至同个 FIFO队列后， 再把数据发送到第二 级交换模块， 在输出端按照自路由标签的信息重排序数据， 组合成分割前 的数据分组。
2. 如权利要求 1 所述的最小緩存复杂度的负载均衡分组交换结构构造 方法， 其特征在于， 所述第一级交换模块和第二级交换模块之间设置中间 线群组， 并设置 FIFO队列。
3. 如权利要求 1 或 2所述的最小緩存复杂度的负载均衡分组交换结构 构造方法， 其特征在于， 所述基于自路由集线器的负载均衡分组交换结构 采用分布式自路由。
4. 如权利要求 1所述的最小緩存复杂度的负载均衡分组交换结构构造 方法， 其特征在于， 所述的第一级交换模块负责将输入的网络流量均匀化 后转送到第二级交换模块输入端。
5. 如权利要求 4所述的最小緩存复杂度的负载均衡分组交换结构构造 方法， 其特征在于， 通过数据携带的自路由标签， 第二级交换模块利用自 路由特性将数据送到最终目的端口。
6. 一种最小緩存复杂度的负载均衡分组交换结构， 其特征在于， 其包 括基于自路由集线器用于完成负载均衡功能的第一级交换模块以及用于完 成分组数据自路由转发功能的第二级交换模块， 在所述第一级交换模块输 入端前设置分组聚合分割器和输入聚合环形队列， 在所述第二级交换模块 输出端后设置组装发送器和输出组装环形队列， 在所述两级交换模块之间 设置 FIFO队列， 所述输入聚合环形队列， 用于存储具有相同目的输出群 组的分组数据， 所述 FIFO 队列用于緩存去往同个输出群组的数据， 所述 输出组装环形队列用于将属于同一个输入群组的分组数据按自路由地址信 息排列。
7. 如权利要求 5所述的最小緩存复杂度的负载均衡分组交换结构， 其 特征在于，所述第一级交换模块和第二级交换模块之间为中间线群组连接。
8. 如权利要求 5 所述的最小緩存复杂度的负载均衡分组交换结构， 其 特征在于： 所述基于自路由集线器的负载均衡分组交换结构采用分布式自 路由。
9. 如权利要求 5 所述的最小緩存复杂度的负载均衡分组交换结构， 其 特征在于： 其特征在于， 所述的第一级交换模块负责将输入的网络流量均 匀化后转送到第二级交换模块输入端。
10. 如权利要求 8 所述的最小緩存复杂度的负载均衡分组交换结构，其 特征在于： 通过数据携带的自路由标签， 第二级交换模块利用自路由特性 将数据送到最终目的端口。
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