JP2000341301A - Ａｔｍスイッチ及びスケジューリング方法 - Google Patents

Ａｔｍスイッチ及びスケジューリング方法

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JP2000341301A
JP2000341301A JP2000003882A JP2000003882A JP2000341301A JP 2000341301 A JP2000341301 A JP 2000341301A JP 2000003882 A JP2000003882 A JP 2000003882A JP 2000003882 A JP2000003882 A JP 2000003882A JP 2000341301 A JP2000341301 A JP 2000341301A
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atm switch
atm
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Sharif M Shahrier
シャリフ・エム・シャリアー
Alexander T Ishii
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Abstract

(57)【要約】 【課題】 高速で動作可能なラウンドロビン型スケジュ
ーラを使用した大容量ＡＴＭスイッチ用スケジューラを
提供する。 【解決手段】 ＡＴＭセルのフローを制御するためのＡ
ＴＭスイッチが提供される。このＡＴＭスイッチは、入
力ポート、出力ポート、および集中スケジューラを有す
る。集中スケジューラは、前に選択した入力ポートを参
照するデータを含むパケットを処理するために木アーキ
テクチャを使用する。このスケジューラは、入力ポート
のセットから特定の入力ポートを選択し、ポートキュー
の先頭のＡＴＭセルを指定された出力ポートに送る。あ
るいは、スケジューラは、特定の入力ポートを選択する
ためにカットスルールーティングを使用することも可能
である。また、スイッチの全処理遅延が、スイッチ上の
ポートの数とともに線形に増大するのではなく対数的に
増大するようなスケジューラが実現される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ネットワークを通
るデータのフローを制御するネットワークシステム及び
スイッチに係り、特に、大容量の非同期転送モード（Ａ
ＴＭ）スイッチと、そのスイッチを通るＡＴＭセルのフ
ローを管理するスケジューラに関する。
【０００２】
【従来の技術】図１は、ＡＴＭスイッチの基本アーキテ
クチャを示す概略的構成図である。ＡＴＭスイッチは、
多くのＬＡＮ／ＷＡＮ及び通信システムに配備されてい
る。スイッチは、１組の入力ポートと、１組の出力ポー
トと、集中スケジューラとからなる。流れ込むＡＴＭセ
ルは、入力ポートに到着し、指定された出力ポートへと
スイッチされる。任意の入力は、ＡＴＭスケジューラに
よって決定される時変的仕方で任意の出力に向かうこと
ができる。多くのＡＴＭスイッチでは、いずれのセル時
間中でも、厳密に１個のセルがスケジュールされうると
いう制限が課される。この入力は、１個またはいくつか
の出力に接続されることが可能である。この場合、入力
から出力へのマッピングは１対多である。１個の入力が
ただ１つの出力へと交換される場合、この接続モードは
ユニキャストと呼ばれる。他方、１個の入力が複数の出
力ポートに送られる場合、この接続はマルチキャストと
呼ばれる。スケジューラがこれらの接続を実行すること
ができる最大レートは、ＡＴＭスイッチの最大スループ
ットを決定するファクタである。
【０００３】さまざまなＡＴＭスケジューラのアーキテ
クチャが文献に提示されている。そのような論文の多く
は、入力／出力バッファ型ＡＴＭスイッチに集中してい
る（以下の文献を参照： ・I. Iliadis, "Performance of a Packet Switch with
Input and Output Queueing under Unbalanced Traffi
c", IEEE INFOCOM, 1992、及び ・I. Iliadis and W. E. DenZel, "Performance of a P
acket Switch with Input and Output Queueing", IEEE
INFOCOM, 1990）。すべての入力バッファは回線レート
（このレートは、６２２Ｍｂｉｔ／ｓｅｃにもなり得
る）、あるいは同様のレートで動作する。入力バッファ
型の欠点の１つは、ＨＯＬ(Head-Of-Line)ブロッキング
である。これは、出力バッファがフルであるために入力
セルが送られない状態を生じる。この問題点は、宛先ポ
ートに従って入力モジュール内でセルをキュー（待ち行
列）に入れることにより軽減される。すべてのキュー
は、共有の共通メモリ内に格納される。
【０００４】ＡＴＭセルのスケジューリングの初期の方
法の１つは、先入れ先出し（ＦＩＦＯ）法である。この
方法は、セルが入力に到着した順にコネクションをサー
ビスする。この方法は単純ではあるが、公平な分け前の
（フェアシェア）帯域幅を保証しない。この問題点を解
決するため、フェアシェアスケジューラが提案されてい
る（以下の文献を参照： ・A. Demers et al., "Analysis and Simulation of a
Fair Queueing Algorithm", Journal of Inter-network
ing: Research and Experience, pp.3-26, January 199
0 ・Golestani, "A Self-Clocked Fair Queueing Scheme
for Broadband Appliactions", IEEE INFOCOM, June 19
94 ・J. Bennett and H. Zhang, "WF2Q: Worst-Case Fair
Weighted Fair Queueing", IEEE INFOCOM, pp.120-128,
March 1996）。提案されているフェアシェアスケジュ
ーリングの１つのタイプは、重み付きラウンドロビン法
である（M. Katevenis et al., "Weighted Round Robin
Cell Multiplexing in a General Purpose ATM Switc
h", IEEE JSAC, pp.1265-1279, October 1991、を参
照）。
【０００５】図２は、一般性を持たせるために有限状態
マシンとして表現したスケジューラのアーキテクチャを
示す概略図である。この有限状態マシン（ＦＳＭ：fini
te state machine）の現在の状態（Ｐ．ＳＴＡＴＥで表
す）は、スイッチ接続を実行している現在選択されてい
る入力ポートを示す。次に選択される入力ポート（Ｎ．
ＳＴＡＴＥで表す）は、現在の状態Ｐ．ＳＴＡＴＥと、
２つの入力信号ＩＢ＿ＳＴＡＴＵＳ及びＯＢ＿ＳＴＡＴ
ＵＳとの関数である。信号ＩＢ＿ＳＴＡＴＵＳ及びＯＢ
＿ＳＴＡＴＵＳは、それぞれ、入力バッファ及び出力バ
ッファからのステータス信号である。ＩＢ＿ＳＴＡＴＵ
Ｓは、いずれの入力バッファ（ＩＢ：input buffer）が
ＢＵＳＹかそれともＮＯＮ＿ＢＵＳＹか、すなわち、そ
れがセルを含んでいるか否かを示す。ＯＢ＿ＳＴＡＴＵ
Ｓは、個々の出力バッファ宛のセルに対して信号ＳＴＯ
Ｐ、ＳＨＡＰＥまたはＧＯをアサートすることによっ
て、出力バッファ（ＯＢ：output buffer）における輻
輳のレベルを示す。ここで、ＧＯは、セルが最大回線レ
ートでＯＢへ送られることが可能であることを示し、反
対に、ＳＴＯＰは、セルの送信を禁止する。ＳＨＡＰＥ
信号は、ＯＢへのセルの送信の速度低下を指令する。こ
の状態マシンでは、入力信号及び現在の状態が、次の状
態を決定するために使用されることに注意すべきであ
る。このＦＳＭはミーリーマシン（Mealy machine、ミ
ーリー型順序回路）と呼ばれる。
【０００６】
【発明が解決しようとする課題】従来技術のシステム
は、よりよいスケジューリングによりスイッチの速度を
改善しているが、速度の少しの改善でも、ネットワーク
性能に非常に有益なことがある。さらに、上記のスイッ
チは、あまり高い程度のスケーラビリティを有していな
い。すなわち、スイッチへのポートの数が増えた場合、
スイッチの全処理遅延はポートの数とともに増大する。
また、従来技術のシステムは、必要な論理ゲート数に関
してコンパクトではなく、これは、特に、システムをシ
リコン技術で実現するときに重要である。
【０００７】
【課題を解決するための手段】本発明の目的は、高速で
動作可能なラウンドロビン型スケジューラを使用した大
容量ＡＴＭスイッチ用スケジューラを提供することであ
る。
【０００８】本発明のもう１つの目的は、必要な論理ゲ
ート数に関してコンパクトで、非常にスケーラブルなス
ケジューラを提供することである。
【０００９】本発明のさらにもう１つの目的は、スイッ
チの全処理遅延が、スイッチ上のポートの数とともに線
形に増大するのではなく対数的に増大するようなスケジ
ューラを提供することである。
【００１０】もう１つの目的は、ロバストなアーキテク
チャを有し、より高いスループットが可能なスイッチの
スケジューラを提供することである。
【００１１】本発明によれば、ネットワークにおいてＡ
ＴＭセルのフローを制御するためのＡＴＭスイッチが提
供される。このＡＴＭスイッチは、入力ポート、出力ポ
ート、及び集中スケジューラを有する。集中スケジュー
ラは、前に選択した入力ポートを参照するデータを含む
パケットを処理するために木アーキテクチャを使用す
る。このスケジューラは、入力ポートのセットから特定
の入力ポートを選択し、ポートキューの先頭のＡＴＭセ
ルを指定された出力ポートに送る。あるいは、スケジュ
ーラは、特定の入力ポートを選択するためにカットスル
ールーティングを使用することも可能である。
【００１２】集中スケジューラは、特定の入力ポートの
検出されたレディ（動作可能）状態に基づいて、その特
定入力ポートを選択する。このレディ状態は、ノットレ
ディ状態、通常レディ状態または優先レディ状態である
ことが可能であり、これらの状態は、スケジューラにお
ける優先順位を設定するために使用される。
【００１３】ＡＴＭスイッチのスケジューラは、二分木
構造または四分木構造を有する木アーキテクチャを使用
する。さらに、ＡＴＭスイッチは、ユニキャスト及びマ
ルチキャストの接続モードで動作することが可能であ
る。
【００１４】更に、本発明によれば、入力ポートに到着
する入力信号を出力ポートに送るようにスケジューリン
グする方法が提供される。入力ポートのレディ状態が判
定され、入力ポートのうちの１つが、レディ状態に基づ
いてラウンドロビン方式で選択され、入力信号は、選択
された入力ポートから指定された出力ポートに送られ
る。この選択プロセスは、前に選択した入力ポート、レ
ディ状態及び出力ポートに関する情報を含むパケットが
ノードを通過し、指定された出力ポートを有する特定の
パケットが選択されるような、与えられた数のノードを
有する木アーキテクチャを使用する。
【００１５】各ノードは２個の入力及び１個の出力を有
し、各パケットのあるビットのオンザフライ（on the f
ly）比較によって、いずれの入力を出力に送るかを決定
する。
【００１６】スイッチはＡＴＭスイッチである。
【００１７】スケジューリングは、二分木構造または四
分木構造を有する木アーキテクチャを使用し、ユニキャ
スト及びマルチキャストの接続モードで動作することが
可能である。選択プロセスは、重み付きラウンドロビン
方式で行われる。
【００１８】また、本発明によれば、ネットワークにお
いてＡＴＭのフローを制御するためのＡＴＭスイッチが
提供される。このＡＴＭスイッチは、入力ポート、出力
ポート、及び集中スケジューラを有する。集中スケジュ
ーラは、前に選択した入力ポートを参照するデータを含
むパケットを処理する。スケジューラは、スイッチにお
けるＡＴＭセルのフローの全処理遅延が、全ポート数の
増大とともに対数的にしか増大しないように機能する。
スケジューラは、入力ポートのうちの特定の入力ポート
を選択し、その特定入力ポートのＡＴＭセルを、出力ポ
ートのうちの指定された出力ポートに送る。
【００１９】本発明のその他の目的及び効果は、以下の
詳細な説明に記載する通りであり、その一部は記載から
明らかであり、また、本発明の実施からも理解される。
本発明の目的及び効果は、特に特許請求の範囲に記載し
た構成によって実現される。
【００２０】
【発明の実施の形態】図３は、１２８ポート入出力ＡＴ
ＭスイッチのＡＴＭスケジューラアーキテクチャを示す
ブロック図である。前述したように、ＡＴＭスケジュー
ラは有限状態マシンとみなすことが可能である。この有
限状態マシンで、次の状態は、現在の状態及びすべての
入力に依存する。スイッチの各入力ポートは、３つのＲ
ＥＡＤＹ（レディ）状態、すなわち、ノットレディ状
態、通常レディ状態及び優先レディ状態のうちの１つを
とり得る。スケジューラは、ラウンドロビン方式で、レ
ディ入力ポートのうちから１つを選択しなければならな
い。この場合、優先レディポートが、通常レディポート
よりも優先される。
【００２１】各ポートのＲＥＡＤＹ信号は、ＩＢ＿ＳＴ
ＡＴＵＳ、ＯＢ＿ＳＴＡＴＵＳ及びＭＣＲ＿ＳＴＡＴＵ
Ｓの論理的組合せによって得られる。あるポートのＲＥ
ＡＤＹビット位置が「１」である場合、これは、そのポ
ートが、指定された出力ポート（ＯＢという。）にセル
を送ることができることを意味する。このビットが
「０」である場合、このポートはセルを送ることが許さ
れない。ＯＢ＿ＳＴＡＴＵＳ信号は、ＯＢからのバック
プレッシャ（backpressure)信号であり、出力ポートに
おける輻輳のレベルを示す。各ＯＢは、ＳＴＯＰ、ＳＨ
ＡＰＥまたはＧＯの３つの状態のうちの１つをとり得
る。各ＯＢは、これらの３つの状態のうちのいずれにあ
るかを示す２ビットのステータス信号を入力ポートに返
送する。表１の真理表は、ＯＢ＿ＳＴＡＴＵＳビットの
エンコーディングを示す。また、各ポートには、そのポ
ートが常に維持しなければならない最小セルレート（Ｍ
ＣＲ(Minimum Cell-Rate)レートという。）が割り当て
られる。各ポートのＭＣＲ信号は周期的であり、ポート
セレクタサブマクロブロックの外部で生成される。ＭＣ
Ｒ信号は、ＳＨＡＰＥ信号をオーバーライドし、ポート
を優先レディにするために使用される。また、ポート
は、ＩＢ＿ＳＴＡＴＵＳ及びＭＣＲ＿ＳＴＡＴＵＳがい
ずれもセットされ、ポートがＧＯモードにある場合にも
優先レディとなる。ポートが優先レディのとき、すべて
の通常レディ信号はディスエーブル（無効に）される
（すなわち、０に等しいとセットされる）。表２の真理
表は、どのようにレディ信号を生成するかを示す。
【００２２】
【表１】
【００２３】
【表２】
【００２４】ＲＥＡＤＹの意味は、入力バッファが送る
ことができるセルを有しており、しかも、いずれの宛先
ＯＢによってもブロックされていない場合、ＲＥＡＤＹ
ビットがセットされるというものである。さらに正確に
いえば、入力バッファが送るべきセルを有しており（Ｉ
Ｂ＿ＳＴＡＴＵＳが「１」）、かつ、そのセルが送られ
る先のすべてのＯＢがＧＯ状態（またはＭＣＲビットが
セットされたＳＨＡＰＥ）にある場合、ＲＥＡＤＹビッ
トはセットされる。その他の場合、ＲＥＡＤＹビットは
セットされない。
【００２５】通常レディ及び優先レディという２つのタ
イプのアクティブなＲＥＡＤＹ信号がある。規則は、い
ずれかのポートが優先レディの場合、通常レディのすべ
てのポートはマスクアウトされるというものである。す
なわち、ＲＥＡＤＹ信号はディスエーブルされる。
【００２６】図４は、ＡＴＭスイッチのポートの構成を
示す図である。スイッチは、１２８個のユニキャストポ
ートを有し、これらは、リアルタイム（ＲＴ：real-tim
e）ポートと非リアルタイム（ＮＲＴ：non real-time）
ポートに等分される。すなわち、ユニキャスト用に、６
４個のＲＴポートと６４個のＮＲＴポートがある。さら
に、マルチキャスティング用に、１個のＲＴポート及び
１個のＮＲＴポートがある。
【００２７】セルの送信は、ユニキャストポートとマル
チキャストポートでは異なる方法で動作する。ユニキャ
ストポートは、レディである場合、指定されたＯＢに１
個のセルを送るが、マルチキャストポートは、１個のセ
ルを複数のＯＢに送ることができる。マルチキャストポ
ートによるセルの送信は以下のように動作する。
【００２８】各マルチキャストポートには、長さ１６ビ
ットの宛先ポートベクトル（ＤＰＶ：destination port
vector）が割り当てられる。各ビットは、ポートがそ
の特定のＯＢに送信するかどうかを示す。すなわち、ビ
ットがセットされている場合、ポートはそのＯＢに送信
し、そうでない場合、ポートは送信しない。ＤＰＶによ
って指定されるすべてのＯＢは、受信可能状態でなけれ
ばならず、そうでない場合、マルチキャストはいずれの
ＯＢにも送信しない。ＨＯＬ(Head-Of-Line)ブロッキン
グをなくすために、４のルックバックが実行される。す
なわち、ポートキュー内の以前の４個のセルのうちのい
ずれかのセルのすべての宛先ＯＢが受信可能である場
合、マルチキャストポートはそのＯＢセットに送信す
る。
【００２９】マルチキャストセルの４のルックバックを
適時に実行するためには、オンチップキャッシュメモリ
に最初の４個のマルチキャストセルの記述子を記憶する
必要がある。このキャッシュは、各ブロックを２×４バ
イトとする４個のブロックで構成される。これは、ＡＴ
Ｍセル記述子と同じサイズである。すなわち、キャッシ
ュの全サイズは８×４バイトである。各ブロック内のＤ
ＰＶフィールドは、１６ビットレジスタに記憶される。
マルチキャストポートが選択されると、４個のすべての
レジスタが、ＯＢステータスレジスタによって示される
ステータスと連想的に比較される。４個のＤＰＶのうち
のいずれかのＤＰＶ内のすべての宛先ＯＢがセルを受け
入れることができる場合に「ヒット」が起こる。複数の
ヒットがある場合、キャッシュブロックはＦＩＦＯ順で
アクセスされる。次に、選択されたマルチキャストセル
に対応するスケジュールドキュー識別子（ＳＱＩ：Sche
duled Queue Identifier）がキャッシュから読み出され
る。
【００３０】図５は４のルックバックを実現するアーキ
テクチャを示す図である。マルチキャストポートを選択
する優先順位は以下のようにまとめることができる。
【００３１】・各マルチキャストＳＱＩには、長さ１６
ビットのＤＰＶが割り当てられ、各ビットはポートがそ
のＯＢに送信するかどうかを示す。ＤＰＶフィールド
は、ＳＱＩワード２のビット３１〜１６である。
【００３２】・６４個のＯＢがあるため、２ビットのプ
レーンインジケータ（ＰＩ：PlaneIndicator）が、６４
個のＯＢのどのサブセットをＤＰＶが表すかを示すため
に使用される。
【００３３】・マルチキャストポートは、そのＤＰＶで
指定されるすべてのＯＢに送信することができる場合
に、レディとなる。
【００３４】・ＨＯＬブロッキングをなくすために、Ｒ
Ｔ及びＮＲＴの両方のリストで４のルックバックが行わ
れる。
【００３５】・マルチキャストキャッシュは、最初の４
個のＳＱＩを記憶する。そのため、１個のＳＱＩが読み
出された後、そのＳＱＩは、外部メモリ内のマルチキャ
ストポートリストからの１個によって置き換えられる。
【００３６】・ＤＰＶによって指定されるすべての宛先
ＯＢがＳＴＯＰでない場合にヒットが起こる。
【００３７】・複数のヒットの場合、キャッシュブロッ
クはＦＩＦＯ順でアクセスされる。
【００３８】ポートスケジューラ／選択は、二分木を用
いて実現することが可能である。１２８ポート入出力Ａ
ＴＭスイッチの二分木は、全部で１２７個のノードを有
する。この木には６４個の葉ノードがあり、各葉ノード
は２個の入リンクを有する。各リンクは、スイッチの１
個の入力ポートを表し、従って、１２８ポートスイッチ
の場合、葉ノードを連結する１２８本のリンクがある。
ビット位置は、２個のレジスタからリンクに連結され
る。これらのレジスタは、ＴＯＫＥＮ及びＲＥＡＤＹと
名付けられ、以下の段落で定義される。まず、ポート選
択手続きは、ポートＲＥＡＤＹビットを、最後に選択し
たポートビット位置から始めて左から右へスキャンす
る。スキャンは、「１」ビットに遭遇するまで進み、こ
のポートが新たに選択されるポートとなる。ビットを左
から右へスキャンしている間に「１」ビットに遭遇しな
い場合、ビットは、第１ビットから最後に選択したビッ
ト位置まで、左から右へスキャンされる。同様にして、
スキャンは、「１」ビットに遭遇するまで進み、このポ
ートが新たに選択されるポートとなる。実際には、最後
に選択したポートのビット位置の両側のビットのスキャ
ンは同時に行われる。この手続きについて、以下でさら
に例とともに説明する。
【００３９】８ポート入出力スイッチを考える。ポート
に１から８まで番号をつける。前に説明したように、Ｒ
ＥＡＤＹベクトル及びＴＯＫＥＮベクトルと名付けた２
個のベクトルがある。ＲＥＡＤＹベクトルは、入力ポー
ト数（８）と同数のビットを有する。ＲＥＡＤＹベクト
ル内の各ビットは、対応するポートがレディであるかノ
ットレディであるかを示す。ポート１のレディステータ
スは、ＲＥＡＤＹベクトルのＭＳＢによって示される。
スイッチの現在のステータスがＲＥＡＤＹベクトル０１
０１１０１０である（各ビットは左から右へそれぞれポ
ート１から８を表す）とする。下線を付けたビットに対
応するポートは、現在選択されているポートである。下
線を付けたビットの右へビットをスキャンすると、最初
に遭遇する「１」のビットはビット７である。従って、
次に選択されるポートはポート番号７である。ポート選
択後では、これが新たに選択されたポートであることを
反映するようにビット７に下線をつける。すなわち、Ｒ
ＥＡＤＹベクトルは０１０１１０１０となる。ポート選
択の次のラウンドでは、下線を付けたビットの右側に
「１」はない。従って、下線を付けたビットの左側でビ
ットをスキャンすることになる。最初に遭遇する「１」
はビット２であり、これは、ポート２が次に選択される
ポートであることを意味する。こうして、０１０１１０
１０が、結果として得られるＲＥＡＤＹベクトルとな
る。
【００４０】ＲＥＡＤＹビットベクトルに加えて、ＴＯ
ＫＥＮと名付けられたビットベクトルがある。ＴＯＫＥ
Ｎベクトルは、ＲＥＡＤＹベクトルと同じサイズであ
る。ＴＯＫＥＮベクトル内のビットがどのように導出さ
れるかを説明するために、前の例、すなわち、ＲＥＡＤ
Ｙ＝０１０１１０１０を使用することができる。この場
合、ＴＯＫＥＮ＝１１１１１０００である。ここで、下
線を付けたビット位置を含めてその左側のすべてのビッ
トは「１」にセットされ、下線を付けたビットの右側
の、他のすべてのビットは「０」にセットされる。従っ
て、ＲＥＡＤＹ＝０１０１００００の場合には、ＴＯＫ
ＥＮは１１１１１１１０となる。そして最後に、ＲＥＡ
ＤＹ＝０１０１００００の場合には、ＴＯＫＥＮは１１
１１１１１１である。また、補足的な注意として、ＴＯ
ＫＥＮ＝００００００００は、ＴＯＫＥＮ＝１１１１１
１１１と等価である。最後に、ＲＥＡＤＹビットベクト
ル内の各ビットを「ＲＥＡＤＹビット」といい、ＴＯＫ
ＥＮビットベクトル内の各ビットを「ＴＯＫＥＮビッ
ト」という。
【００４１】入出力スイッチの各ポートは、ＰＯＲＴ＿
ＮＵＭＢＥＲと呼ばれる８ビットの番号によって識別す
ることができる。１〜１２８の番号の、全部で１２８個
のポートがあるので、これらは８ビットのＰＯＲＴ＿Ｎ
ＵＭＢＥＲによって表される。ポートＰＯＲＴ＿ＮＵＭ
ＢＥＲに対応するＲＥＡＤＹビット及びＴＯＫＥＮビッ
トをＰＯＲＴ＿ＮＵＭＢＥＲのＬＨＳ（左側）に付加し
て１０ビットのパケットを形成する。ポート選択の最初
に、各ポートに対応する１２８個のパケットが、図８に
示すような二分木の葉に対応するリンクに入力される。
二分木の各ノードは、図６に示すように、２個の入リン
ク（入力リンク）及び１個の出リンク（出力リンク）を
有する。入力リンク及び出力リンクは、それぞれ、ＲＩ
ＧＨＴリンク、ＬＥＦＴリンク及びＰＡＲＥＮＴリンク
とラベルされる。葉に入力されたこれらのパケットは、
木をたどり、そのうちの１個が最終的にルートノードの
ＰＡＲＥＮＴリンクを通って伝搬する。このパケット
が、新たに選択されるポートのＰＯＲＴ＿ＮＵＭＢＥＲ
を含む。
【００４２】パケットが木をルーティングされて行く間
に、木は実質的に、前述したスキャンアルゴリズムの高
速実現を実行している。木の各ノードは、そのＬＥＦＴ
リンク及びＲＩＧＨＴリンクでパケットを受け取り、オ
ンザフライでビット８及び９に関する比較を行い、適当
なパケットをそのＰＡＲＥＮＴリンクへとルーティング
する。木でパケットをルーティングすることは、カット
スルー方式で行われる。すなわち、ノードにおけるバッ
ファリングはない。さらに、ノードにおける処理は非常
に単純であるため、実現は非常に単純で高速になる。
【００４３】図７はノード要素がそのＲＩＧＨＴリンク
及びＬＥＦＴリンクに入ってきたパケットをそのＰＡＲ
ＥＮＴリンクへルーティングする仕方を示すフローチャ
ートである。ノードによる最初のアクションは、そのＬ
ＥＦＴリンクの入パケットのビット９、８を検査するこ
とである。これらのビットの設定に基づいて、４個の可
能なアクションのうちの１つがとられる。ビット９、８
が「００」である場合、ＲＩＧＨＴリンクの入パケット
がＰＡＲＥＮＴリンクへルーティングされ、ビット９、
８が「０１」である場合、ＬＥＦＴリンクの入パケット
がＰＡＲＥＮＴリンクへルーティングされる。他方、ビ
ット９、８が「１０」（または「１１」）である場合、
ＲＩＧＨＴリンクの入パケットのビット９、８が検査さ
れる。図示のように、これらのビットが「０１」、また
は「１１」（または「１０」）である場合、ＲＩＧＨＴ
リンクの入パケットがＰＡＲＥＮＴへルーティングされ
る。他の場合、ＬＥＦＴリンクの入パケットがＰＡＲＥ
ＮＴへルーティングされる。パケットは、葉ノードから
出発して木を上って行く。ルートノードから出るパケッ
トが、新たに選択されるポートのＰＯＲＴ＿ＮＵＭＢＥ
Ｒを含む。
【００４４】次に、ポートを選択する際に二分木がどの
ように作用するかを示す例について説明する。
【００４５】図８は１５ノードの木構造を示す図であ
る。この構造は、１６個のポートのうちの１つを選択す
るために使用される。最後に選択されたのがポート９で
あったと仮定する。この場合、ＴＯＫＥＮベクトルは、
ビット９を含めてその左側のすべてのビットが「１」に
セットされ、ビット９の右側のすべてのビットが「０」
にセットされるように設定される。また、ＲＥＡＤＹベ
クトルは、図８の（ａ）に示すようなビット設定を有す
ると仮定する。ＴＯＫＥＮビット、ＲＥＡＤＹビット及
びＰＯＲＴ＿ＮＵＭＢＥＲからなる３フィールドのパケ
ットを形成する。このようなパケットを、図８の（ａ）
に示すように葉ノードの入リンクに入力する。各ノード
は、図７の流れ図を用いて、ＲＩＧＨＴリンク及びＬＥ
ＦＴリンクの２個の入パケットのうちの１つをそのＰＡ
ＲＥＮＴリンクへとスイッチする。ルートノードから出
るパケットが、選択されるポート番号を含む。
【００４６】図８の（ａ）に示す例では、ルートノード
から出るパケットは、選択されるポート番号として１２
を含む。なお、最後に選択したポートはポート９であっ
た。従って、ポート９の右側でＲＥＡＤＹビットがセッ
トされる最初のポートはポート１２である。このよう
に、木は実際に正しいポートを選択する。図８の（ｂ）
の第２の例に、最後に選択したポートが再びポート９で
ある場合を示す。しかし、ビット９のＲＨＳ（右側）の
すべてのＲＥＡＤＹビットは「０」である。従って、ビ
ット９のＲＨＳには選択すべきＲＥＡＤＹポートがな
い。そこで、ポート９のＬＨＳのポートをポート１から
はじめて探索する。ＲＥＡＤＹビットがセットされてい
る最初のポートはポート２であり、これが次に選択され
るポートとなる。また、観察されるように、どのポート
もレディでないとき、ポート１が常に「選択される」。
すなわち、ポート番号１が木のルートに現れる。しか
し、そのＲＥＡＤＹビットは「０」であるから、そのポ
ートはＲＥＡＤＹでないと推論される。
【００４７】二分木は、ユニキャストポートのうちただ
１つを選択する。木選択アルゴリズムは、マルチキャス
トポートがＲＥＡＤＹであるか否かを考慮しない。従っ
て、ユニキャストポートとマルチキャストポートの間の
選択の最終的なアービトレータがある。アービトレータ
は、以下の優先順序を定義して、最終的なポート選択を
行う。
【００４８】１．ユニキャストＲＴポートが優先レディ
であれば、そのユニキャストＲＴポートを選択する。そ
うでない場合、 ２．ユニキャストＮＲＴポートが優先レディであれば、
そのユニキャストＮＲＴポートを選択する。そうでない
場合、 ３．マルチキャストＲＴポートが優先レディであれば、
そのマルチキャストＲＴポートを選択する。そうでない
場合、 ４．マルチキャストＮＲＴポートが優先レディであれ
ば、そのマルチキャストＮＲＴポートを選択する。そう
でない場合、 ５．マルチキャストＲＴポートが通常レディであれば、
そのマルチキャストＲＴポートを選択する。そうでない
場合、 ６．ユニキャストＲＴポートが通常レディであれば、そ
のユニキャストＲＴポートを選択する。そうでない場
合、 ７．マルチキャストＮＲＴポートが通常レディであれ
ば、そのマルチキャストＮＲＴポートを選択する。そう
でない場合、 ８．ユニキャストＮＲＴポートが通常レディであれば、
そのユニキャストＮＲＴポートを選択する。
【００４９】図９は、ラウンドロビン型スケジューラ
（ＲＲＳ：Round-Robin Scheduler）を３個のＶＨＤＬ
（VHSIC Hardware Description Language、ＶＨＳＩＣ
ハードウェア記述言語）エンティティとして実現した図
である。（ＶＨＳＩＣは、超高速集積回路(Very High-S
peed Integrated Circuit)である。）ブロックはエンテ
ィティに対応し、矢線は信号路を表す。各ブロックの機
能を表３に指定し、信号の説明を表４に与える。
【００５０】
【表３】
【００５１】
【表４】
【００５２】
【発明の効果】スケジューラの機能を確認するため、そ
のＶＨＤＬによるモデルを作成した。これは、レジスタ
転送レベル（ＲＴＬ：Register Transfer Level）モデ
ルであった。このモデルを、ＩＢ＿ＳＴＡＴＵＳ、ＯＢ
＿ＳＴＡＴＵＳ及びＭＣＲ＿ＳＴＡＴＵＳのさまざまな
値でテストした。マルチキャストポートには相異なるＤ
ＰＶをロードした。シミュレーションは正しく機能し
た。すなわち、あらゆるテストケースで正しい応答を得
た。次に、ゲートカウント及びクリティカルパス遅延を
評価するためにモデルを合成した。モデルは、Synopsys
Inc.（米国カリフォルニア州Mountain View）によって
ＳＹＮＯＰＳＹＳという商標で販売されている最新の論
理合成ソフトウェアツールにより、ＣＢ-Ｃ９ ０．３
５μｍ標準セル技術を用いて合成した。得られた結果
は、ゲートカウントは１２．５Ｋであり、クリティカル
遅延は１５．５ｎｓであった。
【００５３】二分木構造に対する上記の結果は、遅延を
極度に増大させることなくスケーラビリティを可能にす
る。木のノードは「カットスルー」方式で動作し、これ
は、この実現を非常に高速にしている１つのファクタで
ある。スケジューラは、必要なシリコンゲート数に関し
てコンパクトであるとともに、スケーラブルである。こ
れは、コネクションを非常に高速に（約１５．５ｎｓ
で）スケジュールすることができる。
【００５４】以上、高速ＡＴＭスイッチのための、二分
木構造を有するＲＲ（ラウンドロビン型）スケジューラ
について説明したが、本発明はこれには限定されない。
四分木構造のような、二分木構造以外の他の木構造も同
様の結果を与える。上記の実施例は、ラウンドロビン型
スケジューリングの実現について記載しているが、スケ
ジューラは、重み付きラウンドロビン型スケジューリン
グを利用することも可能であり、同じ効果を有する。
【００５５】その他の効果及び変形は当業者には明らか
である。従って、本発明は、ここに記載した特定の詳細
には限定されない。すなわち、特許請求の範囲によって
定義されるような本発明の一般的概念及びその均等物の
技術思想あるいは技術的範囲から離れることなく、さま
ざまな変形が可能である。
【図面の簡単な説明】
【図１】ＡＴＭスイッチアーキテクチャを示す図であ
る。
【図２】スケジューラのアーキテクチャを有限状態マシ
ンとして表現する図である。
【図３】１２８ポート入出力ＡＴＭスイッチのＡＴＭス
ケジューラアーキテクチャを示す図である。
【図４】ＡＴＭスイッチのポートの構成を示す図であ
る。
【図５】４のマルチキャストルックバックを実現するア
ーキテクチャを示す図である。
【図６】二分木構造の各ノードの構造を示す図である。
【図７】ノード要素によるパケットの処理を示す図であ
る。
【図８】ポートを選択する際にどのように二分木が動作
するかを例示する図である。
【図９】ラウンドロビン型スケジューラの実現を示す図
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレキサンダー・ティー・イシイ アメリカ合衆国，ニュージャージー 08540 プリンストン，４ インディペン デンス ウエイ，エヌ・イー・シー・ユ ー・エス・エー・インク内 Ｆターム(参考） 5K030 GA01 HA10 HB29 KX18 LC01 LD06 5K033 AA02 CB13 CC01 DA15 9A001 CZ03 KK56

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 ネットワークのＡＴＭセルのフローを制
    御するためのＡＴＭスイッチにおいて、 入力ポートと、 出力ポートと、 木アーキテクチャを使用して、前に選択した入力ポート
    を参照するデータを含むパケットを処理し、特定の入力
    ポートを選択し、該特定の入力ポートのＡＴＭセルを指
    定された出力ポートに送る集中スケジューラと、 からなることを特徴とするＡＴＭスイッチ。
  2. 【請求項２】 前記集中スケジューラは、前記特定の入
    力ポートを選択するためにカットスルールーティングを
    使用することを特徴とする請求項１記載のＡＴＭスイッ
    チ。
  3. 【請求項３】 前記集中スケジューラは、前記入力ポー
    トの検出されたレディ状態に少なくとも部分的に基づい
    て、前記特定入力ポートを選択することを特徴とする請
    求項１記載のＡＴＭスイッチ。
  4. 【請求項４】 各レディ状態は、ノットレディ状態、通
    常レディ状態及び優先レディ状態のうちの１つであるこ
    とを特徴とする請求項３記載のＡＴＭスイッチ。
  5. 【請求項５】 前記木アーキテクチャは二分木構造を有
    することを特徴とする請求項１記載のＡＴＭスイッチ。
  6. 【請求項６】 前記木アーキテクチャは四分木構造を有
    することを特徴とする請求項１記載のＡＴＭスイッチ。
  7. 【請求項７】 前記集中スケジューラは、前記入力ポー
    トの最小セルレートに基づいて前記特定の入力ポートを
    選択することを特徴とする請求項１記載のＡＴＭスイッ
    チ。
  8. 【請求項８】 前記集中スケジューラは、マルチキャス
    ト接続モードで前記特定の入力ポートを選択することを
    特徴とする請求項１記載のＡＴＭスイッチ。
  9. 【請求項９】 スイッチの入力ポートに到着する入力信
    号を出力ポートに送るようにスケジューリングする方法
    において、 前記入力ポートのレディ状態を判定するステップと、 前記レディ状態に基づいて、ラウンドロビン方式で前記
    入力ポートのうちの１つを選択する選択ステップと、 選択された入力ポートから指定された出力ポートに入力
    信号を送る送信ステップと、を有し、 前記選択ステップは、前に選択した入力ポート、前記レ
    ディ状態、及び前記出力ポートに関する情報を含むパケ
    ットがノードを通過し、前記指定された出力ポートを有
    する特定のパケットが選択されるような、与えられた数
    のノードを有する木アーキテクチャを使用する、 ことを特徴とするスケジューリング方法。
  10. 【請求項１０】 各ノードは２個の入力及び１個の出力
    を有し、各パケットのあるビットのオンザフライ比較に
    よって、前記２個の入力のうちのいずれを前記出力に送
    るかを決定することを特徴とする請求項９記載の方法。
  11. 【請求項１１】 前記スイッチはＡＴＭスイッチである
    ことを特徴とする請求項９記載の方法。
  12. 【請求項１２】 前記木アーキテクチャは二分木構造を
    有することを特徴とする請求項９記載の方法。
  13. 【請求項１３】 前記木アーキテクチャは四分木構造を
    有することを特徴とする請求項９記載の方法。
  14. 【請求項１４】 各レディ状態は、ノットレディ状態、
    通常レディ状態及び優先レディ状態のうちの１つである
    ことを特徴とする請求項９記載の方法。
  15. 【請求項１５】 前記選択ステップは、重み付きラウン
    ドロビン方式で行われることを特徴とする請求項９記載
    の方法。
  16. 【請求項１６】 前記選択ステップは、前記入力ポート
    の最小セルレートにも基づくことを特徴とする請求項９
    記載の方法。
  17. 【請求項１７】 前記送信ステップは、マルチキャスト
    接続モードで実行されることを特徴とする請求項９記載
    の方法。
  18. 【請求項１８】 ネットワークのＡＴＭセルのフローを
    制御するためのＡＴＭスイッチにおいて、 入力ポートと、 出力ポートと、 前に選択した入力ポートを参照するデータを含むパケッ
    トを処理し、特定の入力ポートを選択し、該特定の入力
    ポートのＡＴＭセルを指定された出力ポートに送る集中
    スケジューラと、を有し、 前記集中スケジューラは、前記ＡＴＭスイッチの全ポー
    ト数が増大するときに、前記ＡＴＭスイッチにおけるＡ
    ＴＭセルのフローの全処理遅延が対数的にしか増大しな
    いように機能する、 ことを特徴とするＡＴＭスイッチ。
JP2000003882A 1999-05-25 2000-01-12 Ａｔｍスイッチ及びスケジューリング方法 Pending JP2000341301A (ja)

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DE (1) DE60040118D1 (ja)
ES (1) ES2312309T3 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004242334A (ja) * 2003-02-07 2004-08-26 Fujitsu Ltd 高速交換環境でマルチキャストするシステム、方法及び論理
JP2010035245A (ja) * 2003-02-07 2010-02-12 Fujitsu Ltd 高速交換環境でマルチキャスティングするシステム、方法及び論理

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000076152A1 (en) * 1999-06-03 2000-12-14 Fujitsu Network Communications, Inc. Method and system for transmitting traffic in a virtual tunnel of a transmission line
US6993018B1 (en) * 1999-08-03 2006-01-31 Telefonaktiebolaget Lm Ericsson (Publ) Priority signaling for cell switching
US20020059426A1 (en) * 2000-06-30 2002-05-16 Mariner Networks, Inc. Technique for assigning schedule resources to multiple ports in correct proportions
JP3570366B2 (ja) * 2000-09-13 2004-09-29 日本電気株式会社 アービタ回路及びそれに用いる出力セルのアービトレーション方法
US6963576B1 (en) * 2000-09-28 2005-11-08 Force10 Networks, Inc. Scheduling and arbitration scheme for network processing device
US7274692B1 (en) * 2001-10-01 2007-09-25 Advanced Micro Devices, Inc. Method and apparatus for routing packets that have multiple destinations
US7007123B2 (en) * 2002-03-28 2006-02-28 Alcatel Binary tree arbitration system and method using embedded logic structure for controlling flag direction in multi-level arbiter node
US20040131072A1 (en) 2002-08-13 2004-07-08 Starent Networks Corporation Communicating in voice and data communications systems
US7227866B2 (en) * 2002-10-21 2007-06-05 Tropic Networks Inc. Fast work-conserving round robin scheduling
US7024506B1 (en) * 2002-12-27 2006-04-04 Cypress Semiconductor Corp. Hierarchically expandable fair arbiter
US20080028157A1 (en) * 2003-01-13 2008-01-31 Steinmetz Joseph H Global shared memory switch
US6822969B2 (en) * 2003-04-03 2004-11-23 Motorola, Inc. Method and apparatus for scheduling asynchronous transmissions
US20040210696A1 (en) * 2003-04-18 2004-10-21 Meyer Michael J. Method and apparatus for round robin resource arbitration
WO2004109530A2 (en) * 2003-06-03 2004-12-16 Starent Networks Corporation System and method for communication over a bus
US7231479B2 (en) * 2003-12-17 2007-06-12 International Business Machines Corporation Round robin selection logic improves area efficiency and circuit speed
US7567572B1 (en) * 2004-01-09 2009-07-28 Cisco Technology, Inc. 2-rate scheduling based on search trees with configurable excess bandwidth sharing
EP1594263A1 (en) * 2004-05-04 2005-11-09 Alcatel Frame-to-cell traffic scheduling
US20060171386A1 (en) * 2004-09-01 2006-08-03 Interactic Holdings, Llc Means and apparatus for a scaleable congestion free switching system with intelligent control III
US7739436B2 (en) * 2004-11-01 2010-06-15 Sonics, Inc. Method and apparatus for round robin resource arbitration with a fast request to grant response
FR2878106A1 (fr) * 2004-11-15 2006-05-19 France Telecom Procede et dispositif d'ordonnancement de paquets pour leur routage dans un reseau avec determination implicite des paquets a traiter en priorite
US7853777B2 (en) * 2005-02-04 2010-12-14 Mips Technologies, Inc. Instruction/skid buffers in a multithreading microprocessor that store dispatched instructions to avoid re-fetching flushed instructions
US7490230B2 (en) * 2005-02-04 2009-02-10 Mips Technologies, Inc. Fetch director employing barrel-incrementer-based round-robin apparatus for use in multithreading microprocessor
US7664936B2 (en) * 2005-02-04 2010-02-16 Mips Technologies, Inc. Prioritizing thread selection partly based on stall likelihood providing status information of instruction operand register usage at pipeline stages
US7752627B2 (en) * 2005-02-04 2010-07-06 Mips Technologies, Inc. Leaky-bucket thread scheduler in a multithreading microprocessor
US7631130B2 (en) * 2005-02-04 2009-12-08 Mips Technologies, Inc Barrel-incrementer-based round-robin apparatus and instruction dispatch scheduler employing same for use in multithreading microprocessor
US7613904B2 (en) * 2005-02-04 2009-11-03 Mips Technologies, Inc. Interfacing external thread prioritizing policy enforcing logic with customer modifiable register to processor internal scheduler
US7506140B2 (en) 2005-02-04 2009-03-17 Mips Technologies, Inc. Return data selector employing barrel-incrementer-based round-robin apparatus
US7657883B2 (en) * 2005-02-04 2010-02-02 Mips Technologies, Inc. Instruction dispatch scheduler employing round-robin apparatus supporting multiple thread priorities for use in multithreading microprocessor
US7657891B2 (en) * 2005-02-04 2010-02-02 Mips Technologies, Inc. Multithreading microprocessor with optimized thread scheduler for increasing pipeline utilization efficiency
US7681014B2 (en) * 2005-02-04 2010-03-16 Mips Technologies, Inc. Multithreading instruction scheduler employing thread group priorities
US20070070895A1 (en) * 2005-09-26 2007-03-29 Paolo Narvaez Scaleable channel scheduler system and method
US7760748B2 (en) * 2006-09-16 2010-07-20 Mips Technologies, Inc. Transaction selector employing barrel-incrementer-based round-robin apparatus supporting dynamic priorities in multi-port switch
US7990989B2 (en) 2006-09-16 2011-08-02 Mips Technologies, Inc. Transaction selector employing transaction queue group priorities in multi-port switch
US7773621B2 (en) * 2006-09-16 2010-08-10 Mips Technologies, Inc. Transaction selector employing round-robin apparatus supporting dynamic priorities in multi-port switch
US7961745B2 (en) * 2006-09-16 2011-06-14 Mips Technologies, Inc. Bifurcated transaction selector supporting dynamic priorities in multi-port switch
EP2008991A1 (de) * 2007-06-29 2008-12-31 Bayer CropScience AG Verfahren zur Herstellung von Biarylen
CN101729418B (zh) * 2009-11-27 2012-09-19 乐视网信息技术（北京）股份有限公司 一种降低频道切换延时的数据获取方法
WO2012143757A1 (en) * 2011-04-20 2012-10-26 Freescale Semiconductor, Inc. Integrated circuit device and methods for performing cut-through forwarding
EP2741452A1 (en) * 2012-12-10 2014-06-11 Robert Bosch Gmbh Method for data transmission among ECUs and/or measuring devices
US10176012B2 (en) 2014-12-12 2019-01-08 Nxp Usa, Inc. Method and apparatus for implementing deterministic response frame transmission
US10505757B2 (en) 2014-12-12 2019-12-10 Nxp Usa, Inc. Network interface module and a method of changing network configuration parameters within a network device
US10628352B2 (en) 2016-07-19 2020-04-21 Nxp Usa, Inc. Heterogeneous multi-processor device and method of enabling coherent data access within a heterogeneous multi-processor device
US11275632B2 (en) 2018-09-14 2022-03-15 Advanced Micro Devices, Inc. Broadcast command and response
CN113010173A (zh) 2019-12-19 2021-06-22 超威半导体(上海)有限公司 并行处理中矩阵数据广播的方法
CN113094099A (zh) 2019-12-23 2021-07-09 超威半导体(上海)有限公司 矩阵数据广播架构
CN112181790B (zh) * 2020-09-15 2022-12-27 苏州浪潮智能科技有限公司 一种存储设备的容量统计方法、系统及相关组件
US11403221B2 (en) 2020-09-24 2022-08-02 Advanced Micro Devices, Inc. Memory access response merging in a memory hierarchy

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5301333A (en) 1990-06-14 1994-04-05 Bell Communications Research, Inc. Tree structured variable priority arbitration implementing a round-robin scheduling policy
JPH0637797A (ja) * 1992-05-20 1994-02-10 Xerox Corp パケット交換網の予約リング機構
US5528583A (en) * 1993-05-26 1996-06-18 The Trustees Of Columbia University In The City Of New York Method and apparatus for supporting mobile communications in mobile communications networks
US5633870A (en) * 1995-07-07 1997-05-27 Sun Microsystems, Inc. Method and apparatus for controlling data flow through an ATM interface
GB2307823B (en) 1995-11-29 2000-04-12 Gen Datacomm Adv Res Available bit rate services in ATM networks
US6188690B1 (en) * 1996-12-12 2001-02-13 Pmc-Sierra, Inc. Method and apparatus for high speed, scalable communication system
US6034958A (en) * 1997-07-11 2000-03-07 Telefonaktiebolaget Lm Ericsson VP/VC lookup function
US6396834B1 (en) * 1997-11-24 2002-05-28 Riverstone Networks, Inc. Flexible scheduler in an asynchronous transfer mode (ATM) switch
US6345040B1 (en) * 1998-07-30 2002-02-05 Marconi Communications, Inc. Scalable scheduled cell switch and method for switching

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004242334A (ja) * 2003-02-07 2004-08-26 Fujitsu Ltd 高速交換環境でマルチキャストするシステム、方法及び論理
JP2010035245A (ja) * 2003-02-07 2010-02-12 Fujitsu Ltd 高速交換環境でマルチキャスティングするシステム、方法及び論理

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