WO2011004511A1 - アドレス変換装置 - Google Patents

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WO2011004511A1
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translation
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tlb
physical
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PCT/JP2010/000019
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Inventor
澤井隆二
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パナソニック株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/652—Page size control

Definitions

  • the present invention relates to an address translation device, and more particularly to a technology for address translation using TLB (Translation Look-aside Buffer).
  • TLB Translation Look-aside Buffer
  • TLB is used as an address conversion mechanism for converting a logical address used by a program on a computer into a physical address.
  • the size of the address space that can be converted by one entry stored in the TLB, that is, the block length is fixed. Therefore, even when consecutive logical addresses and corresponding continuous physical addresses are stored in the TLB, a number of consecutive TLB entries are required, and the TLB entries are used redundantly.
  • the number of addresses stored in the TLB increases, the time for searching for an address to be converted becomes longer, and improvement of the address conversion speed is hindered. Therefore, it is desirable to reduce the number of addresses stored in the TLB.
  • the user designates the number of effective bits to be converted into each layer of the TLB so that the TLB is hierarchized and the address space becomes narrower from the upper layer to the lower layer.
  • An address translation device that can be used is disclosed (for example, see Patent Document 1). According to this, when a larger continuous physical address space corresponds to a continuous logical address space, the TLB is stored in the TLB by using a higher layer TLB having a larger effective bit number. The number of addresses can be reduced.
  • the user knows the number of effective bits to be address translated. Further, since the number of effective bits differs for each application, it is difficult to dynamically change the TLB allocated for each application. That is, a TLB used by a certain application is not always usable by another application, and there is a possibility that the usage efficiency of the TLB may be reduced.
  • the present invention has been made in view of such a point, and an object of the present invention is to cache the address conversion table in the TLB efficiently without the user specifying the number of effective bits to be converted.
  • the TLB and the address translation table are referred to, and the number of consecutive logical addresses and consecutive physical addresses stored in the TLB are counted.
  • the number of continuous addresses is stored in association with a pair of logical address and physical address, and it is determined whether the conversion target address is included in the range of the continuous address number from the logical address stored in the TLB.
  • An address translation control unit that, when included in the range, adds a difference between the logical address and the translation target address to a physical address that forms a pair with the logical address, and calculates a translated physical address
  • the number of consecutive addresses indicating the size of the address space is set for each pair of logical address and physical address stored in the TLB, and a TLB hit occurs when the address to be translated is included in the address space.
  • the size of the address space can be set dynamically without the user specifying the number of bits to be converted. Further, when the addresses are continuous, the addresses can be efficiently stored in the TLB.
  • consecutive lower and upper n bits stored in the TLB form a pair of logical addresses and physical addresses that are consecutive. Counts the number of addresses, rounds the number of consecutive addresses to 2 n ⁇ 1 and stores it in association with a pair of logical address and physical address, and converts the address to be translated and the logical address stored in the TLB to the lower n bits If these match, the lower-order n bits of the physical address paired with the logical address are replaced with the lower-order n bits of the translation target address, and an address translation control unit that calculates the translated physical address; It shall be equipped with.
  • the number of consecutive addresses indicating the size of the address space is set for each pair of logical address and physical address stored in the TLB, and a TLB hit occurs when the address to be translated is included in the address space.
  • the size of the address space can be set dynamically without the user specifying the number of bits to be converted.
  • the remaining addresses excluding the conversion target address and the lower n bits of the logical address are compared, and when they match, the lower n bits of the physical address are replaced. Thereby, the number of bits to be compared and converted can be reduced, and the speed of address conversion can be improved.
  • the address translation control unit increments or decrements the reference based on the paired logical address and physical address stored in the TLB, and the address obtained by the increment or decrement is included in the address translation table. In this case, the number of consecutive addresses is counted up.
  • the address translation control unit increments the first reference with the logical address and physical address of the pair stored in the TLB as the first and second references, and the increment.
  • the address conversion table includes the address
  • the number of consecutive addresses is counted up, while the second reference is decremented, and when the decremented address is included in the address conversion table, the number of consecutive addresses is counted up.
  • the paired logical address and physical address stored in the TLB are replaced with the start or end address of the continuous address space between the first reference and the second reference. According to this, since continuous addresses can be covered from the head or the tail, the addresses can be more efficiently stored in the TLB.
  • the address translation control unit counts the number of consecutive addresses and stores them in the TLB at idle time when address translation is not requested. According to this, the number of consecutive addresses can be stored in the TLB without impairing the performance of address translation using the TLB.
  • the address conversion table can be efficiently cached in the TLB without the user being aware of the number of bits to be converted.
  • FIG. 1 is a configuration diagram of an address translation apparatus according to the first embodiment.
  • FIG. 2 is a diagram for explaining an example of the conversion process of the address stored in the TLB.
  • FIG. 3 is a diagram for explaining another example of the conversion process of the address stored in the TLB.
  • FIG. 4 is a diagram for explaining still another example of the process of converting the address stored in the TLB.
  • FIG. 5 is a block diagram showing a schematic configuration of the semiconductor device according to the second embodiment.
  • FIG. 1 is a configuration diagram of an address translation apparatus 10 according to the first embodiment.
  • the address translation control unit 20 refers to the external address translation table 30 and stores a paired logical address and physical address in the TLB 50. Furthermore, the number of consecutive addresses indicating the number of logical addresses and physical addresses that form a pair is stored in the TLB 50 in association with the pair of logical addresses and physical addresses.
  • the address conversion control unit 20 refers to the TLB 50 and converts, for example, a logical address (translation target address) requested from a program on a computer into a physical address (translation physical address) corresponding to the conversion target address.
  • the address translation control unit 20 refers to the address translation table 30, stores the logical address and the corresponding physical address in the TLB 50, and counts the number of consecutive addresses based on these addresses. Specifically, when the logical address and physical address obtained by incrementing these criteria are included in the address conversion table 30, the number of consecutive addresses is incremented. This is repeated until the address whose reference is incremented is not included in the address conversion table 30.
  • the reference logical address 0x00004 and physical address 0x00124 are stored in the TLB 50, and the number of consecutive addresses is counted from zero. Since the logical address 0x00005 and the physical address 0x00125 with the reference incremented are included in the address conversion table 30, the number of consecutive addresses is incremented. Further, since the logical address 0x00006 and the physical address 0x00126 with the incremented reference are included in the address conversion table 30, the number of consecutive addresses is incremented. This is repeated until the address whose reference is incremented is not included in the address conversion table 30. Then, since the incremented logical address 0x00009 and physical address 0x00129 are not included in the address conversion table 30, the reference increment is finished and the number of consecutive addresses becomes 4.
  • the address translation control unit 20 determines whether or not the translation target address is included in the range of the continuous address number associated with the logical address from the logical address stored in the TLB 50. If included, it becomes a TLB hit, and the difference between the conversion target address and the logical address is added to the physical address.
  • the address translation control unit 20 adds the difference 3 between the translation target address 0x00007 and the logical address 0x00004 to the physical address 0x000124 to calculate the translation physical address 0x000127.
  • the continuous address number indicating the continuous address space can be dynamically set without the user being aware of the number of bits to be converted. Further, when the addresses are continuous, the addresses can be efficiently stored in the TLB 50.
  • the address translation control unit 20 increments the number of consecutive addresses when the address translation table 30 includes a logical address and a physical address decremented by the reference. This is repeated until the address decremented by the reference is not included in the address conversion table 30.
  • the address translation control unit 20 stores the logical address 0x00008 and the physical address 0x00128 in the TLB 50, and counts the number of consecutive addresses from zero. Since the logical address 0x00007 and the physical address 0x00127 decremented by the reference are included in the address conversion table 30, the number of consecutive addresses is incremented. Further, since the logical address 0x00006 and the physical address 0x00126 that have been decremented by the reference are included in the address conversion table 30, the number of consecutive addresses is incremented. This is repeated until the address decremented by the reference is not included in the address conversion table 30. Then, since the decremented logical address 0x00003 and the physical address 0x00123 are not included in the address translation table 30, the standard decrement is completed and the number of consecutive addresses becomes 4.
  • the conversion target address is 0x00007. Since the number of consecutive addresses associated with the logical address 0x00008 is 4, the conversion target address 0x00007 is included in the range of the logical addresses 0x00008 to 0x00004, resulting in a TLB hit. Therefore, the address translation control unit 20 adds ⁇ 1, which is the difference between the translation target address 0x00007 and the logical address 0x00008, to the physical address 0x000128 to calculate the translation physical address 0x000127.
  • the continuous address number indicating the continuous address space can be dynamically set without the user being aware of the number of bits to be converted. Further, when the addresses are continuous, the addresses can be efficiently stored in the TLB 50.
  • the address translation control unit 20 increments the number of consecutive addresses when the logical address and the physical address incremented by the reference are included in the address translation table 30. This is repeated until the address whose reference is incremented is not included in the address conversion table 30.
  • the address conversion control unit 20 stores 0x00005 and 0x00125 instead of 0x00004 and 0x00124 in the logical address and the physical address, respectively.
  • the number of consecutive addresses is counted from 0. Since the logical address 0x00006 and the physical address 0x00126 with incremented reference are included in the address conversion table 30, the number of consecutive addresses is incremented. This is repeated until the address whose reference is incremented is not included in the address conversion table 30. Then, since the incremented logical address 0x00009 and physical address 0x00129 are not included in the address translation table 30, the reference increment is completed and the number of consecutive addresses becomes 3.
  • the reference is returned to the logical address 0x00005 and the physical address 0x00125, and the logical address 0x00004 and the physical address 0x00124 that have been decremented are included in the address conversion table 30, so the number of consecutive addresses is incremented. This is repeated until the address decremented by the reference is not included in the address conversion table 30. Then, since the logical address 0x00003 and the physical address 0x00123 decremented by the reference are not included in the address conversion table 30, the decrement of the reference is finished and the number of continuous addresses becomes 4.
  • the logical address 0x00005 and the physical address 0x00125 stored in the TLB 50 are overwritten with the logical address 0x00004 and the physical address 0x00124. Since the address conversion process is the same as that in the first or second example, a description thereof will be omitted.
  • addresses can be stored in the TLB 50 more efficiently.
  • the logical address 0x00005 and the physical address 0x00125 stored in the TLB 50 may be overwritten with the logical address 0x00008 and the physical address 0x00128.
  • the address translation control unit 20 increments the number of consecutive addresses when the logical address and the physical address incremented by the reference are included in the address translation table 30. This is repeated until the address whose reference is incremented is not included in the address conversion table 30, and the number of consecutive addresses is rounded to 2 n -1. Note that all the lower n bits of the paired logical address and physical address have the same logical value.
  • the address translation control unit 20 stores the logical address 0x00004 and the physical address 0x00124 in the TLB 50, and counts the number of consecutive addresses from zero. Since the logical address 0x00005 and the physical address 0x00125 with the reference incremented are included in the address conversion table 30, the number of consecutive addresses is incremented. Furthermore, since the logical address 0x00006 and the physical address 0x00126 with incremented reference are included in the address conversion table 30, the number of consecutive addresses is incremented. This is repeated until the address whose reference is incremented is not included in the address conversion table 30.
  • the address translation control unit 20 compares the translation target address with the logical address stored in the TLB 50 except for the lower n bits. If they match, the lower n bits of the compared addresses are replaced.
  • the conversion target address is 0x00006. Since the number of consecutive addresses associated with the logical address 0x00004 is 3, the lower 2 bits are excluded. That is, the address translation control unit 20 compares the bit excluding the lower 2 bits “10” of the translation target address 0x00006 and the bit excluding the lower 2 bits “00” of the logical address 0x00004. As a result, the bits match, resulting in a TLB hit. Then, the lower 2 bits “00” of the physical address 0x00124 are replaced with the lower 2 bits “10” of the conversion target address 0x00006 to calculate the converted physical address 0x00126.
  • the speed of address conversion processing can be improved. Note that the number of consecutive addresses may be counted by decrementing the reference.
  • the address translation control unit 20 counts the number of consecutive addresses and stores it in the TLB 50 when the address translation request is not requested. As a result, the number of consecutive addresses can be counted without impairing the performance of address translation.
  • the address translation control unit 20 refers to the address translation table 30 and collectively reads a pair of a logical address and a physical address corresponding to a predetermined address space and temporarily reads them. You may make it preserve
  • the number of consecutive addresses may be counted from 1. In this case, when the number of consecutive addresses is 1, only the logical address and physical address forming a pair stored in the TLB 50 become an address space, and when the number of consecutive addresses is 2 or more, the address space is continuous according to the number. It becomes.
  • the number related to the increment or decrement of the reference may not be 1. For example, it may be 2.
  • a flag indicating whether or not there is a continuous address may be stored as information other than the logical address, the physical address, and the number of continuous addresses.
  • the logical address stored in the TLB 50 and the lower n bits of the physical address must all be the same logical value, but the other examples are not necessary.
  • FIG. 5 is a block diagram showing a schematic configuration of the semiconductor device 40 according to the second embodiment.
  • the integrated circuit 44 inputs / outputs data to / from the external memory 47 via the input / output bus 46.
  • the address translation device 10 and the DMA transfer control device 10A refer to the address translation table 30 held in the external memory 47 and store the logical address and the physical address in the TLB 50 of the address translation device 10 and the DMA transfer control device 10A. Count the number of consecutive addresses.
  • the memory controller 45 controls the address translation device 10 and the DMA transfer control device 10A.
  • the address translator 10 and the DMA transfer controller 10A are the address translator shown in FIG. Since DMA transfer basically uses continuous addresses, the address conversion table can be cached in the TLB 50 more efficiently.
  • the address translation table can be efficiently cached in the TLB 50 by the address translation device 10 and the DMA transfer control device 10A. Therefore, TLB hit misses are reduced. Thereby, even if the address conversion table 30 is held in the external memory 47 having a low transfer rate, it is possible to suppress a decrease in the speed of the address conversion process due to a TLB hit miss.
  • the address conversion device is useful for a memory device such as a personal computer because the address conversion table can be efficiently cached without the user being aware of the number of bits to be converted.

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Abstract

　アドレス変換装置（１０）は、ＴＬＢ（５０）と、アドレス変換テーブル（３０）を参照して、ＴＬＢ（５０）に格納された対をなす論理アドレスおよび物理アドレスに連続する連続アドレス数をカウントし、当該連続アドレス数を論理アドレスおよび物理アドレスの対に対応付けて格納するとともに、変換対象アドレスがＴＬＢ（５０）に格納された論理アドレスから連続アドレス数の範囲に含まれるか否かを判定し、変換対象アドレスがその範囲に含まれる場合、当該論理アドレスと変換対象アドレスとの差分を、当該論理アドレスと対をなす物理アドレスに加算して、変換物理アドレスを算出するアドレス変換制御部（２０）と、を備えている。

Description

アドレス変換装置
　本発明はアドレス変換装置に関し、特に、ＴＬＢ（Translation Look-aside Buffer）を用いてアドレス変換する技術に関するものである。
　一般に、コンピュータ上でプログラムが使用する論理アドレスを物理アドレスに変換するためのアドレス変換機構としてＴＬＢが用いられている。ＴＬＢに格納された１エントリによって変換可能なアドレス空間の広さ、すなわちブロック長は固定的である。そのため、連続した論理アドレスとこれに対応する連続した物理アドレスとをＴＬＢに格納する場合でも連続する数分のＴＬＢエントリが必要となり、ＴＬＢエントリが冗長的に使用される。ＴＬＢに格納するアドレス数が多くなると、変換するアドレスを検索する時間が長くなり、アドレス変換速度の向上が妨げられる。したがって、ＴＬＢに格納するアドレス数を少なくすることが望ましい。
　そこで、アドレス数を削減する手段の一つとして、ＴＬＢを階層化して、上位層から下位層に向かってアドレス空間が狭くなるように、ＴＬＢの各層にアドレス変換すべき有効ビット数をユーザが指定できるアドレス変換装置が開示されている（例えば、特許文献１参照）。これによれば、連続した論理アドレス空間に対し、より大きな連続した物理アドレス空間が対応しているときは有効ビット数がより大きく設定された上位層のＴＬＢを使用することにより、ＴＬＢに格納するアドレス数を削減することができる。
特開平４－３６０２５２号公報
　従来のアドレス変換装置では、アドレス変換すべき有効ビット数をユーザが把握していることが前提である。また、有効ビット数はアプリケーション毎に異なるため、アプリケーション毎に割り当てられるＴＬＢを動的に変更するのは困難である。すなわち、あるアプリケーションが使用するＴＬＢを、他のアプリケーションが使用できるとは限らず、ＴＬＢの使用効率が低下するおそれがある。
　本発明は、かかる点に鑑みてなされたものであり、アドレス変換すべき有効ビット数をユーザが指定しなくても効率よくＴＬＢにアドレス変換テーブルをキャッシュすることを課題とする。
　上述した課題を解決するため、本発明によって次のような手段を講じた。すなわち、論理アドレスを物理アドレスに変換するアドレス変換装置として、ＴＬＢと、アドレス変換テーブルを参照して、ＴＬＢに格納された対をなす論理アドレスおよび物理アドレスに連続する連続アドレス数をカウントし、当該連続アドレス数を論理アドレスおよび物理アドレスの対に対応付けて格納するとともに、変換対象アドレスがＴＬＢに格納された論理アドレスから連続アドレス数の範囲に含まれるか否かを判定し、変換対象アドレスが当該範囲に含まれる場合、当該論理アドレスと変換対象アドレスとの差分を、当該論理アドレスと対をなす物理アドレスに加算して、変換物理アドレスを算出するアドレス変換制御部と、を備えているものとする。
　これによると、ＴＬＢに格納された論理アドレスおよび物理アドレスの対毎にアドレス空間の広さを示す連続アドレス数が設定され、変換対象アドレスがアドレス空間に含まれる場合にＴＬＢヒットとなる。これにより、アドレス変換すべきビット数をユーザが指定しなくても、アドレス空間の広さを動的に設定することができる。また、アドレスが連続する場合に、アドレスをＴＬＢに効率良く格納することができる。
　また、論理アドレスを物理アドレスに変換するアドレス変換装置として、アドレス変換テーブルを参照して、ＴＬＢに格納された下位ｎビットが全て同じ論理値である対をなす論理アドレスおよび物理アドレスに連続する連続アドレス数をカウントし、当該連続アドレス数を２ｎ－１に丸めて論理アドレスおよび物理アドレスの対に対応付けて格納するとともに、変換対象アドレスとＴＬＢに格納された論理アドレスとを、下位ｎビットを除いて比較し、これらが一致する場合、当該論理アドレスと対をなす物理アドレスの下位ｎビットを変換対象アドレスの下位ｎビットに置換して、変換物理アドレスを算出するアドレス変換制御部と、を備えているものとする。
　これによると、ＴＬＢに格納された論理アドレスおよび物理アドレスの対毎にアドレス空間の広さを示す連続アドレス数が設定され、変換対象アドレスがアドレス空間に含まれる場合にＴＬＢヒットとなる。これにより、アドレス変換すべきビット数をユーザが指定しなくても、アドレス空間の広さを動的に設定することができる。さらに、アドレス変換の際に変換対象アドレスおよび論理アドレスの下位ｎビットを除いた残りを比較して、これらが一致する場合に、物理アドレスの下位ｎビットが置き換えられる。これにより、比較対象および変換対象のビット数が減少し、アドレス変換の速度を向上させることができる。
　具体的には、アドレス変換制御部は、ＴＬＢに格納された対をなす論理アドレスおよび物理アドレスを基準にして当該基準をインクリメント又はデクリメントし、当該インクリメント又はデクリメントしたアドレスが、アドレス変換テーブルに含まれる場合、連続アドレス数をカウントアップする。
　具体的には、アドレス変換制御部は、アドレス変換制御部は、ＴＬＢに格納された対をなす論理アドレスおよび物理アドレスを第１および第２の基準にして第１の基準をインクリメントし、当該インクリメントしたアドレスがアドレス変換テーブルに含まれる場合、連続アドレス数をカウントアップする一方、第２の基準をデクリメントし、当該デクリメントしたアドレスがアドレス変換テーブルに含まれる場合、連続アドレス数をカウントアップし、前記ＴＬＢに格納された対をなす論理アドレスおよび物理アドレスを前記第１の基準と前記第２の基準との間における連続アドレス空間の先頭または末尾のアドレスに置き換える。これによると、連続するアドレスを先頭または末尾から網羅することができるから、アドレスをＴＬＢにさらに効率良く格納することができる。
　好ましくは、アドレス変換制御部は、アドレス変換が要求されていないアイドル時に、連続アドレス数をカウントしてＴＬＢに格納するものとする。これによると、ＴＬＢを用いたアドレス変換のパフォーマンスを損なうことなく連続アドレス数をＴＬＢに格納することができる。
　本発明によると、アドレス変換すべきビット数をユーザが意識しなくても効率よくＴＬＢにアドレス変換テーブルをキャッシュすることができる。
図１は、第１の実施形態に係るアドレス変換装置の構成図である。 図２は、ＴＬＢに格納されたアドレスの変換処理の例を説明する図である。 図３は、ＴＬＢに格納されたアドレスの変換処理の別の例を説明する図である。 図４は、ＴＬＢに格納されたアドレスの変換処理のさらに別の例を説明する図である。 図５は、第２の実施形態に係る半導体装置の概略構成を示すブロック図である。
　以下、本発明を実施するための形態について、図面を参照しながら説明する。
　＜第１の実施形態＞
　図１は、第１の実施形態に係るアドレス変換装置１０の構成図である。アドレス変換装置１０において、アドレス変換制御部２０は、外部のアドレス変換テーブル３０を参照して、対をなす論理アドレスおよび物理アドレスをＴＬＢ５０に格納する。さらに、対をなす論理アドレスおよび物理アドレスに連続するアドレスの数を示す連続アドレス数を、論理アドレスおよび物理アドレスの対に対応付けてＴＬＢ５０に格納する。また、アドレス変換制御部２０はＴＬＢ５０を参照し、例えばコンピュータ上でプログラムから要求される論理アドレス（変換対象アドレス）を、変換対象アドレスに対応する物理アドレス（変換物理アドレス）に変換する。
　以下、論理アドレス、物理アドレスおよび連続アドレス数のＴＬＢ５０への格納処理と、その格納処理に応じたアドレス変換処理とを説明する。
　　－第１の例－
　アドレス変換制御部２０は、アドレス変換テーブル３０を参照し、論理アドレスおよび対応する物理アドレスをＴＬＢ５０に格納し、これらアドレスを基準にして連続アドレス数をカウントする。具体的には、これら基準をインクリメントした論理アドレスおよび物理アドレスがアドレス変換テーブル３０に含まれる場合には、連続アドレス数をインクリメントする。これを、基準をインクリメントしたアドレスがアドレス変換テーブル３０に含まれなくなるまで繰り返す。
　例えば、図２に示すように、基準となる論理アドレス0x00004および物理アドレス0x00124をＴＬＢ５０に格納し、連続アドレス数を０からカウントする。基準をインクリメントした論理アドレス0x00005および物理アドレス0x00125は、アドレス変換テーブル３０に含まれるため、連続アドレス数をインクリメントする。さらに基準をインクリメントした論理アドレス0x00006および物理アドレス0x00126は、アドレス変換テーブル３０に含まれるため、連続アドレス数をインクリメントする。これを、基準をインクリメントしたアドレスがアドレス変換テーブル３０に含まれなくなるまで繰り返す。すると、インクリメントした論理アドレス0x00009および物理アドレス0x00129はアドレス変換テーブル３０に含まれないため、基準のインクリメントを終了して連続アドレス数は４となる。
　次に、アドレス変換制御部２０によるアドレス変換処理について説明する。アドレス変換制御部２０は、変換対象アドレスがＴＬＢ５０に格納された論理アドレスからその論理アドレスに対応付けられた連続アドレス数の範囲に含まれるか否かを判定する。含まれる場合には、ＴＬＢヒットとなり、変換対象アドレスと論理アドレスとの差分を物理アドレスに加算する。
　例えば、変換対象アドレスを0x00007とする。論理アドレス0x00004に対応付けられた連続アドレス数は４であるため、変換対象アドレス0x00007は、論理アドレス0x00004から0x00008の範囲に含まれておりＴＬＢヒットとなる。したがって、アドレス変換制御部２０は、変換対象アドレス0x00007と論理アドレス0x00004との差分である３を、物理アドレス0x000124に加算して、変換物理アドレス0x000127を算出する。
　以上により、アドレス変換すべきビット数をユーザが意識しなくても、連続するアドレス空間を示す連続アドレス数を動的に設定することができる。また、アドレスが連続する場合にアドレスをＴＬＢ５０に効率良く格納することができる。
　　－第２の例－
　アドレス変換制御部２０は、基準をデクリメントした論理アドレスおよび物理アドレスがアドレス変換テーブル３０に含まれる場合には、連続アドレス数をインクリメントする。これを、基準をデクリメントしたアドレスがアドレス変換テーブル３０に含まれなくなるまで繰り返す。
　例えば、図３に示すように、アドレス変換制御部２０は、論理アドレス0x00008および物理アドレス0x00128をＴＬＢ５０に格納し、連続アドレス数を０からカウントする。基準をデクリメントした論理アドレス0x00007および物理アドレス0x00127はアドレス変換テーブル３０に含まれるため、連続アドレス数をインクリメントする。さらに基準をデクリメントした論理アドレス0x00006および物理アドレス0x00126は、アドレス変換テーブル３０に含まれるため、連続アドレス数をインクリメントする。これを、基準をデクリメントしたアドレスがアドレス変換テーブル３０に含まれなくなるまで繰り返す。すると、デクリメントした論理アドレス0x00003および物理アドレス0x00123はアドレス変換テーブル３０に含まれないため、基準のデクリメントを終了して連続アドレス数は４となる。
　次に、アドレス変換制御部２０によるアドレス変換処理について説明する。例えば、変換対象アドレスを0x00007とする。論理アドレス0x00008に対応付けられた連続アドレス数は４であるため、変換対象アドレス0x00007は、論理アドレス0x00008から0x00004の範囲に含まれておりＴＬＢヒットとなる。したがって、アドレス変換制御部２０は、変換対象アドレス0x00007と論理アドレス0x00008との差分である－１を、物理アドレス0x000128に加算して、変換物理アドレス0x000127を算出する。
　以上により、アドレス変換すべきビット数をユーザが意識しなくても、連続するアドレス空間を示す連続アドレス数を動的に設定することができる。また、アドレスが連続する場合にアドレスをＴＬＢ５０に効率良く格納することができる。
　　－第３の例－
　アドレス変換制御部２０は、基準をインクリメントした論理アドレスおよび物理アドレスがアドレス変換テーブル３０に含まれる場合には、連続アドレス数をインクリメントする。これを、基準をインクリメントしたアドレスがアドレス変換テーブル３０に含まれなくなるまで繰り返す。
　また、これら基準を元に戻して、基準をデクリメントした論理アドレスおよび物理アドレスがアドレス変換テーブル３０に含まれる場合には、連続アドレス数をインクリメントする。これを、基準をデクリメントしたアドレスがアドレス変換テーブル３０に含まれなくなるまで繰り返す。 
　例えば、図２において、アドレス変換制御部２０は、論理アドレスおよび物理アドレスにそれぞれ0x00004、0x00124ではなく0x00005、0x00125を格納したとする。連続アドレス数は０からカウントする。基準をインクリメントした論理アドレス0x00006および物理アドレス0x00126はアドレス変換テーブル３０に含まれているため、連続アドレス数をインクリメントする。これを、基準をインクリメントしたアドレスがアドレス変換テーブル３０に含まれなくなるまで繰り返す。すると、インクリメントした論理アドレス0x00009および物理アドレス0x00129はアドレス変換テーブル３０に含まれないため、基準のインクリメントを終了して連続アドレス数は３となる。
　その後、基準を論理アドレス0x00005および物理アドレス0x00125に戻し、基準をデクリメントした論理アドレス0x00004および物理アドレス0x00124はアドレス変換テーブル３０に含まれているため、連続アドレス数をインクリメントする。これを、基準をデクリメントしたアドレスがアドレス変換テーブル３０に含まれなくなるまで繰り返す。すると、基準をデクリメントした論理アドレス0x00003および物理アドレス0x00123はアドレス変換テーブル３０に含まれないため、基準のデクリメントを終了して連続アドレス数は４となる。これとともに、ＴＬＢ５０に格納した論理アドレス0x00005および物理アドレス0x00125を論理アドレス0x00004および物理アドレス0x00124で上書きする。アドレス変換処理については、上記第１または第２の例と同様であるため省略する。
 　以上により、連続するアドレスを先頭アドレスから網羅できるため、アドレスをＴＬＢ５０にさらに効率良く格納することができる。なお、デクリメントを行った後でインクリメントしてもよい。この場合、ＴＬＢ５０に格納した論理アドレス0x00005および物理アドレス0x00125を論理アドレス0x00008および物理アドレス0x00128で上書きすればよい。
　　－第４の例－
　アドレス変換制御部２０は、基準をインクリメントした論理アドレスおよび物理アドレスがアドレス変換テーブル３０に含まれる場合には、連続アドレス数をインクリメントする。これを、基準をインクリメントしたアドレスがアドレス変換テーブル３０に含まれなくなるまで繰り返し、連続アドレス数を２ｎ－１に丸める。なお、対をなす論理アドレスおよび物理アドレスの下位ｎビットは全て同一の論理値である。
　例えば、図４に示すように、アドレス変換制御部２０は、論理アドレス0x00004および物理アドレス0x00124をＴＬＢ５０に格納し、連続アドレス数を０からカウントする。基準をインクリメントした論理アドレス0x00005および物理アドレス0x00125は、アドレス変換テーブル３０に含まれるため、連続アドレス数をインクリメントする。さらに、基準をインクリメントした論理アドレス0x00006および物理アドレス0x00126は、アドレス変換テーブル３０に含まれるため、連続アドレス数をインクリメントする。これを、基準をインクリメントしたアドレスがアドレス変換テーブル３０に含まれなくなるまで繰り返す。すると、インクリメントした論理アドレス0x00009および物理アドレス0x00129はアドレス変換テーブル３０に含まれないため、基準のインクリメントを終了して連続アドレス数は４となるが、ｎ＝２のときの２ｎ－１に該当する３に丸める。
　次に、アドレス変換制御部２０によるアドレス変換処理について説明する。アドレス変換制御部２０は、変換対象アドレスとＴＬＢ５０に格納された論理アドレスとを、下位ｎビットを除いて比較する。そして、それらが一致する場合に、比較したアドレスの下位ｎビットを置き換える。
　例えば、変換対象アドレスを0x00006とする。論理アドレス0x00004に対応付けられた連続アドレス数は３であるため、下位２ビットを除外する。すなわち、アドレス変換制御部２０は、変換対象アドレス0x00006の下位２ビット「10」を除外したビットと論理アドレス0x00004の下位２ビット「00」を除外したビットとを比較する。その結果、それらのビットは一致するため、ＴＬＢヒットとなる。そして、物理アドレス0x00124の下位２ビット「00」を変換対象アドレス0x00006の下位２ビット「10」で置き換えて変換物理アドレス0x00126を算出する。
　以上により、アドレス変換の際に、比較対象および変換対象のビット数が減少するため、アドレス変換処理の速度を向上させることができる。なお、基準をデクリメントして連続アドレス数をカウントしてもよい。
　上記各例において、アドレス変換制御部２０はアドレス変換要求されていないアイドル時に、連続アドレス数をカウントしてＴＬＢ５０に格納することが好ましい。これにより、アドレス変換のパフォーマンスを損なうことなく連続アドレス数をカウントすることができる。
　また、アドレス変換制御部２０は、連続アドレス数をカウントする際に、アドレス変換テーブル３０を参照して、所定のアドレス空間に対応する論理アドレスおよび物理アドレスの対を一括して読み込んで一時的に保存するようにしてもよい。この場合、一時保存した対をなすアドレスから、連続アドレス数をカウントすればよい。
　また、連続アドレス数を１からカウントするようにしてもよい。この場合、連続アドレス数が１のときは、ＴＬＢ５０に格納された対をなす論理アドレスおよび物理アドレスのみがアドレス空間となり、連続アドレス数が２以上のときは、その数に応じて連続するアドレス空間となる。
　また、基準のインクリメントやデクリメントに係る数は１でなくてもよい。例えば、２でもよい。
　また、ＴＬＢ５０には、論理アドレス、物理アドレスおよび連続アドレス数以外の情報として例えば、連続するアドレスが存在するか否かを示すフラグを格納してもよい。
　また、上記第４の例については、ＴＬＢ５０に格納された論理アドレスおよび物理アドレスの下位ｎビットが全て同一の論理値である必要があるが、他の例ついてはその必要がない。
　＜第２の実施形態＞
　図５は、第２の実施形態に係る半導体装置４０の概略構成を示すブロック図である。集積回路４４は入出力バス４６を介して外部メモリ４７とデータの入出力を行う。アドレス変換装置１０およびＤＭＡ転送制御装置１０Ａは、外部メモリ４７に保持されたアドレス変換テーブル３０を参照して、アドレス変換装置１０およびＤＭＡ転送制御装置１０ＡのＴＬＢ５０に論理アドレスおよび物理アドレスを格納するとともに、連続アドレス数をカウントする。メモリコントローラ４５は、アドレス変換装置１０およびＤＭＡ転送制御装置１０Ａを制御する。なお、アドレス変換装置１０およびＤＭＡ転送制御装置１０Ａは図１に示したアドレス変換装置である。ＤＭＡ転送では基本的に連続したアドレスが使われるため、アドレス変換テーブルをＴＬＢ５０へより効率良くキャッシュすることができる。
　本実施形態によると、アドレス変換装置１０およびＤＭＡ転送制御装置１０Ａによってアドレス変換テーブルをＴＬＢ５０に効率良くキャッシュすることができる。したがって、ＴＬＢヒットミスが減少する。これにより、転送速度の遅い外部メモリ４７にアドレス変換テーブル３０を保持しても、ＴＬＢヒットミスによるアドレス変換処理の速度低下を抑制することができる。
　本発明に係るアドレス変換装置は、アドレス変換すべきビット数をユーザが意識することなくアドレス変換テーブルを効率よくキャッシュすることができるため、パソコン等のメモリ装置に有用である。
　１０　　アドレス変換装置
　１０Ａ　ＤＭＡ転送制御装置
　２０　　アドレス変換制御部
　３０　　アドレス変換テーブル
　４０　　半導体装置
　４７　　外部メモリ
　５０　　ＴＬＢ（Translation Look-aside Buffer）

Claims (10)

  1. 　論理アドレスを物理アドレスに変換するアドレス変換装置であって、
    　ＴＬＢ（Translation Look-aside Buffer）と、
    　アドレス変換テーブルを参照して、前記ＴＬＢに格納された対をなす論理アドレスおよび物理アドレスに連続する連続アドレス数をカウントし、当該連続アドレス数を前記論理アドレスおよび物理アドレスの対に対応付けて格納するとともに、変換対象アドレスが前記ＴＬＢに格納された論理アドレスから連続アドレス数の範囲に含まれるか否かを判定し、前記変換対象アドレスが前記範囲に含まれる場合、当該論理アドレスと前記変換対象アドレスとの差分を、当該論理アドレスと対をなす物理アドレスに加算して、変換物理アドレスを算出するアドレス変換制御部と、を備えている
    ことを特徴とするアドレス変換装置。
  2. 　論理アドレスを物理アドレスに変換するアドレス変換装置であって、
    　ＴＬＢ（Translation Look-aside Buffer）と、
    　アドレス変換テーブルを参照して、前記ＴＬＢに格納された下位ｎビットが全て同じ論理値である対をなす論理アドレスおよび物理アドレスに連続する連続アドレス数をカウントし、当該連続アドレス数を２ｎ－１に丸めて前記論理アドレスおよび物理アドレスの対に対応付けて格納するとともに、変換対象アドレスと前記ＴＬＢに格納された論理アドレスとを、下位ｎビットを除いて比較し、これらが一致する場合、当該論理アドレスと対をなす物理アドレスの下位ｎビットを前記変換対象アドレスの下位ｎビットに置換して、変換物理アドレスを算出するアドレス変換制御部と、を備えている
    ことを特徴とするアドレス変換装置。
  3. 　請求項１および２のうち何れか１つのアドレス変換装置において、
    　前記アドレス変換制御部は、前記ＴＬＢに格納された対をなす論理アドレスおよび物理アドレスを基準にして当該基準をインクリメントし、当該インクリメントしたアドレスが前記アドレス変換テーブルに含まれる場合、前記連続アドレス数をカウントアップする
    ことを特徴とするアドレス変換装置。
  4. 　請求項１および２のうち何れか１つのアドレス変換装置において、
    　前記アドレス変換制御部は、前記ＴＬＢに格納された対をなす論理アドレスおよび物理アドレスを基準にして当該基準をデクリメントし、当該デクリメントしたアドレスが前記アドレス変換テーブルに含まれる場合、前記連続アドレス数をカウントアップする
    ことを特徴とするアドレス変換装置。
  5. 　請求項１および２のうち何れか１つのアドレス変換装置において、
    　前記アドレス変換制御部は、前記ＴＬＢに格納された対をなす論理アドレスおよび物理アドレスを第１の基準および第２の基準にして前記第１の基準をインクリメントし、当該インクリメントしたアドレスが前記アドレス変換テーブルに含まれる場合、前記連続アドレス数をカウントアップする一方、前記第２の基準をデクリメントし、当該デクリメントしたアドレスが前記アドレス変換テーブルに含まれる場合、前記連続アドレス数をカウントアップし、前記ＴＬＢに格納された対をなす論理アドレスおよび物理アドレスを前記第１の基準と前記第２の基準との間における連続アドレス空間の先頭または末尾のアドレスに置き換える
    ことを特徴とするアドレス変換装置。
  6. 　請求項１および２のうち何れか１つのアドレス変換装置において、
    　前記アドレス変換制御部は、アドレス変換が要求されていないアイドル時に、前記連続アドレス数をカウントして前記ＴＬＢに格納する
    ことを特徴とするアドレス変換装置。
  7. 　請求項１および２のうち何れか１つのアドレス変換装置において、
    　当該アドレス変換装置は、ＤＭＡ転送制御装置である
    ことを特徴とするアドレス変換装置。
  8. 　請求項１および２のうち何れか１つのアドレス変換装置と、
    　アドレス変換テーブルを保持する外部メモリと、を備え、
    　前記アドレス変換装置は、前記外部メモリにおけるアドレス変換テーブルを参照して、連続アドレス数をカウントして前記アドレス変換装置におけるＴＬＢに格納する
    ことを特徴とする半導体装置。
  9. 　論理アドレスを物理アドレスに変換するアドレス変換方法であって、
    　アドレス変換テーブルを参照して、ＴＬＢ（Translation Look-aside Buffer）に格納された対をなす論理アドレスおよび物理アドレスに連続する連続アドレス数をカウントするステップと、
    　前記連続アドレス数を前記論理アドレスおよび物理アドレスの対に対応付けるステップと、
    　変換対象アドレスが前記ＴＬＢに格納された論理アドレスから連続アドレス数の範囲に含まれるか否かを判定するステップと、
    　前記変換対象アドレスが前記範囲に含まれる場合、前記ＴＬＢに格納された論理アドレスと前記変換対象アドレスとの差分を、当該論理アドレスと対をなす物理アドレスに加算して、変換物理アドレスを算出するステップと、を備えている
    ことを特徴とするアドレス変換方法。
  10. 　論理アドレスを物理アドレスに変換するアドレス変換方法であって、
    　アドレス変換テーブルを参照して、ＴＬＢ（Translation Look-aside Buffer）に格納された下位ｎビットが全て同じ論理値である対をなす論理アドレスおよび物理アドレスに連続する連続アドレス数をカウントするステップと、
    　前記連続アドレス数を２ｎ－１に丸めて前記論理アドレスおよび物理アドレスの対に対応付けるステップと、
    　変換対象アドレスと前記ＴＬＢに格納された前記論理アドレスとを、下位ｎビットを除いて比較するステップと、
    　前記比較結果が一致を示す場合、当該論理アドレスと対をなす物理アドレスの下位ｎビットを前記変換対象アドレスの下位ｎビットに置換して、変換物理アドレスを算出するステップと、を備えている
    ことを特徴とするアドレス変換方法。
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