WO2010084529A1 - 情報処理システム - Google Patents

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WO2010084529A1
WO2010084529A1 PCT/JP2009/000260 JP2009000260W WO2010084529A1 WO 2010084529 A1 WO2010084529 A1 WO 2010084529A1 JP 2009000260 W JP2009000260 W JP 2009000260W WO 2010084529 A1 WO2010084529 A1 WO 2010084529A1
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WO
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switch
pcie
chassis
virtual
server
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PCT/JP2009/000260
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English (en)
French (fr)
Inventor
八木伸夫
Original Assignee
株式会社日立製作所
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Priority to PCT/JP2009/000260 priority patent/WO2010084529A1/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/409—Mechanical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Definitions

  • the present invention relates to an information processing system, and in particular, information processing that realizes IO aggregation, sharing, and expansion by connecting a computer and a plurality of input / output devices (IO) using PCIe (Peripheral Component Interconnect Interconnect Express) standards.
  • the present invention relates to a PCIe cable connection confirmation method in a system and an information processing system.
  • a large-scale information processing system when many IOs are connected to one computer, generally, a large number of IOs are mounted using an extended IO chassis.
  • a server chassis 240 having a memory 2401 and CPU 2402, a root complex 2403, and a PCIe slot 2404 to an expansion IO chassis 242 having a PCIe switch 2421 and a PCIe slot 2422
  • the pass-through card is connected to the PCIe slot 2404 of the server chassis 240, and the expansion of the IO is realized by connecting the pass-through card and the expansion IO chassis 242 with the PCIe cable 244.
  • one IO is shared from a plurality of server blades in the server chassis by using the multi-root PCIe technology.
  • a tag that indicates a computer that issued a transaction to a transaction issued from a plurality of computers
  • an IO that could only be exclusively used by a single computer can be shared from a plurality of computers.
  • one host CPU set 310 is connected to a PCIe endpoint 370-390 via a PC root complex 350 and a PCIe switch 360, and the PCI root complex
  • a computer system (FIG. 10) in which a plurality of host systems 1010 and 1020 are connected to their virtual planes 1040 and 1050 as endpoints via an MRA switch. ing.
  • Multi-root PCIe technology is a technology aimed at efficient use by sharing IO resources to reduce costs.
  • cable connection to a chassis with an expansion IO compatible with multi-root PCIe I could not expand the IO.
  • a configuration in which an extended IO chassis compatible with multi-root PCIe is connected to a plurality of server chassis via a cable is not realized.
  • no specific technical means for sharing the IO has been realized.
  • the data processing systems using the PCIe technology described in Patent Document 1 all relate to individual blades in the same multi-root blade cluster system, and a computer having the blades is connected to an IO.
  • An object of the present invention is to realize an information processing system using PCIe technology and a connection confirmation of a PCIe cable that can connect a large number of IOs and can share a large number of IOs from a plurality of servers. is there.
  • the present invention preferably includes a server chassis having a plurality of server blades having a processor, a memory, and a root complex, and a first multi-root capable PCIe switch connected to the server blades; A plurality of PCIe slots to which input / output devices are mounted; and an IO chassis having a second multi-root capable PCIe switch connected to the PCIe slot, the first multi-root capable PCIe switch and the second
  • This is an information processing system in which multi-route compatible PCIe switches are connected by a PCIe cable.
  • the first multi-root capable PCIe switch of one server chassis is connected to a second multi-root capable PCIe switch of a plurality of the IO chassis.
  • the first multi-root compatible PCIe switch of a plurality of the server chassis is connected to a second multi-root compatible PCIe switch of one IO chassis.
  • the first multi-root capable PCIe switches of the plurality of server chassis are connected to second multi-root capable PCIe switches of the plurality of IO chassis.
  • the first multi-root PCIe switch includes a plurality of upstream ports to which the server blade is connected, a plurality of downstream ports, a plurality of virtual switches, the plurality of upstream switches, and the plurality of ports.
  • An upstream switch that switches connections between virtual switches, a downstream switch that switches connections between the plurality of virtual switches and the plurality of downstream ports, and an upstream port that manages allocation of connections between the plurality of upstream switches and the plurality of virtual switches ⁇
  • a virtual switch allocation table, a virtual switch-downstream port allocation table that manages allocation of connections between the plurality of virtual switches and the plurality of downstream ports, the upstream port-virtual switch allocation table, and the virtual switch-downstream port allocation table A first management microcomputer for managing the settings of the upstream switch, and the upstream switch by the upstream port-virtual switch assignment table.
  • the virtual switch controls the switching of the downstream switch by the downstream port allocation table, connecting the second multi-root compliant PCIe switch of the IO chassis with the server chassis server blade.
  • the second multi-root compatible PCIe switch includes a plurality of upstream ports connected to the first multi-root compatible PCIe switch, and a plurality of downstream ports connected to a PCIe slot of the IO chassis.
  • a plurality of virtual switches an upstream switch that switches connections between the plurality of upstream switches and the plurality of virtual switches; a downstream switch that switches connections between the plurality of virtual switches and the plurality of downstream ports; and the plurality of upstream switches
  • an upstream port-virtual switch allocation table that manages connection allocation of the plurality of virtual switches, a virtual switch-downstream port allocation table that manages allocation of connections between the plurality of virtual switches and the plurality of downstream ports
  • Second management manager for managing settings of upstream port-virtual switch allocation table and virtual switch-downstream port allocation table And controlling the switching of the upstream switch by the upstream port-virtual switch allocation table, controlling the switching of the downstream switch by the virtual switch-downstream port allocation table, and controlling the switching of the server blade of the server chassis.
  • the first multi-root PCIe switch is connected to the PCIe slot of the IO chassis.
  • the first and second management microcomputers are connected to a management console via a LAN cable, and based on setting information input from the management console, the first and second management microcomputers are: The upstream port-virtual switch allocation table and the virtual switch-downstream port allocation table are created.
  • the PCIe cable connection confirmation method is preferably provided with a first multi-route compatible PCIe switch provided in a server chassis and connected to a server blade, and an I / O device provided in the IO chassis.
  • a PCIe cable connection confirmation method in an information processing system in which a second multi-route compatible PCIe switch connected to a plurality of PCIe slots is connected with a PCIe cable, wherein the first and second Under the execution of the management microcomputer possessed by the multi-route compatible PCIe switch, a preset first assignment table that prescribes the allocation of the upstream port-virtual switch and a second assignment table that prescribes the assignment of the virtual switch-downstream port Based on the above, check whether each port is properly connected to the target port, The result of the confirmation is displayed on the indicator mounted on the target port, and the method is configured as a PCIe cable connection confirmation method.
  • the first management table and the second management table are created by a management console connected to the server blade and the IO chassis, and
  • an information processing system using PCIe technology that can connect a large number of IOs and share a large number of IOs from one or a plurality of servers in accordance with system requirements.
  • PCIe cable wiring between the first MR-PCIe switch that aggregates a plurality of server blades in the server chassis and the second MR-PCIe switch that can connect a plurality of I / Os, 1
  • a plurality of server blades can share one or a plurality of IO chassis.
  • FIG. 1 shows a configuration example of an information processing system with IO expansion.
  • One server chassis 10 is connected to three IO chassis 121 to 123 (generically indicated as 12) via a PCIe cable 15.
  • the server chassis 10 mainly includes four server blades 201 to 204 and a multi-root (MR) -PCIe switch 25.
  • MR-PCIe switch 25 Connected to a plurality of IO chassis 12.
  • Each IO chassis 12 has an MR-PCIe switch 13 and eight PCIe slots 141 to 148 (generically indicated as 14) in which IOs are mounted.
  • Each MR-PCIe switch 13 of the IO chassis 12 is connected to the MR-PCIe switch 25 of the server chassis 10 by a PCIe cable 15. With this connection configuration, the server blades 201 to 204 in the server chassis 1 can access a maximum of 24 PCIe slots (8 PCIe slots ⁇ 3 IO chassis).
  • the MR-PCIe switches 25 and 13 of the server chassis 10 and the IO chassis 12 are connected to the management console 32 via the LAN switch 31.
  • the management console 32 is constituted by a personal computer, for example, and has storage means such as an input / output function and a hard disk. A user (system administrator) can operate the management console 32 to build a connection configuration between the server chassis 10 and the IO chassis 12 and monitor the mounting of the IO in the IO slot 14.
  • FIG. 2 shows a detailed configuration example of the server chassis 10.
  • the server chassis 10 includes four server blades 201 to 204 (generally indicated as 20), a backplane 24, and an MR-PCIe switch 25.
  • the server blade 20 has a memory 21, a processor (CPU) 22, and a root complex 23 having a plurality of PCIe ports for connecting a CUP.
  • the backplane 24 connects the root complex 23 in the server blade 20 and the MR-PCIe switch 25.
  • FIG. 3 is a configuration example of an information processing system in which a plurality of server chassis share one IO.
  • FIG. 4 is a configuration example of an information processing system in which a plurality of server chassis 101 to 103 share a plurality of IOs 121-123.
  • the configurations of the server chassis 10 and the IO chassis 13 are the same as those shown in FIGS. Illustration of the LAN switch 31 and the management console 32 is omitted. According to this configuration, one server blade 201 can be connected to a maximum of 24 IOs using each PCIe slot 14. Also, one PCIe slot 14 can be shared by a maximum of 12 server blades 20.
  • the MR-PCIe switch (first MR-PCIe switch) of the server chassis 10 and (second MR-PCIe switch) of the IO chassis 12 with a PCIe cable, according to the request of the system (user),
  • the number of server chassis to be connected and the number of expansion IO chassis can be flexibly changed.
  • the server blade and the PCIe slot can be flexibly connected by the two-stage MR-PCIe switch including the first and second.
  • FIG. 5 shows a detailed configuration of the MR-PCIe switch.
  • the multi-root PCIe switches 25 and 13 in the server chassis 10 and the IO chassis 12 have different port connection destinations, but have the same internal configuration.
  • the MR-PCIe switch includes a management microcomputer (micro CPU) 51 that manages switch settings and a switch LSI 52.
  • the switch LSI 52 has four upstream ports and eight downstream ports, and realizes the function of the MR-PCIe switch.
  • the internal configuration includes 16 virtual switches 57, an upstream connection switch 15 that connects the upstream port and the virtual switch 57, a downstream switch 16 that connects the virtual switch 57 and the downstream port, and an upstream port and the virtual switch 57.
  • the management microcomputer 51 has an upstream port-virtual switch allocation table 53 that manages allocation, and a virtual switch-downstream switch allocation table 54 that manages allocation of virtual switches 57 and downstream ports.
  • the management microcomputer 51 is also connected to the LAN switch 31, and the contents of the management tables 53 and 54 are set and changed under the control of the management microcomputer 51 in accordance with an instruction from the management console 32 according to a system (user) request.
  • switch assignment management in Embodiment 1 Next, switch allocation using the switch allocation management tables 53 and 54 in the information processing system (FIG. 1) according to the first embodiment will be described with reference to FIGS.
  • the MR-PCIe switch 25 of the server chassis 101 can be connected to four server blades using four upstream ports, and can be connected to four IO chassis using four downstream ports.
  • one server blade 201 is connected to the upstream port of the MR-PCIe switch 25, and three MR-PCIe switches 13 of the IO chassis 12 are connected using three downstream ports.
  • FIG. 6 is an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 25 of the server chassis 101. It shows that the server blade 201 connected to one upstream port 1 uses one virtual switch 1.
  • FIG. 7 is also a virtual switch-downstream port assignment table 54 in the MR-PCIe switch 25 of the server chassis 101.
  • the virtual downstream ports 1 to 4 of the virtual switch 1 are connected to the physical downstream ports 1 to 4.
  • the server blade 201 can occupy the downstream ports 1 to 4 of the MR-PCIe switch 25 on the server chassis 10, for example.
  • FIG. 8 is an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 13 in the IO chassis 121-123. Since the upstream port 1 of the IO chassis 121 is connected to the downstream port 1 of the server chassis 10, the server blade 201 uses the virtual switch 1 of the IO chassis 121. Similarly, the server blade 201 also uses the virtual switch 1 in the IO chassis 122 and 123.
  • FIG. 9 is a virtual switch-downstream port assignment table 54 in the MR-PCIe switch 13 in the IO chassis 121-123. Downstream ports 1 to 8 of the PCIe switch 13 on the IO chassis are connected to the PCIe slots 141 to 148. The virtual downstream ports 1 to 8 of the virtual switch of the IO chassis 121 are connected to the physical downstream ports 1 to 8.
  • Each of the allocation tables shown in FIGS. 6 to 8 is created by processing means (CPU and software executed therein) in the management console 32 and transferred to the management microcomputer 51 in the MR-PCIe switch.
  • one server blade 201 can use all PCIe slots (that is, a total of 24 IOs) of the three IO chassis 121 to 123.
  • switch assignment management in Embodiment 2 switch allocation using the switch allocation management tables 53 and 54 in the information processing system (FIG. 3) according to the second embodiment will be described with reference to FIGS.
  • FIG. 10 is an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 25 on the server chassis 101-103.
  • the server blade 201 connected to the upstream port 1 uses the virtual switch 1.
  • the server blades 202, 203, and 204 connected to the upstream ports 2, 3, and 4 use the virtual switches 2, 3, and 4.
  • FIG. 11 is a virtual switch-downstream port assignment table 54 in the MR-PCIe switch 25 on the server chassis 101-102.
  • the virtual downstream ports 1 of the virtual switches 1 to 4 are connected to the virtual ports 1 to 4 of the physical downstream port 1.
  • the server blades 201 to 204 share the downstream port 1 of the MR-PCIe switch 53 on the server chassis 101-103, and the server blades 201 to 204 use the virtual ports 1 to 4. It becomes possible to do.
  • FIG. 12 is an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 13 on the IO chassis 121. Since the upstream port 1 of the IO chassis 121 is connected to the downstream port 1 of the server chassis 101 and the downstream port 1 of the server chassis 101 is shared by the server blades 201 to 204, the virtual The switches 1 to 4 are used by the server blades 201 to 204 on the server chassis 101. Similarly, the server blades 201 to 204 on the server chassis 102 are used for the virtual switches 5 to 8, and the server blades 201 to 204 on the server chassis 103 are used for the virtual switches 9 to 12.
  • FIG. 13 is a virtual switch-downstream port assignment table in the MR-PCIe switch 54 on the IO chassis 121. Downstream ports 1 to 8 of the PCIe switch of the IO chassis 121 are connected to the PCIe slots 141 to 148. The virtual downstream ports 1 to 8 of the virtual switches 1 to 12 of the IO chassis 121 are connected to the physical downstream ports 1 to 8.
  • Each of the allocation tables shown in FIGS. 9 to 13 is created by processing means (CPU and software executed therein) in the management console 32 and transferred to the management microcomputer 51 in the MR-PCIe switch.
  • the server blades 201 to 204 of the server chassis 101 to 103 can share the PCIe slots 141 to 148 of the IO chassis 121.
  • switch Allocation Management in Example 3 switch allocation using the switch allocation management tables 53 and 54 in the information processing system (FIG. 4) according to the third embodiment will be described with reference to FIGS.
  • the downstream ports 1, 2, and 3 of the server chassis 101 are connected to the upstream ports 1 of the IO chassis 121, 122, and 123, respectively.
  • downstream ports 1, 2, and 3 of the server chassis 102 are connected to the upstream port 2 of the IO chassis 121, 122, and 123, respectively, and the downstream ports 1, 2, and 3 of the server chassis 103 are connected to the IO chassis 121, 122, respectively. , 123 are connected to upstream ports 3 respectively.
  • FIG. 14 is an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 253 on the server chassis 101-103.
  • the server blade 201 connected to the upstream port 1 uses the virtual switch 1.
  • the server blades 202, 203, and 204 connected to the upstream ports 2, 3, and 4 use the virtual switches 2, 3, and 4, respectively.
  • FIG. 15 is a virtual switch-downstream port assignment table 54 in the MR-PCIe switch 25 on the server chassis 101-103.
  • the virtual downstream ports 1 of the virtual switches 1 to 4 are connected to the virtual ports 1 to 4 of the physical downstream port 1.
  • the virtual downstream ports 2, 3, and 4 of the virtual switches 1 to 4 are connected to the virtual ports 1 to 4 of the physical downstream ports 2, 3, and 4, respectively.
  • the server blades 201 to 204 share the downstream ports 1 to 3 of the MR-PCIe switch 25 on the server chassis 101 to 103, and the server blades 201 to 204 use the virtual ports 1 to 4. can do.
  • FIG. 16 is an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 13 on the IO chassis 121-123. Since the upstream port 1 of the IO chassis 121 to 123 is connected to the downstream port 1 of the server chassis 101 and the downstream port 1 of the server chassis 101 is shared by the server blades 201 to 204, the virtual switch of the IO chassis 121 1 to 4 can be used by the server blades 201 to 204 on the server chassis 101. Similarly, the server blades 201 to 204 on the server chassis 102 can use the virtual switches 5 to 8 and the server blades 201 to 204 on the server chassis 103 can use the virtual switches 9 to 12.
  • FIG. 17 is a virtual switch-downstream port assignment table 54 in the MR-PCIe switch 13 on the IO chassis 121. Downstream ports 1-8 of the PCIe switch on the IO chassis are connected to PCIe slots 141-148. The virtual downstream ports 1 to 8 of the virtual switches 1 to 12 of the IO chassis 121 are connected to the physical downstream ports 1 to 8.
  • Each of the allocation tables shown in FIGS. 14 to 17 is created by processing means (CPU and software executed therein) in the management console 32 and transferred to the management microcomputer 51 in the MR-PCIe switch.
  • the server blades 201 to 204 of the server chassis 101 to 1-3 are set to share the PCIe slots of the IO chassis 121 to 8-3.
  • sharing of the PCIe cable and the PCIe wiring will be described.
  • Example 2 is cited.
  • the MR-PCIe switch adds a virtual port number 1802 as a tag to the PCIe packet 1801 shown in FIG. This virtual port number is added based on the virtual switch-downstream port assignment table 54 described above. For example, as shown in FIG. 19, the PCIe packet A issued from the server blade 201 on the server chassis 101 enters the upstream port 1 of the MR-PCIe switch 25.
  • the virtual switch 1 is entered according to the upstream port-virtual switch assignment table 53 and further sent to the virtual port 1 of the downstream port 1 according to the virtual switch-downstream port assignment table 54.
  • the PCIe packet A is issued with the virtual port “1” attached to the tag, and is sent to the PCIe cable between the server chassis 101 and the IO chassis 121.
  • the PCIe packet enters the MR-PCIe switch 13 on the IO chassis 121 and enters the virtual switch 1 according to the upstream port-virtual switch assignment table 53.
  • routing is performed by an address or RID according to the PCIe specification, and is sent to the virtual port 1, for example.
  • the PCIe packet B issued from the server blade 201 on the server chassis 101 is issued with the virtual port “2” attached to the tag and sent to the PCIe cable 15 between the server chassis 101 and the IO chassis 121. . Then, it is issued with the tag of the virtual port “2” and sent from the MR-PCIe switch 13 to the PCIe slot 141.
  • the PCIe packet C issued from the server blade 201 on the server chassis 102 is issued with a virtual port “1” attached to the tag, and is sent to the PCIe cable 15 between the server chassis 102 and the IO chassis 121.
  • the PCIe packet D issued from the server blade 202 on the server chassis 102 is issued with a virtual port “1” attached to the tag, and is sent to the PCIe cable 15 between the server chassis 102 and the IO chassis 121. From the MR-PCIe switch 13, the virtual port “6” is added to the PCIe slot 141.
  • the user operates the management console 32 and inputs the system configuration to be constructed to the switch management microcomputer.
  • the user inputs the ID and IP address of each server chassis and the ID and IP address of each IO chassis from the management console 32.
  • These assignments are as shown in FIG. 20 and are registered in the storage means in the management console 32.
  • the management console 32 checks the LAN connection to see if it can communicate with the management microcomputer 51 of each server chassis and IO chassis (FIG. 23).
  • the user inputs information related to the server chassis and expansion IO chassis belonging to the system (server group) from the management console 32, and registers the information in the storage means (FIG. 21).
  • the server group refers to a group of server chassis and expansion IO chassis connected by an MR-PCIe cable (each group as shown in FIG. 1, FIG. 3, or FIG. 4).
  • the user registers, from the management console 32, which server blade on which server chassis each PCIe slot on the IO chassis shares with the storage means (FIG. 22).
  • the management console 32 creates an upstream port-virtual switch allocation table 53 and a virtual switch-upstream port allocation table 54 based on the registration information, and stores these allocation tables in the MR-PCIe switch 25 on the server chassis 10, and This is distributed to each management microcomputer 51 in the MR-PCIe switch 13 on the IO chassis.
  • Each switch management microcomputer 51 determines the server chassis ID, IO chassis ID, and port number to which the connected switch belongs, based on this allocation table. Thereafter, the management microcomputer 51 on the server chassis displays the indicator (for example, LED) mounted on the port and the connection status of the PCIe cable to the user while communicating with the management microcomputer 51 on the IO chassis. Instruct.
  • the management microcomputer 51 on the server chassis refers to the server group port connection allocation table (FIG. 22) distributed from the management console, and the server chassis 101 downstream port “1” and the IO chassis 121 upstream port. Instructs connection of “1”.
  • the management microcomputer 51 checks the connection state of the link of these two ports to confirm whether they are connected correctly. This check is performed based on whether or not the management microcomputer 51 can recognize a unique ID preset in each port. As a result of the connection check, when the connection is correct, the green LED mounted on the port is turned off, and the process proceeds to the next cable check. That is, it instructs to connect the downstream port “1” of the server chassis 101 and the upstream port “2” of the IO chassis 121.
  • the green LED mounted on the two ports is turned on. Further, when the connection is wrong, the LED mounted on the two ports connected incorrectly is lit in red. When link down is confirmed by removing the cable, the green LEDs of the two ports to be originally connected are turned on. Thereafter, when the correct connection is confirmed, the green LED is turned off, and the next cable check, that is, the connection between the downstream port “1” of the server chassis 101 and the upstream port “2” of the IO chassis 121 is instructed. In this way, while updating the downstream port numbers 1 to i of the server chassis 101 and the upstream port numbers 1 to j of the IO chassis 121, all the upstream ports registered in the allocation table of FIG.
  • the management microcomputer 51 of the server chassis 101 instructs connection between the downstream port 2 of the server chassis 101 and the upstream port 1 of the IO chassis 122. Similarly, all the ports are connected by instructing the user to connect using the LEDs.
  • FIG. 1 is a configuration diagram of an information processing system according to Embodiment 1.
  • FIG. 1 is a configuration diagram of a server chassis 10 in an information processing system according to a first embodiment.
  • FIG. 6 is a configuration diagram of an information processing system according to a second embodiment.
  • FIG. 10 is a configuration diagram of an information processing system according to a third embodiment.
  • the block diagram of MR-PCIe switch. 6 is a diagram illustrating an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 25 of the server chassis 10 according to the first embodiment.
  • FIG. FIG. 6 is a diagram showing a virtual switch-downstream port assignment table 54 in the MR-PCIe switch 25 of the server chassis 10 according to the first embodiment.
  • FIG. 6 is a diagram illustrating an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 13 of the IO chassis 12 according to the first embodiment.
  • FIG. 6 is a diagram illustrating a virtual switch-downstream port assignment table 54 in the MR-PCIe switch 13 of the IO chassis 12 according to the first embodiment.
  • FIG. 10 is a diagram illustrating an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 25 of the server chassis 10 according to the second embodiment. The figure which shows the virtual switch-downstream port allocation table 54 in MR-PCIe switch 25 of the server chassis 10 in Example 2.
  • FIG. 6 is a diagram illustrating an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 13 of the IO chassis 12 according to the first embodiment.
  • FIG. 10 is a diagram illustrating an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 25 of the server chassis 10 according to the second embodiment.
  • FIG. 10 is a diagram illustrating an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 13 of the IO chassis 12 according to the second embodiment.
  • FIG. 10 is a diagram illustrating a virtual switch-downstream port assignment table 54 in the MR-PCIe switch 13 of the IO chassis 12 according to the second embodiment.
  • FIG. 10 is a diagram illustrating an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 25 of the server chassis 10 according to the third embodiment.
  • FIG. 10 is a diagram illustrating a virtual switch-downstream port assignment table 54 in the MR-PCIe switch 25 of the server chassis 10 according to the third embodiment.
  • FIG. 10 is a diagram illustrating an upstream port-virtual switch allocation table 53 in the MR-PCIe switch 13 of the IO chassis 12 according to the third embodiment.
  • 10 is a diagram illustrating a virtual switch-downstream port assignment table 54 in the MR-PCIe switch 13 of the IO chassis 12 according to the third embodiment.
  • FIG. The figure which shows the structure of a multi-route transaction packet. The figure which shows the example of routing of a multi-route transaction packet. The figure which shows the allocation table of server chassis ID-IP address and IO chassis-IP address. The figure which shows the server chassis ID and IO chassis ID allocation table to a server group. The figure which shows the sharing map of a PCIe slot. The figure which shows the operation example of a connection check of a server chassis and IO chassis. The figure which shows the example of IO expansion in the conventional computer system.

Abstract

　単一の情報処理装置において、多くの入出力装置を接続可能なシステム、複数のサーバから入出力装置を共有する安価なシステムを柔軟に実現する。　サーバシャーシは、プロセッサ、メモリ、及びルートコンプレックスを持つ複数のサーバブレードと、各サーバブレードと接続される第１のマルチルート対応ＰＣＩｅスイッチを有し、ＩＯシャーシは、入出力装置が装着される複数のＰＣＩeスロットと、各ＰＣＩe スロットと接続される第2のマルチルート対応ＰＣＩｅスイッチを有する、情報処理システムにおいて、第１のマルチルート対応ＰＣＩｅスイッチと第２のマルチルート対応ＰＣＩｅスイッチをＰＣＩｅケーブルで接続する。

Description

情報処理システム
　本発明は、情報処理システムに係り、特に、ＰＣＩe(Peripheral Component Interconnect Express)規格を用いて、コンピュータと複数の入出力装置（ＩＯ）を接続して、ＩＯ集約や共有、拡張を実現する情報処理システム、及び情報処理システムにおけるＰＣＩｅケーブルの接続確認方法に関するものである。
　大規模な情報処理システムにおいて、１つコンピュータに多くのＩＯを接続する場合、一般的に、拡張ＩＯシャーシを用いて多数のＩＯを搭載している。例えば、図２４に示すような、コンピュータシステムにおいて、メモリ２４０１及びＣＰＵ２４０２、ルートコンプレックス２４０３、ＰＣＩｅスロット２４０４を有するサーバシャーシ２４０と、ＰＣＩｅスイッチ２４２１及びＰＣＩｅスロット２４２２を有する拡張ＩＯシャーシ２４２を接続する場合、サーバシャーシ２４０のＰＣＩｅスロット２４０４に、パススルーカードを接続し、そのパススルーカードと拡張ＩＯシャーシ２４２の間をＰＣＩｅケーブル２４４で接続することによって、ＩＯの拡張を実現している。
　また、コンピュータシステムの原価を低減するために、１つのＩＯを複数のコンピュータで共有したいという要求がある。そのために、マルチルートＰＣＩｅ技術を用いて、サーバシャーシ内にて複数のサーバブレードから１つのＩＯを共有する。例えば、従来、１つのコンピュータで専有することしか出来なかったＩＯを、複数のコンピュータから発行されたトランザクションに、そのトランザクションの発行元のコンピュータを示すタグをつけることにより、複数のコンピュータからの共有を実現する。
ＰＣＩe技術を使用した情報処理システムに関して、例えば、特許文献１には、１つのホストＣＰＵセット３１０がＰＣルートコンプレックス３５０及びＰＣＩeスイッチ３６０を介してＰＣＩeエンドポイント３７０－３９０に接続して、ＰＣＩルートコンプレックスの入出力を仮想化する手法（図３）や、複数のホストシステム１０１０，１０２０がＭＲＡスイッチを介して、そのエンドポイントである仮想プレーン１０４０，１０５０に接続したコンピュータシステム（図１０）が開示されている。
特開２００８－１５２７８３公報
マルチルートＰＣＩｅ技術は、コスト削減のため、ＩＯリソースを共有することで、効率的に使用することを目的とした技術であり、従来、マルチルートＰＣＩｅに対応した拡張ＩＯを持つ筐体とケーブル接続をしてＩＯを拡張することが出来なかった。また、マルチルートＰＣＩｅに対応した拡張ＩＯの筐体を複数のサーバシャーシとケーブル接続して共有する構成も実現されていない。また、拡張ＩＯの筐体によってＩＯを拡張することは可能であるが、ＩＯを共有する具体的な技術的手段は実現していない。
また、上記特許文献１に記載された、ＰＣＩｅ技術を利用したデータ処理システムはいずれも、同じマルチルート・ブレード・クラスタ・システム内の個別のブレードに関するものであり、当該ブレードを有するコンピュータが、ＩＯシャーシとどのように接続される、及び複数のコンピュータと１つＩＯシャーシとの接続、更には１のコンピュータと複数のＩＯシャーシとの接続等については、何ら記載されていない。
本発明の目的は、多数のＩＯの接続を可能とし、かつ複数のサーバから多数のＩＯを共有することが可能な、ＰＣＩｅ技術を利用した情報処理システム及びＰＣＩｅケーブルの接続確認を実現することにある。
　本発明は、好ましくは、プロセッサ、メモリ、及びルートコンプレックスを持つ複数のサーバブレードと、該サーバブレードと接続される第１のマルチルート対応ＰＣＩｅスイッチを有するサーバシャーシと、
入出力装置が装着される複数のＰＣＩeスロットと、該ＰＣＩe スロットと接続される第2のマルチルート対応ＰＣＩｅスイッチを有するＩＯシャーシとを備え、該第１のマルチルート対応ＰＣＩｅスイッチと該第２のマルチルート対応ＰＣＩｅスイッチをＰＣＩｅケーブルで接続してなる情報処理システムである。
好ましい例では、1台の前記サーバシャーシの前記第１のマルチルート対応ＰＣＩｅスイッチは、複数の前記ＩＯシャーシの第２のマルチルート対応ＰＣＩｅスイッチに接続される。
また、好ましい他の例によれば、複数の前記サーバシャーシの前記第１のマルチルート対応ＰＣＩｅスイッチは、１台の前記ＩＯシャーシの第２のマルチルート対応ＰＣＩｅスイッチに接続される。
また、好ましい他の例によれば、複数の前記サーバシャーシの前記第１のマルチルート対応ＰＣＩｅスイッチは、複数の前記ＩＯシャーシの第２のマルチルート対応ＰＣＩｅスイッチに接続される。
また、好ましくは、前記第１のマルチルート対応ＰＣＩｅスイッチは、前記サーバブレードが接続される複数の上流ポートと、複数の下流ポートと、複数の仮想スイッチと、該複数の上流スイッチと該複数の仮想スイッチの接続を切り替える上流スイッチと、該複数の仮想スイッチと該複数の下流ポートの接続を切り替える下流スイッチと、該複数の上流スイッチと該複数の仮想スイッチの接続の割当てを管理する上流ポート－仮想スイッチ割当表と、該複数の仮想スイッチと該複数の下流ポートの接続の割当てを管理する仮想スイッチ－下流ポート割当表と、該上流ポート－仮想スイッチ割当表及び該仮想スイッチ－下流ポート割当表の設定を管理する第１の管理マイコンを有し、該上流ポート－仮想スイッチ割当表によって該上流スイッチの切り替えを制御し、該仮想スイッチ－下流ポート割当表によって該下流スイッチの切り替えを制御して、該サーバシャーシのサーバブレードと前記ＩＯシャーシの前記第２のマルチルート対応ＰＣＩｅスイッチとを接続する。
また、好ましくは、前記第２のマルチルート対応ＰＣＩｅスイッチは、前記第１のマルチルート対応ＰＣＩｅスイッチと接続される複数の上流ポートと、該ＩＯシャーシのＰＣＩeスロットと接続される複数の下流ポートと、複数の仮想スイッチと、該複数の上流スイッチと該複数の仮想スイッチの接続を切り替える上流スイッチと、該複数の仮想スイッチと該複数の下流ポートの接続を切り替える下流スイッチと、該複数の上流スイッチと該複数の仮想スイッチの接続の割当てを管理する上流ポート－仮想スイッチ割当表と、該複数の仮想スイッチと該複数の下流ポートの接続の割当てを管理する仮想スイッチ－下流ポート割当表と、該上流ポート－仮想スイッチ割当表及び該仮想スイッチ－下流ポート割当表の設定を管理する第２の管理マイコンを有し、該上流ポート－仮想スイッチ割当表によって該上流スイッチの切り替えを制御し、該仮想スイッチ－下流ポート割当表によって該下流スイッチの切り替えを制御して、該サーバシャーシのサーバブレードの前記第１のマルチルート対応ＰＣＩｅスイッチと該ＩＯシャーシのＰＣＩeスロットとを接続する。
また、好ましくは、前記第１及び第２の管理マイコンは、ＬＡＮケーブルを介して管理コンソールに接続され、該管理コンソールから入力される設定情報に基づき、該第１及び第２の管理マイコンは、前記上流ポート－仮想スイッチ割当表及び前記仮想スイッチ－下流ポート割当表を作成する。
　本発明に係るＰＣＩｅケーブルの接続確認方法は、好ましくは、サーバシャーシに備えられた、サーバブレードと接続される第１のマルチルート対応ＰＣＩｅスイッチと、ＩＯシャーシに備えられた、入出力装置が装着される複数のＰＣＩeスロットと接続される第２のマルチルート対応ＰＣＩｅスイッチの間を、ＰＣＩｅケーブルで接続してなる情報処理システムにおけるＰＣＩｅケーブルの接続確認方法であって、前記第１及び第２のマルチルート対応ＰＣＩｅスイッチが有する管理マイコンの実行の下、予め設定された、上流ポート－仮想スイッチの割当てを規定する第１割当表と、仮想スイッチ－下流ポートの割当てを規定する第２割当表に基づいて、各ポートが対象となるポートに正しく接続されているかを順次確認し、
該確認の結果を、対象となるポートに実装された表示子に表示することを特徴とするＰＣＩｅケーブルの接続確認方法として構成される。
また、好ましい例では、前記第１管理表及び前記第２管理表は、該サーバブレード及びＩＯシャーシに接続された管理コンソールで作成され、該管理コンソールから各該サーバブレード及びＩＯシャーシへ配信される。
　本発明によれば、システムの要求に応じて、多数のＩＯの接続することが可能でかつ１又は複数のサーバから多数のＩＯを共有することが可能な、ＰＣＩｅ技術を利用した情報処理システムを実現することができる。すなわち、サーバシャーシ内の複数のサーバブレードを集約する第１のＭＲ－ＰＣＩｅスイッチと、複数のＩ/Ｏを接続可能な第２のＭＲ－ＰＣＩｅスイッチとをＰＣＩｅケーブル配線を接続することで、１又は複数のサーバブレードが１又は複数のＩＯシャーシを共有することが可能となる。
　以下、図面を用いて本発明の実施例を詳細に説明する。
[実施例１]
　図１はＩＯ拡張した情報処理システムの構成例を示す。
１台のサーバシャーシ１０は、ＰＣＩｅケーブル１５を介して３台のＩＯシャーシ１２１～１２３（総称して１２と示す）と接続される。サーバシャーシ１０の具体的な構成は後述するが、サーバシャーシ１０は、主に４つのサーバブレード２０１～２０４と、マルチルート（ＭＲ）－ＰＣＩeスイッチ２５を有し、このＭＲ－ＰＣＩeスイッチ２５によって、複数のＩＯシャーシ１２と接続される。
ＩＯシャーシ１２は、それぞれＭＲ－ＰＣＩｅスイッチ１３と、ＩＯを搭載する８個のＰＣＩeスロット１４１～１４８（総称して１４と示す）を有する。ＩＯシャーシ１２の各ＭＲ－ＰＣＩｅスイッチ１３は、ＰＣＩeケーブル１５によりサーバシャーシ１０のＭＲ－ＰＣＩｅスイッチ２５と接続される。
この接続構成によって、サーバシャーシ１内のサーバブレード２０１～２０４は、最大２４個のＰＣＩｅスロット（８個のＰＣＩeスロット×３台のＩＯシャーシ）に対しアクセスすることが可能となる。
また、サーバシャーシ１０及びＩＯシャーシ１２の各ＭＲ－ＰＣＩeスイッチ２５，１３は、ＬＡＮスイッチ３１を介して管理コンソール３２に接続される。管理コンソール３２は、例えばパーソナルコンピュータで構成され、入出力機能及びハードディスク等の記憶手段を有する。
ユーザ（システム管理者）は、管理コンソール３２を操作して、サーバシャーシ１０とＩＯシャーシ１２との接続構成を構築し、またＩＯスロット１４へのＩＯの装着を監視することができる。
　　図２は、サーバシャーシ１０の詳細な構成例を示す。
サーバシャーシ１０は、４台のサーバブレード２０１～２０４（総称して２０と示す）と、バックプレーン２４と、ＭＲ－ＰＣＩｅスイッチ２５を有して構成される。サーバブレード２０は、メモリ２１、プロセッサ（ＣＰＵ）２２、ＣＵＰを接続するための複数のＰＣＩeポートを持つルートコンプレックス２３を有する。バックプレーン２４は、サーバブレード２０内のルートコンプレックス２３とＭＲ－ＰＣＩｅスイッチ２５を接続する。
サーバシャーシ１０には最大４台のサーバブレード２０が実装可能であるが、必ずしも最大４台のサーバブレードが装着されている必要はない。
[実施例２]
　図３は、複数のサーバシャーシが１台のＩＯを共有する情報処理システムの構成例である。
３台のサーバシャーシ１０１～１０３（総称して１０と示す）が、ＰＣＩｅケーブル１５を介して１台のＩＯシャーシ１２１に接続して、情報処理システムが構成される。サーバシャーシ１０及びＩＯシャーシ１３の構成、ＬＡＮスイッチ３１、管理コンソール３２等は、図１及び図２に示したものと同じである。
各サーバシャーシ１０は、それぞれ４台のサーバブレード２０を有するので、最大１２台のサーバブレード２０から、ＩＯシャーシ１２１内の８個のＰＣＩｅスロット１４（即ち８台のＩＯ）を共有することが可能である。
[実施例３]
　図４は、複数のサーバシャーシ１０１～１０３が複数のＩＯ１２１－１２３を共有する情報処理システムの構成例である。なお、サーバシャーシ１０及びＩＯシャーシ１３の構成は、図１及び図２に示したものと同じである。ＬＡＮスイッチ３１や管理コンソール３２の図示は省略してある。
この構成によれば、１台のサーバブレード２０１が、それぞれのＰＣＩｅスロット１４を使用して、最大２４個のＩＯと接続することが可能である。また、１個のＰＣＩｅスロット１４を最大１２台のサーバブレード２０で共有することが可能となる。
　サーバシャーシ１０のＭＲ－ＰＣＩｅスイッチ（第１のＭＲ－ＰＣＩｅスイッチ）と、ＩＯシャーシ１２の（第２のＭＲ－ＰＣＩｅスイッチ）とをＰＣＩｅケーブルで接続することにより、システム（ユーザ)の要求により、接続するサーバシャーシ数、拡張ＩＯシャーシ数を柔軟に変更することが出来る。また、第１及び第２からなる２段のＭＲ－ＰＣＩeスイッチにより、サーバブレードとＰＣＩｅスロットの接続を柔軟に行えるようになる。
　図５は、ＭＲ－ＰＣＩｅスイッチの詳細な構成を示す。
サーバシャーシ１０及びＩＯシャーシ１２内のマルチルートＰＣＩｅスイッチ２５、１３は、それぞれが持つポートの接続先が異なるが、内部の構成は同じである。
ＭＲ－ＰＣＩｅスイッチは、スイッチの設定を管理する管理マイコン（マイクロＣＰＵ）５１と、スイッチＬＳＩ５２を有する。
スイッチＬＳＩ５２は、４つの上流ポートと、８つの下流ポートを持ち、ＭＲ－ＰＣＩeスイッチの機能を実現する。その内部構成として、１６個の仮想スイッチ５７と、上流ポートと仮想スイッチ５７を接続する上流接続スイッチ１５と、仮想スイッチ５７と下流ポートとを接続する下流スイッチ１６と、上流ポートと仮想スイッチ５７の割当てを管理する上流ポート－仮想スイッチ割当表５３と、仮想スイッチ５７と下流ポートの割当てを管理する仮想スイッチ－下流スイッチ割当表５４を有する。
管理マイコン５１は、またＬＡＮスイッチ３１に接続され、システム（ユーザ）の要求により管理コンソール３２からの指示によって、管理マイコン５１の制御の下、管理表５３，５４の内容が設定、変更される。
[実施例１におけるスイッチの割当管理]
次に、図６～図９を参照して、実施例１の情報処理システム（図１）におけるスイッチ割当管理表５３，５４を用いたスイッチの割当てについて説明する。
ここで、サーバシャーシ１０１のＭＲ－ＰＣＩｅスイッチ２５は４つの上流ポートを使用して４つのサーバブレードに接続可能であり、また４つの下流ポートを使用して４つのＩＯシャーシに接続可能であるが、以下の説明では、ＭＲ－ＰＣＩｅスイッチ２５の上流ポートには１つのサーバブレード２０１が接続され、また３つの下流ポートを使用して３つのＩＯシャーシ１２のＭＲ－ＰＣＩeスイッチ１３が接続されるものとする。
　図６は、サーバシャーシ１０１のＭＲ－ＰＣＩｅスイッチ２５内の上流ポート－仮想スイッチ割当表５３である。１つの上流ポート１に接続されるサーバブレード２０１が、１つの仮想スイッチ１を使用することを示している。
　図７は、同じく、サーバシャーシ１０１のＭＲ－ＰＣＩｅスイッチ２５内の仮想スイッチ－下流ポート割当表５４である。仮想スイッチ１の各仮想下流ポート１～４が物理的な下流ポート１～４に接続されている。
　図６及び図７のポートの割当てにより、例えばサーバブレード２０１がサーバシャーシ１０上のＭＲ－ＰＣＩｅスイッチ２５の下流ポート１～４を占有することが可能となる。
　図８は、ＩＯシャーシ１２１～１２３にあるＭＲ－ＰＣＩｅスイッチ１３内の上流ポート－仮想スイッチ割当表５３である。ＩＯシャーシ１２１の上流ポート１がサーバシャーシ１０の下流ポート１と接続されているため、ＩＯシャーシ１２１の仮想スイッチ１はサーバブレード２０１が使用する。同様に、ＩＯシャーシ１２２、１２３内の仮想スイッチ１もサーバブレード２０１が使用する。
　図９は、ＩＯシャーシ１２１～１２３にあるＭＲ－ＰＣＩｅスイッチ１３内の仮想スイッチ－下流ポート割当表５４である。ＩＯシャーシ上のＰＣＩｅスイッチ１３の下流ポート１～８は、ＰＣＩｅスロット１４１～１４８に接続される。ＩＯシャーシ１２１の仮想スイッチの各仮想下流ポート１～８は、物理的な下流ポート１～８に接続されている。
図６～図８に示される各割当表は、管理コンソール３２内の処理手段（ＣＰＵ及びそこで実行されるソフトウェア）によって作成され、ＭＲ－ＰＣＩeスイッチ内の管理マイコン５１に転送される。
　上記の割当てにより、１台のサーバブレード２０１は、３台のＩＯシャーシ１２１～１２３の全てのＰＣＩｅスロット（即ち合計２４個のＩＯ）を使用することが可能となる。
[実施例２におけるスイッチの割当管理]
次に、図１０～図１３を参照して、実施例２の情報処理システム（図３）におけるスイッチ割当管理表５３，５４を用いたスイッチの割当てについて説明する。
　図１０は、サーバシャーシ１０１～１０３上のＭＲ－ＰＣＩｅスイッチ２５内の上流ポート－仮想スイッチ割当表５３である。上流ポート１に接続されるサーバブレード２０１が仮想スイッチ１を使用する。同様に、上流ポート２，３，４に接続されるサーバブレード２０２，２０３，２０４が仮想スイッチ２、３、４を使用することを示している。
　図１１は、サーバシャーシ１０１～１０２上のＭＲ－ＰＣＩｅスイッチ２５内の仮想スイッチ－下流ポート割当表５４である。仮想スイッチ１～４の各仮想下流ポート１が物理的な下流ポート１の仮想ポート１～４に接続されている。
　図１０、図１１のポートの割当てにより、サーバブレード２０１～２０４がサーバシャーシ１０１－１０３上のＭＲ－ＰＣＩｅスイッチ５３の下流ポート１を共有し、サーバブレード２０１～２０４が仮想ポート１～４を使用することが可能となる。
　図１２は、ＩＯシャーシ１２１上のＭＲ－ＰＣＩｅスイッチ１３内の上流ポート－仮想スイッチ割当表５３である。ＩＯシャーシ１２１の上流ポート１がサーバシャーシ１０１の下流ポート１と接続されているため、また、サーバシャーシ１０１の下流ポート１は、サーバブレード２０１～２０４で共有されているため、ＩＯシャーシ１２１の仮想スイッチ１～４はサーバシャーシ１０１上のサーバブレード２０１～２０４が使用する。同様に、仮想スイッチ５～８は、サーバシャーシ１０２上のサーバブレード２０１～２０４が使用し、仮想スイッチ９～１２は、サーバシャーシ１０３上のサーバブレード２０１～２０４が使用する。
　図１３は、ＩＯシャーシ１２１上のＭＲ－ＰＣＩｅスイッチ５４内の仮想スイッチ－下流ポート割当表である。ＩＯシャーシ１２１のＰＣＩｅスイッチの下流ポート１～８は、ＰＣＩｅスロット１４１～１４８に接続される。ＩＯシャーシ１２１の各仮想スイッチ１～１２の仮想下流ポート１～８は、物理的な下流ポート１～８に接続されている。
図９～図１３に示される各割当表は、管理コンソール３２内の処理手段（ＣＰＵ及びそこで実行されるソフトウェア）によって作成され、ＭＲ－ＰＣＩeスイッチ内の管理マイコン５１に転送される。
　以上の設定により、サーバシャーシ１０１～１０３のサーバブレード２０１～２０４はＩＯシャーシ１２１の各ＰＣＩｅスロット１４１～１４８を共有することができる。
 [実施例３におけるスイッチの割当管理]
次に図１４～１７を参照して、実施例３の情報処理システム（図４）におけるスイッチ割当管理表５３，５４を用いたスイッチの割当てについて説明する。
この例では、サーバシャーシ１０１の下流ポート１，２，３が、ＩＯシャーシ１２１，１２２，１２３の上流ポート１にそれぞれ接続している。同様に、サーバシャーシ１０２の下流ポート１，２，３が、ＩＯシャーシ１２１，１２２，１２３の上流ポート２にそれぞれ接続し、サーバシャーシ１０３の下流ポート１，２，３が、ＩＯシャーシ１２１，１２２，１２３の上流ポート３にそれぞれ接続している。
　図１４は、サーバシャーシ１０１～１０３上のＭＲ－ＰＣＩｅスイッチ２５３内の上流ポート－仮想スイッチ割当表５３である。上流ポート１に接続されるサーバブレード２０１が仮想スイッチ１を使用する。同様に、上流ポート２，３，４に接続されるサーバブレード２０２，２０３，２０４が、仮想スイッチ２，３，４をそれぞれ使用する。
　図１５は、サーバシャーシ１０１～１０３上のＭＲ－ＰＣＩｅスイッチ２５内の仮想スイッチ－下流ポート割当表５４である。仮想スイッチ１～４の各仮想下流ポート１が、物理的な下流ポート１の仮想ポート１～４に接続されている。同様に、仮想スイッチ１～４の各仮想下流ポート２，３，４が、物理的な下流ポート２，３，４の仮想ポート１～４にそれぞれ接続されている。
　図１４、図１５の設定により、サーバブレード２０１～２０４がサーバシャーシ１０１～１０３上のＭＲ－ＰＣＩｅスイッチ２５の下流ポート１～３を共有し、サーバブレード２０１～２０４が仮想ポート１～４を使用することができる。
　図１６は、ＩＯシャーシ１２１～１２３上のＭＲ－ＰＣＩｅスイッチ１３内の上流ポート－仮想スイッチ割当表５３である。ＩＯシャーシ１２１～１２３の上流ポート１がサーバシャーシ１０１の下流ポート１に接続され、かつ、サーバシャーシ１０１の下流ポート１が、サーバブレード２０１～２０４で共有されているため、ＩＯシャーシ１２１の仮想スイッチ１～４をサーバシャーシ１０１上のサーバブレード２０１～２０４が使用することができる。同様に、仮想スイッチ５～８をサーバシャーシ１０２上のサーバブレード２０１～２０４が使用し、仮想スイッチ９～１２をサーバシャーシ１０３上のサーバブレード２０１～２０４が使用することができる。
　図１７は、ＩＯシャーシ１２１上のＭＲ－ＰＣＩｅスイッチ１３内の仮想スイッチ－下流ポート割当表５４である。ＩＯシャーシ上のＰＣＩｅスイッチの下流ポート１～８は、ＰＣＩｅスロット１４１～１４８に接続される。ＩＯシャーシ１２１の各仮想スイッチ１～１２の仮想下流ポート１～８は、物理的な下流ポート１～８に接続される。
図１４～図１７に示される各割当表は、管理コンソール３２内の処理手段（ＣＰＵ及びそこで実行されるソフトウェア）によって作成され、ＭＲ－ＰＣＩeスイッチ内の管理マイコン５１に転送される。
　以上により、サーバシャーシ１０１～１－３のサーバブレード２０１～２０４がＩＯシャーシ１２１～８－３の各ＰＣＩｅスロットを共有する設定となる。
[ＰＣＩｅケーブル及びＰＣＩｅ配線の共有化]
　次に、ＰＣＩｅケーブル及びＰＣＩｅ配線の共有化について説明する。この説明では、実施例２を引用する。
ＭＲ－ＰＣＩeスイッチは、図１８に示す、ＰＣＩｅパケット１８０１にタグとして仮想ｐｏｒｔ番号１８０２を付加する。この仮想ｐｏｒｔ番号は前記の仮想スイッチ－下流ポート割当表５４に基づいて付加される。
例えば、図１９に示すように、サーバシャーシ１０１上のサーバブレード２０１から発行されたＰＣＩｅパケットＡは、ＭＲ－ＰＣＩｅスイッチ２５の上流ポート１に入る。上流ポート－仮想スイッチ割当表５３に従って仮想スイッチ１に入り、さらに仮想スイッチ－下流ポート割当表５４に従って下流ポート１の仮想ポート１に送られる。この時、ＰＣＩｅパケットＡはそのタグに仮想ポート「１」を付けて発行され、サーバシャーシ１０１とＩＯシャーシ１２１間のＰＣＩｅケーブルへ送出される。
更に、このＰＣＩｅパケットはＩＯシャーシ１２１上のＭＲ－ＰＣＩｅスイッチ１３に入り、上流ポート－仮想スイッチ割当表５３に従って仮想スイッチ１に入る。仮想スイッチ１内では、ＰＣＩｅの仕様に従い、アドレスもしくはＲＩＤによりルーティングされ、例えば、仮想ポート１に送られる。そして、仮想スイッチ－下流ポート割当表５４に従って下流ポート１の仮想ポート１に送られる。
同様に、サーバシャーシ１０１上のサーバブレード２０１から発行されたＰＣＩｅパケットＢは、そのタグに仮想ポート「２」を付けて発行され、サーバシャーシ１０１とＩＯシャーシ１２１間のＰＣＩｅケーブル１５に送出される。そして、仮想ポート「２」のタグを付けて発行され、ＭＲ－ＰＣＩｅスイッチ１３からＰＣＩｅスロット１４１に送られる。
サーバシャーシ１０２上のサーバブレード２０１から発行されたＰＣＩｅパケットＣは、そのタグに仮想ポート「１」を付けて発行され、サーバシャーシ１０２とＩＯシャーシ１２１間のＰＣＩｅケーブル１５に送出される。そして、仮想ポート「５」のタグを付けて発行され、ＭＲ－ＰＣＩｅスイッチ１３からＰＣＩｅスロット１４１に送られる。
サーバシャーシ１０２上のサーバブレード２０２から発行されたＰＣＩｅパケットＤは、そのタグに仮想ポート「１」を付けて発行され、サーバシャーシ１０２とＩＯシャーシ１２１間のＰＣＩｅケーブル１５に送出され、ＩＯシャーシ１２１のＭＲ－ＰＣＩｅスイッチ１３から、仮想ポート「６」を付けてＰＣＩｅスロット１４１に送られる。
　次に、図２２～図２４を参照して、情報処理システムの構築する方法について説明する。例えば実施例２に（図３）において、ユーザは、管理コンソール３２を操作して、構築したいシステム構成をスイッチ管理マイコンに入力する。そのために、ユーザは、管理コンソール３２から各サーバシャーシのＩＤ及びＩＰアドレスの割当て、及び各ＩＯシャーシのＩＤ及びＩＰアドレスの割当てを入力する。これらの割当ては、図２０に示すようになり、管理コンソール３２内の記憶手段に登録される。
管理コンソール３２は、記憶手段に予め登録されたＩＰアドレスを基に、各サーバシャーシ、ＩＯシャーシの管理マイコン５１と通信できるかＬＡＮの接続チェックを行う(図２３)。
次に、ユーザは、管理コンソール３２からシステム(サーバグループ) に属するサーバシャーシ、拡張ＩＯシャーシに関する情報を入力し、それらの情報を記憶手段に登録する(図２１)。ここで、サーバグループとは、ＭＲ－ＰＣＩeケーブルで接続されているサーバシャーシ、拡張ＩＯシャーシの纏まり（図１或いは図３、図４のようなそれぞれの纏まり）をいう。
さらに、ユーザは管理コンソール３２からＩＯシャーシ上の各ＰＣＩeスロットがどのサーバシャーシ上のどのサーバブレードから共有するかを、記憶手段に登録する（図２２）。
管理コンソール３２は、上記登録情報を基に上流ポート-仮想スイッチ割当表５３および仮想スイッチ－上流ポート割当表５４を作成して、それらの割当表をサーバシャーシ１０上のＭＲ－ＰＣＩｅスイッチ２５、及びＩＯシャーシ上のＭＲ－ＰＣＩｅスイッチ１３にある各管理マイコン５１に配信する。各スイッチ管理マイコン５１は、この割当表を基に、接続先のスイッチの属するサーバシャーシＩＤ、ＩＯシャーシＩＤおよび、ポート番号を判断する。
その後、サーバシャーシ上の管理マイコン５１は、ＩＯシャーシ上の管理マイコン５１と通信しながら、ユーザに対して、ＰＣＩｅケーブルの接続状態を、ポートに実装された表示子（例えばＬＥＤ）を表示することで指示する。
すなわち、サーバシャーシ上の管理マイコン５１は、管理コンソールから配信されたサーバグループのポートの接続割当表（図２２）を参照しながら、サーバシャーシ１０１の下流ポート“１”とＩＯシャーシ１２１の上流ポート“１”の接続を指示する。管理マイコン５１は、この２つのポートのリンクの接続状態をチェックして、正しく接続されているか確認する。このチェックは、各ポートに予め設定された固有のＩＤが、管理マイコン５１で認識できるか否かにより行われる。
上記接続チェックの結果、正しく接続されている時には、ポートに実装されている緑色ＬＥＤの点灯を消去して、次のケーブルのチェックに進む。即ち、サーバシャーシ１０１の下流ポート“１”とＩＯシャーシ１２１の上流ポート“２”の接続を指示する。
一方、上記接続チェックの結果、上記２つのポートがリンクしていない時は、上記２つのポートに実装されている緑色ＬＥＤを点灯させる。また、誤って接続している時には、誤って接続されている２つのポートに実装されているＬＥＤを赤色点灯させる。ケーブル抜去により、リンクダウンが確認されたら、本来の接続すべき２つのポートの緑色ＬＥＤを点灯させる。その後、正しい接続が確認されたら、緑色ＬＥＤを消灯し、次のケーブルのチェック、即ち、サーバシャーシ１０１の下流ポート“１”とＩＯシャーシ１２１の上流ポート“２”の接続を指示する。
このようにして、サーバシャーシ１０１の下流ポートの番号１～iと、ＩＯシャーシ１２１の上流ポートの番号１～ｊを順次更新しながら、図２２の割当表に登録された全ての上流ポートと下流のポートについて接続チェックを行う。
次に、上記と同様にして、サーバシャーシ１０１の管理マイコン５１はサーバシャーシ１０１の下流ポート２とＩＯシャーシ１２２の上流ポート１の接続を指示する。同様にＬＥＤによりユーザに接続指示をすることで全ポート間の接続を行う。
実施例１による情報処理システムの構成図。 実施例１の情報処理システムにおけるサーバシャーシ１０の構成図。 実施例２による情報処理システムの構成図。 実施例３による情報処理システムの構成図。 ＭＲ－ＰＣＩｅスイッチの構成図。 実施例１におけるサーバシャーシ１０のＭＲ－ＰＣＩｅスイッチ２５内の上流ポート－仮想スイッチ割当表５３を示す図。 実施例１におけるサーバシャーシ１０のＭＲ－ＰＣＩｅスイッチ２５内の仮想スイッチ－下流ポート割当表５４を示す図。 実施例１におけるＩＯシャーシ１２のＭＲ－ＰＣＩｅスイッチ１３内の上流ポート－仮想スイッチ割当表５３を示す図。 実施例１におけるＩＯシャーシ１２のＭＲ－ＰＣＩｅスイッチ１３内の仮想スイッチ－下流ポート割当表５４を示す図。 実施例２におけるサーバシャーシ１０のＭＲ－ＰＣＩｅスイッチ２５内の上流ポート－仮想スイッチ割当表５３を示す図。 実施例２におけるサーバシャーシ１０のＭＲ－ＰＣＩｅスイッチ２５内の仮想スイッチ－下流ポート割当表５４を示す図。 実施例２におけるＩＯシャーシ１２のＭＲ－ＰＣＩｅスイッチ１３内の上流ポート－仮想スイッチ割当表５３を示す図。 実施例２におけるＩＯシャーシ１２のＭＲ－ＰＣＩｅスイッチ１３内の仮想スイッチ－下流ポート割当表５４を示す図。 実施例３におけるサーバシャーシ１０のＭＲ－ＰＣＩｅスイッチ２５内の上流ポート－仮想スイッチ割当表５３を示す図。 実施例３におけるサーバシャーシ１０のＭＲ－ＰＣＩｅスイッチ２５内の仮想スイッチ－下流ポート割当表５４を示す図。 実施例３におけるＩＯシャーシ１２のＭＲ－ＰＣＩｅスイッチ１３内の上流ポート－仮想スイッチ割当表５３を示す図。 実施例３におけるＩＯシャーシ１２のＭＲ－ＰＣＩｅスイッチ１３内の仮想スイッチ－下流ポート割当表５４を示す図。 マルチルートトランザクションパケットの構成を示す図。 マルチルートトランザクションパケットのルーティングの例を示す図。 サーバシャーシＩＤ―ＩＰアドレス、ＩＯシャーシ－ＩＰアドレスの割当表を示す図。 サーバグループへのサーバシャーシＩＤ、ＩＯシャーシＩＤ割当表を示す図。 ＰＣＩｅスロットの共有マップを示す図。 サーバシャーシとＩＯシャーシの接続チェックの動作例を示す図。 従来のコンピュータシステムにおけるＩＯ拡張の例を示す図。
符号の説明
１０、１０１～１０３：サーバシャーシ
１２，１２１～１２３：ＩＯシャーシ　
２０１～２０４：サーバブレード　２１：メモリ　２２：ＣＰＵ　２３：ルートコンプレックス　２４：バックプレーン
２５，１３：ＭＲ－ＰＣＩｅスイッチ
１４，１４１～１４８：ＰＣＩｅスロット　１５：ＰＣＩｅケーブル
５１：管理マイコン　５２：ＭＲ－ＰＣＩｅスイッチＬＳＩ
５３：上流ポート－仮想スイッチ割当表
５４：仮想スイッチ－下流ポート割当表
５５：上流ポート－仮想スイッチ接続スイッチ
５６：仮想スイッチ－下流ポート接続スイッチ
５７：仮想スイッチ。

Claims (9)

  1. 　プロセッサ、メモリ、及びルートコンプレックスを持つ複数のサーバブレードと、該サーバブレードと接続される第１のマルチルート対応ＰＣＩｅスイッチを有するサーバシャーシと、
    入出力装置が装着される複数のＰＣＩeスロットと、該ＰＣＩe スロットと接続される第２のマルチルート対応ＰＣＩｅスイッチを有するＩＯシャーシとを備え、
    該第１のマルチルート対応ＰＣＩｅスイッチと該第２のマルチルート対応ＰＣＩｅスイッチをＰＣＩｅケーブルで接続してなる情報処理システム。
  2. 　1台の前記サーバシャーシの前記第１のマルチルート対応ＰＣＩｅスイッチは、複数の前記ＩＯシャーシの第２のマルチルート対応ＰＣＩｅスイッチに接続されることを特徴とする請求項１の情報処理システム。
  3. 　複数の前記サーバシャーシの前記第１のマルチルート対応ＰＣＩｅスイッチは、１台の前記ＩＯシャーシの第２のマルチルート対応ＰＣＩｅスイッチに接続されることを特徴とする請求項１の情報処理システム。
  4. 複数の前記サーバシャーシの前記第１のマルチルート対応ＰＣＩｅスイッチは、複数の前記ＩＯシャーシの第２のマルチルート対応ＰＣＩｅスイッチに接続されることを特徴とする請求項１の情報処理システム。
  5. 前記第１のマルチルート対応ＰＣＩｅスイッチは、前記サーバブレードが接続される複数の上流ポートと、複数の下流ポートと、複数の仮想スイッチと、該複数の上流スイッチと該複数の仮想スイッチの接続を切り替える上流スイッチと、該複数の仮想スイッチと該複数の下流ポートの接続を切り替える下流スイッチと、該複数の上流スイッチと該複数の仮想スイッチの接続の割当てを管理する上流ポート－仮想スイッチ割当表と、該複数の仮想スイッチと該複数の下流ポートの接続の割当てを管理する仮想スイッチ－下流ポート割当表と、該上流ポート－仮想スイッチ割当表及び該仮想スイッチ－下流ポート割当表の設定を管理する第１の管理マイコンを有し、
    該上流ポート－仮想スイッチ割当表によって該上流スイッチの切り替えを制御し、該仮想スイッチ－下流ポート割当表によって該下流スイッチの切り替えを制御して、該サーバシャーシのサーバブレードと前記ＩＯシャーシの前記第２のマルチルート対応ＰＣＩｅスイッチとを接続することを特徴とする請求項１乃至４のいずれかの項記載の情報処理システム。
  6. 前記第２のマルチルート対応ＰＣＩｅスイッチは、前記第１のマルチルート対応ＰＣＩｅスイッチと接続される複数の上流ポートと、該ＩＯシャーシのＰＣＩeスロットと接続される複数の下流ポートと、複数の仮想スイッチと、該複数の上流スイッチと該複数の仮想スイッチの接続を切り替える上流スイッチと、該複数の仮想スイッチと該複数の下流ポートの接続を切り替える下流スイッチと、該複数の上流スイッチと該複数の仮想スイッチの接続の割当てを管理する上流ポート－仮想スイッチ割当表と、該複数の仮想スイッチと該複数の下流ポートの接続の割当てを管理する仮想スイッチ－下流ポート割当表と、該上流ポート－仮想スイッチ割当表及び該仮想スイッチ－下流ポート割当表の設定を管理する第２の管理マイコンを有し、
    該上流ポート－仮想スイッチ割当表によって該上流スイッチの切り替えを制御し、該仮想スイッチ－下流ポート割当表によって該下流スイッチの切り替えを制御して、該サーバシャーシのサーバブレードの前記第１のマルチルート対応ＰＣＩｅスイッチと該ＩＯシャーシのＰＣＩeスロットとを接続することを特徴とする請求項１乃至５のいずれかの項記載の情報処理システム。
  7. 前記第１及び第２の管理マイコンは、ＬＡＮケーブルを介して管理コンソールに接続され、該管理コンソールから入力される設定情報に基づき、該第１及び第２の管理マイコンは、前記上流ポート－仮想スイッチ割当表及び前記仮想スイッチ－下流ポート割当表を作成することを特徴とする請求項５又は６の情報処理システム。
  8. サーバシャーシに備えられた、サーバブレードと接続される第１のマルチルート対応ＰＣＩｅスイッチと、ＩＯシャーシに備えられた、入出力装置が装着される複数のＰＣＩeスロットと接続される第２のマルチルート対応ＰＣＩｅスイッチの間を、ＰＣＩｅケーブルで接続してなる情報処理システムにおけるＰＣＩｅケーブルの接続確認方法であって、
    前記第１及び第２のマルチルート対応ＰＣＩｅスイッチが有する管理マイコンの実行の下、予め設定された、上流ポート－仮想スイッチの割当てを規定する第１割当表と、仮想スイッチ－下流ポートの割当てを規定する第２割当表に基づいて、各ポートが対象となるポートに正しく接続されているかを順次確認し、
    該確認の結果を、対象となるポートに実装された表示子に表示することを特徴とするＰＣＩｅケーブルの接続確認方法。
  9. 前記第１管理表及び前記第２管理表は、該サーバブレード及びＩＯシャーシに接続された管理コンソールで作成され、該管理コンソールから各該サーバブレード及びＩＯシャーシへ配信されることを特徴とする請求項８のＰＣＩｅケーブルの接続確認方法。
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