WO2010035447A1 - 試験モジュール、試験装置および試験方法 - Google Patents

試験モジュール、試験装置および試験方法 Download PDF

Info

Publication number
WO2010035447A1
WO2010035447A1 PCT/JP2009/004720 JP2009004720W WO2010035447A1 WO 2010035447 A1 WO2010035447 A1 WO 2010035447A1 JP 2009004720 W JP2009004720 W JP 2009004720W WO 2010035447 A1 WO2010035447 A1 WO 2010035447A1
Authority
WO
WIPO (PCT)
Prior art keywords
pattern
string
information
pattern string
sequence
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/004720
Other languages
English (en)
French (fr)
Inventor
昭夫 森川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP2010530720A priority Critical patent/JPWO2010035447A1/ja
Priority to CN2009801376813A priority patent/CN102165327A/zh
Publication of WO2010035447A1 publication Critical patent/WO2010035447A1/ja
Priority to US13/048,862 priority patent/US20110282615A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318335—Test pattern compression or decompression
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer

Definitions

  • the present invention relates to a test module, a test apparatus, and a test method.
  • the present invention particularly relates to a test module, a test apparatus, and a test method for compressing and storing a test program used for testing a device under test.
  • This application is related to the following Japanese application and claims priority from the following Japanese application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application. 1. Japanese Patent Application No. 2008-247691 Application Date September 26, 2008
  • the test apparatus performs a test of a device under test (DUT: Device Under Test) to be tested based on a test program.
  • the test program is to compare the instruction to be executed by the test equipment with the test pattern output to each terminal of the device under test or the output pattern output from each terminal of the device under test. Including.
  • a test apparatus that compresses a test program using a repetitive instruction is used for the purpose of reducing the data amount of the test program.
  • an IDXI instruction is executed as a repeat instruction, and the same test pattern can be repeatedly output to each terminal of the DUT for the number of times designated as an operand. That is, in the conventional test apparatus, when the same pattern is continuously used for a plurality of instruction cycles for all terminals, the size of the test program is reduced by using repetitive instructions.
  • Patent Document 1 discloses a test apparatus that stores a test mode sequence in a test mode or a test pattern sequence in a normal mode independently for each instruction in a test pattern memory.
  • a pattern sequence in a format suitable for the operation mode of the DUT is stored in the test pattern memory so that the test program can be effectively compressed.
  • an object of one aspect of the present invention is to provide a test module, a test apparatus, and a test method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • compression information for storing a pattern string, pattern string identification information for identifying a pattern string, and compression information for associating number information for designating the number of repetitions of the pattern string is stored.
  • a storage unit a basic pattern storage unit that stores pattern sequence data including a pattern sequence or pattern sequence identification information in association with an instruction, as a group of basic patterns for a plurality of pattern sequence data, and a processing order of the basic patterns
  • An instruction information storage unit for storing instruction information, a basic pattern reading unit for reading pattern string data included in a basic pattern to be processed indicated by the instruction information from the basic pattern storage unit, and a pattern string read by the basic pattern reading unit
  • the pattern string identification is referred to by referring to the compression information.
  • the pattern sequence reading unit for reading the pattern sequence corresponding to the information and the pattern sequence included in the pattern sequence data read by the basic pattern reading unit or the pattern sequence corresponding to the pattern sequence identification information read by the pattern sequence reading unit And a pattern output unit that repeatedly outputs the number of repetitions specified in (1).
  • the compression information storage unit can store compression information including a predetermined pattern string defined in advance or an arbitrary pattern string defined for each compression information as a pattern string.
  • the compression information storage unit includes a plurality of arbitrary pattern strings as a pattern string, and single pattern string identification information for identifying the whole of the plurality of arbitrary pattern strings as frequency information indicating the number of the plurality of arbitrary pattern strings.
  • the pattern output unit can output a plurality of arbitrary pattern strings as many as specified by the number-of-times information.
  • the compression information storage unit can store, as compression information, a pattern string and pattern string identification information for each input or output channel, and the pattern output unit can output a pattern string for each channel.
  • the compression information storage unit stores the high-speed mode pattern string or the low-speed mode pattern string as the pattern string, and identifies whether the pattern string is the high-speed mode pattern string or the low-speed mode pattern string as the pattern string identification information. Pattern identification information can be stored.
  • the compression information storage unit stores the high-speed mode pattern sequence as all the pattern sequences included in the compression information, and also uses the short bit pattern sequence identification information or one address space that can designate one address space as the pattern sequence identification information.
  • Long bit pattern string identification information that can specify a large address space can be stored, and a predefined high frequency default pattern string that is frequently used can be assigned as a pattern string identified by the short bit pattern string identification information.
  • a low-frequency default pattern string that is used less frequently than a predefined high-frequency default pattern string can be assigned.
  • the compressed information storage unit can store an arbitrary pattern sequence defined for each piece of compressed information as well as a high-speed mode pattern sequence as all pattern sequences included in the compressed information, and can store null data as pattern sequence identification information.
  • a compression information storage unit for storing a pattern string, pattern string identification information for identifying a pattern string, and compression information for associating number information for designating the number of repetitions of the pattern string, and a pattern string or pattern
  • a basic pattern storage unit that stores pattern sequence data including column identification information in association with an instruction as a group of basic patterns for a plurality of pattern sequence data, and an instruction information store that stores instruction information that indicates the processing order of the basic patterns
  • a pattern pattern data included in the pattern pattern data read from the basic pattern storage unit and the pattern string data read out by the basic pattern reading unit
  • the pattern string corresponding to the pattern string identification information with reference to the compression information The pattern string reading unit to be read and the pattern string included in the pattern string data read by the basic pattern reading unit or the pattern string corresponding to the pattern string identification information read by the pattern string reading unit are repeated the number of times specified by the number information.
  • a test apparatus including a pattern output unit that repeatedly outputs.
  • a compressed information storage stage for storing compressed information for associating a pattern string, pattern string identification information for identifying a pattern string, and frequency information for designating the number of repetitions of the pattern string, and a pattern string or pattern
  • a basic pattern storage stage for storing pattern sequence data including column identification information in association with an instruction as a group of basic patterns for a plurality of pattern sequence data, and instruction information storage for storing instruction information for instructing the processing order of the basic patterns
  • the compression information is included when the pattern pattern identification data is included in the pattern pattern data read out in the basic pattern reading stage, and the pattern pattern data read in the basic pattern reading stage. Refer to the pattern to read the pattern string corresponding to the pattern string identification information.
  • the pattern string included in the pattern string data read in the pattern string reading stage and the pattern string data read in the basic pattern reading stage or the pattern string corresponding to the pattern string identification information read in the pattern string reading stage is repeated the number of times specified by the number information. And a pattern output stage for outputting.
  • FIG. 1 shows a configuration of a test module 10 according to the present embodiment.
  • the structure of the sequential pattern generation part 142 and the sequential pattern generation part 146 which concern on this embodiment is shown.
  • An example of the compression information which concerns on this embodiment is shown.
  • An example of the test program which concerns on this embodiment is shown.
  • the compression format of the test program which concerns on this embodiment is shown.
  • An example of the pattern compression information which concerns on the modification of this embodiment is shown.
  • An example of the pattern compression information which concerns on the further modification of this embodiment is shown.
  • An example of the pattern compression information which concerns on the further modification of this embodiment is shown.
  • An example of the pattern compression information which concerns on the further modification of this embodiment is shown.
  • An example of the pattern compression information which concerns on the further modification of this embodiment is shown.
  • FIG. 1 shows a configuration of a test module 10 according to the present embodiment.
  • the test module 10 may be used in a test apparatus that tests the DUT 100 including one or a plurality of terminals, and includes a main memory 102, a central pattern control unit 112, and a plurality of channel blocks 130.
  • the main memory 102 stores the test program of the DUT 100 and records an output pattern output from the DUT 100 as a result of executing the test program.
  • the main memory 102 includes an instruction memory 104, a plurality of test pattern memories 106, a plurality of expected value pattern memories 108, and a digital capture memory 110.
  • the instruction memory 104 stores each instruction included in the test program.
  • the test pattern memory 106 may be an example of a basic pattern storage unit.
  • the test pattern memory 106 stores pattern string data including a pattern string or pattern string identification information in association with an instruction as a group of basic patterns for a plurality of pattern string data.
  • Each of the plurality of test pattern memories 106 is provided corresponding to each terminal of the DUT 100, and stores a test pattern string used for each terminal in association with each instruction, during an instruction cycle period for executing the instruction.
  • the test pattern sequence may be an example of a pattern sequence. For example, when the test module 10 generates a 32-bit signal per instruction cycle and outputs it to the DUT 100, the test pattern memory 106 associates with each instruction and outputs 32 bits during one instruction cycle. A test pattern sequence of 32 test patterns corresponding to the signals of is stored.
  • the expected value pattern memory 108 may be an example of a basic pattern storage unit.
  • the expected value pattern memory 108 stores pattern string data including pattern strings or pattern string identification information in association with instructions as a group of basic patterns for a plurality of pattern string data.
  • Each of the plurality of expected value pattern memories 108 is provided corresponding to each terminal of the DUT 100, and stores an expected value pattern string used for each terminal in association with each instruction for an instruction cycle period for executing the instruction.
  • the expected value pattern sequence may be an example of a pattern sequence, and includes a plurality of expected value patterns to be sequentially compared with a plurality of output patterns sequentially output from the terminals of the DUT 100 during the instruction cycle period.
  • the digital capture memory 110 records an output pattern output from the DUT 100 as a result of executing the test program.
  • the instruction memory 104, the plurality of test pattern memories 106, the plurality of expected value pattern memories 108, and / or the digital capture memory 110 may be provided by being divided into separate memory modules that constitute the main memory 102. These may be provided as different storage areas in the same memory module.
  • the central pattern control unit 112 is connected to the main memory 102 and the plurality of channel blocks 130, and performs a process common to each terminal of the DUT 100.
  • the central pattern control unit 112 includes a pattern list memory 114, a vector generation control unit 116, a central capture control unit 120, and a pattern result memory 122.
  • the pattern list memory 114 may be an example of an instruction information storage unit.
  • the pattern list memory 114 stores instruction information that instructs the processing order of basic patterns.
  • the pattern list memory 114 stores the start / end address of the routine in the instruction memory 104, the start address of the test pattern in the test pattern memory 106, and the expected value pattern in the expected value pattern memory 108 for each of the main routine or each subroutine of the test program. Stores the start address, etc.
  • the vector generation control unit 116 may be an example of an instruction execution unit, and sequentially executes instructions included in the test program of the DUT 100 for each instruction cycle. More specifically, the vector generation control unit 116 sequentially reads out each instruction from the start address to the end address from the pattern list memory 114 and executes them sequentially for each routine.
  • the central capture control unit 120 receives the pass / fail judgment results for each terminal of the DUT 100 from each channel block 130 and totals the pass / fail judgment results of the DUT 100 for each routine.
  • the pattern result memory 122 stores the quality determination result of the DUT 100 for each routine.
  • Each of the plurality of channel blocks 130 is provided corresponding to each terminal of the DUT 100.
  • Each channel block 130 includes a channel pattern generation unit 140, a timing generation unit 160, a driver 170, and a comparator 180.
  • the channel pattern generation unit 140 generates a test pattern sequence or an expected value pattern sequence used for testing the terminal, and compares the output pattern sequence and the expected value pattern sequence of the DUT 100.
  • the channel pattern generation unit 140 includes a default pattern memory 118, a sequential pattern generation unit 142, a format control unit 144, a sequential pattern generation unit 146, a hunt / compare unit 148, a fail capture control unit 150, and a fail capture memory. 152.
  • the default pattern memory 118 may be an example of a compressed information storage unit.
  • the default pattern memory 118 stores compressed information that associates a pattern string, pattern string identification information that identifies the pattern string, and number information that specifies the number of repetitions of the pattern string.
  • the default pattern memory 118 stores a test pattern string and / or an expected value pattern string, that is, a preset default pattern string among the pattern strings in association with default pattern identification information for identifying the default pattern string.
  • the predetermined pattern identification information may be an example of pattern string identification information.
  • the test pattern memory 106 and / or the expected value pattern memory 108 stores the default pattern identification information of the default pattern string instead of the pattern string itself for the same pattern string as the default pattern string.
  • the sequential pattern generation unit 142 receives from the vector generation control unit 116 the start address of the test pattern sequence to be output corresponding to the routine to be executed. Then, the sequential pattern generation unit 142 reads the test pattern sequence from the test pattern memory 106 in order from the start address corresponding to each instruction cycle, and sequentially outputs it to the format control unit 144.
  • the format control unit 144 functions as a test pattern output unit according to the present embodiment together with the driver 170, and converts the test pattern sequence into a format for controlling the driver 170.
  • the sequential pattern generation unit 146 receives the start address of the expected value pattern sequence from the vector generation control unit 116 corresponding to the routine to be executed. Then, the sequential pattern generation unit 146 reads the expected value pattern from the expected value pattern memory 108 in order from the start address corresponding to each instruction cycle, and sequentially outputs the expected value pattern to the hunt / compare unit 148 and the fail capture control unit 150.
  • the hunt compare unit 148 is an example of an expected value comparison unit according to the present embodiment, and receives the output pattern sequence output from the DUT 100 via the comparator 180 and compares it with the expected value pattern sequence.
  • the hunt compare unit 148 starts the comparison with the expected value pattern sequence on the condition that a specific header pattern is output from the DUT 100 for an output pattern sequence output from the DUT 100 with indefinite timing. May be included.
  • the fail capture control unit 150 receives information on match / mismatch between the output pattern sequence of the DUT 100 and the expected value pattern sequence from the hunt compare unit 148, and generates a pass / fail judgment result of the DUT 100 for the terminal.
  • the fail capture memory 152 stores fail information including the result of the hunt processing by the hunt / compare unit 148 or the value of the output pattern that does not match the expected value.
  • the timing generation unit 160 generates a timing at which the driver 170 outputs each test pattern in the test pattern sequence, and a timing at which the comparator 180 takes in the output pattern of the DUT 100.
  • the driver 170 functions as a test pattern output unit according to the present embodiment together with the format control unit 144, and each test output by the format control unit 144 in the channel pattern generation unit 140 at the timing specified by the timing generation unit 160.
  • the pattern is output to the DUT 100.
  • the comparator 180 acquires the output pattern output from the terminal of the DUT 100 at the timing specified by the timing generation unit 160 and supplies the output pattern to the hunt / compare unit 148 and the digital capture memory 110 in the channel block 130.
  • FIG. 2 shows a configuration of the sequential pattern generation unit 142 and the sequential pattern generation unit 146 according to the present embodiment.
  • Sequential pattern generation unit 142 includes a pattern memory reading unit 200, a default pattern reading unit 210, a pattern selection unit 220, a selection unit 230, and a pattern development unit 240.
  • the pattern memory reading unit 200 may be an example of a basic pattern reading unit.
  • the pattern memory reading unit 200 reads pattern string data included in the basic pattern to be processed from the test pattern memory 106 or the expected value pattern memory 108.
  • the pattern memory reading unit 200 receives the pattern string data stored in the test pattern memory 106 in association with the one instruction, that is, the test pattern string or the predetermined pattern identification information. read out.
  • the selection unit 230 stores a plurality of selection compression information used for the basic pattern to be processed instructed by the pattern list that may be an example of the instruction information in the default pattern memory 118 that may be an example of the compression information storage unit. Select from compression information.
  • the compression information can be switched for each basic pattern by including the selection unit 230.
  • a basic pattern information storage unit that stores compressed information identification information for identifying compressed information used for processing of the basic pattern in association with the basic pattern can be provided, and the selection unit 230 refers to the compressed information identification information. Select compression information.
  • the default pattern reading unit 210 may be an example of a pattern string reading unit.
  • the default pattern reading unit 210 refers to the compression information and determines the default pattern string identification information. Read the default pattern sequence corresponding to. As a result, the default pattern reading unit 210 converts the default pattern identification information into a corresponding default pattern string.
  • the pattern selection unit 220 and the pattern development unit 240 may be an example of a pattern output unit.
  • the pattern selection unit 220 outputs a pattern string included in the pattern string data read by the pattern memory reading unit 200 or a pattern string corresponding to the pattern string identification information read by the pattern string reading unit.
  • the pattern selection unit 220 is a test pattern sequence read by the pattern memory reading unit 200 from the test pattern memory 106 or a predetermined pattern reading unit corresponding to the one instruction during the instruction cycle period for executing the one instruction. 210 selects and outputs a default pattern string read from the default pattern memory 118.
  • the pattern selection unit 220 determines which of the test pattern string or the predetermined pattern identification information is read from the test pattern memory 106 in association with the one command, and the test pattern string is read. If so, the test pattern sequence output from the pattern memory reading unit 200 is output. On the other hand, when the default pattern identification information is read, the default pattern sequence output from the default pattern reading unit 210 is output.
  • the pattern development unit 240 repeats the pattern string selected by the pattern selection unit 220 by the number of times specified by the number of repetitions and outputs the pattern string to the format control unit 144.
  • the format control unit 144 and the driver 170 which are examples of the test pattern output unit according to the present embodiment, are connected to the driver 170 with the test pattern sequence or the default pattern sequence selected by the pattern selection unit 220. Output to the terminal of DUT100.
  • the sequential pattern generation unit 146 has the same configuration as the sequential pattern generation unit 142, description thereof is omitted. Note that the channel pattern generation unit 140 has a function of the sequential pattern generation unit 142 and the sequential pattern generation unit 146 instead of the configuration in which the sequential pattern generation unit 142 and the sequential pattern generation unit 146 described above are separately provided. A configuration including a sequential pattern generation unit may be employed.
  • FIG. 3 shows an example of compressed information according to the present embodiment.
  • the test pattern memory 106 and / or the expected value pattern memory 108 is used for the purpose of making it possible to determine whether a pattern string or predetermined pattern identification information is stored, and / or test pattern compression information and / or Expected value pattern compression information (hereinafter collectively referred to as “pattern compression information”) is stored in association with each instruction.
  • pattern compression information / or test pattern compression information and / or Expected value pattern compression information
  • the 0th bit of the pattern compression information according to the present embodiment is used as vector length information for designating the vector length of the pattern string used during one instruction cycle.
  • the test module 10 includes a plurality of operation modes having different vector lengths of pattern strings used during one instruction cycle.
  • the test module 10 includes a first operation mode (high speed mode) in which a test is performed using, for example, 32 test pattern strings or an expected value pattern string, and a small number of tests, for example, one pattern compared to the high speed mode.
  • a second operation mode (low speed mode) in which a test is performed using the pattern sequence or the expected value pattern sequence.
  • the vector length information specifies whether the pattern sequence corresponding to the pattern compression information is handled as the pattern sequence in the first operation mode or the second operation mode.
  • the pattern compression information identifies that the pattern string is stored in the case of a predetermined specific value (the 1st to 3rd bits are “000”). To do.
  • the test pattern memory 106 and / or the expected value pattern memory 108 store a pattern sequence of the first operation mode, that is, a pattern sequence of 32 patterns, together with the pattern compression information, in association with the command.
  • the pattern compression information is used as the default pattern identification information when the specified value is not a specific value (the first to third bits are “001” to “111”).
  • the test pattern memory 106 and / or the expected value pattern memory 108 stores the pattern compression information in association with the command, and no pattern string is added.
  • the test module 10 performs the following operation. First, when executing one instruction, the pattern memory reading unit 200 reads pattern compression information from the test pattern memory 106 or the expected value pattern memory 108, and the pattern compression information is a specific value (the 0-3rd bit is “0000”). If ")", the pattern string is further read. Next, when the pattern compression information is not a specific value, the default pattern reading unit 210 reads a default pattern sequence stored in the default pattern memory 118 in association with the pattern compression information. Then, the pattern selection unit 220 selects the pattern sequence output from the pattern memory reading unit 200 when the pattern compression information is a specific value, and the default pattern output from the default pattern reading unit 210 when the pattern compression information is not a specific value. Select the pattern column.
  • the pattern compression information includes a pattern string when a predetermined specific value (the first to third bits are “000” and “111”). Is stored.
  • the test pattern memory 106 and / or the expected value pattern memory 108 are associated with the 16 instructions executed during the continuous 16 instruction cycle period, together with the pattern compression information, A pattern sequence of the second operation mode, that is, one pattern sequence per instruction is stored.
  • the test pattern memory 106 and / or the expected value pattern memory 108 are executed during the instruction cycle period corresponding to the number of patterns specified by the fourth to seventh bits.
  • the pattern sequence of the second operation mode having the length for the number of patterns is stored together with the pattern compression information.
  • the test pattern memory 106 and / or the expected value pattern memory 108 can store a variable length pattern corresponding to one pattern compression information by changing the fourth to seventh bits.
  • the pattern compression information is used as the default pattern identification information when the specified value is not a specific value (the first to third bits are “001” to “110”).
  • the test pattern memory 106 and / or the expected value pattern memory 108 stores the pattern compression information in association with the command, and no pattern string is added.
  • the test module 10 performs the following operation. First, when executing one instruction, the pattern memory reading unit 200 reads pattern compression information from the test pattern memory 106 or the expected value pattern memory 108, and the pattern compression information is a specific value (the 0-3rd bit is “1000”). If it is “or“ 1111 ”), the pattern string is further read. Next, when the pattern compression information is not a specific value, the default pattern reading unit 210 reads a default pattern sequence stored in the default pattern memory 118 in association with the pattern compression information.
  • the pattern selection unit 220 selects the pattern sequence output from the pattern memory reading unit 200 when the pattern compression information is a specific value, and the default pattern output from the default pattern reading unit 210 when the pattern compression information is not a specific value. Select the pattern column. In the second operation mode, each pattern of the selected pattern sequence is sequentially used from the one instruction to a plurality of instruction cycle periods.
  • FIG. 4 shows an example of a test program according to this embodiment.
  • the test program illustrated in FIG. 4 includes a plurality of instructions to be executed sequentially, and a test pattern output to the DUT 100 during an instruction cycle in which the instructions are executed in association with each instruction and each terminal (CH1 to CH4). Including columns.
  • the instruction memory 104 stores each instruction shown in FIG.
  • Each of the plurality of test pattern memories 106 identifies a test pattern sequence output during an instruction cycle period for executing the instruction or a predetermined pattern sequence output during the instruction cycle period in association with each instruction. Pattern compression information used as default pattern identification information to be stored is stored.
  • the test pattern memory 106 of the terminal CH1 stores the test pattern sequence ⁇ 011... 110 ⁇
  • the test pattern memory 106 of the terminal CH2 stores the test pattern sequence ⁇ 000 ... 110 ⁇
  • the test pattern memory 106 of the terminal CH3 stores the test pattern sequence ⁇ 011 ... 000 ⁇
  • the test pattern memory 106 of the terminal CH4 stores the test pattern sequence ⁇ 001 ... 110 ⁇ . Is stored. More specifically, the test pattern memory 106 combines these test pattern strings with pattern compression information of a specific value (0-3 bits are “0000”) and a pattern string added to the pattern compression information. Store as.
  • the test pattern memory 106 of the terminal CH1 and the terminal CH2 stores pattern compression information CODEH1 (the 0-3rd bit is “0001”) other than a specific value
  • the test pattern memory 106 at the terminal CH3 stores pattern compression information CODEH2 other than the specific value (the 0-3rd bit is “0010”)
  • the test pattern memory 106 at the terminal CH4 stores pattern compression information CODEH3 (0-3rd other than the specific value).
  • Each bit stores “0011”).
  • the plurality of test pattern memories 106 can store different default pattern identification information for each terminal in association with the same command.
  • the test pattern memory 106 of the terminal CH1 stores pattern compression information CODEH1 other than the specific value, and the terminals CH2 to 4 display pattern compression information and test pattern string of the specific value. Is stored.
  • test program storage format shown above for each terminal, whether the test pattern sequence with a large amount of data is stored or replaced with the default pattern identification information is stored for each terminal corresponding to the same instruction. It can be determined independently, and the data amount of the test program can be reduced more efficiently.
  • the first test pattern memory 106 corresponding to the first terminal of the DUT 100 stores one test pattern string in association with one instruction, and the second test corresponding to the second terminal of the DUT 100.
  • the pattern memory 106 may store pattern compression information including one predetermined pattern identification information in association with the one command.
  • the first pattern memory reading unit 200 corresponding to the first terminal of the DUT 100 associates the pattern compression information of the specific value stored in the first test pattern memory 106 in association with the one instruction and one Read the test pattern string.
  • the second pattern memory reading unit 200 corresponding to the second terminal reads one pattern compression information that is not a specific value and is stored in the second test pattern memory 106 in association with the one instruction.
  • the second default pattern reading unit 210 corresponding to the second terminal reads one default pattern string stored in the default pattern memory 118 in association with one pattern compression information that is not a specific value. Then, the first channel pattern generation unit 140 and the driver 170 corresponding to the first terminal receive the one read out from the first test pattern memory 106 during one instruction cycle period for executing the one instruction. A test pattern string is output to the first terminal. On the other hand, the second format control unit 144 and the driver 170 corresponding to the second terminal receive the second predetermined pattern sequence read by the second predetermined pattern reading unit 210 during the one instruction cycle period. Output to the terminal.
  • pattern compression information for specifying a test pattern string or predetermined pattern identification information is stored for each terminal independently for each test pattern memory 106. Can increase the possibility of compressing the test program.
  • test pattern string is stored in the test pattern memory 106
  • expected value pattern string is stored in the expected value pattern memory 108.
  • FIG. 5 shows a compression format of the test program according to the present embodiment.
  • FIG. 5A shows a test program before compression. This test program operates the test module 10 in the first operation mode (high speed mode) on lines 1-2 and 28-30, and outputs a test pattern sequence of 32 patterns per instruction cycle. Let In the third to 27th lines, the test module 10 is operated in the second operation mode (low speed mode), and one pattern is output per instruction cycle.
  • test pattern sequence (B) in FIG. 5 is a test program after compression.
  • the test pattern sequence ⁇ VA1 ... VA32 ⁇ before compression is stored in the default pattern memory 118 as a default pattern sequence corresponding to the default pattern identification information “H1”.
  • the test pattern sequence ⁇ VA1... VA32 ⁇ before compression is stored in the test pattern memory 106 after being replaced with the pattern compression information CODEH1 that designates the default pattern identification information “H1”.
  • the test pattern sequences ⁇ VB1 ... VB32 ⁇ , ⁇ VD1 ... VD32 ⁇ , and ⁇ VE1 ... VE32 ⁇ before compression are pre-set pattern identification information “H2”, “H4”, and “H5”.
  • the pattern compression information CODEH 2, CODEH 4, and CODEH 5 specifying “is stored in the test pattern memory 106.
  • the test pattern sequence ⁇ SA1 ... SA16 ⁇ sequentially output corresponding to 16 consecutive commands in the second operation mode is a default pattern sequence in the second operation mode corresponding to the default pattern identification information "L1". Stored in the default pattern memory 118. Further, the test pattern sequence ⁇ VX1... VX32 ⁇ before compression is stored in the test pattern memory 106 as a set of the pattern compression information CODEH0 having a specific value (the first to fourth bits are “0000”) and the test pattern sequence. Stored. Similarly, the test pattern sequence ⁇ SA17... SA25 ⁇ before compression includes pattern compression information CODEL7 having a specific value (1-4th bit is "1111" and 5th-8th bit is "9"). It is stored in the test pattern memory 106 as a set of test pattern strings ⁇ SA17... SA25 ⁇ having 9 patterns.
  • the test module 10 stores many test pattern sequences included in the test program by storing frequently occurring test pattern sequences in the default pattern memory 118 as default pattern sequences. Can be replaced with pattern compression information designating the predetermined pattern sequence, and the size of the test program can be efficiently reduced.
  • test pattern string is stored in the test pattern memory 106
  • expected value pattern string is stored in the expected value pattern memory 108, and the description thereof is omitted.
  • FIG. 6 shows an example of pattern compression information according to a modification of the present embodiment.
  • the high speed mode is designated by the code of all the compression information. According to such pattern compression information, the number of predetermined patterns that can be used in the high speed mode can be increased.
  • FIG. 7 shows an example of pattern compression information according to a further modification of the present embodiment.
  • an arbitrary pattern string is designated by all the compression information codes.
  • null data as a 4-bit compression code, that is, to reduce the 4-bit compression code, thereby increasing the compression rate.
  • Information indicating that all codes are specified in the high speed mode or specified in an arbitrary pattern sequence can be stored in the pattern information memory.
  • FIG. 8 shows an example of pattern compression information according to a further modification of the present embodiment.
  • 8 bits are assigned as the code of the compression information, and it is specified that a plurality of arbitrary pattern strings are included as a pattern string by the upper 4 bits “0111”. Also, the number of a plurality of arbitrary pattern strings designated by “1001” of the lower 4 bits is designated. That is, the compression information can include number-of-times information that specifies the number of repetitions of the pattern string. The lower 4 bits “1001” indicate that the arbitrary pattern sequence is repeated 10 times. According to such pattern compression information, the code of the compression information in the pattern string data related to the second and subsequent repetitions can be eliminated, and the compression rate of the pattern string data can be increased.
  • FIG. 9 shows an example of pattern compression information according to a further modification of the present embodiment.
  • 8 bits are assigned as the code of the compression information, and the upper 4 bits “0110” designates that the same pattern sequence is repeated a plurality of times. Further, the number of repetitions is specified by “0011” of the lower 4 bits. That is, the compression information can include number-of-times information that specifies the number of repetitions of the pattern string. The lower 4 bits “0011” indicate that the arbitrary pattern sequence is repeated five times. According to such pattern compression information, the code of the compression information in the pattern string data related to the second and subsequent repetitions can be eliminated, and the compression rate of the pattern string data can be increased.
  • the compression information in FIG. 9 can be specified for each input or output channel. Therefore, even when the number of repetitions is different between the input channel and the output channel, which cannot be specified by IDXI, which is a repetition command, the number of repetitions can be specified for each channel, so that the compression rate can be increased.
  • IDXI which is a repetition command
  • FIG. 9 an arbitrary pattern sequence is illustrated as a repeated pattern sequence, but the present invention can also be applied to a default pattern sequence.
  • FIG. 10 shows an example of pattern compression information according to a further modification of the present embodiment.
  • 8 bits are assigned as a compression information code designating the high-speed mode, and a pattern string designated by 8 bits together with a pattern string designated by only the upper 4 bits and the lower 4 bits. And divide. That is, the high-speed mode pattern sequence is stored as the pattern sequence included in the compression information, and the short bit pattern sequence identification information that can designate one address space or an address space larger than the one address space can be designated as the pattern sequence identification information. Stores long bit pattern string identification information.
  • a predefined high-frequency default pattern sequence is assigned, and as the pattern sequence identified by the long bit pattern sequence identification information, the predefined high-frequency default pattern Assign a low-frequency default pattern column that is less frequently used than the column.
  • the high-frequency default pattern string is specified by a 4-bit compression information code
  • the low-frequency default pattern is specified by an 8-bit compression information code. Therefore, the overall compression rate can be increased. Since the compression code in the low speed mode is the same as described above, the description thereof is omitted.
  • the pattern sequence stored in the plurality of test pattern memories 106 and / or the plurality of expected value pattern memories 108 for the same instruction is provided for each terminal of the DUT 100.
  • the compression can be performed independently, and the compression efficiency of the test program can be increased. Further, as a result of efficiently compressing the test program, the average amount of data read from the test pattern memory 106 and / or the expected value pattern memory 108 per instruction can be reduced, and the required throughput of the main memory 102 can be kept relatively low. Can do.
  • test modules 100 DUT 102 Main memory 104 Instruction memory 106 Test pattern memory 108 Expected value pattern memory 110 Digital capture memory 112 Central pattern control unit 114 Pattern list memory 116 Vector generation control unit 118 Default pattern memory 120 Central capture control unit 122 Pattern result memory 130 Channel block 140 Channel pattern generation unit 142 Sequential pattern generation unit 144 Format control unit 146 Sequential pattern generation unit 148 Hunt / compare unit 150 Fail capture control unit 152 Fail capture memory 160 Timing generation unit 170 Driver 180 Comparator 200 Pattern memory read unit 210 Default pattern read unit 220 Pattern selection unit 230 Selecting section 240 pattern development unit

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

パターン列、パターン列識別情報および回数情報を対応付ける圧縮情報を格納する圧縮情報格納部（１１８）と、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを一群の基本パターンとして格納する基本パターン格納部（１０６，１０８）と、指示情報を格納する指示情報格納部（１１４）と、パターン列データを読み出す基本パターン読出部（２００）と、パターン列データにパターン列識別情報を含む場合に圧縮情報を参照してパターン列識別情報に対応するパターン列を読み出すパターン列読出部（２１０）と、パターン列データに含まれるパターン列またはパターン列識別情報に対応するパターン列を、回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力部（２２０，２４０）と、を備えた試験モジュールを提供する。

Description

試験モジュール、試験装置および試験方法
　本発明は、試験モジュール、試験装置および試験方法に関する。本発明は、特に、被試験デバイスの試験に用いる試験プログラムを圧縮して記憶する試験モジュール、試験装置および試験方法に関する。本出願は、下記の日本出願に関連し、下記の日本出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
　１．特願２００８－２４７６９１　　出願日　２００８年９月２６日
　試験装置は、試験対象となる被試験デバイス（ＤＵＴ：　Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）の試験を、試験プログラムに基づいて行う。試験プログラムは、命令サイクル毎に、試験装置が実行すべき命令と、被試験デバイスの各端子に対して出力する試験パターン又は被試験デバイスの各端子から出力された出力パターンと比較する期待値パターンとを含む。
　従来、試験プログラムのデータ量を低減することを目的に、繰返し命令を用いて試験プログラムを圧縮する試験装置が用いられる。たとえば、繰り返し命令としてＩＤＸＩ命令が実行され、オペランドとして指定された回数につき、ＤＵＴの各端子に同一の試験パターンを繰り返して出力できる。すなわち、従来の試験装置においては、全端子について複数命令サイクルの間同じパターンを用い続ける場合に、繰返し命令を用いて試験プログラムのサイズを小さくしている。
　なお、たとえば特許文献１は、試験パターンメモリに、テストモードの試験パターン列または通常モードの試験パターン列を命令ごとに独立に格納する試験装置が開示されている。これにより、ＤＵＴの動作モードに適した形式のパターン列を試験パターンメモリに格納して、試験プログラムを効果的に圧縮できるようにしている。
特開２００６－５８２５１号公報
　しかし、近年の電子デバイスの高速化に伴って、電子デバイスから入出力される信号の伝送速度が飛躍的に高くなってきている。このような電子デバイスを試験するには、より高速に試験パターン又は期待値パターンを発生する試験装置が要求される。
　ここで、試験プログラムを実行する命令サイクルの短縮によっては、試験装置の性能を飛躍的に向上させるのが難しい。そこで、１命令サイクルの間に複数の試験パターン又は期待値パターンを供給することにより、比較的低速に命令を実行しつつ高速にパターンを生成する試験装置を実現するのが現実的である。このような試験装置において繰返し命令を用いた圧縮方式を用いると、全端子について複数命令サイクルの間完全に同一のパターン列を用い続ける場合にだけ圧縮が可能であり、一部でも異なるパターン列となる場合には圧縮することができない。このため、繰返し命令を用いた圧縮方式を用いるだけでは、圧縮効率が低下して、試験プログラムを格納するメモリ領域が不足してしまう可能性がある。
　そこで本発明の１つの側面においては、上記の課題を解決することのできる試験モジュール、試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、パターン列、パターン列を識別するパターン列識別情報およびパターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納部と、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを、複数のパターン列データについて一群の基本パターンとして格納する基本パターン格納部と、基本パターンの処理順序を指示する指示情報を格納する指示情報格納部と、指示情報が指示する処理対象の基本パターンに含まれるパターン列データを、基本パターン格納部から読み出す基本パターン読出部と、基本パターン読出部が読み出したパターン列データにパターン列識別情報を含む場合に、圧縮情報を参照して、パターン列識別情報に対応するパターン列を読み出すパターン列読出部と、基本パターン読出部が読み出したパターン列データに含まれるパターン列またはパターン列読出部が読み出したパターン列識別情報に対応するパターン列を、回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力部と、を備えた試験モジュールが提供される。
　第１の形態において、圧縮情報格納部は、パターン列として、予め定義された既定パターン列または圧縮情報ごとに定義される任意パターン列を含む圧縮情報を格納できる。圧縮情報格納部は、パターン列として複数の任意パターン列を含むと共に、複数の任意パターン列の全体を識別する単一のパターン列識別情報を、複数の任意パターン列の数を指標する回数情報として格納でき、パターン出力部は、回数情報で指定される数だけ複数の任意パターン列を出力できる。圧縮情報格納部は、圧縮情報として、入力または出力のチャネルごとのパターン列およびパターン列識別情報を格納でき、パターン出力部は、チャネルごとにパターン列を出力できる。圧縮情報格納部は、パターン列として、高速モードパターン列または低速モードパターン列を格納するとともに、パターン列識別情報として、パターン列が高速モードパターン列であるか低速モードパターン列であるかを識別するパターン識別情報を格納できる。
　圧縮情報格納部は、圧縮情報に含まれる全てのパターン列として高速モードパターン列を格納するとともに、パターン列識別情報として、一のアドレス空間が指定できる短ビットパターン列識別情報または一のアドレス空間より大きなアドレス空間が指定できる長ビットパターン列識別情報を格納でき、短ビットパターン列識別情報が識別するパターン列として、予め定義された使用頻度の高い高頻度既定パターン列を割り当てることができ、長ビットパターン列識別情報が識別するパターン列として、予め定義された高頻度既定パターン列より使用頻度の低い低頻度既定パターン列を割り当てることができる。圧縮情報格納部は、圧縮情報に含まれる全てのパターン列として、高速モードパターン列であると共に圧縮情報ごとに定義される任意パターン列を格納でき、パターン列識別情報としてヌルデータを格納できる。
　本発明の第２の形態においては、パターン列、パターン列を識別するパターン列識別情報およびパターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納部と、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを、複数のパターン列データについて一群の基本パターンとして格納する基本パターン格納部と、基本パターンの処理順序を指示する指示情報を格納する指示情報格納部と、指示情報が指示する処理対象の基本パターンに含まれるパターン列データを、基本パターン格納部から読み出す基本パターン読出部と、基本パターン読出部が読み出したパターン列データにパターン列識別情報を含む場合に、圧縮情報を参照して、パターン列識別情報に対応するパターン列を読み出すパターン列読出部と、基本パターン読出部が読み出したパターン列データに含まれるパターン列またはパターン列読出部が読み出したパターン列識別情報に対応するパターン列を、回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力部と、を備えた試験装置が提供される。
　本発明の第３の形態においては、パターン列、パターン列を識別するパターン列識別情報およびパターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納段階と、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを、複数のパターン列データについて一群の基本パターンとして格納する基本パターン格納段階と、基本パターンの処理順序を指示する指示情報を格納する指示情報格納段階と、指示情報が指示する処理対象の基本パターンに含まれるパターン列データを読み出す基本パターン読出段階と、基本パターン読出段階で読み出したパターン列データにパターン列識別情報を含む場合に、圧縮情報を参照して、パターン列識別情報に対応するパターン列を読み出すパターン列読出段階と、基本パターン読出段階で読み出したパターン列データに含まれるパターン列またはパターン列読出段階で読み出したパターン列識別情報に対応するパターン列を、回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力段階と、を備えた試験方法が提供される。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る試験モジュール１０の構成を示す。 本実施形態に係るシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の構成を示す。 本実施形態に係る圧縮情報の一例を示す。 本実施形態に係る試験プログラムの一例を示す。 本実施形態に係る試験プログラムの圧縮形式を示す。 本実施形態の変形例に係るパターン圧縮情報の一例を示す。 本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。 本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。 本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。 本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。
　以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る試験モジュール１０の構成を示す。試験モジュール１０は、１又は複数の端子を備えるＤＵＴ１００を試験する試験装置に用いられてよく、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０とを備える。
　メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納するとともに、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。
　試験パターンメモリ１０６は、基本パターン格納部の一例であってよい。試験パターンメモリ１０６は、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを、複数のパターン列データについて一群の基本パターンとして格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を端子毎に格納する。ここで試験パターン列は、パターン列の一例であってよい。例えば、試験モジュール１０が１命令サイクル当たり３２ビットの信号を発生して、ＤＵＴ１００に対して出力する場合、試験パターンメモリ１０６は、各命令に対応付けて、１命令サイクル期間中に出力する３２ビットの信号に対応する３２個の試験パターンの試験パターン列を格納する。
　期待値パターンメモリ１０８は、基本パターン格納部の一例であってよい。期待値パターンメモリ１０８は、パターン列またはパターン列識別情報を命令に対応付けて含むパターン列データを、複数のパターン列データについて一群の基本パターンとして格納する。複数の期待値パターンメモリ１０８のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を端子毎に格納する。ここで、期待値パターン列は、パターン列の一例であってよく、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ１１０は、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。
　以上において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。
　セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。
　パターンリストメモリ１１４は、指示情報格納部の一例であってよい。パターンリストメモリ１１４は、基本パターンの処理順序を指示する指示情報を格納する。パターンリストメモリ１１４は、試験プログラムのメインルーチンあるいは各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。
　ベクタ生成制御部１１６は命令実行部の一例であってよく、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。
　セントラルキャプチャ制御部１２０は、ＤＵＴ１００の端子毎の良否判定結果を各チャネルブロック１３０から受けて、ルーチン毎のＤＵＴ１００の良否判定結果を集計する。パターンリザルトメモリ１２２は、ルーチン毎のＤＵＴ１００の良否判定結果を格納する。
　複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。
　チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、既定パターンメモリ１１８と、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２とを含む。
　既定パターンメモリ１１８は、圧縮情報格納部の一例であってよい。既定パターンメモリ１１８は、パターン列、パターン列を識別するパターン列識別情報およびパターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する。既定パターンメモリ１１８は、試験パターン列及び／又は期待値パターン列、すなわちパターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格納する。既定パターン識別情報はパターン列識別情報の一例であってよい。ここで、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、既定パターン列と同一のパターン列については、当該パターン列自体に代えて、当該既定パターン列の既定パターン識別情報を格納する。
　シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、ドライバ１７０と共に本実施形態に係る試験パターン出力部として機能し、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。
　シーケンシャルパターン生成部１４６は、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。ハント・コンペア部１４８は、本実施形態に係る期待値比較部の一例であり、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターンが出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。
　フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判定結果を生成する。フェイルキャプチャメモリ１５２は、ハント・コンペア部１４８によるハント処理の結果あるいは期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。
　タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、フォーマット制御部１４４と共に本実施形態に係る試験パターン出力部として機能し、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。
　図２は、本実施形態に係るシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の構成を示す。シーケンシャルパターン生成部１４２は、パターンメモリ読出部２００と、既定パターン読出部２１０と、パターン選択部２２０と、選択部２３０と、パターン展開部２４０とを含む。
　パターンメモリ読出部２００は、基本パターン読出部の一例であってよい。パターンメモリ読出部２００は、処理対象の基本パターンに含まれるパターン列データを、試験パターンメモリ１０６または期待値パターンメモリ１０８から読み出す。パターンメモリ読出部２００は、試験モジュール１０が一の命令を実行する場合において、当該一の命令に対応付けて試験パターンメモリ１０６に格納されたパターン列データ、すなわち試験パターン列又は既定パターン識別情報を読み出す。
　選択部２３０は、指示情報の一例であってよいパターンリストが指示する処理対象の基本パターンに使用する選択圧縮情報を、圧縮情報格納部の一例であってよい既定パターンメモリ１１８に格納された複数の圧縮情報から選択する。本実施形態の試験モジュール１０では、選択部２３０を有することにより、基本パターンごとに圧縮情報を切り替えることができる。なお、基本パターンの処理に使用する圧縮情報を識別する圧縮情報識別情報を基本パターンと対応付けて格納する基本パターン情報格納部を備えることができ、選択部２３０は、圧縮情報識別情報を参照して選択圧縮情報を選択できる。
　既定パターン読出部２１０は、パターン列読出部の一例であってよい。既定パターン読出部２１０は、パターンメモリ読出部２００が読み出したパターン列データにパターン列識別情報の一例であってよい既定パターン識別情報を含む場合に、圧縮情報を参照して、既定パターン列識別情報に対応する既定パターン列を読み出す。これにより既定パターン読出部２１０は、既定パターン識別情報を対応する既定パターン列に変換する。
　パターン選択部２２０及びパターン展開部２４０は、パターン出力部の一例であってよい。パターン選択部２２０は、パターンメモリ読出部２００が読み出したパターン列データに含まれるパターン列またはパターン列読出部が読み出したパターン列識別情報に対応するパターン列を出力する。パターン選択部２２０は、当該一の命令を実行する命令サイクル期間中に、当該一の命令に対応してパターンメモリ読出部２００が試験パターンメモリ１０６から読み出した試験パターン列、又は、既定パターン読出部２１０が既定パターンメモリ１１８から読み出した既定パターン列を選択し、出力する。より具体的には、パターン選択部２２０は、当該一の命令に対応付けて試験パターン列又は既定パターン識別情報のいずれが試験パターンメモリ１０６から読み出されたかを判別し、試験パターン列が読み出された場合にはパターンメモリ読出部２００から出力された当該試験パターン列を出力する。一方、既定パターン識別情報が読み出された場合には、既定パターン読出部２１０から出力された既定パターン列を出力する。パターン展開部２４０は、圧縮情報に繰り返し回数が含まれる場合、繰り返し回数で指定される回数だけパターン選択部２２０で選択されたパターン列を繰り返してフォーマット制御部１４４へ出力する。これを受けて、本実施形態に係る試験パターン出力部の一例であるフォーマット制御部１４４及びドライバ１７０は、パターン選択部２２０により選択された試験パターン列又は既定パターン列を、ドライバ１７０に接続されたＤＵＴ１００の端子に対して出力する。
　シーケンシャルパターン生成部１４６は、シーケンシャルパターン生成部１４２と同様の構成を採るので、説明を省略する。なお、チャネルパターン生成部１４０は、以上に示したシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６を別個に設ける構成に代えて、シーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の機能を有する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。
　図３は、本実施形態に係る圧縮情報の一例を示す。本実施形態において、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、パターン列又は既定パターン識別情報のいずれが格納されているかを判別可能とすることを目的として、試験パターン圧縮情報及び／又は期待値パターン圧縮情報（以下「パターン圧縮情報」と総称する。）を各命令に対応付けて格納する。以下、パターン圧縮情報のコード形式の一例を、図３を用いて説明する。なお、前記した通り、本実施形態においてパターン圧縮情報は複数備える。
　本実施形態に係るパターン圧縮情報の第０ビットは、１命令サイクル期間中に使用するパターン列のベクタ長を指定するベクタ長情報として用いられる。ここで、本実施形態に係る試験モジュール１０は、１命令サイクル期間中に使用するパターン列のベクタ長が異なる複数の動作モードを備える。一例として試験モジュール１０は、例えば３２パターンの試験パターン列又は期待値パターン列を用いて試験を行う第１動作モード（ハイスピードモード）と、ハイスピードモードと比較し少数の、例えば１パターンの試験パターン列又は期待値パターン列を用いて試験を行う第２動作モード（ロースピードモード）とを備える。そして、ベクタ長情報は、当該パターン圧縮情報に対応するパターン列を、第１動作モード又は第２動作モードのいずれのパターン列として扱うかを指定する。
　第１動作モード（第０ビットが"０"）において、パターン圧縮情報は、予め定められた特定値（第１－３ビットが"０００"）の場合にパターン列を格納していることを識別する。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、命令に対応付けて、当該パターン圧縮情報と共に、第１動作モードのパターン列、すなわち３２パターンのパターン列を格納する。
　また、第１動作モードにおいて、パターン圧縮情報は、特定値でない場合（第１－３ビットが"００１"から"１１１"）に既定パターン識別情報として用いられる。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、命令に対応付けて当該パターン圧縮情報を格納し、パターン列は付加されない。
　第１動作モードにおいて、試験モジュール１０は、以下の動作を行う。まず、パターンメモリ読出部２００は、一の命令を実行する場合において、試験パターンメモリ１０６又は期待値パターンメモリ１０８からパターン圧縮情報を読み出し、パターン圧縮情報が特定値（第０－３ビットが"００００"）である場合にパターン列を更に読み出す。次に、既定パターン読出部２１０は、パターン圧縮情報が特定値でない場合に、当該パターン圧縮情報に対応付けて既定パターンメモリ１１８に格納された既定パターン列を読み出す。そして、パターン選択部２２０は、パターン圧縮情報が特定値である場合にパターンメモリ読出部２００が出力したパターン列を選択し、パターン圧縮情報が特定値でない場合に既定パターン読出部２１０が出力した既定パターン列を選択する。
　一方、第２動作モード（第０ビットが"１"）において、パターン圧縮情報は、予め定められた特定値（第１－３ビットが"０００"、及び"１１１"）の場合に、パターン列を格納していることを識別する。第１－３ビットが"０００"の場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、連続する１６命令サイクル期間中に実行される１６命令に対応付けて、当該パターン圧縮情報と共に、第２動作モードのパターン列、すなわち命令当たり１パターンのパターン列を格納する。また、第１－３ビットが"１１１"の場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、第４－７ビットにより指定されるパターン数に相当する命令サイクル期間中に実行されるパターン数分の命令に対応付けて、当該パターン圧縮情報と共に、パターン数分の長さを有する第２動作モードのパターン列を格納する。試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、この第４－７ビットを変えることにより、１つのパターン圧縮情報に対応して可変長のパターンを格納することができる。
　また、第２動作モードにおいて、パターン圧縮情報は、特定値でない場合（第１－３ビットが"００１"から"１１０"）に既定パターン識別情報として用いられる。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、命令に対応付けて当該パターン圧縮情報を格納し、パターン列は付加されない。
　第２動作モードにおいて、試験モジュール１０は、以下の動作を行う。まず、パターンメモリ読出部２００は、一の命令を実行する場合において、試験パターンメモリ１０６又は期待値パターンメモリ１０８からパターン圧縮情報を読み出し、パターン圧縮情報が特定値（第０－３ビットが"１０００"又は"１１１１"）である場合にパターン列を更に読み出す。次に、既定パターン読出部２１０は、パターン圧縮情報が特定値でない場合に、当該パターン圧縮情報に対応付けて既定パターンメモリ１１８に格納された既定パターン列を読み出す。そして、パターン選択部２２０は、パターン圧縮情報が特定値である場合にパターンメモリ読出部２００が出力したパターン列を選択し、パターン圧縮情報が特定値でない場合に既定パターン読出部２１０が出力した既定パターン列を選択する。第２動作モードにおいては、当該一の命令から複数の命令サイクル期間の間に渡って、選択されたパターン列の各パターンが順次用いられる。
　図４は、本実施形態に係る試験プログラムの一例を示す。図４に例示した試験プログラムは、順次実行されるべき複数の命令と、各命令及び各端子（ＣＨ１からＣＨ４）に対応付けて当該命令を実行する命令サイクル期間中にＤＵＴ１００へ出力される試験パターン列とを含む。命令メモリ１０４は、図４に示した各命令を格納する。また、複数の試験パターンメモリ１０６のそれぞれは、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列、又は、当該命令サイクル期間中に出力する既定パターン列を識別する既定パターン識別情報として用いられるパターン圧縮情報を格納する。
　例えば、第１行目の命令"ＮＯＰ"に対応付けて、端子ＣＨ１の試験パターンメモリ１０６は試験パターン列{011...110}を格納し、端子ＣＨ２の試験パターンメモリ１０６は試験パターン列{000...110}を格納し、端子ＣＨ３の試験パターンメモリ１０６は試験パターン列{011...000}を格納し、端子ＣＨ４の試験パターンメモリ１０６は試験パターン列{001...110}を格納する。より具体的には、試験パターンメモリ１０６は、これらの試験パターン列を、特定値（第０－３ビットが"００００"）のパターン圧縮情報及び当該パターン圧縮情報に付加されたパターン列との組として格納する。
　また例えば、第３行目の命令"ＩＤＸＩ　１００"に対応付けて、端子ＣＨ１及び端子ＣＨ２の試験パターンメモリ１０６は特定値以外のパターン圧縮情報ＣＯＤＥＨ１（第０－３ビットが"０００１"）を、端子ＣＨ３の試験パターンメモリ１０６は特定値以外のパターン圧縮情報ＣＯＤＥＨ２（第０－３ビットが"００１０"）を、端子ＣＨ４の試験パターンメモリ１０６は特定値以外のパターン圧縮情報ＣＯＤＥＨ３（第０－３ビットが"００１１"）をそれぞれ格納する。このように、複数の試験パターンメモリ１０６は、同一の命令に対応付けて、各端子毎に異なる既定パターン識別情報を格納することができる。
　また例えば、第９行目の命令"ＮＯＰ"に対応付けて、端子ＣＨ１の試験パターンメモリ１０６は特定値以外のパターン圧縮情報ＣＯＤＥＨ１を、端子ＣＨ２から４は特定値のパターン圧縮情報及び試験パターン列を格納する。
　以上に示した試験プログラムの格納形式によれば、同一の命令に対応して、データ量の大きい試験パターン列自体を格納するか、又は、既定パターン識別情報に置き換えて格納するかを端子毎に独立に定めることができ、試験プログラムのデータ量をより効率良く低減することができる。
　より具体的には、ＤＵＴ１００の第１端子に対応する第１の試験パターンメモリ１０６が一の命令に対応付けて一の試験パターン列を格納し、ＤＵＴ１００の第２端子に対応する第２の試験パターンメモリ１０６が当該一の命令に対応付けて一の既定パターン識別情報を含むパターン圧縮情報を格納してもよい。そしてこの場合、ＤＵＴ１００の第１端子に対応する第１のパターンメモリ読出部２００は、当該一の命令に対応付けて第１の試験パターンメモリ１０６に格納された特定値のパターン圧縮情報及び一の試験パターン列を読み出す。一方、第２端子に対応する第２のパターンメモリ読出部２００は、当該一の命令に対応付けて第２の試験パターンメモリ１０６に格納された、特定値でない一のパターン圧縮情報を読み出す。
　次に、第２端子に対応する第２の既定パターン読出部２１０は、特定値でない一のパターン圧縮情報に対応付けて既定パターンメモリ１１８に格納された、一の既定パターン列を読み出す。そして、第１端子に対応する第１のチャネルパターン生成部１４０及びドライバ１７０は、当該一の命令を実行する一の命令サイクル期間中に、第１の試験パターンメモリ１０６から読み出された一の試験パターン列を第１端子に対して出力する。一方、第２端子に対応する第２のフォーマット制御部１４４及びドライバ１７０は、当該一の命令サイクル期間中に、第２の既定パターン読出部２１０により読み出された一の既定パターン列を第２端子に対して出力する。
　以上に示した試験モジュール１０によれば、同一命令に対応して、各試験パターンメモリ１０６に対して試験パターン列又は既定パターン識別情報を指定するパターン圧縮情報を各端子毎に独立に格納することができ、試験プログラムを圧縮する可能性を高めることができる。
　なお、図４においては試験パターンメモリ１０６に試験パターン列を格納する場合を例として説明したが、期待値パターンメモリ１０８に期待値パターン列を格納する場合についても同様であるため説明を省略する。
　図５は、本実施形態に係る試験プログラムの圧縮形式を示す。
　図５の（ａ）は圧縮前の試験プログラムである。本試験プログラムは、第１－２行目、及び第２８－３０行目において、試験モジュール１０を、第１動作モード（ハイスピードモード）で動作させ、命令サイクル当たり３２パターンの試験パターン列を出力させる。また、第３―２７行目において、試験モジュール１０を、第２動作モード（ロースピードモード）で動作させ、命令サイクル当たり１パターンを出力させる。
　図５の（ｂ）は圧縮後の試験プログラムである。本試験プログラムにおいて、圧縮前の試験パターン列{VA1...VA32}は、既定パターン識別情報"Ｈ１"に対応する既定パターン列として既定パターンメモリ１１８に格納される。そして、圧縮前の試験パターン列{VA1...VA32}は、既定パターン識別情報"Ｈ１"を指定するパターン圧縮情報ＣＯＤＥＨ１に置換されて試験パターンメモリ１０６に格納される。同様にして、圧縮前の試験パターン列{VB1...VB32}、{VD1...VD32}、及び{VE1...VE32}は既定パターン識別情報"Ｈ２"、"Ｈ４"、及び"Ｈ５"を指定するパターン圧縮情報ＣＯＤＥＨ２、ＣＯＤＥＨ４、及びＣＯＤＥＨ５に置換されて試験パターンメモリ１０６に格納される。
　また、第２動作モードの連続する１６命令に対応して順次出力される試験パターン列{SA1...SA16}は、既定パターン識別情報"Ｌ１"に対応する第２動作モードの既定パターン列として既定パターンメモリ１１８に格納される。
　また、圧縮前の試験パターン列{VX1...VX32}は、特定値（第１－４ビットが"００００"）のパターン圧縮情報ＣＯＤＥＨ０と、当該試験パターン列との組として試験パターンメモリ１０６に格納される。同様に、圧縮前の試験パターン列{SA17...SA25}は、特定値（第１－４ビットが"１１１１"、かつ、第５－８ビットが"９"）のパターン圧縮情報ＣＯＤＥＬ７と、パターン数が９の試験パターン列{SA17...SA25}の組として試験パターンメモリ１０６に格納される。
　以上に示した試験プログラムの圧縮方式によれば、試験モジュール１０は、頻出する試験パターン列を既定パターン列として既定パターンメモリ１１８に格納しておくことにより、試験プログラムに含まれる多くの試験パターン列を、当該既定パターン列を指定するパターン圧縮情報に置換することができ、試験プログラムのサイズを効率良く低減することができる。
　なお、図５においては試験パターンメモリ１０６に試験パターン列を格納する場合を例として説明したが、期待値パターンメモリ１０８に期待値パターン列を格納する場合についても同様であるため説明を省略する。
　図６は、本実施形態の変形例に係るパターン圧縮情報の一例を示す。図６に示すパターン圧縮情報では、全ての圧縮情報のコードでハイスピードモードが指定される。このようなパターン圧縮情報によれば、ハイスピードモードで使用できる既定パターンの数を増加できる。
　図７は、本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。図７に示すパターン圧縮情報では、全ての圧縮情報のコードで任意のパターン列が指定される。このようなパターン圧縮情報によれば、４ビット分の圧縮コードとしてヌルデータを割り当て、つまり４ビット分の圧縮コードを削減して、圧縮率を高めることができる。なお、全てのコードがハイスピードモードで指定される旨あるいは任意パターン列で指定される旨の情報は、パターン情報メモリに格納できる。
　図８は、本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。図８に示すパターン圧縮情報では、圧縮情報のコードとして、８ビットを割り当て、上位４ビットの"０１１１"でパターン列として複数の任意パターン列を含むことを指定する。また、下位４ビットの"１００１"で指定された複数の任意パターン列の数を指定する。すなわち、圧縮情報として、パターン列の繰り返し回数を指定する回数情報を含むことができる。下位４ビットの"１００１"は任意パターン列が１０回繰り返されることを示している。このようなパターン圧縮情報によれば、２回目以降の繰り返しに係るパターン列データにおける圧縮情報のコードを無くすことができ、パターン列データの圧縮率を高めることができる。
　図９は、本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。図９に示すパターン圧縮情報では、圧縮情報のコードとして、８ビットを割り当て、上位４ビットの"０１１０"で同一のパターン列が複数回繰り返されることを指定する。また、下位４ビットの"００１１"で繰り返し回数を指定する。すなわち、圧縮情報として、パターン列の繰り返し回数を指定する回数情報を含むことができる。下位４ビットの"００１１"は任意パターン列が５回繰り返されることを示している。このようなパターン圧縮情報によれば、２回目以降の繰り返しに係るパターン列データにおける圧縮情報のコードを無くすことができ、パターン列データの圧縮率を高めることができる。
　なお、図９における圧縮情報は、入力または出力チャネルごとに指定できる。よって、繰り返し命令であるＩＤＸＩでは指定できない、入力チャネルと出力チャネルで繰り返しの回数が相違する場合でも、チャネルごとに繰り返し回数が指定できるので、圧縮率を高めることができる。図９では繰り返しのパターン列として任意パターン列を例示しているが、既定パターン列にも勿論適用できる。
　図１０は、本実施形態のさらに変形例に係るパターン圧縮情報の一例を示す。図１０に示すパターン圧縮情報では、高速モードを指定する圧縮情報のコードとして、８ビットを割り当て、上位４ビットのみで指定されるパターン列と下位４ビットと併せて８ビットで指定されるパターン列とを分ける。すなわち、圧縮情報に含まれるパターン列として高速モードパターン列を格納するとともに、パターン列識別情報として、一のアドレス空間が指定できる短ビットパターン列識別情報または一のアドレス空間より大きなアドレス空間が指定できる長ビットパターン列識別情報を格納する。短ビットパターン列識別情報が識別するパターン列として、予め定義された使用頻度の高い高頻度既定パターン列を割り当て、長ビットパターン列識別情報が識別するパターン列として、予め定義された高頻度既定パターン列より使用頻度の低い低頻度既定パターン列を割り当てる。このようなパターン圧縮情報によれば、高頻度の既定パターン列は４ビットの圧縮情報コードで指定され、低頻度の既定パターンは８ビットの圧縮情報コードで指定される。よって、総合的な圧縮率を高めることができる。なお、低速モードにおける圧縮コードは前記と同様であるから説明を省略する。
　以上に示した通り、本実施形態に係る試験モジュール１０によれば、同一命令について複数の試験パターンメモリ１０６及び／又は複数の期待値パターンメモリ１０８に格納されるパターン列を、ＤＵＴ１００の端子毎に独立に圧縮することができ、試験プログラムの圧縮効率を高めることができる。また、試験プログラムを効率良く圧縮する結果、命令当たりに試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８から読み出す平均データ量を低減することができ、メインメモリ１０２の要求スループットを比較的低く抑えることができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
　　１０　試験モジュール
　１００　ＤＵＴ
　１０２　メインメモリ
　１０４　命令メモリ
　１０６　試験パターンメモリ
　１０８　期待値パターンメモリ
　１１０　デジタルキャプチャメモリ
　１１２　セントラルパターン制御部
　１１４　パターンリストメモリ
　１１６　ベクタ生成制御部
　１１８　既定パターンメモリ
　１２０　セントラルキャプチャ制御部
　１２２　パターンリザルトメモリ
　１３０　チャネルブロック
　１４０　チャネルパターン生成部
　１４２　シーケンシャルパターン生成部
　１４４　フォーマット制御部
　１４６　シーケンシャルパターン生成部
　１４８　ハント・コンペア部
　１５０　フェイルキャプチャ制御部
　１５２　フェイルキャプチャメモリ
　１６０　タイミング生成部
　１７０　ドライバ
　１８０　コンパレータ
　２００　パターンメモリ読出部
　２１０　既定パターン読出部
　２２０　パターン選択部
　２３０　選択部
　２４０　パターン展開部

Claims (9)

  1. 　パターン列、前記パターン列を識別するパターン列識別情報および前記パターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納部と、
    　前記パターン列または前記パターン列識別情報を命令に対応付けて含むパターン列データを、複数の前記パターン列データについて一群の基本パターンとして格納する基本パターン格納部と、
    　前記基本パターンの処理順序を指示する指示情報を格納する指示情報格納部と、
    　前記指示情報が指示する処理対象の前記基本パターンに含まれる前記パターン列データを、前記基本パターン格納部から読み出す基本パターン読出部と、
    　前記基本パターン読出部が読み出した前記パターン列データに前記パターン列識別情報を含む場合に、前記圧縮情報を参照して、前記パターン列識別情報に対応するパターン列を読み出すパターン列読出部と、
    　前記基本パターン読出部が読み出した前記パターン列データに含まれる前記パターン列または前記パターン列読出部が読み出した前記パターン列識別情報に対応する前記パターン列を、前記回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力部と、
    　を備えた試験モジュール。
  2. 　前記圧縮情報格納部は、前記パターン列として、予め定義された既定パターン列または前記圧縮情報ごとに定義される任意パターン列を含む前記圧縮情報を格納する、
    　請求項１に記載の試験モジュール。
  3. 　前記圧縮情報格納部は、前記パターン列として複数の前記任意パターン列を含むと共に、複数の前記任意パターン列の全体を識別する単一のパターン列識別情報を、複数の前記任意パターン列の数を指標する回数情報として格納し、
    　前記パターン出力部は、前記回数情報で指定される数だけ複数の前記任意パターン列を出力する、
    　請求項２に記載の試験モジュール。
  4. 　前記圧縮情報格納部は、前記圧縮情報として、入力または出力のチャネルごとの前記パターン列および前記パターン列識別情報を格納し、
    　前記パターン出力部は、前記チャネルごとに前記パターン列を出力する、
    　請求項１に記載の試験モジュール。
  5. 　前記圧縮情報格納部は、前記パターン列として、高速モードパターン列または低速モードパターン列を格納するとともに、前記パターン列識別情報として、前記パターン列が前記高速モードパターン列であるか前記低速モードパターン列であるかを識別するパターン識別情報を格納する、
    　請求項１に記載の試験モジュール。
  6. 　前記圧縮情報格納部は、前記圧縮情報に含まれる全ての前記パターン列として前記高速モードパターン列を格納するとともに、前記パターン列識別情報として、一のアドレス空間が指定できる短ビットパターン列識別情報または前記一のアドレス空間より大きなアドレス空間が指定できる長ビットパターン列識別情報を格納し、
    　前記短ビットパターン列識別情報が識別するパターン列として、予め定義された使用頻度の高い高頻度既定パターン列を割り当て、
    　前記長ビットパターン列識別情報が識別するパターン列として、予め定義された前記高頻度既定パターン列より使用頻度の低い低頻度既定パターン列を割り当てる、
    　請求項５に記載の試験モジュール。
  7. 　前記圧縮情報格納部は、前記圧縮情報に含まれる全ての前記パターン列として、前記高速モードパターン列であると共に前記圧縮情報ごとに定義される任意パターン列を格納し、前記パターン列識別情報としてヌルデータを格納する、
    　請求項５に記載の試験モジュール。
  8. 　パターン列、前記パターン列を識別するパターン列識別情報および前記パターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納部と、
    　前記パターン列または前記パターン列識別情報を命令に対応付けて含むパターン列データを、複数の前記パターン列データについて一群の基本パターンとして格納する基本パターン格納部と、
    　前記基本パターンの処理順序を指示する指示情報を格納する指示情報格納部と、
    　前記指示情報が指示する処理対象の前記基本パターンに含まれる前記パターン列データを、前記基本パターン格納部から読み出す基本パターン読出部と、
    　前記基本パターン読出部が読み出した前記パターン列データに前記パターン列識別情報を含む場合に、前記圧縮情報を参照して、前記パターン列識別情報に対応するパターン列を読み出すパターン列読出部と、
    　前記基本パターン読出部が読み出した前記パターン列データに含まれる前記パターン列または前記パターン列読出部が読み出した前記パターン列識別情報に対応する前記パターン列を、前記回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力部と、
    　を備えた試験装置。
  9. 　パターン列、前記パターン列を識別するパターン列識別情報および前記パターン列の繰り返し回数を指定する回数情報を対応付ける圧縮情報を格納する圧縮情報格納段階と、
    　前記パターン列または前記パターン列識別情報を命令に対応付けて含むパターン列データを、複数の前記パターン列データについて一群の基本パターンとして格納する基本パターン格納段階と、
    　前記基本パターンの処理順序を指示する指示情報を格納する指示情報格納段階と、
    　前記指示情報が指示する処理対象の前記基本パターンに含まれる前記パターン列データを読み出す基本パターン読出段階と、
    　前記基本パターン読出段階で読み出した前記パターン列データに前記パターン列識別情報を含む場合に、前記圧縮情報を参照して、前記パターン列識別情報に対応するパターン列を読み出すパターン列読出段階と、
    　前記基本パターン読出段階で読み出した前記パターン列データに含まれる前記パターン列または前記パターン列読出段階で読み出した前記パターン列識別情報に対応する前記パターン列を、前記回数情報で指定される繰り返し回数だけ繰り返して出力するパターン出力段階と、
    　を備えた試験方法。
PCT/JP2009/004720 2008-09-26 2009-09-18 試験モジュール、試験装置および試験方法 Ceased WO2010035447A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010530720A JPWO2010035447A1 (ja) 2008-09-26 2009-09-18 試験モジュール、試験装置および試験方法
CN2009801376813A CN102165327A (zh) 2008-09-26 2009-09-18 测试模块、测试装置及测试方法
US13/048,862 US20110282615A1 (en) 2008-09-26 2011-03-15 Test module, test apparatus and test method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008247691 2008-09-26
JP2008-247691 2008-09-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/048,862 Continuation US20110282615A1 (en) 2008-09-26 2011-03-15 Test module, test apparatus and test method

Publications (1)

Publication Number Publication Date
WO2010035447A1 true WO2010035447A1 (ja) 2010-04-01

Family

ID=42059460

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/004720 Ceased WO2010035447A1 (ja) 2008-09-26 2009-09-18 試験モジュール、試験装置および試験方法

Country Status (5)

Country Link
US (1) US20110282615A1 (ja)
JP (1) JPWO2010035447A1 (ja)
CN (1) CN102165327A (ja)
TW (1) TW201017190A (ja)
WO (1) WO2010035447A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102165326B (zh) * 2008-09-26 2013-06-19 爱德万测试株式会社 测试模块、测试装置及测试方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05134004A (ja) * 1991-11-14 1993-05-28 Nec Corp 半導体集積回路の試験装置
JP2006058251A (ja) * 2004-08-23 2006-03-02 Advantest Corp デバイスの試験装置及び試験方法
JP2006170873A (ja) * 2004-12-17 2006-06-29 Fujitsu Ltd 情報処理装置、情報処理装置のテストパターンデータ圧縮方法及びプログラム
WO2006077685A1 (ja) * 2005-01-19 2006-07-27 Advantest Corporation 試験装置及び試験方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05134004A (ja) * 1991-11-14 1993-05-28 Nec Corp 半導体集積回路の試験装置
JP2006058251A (ja) * 2004-08-23 2006-03-02 Advantest Corp デバイスの試験装置及び試験方法
JP2006170873A (ja) * 2004-12-17 2006-06-29 Fujitsu Ltd 情報処理装置、情報処理装置のテストパターンデータ圧縮方法及びプログラム
WO2006077685A1 (ja) * 2005-01-19 2006-07-27 Advantest Corporation 試験装置及び試験方法

Also Published As

Publication number Publication date
TW201017190A (en) 2010-05-01
CN102165327A (zh) 2011-08-24
US20110282615A1 (en) 2011-11-17
JPWO2010035447A1 (ja) 2012-02-16

Similar Documents

Publication Publication Date Title
JP4288284B2 (ja) 試験装置及び試験方法
CN1842716B (zh) 测试装置及测试方法
JPWO2010067476A1 (ja) 試験装置、変換回路、および、試験方法
US10816593B2 (en) Arrangement unit, testing system and testing method
JP5314693B2 (ja) 試験モジュールおよび試験方法
JPWO2008126747A1 (ja) 試験装置、試験方法、および電子デバイス
WO2010035450A1 (ja) 試験モジュール、試験装置および試験方法
CN1577284A (zh) 一种边界扫描测试的实现方法及装置
JPWO2010035447A1 (ja) 試験モジュール、試験装置および試験方法
US20120072792A1 (en) Memory tester and compiler which matches a test program
US8028213B2 (en) Data transformation method and related device for a testing system
WO2009150819A1 (ja) 試験モジュール、試験装置および試験方法
US8743702B2 (en) Test apparatus and test method
JP2007010605A (ja) 試験装置、及び試験方法
CN116467242A (zh) 一种开短路测试机的iic接口扩展电路及开短路测试机
JPH06294846A (ja) 半導体不揮発性記憶装置およびその測定方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980137681.3

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09815869

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010530720

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09815869

Country of ref document: EP

Kind code of ref document: A1