WO2010031630A1 - Vorrichtung und verfahren zum erzeugen einer zufallsbitfolge - Google Patents

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WO2010031630A1
WO2010031630A1 PCT/EP2009/059837 EP2009059837W WO2010031630A1 WO 2010031630 A1 WO2010031630 A1 WO 2010031630A1 EP 2009059837 W EP2009059837 W EP 2009059837W WO 2010031630 A1 WO2010031630 A1 WO 2010031630A1
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WO
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signal
oscillator
ring oscillator
random
random bit
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PCT/EP2009/059837
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English (en)
French (fr)
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Markus Dichtl
Bernd Meyer
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Siemens Aktiengesellschaft
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords

Definitions

  • the present invention relates to apparatus and methods for generating random bits and random bit strings. This is for example used to implement a random number generator.
  • Random numbers which occur in digital form as random bit sequences, are often required in security-relevant applications. For asymmetric authentication methods, for example, it is necessary to generate and use random numbers. Particularly in the case of RFID tags with security functionality, corresponding random numbers with particularly low hardware expenditure must be generated. It is desirable to use only digital logic circuits, which can be implemented with low cost.
  • random number generators have been used e.g. using analog noise sources whose signals are digitized.
  • analog noise sources whose signals are digitized.
  • hybrid analog / digital circuits are expensive to implement.
  • Generating true random bit sequences usually requires a physical source of randomness, which is typically difficult to use in computer systems.
  • Hardware random number generators use a physical process as a random source. Then, however, the physical system must be detected and measured by sensors, and then the random data can be extracted from the measured data. Examples of random physical processes include radioactive decay, semiconductor noise, free-running oscillators, or quantum states of photons. Although a good randomization of random data is achieved with it, the necessary measuring devices are extremely expensive, so that an application in mass-produced items, for example for a Simple encryption of data on RFID tags is not economical.
  • So-called pseudo-Zufausiller can be generated algorithmically.
  • the algorithmically generated random bits or random numbers although not actually random, should as far as possible not be distinguished from true random bits.
  • a microprocessor device CPU Central Processing Unit
  • seed value seed
  • the CPU calculates random bits and new seed values, which in turn are stored and override the old value.
  • the various devices are set to an individual start value in a personalization step.
  • pseudo-in-numbers provide enough random data for some applications, they can not completely replace physical random numbers. Because at least for the determination of an initial seed value real coincidence is needed. However, starting from the initial seed value, the pseudo-in-feed numbers are deterministic. The statistical quality of generated pseudo-random data depends strongly on the algorithm used and the length of the seed value. For example, standard C libraries use methods that use Fibonacci generators. Also feedback shift registers are partially used for the generation of pseudo-in-feed numbers. The abovementioned measures These are not suitable for cryptographic applications. An attacker could easily predict the random number sequence.
  • More sophisticated methods use cryptographically strong hash functions or encryption techniques to calculate random data and new seed values from a current seed value. In order to achieve sufficient quality in the generation of random numbers, therefore, particularly high-performance resources requiring CPUs are necessary.
  • the digitally implemented random number generators can be manufactured cheaply, for example as FPGAs or in ASICs (Application Specific Integrated Circuits), manufacturing variations of the corresponding components disturb the process of random number generation.
  • algorithmic post-processing is performed in order to compensate statistical defects in the random data, which are generated for example by physical noise sources.
  • the measured data are compressed in order to increase the entropy.
  • Cryptographically strong hash functions can also be used.
  • an apparatus for generating a random bit sequence comprises a ring oscillator comprising a plurality of inverting digital devices, at which an oscillator signal can be tapped off.
  • a buffer element is provided for storing levels of the oscillator signal, and at least two controllable switching devices are provided in a signal path of the ring oscillator, preferably to simultaneously excite at least two harmonics or edges of a harmonic of the ring oscillator.
  • the latch element monitors and stores the fluctuating levels of the oscillator signal. Since the simultaneously generated harmonic edges are out of phase with each other, they potentially converge in statistical variations. The resulting waveforms are unpredictable and serve as the basis of random bit generation.
  • a metastable vibration state of the ring oscillator in the form of a harmonic wave can be set.
  • the phase position of the two edges of the harmonic is subject to statistical fluctuations. As a rule, the two edges of the harmonic coincide after a certain period of time. If the ring oscillator has an even number of inverters, it will stop. If an odd number of inverters is provided, the ring oscillator drops to its fundamental frequency and continues to oscillate stable.
  • a number of rising or falling oscillator signal edges can be used within the predetermined time period.
  • the buffer element which may be configured for example as a flip-flop, is suitable for counting signal edges. Further, if this determined or stored number undergoes a modulo operation, a random bit results.
  • a control device can determine several random bits one after the other at the buffer element, which then delivers a random bit sequence or a binary random number.
  • the controllable switching devices may be implemented as AND gates, for example. AND gates are easily implemented in a standardized manner and, depending on the logic level of an input signal, serve as a closed switch or block the signal path within the ring oscillator.
  • controllable switching device can be embodied as an OR gate, in which case a logic L level leads to the oscillation of the circuit.
  • a control device is furthermore provided which generates such a start signal for the controllable switching devices and the buffer element, that each controllable switching device generates a harmonic edge of the oscillator signal and the buffer element is reset. This allows a metastable state of vibration to be achieved from a static state.
  • control device can pick up a logic level of a random bit at an output of the buffer element, the start signal for generating a plurality of random bits being generated, and the plurality of random bits being output as a random bit sequence from the control device.
  • the approach has, for example, the advantage that no further control circuit is required to find or maintain a metastable state of the ring oscillator. Rather, the generation of super waves results in this metastable state, which serves as the basis for the generation of random bitumen.
  • an equal number of inverting digital devices are provided between the controllable switching devices.
  • This symmetrical arrangement has the advantage that interferences are symmetrized and the statistical randomness is improved.
  • a further buffer element is coupled to the ring oscillator such that parasitic electrical influences of the buffer elements are present symmetrically with respect to the inverting digital devices.
  • the capacitive load of the inverting devices or switching devices embodied, for example, as logic gates, is thus largely symmetrical, so that the respective harmonic wave is maintained for a particularly long time and the statistically random phase relationship between the two harmonics is more favorable.
  • the second buffer element for example designed as a flip-flop, serves, for example, only for the symmetrization of the oscillator part of the circuit, the output of which is not used.
  • the inverting digital devices and the controllable switching devices may be implemented as two logic gates, e.g. NAND gates are integrated.
  • a NAND gate combines on the one hand an inverting function of the continuous signal and on the other hand a switching function, depending on the combination of the logical input signals.
  • the device for generating random bits can therefore be made particularly compact.
  • NOR gates can also be used, in which case the transition to the logical value H starts the oscillation of the circuit.
  • a delay device is connected between an input of a logic gate, in particular a NAND gate (or the NOR gate) and an output of the respective other NAND gate (or NOR gate).
  • the delay time through the delay device should be longer than the switching time of the NAND gate (or NOR gate). Otherwise, the two harmonics would fall practically directly on each other.
  • the apparatus and method are suitable for implementation in an ASIC.
  • the proposed device and the method have the advantage that they are particularly easy to implement circuitry. Only a small number of electronic digital components are required. This makes it particularly suitable to use corresponding random number generators in mass business.
  • FIG. 1 shows a circuit diagram of a first embodiment of a device for generating random bit sequences
  • FIG. 2-5 possible waveforms of oscillator signals and random bit signals
  • FIG. 6 shows an equivalent circuit diagram for a ring oscillator which can be used in embodiments of devices for generating random bits
  • FIG. 7 shows a circuit diagram of a second embodiment of a device for generating random bit sequences
  • FIGS. 8, 9 possible signal forms of oscillator signals
  • FIG. 10 shows a circuit diagram of a third embodiment of a device for generating random bit sequences.
  • FIG. 1 shows a random bit generator as a device for generating random bit sequences.
  • the random bit generator 1 comprises a ring oscillator, which is constructed from serially interconnected inverters 2-11. In this case, an upper branch of five inverters 2-6 and a lower branch of five inverters 7-11 is shown. The two branches are connected to each other cyclically, with an AND gate 12, 13 being used as the controllable switching devices.
  • the AND gates each have two inputs 18, 19, 21, 22 and an output 20, 23rd
  • an input 21, 19 of the AND gates 12, 13 is coupled via a suitable line to a control device 50, which generates a control signal ST.
  • the signal path of the ring oscillator thus comprises the inverters 2-11 and the two AND gates 12, 13. At the signal path, a corresponding oscillator signal OS can be tapped off.
  • a buffer element 14 For detecting and storing the oscillator signal OS, a buffer element 14, which is designed as a flip-flop coupled.
  • the flip-flop 14 has a clock input 15, a reset input 16 and a data output 17.
  • the reset input 16 is coupled to the control output 51 of the control device 50 and, like the inputs 21 and 19 of the AND gates 12, 13, receives the start signal ST ,
  • the oscillator signal OS is fed to the clock input 15 of the flip-flop 14.
  • a random bit can be For example, tap, which is guided to an input 52 of the control device 50.
  • the control device 50 generates the start signal ST in such a way that, starting from the AND gates 12, 13, in each case one edge of a harmonic arises in the signal path. At this time, a first harmonic edge passes from the output 23 of the AND gate 12 through the inverters 2-6, and a second harmonic wave passes from the output 20 of the second AND gate 13 through the inverters 7-11.
  • the start signal ST may be set at logical L level or 0 level, for example. Then, at the output 23, 20 of the AND gate 12, 13 is always a logical L level or 0. A vibration of the ring oscillator does not result. If the start signal ST is set to logic H level or 1, the AND gates 12, 13 operate as closed switches. That is, input 22 is logically connected to the output 23 of the AND gate 12 and the input 18 is logically connected to the output 20 of the AND gate 13. At the same time resetting of the flip-flop 14th
  • the oscillator signal OS Due to the superposition of the two edges of the harmonic no stable logic signal is given by the oscillator signal OS.
  • the clock input 15 of the flip-flop 14 therefore oscillates an irregular oscillating logic signal.
  • the oscillator signal can be in this metastable vibrational state be understood as an analog signal with random properties.
  • a topologically and functionally equivalent arrangement can also be achieved by replacing two inverters with NAND gates in a ring oscillator constructed from inverters. These should preferably be provided at opposite positions of the ring in order to achieve symmetrical signal properties against interference. It is also conceivable, in order to generate more than two harmonics, to provide a plurality of controllable switches, which generate harmonic edges by suitable supply of a start signal.
  • waveforms of the oscillator signal OS and the random bit signal ZB are plotted over time t in FIGS.
  • the oscillator signal is applied to the clock input 15 of the flip-flop 14 over time.
  • Logical L level corresponds to a level of 0 V and an H level, that is a logic 1, about 3.3 V in the following representations of signal curves.
  • the oscillator signal begins to oscillate irregularly at the output of the inverter 6. It can be seen that two harmonic edges OW1 and OW2 are shifted from one another and present with different amplitude over time. From about 300 ns, the two edges OWl and OW2 of the harmonic have gone together and swing stable. The ring oscillator thus stops.
  • a ring oscillator with an even number of inverters as shown in FIG. 1, has a fixed point and stops after a certain period of time.
  • the waveform up to the stalling of the ring oscillator serves as a random basis for the generation of the random bit.
  • the flip-flop 14 counts as a clock divider the number of Vibrations modulo 2. That is, the present at the data output 17 level coincidentally corresponds to the number of resulting in the waveform of Figure 2 rising or falling signal edges.
  • Another random element results from the strongly fluctuating amplitudes, so that, for example, in the range between 200 and 300 ns there is no well-defined logic level at the input 15 of the buffer or flip-flop 14.
  • FIG. 3 shows the oscillator signal course once more over time.
  • the curve of FIG. 3 corresponds to a different start than that of FIG. 2. It can be seen that once again there are two harmonic edges OW1, OW2, which converge towards one another and lead the oscillator into a stable state after approximately 300 ns. However, the waveforms of Figure 2 and Figure 3 differ randomly from each other.
  • Figures 4 and 5 show the time course of Zufallsbitsignals ZB at the output 17 of the flip-flop 14. Due to the random oscillator waveform at the clock input 15 of the flip-flop 14, both logical H and logical L-level at the output 17 of Flip-flops 14. The waveform in the figure 4 for the random bit ZB results in random dependence on the oscillator signal OS at the clock input 15th
  • a random bit which in the case of FIG. 4 has a logic H level, can be detected. This is done, for example, by the control device 15, which via its
  • Input 52 is coupled to the output 17 of the flip-flop 14.
  • FIG. 5 shows a similar signal curve.
  • the logic level of the resulting random bit after 400 ns is a logical L level which is approximately 0V. It is now possible, for example, to specify a period of time in which the ring oscillator, after which two harmonic edges have been generated by the start signal, generally assumes a stable state reached. The meanwhile randomly resulting signal waveforms or signal edges are used to determine a random bit.
  • the quality of the randomness of the generated random bit ZB essentially depends on the non-determinable, time-shifted course of the generated harmonic.
  • the two harmonic edges pass through the ring oscillator arrangement phase-shifted.
  • the switching properties, in particular switching times of the two AND gates 12, 13, play a role, as do the delay characteristics of inverters 2-11.
  • the two controllable switches 24, 25 open, there is no oscillation. Rather, stable logic levels are present at the input and output of a respective inverter 6, 11. However, if the switches are closed, for example, a signal edge, starting from the output of the inverter 6 (a well-defined H or L level, passes through the delay line 27 and is inverse-converted by the second inverter 11. The thus-inverted harmonic signal then passes through a delay line 26 again and in turn is inverted by the inverter 6.
  • the switching times of the controllable switches 24, 25 are less than the signal delay through the delay lines 26, 27.
  • Figure 7 shows a random bit generator as a random bit generating device in which inverting elements are integrated in NAND gates.
  • the random bit generator 101 comprises a chain of driver circuits 36-40, which in principle constitute a delay path.
  • a second corresponding delay line is made up of five further drivers 41-45.
  • the result is an upper branch and a lower branch, which are connected to each other via a NAND gate 28 and 29, respectively.
  • the NAND gates 28, 29 each have two
  • NAND gates 28, 29 correspond to a combination of the controllable switches 24, 25, each having an inverter 6, 11.
  • a start signal ST is performed.
  • the upper delay line of drivers 36- 40 is connected.
  • the lower branch of the five drivers 41-45 is coupled.
  • the oscillator signal OS is tapped and fed to a clock input 15 of a flip-flop 14.
  • a reset input 16 of the flip-flop 14 is also connected to the start signal ST, and the data output 17 of the flip-flop supplies a random bit ZB. The operation is similar with respect to the circuit described in Figure 1.
  • the flip-flop 14 is reset and at the output 34 or 35 of the NAND gates start phase-shifted harmonic edges of the resulting ring oscillator, which in the signal path, the NAND gates 28, 29 and the driver circuits 36- 45 Has. Even with these few digital elements, random bits of high quality can be generated.
  • FIG. 8 shows an exemplary waveform of the oscillator signal OS at the input of the flip-flop 14 for the random bit generator 101. It can be seen that after approximately 450 ns the ring oscillator has a stable L level at the output of the driver 40 or input 32 of the NAND gate 29. This is the stable state for the ring oscillator.
  • FIG. 9 shows a similar signal curve for the oscillator signal after a further start over time.
  • the two harmonics generated already coincide earlier or converge, so that the stable state of the oscillator is reached after about 370 ns, by counting the resulting signal edges, for example in the given period of time between 0 and 450 ns, a random bit ZB is then derived, which can be tapped off at the output 17 of the flip-flop 14.
  • the random bit generator 102 has substantially the same elements as shown in FIG. 1, but only three inverters 2-4 and 5-7 are connected in series at the top and bottom branches. Elements which have already been explained in FIG. 1 will not be discussed here.
  • the random bit generator 102 has, in addition to a first buffer element 14 or a flip-flop, a second flip-flop 46, which preferably has an identical structure to the first flip-flop 14.
  • the clock input 47 of the second flip-flop 46 is coupled to the output of the last inverter 7 in the lower inverter chain or to the input of the first AND gate 12.
  • the clock input 15 of the first flip-flop 14 is to the last inverter 4 of upper inverter chain and guided to the input of the second AND gate 13.
  • the second flip-flop 46 also has a reset input 48 to the, as also to the reset input 16 of the first flip-flop 14, the start signal ST is performed.
  • the second flip-flop 46 serves to symmetrize the oscillator part of the circuit.
  • the data output 49 is not used. Due to the achieved symmetrical situation, a generated harmonic by the first or second AND gate 12, 13 is maintained for a particularly long time. This results in a larger number of signal edges, which can potentially be detected by the flip-flop 14, which lead to the random bit value ZB.
  • the presented random bit generators have the particular advantage that only a small number of digital electronic components is necessary, which can be easily implemented in the integrated circuits. Furthermore, the proposed approach can be easily described in a common hardware description language such as VHDL. This makes it easy to use standard logical components from cell libraries to IC applications. As a result, the corresponding components can also be synthesized and used as FPGA applications. Since the random number generators operate entirely digitally, no analog circuit components or corresponding manufacturing processes are necessary in the production of corresponding integrated circuits.

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Abstract

Eine Vorrichtung (1) zum Erzeugen einer Zufallsbitfolge (ZZ) weist einen mehrere invertierende digitale Einrichtungen (2-11) umfassenden Ringoszillator auf, an dem ein Oszillatorsignal (OS) abgreifbar ist. Ein Zwischenspeicherelement (14) überwacht und speichert schwankende Pegel des Oszillatorsignals (OS). Ferner sind mindestens zwei steuerbare Schalteinrichtungen (12, 13) zum gleichzeitigen Anregen von mindestens zwei Oberwellenflanken (OW1, OW2) des Ringoszillators in einem Signalpfad des Ringoszillators vorgesehen. Die Phasenlage der beiden Oberwellenflanken (OW1, OW2) und ein potenzielles Zusammenlaufen derselben unterliegen statistischen Schwankungen, welche als Basis der Zufallsbiterzeugung dienen. Es wird eine Vorrichtung und ein Verfahren zur Erzeugung von Zufallsbitfolgen beansprucht. Ein entsprechender Zufallszahlengenerator kann insbesondere als FPGA für Sicherheitsanwendungen, wie kryptographische Verfahren eingesetzt werden. Die Vorrichtung (1) weist im Wesentlichen digitale Bauelemente auf, die einfach standardisiert herstellbar sind. Eine dezidierte Regelschaltung ist nicht notwendig. Die Vorrichtung ist auch robust gegenüber äußeren Einflüssen. Die Figuren zeigen Schaltbilder von möglichen Implementierungen und Signalverläufe der auftretenden Signale.

Description

Beschreibung
Vorrichtung und Verfahren zum Erzeugen einer Zufallsbitfolge
Die vorliegende Erfindung betrifft Vorrichtungen und Verfahren zum Erzeugen von Zufallsbits und Zufallsbitfolgen. Dies dient beispielsweise zur Implementierung eines Zufallszahlengenerators .
Zufallszahlen, welche in digitaler Form als Zufallsbitfolgen auftreten, werden häufig in sicherheitsrelevanten Anwendungen benötigt. Es ist beispielsweise bei asymmetrischen Authenti- fikationsverfahren notwendig, Zufallszahlen zu erzeugen und zu verwenden. Insbesondere bei RFID-Tags mit Sicherheitsfunk- tionalität sind entsprechende Zufallszahlen mit besonders niedrigem Hardwareaufwand zu generieren. Wünschenswert ist es dabei, lediglich digitale Logikschaltungen, welche aufwandsgünstig implementiert werden können, einzusetzen.
In der Vergangenheit wurden Zufallszahlengeneratoren z.B. unter Verwendung analoger Rauschquellen, deren Signale digitalisiert werden, verwendet. Hybride Analog/Digital-Schaltungen sind jedoch nur aufwändig zu implementieren.
Um echte zufällige Bitfolgen zu erzeugen, ist in der Regel eine physikalische Zufallsquelle erforderlich, die in der Regel schwierig in Computersystemen einzusetzen ist. Bei Hardware-Zufallszahlen-Generatoren wird ein physikalischer Pro- zess als Zufallsquelle verwendet. Dann muss allerdings das physikalische System über Sensoren erfasst und vermessen werden, wobei aus den gemessenen Daten anschließend die Zufallsdaten extrahiert werden können. Als Beispiele für zufallsbestimmte physikalische Prozesse seien radioaktiver Zerfall, Rauschen von Halbleitern, freischwingende Oszillatoren oder Quantenzustände von Photonen genannt. Obgleich eine gute Ran- dominisierung von Zufallsdaten damit erzielt wird, sind die notwendigen Messvorrichtungen außergewöhnlich aufwendig, so dass eine Anwendung in Massenartikeln, beispielsweise für ein einfaches Verschlüsseln von Daten auf RFID-Tags, nicht ökonomisch ist. Bei rein elektrisch arbeitenden Zufallszahlen- Generatoren ergibt sich zudem häufig das Problem, dass die korrekte Arbeitsweise davon abhängt, dass analoge Elektronik- Schaltungen auf vordefinierte Arbeitspunkte exakt eingestellt werden müssen. Daher ergeben sich Probleme bei Fertigungsstreuungen und Veränderungen der Betriebsbedingungen wie Temperatur oder anderen äußeren Einflüssen. Es ist somit nachteilig, da rein analoge Schaltkreise empfindlich gegen- über Störungen und Manipulationen sind.
So genannte Pseudo-Zufauszahlen können algorithmisch erzeugt werden. Dabei sollen die algorithmisch erzeugten Zufallsbits oder Zufallszahlen, obwohl sie eigentlich nicht zufällig sind, von echten Zufallsbits möglichst nicht zu unterscheiden sein. Bei Pseudo-Zufallsbits wird eine Mikroprozessoreinrichtung CPU (= Central Processing Unit) mit einem entsprechenden Programm betrieben, das aus einem Speicher einen so genannten Seedwert (= Samen) benötigt. Aus dem aktuellen Wert des Seeds berechnet die CPU Zufallsbits und neue Werte des Seeds, die wiederum abgespeichert werden und den alten Wert überschreiben. Um nicht dieselben Zufallsbit- oder Zahlenfolgen auf verschiedenen Geräten zu erhalten, werden die verschiedenen Geräte in einem Personalisierungsschritt auf einen individu- eilen Startwert gesetzt.
Obwohl Pseudo-Zufauszahlen für manche Anwendungen ausreichend zufällige Daten liefern, können sie physikalische Zufallszahlen nicht vollständig ersetzen. Denn zumindest für die Bestimmung eines initialen Seed-Wertes wird echter Zufall benötigt. Von dem initialen Seed-Wert ausgehend, sind die Pseudo-Zufauszahlen jedoch deterministisch. Die statistische Qualität von erzeugten Pseudo-Zufallsdaten hängt dabei stark vom verwendeten Algorithmus und der Länge des Seed-Wertes ab. Es finden beispielsweise in Standard-C-Bibliotheken Verfahren Verwendung, die Fibonacci-Generatoren verwenden. Auch rückgekoppelte Schieberegister werden teilweise für die Erzeugung von Pseudo-Zufauszahlen verwendet. Die vorgenannten Maßnah- men eigenen sich nicht für kryptographische Anwendungen. Ein Angreifer könnte zu leicht die Zufallszahlenfolge voraussagen .
Aufwändigere Verfahren verwenden kryptographisch starke Hash- Funktionen oder Verschlüsselungsverfahren, um aus einem aktuellen Seed-Wert Zufallsdaten und neue Seed-Werte zu berechnen. Um eine ausreichende Qualität bei der Erzeugung von Zufallszahlen zu erzielen, sind daher besonders leistungsfähige Ressourcen benötigende CPUs notwendig.
In der Vergangenheit wurde auch vorgeschlagen, rein digitale Zufallszahlen-Generatoren, die digitale elektrische Komponenten in integrierten Schaltkreisen aufweisen, zu schaffen. Beispielsweise wurde vorgeschlagen, die Verwendung von Jitter in Ringoszillatoren zur Zufallszahlenerzeugung zu verwenden. Digitale Ringoszillatoren werden üblicher Weise aus einer ungeraden Anzahl von Invertern, die zyklisch angeordnet bzw. miteinander rückgekoppelt sind, ausgebildet. Die Schwankungen der Periodenlängen werden dabei als Jitter bezeichnet. Allerdings ist der Jitter in der Regel klein gegenüber der Periodenlänge, so dass sich die Zufälligkeit desselben nur langsam über die Zeit akkumuliert. Um Zufallszahlen schneller zu erzeugen, sind Fibonacci- oder Gallois-Ringoszillator-Varianten vorgeschlagen worden, mittels denen schneller Zufallszahlenfolgen erzeugt werden können.
Zwar können die digital implementierten Zufallszahlen- Generatoren günstig hergestellt werden, beispielsweise als FPGAs oder in ASICs (Application specific integrated circuits = anwendungszugeschnittene integrierte Schaltkreise) , allerdings stören Fertigungsschwankungen der entsprechenden Bauteile den Prozess der Zufallszahlenerzeugung. Um statistische Defekte in den Zufallsdaten, die beispielsweise von physika- lischen Rauschquellen erzeugt werden, zu kompensieren, werden auch algorithmische Nachbearbeitungen vollzogen. Dabei werden die Messdaten komprimiert, um eine Erhöhung der Entropie zu erreichen. Um Schwankungen in der Häufigkeitsverteilung aus- zugleichen, können auch kryptographisch starke Hash- Funktionen Verwendung finden.
Insgesamt ergibt sich aus den bekannten Verfahren und Genera- toren zur Zufallsbiterzeugung bzw. die entsprechenden Hardware mäßigen Implementierungen, eine Reihe von Nachteilen, die den Einsatz in Massenprodukten in der Regel ausschließen.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine verbesserte Vorrichtung und ein Verfahren zum Erzeugen von Zufallsbits zu schaffen.
Diese Aufgabe wird durch eine Vorrichtung mit den Merkmalen des Patentanspruchs 1 und durch ein Verfahren nach Patentan- spruch 14 gelöst.
Demgemäß weist eine Vorrichtung zum Erzeugen einer Zufallsbitfolge einen mehrere invertierende digitale Einrichtung umfassenden Ringoszillator auf, an dem ein Oszillatorsignal abgreifbar ist. Es ist ein Zwischenspeicherelement zum Speichern von Pegeln des Oszillatorsignals vorgesehen, und mindestens zwei steuerbare Schalteinrichtungen sind in einem Signalpfad des Ringoszillators vorgesehen, um vorzugsweise gleichzeitig mindestens zwei Oberwellen bzw. Flanken einer Oberwelle des Ringoszillators anzuregen.
Das Zwischenspeicherelement überwacht und speichert die schwankenden Pegel des Oszillatorsignals. Da die gleichzeitig erzeugten Oberwellenflanken gegeneinander phasenverschoben sind, laufen dieselben potenziell unter statistischen Schwankungen zusammen. Die sich ergebenden Signalformen sind nicht vorhersagbar und dienen als Basis der Zufallsbiterzeugung.
Bei einem Verfahren zum Erzeugen einer Zufallsbitfolge sind die Schritte vorgesehen:
Bereitstellen eines Ringoszillators, welcher digitale Schaltelemente umfasst; Anregen von mindestens zwei Flanken einer oder mehrerer Oberwelle des Ringoszillators als Oszillatorsignal, welches zwischen zwei vorgegebenen logischen Pegeln schwankt;
Abgreifen des Oszillatorsignals; und
Ermitteln eines Zufallsbits in Abhängigkeit einer Anzahl von Pegeldurchgängen des Oszillatorsignals in einem vorgegebenen Zeitraum.
Beispielsweise kann ausgehend von einem statischen Zustand mit geeignet gewählten Anfangsbedingungen, welche durch die steuerbaren Schalteinrichtungen festgelegt werden können, ein metastabiler Schwingungszustand des Ringoszillators in Form einer Oberwelle eingestellt werden. Die Phasenlage der beiden Flanken der Oberwelle unterliegt statistischen Schwankungen. In der Regel fallen nach einem gewissen Zeitraum die beiden Flanken der Oberwelle zusammen. Hat der Ringoszillator eine gerade Anzahl von Invertern, wird er stehen bleiben. Sofern eine ungerade Anzahl von Invertern vorgesehen ist, fällt der Ringoszillator in seine Grundfrequenz und schwingt stabil weiter .
Als Zufallsbit kann beispielsweise eine Anzahl von steigenden oder fallenden Oszillatorsignalflanken innerhalb des vorgegebenen Zeitraumes verwendet werden. Insbesondere das Zwischenspeicherelement, welches zum Beispiel als Flip-Flop ausgestaltet sein kann, eignet sich zum Zählen von Signalflanken. Wird ferner diese ermittelte oder gespeicherte Anzahl einer Modulo-Operation unterzogen, ergibt sich ein zufälliges Bit.
Beispielsweise eine Steuereinrichtung kann an dem Zwischenspeicherelement mehrere Zufallsbits nacheinander ermitteln, welche dann eine Zufallsbitfolge oder eine binäre Zufallszahl liefert . In der Vorrichtung können die steuerbaren Schalteinrichtungen zum Beispiel als UND-Gatter ausgeführt werden. UND-Gatter lassen sich leicht standardisiert implementieren und dienen, je nach logischem Pegel eines Eingangssignals, als geschlos- sener Schalter oder blockieren den Signalpfad innerhalb des Ringoszillators .
Auf analoge Weise kann die steuerbare Schalteinrichtung als ODER-Gatter ausgeführt sein, wobei dann ein logischer L-Pegel zum Anschwingen der Schaltung führt.
Als eine Ausführungsform ist ferner eine Steuereinrichtung vorgesehen, welcher derart ein Startsignal für die steuerbaren Schalteinrichtungen und das Zwischenspeicherelement er- zeugt, dass jede steuerbare Schalteinrichtung jeweils eine Oberwellenflanke des Oszillatorsignals erzeugt und das Zwischenspeicherelement zurückgesetzt wird. Dadurch wird ermöglicht, dass von einem statischen Zustand aus ein metastabiler Schwingungszustand erreicht wird.
Ferner kann die Steuereinrichtung an einem Ausgang des Zwischenspeicherelements einen logischen Pegel eines Zufallsbit abgreifen, wobei das Startsignal zum Erzeugen mehrerer Zufallsbits erzeugt wird, und die mehreren Zufallsbits als Zu- fallsbitfolge von der Steuereinrichtung ausgegeben werden. Die Vorgehensweise hat zum Beispiel den Vorteil, dass keine weitere Regelschaltung erforderlich ist, um einen metastabilen Zustand des Ringoszillators aufzufinden oder aufrecht zu erhalten. Vielmehr ergibt sich durch die Erzeugung von Ober- wellen dieser metastabile Zustand, welcher als Basis für die Zufallsbiterzeugung dient.
In einer Ausführungsform ist zwischen den steuerbaren Schalteinrichtungen jeweils eine gleiche Anzahl von invertierenden digitalen Einrichtungen vorgesehen. Diese symmetrische Anordnung hat den Vorteil, dass Störeinflüsse symmetrisiert vorliegen und die statistische Zufälligkeit verbessert wird. In noch weiteren Ausführungsformen der Vorrichtung zum Erzeugen einer Zufallsbitfolge ist ein weiteres Zwischenspeicherelement derart an den Ringoszillator gekoppelt, dass parasitäre elektrische Einflüsse der Zwischenspeicherelemente sym- metrisch in Bezug auf die invertierenden digitalen Einrichtungen vorliegen. Die kapazitive Last der beispielsweise als logische Gatter ausgeführten invertierenden Einrichtungen oder Schalteinrichtungen, ist damit weitestgehend symmetrisch, so dass die jeweilige Oberwelle besonders lange erhal- ten wird und die statistisch zufällige Phasenbeziehung zwischen beiden Oberwellen günstiger ist. Das zweite Zwischenspeicherelement, beispielsweise als Flip-Flop ausgeführt, dient zum Beispiel nur der Symmetrisierung des Oszillatorteils der Schaltung, wobei dessen Ausgang nicht verwendet wird.
Die invertierenden digitalen Einrichtungen und die steuerbaren Schalteinrichtungen können als zwei logische Gatter, wie z.B. NAND-Gatter integriert werden. Ein NAND-Gatter kombi- niert einerseits eine invertierende Funktion des durchlaufenden Signals und andererseits eine Schaltfunktion, je nach Kombination der logischen Eingangssignale. Die Vorrichtung zur Erzeugung von Zufallsbits lässt sich daher besonders kompakt ausführen.
Statt der NAND-Gatters können auch NOR-Gatter verwendet werden, wobei dann der Übergang zum logische Wert H das Schwingen der Schaltung startet.
Es ist ferner denkbar, dass zwischen einem Eingang eines logischen Gatters, insbesondere eines NAND-Gatters (bzw. des NOR-Gatters) und einem Ausgang des jeweils anderen NAND- Gatters (bzw. NOR-Gatters) eine Verzögerungseinrichtung geschaltet ist. Die Verzögerungszeit durch die Verzögerungsein- richtung, beispielsweise eine Kette von Treiberschaltungen, sollte dabei länger sein als die Schaltzeit der NAND-Gatter (bzw. NOR-Gatter). Ansonsten würden die beiden Oberwellen praktisch direkt aufeinander fallen. In einer Weiterbildung ist die Vorrichtung als FPGA (= Field Programmable Gate Array bzw. im Feld programmierbare Gate- Anordnung) ausgeführt. Durch die vollständig digital imple- mentierte Vorrichtung ist eine entsprechende Programmierung besonders einfach. Ferner eignen sich die Vorrichtung und das Verfahren zur Implementierung in einem ASIC.
Die vorgeschlagene Vorrichtung und das Verfahren haben den Vorteil, dass sie schaltungstechnisch besonders einfach zu implementieren sind. Es wird nur eine geringe Anzahl von e- lektronischen digitalen Bauelementen benötigt. Damit eignet sich insbesondere ein Einsatz entsprechender Zufallszahlen- Generatoren im Massengeschäft.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche sowie der im Folgenden beschriebenen Ausführungsbeispiele der Erfindung. Im Weiteren wird die Erfindung anhand von Ausführungsbeispielen unter Bezug- nähme auf die folgenden Figuren näher erläutert. Es zeigt dabei :
Figur 1 : ein Schaltbild einer ersten Ausführungsform einer Vorrichtung zur Erzeugung von Zufallsbitfolgen;
Figuren 2-5 mögliche Signalformen von Oszillatorsignalen und Zufallsbitsignalen;
Figur 6: ein Ersatzschaltbild für einen Ringoszillator, welcher in Ausführungsformen von Vorrichtungen zur Erzeugung von Zufallsbits eingesetzt werden kann;
Figur 7 : ein Schaltbild einer zweiten Ausführungsform einer Vorrichtung zur Erzeugung von Zufallsbitfolgen; Figuren 8, 9: mögliche Signalformen von Oszillatorsignalen; und
Figur 10: ein Schaltbild einer dritten Ausführungsform einer Vorrichtung zur Erzeugung von Zufallsbitfolgen .
In den Figuren sind gleiche oder funktionsgleiche Elemente mit denselben Bezugszeichen versehen worden, sofern nichts Anderes angegeben ist.
Figur 1 zeigt einen Zufallsbit-Generator als Vorrichtung zum Erzeugen von Zufallsbitfolgen. Der Zufallsbit-Generator 1 um- fasst einen Ringoszillator, der aus seriell verschalteten In- vertern 2-11 aufgebaut ist. Dabei ist ein oberer Zweig aus fünf Invertern 2-6 und ein unterer Zweig aus fünf Invertern 7-11 dargestellt. Die beiden Zweige sind zyklisch miteinander verschaltet, wobei als steuerbare Schalteinrichtungen jeweils ein AND- bzw. UND-Gatter 12, 13 verwendet ist. Die UND-Gatter haben jeweils zwei Eingänge 18, 19, 21, 22 und einen Ausgang 20, 23.
Jeweils ein Eingang 21, 19 der UND-Gatter 12, 13 ist über eine geeignete Leitung an eine Steuereinrichtung 50 gekoppelt, welche ein Steuersignal ST erzeugt. Der Signalpfad des Ringoszillators umfasst damit die Inverter 2-11 und die beiden UND-Gatter 12, 13. Am Signalpfad ist ein entsprechendes Oszillatorsignal OS abgreifbar.
Zum Erfassen und Speichern des Oszillatorsignals OS ist ein Zwischenspeicherelement 14, welches als Flip-Flop ausgeführt ist, gekoppelt. Das Flip-Flop 14 hat einen Takteingang 15, einen Rücksetzeingang 16 und einen Datenausgang 17. Der Rücksetzeingang 16 ist an den Steuerausgang 51 der Steuereinrich- tung 50 gekoppelt und empfängt wie die Eingänge 21 und 19 der UND-Gatter 12, 13 das Startsignal ST. Das Oszillatorsignal OS ist an den Takteingang 15 des Flip-Flops 14 geführt. An dem Datenausgang 17 des Flip-Flops 14 lässt sich ein Zufallsbit ZB abgreifen, welches an einen Eingang 52 der Steuereinrichtung 50 geführt ist.
Die Steuereinrichtung 50 erzeugt das Startsignal ST derart, dass ausgehend von den UND-Gattern 12, 13, im Signalpfad jeweils eine Flanke einer Oberwelle entsteht. Dabei durchläuft eine erste Oberwellenflanke vom Ausgang 23 des UND-Gatters 12 durch die Inverter 2-6, und eine zweite Oberwelle läuft von dem Ausgang 20 des zweiten UND-Gatters 13 durch die Inverter 7-11. Zunächst kann das Startsignal ST zum Beispiel auf logischen L-Pegel oder 0-Pegel gesetzt werden. Dann ist am Ausgang 23, 20 der UND-Gatter 12, 13 immer ein logischer L-Pegel bzw. eine 0. Eine Schwingung des Ringoszillators ergibt sich damit nicht. Wird das Startsignal ST auf logischen H-Pegel oder 1 gesetzt, arbeiten die UND-Gatter 12, 13 als geschlossene Schalter. D.h., Eingang 22 ist logisch mit dem Ausgang 23 des UND-Gatters 12 verbunden und der Eingang 18 ist logisch mit dem Ausgang 20 des UND-Gatters 13 verbunden. Gleichzeitig erfolgt ein Rücksetzen des Flip-Flops 14.
Es ergeben sich nun zwei Oberwellenflanken im Signalpfad des Ringoszillators. Beim Start liegt am Eingang des ersten In- verters 2 eine logische 1 vor. Durch die Invertierungen der Folgeinverter 3-6 ergibt sich dann am Eingang 18 des UND- Gatters 13 eine logische 0. Gleichzeitig wird eine Oberwellenflanke, ausgehend von einer logischen 1, am Ausgang 20 des UND-Gatters 13 bzw. Eingang des Inverters 7 durch die untere Inverterkette getrieben. Dies führt zu einer logischen 0 am Ausgang des Inverters 11. Somit liegen die beiden Oberwellen- flanken phasenverschoben vor. Das Oszillatorsignal umfasst daher miteinander überlagerte Flanken eines Oberwellensignals .
Durch die Überlagerung der beiden Flanken der Oberwelle ist kein stabiles logisches Signal durch das Oszillatorsignal OS gegeben. Am Takteingang 15 des Flip-Flops 14 schwankt daher ein unregelmäßiges oszillierendes logisches Signal. Das Oszillatorsignal kann in diesem metastabilen Schwingungszustand als analoges Signal mit Zufallseigenschaften aufgefasst werden .
Eine topologisch und funktional äquivalente Anordnung kann auch erreicht werden, indem in einem aus Invertern aufgebauten Ringoszillator, zwei Inverter durch NAND-Gatter ersetzt werden. Diese sollten vorzugsweise an gegenüberliegenden Positionen des Rings vorgesehen werden, um gegenüber Störeinflüssen symmetrische Signaleigenschaften zu erreichen. Es ist auch denkbar, um mehr als zwei Oberwellen zu erzeugen, mehrere steuerbare Schalter, die durch geeignete Zuführung eines Startsignals Oberwellenflanken erzeugen, vorzusehen.
Zur näheren Erläuterung der Funktionsweise der Ausführungs- form eines Zufallszahlen-Generators in der Figur 1, sind in den Figuren 2-5 Signalformen des Oszillatorsignals OS und des Zufallsbitsignals ZB über die Zeit t aufgetragen. In der Figur 2 ist beispielsweise das Oszillatorsignal am Takteingang 15 des Flip-Flops 14 über die Zeit aufgetragen. Logischer L- Pegel entspricht bei den folgenden Darstellungen von Signalkurven einem Pegel von 0 V und ein H-Pegel, also einer logischen 1, etwa 3,3 V.
Man erkennt, dass sobald das Startsignal ST auf logisch 1 ge- setzt wird, am Ausgang des Inverters 6 das Oszillatorsignal unregelmäßig zu schwingen beginnt. Man kann erkennen, dass zwei Oberwellenflanken OWl und OW2 gegeneinander verschoben und mit unterschiedlicher Amplitude im zeitlichen Verlauf vorliegen. Ab etwa 300 ns sind die beiden Flanken OWl und OW2 der Oberwelle zusammen gelaufen und schwingen stabil aus. Der Ringoszillator bleibt somit stehen.
Grundsätzlich hat ein Ringoszillator mit einer geraden Anzahl von Invertern, wie er in der Figur 1 dargestellt ist, einen Fixpunkt und bleibt nach einem gewissen Zeitraum stehen. Der Signalverlauf bis zu dem Stehenbleiben des Ringoszillators dient als Zufallsbasis für die Erzeugung des Zufallsbits. Denn das Flip-Flop 14 zählt als Taktteiler die Anzahl der Schwingungen Modulo 2. D.h. der am Datenausgang 17 vorliegende Pegel entspricht zufällig der Anzahl der sich im Signalverlauf der Figur 2 ergebenden steigenden oder fallenden Signalflanken. Ein weiteres zufälliges Element ergibt sich durch die stark schwankenden Amplituden, so dass beispielsweise im Bereich zwischen 200 und 300 ns kein wohldefinierter logischer Pegel am Eingang 15 des Zwischenspeichers bzw. Flip- Flops 14 vorliegt.
Die Figur 3 zeigt den Oszillatorsignalverlauf über die Zeit ein weiteres Mal. Die Kurve der Figur 3 entspricht einem anderen Start als dem der Figur 2. Man erkennt, dass wiederum zwei Oberwellenflanken OWl, OW2 vorliegen, die aufeinander zulaufen und nach etwa 300 ns den Oszillator in einen stabi- len Zustand führen. Allerdings unterscheiden sich die Signalverläufe der Figur 2 und der Figur 3 zufällig voneinander.
Die Figuren 4 und 5 zeigen den zeitlichen Verlauf des Zufallsbitsignals ZB am Ausgang 17 des Flip-Flops 14. Durch die zufällige Oszillatorsignalform am Takteingang 15 des Flip- Flops 14, ergeben sich sowohl logische H- als auch logische L-Pegel am Ausgang 17 des Flip-Flops 14. Die Signalform in der Figur 4 für das Zufallsbit ZB ergibt sich in zufälliger Abhängigkeit von dem Oszillatorsignal OS am Takteingang 15.
Nach einem vorgegebenen Zeitraum, beispielsweise 400 ns, wenn der Ringoszillator seinen stabilen Zustand erreicht hat, kann ein zufälliges Bit, welches im Fall der Figur 4 einen logischen H-Pegel aufweist, erfasst werden. Dies erfolgt bei- spielsweise durch die Steuereinrichtung 15, die über ihren
Eingang 52 an den Ausgang 17 des Flip-Flops 14 gekoppelt ist.
Die Figur 5 zeigt einen ähnlichen Signalverlauf. Allerdings ist der logische Pegel des sich ergebenden Zufallsbits nach 400 ns ein logischer L-Pegel der in etwa 0 V beträgt. Man kann nun beispielsweise einen Zeitraum vorgeben, in dem in der Regel der Ringoszillator, nach dem durch das Startsignal zwei Oberwellenflanken erzeugt wurden, einen stabilen Zustand erreicht. Die sich zwischenzeitlich zufällig ergebenden Signalverläufe bzw. Signalflanken dienen dem Bestimmen eines Zufallsbits. Die Güte der Zufälligkeit des erzeugten Zufallsbits ZB hängt im Wesentlichen von dem nicht determinierbaren, zeitversetzten Verlauf der erzeugten Oberwelle ab. Die beiden Oberwellenflanken durchlaufen die Ringoszillatoranordnung phasenverschoben. Dabei spielen einerseits die Schalteigenschaften, insbesondere Schaltzeiten der beiden UND-Gatter 12, 13 eine Rolle, wie auch die Verzögerungseigenschaften der In- verter 2-11.
In der Figur 6 ist daher ein Ersatzschaltbild für einen entsprechenden Ringoszillator hergestellt. In einer einfachen Ausführungsform eines Ringoszillators 100, der sich zum Ein- satz in einem Zufallsbit-Generator eignet, sind jeweils ein
Inverter 6, 11 und eine Verzögerungsstrecke 26, 27 hintereinander geschaltet. Diese beiden Verzögerungs- und Inverter- strecken werden zyklisch durch zwei Schalter 24, 25 verschaltet. Die beiden Schalter lassen sich durch ein Startsignal ST öffnen oder schließen. Dies erfolgt im Wesentlichen gleichzeitig .
Sind die beiden steuerbaren Schalter 24, 25 geöffnet, ergibt sich keinerlei Oszillation. Vielmehr liegen stabile logische Pegel am Eingang und Ausgang eines jeweiligen Inverters 6, 11 vor. Werden die Schalter jedoch geschlossen, durchläuft beispielsweise eine Signalflanke, ausgehend vom Ausgang des Inverters 6 (ein wohldefinierter H- oder L-Pegel die Verzögerungsstrecke 27 und wird durch den zweiten Inverter 11 inver- tiert. Das somit invertierte Oberwellensignal durchläuft dann erneut eine Verzögerungsstrecke 26 und wird wiederum vom Inverter 6 invertiert. Somit umlaufen zwei Oberwellenflanken im Signalpfad als Oszillatorsignal OS. Vorzugsweise sind dabei die Schaltzeiten der steuerbaren Schalter 24, 25 geringer als die Signalverzögerung durch die Verzögerungsstrecken 26, 27.
Durch Abgriff des Oszillatorsignals OS und ein Zählen der sich ergebenden Signalflanken durch die beiden überlagerten Oberwellenflanken, wird dann, wie beispielsweise hinsichtlich der Figur 1 erläutert wurde, ein Zufallsbit ermittelt. Durch mehrfaches Anstoßen der Oberwellen und Rücksetzen des entsprechenden Zwischenspeicherelementes, wie einem Flip-Flop, wird dann eine Zufallsbitfolge erzeugt.
Die Figur 7 zeigt einen Zufallsbit-Generator als Vorrichtung zum Erzeugen von Zufallsbits, bei dem invertierende Elemente in NAND-Gattern integriert sind. Der Zufallsbit-Generator 101 weist eine Kette von Treiberschaltungen 36-40 auf, die prinzipiell eine Verzögerungsstrecke darstellen. Eine zweite entsprechende Verzögerungsstrecke ist aus fünf weiteren Treibern 41-45 aufgebaut. Es ergibt sich ein oberer Zweig und ein unterer Zweig, die miteinander über ein NAND-Gatter 28 bzw. 29 verbunden sind. Die NAND-Gatter 28, 29 weisen jeweils zwei
Signaleingänge 30-33 und einen invertierenden Ausgang 34, 35 auf. Im Vergleich zur Figur 6 entsprechen die NAND-Gatter 28, 29 einer Kombination der steuerbaren Schalter 24, 25 mit jeweils einem Inverter 6, 11.
An erste Eingänge 30, 33 der NAND-Gatter 28, 29 ist ein Startsignal ST geführt. Zwischen den Ausgang 34 des ersten NAND-Gatters 28 und dem zweiten Eingang 32 des zweiten NAND- Gatters 29 ist die obere Verzögerungsstrecke aus Treibern 36- 40 geschaltet. Zwischen den Ausgang 35 des zweiten NAND- Gatters 29 und dem zweiten Eingang 31 des ersten NAND-Gatters 28 ist der untere Zweig aus den fünf Treibern 41-45 gekoppelt. Am Ausgang des Treibers 40 wird das Oszillatorsignal OS abgegriffen und an einen Takteingang 15 eines Flip-Flops 14 geführt. Ein Rücksetzeingang 16 des Flip-Flops 14 ist ebenfalls mit dem Startsignal ST verbunden, und der Datenausgang 17 des Flip-Flops liefert ein Zufallsbit ZB. Die Funktionsweise ist ähnlich hinsichtlich der in Figur 1 beschriebenen Schaltung. Sobald das Startsignal auf 1 gesetzt wird, wird das Flip-Flop 14 zurückgesetzt und am Ausgang 34 bzw. 35 der NAND-Gatter starten miteinander phasenverschobene Oberwellenflanken des sich ergebenden Ringoszillators, der im Signalpfad die NAND-Gatter 28, 29 und die Treiberschaltungen 36-45 hat. Selbst mit diesen wenigen digitalen Elementen lassen sich Zufallsbits hoher Güte erzeugen.
In der Figur 8 ist eine beispielhafte Signalform des Oszilla- torsignals OS am Eingang des Flip-Flops 14 für den Zufallsbit-Generator 101 dargestellt. Man erkennt, dass nach etwa 450 ns der Ringoszillator einen stabilen L-Pegel am Ausgang des Treibers 40 bzw. Eingang 32 des NAND-Gatters 29 hat. Dies ist der stabile Zustand für den Ringoszillator.
In der Figur 9 ist ein ähnlicher Signalverlauf für das Oszillatorsignal nach einem weiteren Start über die Zeit dargestellt. Bei dem in der Figur 9 dargestellten „Run" fallen die beiden erzeugten Oberwellen bereits früher aufeinander bzw. laufen zusammen, so dass nach bereits etwa 370 ns der stabile Zustand des Oszillators erreicht wird. Durch Zählen der sich ergebenden Signalflanken, beispielsweise in dem vorgegebenen Zeitraum zwischen 0 und 450 ns, wird dann ein Zufallsbit ZB abgeleitet, welches am Ausgang 17 des Flip-Flops 14 abgreif- bar ist.
Ferner ist in der Figur 10 eine weitere Variante eines Zufallsbit-Generators dargestellt. Der Zufallsbit-Generator 102 weist im Wesentlichen dieselben Elemente, wie in der Figur 1 dargestellt ist, auf, wobei jedoch am oberen und am unteren Zweig nur jeweils drei Inverter 2-4 und 5-7 nacheinander geschaltet sind. Auf Elemente, die in der Figur 1 bereits erläutert wurden, wird hier nicht eingegangen. Der Zufallsbit- Generator 102 weist neben einem ersten Zwischenspeicherele- ment 14 bzw. einem Flip-Flop ein zweites Flip-Flop 46 auf, welches vorzugsweise eine identische Struktur wie das erste Flip-Flops 14 hat. Der Takteingang 47 des zweiten Flip-Flops 46 ist an den Ausgang des letzten Inverters 7 in der unteren Inverterkette gekoppelt bzw. an den Eingang des ersten UND- Gatters 12. Der Takteingang 15 des ersten Flip-Flops 14 ist an den letzten Inverter 4 der oberen Inverterkette und an den Eingang des zweiten UND-Gatters 13 geführt. Das zweite Flip- Flop 46 hat ebenfalls einen Rücksetzeingang 48 an den, wie auch an den Rücksetzeingang 16 des ersten Flip-Flops 14 das Startsignal ST geführt ist.
Das zweite Flip-Flop 46 dient dabei der Symmetrisierung des Oszillatorteils der Schaltung. Der Datenausgang 49 wird nicht verwendet. Durch die erzielte symmetrische Situation bleibt eine erzeugte Oberwelle durch das erste oder zweite UND- Gatter 12, 13 besonders lange erhalten. Somit ergibt sich eine größere Anzahl von potenziell durch das Flip-Flop 14 er- fassbare Signalflanken, die zu dem Zufallsbitwert ZB führen.
Die vorgestellten Zufallsbit-Generatoren haben insbesondere den Vorteil, dass nur eine geringe Anzahl von digitalen e- lektronischen Komponenten notwendig ist, die leicht in den integrierten Schaltkreisen implementiert werden können. Ferner kann die vorgeschlagene Vorgehensweise einfach in einer gebräuchlichen Hardware-Beschreibungssprache wie VHDL beschrieben werden. Dadurch können logische Standard- Komponenten aus Zellbibliotheken zu IC-Anwendungen leicht verwendet werden. Dadurch sind die entsprechenden Komponenten auch synthetisierbar und als FPGA-Anwendungen verwendbar. Da die Zufallszahlen-Generatoren völlig digital arbeiten, sind keine analogen Schaltungskomponenten oder entsprechende Fertigungsprozesse bei der Herstellung entsprechender integrier- ter Schaltungen notwendig.
Da die Oberwellen dieselben digitalen Bauelemente des jeweiligen Ringoszillators nacheinander durchlaufen, wirken sich Änderungen durch die Umweltbedingungen oder elektrische Ei- genschaften der Elektronik in gleicher Weise auf die Signalflanken aus. Die Schwingungsvorgänge sind daher besonders robust gegenüber externen Einflüssen, hinsichtlich Fertigungsstreuungen und Alterungsvorgängen. Somit eignet sich insbesondere ein Einsatz in der Massenproduktion, beispielsweise auf RFIDs.
Obwohl die vorliegende Erfindung anhand einiger Ausführungsbeispiele erläutert wurde, ist sie nicht darauf beschränkt, sondern vielfältig modifizierbar. Insbesondere können andere als vorgestellte Anzahlen von Invertern in den Oszillatoren vorgesehen werden. Auch ist es möglich, mehr als zwei Oberwellenflanken durch geeignete steuerbare Schalter in einem Signalpfad eines Ringoszillators zu erzeugen. Dadurch ergibt sich eine weitere Randomisierung des Oszillatorsignals in dem Einschwingvorgang. Ferner ist es möglich mehrere Oberwellen unterschiedlicher Ordnung zu erzeugen und viele Oberwellen flanken als randomisierende Elemente zu verwenden. Neben den dargestellten Flip-Flops als Zwischenspeicherelemente, können auch weitere digitale Speicherformen Anwendung finden.

Claims

Patentansprüche
1. Vorrichtung (1) zum Erzeugen einer Zufallsbitfolge (ZZ) mit einem mehrere invertierende digitale Einrichtungen (2-11) umfassenden Ringoszillator, an dem ein Oszillatorsignal (OS) abgreifbar ist, einem Zwischenspeicherelement (14) zum Speichern von Pegeln des Oszillatorsignals (OS) und mit mindestens zwei in einem Signalpfad des Ringoszillators vorgesehenen steuerbaren Schalteinrichtungen (12, 13) zum gleichzeiti- gen Anregen von mindestens zwei Oberwellenflanken (OWl, OW2) des Ringoszillators.
2. Vorrichtung (1) nach Anspruch 1, wobei der Ringoszillator eine gerade Anzahl von seriell ver- schalteten Invertern (2-11) als invertierende digitale Einrichtungen umfasst.
3. Vorrichtung (1) nach Anspruch 1 oder 2, wobei die steuerbaren Schalteinrichtungen (12, 13) als logi- sehe Gatter, insbesondere als UND-Gatter oder als ODER-Gatter ausgeführt sind.
4. Vorrichtung (1) nach einem der Ansprüche 1 - 3, wobei das Zwischenspeicherelement (14) eine Anzahl von stei- genden und/oder fallenden Oszillatorsignalflanken erfasst und speichert .
5. Vorrichtung (1) nach einem der Ansprüche 1 - 3, wobei eine Steuereinrichtung (50) derart ein Startsignal (ST) für die steuerbaren Schalteinrichtungen (12, 13) und das Zwischenspeicherelement (14) erzeugt, dass jede steuerbare Schalteinrichtung (12, 13) jeweils eine Oberwellenflanke des Oszillatorsignals (OS) erzeugt und das Zwischenspeicherelement (14) zurückgesetzt wird.
6. Vorrichtung (1) nach Anspruch 4 und 5, wobei die Steuereinrichtung (50) an einem Ausgang des Zwischenspeicherelements (14) einen logischen Pegel eines Zu- fallsbits (ZB) abgreift, das Startsignal (ST) zum Erzeugen mehrerer Zufallsbits erzeugt und die mehreren Zufallsbits (ZB) als Zufallsbitfolge (ZZ) ausgibt.
7. Vorrichtung (1) nach einem der Ansprüche 1 - 6, wobei zwischen den steuerbaren Schalteinrichtungen (12, 13) jeweils eine gleiche Anzahl von invertierenden digitalen Einrichtungen (2-11) vorgesehen sind.
8. Vorrichtung (1) nach einem der Ansprüche 1 - 7, wobei die steuerbaren Schalteinrichtungen (12, 13) in einem ersten Schaltzustand eine Oszillation des Ringoszillators blockieren und in einem zweiten Schaltzustand einen Signalpfad öffnen, der die invertierenden digitalen Einrichtungen (2-11) umfasst.
9. Vorrichtung (101) nach einem der Ansprüche 1 - 8, wobei die invertierenden digitalen Einrichtungen und die steuerbaren Schalteinrichtungen als mindestens zwei zyklisch verschaltete logische Gatter integriert sind.
10. Vorrichtung (101) nach Anspruch 9, wobei zwischen einem Eingang (32) eines logischen Gatters (29) und einem Ausgang (34) des jeweils anderen logischen Gatters (28) eine Verzögerungseinrichtung (36-40) geschaltet ist .
11. Vorrichtung (102) nach einem der Ansprüche 1 - 10, wobei ein weiteres Zwischenspeicherelement (46) derart an den Ringoszillator gekoppelt ist, dass parasitäre Einflüsse der Zwischenspeicherelemente (14, 46) symmetrisch in Bezug auf die invertierenden digitalen Einrichtungen (2-7) vorliegen.
12. Vorrichtung (1) nach einem der Ansprüche 1 - 11, wobei das Zwischenspeicherelement (14) als Flip-Flop ausgeführt ist.
13. Vorrichtung (1) nach einem der Ansprüche 1 - 12, wobei die Vorrichtung als FPGA ausgeführt ist.
14. Verfahren zum Erzeugen einer Zufallsbitfolge umfassend:
- Bereitstellen eines Ringoszillators (1), welcher digitale Schaltelemente umfasst;
- Anregen von mindestens zwei Oberwellenflanken (OWl, OW2) des Ringoszillators als Oszillatorsignal (OS) , welches zwischen zwei vorgegebenen logischen Pegeln schwankt;
- Abgreifen des Oszillatorsignals (OS) ; und - Ermitteln eines Zufallsbits (ZB) in Abhängigkeit einer Anzahl von Pegeldurchgängen des Oszillatorsignals (OS) in einem vorgegebenen Zeitraum.
15. Verfahren nach Anspruch 14, wobei der vorgegebene Zeitraum derart gewählt wird, dass die Oberwellenflanken (OWl, OW2) innerhalb des vorgegebenen Zeitraums zusammenlaufen und eine stabile Oszillation des Ringoszillators (1) hervorrufen.
16. Verfahren nach Anspruch 14 oder 15, wobei das Zufallsbit durch Zählen der steigenden und/oder fallenden Oszillatorsignalflanken innerhalb des vorgegebenen Zeitraums ermittelt wird, wobei insbesondere eine Anzahl von Signalflanken einer Modulo-Operation unterzogen wird.
17. Verfahren nach einem der Ansprüche 14 - 16, wobei nacheinander mehrere Zufallsbits (ZB) ermittelt werden, welche eine Zufallsbitfolge oder eine binäre Zufallszahl (ZZ) liefern .
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