WO2009116735A2 - 반도체소자 테스트 시스템, 테스트핸들러, 테스트헤드, 반도체소자 테스터의 인터페이스블럭, 테스트가 이루어진 반도체소자의 분류방법 및 반도체소자 테스트 지원방법 - Google Patents

반도체소자 테스트 시스템, 테스트핸들러, 테스트헤드, 반도체소자 테스터의 인터페이스블럭, 테스트가 이루어진 반도체소자의 분류방법 및 반도체소자 테스트 지원방법 Download PDF

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구태흥
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유현준
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
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    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2874—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to temperature
    • G01R31/2877—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to temperature related to cooling
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    • G01R31/2893—Handling, conveying or loading, e.g. belts, boats, vacuum fingers

Definitions

  • the present invention relates to a semiconductor device test system, a test handler, and the like, and more particularly, to a technology in which a testing board for testing a semiconductor device is provided at an interface block of a test head for testing a semiconductor device.
  • a semiconductor device test system includes a test control device, a test head for testing a semiconductor device under control of the test control device, and supplying a plurality of semiconductor devices to the test head such that the plurality of semiconductor devices are electrically connected to the test head. It consists of a test handler that supports testing of semiconductor devices together and a support device (called 'mani plate' in the industry) that supports the test head to keep the test head stably coupled to the test handler. .
  • FIG. 1 and 2 are conceptual plan and side views illustrating a state in which the test handler 100 and the test head 200 are coupled to each other, and with reference thereto, the test handler 100, the test head 200, and the test handler ( 100) and the coupling state of the test head 200 will be described in more detail.
  • the test handler 100 includes a loading device 110, a test chamber 120, an unloading device 130, and the like, as referenced in the plan view of FIG. 1.
  • the loading device 110 loads the semiconductor device into the carrier board CB at the loading position LP.
  • the test chamber 120 accommodates the carrier board CB transferred after the loading is completed by the loading device 110, and then a semiconductor device loaded on the received carrier board CB is electrically connected to the test head 200. Test can be performed while connected.
  • the unloading device 130 classifies and unloads the semiconductor devices loaded on the carrier board CB transferred from the test chamber 120 to the unloading position UP, according to test grades.
  • test handler 100 as described above is already known through the Republic of Korea Patent Registration No. 10-0709114 (name of the invention: the test handler) and so on, a detailed description thereof will be omitted.
  • test head 200 as referred to in Figures 1 and 2, the interface block 210, also known as 'high-fix board' or 'interface board' in the industry and the head body 220, etc. It is configured to include.
  • the interface block 210 has a plurality of test sockets 211 which are each in electrical contact with a plurality of semiconductor devices supplied from the test handler 100. This interface block 210, when the test handler 100 and the test head 200 is coupled, as shown in Figs. 1 and 2, a part of the interface block 210 into the test chamber 120 of the test handler 100 It is inserted.
  • the head body 220 gives an electrical signal to the semiconductor device through the test socket 211 of the interface block 210 under the control of a test control device (not shown), and then through the interface block 210 from the semiconductor device.
  • the semiconductor device is tested by reading the coming electrical signal.
  • reference numeral C of FIG. 1 is a circulation path of the carrier board CB
  • reference numeral SA of FIG. 2 is a support device for supporting the test head 200.
  • test handler supplies a larger number of semiconductor devices to a test head at a time
  • the capacity of the test head needs to be expanded and performance improved so that the test head can test more semiconductor devices per hour.
  • the capacity expansion and performance improvement of the head body is not easy, so the capacity and performance of the head body cannot keep up with the capacity and performance of the test handler, and the development cost for capacity expansion and performance improvement of the head body is high. to be.
  • test head By branching a channel for applying an electrical signal to the semiconductor device, but the overall test time is inevitably increased because the performance is not comparable.
  • the electrical signal from the semiconductor device is read out by the replaceable interface block instead of the head body, and the performance of the head block is improved by making the interface block equivalent to the test handler.
  • a technology that can improve the performance of a semiconductor device test system has been proposed.
  • test chip for reading out an electrical signal from a semiconductor device should be provided in the interface block.
  • the interface block is inserted into the test chamber to some extent, as shown in FIG. 1, the test chip is affected by the temperature environment of the test chamber.
  • the temperature in the test chamber sometimes approaches 150 degrees.
  • the thermal state in the test chamber affects the test chip, causing the test chip to overheat.
  • the test chip operates normally at a temperature below 60 degrees, so if the temperature of the test chip exceeds 60 degrees, there is a high probability that an error will occur in its operation. And this does not guarantee the reliability of the test of the semiconductor device in the high temperature test.
  • Another object of the present invention is to provide a technology for cooling air using a chiller and a technology for uniformly cooling each of a plurality of test chips provided in the interface block.
  • the test head is provided for testing the semiconductor device under the control of the test control device;
  • a test handler coupled to the test head to supply a plurality of semiconductor devices to the test head so that the plurality of semiconductor devices are electrically connected to the test head so that the plurality of semiconductor devices can be tested together;
  • a support device for supporting the test head to maintain the test head stably coupled to the test handler;
  • a temperature controller for adjusting the temperature of the test head.
  • the test head may include an interface board having a plurality of test sockets in electrical contact with a plurality of semiconductor devices supplied from the test handler, and reading the electrical signals from the interface board.
  • An interface block including a testing board performing a test; And a head body which sends a control signal necessary for a test made in the interface block to the testing board. It includes, The temperature control device is characterized in that to remove the heat generated from the testing board of the interface block.
  • the interface block further includes a head connection board for electrically connecting the testing board to the head body side, wherein the temperature control device is to supply temperature control air (Air) between the testing board and the head connection board.
  • Air temperature control air
  • the temperature control device an air supply device for supplying air between the testing board and the head connection board; And an air suction device for forcibly drawing out the air between the testing board and the head connection board to the outside.
  • the air supply device is characterized in that it further comprises a chiller for cooling the air compressed to a higher pressure than the normal pressure from the air compressor to supply between the testing board and the head connection board.
  • the air supplied between the testing board and the head connection board is characterized in that it has a pressure that can be discharged after reaching all of the plurality of test chips provided in the testing board.
  • the temperature control device is characterized in that more specific features are provided in any one of the test handler, test head or support device.
  • the test head for testing a semiconductor device for achieving the above object, has a plurality of test sockets in electrical contact with each of a plurality of semiconductor devices supplied from a test handler, the test for a plurality of semiconductor devices An interface block for performing the; And a head body which sends a control signal necessary for a test made in the interface block to the testing board.
  • the interface block includes: an interface board having a plurality of test sockets in electrical contact with a plurality of semiconductor elements supplied from the test handler; A testing board for performing a test on a plurality of semiconductor devices by reading electrical signals from the interface board; An airtight board provided on the opposite side of the interface board with the testing board therebetween; And an airtight frame configured as an airtight space between the testing board and the hermetic board. And at least one inlet through which air for removing heat generated from the testing board is introduced into the sealed space and at least one outlet through which air on the sealed space is discharged. Characterized in that formed.
  • the interface block is provided in the sealed space, and further includes a duct for injecting air flowing into the at least one inlet to the testing board side.
  • the hermetic board is another one of the head connection boards for electrically connecting the testing board to the head body side.
  • the at least one outlet is formed in the sealed board, the interface block is configured to form an outlet space on the opposite side of the sealed space with the sealed board therebetween, the housing is formed with an outlet outlet for the air on the outlet space It is characterized by another including a further.
  • the at least one inlet is further characterized in that formed in the closed board.
  • the interface block of the semiconductor device tester for achieving the above object, the interface board having a plurality of test sockets in electrical contact with each of the plurality of semiconductor devices supplied from the test handler; A testing board having at least one test chip capable of performing a test on a plurality of semiconductor devices by reading electrical signals from the interface board and sensing a temperature thereof; A closed board provided on the opposite side of the interface board with a test board interposed therebetween; An airtight frame provided to form an airtight space between the testing board and the airtight board; It includes, wherein the test chip is characterized in that it is exposed on the closed space.
  • the interface block of the semiconductor device tester characterized by the present invention for achieving the above object is an interface board having a plurality of test sockets which are each in electrical contact with a plurality of semiconductor devices supplied from a test handler; A testing board having at least one test chip for performing a test on a plurality of semiconductor devices by reading electrical signals from the interface board; A closed board provided on the opposite side of the interface board with a test board interposed therebetween; An airtight frame provided to form an airtight space between the testing board and the airtight board; And a temperature sensor for sensing a temperature on the closed space. It includes, wherein the test chip is characterized in that it is exposed on the closed space.
  • the classification method of the semiconductor device subjected to the test according to the present invention for achieving the above object is provided in the interface block of the test head to read-process the electrical function of the semiconductor device tested on the test site (TEST SITE)
  • step A) detects temperatures of each of the plurality of test chips
  • step B) determines whether temperatures of each of the plurality of test chips are within a specific temperature range.
  • the semiconductor devices tested for each of the plurality of test chips may be classified by the normal classification method or another classification method according to the determination of the step B).
  • Another classification method in the step C) is a method of classifying at least one or more semiconductor devices subjected to the test in a state in which the temperature of the test chip is outside the required temperature range as a retest lot. do.
  • TEST CHIP test chip
  • the emergency operation in step C) is to generate at least one of a visual or audio alarm in a test handler (which is one component of the test system) which is an automated equipment for supporting the test of the semiconductor device.
  • the emergency operation in the step C) is at least one semiconductor tested in a state where the test handler (an example of a test system), which is an automated equipment for supporting the testing of the semiconductor device, is out of a specific temperature range requiring a sealed space.
  • the test handler an example of a test system
  • a more specific feature is that the device is classified as a REESTEST LOT.
  • the emergency operation in step C) is characterized in that the temperature control device (which is one component of the test system) is controlled so that the temperature of the enclosed space is within a specific temperature range required.
  • the semiconductor device can be accurately tested by removing the interface block, especially the heat generated from the test board, in the improved semiconductor device test system, thereby preventing a test error from occurring due to the distortion of electrical characteristics due to the heat.
  • FIG. 1 is a conceptual plan view of a main part of a general semiconductor device test system.
  • FIG. 2 is a conceptual side view of an essential part of the semiconductor device test system of FIG. 1.
  • FIG 3 is an exploded view of an interface block applied to a semiconductor device test system according to the present invention.
  • FIG. 4 is a coupling diagram of the interface block of FIG. 3.
  • FIG. 5 is an exploded view of an interface block to which the interface block of FIG. 3 is applied.
  • FIG. 6 is a coupling diagram of the interface block of FIG. 4.
  • FIG. 7 is a schematic diagram of a feature portion of a semiconductor device test system according to the present invention to which a temperature control device is applied.
  • FIG. 8 is a reference diagram for explaining the application of the feature region of FIG. 7.
  • FIG. 8 is a reference diagram for explaining the application of the feature region of FIG. 7.
  • 9 to 11 are reference views for explaining the arrangement method of the temperature control device of FIG.
  • 12 to 23 are reference diagrams for explaining various applications of a semiconductor device test system according to the present invention.
  • the interface block 310 applied to the improved semiconductor device test system includes an interface board 311, a testing board 312, a head connection board 313, and the like, as referred to in the exploded view of FIG. 3. .
  • the interface board 311 has a plurality of test sockets 311b electrically connected to a plurality of semiconductor elements supplied from a test handler on one side of the circuit board 311a, and the other side of the circuit board 311a. On the surface has an interface board side connector 311c for electrically connecting with the testing board 312.
  • the testing board 312 has a first testing board side connector 312b for electrically connecting with the interface board side connector 311c on one side of the circuit board 312a and the interface board 311 on the other side.
  • the head connection board 313 has a head connection board side connector 313b for electrically connecting to the testing board side second connector 312d on one side of the circuit board 313a and has a connection cable to the other side side. (CC) is electrically connected to the head body.
  • the interface block 310 is sealed between the testing board 312 and the head connection board 313 in the coupled state. It can be seen that it further includes a closed frame 314 that can form the space (S). That is, the head connecting board 313 and the sealing frame 314 form a sealed space on the opposite side of the interface board 311 with the testing board 312 in between, the head connecting board 313 is in view of this role Can be defined as a closed board.
  • the airtight frame 314 has air on the inlet 314a and the airtight space S, through which air for removing heat generated from the testing board 312, in particular, the test chip 312c, enters the airtight space S. Has an outlet 314b through which it is discharged.
  • FIG. 5 is an exploded view of the interface block 510 according to the application of the interface block 310 of FIG. 3, and FIG. 6 is a coupling diagram of the interface block 510 of FIG. 5.
  • the interface board 511 and the testing board 512 are electrically connected to the interface board 511 and the testing board 512 instead of having a connector.
  • the interface board 511 and the testing board 512 are electrically connected to the interface board 511 and the testing board 512 instead of having a connector.
  • using a separate coupling means bolt 513 interface board 511 and the testing board 512 Take the configuration to combine. In this configuration, the gap between the interface board 511 and the testing board 512 can be minimized, thereby reducing the overall length of the interface block 510.
  • the above-described interface blocks 310 and 510 are applied.
  • electrical signals may be distorted by heat generated by the electrical resistance in the test boards 312 and 512 such that an appropriate test for the semiconductor device may not be performed. do.
  • the semiconductor device test system further includes a temperature control device 700 as referred to in FIG.
  • the temperature control device 700 includes a fan casing 710, a fan 720, a fan driving device 730, a gas supply device 740, an air supply pipe 750, an air suction pipe 760, and the like.
  • the fan casing 710 has an air outlet 711 formed at one side thereof and an air inlet 712 formed at the other side thereof.
  • the fan 720 is provided inside the fan casing 710 and discharges the air sucked through the air inlet 712 by the driving through the air outlet 711.
  • the fan driver 730 is provided to drive the fan 720 and may be provided as a motor.
  • the gas supply device 740 supplies a low temperature gas (GAS) to increase the efficiency of heat removal generated.
  • GAS low temperature gas
  • the air supply pipe 750 connects the air outlet 711 of the fan casing 710 and the inlet 314a of the hermetic frame 314 to interface air discharged through the air outlet 711 of the fan casing 710. It can be introduced into the closed space (S) of (310).
  • the air suction pipe 760 connects the air inlet 712 of the fan casing 710 with the outlet 314b of the airtight frame 314, and the air discharged from the airtight space S through the air outlet 314b receives air inlet ( 712 through the fan casing 710.
  • heat generated from the testing board 312 due to the test of the semiconductor device is continuously removed by air circulating without accumulating on the testing board 312. Will be.
  • the temperature control device 700 shown in FIG. 7 is implemented to circulate the air, as shown in FIG. 8, the air inlet 812 of the fan casing 810 sucks outside air and closes the sealed frame. Through the outlet 814b of 814, the air acyclic type that implements to discharge the air on the closed space (S) to the outside may be preferably considered. Therefore, the gas supply device 740 and the air suction pipe 760 presented as one configuration of the temperature control device 700 of FIG. 7 are not essential configurations and thus may be omitted.
  • the temperature control device 700 as described above is provided in the test handler 900 as shown in Figure 9 or is provided in the test head 1000 or the support device 1100 as shown in Figures 10 and 11
  • the test block is preferably provided in the test handler.
  • the inlet 314a and the outlet 314b are formed in the hermetically sealed frame 314, as shown in FIG. 12, the inlet 1214a and the outlet 1214b are connected to the head connection board. It may be formed on the 1213. Of course, it is also possible to form one of the inlet or outlet in the hermetic frame and the other one selectively in the head connection board. For reference, if an inlet is formed in the head connection board, the air flowing into the sealed space is ejected to the testing board, thereby preventing the air from being bypassed from the inlet to the outlet, thereby increasing the cooling efficiency of the test board. Will be.
  • the space between the interface board 1311 and the testing board 1312 is formed as a sealed space V by the sealed frame 1315. It may be desirable to further configure the drying apparatus 1300 for injecting dry air into the closed space (V).
  • FIG. 14 includes a duct 1416 having a plurality of injection holes 1416a formed in a test space 1412 in a sealed space S, and air flowing through the inlet 1414a is injected into the duct 1416. It is implemented to remove the heat of the testing board 1412 by direct injection through the 1416a to the testing board 1412 side. Such a method may increase the efficiency of heat removal and may be considered more desirable.
  • One or more of these ducts 1416 may be provided in the form of a bar.
  • Fig. 15 is a schematic diagram of major portions of a semiconductor device test system according to a fourth application of the present invention.
  • the temperature control device forcibly forces air in the sealed space S and the air supply device 1510 for supplying air into the sealed space S.
  • FIG. It can be seen that it is composed of a suction device 1520 for drawing out (the arrow in Fig. 15 is the direction of movement of air).
  • the interface block 1500 of the test head has an outlet space F opposite the closed space S with the head connection board 1513 interposed therebetween. It further has a housing 1515 to be constructed.
  • the head connection board 1513 has two inlets 1513a formed to face each other, a plurality of outlets 1513b are formed at the center portion thereof, and the housing 1515 is sealed through several outlets 1513b.
  • inlets 1513a are formed in the head connection board 1513 on the schematic diagram of FIG. 15, two or more inlets may be formed according to the implementation.
  • the reason why the inlet is configured so that the air supplied from the air supply device can be supplied to the airtight space at a plurality of locations is maximized the cooling efficiency of the testing board by distributing the air evenly to the various locations in the closed space. To do so.
  • the air introduced into the sealed space S at a plurality of positions cools the testing board 1511, in particular, the test chip 1511a, and then, at the center portion of the head connection board 1513. It is discharged to the outlet space (F) through the discharge port (1513b) formed. Then, the air in the outlet space F is forced out to the outside through the outlet port 1515a by the operation of the suction device 1520 (see the arrow in FIG. 15 for the moving direction of the air).
  • connection cable (CC) is densely contained in the outlet space (F)
  • connection cable (CC) is densely contained in the outlet space (F)
  • the problem is solved by forcing the movement of air.
  • the air cooled by the low-temperature gas is supplied by supplying air at room temperature or by configuring the gas supply device described above in the description of the semiconductor device test system. You can also supply.
  • Fig. 16 is a schematic diagram of major portions of a semiconductor device test system according to a fifth application of the present invention.
  • the interface block applied in the fourth application is applied.
  • the electric signal is distorted by the heat generated by the electrical resistance in the testing board, so that the proper test for the semiconductor device may not be performed.
  • the semiconductor device test system further includes a temperature controller 1610, an air compressor 1620, and a suction device 1630, as referenced in FIG. 16.
  • the temperature controller 1610 includes a chiller 1611, an air supply pipe 1612, and the like.
  • the chiller 1611 is provided as an air supply device, and is provided to cool the compressed air coming from the air compressor 1620 and supply it to the closed space S.
  • a test handler device uses LN 2 to make a cooling gas, and the LN 2 is expensive and consumable material, which is a cost burden.
  • a chiller is used instead of LN 2 to cool the air.
  • the air compressor 1620 is provided to compress the air to a high pressure of 3.5 to 5 Kgf / cm 2 higher than the normal pressure. If the test house (TEST HOUSE, factory for testing semiconductor devices) is already equipped with a compression line, it is sufficient to connect the compression line of the test house to the chiller, so it is necessary to provide a separate air compressor in the test system. Will not be.
  • the air compressed at high pressure of 3.5 to 5 Kgf / cm 2 by the air compressor 1620 is supplied to the chiller 1611 to cool the high pressure air by the chiller 1611.
  • the air having a pressure in the range of 3.5 to 5 Kgf / cm 2 is introduced into the closed space S having a constant volume through the inlet 1513a and then rapidly expanded, and the plurality of test chips exposed to the closed space S ( 1511a-1 to 1511a-4) can be reached evenly and sufficiently.
  • the volume of the enclosed space S is small or large, or if the size of the outlet 1513b is small or large, it is necessary to reduce or increase the air pressure.
  • the interface block currently implemented is a closed space of 85mm (width), 320mm (length), 11mm (length), and 3.5 to 5Kgf / cm cooled at about 1 degree when the temperature on the test handler's test site is 90 degrees.
  • the temperature of the enclosed space is set to about 30 degrees or less, which can be called room temperature, so that the test chip can operate smoothly.
  • the high-pressure air cooled by the chiller 1611 is supplied to the closed space S in which the plurality of test chips 1511a-1 to 1511a-4 are exposed.
  • the chilled high-pressure air flowing into the closed space S through the inlet 1513 a after coming along the air supply pipe 1612 from the chiller 1611 is rapidly spread in the closed space S while being instantaneously expanded.
  • the cooled air quickly reaches the test chips 1511a-1 and 1511a-3 as well as the test chips 1511a-1 and 1511a-4 close to the inlet 1513a. Therefore, all the test chips 1511a-1 to 1511a-4 exposed on the closed space S can be cooled uniformly.
  • test chips of 1511a-2 and 1511a-3 are discharged to the outlet 1513b before the cooled air is reached, the test chips of 1511a-2 and 1511a-3 reduce the amount of cooled air. do. In this case, a temperature deviation occurs between the test chips 1511a-1 and 1511a-4 close to the inlet 1513a and the test chips 1511a-2 and 1511a-3 relatively far from the inlet 1513a.
  • the air introduced into the sealed space S through the inlet 1513a is all the test chips 1511a-1 to 1511a-4.
  • the temperature deviation between the test chips 1511a-1 to 1511a-4 is greatly reduced, so that all of the plurality of test chips 1511a-1 to 1511a-4 are controlled to a uniform temperature state. It is easy. This point ensures the test reliability of the semiconductor devices tested by the plurality of test chips 1511a-1 to 1511a-4.
  • Air cooled by the plurality of test chips 1511a-1 to 1511a-4 in the closed space S is discharged through the discharge port 1513b by the suction output of the suction device 1630.
  • FIG. 19 is a schematic diagram of an interface block 1910 of a semiconductor device test system in accordance with a fifth application of the present invention.
  • the interface block 1910 in this application is an interface board 1911 having a test socket 1911a, a testing board 1912, a sealed board 1913, and a sealed frame 1914, as referred to in the schematic diagram of FIG. ) And a temperature sensor 1915.
  • the test chip 1912a of the testing board 1912 is preferably provided by Altera's Altera chip capable of sensing the temperature of the test chip 1912a itself, and as shown in the schematic diagram of FIG. 20, a plurality of test chips. (1912a).
  • one test chip 1912a may read-process electrical functions of several semiconductor devices, for example, four semiconductor devices.
  • the testing board 1912, the sealed board 1913, and the sealed frame 1914 form a sealed space S, and the test chip 1912a is exposed on the sealed space S as shown in FIG. 19. have.
  • the temperature sensor 1915 senses the temperature on the closed space S.
  • the test chip 1912a and the sealed space S may be cooled by the temperature controller 1920 for supplying cooling air, as shown in FIG. 21.
  • the air supplied from the temperature controller 1920 is introduced into the sealed space S through the inlet 1913a, cooled by the test chip 1912a and the sealed space S, and discharged through the outlet 1913b.
  • the test chip 1912a and the sealed space S are cooled by the temperature controller 1920 to prevent the test chip 1912a from overheating.
  • test chip 1912a since the test chip 1912a is connected to a high temperature semiconductor element by a conductive electrical line, the test chip 1912a may be overheated even when the sealed space S is properly cooled. In this case, an error may occur in the reading of the electrical function of the semiconductor devices by the test chip 1912a. In addition, if the temperature of the test chip 1912a is overheated outside the required temperature range, it is necessary to separately handle a semiconductor device that has been tested while the test chip 1912a is overheated.
  • the temperature of the enclosed space S increases, it is difficult to cool the test chip 1912a, which ultimately leads to overheating of the test chip 1912a. If the temperature of the enclosed space (S) is out of the required temperature range, it should be notified to the administrator or automatically lowered the temperature of the enclosed space (S), the semiconductor device has been tested in a state in which the enclosed space (S) is overheated You also need to treat them separately. In some cases, it may be necessary to stop the test of the semiconductor device.
  • test chip 1912a and the sealed space S within the required temperature range, for example, 60 degrees or less by properly operating the temperature regulating device 1920.
  • the semiconductor device since either or both of the test chip 1912a and the enclosed space S may be in an unintended overheating state (out of the required temperature range), the semiconductor device has been tested as described below. A classification method and a semiconductor device test support method are proposed.
  • each of the plurality of test chips 1912a senses its own temperature.
  • the temperature sensing of the test chip 1912a may be implemented to be performed in real time or at periodic time intervals, or may be implemented to be performed only when the semiconductor device is tested on the test site.
  • Step S2220 It is determined whether the temperature of each of the plurality of test chips 1912a sensed in step S2210 is within a required temperature range, for example, 60 degrees.
  • Step S2220 may be implemented in the tester based on the information detected in step S2210, or may be implemented in the test handler. If step S2220 is performed in the tester, the control command according to the determined result or the determined result should be sent to the test handler.
  • step S2220 If it is determined in step S2220 that the temperatures of all the test chips 1912a are within the required temperature range, the at least one semiconductor device that has been tested while the test chip 1912a is within the temperature range is subjected to the first classification method, which is a normal classification method. If it is determined by the test grade ⁇ S2231>, and it is determined in step S2220 that the temperature of the test chip 1912a is outside the required temperature range (for example, when the temperature of the test chip is 60 degrees or more), the test chip 1912a The semiconductor device tested under the required temperature range is classified into a second classification method which is different from the first classification method.
  • the first classification method which is a normal classification method.
  • the second classification method may be a method of classifying a semiconductor device that has been tested in a state in which the temperature of the test chip 1912a is outside the required temperature range into a retest lot.
  • classification as a retest lot means that the semiconductor device under test is classified as the quantity to be tested again.
  • the technology related to such a retest may be referred to in Korean Patent Registration No. 10-0792488 (name of the invention: test support method and test handler of the test handler).
  • test chip 1912a If some of the plurality of test chips 1912a are within the required temperature range and others are out of the required temperature range, only the semiconductor devices whose electrical function has been read by the test chip 1912a out of the required temperature range Classified by the second classification method.
  • the classification of the semiconductor device is preferably performed by an automatic process in the test handler.
  • the classifying operation of the semiconductor device may be performed by the unloading device.
  • the temperature on the closed space S is sensed by the temperature sensor 1915.
  • the temperature detection of the closed space S by the temperature sensor 1915 may also be implemented to be performed in real time or at periodic time intervals, or may be implemented to be performed only at the time when the semiconductor device is tested on the test site. There will be.
  • step S2320 may be performed in the tester based on the information detected in step S2310, or may be performed in the test handler.
  • step S2320 is implemented to be performed in the tester, and if the determination result should affect the operation of the test handler, it should be implemented to send the control result for controlling the determination result or the operation of the test handler to the test handler.
  • step S2320 If it is determined in step S2320 that the temperature on the enclosed space S is within the required temperature range, the test system operates normally. If it is determined in step S2320 that the temperature on the enclosed space S is outside the required temperature range, the test system Emergency operation ⁇ S2332>.
  • the emergency operation in step S2332 may have various examples, as will be described separately by dividing the contents below.
  • the test handler may be configured to notify that the closed space S is overheated.
  • a method of informing may be to generate an audible sound alarm or to start the display through a display device provided in the test handler.
  • the semiconductor device tested in the state where the sealed space S is overheated may be classified as a retest lot.
  • the temperature controller 1920 is operated (if it is stopped) or the cooling capacity of the temperature controller 1920 is expanded (operated with a small cooling capacity) so that the temperature of the enclosed space S can be lowered within the required temperature range.
  • the temperature controller 1920 may be controlled.
  • first to fourth examples of emergency operation described above may be implemented in one test system, and only one of them may be implemented according to implementation.
  • test method for classifying semiconductor devices and a test method for testing semiconductor devices may be implemented in one test system, or only one of them may be implemented according to implementation.
  • the present invention can be applied to an apparatus for testing a semiconductor device.

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Abstract

본 발명은 반도체소자 테스트 시스템 및 테스트핸들러 등에 관한 것이다. 본 발명에 따르면 테스트헤드의 인터페이스블럭에 구비되는 테스팅보드에서 발생하는 열을 제거하기 위한 온도조절장치를 구비함으로써 반도체소자의 테스트가 적절히 이루어질 수 있도록 하는 기술이 개시된다.

Description

반도체소자 테스트 시스템, 테스트핸들러, 테스트헤드, 반도체소자 테스터의 인터페이스블럭, 테스트가 이루어진 반도체소자의 분류방법 및 반도체소자 테스트 지원방법
본 발명은 반도체소자 테스트 시스템 및 테스트핸들러 등에 관한 것으로, 특히 반도체소자를 테스트하는 테스트헤드의 인터페이스블럭에 반도체소자의 테스트를 수행하는 테스팅보드가 구비된 기술에 관한 것이다.
일반적으로 반도체소자 테스트 시스템은, 테스트 제어장치, 테스트 제어장치의 제어에 의해 반도체소자를 테스트하는 테스트헤드, 다수의 반도체소자가 테스트헤드에 전기적으로 접속되도록 테스트헤드에 다수의 반도체소자를 공급하여 다수의 반도체소자가 함께 테스트될 수 있도록 지원하는 테스트핸들러 및 테스트헤드가 테스트핸들러에 안정적으로 결합된 상태를 유지하도록 테스트헤드를 지지하는 지지장치(업계에서 일명 '매니 플레이트'로 불리어 짐)로 구성된다.
도1 및 도2는 테스트핸들러(100)와 테스트헤드(200)가 결합된 상태를 도시하고 있는 개념적인 평면도 및 측면도로서, 이를 참조하여 테스트핸들러(100), 테스트헤드(200) 및 테스트핸들러(100)와 테스트헤드(200)의 결합상태에 대하여 보다 구체적으로 설명한다.
테스트핸들러(100)는, 도1의 평면도에서 참조되는 바와 같이, 로딩장치(110), 테스트챔버(120), 언로딩장치(130) 등을 포함하여 구성된다.
로딩장치(110)는 반도체소자를 로딩위치(LP)에 있는 캐리어보드(CB)로 로딩시키는 역할을 수행한다.
테스트챔버(120)는, 로딩장치(110)에 의해 로딩이 완료된 후 이송되어 온 캐리어보드(CB)를 수용한 다음, 수용된 캐리어보드(CB)에 적재된 반도체소자가 테스트헤드(200)에 전기적으로 접속된 상태에서 테스트가 이루어질 수 있도록 지원한다.
언로딩장치(130)는 테스트챔버(120)로부터 언로딩위치(UP)로 이송되어 온 캐리어보드(CB)에 적재된 반도체소자를 테스트 등급별로 분류하면서 언로딩시킨다.
위와 같은 테스트핸들러(100)는 이미 대한민국 특허등록 10-0709114호(발명의 명칭 : 테스트핸들러) 등을 통해 주지되어 있으므로 더 자세한 설명은 생략한다.
또한, 테스트헤드(200)는, 도1 및 도2에서 참조되는 바와 같이, 인터페이스블럭(210, 업계에서 일명 '하이픽스보드'나 '인터페이스보드' 등으로 불리워 짐) 및 헤드본체(220) 등을 포함하여 구성된다.
인터페이스블럭(210)은 테스트핸들러(100)로부터 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓(211)을 가진다. 이러한 인터페이스블럭(210)은, 도1 및 도2에서 참조되는 바와 같이 테스트핸들러(100)와 테스트헤드(200)가 결합되어진 경우에, 그 일부가 테스트핸들러(100)의 테스트챔버(120) 내로 삽입된 상태가 된다.
헤드본체(220)는, 테스트 제어장치(미도시)의 제어에 따라 인터페이스블럭(210)의 테스트소켓(211)을 통해 반도체소자에 전기적 신호를 준 다음, 반도체소자로부터 인터페이스블럭(210)을 통해 오는 전기적 신호를 판독함으로써 반도체소자에 대한 테스트를 수행한다.
참고로 도1의 미설명부호 C는 캐리어보드(CB)의 순환경로이고, 도2의 미설명부호 SA는 테스트헤드(200)를 지지하는 지지장치이다.
한편, 반도체소자의 수요가 증가함에 따라 한 번에 테스트될 수 있는 반도체소자의 개수를 늘리기 위해 보다 성능이 향상된, 즉, 일 회에 더 많은 개수의 반도체소자를 테스트헤드에 공급할 수 있는 테스트핸들러에 대한 향상된 기술이 등장하기 시작하였다.
따라서 테스트핸들러가 일 회에 더 많은 개수의 반도체소자를 테스트헤드에 공급할 경우 테스트헤드도 동일 시간 당 더 많은 개수의 반도체소자를 테스트할 수 있도록 용량 확장 및 성능 향상이 이루어져야 한다.
그런데 헤드본체의 용량 확장 및 성능 향상은 쉽지가 않아서 헤드본체의 용량 및 성능이 테스트핸들러의 용량 및 성능을 따라가지 못하고 있고, 헤드본체의 용량 확장 및 성능 향상을 위한 개발비용이 많이 소요되고 있는 실정이다.
물론, 반도체소자에 전기적 신호를 인가하는 채널을 분기시킴으로써 테스트헤드의 용량확장을 꾀할 수는 있지만, 성능이 따라가지 못하기 때문에 전체적인 테스트시간은 증가할 수밖에는 없는 것이다.
또한, 테스트헤드의 용량 확장 및 성능 향상이 이루어지더라도 기존의 테스트헤드를 개선된 테스트헤드로 모두 교체하여야 한다는 점에서 자원 낭비를 가져올 뿐더러 막대한 교체비용을 감당하여야만 한다.
따라서 위와 같은 문제점을 극복하기 위해서, 최근에는 반도체소자로부터 오는 전기적 신호를 헤드본체가 아닌 교체 가능한 인터페이스블럭에서 판독 처리하도록 하고, 이 인터페이스블럭의 성능을 테스트핸들러와 동급이 되도록 함으로써 헤드본체의 성능 향상 없이도 반도체소자 테스트 시스템의 성능향상을 가져올 수 있는 기술이 제안되어졌다.
제안기술에 의하면, 인터페이스블럭에 반도체소자로부터 오는 전기적 신호를 판독 처리하기 위한 테스트칩(TEST CHIP)이 구비되어야 한다.
그런데, 인터페이스블럭은, 도1에서 참조되는 바와 같이, 테스트챔버 내로 일정 정도 삽입되어 있기 때문에 테스트칩이 테스트챔버의 온도환경에 영향을 받게 된다.
반도체소자를 고온환경에서 테스트하는 경우, 때때로 테스트챔버 내의 온도가 150도에 근접하기도 하는데, 이러한 경우 테스트챔버 내의 열적 상태가 테스트칩에 영향을 미쳐 테스트칩이 과열된다.
일반적으로 테스트칩은 60도 이하의 온도에서 정상적으로 작동하기 때문에, 테스트칩의 온도가 60도를 넘어가게 되면 그 작동에 오류가 발생할 개연성이 크다. 그리고 이러한 점은 고온 테스트 시에 반도체소자의 테스트에 대한 신뢰성을 담보해내지 못한다.
본 발명은 전술한 바와 같이 새로이 제안된 기술, 즉, 헤드본체의 테스트 기능을 인터페이스블럭 측으로 확장시키도록 개선된 반도체소자 테스트 시스템에서 인터페이스블럭에서 발생하는 열을 제거시킬 수 있는 기술을 제공하는 것을 목적으로 한다.
그리고 더 나아가, 본 발명은 칠러를 이용해 에어를 냉각시키는 기술 및 인터페이스블럭에 구비되는 복수개의 테스트칩 각각을 균일하게 냉각시킬 수 있는 기술을 제공하는 것을 또 다른 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 테스트 시스템은, 테스트 제어장치의 제어에 따라 반도체소자를 테스트하기 위해 마련되는 테스트헤드; 상기 테스트헤드와 결합되며, 다수의 반도체소자가 테스트헤드에 전기적으로 접속되도록 상기 테스트헤드에 다수의 반도체소자를 공급하여 다수의 반도체소자가 함께 테스트될 수 있도록 지원하는 테스트핸들러; 상기 테스트헤드가 상기 테스트핸들러에 안정적으로 결합된 상태를 유지하도록 상기 테스트헤드를 지지하는 지지장치; 및 상기 테스트헤드의 온도를 조절하기 위한 온도조절장치; 를 포함하고, 상기 테스트헤드는, 상기 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓을 가지는 인터페이스보드 및 상기 인터페이스보드로부터 오는 전기적 신호를 판독함으로써 다수의 반도체소자에 대한 테스트를 수행하는 테스팅보드를 포함하는 인터페이스블럭; 및 상기 인터페이스블럭에서 이루어지는 테스트에 필요한 제어신호를 상기 테스팅보드 측으로 보내는 헤드본체; 를 포함하며, 상기 온도조절장치는 상기 인터페이스블럭의 테스팅보드에서 발생하는 열을 제거시키는 것을 특징으로 한다.
상기 인터페이스블럭은 상기 테스팅보드를 상기 헤드본체 측에 전기적으로 연결시키기 위한 헤드연결보드를 더 포함하고, 상기 온도조절장치는 상기 테스팅보드와 상기 헤드연결보드 사이로 온도조절용 에어(Air)를 공급하는 것을 또 하나의 특징으로 한다.
상기 온도조절장치는, 상기 테스팅보드와 상기 헤드연결보드 사이로 에어를 공급하기 위한 에어공급장치; 및 상기 테스팅보드와 상기 헤드연결보드 사이의 에어를 외부로 강제 흡출(吸出)시키기 위한 에어흡출장치를 포함하는 것을 또 하나의 특징으로 한다.
상기 에어공급장치는 공기압축장치로부터 상압보다 높은 고압으로 압축되어 오는 에어를 냉각시켜 상기 테스팅보드와 상기 헤드연결보드 사이로 공급하기 위한 칠러를 포함하는 것을 또 하나의 특징으로 한다.
상기 테스팅보드와 상기 헤드연결보드 사이로 공급되는 에어는 상기 테스팅보드에 구비된 복수의 테스트칩에 모두 도달한 후 배출될 수 있는 압력을 가지는 것을 더 구체적인 특징으로 한다.
상기 온도조절장치는 상기 테스트핸들러, 테스트 헤드 또는 지지장치 중 어느 하나에 구비되는 것을 특징으로 더 구체적인 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 반도체소자 테스트용 테스트헤드는, 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓을 가지며, 다수의 반도체소자에 대한 테스트를 수행하는 인터페이스블럭; 및 상기 인터페이스블럭에서 이루어지는 테스트에 필요한 제어신호를 상기 테스팅보드 측으로 보내는 헤드본체; 를 포함하며, 상기 인터페이스블럭은, 상기 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓을 가지는 인터페이스보드; 상기 인터페이스보드로부터 오는 전기적 신호를 판독함으로써 다수의 반도체소자에 대한 테스트를 수행하는 테스팅보드; 상기 테스팅보드를 사이에 두고 상기 인터페이스보드의 맞은편에 구비되는 밀폐보드; 및 상기 테스팅보드와 밀페보드 사이를 밀폐공간으로 구성시키는 밀폐프레임; 을 포함하고, 상기 테스팅보드로부터 발생하는 열을 제거시키기 위한 에어가 상기 밀페공간으로 유입되는 적어도 하나 이상의 유입구와 상기 밀폐공간 상의 에어가 배출되는 적어도 하나 이상의 배출구가 각각 상기 밀폐보드 또는 밀폐프레임에 선택적으로 형성된 것을 특징으로 한다.
상기 인터페이스블럭은 상기 밀폐공간 내에 마련되며, 상기 적어도 하나 이상의 유입구로 유입되는 에어를 상기 테스팅보드 측으로 분사시키기 위한 덕트를 더 포함하는 것을 또 하나의 특징으로 한다.
상기 밀페보드는 상기 테스팅보드를 상기 헤드본체 측에 전기적으로 연결시키기 위한 헤드연결보드인 것을 또 하나의 특징으로 한다.
상기 적어도 하나 이상의 배출구는 상기 밀폐보드에 형성되어 있으며, 상기 인터페이스블럭은 상기 밀폐보드를 사이에 두고 상기 밀폐공간의 맞은편에 유출공간을 구성시키며, 상기 유출공간 상의 에어가 유출되는 유출구가 형성된 하우징을 더 포함하는 것을 또 하나의 특징으로 한다.
상기 적어도 하나 이상의 유입구는 상기 밀폐보드에 형성된 것을 더 구체적인 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 반도체소자 테스터의 인터페이스블럭은, 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓을 가지는 인터페이스보드; 상기 인터페이스보드로부터 오는 전기적 신호를 판독함으로써 다수의 반도체소자에 대한 테스트를 수행하고 자체의 온도를 감지할 수 있는 적어도 하나 이상의 테스트칩(TEST CHIP)을 가지는 테스팅보드; 상이 테스팅보드를 사이에 두고 상기 인터페이스보드의 맞은편에 구비되는 밀폐보드; 상기 테스팅보드와 밀폐보드 사이를 밀폐공간으로 형성시키기 위해 구비되는 밀폐프레임; 을 포함하고, 상기 테스트칩은 상기 밀폐공간 상에 노출되어 있는 것을 특징으로 한다.
상기 밀폐공간 상의 온도를 감지하기 위한 온도센서를 더 포함하는 것을 또 하나의 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 특징으로 하는 반도체소자 테스터의 인터페이스블럭은 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓을 가지는 인터페이스보드; 상기 인터페이스보드로부터 오는 전기적 신호를 판독함으로써 다수의 반도체소자에 대한 테스트를 수행하는 적어도 하나 이상의 테스트칩(TEST CHIP)을 가지는 테스팅보드; 상이 테스팅보드를 사이에 두고 상기 인터페이스보드의 맞은편에 구비되는 밀폐보드; 상기 테스팅보드와 밀폐보드 사이를 밀폐공간으로 형성시키기 위해 구비되는 밀폐프레임; 및 상기 밀폐공간 상의 온도를 감지하기 위한 온도센서; 를 포함하고, 상기 테스트칩은 상기 밀폐공간 상에 노출되어 있는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 테스트가 이루어진 반도체소자의 분류방법은, 테스트 사이트(TEST SITE)상에서 테스트되는 반도체소자들의 전기적 기능을 판독 처리하기 위해 테스트헤드의 인터페이스블럭에 구비되는 테스트칩(TEST CHIP)의 온도를 감지하는 A)단계; 상기 A)단계에서 감지된 테스트칩의 온도가 요구되는 특정 온도 범위 내에 있는지를 판단하는 B단계; 상기 B)단계에서 테스트칩의 온도가 요구되는 특정 온도 범위 내에 있다고 판단되면 테스트칩이 특정 온도 범위 내에 있는 상태에서 테스트가 이루어진 적어도 하나 이상의 반도체소자를 정상 분류방법에 의해 테스트 등급별로 분류하고, 상기 B)단계에서 테스트칩의 온도가 요구되는 특정 온도 범위를 벗어났다고 판단되면 테스트칩이 특정 온도 범위를 벗어난 상태에서 테스트가 이루어진 적어도 하나 이상의 반도체소자를 상기 정상 분류방법과는 다른 분류방법으로 분류하는 C)단계; 를 포함하는 것을 특징으로 한다.
상기 인터페이스블럭에 복수의 테스트칩이 구비되는 경우, 상기 A)단계는 복수의 테스트칩 각각의 온도를 감지하고, 상기 B)단계는 복수의 테스트칩 각각의 온도가 특정 온도 범위 내에 있는지를 판단하며, 상기 C)단계는 복수의 테스트칩 별로 각각 테스트가 이루어진 반도체소자들을 상기 B)단계의 판단에 따라 상기 정상 분류방법 또는 다른 분류방법에 의해 분류하는 것을 또 하나의 특징으로 한다.
상기 C)단계에서의 다른 분류방법은 테스트칩의 온도가 요구되는 특정 온도 범위를 벗어난 상태에서 테스트가 이루어진 적어도 하나 이상의 반도체소자를 리테스트 랏(RETEST LOT)으로 분류하는 방법인 것을 더 구체적인 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 반도체소자 테스트 지원방법은, 테스트헤드의 인터페이스블럭에 구비되는 테스트칩(TEST CHIP)이 노출되어 있는 밀폐공간 상의 온도를 감지하는 A)단계; 상기 A)단계에서 감지된 밀폐공간 상의 온도가 요구되는 특정 온도 범위 내에 있는지를 판단하는 B)단계; 상기 B)단계에서 밀페공간 상의 온도가 요구되는 특정 온도 범위 내에 있다고 판단되면 테스트시스템을 정상 작동시키고, 상기 B)단계에서 밀폐공간 상의 온도가 요구되는 특정 온도 범위를 벗어났다고 판단되면 테스트시스템을 비상 작동시키는 C)단계; 를 포함하는 것을 특징으로 한다.
상기 C)단계에서의 비상 작동은 반도체소자의 테스트를 지원하기 위한 자동화 장비인 테스트핸들러(테스트시스템의 일 구성이다)에서 시각적 또는 청각적 경보 중 적어도 어느 하나를 발생시키는 것임을 더 구체적인 특징으로 한다.
상기 C)단계에서의 비상 작동은 반도체소자의 테스트를 지원하기 위한 자동화 장비인 테스트핸들러(테스트시스템의 일 구성이다)가 밀페공간이 요구되는 특정 온도 범위를 벗어난 상태에서 테스트가 이루어진 적어도 하나 이상의 반도체소자를 리테스트 랏(RETEST LOT)으로 분류하는 것임을 더 구체적인 특징으로 한다.
상기 C)단계에서의 비상 작동은 밀폐공간의 온도가 요구되는 특정 온도 범위 내로 맞춰지도록 온도조절장치(테스트시스템의 일 구성이다)를 제어하는 것임을 더 구체적인 특징으로 한다.
본 발명에 따르면 개선된 반도체소자 테스트시스템에서 인터페이스블럭, 특히, 테스팅보드에서 발생하는 열을 제거하여 열에 의해 전기적 특성이 왜곡되어 테스트 오류가 일어날 수 있는 현상을 방지함으로써 반도체소자의 테스트가 정확하게 이루어질 수 있도록 하는 효과가 있으며, 더 나아가 인터페이스블럭에 구비되는 복수 개의 테스트칩 각각을 균일하게 냉각시킬 수 있게 되어 테스트의 신뢰성을 담보할 수 있는 효과가 있다.
도1은 일반적인 반도체소자 테스트 시스템의 주요 부위에 대한 개념적인 평면도이다.
도2는 도1의 반도체소자 테스트 시스템의 주요 부위에 대한 개념적인 측면도이다.
도3은 본 발명에 따른 반도체소자 테스트 시스템에 적용되는 인터페이스블럭에 대한 분해도이다.
도4는 도3의 인터페이스블럭에 대한 결합도이다.
도5는 도3의 인터페이스블럭을 응용한 인터페이스블럭에 대한 분해도이다.
도6은 도4의 인터페이스블럭에 대한 결합도이다.
도7은 온도조절장치가 적용된 본 발명에 따른 반도체소자 테스트 시스템의 특징 부위에 대한 개략도이다.
도8은 도7의 특징 부위에 대한 응용을 설명하기 위한 참조도이다.
도9 내지 도11은 도7의 온도조절장치의 배치방법을 설명하기 위한 참조도이다.
도12 내지 23은 본 발명에 따른 반도체소자 테스트 시스템의 여러 응용을 설명하기 위한 참조도이다.
*도면의 주요 부위에 대한 부호의 설명*
310 : 인터페이스블럭
311 : 인터페이스보드
312 : 테스팅보드
313 : 헤드연결보드
314 : 밀폐프레임
700 : 온도조절장치
이하에서는 본 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 더 구체적으로 설명하되, 설명의 간결함을 위해 배경기술과 중복되는 설명은 생략한다.
<테스트헤드의 인터페이스블럭에 대한 설명>
개선된 반도체소자 테스트 시스템에 적용되는 인터페이스블럭(310)은, 도3의 분해도에서 참조되는 바와 같이, 인터페이스보드(311), 테스팅보드(312), 헤드연결보드(313) 등을 포함하여 구성된다.
인터페이스보드(311)는 회로기판(311a)의 일 측 면 상에 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓(311b)을 가지며, 회로기판(311a)의 타 측 면 상에는 테스팅보드(312)와 전기적으로 연결되기 위한 인터페이스보드 측 커넥터(311c)를 가진다.
테스팅보드(312)는 회로기판(312a)의 일 측 면 상에 인터페이스보드 측 커넥터(311c)와 전기적으로 연결되기 위한 제1 테스팅보드 측 커넥터(312b)를 가지며 타 측 면 상에 인터페이스보드(311)를 통해 반도체소자로부터 오는 전기적 신호를 판독함으로써 반도체소자의 테스트를 수행하는 테스트칩(312c, 테스트칩은 복수개로 구비될 수 있다)과 헤드연결보드(313)와 전기적으로 연결되기 위한 제2 테스팅보드 측 커넥터(312d)를 가진다.
헤드연결보드(313)는 회로기판(313a)의 일 측 면 상에 테스팅보드 측 제2 커넥터(312d)와 전기적으로 연결되기 위한 헤드연결보드 측 커넥터(313b)를 가지며 그 타 측 면 측으로 연결케이블(CC)에 의해 헤드본체에 전기적으로 연결된다.
도4는 위와 같은 인터페이스블럭(310)이 결합된 상태를 도시하고 있는데, 도4를 참조하면, 인터페이스블럭(310)은 결합된 상태에서 테스팅보드(312)와 헤드연결보드(313) 사이에 밀폐공간(S)을 형성할 수 있는 밀폐프레임(314)을 더 포함하고 있음을 알 수 있다. 즉, 헤드연결보드(313)와 밀폐프레임(314)은 테스팅보드(312)를 사이에 두고 인터페이스보드(311)의 맞은편에 밀폐공간을 형성시키는데, 헤드연결보드(313)는 이러한 역할의 관점에서 밀폐보드로 정의될 수 있다. 이러한 밀폐프레임(314)은 테스팅보드(312), 특히, 테스트칩(312c)으로부터 발생하는 열을 제거시키기 위한 에어가 밀폐공간(S)으로 유입되는 유입구(314a)와 밀폐공간(S) 상의 에어가 배출되는 배출구(314b)를 가진다.
도5는 도3의 인터페이스블럭(310)의 응용에 따른 인터페이스블럭(510)에 대한 분해도이고, 도6은 도5의 인터페이스블럭(510)의 결합도이다.
도5 및 도6에 도시된 인터페이스블럭(510)에 의하면, 인터페이스보드(511)와 테스팅보드(512)에 각각 커넥터를 일체로 구비시키지 않는 대신 인터페이스보드(511)와 테스팅보드(512)를 전기적으로 연결시키기 위해 양 측 면에 모두 접촉 단자(T)를 가지는 별도의 GFG 커넥터(515)를 마련하고, 인터페이스보드(511)와 테스팅보드(512)를 별도의 결합수단인 볼트(513)를 사용하여 결합시키는 구성을 취한다. 이러한 구성을 취할 경우, 인터페이스보드(511)와 테스팅보드(512) 간의 간격을 최소화시킬 수 있게 되어 인터페이스블럭(510)의 전체 길이를 줄일 수 있는 이점이 있게 된다.
<반도체소자 테스트 시스템에 대한 설명>
본 발명에 따른 반도체소자 테스트 시스템은 전술한 인터페이스블럭(310, 510)이 적용된다. 그런데, 도3 또는 도5의 인터페이스블럭(310, 510)이 적용된 경우 테스팅보드(312, 512)에서 전기 저항으로 발생하는 열에 의해 전기적 신호가 왜곡되어 반도체소자에 대한 적절한 테스트가 이루어지지 않을 수 있게 된다.
따라서 본 발명에 따른 반도체소자 테스트 시스템은, 도7에서 참조되는 바와 같이, 온도조절장치(700)를 더 포함한다.
온도조절장치(700)는, 팬 케이싱(710), 팬(720), 팬 구동장치(730), 가스공급장치(740), 에어 공급관(750) 및 에어 흡입관(760) 등을 포함한다.
팬 케이싱(710)은 일 측에 에어 배출구(711)가 형성되고 타 측에 에어 흡입구(712)가 형성되어 있다.
팬(720)은 팬 케이싱(710) 내부에 구비되며 그 구동에 의해 에어 흡입구(712)를 통해 흡입된 에어를 에어 배출구(711)를 통해 배출시킨다.
팬 구동장치(730)는 팬(720)을 구동시키기 위해 마련되는 것으로 모터로 구비될 수 있다.
가스공급장치(740)는 발생하는 열 제거의 효율성을 높이기 위해 저온의 가스(GAS)를 공급한다.
에어 공급관(750)은 팬 케이싱(710)의 에어 배출구(711)와 밀폐프레임(314)의 유입구(314a)를 연결시켜 팬 케이싱(710)의 에어 배출구(711)를 통해 배출된 에어가 인터페이스블럭(310)의 밀폐공간(S)으로 유입될 수 있도록 한다.
에어 흡입관(760)은 밀폐프레임(314)의 배출구(314b)와 팬케이싱(710)의 에어 흡입구(712)를 연결시켜 배출구(314b)를 통해 밀폐공간(S)에서 배출되는 에어가 에어 흡입구(712)를 통해 팬 케이싱(710) 내로 흡입될 수 있게 한다.
위와 같은 온도조절장치(700)가 적용된 반도체소자 테스트 시스템에 의하면, 반도체소자의 테스트로 인하여 테스팅보드(312)에서 발생하는 열이 테스팅보드(312)에 축적되지 않고 순환하는 에어에 의해 계속적으로 제거되게 된다.
물론, 열에 의한 전기적 특성의 왜곡을 방지하기 위해서는 테스팅보드(312)의 온도를 상온으로 유지시키면 족할 것이다. 즉, 도7에 도시된 온도조절장치(700)는 에어를 순환시키도록 구현되고 있지만, 도8에서 참조되는 바와 같이 팬 케이싱(810)의 에어 흡입구(812)로는 외부의 공기를 흡입하고 밀폐프레임(814)의 배출구(814b)를 통해서는 밀폐공간(S) 상의 에어를 외부로 배출시키도록 구현하는 에어 비순환형도 바람직하게 고려될 수 있다. 따라서 도7의 온도조절장치(700)의 일 구성으로 제시된 가스공급장치(740) 및 에어 흡입관(760)은 본 발명의 본질적인 구성이 아니므로 생략 가능하다.
그리고 위와 같은 온도조절장치(700)는 도9에 도시된 바와 같이 테스트핸들러(900)에 구비되거나 도10 및 도11에 도시된 바와 같이 테스트헤드(1000)나 지지장치(1100)에 구비되는 것이 바람직한 데, 인터페이스블럭(310)이 테스트핸들러의 테스트챔버 측으로 삽입되기 때문에 테스트핸들러에 구비되는 것이 설치성에 있어서 특히 바람직하다.
<제1 응용>
도4에 의하면 유입구(314a)와 배출구(314b)가 밀폐프레임(314)에 형성되어 있지만, 실시하기에 따라서는 도12에서 참조되는 바와 같이, 유입구(1214a)와 배출구(1214b)를 헤드연결보드(1213) 상에 형성시킬 수도 있을 것이다. 물론, 유입구나 배출구 중 하나를 밀폐프레임에 형성시키고 나머지 다른 하나를 헤드연결보드에 선택적으로 형성시키는 것도 가능하다. 참고로 헤드연결보드에 유입구가 형성되게 되면, 밀폐공간으로 유입되는 에어가 테스팅보드 측으로 분사되어 나가기 때문에, 에어가 유입구에서 배출구로 바이패스(bypass)되는 것을 방지함으로써 테스트보드의 냉각효율을 높일 수 있게 된다.
<제2 응용>
저온 테스트 시에 테스트소켓을 타고 오는 냉기에 의해 테스트소켓 측의 전기배선에 응결이 발생하게 되고, 이러한 점은 테스트 오류를 가져올 수 있다. 이러한 현상을 방지하기 위해 종래 드라이 에어(DRY AIR)를 강제적으로 분사시키기 위한 건조장치를 구비시키고 있었다.
따라서 본 발명에 따른 반도체소자 테스트 시스템에서도, 도13에 도시된 바와 같이, 인터페이스보드(1311)와 테스팅보드(1312) 사이의 공간을 밀폐프레임(1315)에 의해 밀폐공간(V)으로 형성하고 이 밀폐공간(V)에 드라이 에어를 분사시키는 건조장치(1300)를 더 구성하는 것이 바람직하게 고려될 수 있다.
<제3 응용>
도14는 밀폐공간(S) 내에 테스팅보드(1412) 측으로 다수의 분사공(1416a)이 형성된 덕트(1416)를 구비하고, 유입구(1414a)를 통해 유입되는 에어가 덕트(1416)의 분사공(1416a)을 통해 테스팅보드(1412) 측으로 직접 분사되도록 하여 테스팅보드(1412)의 열을 제거시키도록 구현하고 있다. 이러한 방법은 열 제거의 효율성을 높일 수 있어서 더 바람직하게 고려될 수 있을 것이다. 이러한 덕트(1416)는 하나 또는 실시하기에 따라서 바(BAR) 형태로 다수개가 구비될 수 있다.
<제4 응용>
도15는 본 발명의 제4 응용에 따른 반도체소자 테스트 시스템의 주요부위에 대한 개략도이다.
도15에서 참조되는 바와 같이, 본 응용에 따른 반도체소자 테스트 시스템에 의하면, 온도조절장치가 밀폐공간(S) 내로 에어를 공급하는 에어공급장치(1510)와 밀폐공간(S) 내의 에어를 강제로 흡출(吸出)시키기 위한 흡출장치(1520)로 구성되어 있음을 알 수 있다(도15의 화살표는 에어의 이동 방향).
온도조절장치에 별도의 흡출장치(1520)를 구성시키기 위해, 테스트헤드의 인터페이스블럭(1500)은 헤드연결보드(1513)를 사이에 두고 밀폐공간(S)의 맞은편에 유출공간(F)을 구성시키는 하우징(1515)을 더 가진다.
헤드연결보드(1513)에는 두 개의 유입구(1513a)가 서로 대향되게 형성되어 있고, 그 중앙 부분에는 배출구(1513b)가 여러 개 형성되어 있으며, 하우징(1515)에는 여러 개의 배출구(1513b)를 통해 밀페공간(S)에서 유출공간(F)으로 배출된 에어가 흡출장치(1520)에 의해 흡출되는 유출구(1515a)가 형성되어 있다.
참고로 도15의 개략도 상에는 헤드연결보드(1513)에 두 개의 유입구(1513a)가 형성되어 있는 것으로 도시되어 있지만, 실시하기에 따라서는 두 개 이상의 유입구가 형성될 수도 있다. 이렇게 유입구를 여러 개 구성시켜 에어공급장치에서 공급되는 에어를 복수의 위치에서 밀페공간으로 공급될 수 있게 하는 이유는, 에어를 밀폐공간 내의 여러 위치로 분산하여 고르게 공급함으로써 테스팅보드의 냉각효율을 최대화시키기 위함이다.
이와 같은 제4 응용에 의하면, 복수의 위치에서 밀페공간(S) 내로 유입된 에어는 테스팅보드(1511), 특히, 테스트칩(1511a)을 냉각시킨 다음, 헤드연결보드(1513)의 중앙부분에 형성된 배출구(1513b)를 통해 유출공간(F)으로 배출된다. 그리고 흡출장치(1520)의 작동에 의해 유출공간(F) 내의 에어가 유출구(1515a)를 통해 외부로 강제로 흡출되게 된다(도15의 화살표는 에어의 이동 방향 참조).
참고로 유출공간(F) 내에는 연결케이블(CC)이 빽빽하게 들어서 있기 때문에 에어의 이동이 방해를 받거나 와류가 생겨 에어의 원활한 배출이 이루어지지 않을 수 있는 문제점이 있는데, 흡출장치(1520)에 의해 에어의 이동을 강제함으로써 그러한 문제점이 해결된다.
이러한 제4 응용에 의하면, 에어를 순환시키지 않기 때문에, 계속적인 에어의 순환에 따라 냉각용 에어의 온도가 상승되는 문제점이 발생하지 않는다는 이점이 있다.
한편, 본 응용예에서도, 냉각에 필요한 조건에 따라서는 상온의 에어를 공급하도록 하거나 <반도체소자 테스트 시스템에 대한 설명>에서 전술한 바 있는 가스공급장치를 구성시켜 저온의 가스에 의해 냉각된 에어를 공급시킬 수도 있다.
<제5 응용>
도16은 본 발명의 제5 응용에 따른 반도체소자 테스트 시스템의 주요부위에 대한 개략도이다.
본 응용에 따른 반도체소자 테스트시스템은 제4 응용에서 적용된 인터페이스블럭이 적용된다. 그런데, 제4 응용에서의 인터페이스블럭이 적용된 경우 테스팅보드에서 전기 저항으로 발생하는 열에 의해 전기적 신호가 왜곡되어 반도체소자에 대한 적절한 테스트가 이루어지지 않을 수 있게 된다.
따라서 본 응용에 따른 반도체소자 테스트시스템은, 도16에서 참조되는 바와 같이, 온도조절장치(1610), 공기압축장치(1620) 및 흡출장치(1630)를 더 포함한다.
온도조절장치(1610)는 칠러(1611, Chiller), 에어 공급관(1612) 등을 포함한다.
칠러(1611)는, 에어공급장치로서 구비되며, 공기압축장치(1620)로부터 오는 압축된 에어를 냉각시켜 밀폐공간(S)으로 공급하기 위해 마련된다. 일반적으로 테스트핸들러 장치에서는 냉각 가스를 만들기 위하여 LN2를 사용하는데, 상기 LN2는 가격이 비싸고, 소모성의 재료이므로 가격 부담이 따른다. 본 응용에서는 LN2 대신 칠러를 이용하여 공기를 냉각시킨다.
공기압축장치(1620)는 에어를 상압보다 높은 3.5 내지 5Kgf/cm2의 고압으로 압축시키기 위해서 마련된다. 만일 테스트하우스(TEST HOUSE, 반도체소자를 테스트하기 위한 공장)에 이미 압축라인이 구비되어 있는 경우에는 테스트하우스의 압축라인을 칠러에 연결하면 족하기 때문에 테스트시스템에 별도의 공기압축장치를 구비시킬 필요는 없을 것이다.
그리고 밀폐공간(S)을 이루는 각 면상에 의도하지 않은 수증기의 응결현상이 발생하는 것을 방지하기 위해 에어로부터 수증기를 제거시킨 건조된 에어를 활용한다.
계속하여 위와 같은 테스트시스템에서 이루어지는 테스트헤드로 냉각용 에어를 공급하는 방법에 대하여 도17의 흐름도를 참조하여 설명한다.
1. 고압의 에어를 냉각<S1710>
공기압축장치(1620)에 의해 3.5 내지 5Kgf/cm2의 고압으로 압축된 에어를 칠러(1611)로 공급하여 칠러(1611)에 의해 고압의 에어를 냉각시킨다. 여기서 3.5 내지 5Kgf/cm2 범위의 압력을 가지는 에어는 유입구(1513a)를 통해 일정한 체적을 가지는 밀폐공간(S)으로 유입된 후 신속하게 팽창되면서 밀폐공간(S)에 노출된 복수의 테스트칩(1511a-1 내지 1511a-4)들 모두로 충분히 골고루 도달될 수 있게 된다.
만일 밀폐공간(S)의 체적이 작아지거나 커지는 경우, 또는 배출구(1513b)의 크기가 작아지거나 커지는 경우에는 에어의 압력을 줄이거나 늘려야 할 것이다.
현재 구현하고자 하는 인터페이스블럭은 밀페공간의 체적은 85mm(가로) 320mm(세로) 11mm(세로)인데, 이러한 체적에서 테스트핸들러의 테스트사이트 상의 온도가 90도일 경우 대략 1도로 냉각된 3.5 내지 5Kgf/cm2 범위의 압력을 가지는 에어를 밀폐공간으로 공급하면, 밀폐공간의 온도가 상온이라고 할 수 있는 30도 정도 이하로 조성되어 테스트칩이 원활하게 작동할 수 있게 된다.
2. 밀폐공간으로 냉각된 고압의 에어 공급<S1720>
단계 S1710에서 칠러(1611)에 의해 냉각된 고압의 에어를 복수의 테스트칩(1511a-1 내지 1511a-4)이 노출된 밀폐공간(S)으로 공급한다.
따라서 칠러(1611)에서 에어 공급관(1612)을 따라 온 후 유입구(1513a)를 통해 밀폐공간(S)으로 유입되는 냉각된 고압의 에어는 밀폐공간(S) 상에서 순간적인 팽창이 이루어지면서 신속히 퍼지기 때문에, 냉각된 에어가 유입구(1513a)에서 가까운 부호 1511a-1 및 1511a-4의 테스트칩은 물론이고 부호 1511a-2 및 부호 1511a-3의 테스트칩까지도 빠르게 도달한다. 따라서 밀폐공간(S) 상에 노출된 모든 테스트칩(1511a-1 내지 1511a-4)이 균일하게 냉각될 수 있게 된다.
만일, 공기압축장치(1620)가 없는 경우, 냉각된 에어가 상압의 상태에서 밀폐공간(S)으로 공급된다면, 도18의 참고도에서 참조되는 바와 같이, 유입구(1513a)에서 상대적으로 먼 거리에 있는 부호 1511a-2 및 1511a-3의 테스트칩으로는 냉각된 에어가 도달되기 전에 배출구(1513b)로 배출되기 때문에 부호 1511a-2 및 1511a-3의 테스트칩으로는 냉각된 에어의 도달량이 적어지게 된다. 이렇게 되면, 유입구(1513a)에서 가까운 부호 1511a-1 및 1511a-4의 테스트칩과 유입구(1513a)에서 상대적으로 먼 부호 1511a-2 및 1511a-3의 테스트칩 간에 온도편차가 발생하게 된다. 특히 흡출장치(1630)에 의해 밀폐공간(S) 상의 에어를 강하게 흡출시키는 경우에는 테스트칩(1511a-1 내지 1511a-4)들 간의 온도편차가 더욱 커지게 된다. 따라서 복수의 테스트칩(1511a-1 내지 1511a-4) 모두를 균일한 온도상태로 조절하는 것이 어렵게 되는 것이다.
그러나 본 응용에 따르는 경우 전술한 바와 같이 밀폐공간(S)으로 고압의 에어가 공급되기 때문에 유입구(1513a)를 통해 밀폐공간(S)로 유입되는 에어가 모든 테스트칩(1511a-1 내지 1511a-4)으로 고르게 도달될 수 있게 되어, 테스트칩(1511a-1 내지 1511a-4)들 간의 온도편차가 대폭 줄어들어 복수의 테스트칩(1511a-1 내지 1511a-4) 모두를 균일한 온도상태로 조절하는 것이 용이하다. 그리고 이러한 점은 복수의 테스트칩(1511a-1 내지 1511a-4)에 의해 테스트되는 반도체소자들의 테스트 신뢰성을 담보시킬 수 있게 한다.
3. 밀폐공간에서 에어를 배출<S1730>
밀폐공간(S)에서 복수의 테스트칩(1511a-1 내지 1511a-4)을 냉각시킨 에어는 흡출장치(1630)의 흡출력에 의해 배출구(1513b)를 통해 배출된다.
<제6 응용>
도19는 본 발명의 제5 응용에 따른 반도체소자 테스트 시스템의 인터페이스블럭(1910)에 대한 개략도이다.
본 응용에서의 인터페이스블럭(1910)은, 도19의 개략도에서 참조되는 바와 같이, 테스트소켓(1911a)을 가지는 인터페이스보드(1911), 테스팅보드(1912), 밀폐보드(1913), 밀폐프레임(1914) 및 온도센서(1915) 등을 포함하여 구성된다.
테스팅보드(1912)의 테스트칩(1912a)은 테스트칩(1912a) 자체의 온도를 감지할 수 있는 알테라사의 알테라 칩으로 구비되는 것이 바람직하며, 도20의 개략도에서 참조되는 바와 같이, 복수 개의 테스트칩(1912a)을 가진다. 그리고 하나의 테스트칩(1912a)은 여러 개, 예를 들어, 4개의 반도체소자들의 전기적 기능을 판독 처리할 수 있다.
그리고 테스팅보드(1912), 밀폐보드(1913) 및 밀폐프레임(1914)은 밀폐공간(S)을 형성시키며, 도19에 도시된 바와 같이 테스트칩(1912a)은 밀폐공간(S) 상에 노출되어 있다.
온도센서(1915)는 밀폐공간(S) 상의 온도를 감지한다.
위와 같은 인터페이스블럭(1910)에서 테스트칩(1912a)과 밀폐공간(S)은, 도21에서 참조되는 바와 같이, 냉각용 에어를 공급하는 온도조절장치(1920)에 의해 냉각될 수 있다. 온도조절장치(1920)에서 공급된 에어는 유입구(1913a)를 통해 밀폐공간(S)으로 유입되어 테스트칩(1912a)과 밀폐공간(S)을 냉각시킨 후 배출구(1913b)를 통해 배출된다.
상기한 인터페이스블럭(19)이 적용된 테스트시스템에 의하면 온도조절장치(1920)에 의해 테스트칩(1912a) 및 밀폐공간(S)이 냉각되기 때문에 테스트칩(1912a)이 과열되는 것을 방지한다.
그러나 테스트칩(1912a)은 고온의 반도체소자와 전도성(傳導性)있는 전기라인에 의해 연결되어 있기 때문에 밀폐공간(S)이 적당히 냉각되어 있는 경우에도 테스트칩(1912a)은 과열될 수 있으며, 이러한 경우에는 테스트칩(1912a)에 의한 반도체소자들의 전기적 기능의 판독에 오류가 발생할 수 있다. 그리고 만일 테스트칩(1912a)의 온도가 요구되는 온도 범위를 벗어나 과열된 경우, 테스트칩(1912a)이 과열된 상태에서 테스트가 이루어진 반도체소자는 별도로 취급하여야 할 필요가 있다.
또한, 밀폐공간(S)의 온도가 높아지면 테스트칩(1912a)의 냉각이 곤란하기 때문에 궁극적으로 테스트칩(1912a)의 과열을 초래한다. 만일 밀폐공간(S)의 온도가 요구되는 온도 범위를 벗어나게 되면, 이를 관리자에게 알리거나 자동적으로 밀폐공간(S)의 온도를 낮추어야 하며, 밀폐공간(S)이 과열된 상태에서 테스트가 이루어진 반도체소자를 별도로 취급할 필요도 있다. 그리고 경우에 따라서는 반도체소자의 테스트를 정지시킬 필요도 있을 것이다.
따라서 온도조절장치(1920)를 적절히 가동하여 테스트칩(1912a)과 밀폐공간(S)의 온도를 요구되는 온도 범위 내, 예를 들어, 60도 이하로 유지시키는 것이 무엇보다도 중요하다. 그러나 테스트칩(1912a) 또는 밀폐공간(S) 중 어느 하나나 둘 모두가 의도되지 않은 과열상태(요구되는 온도 범위를 벗어난 상태)로 될 수 있기 때문에 다음에서 설명되는 바와 같은 테스트가 이루어진 반도체소자의 분류방법 및 반도체소자 테스트 지원방법이 제안된다.
1. 테스트가 이루어진 반도체소자의 분류방법
도22의 흐름도를 참조하여 본 응용에서 테스트가 이루어진 반도체소자의 분류방법에 대하여 설명한다.
1) 테스트칩의 온도 감지<S2210>
테스트시스템에 의한 반도체소자의 테스트가 이루어지는 상황에서 복수의 테스트칩(1912a) 각각은 자체 온도를 감지한다. 이러한 테스트칩(1912a)의 온도 감지는 실시하기에 따라서 실시간으로 수행되도록 구현되거나 주기적인 시간 간격으로 수행되도록 구현될 수도 있으며, 반도체소자가 테스트사이트 상에서 테스트되어질 시점에만 수행되도록 구현되어질 수도 있을 것이다.
2) 테스트칩의 온도 판단<S2220>
단계 S2210에서 감지된 복수의 테스트칩(1912a) 각각의 온도가 요구되는 온도 범위, 예를 들어, 60도 이내인지를 판단한다. 단계 S2220은 실시하기에 따라서 단계 S2210에서 감지된 정보를 토대로 테스터에서 이루어지게 구현할 수도 있고, 테스트핸들러에서 이루어지게 구현할 수도 있을 것이다. 만일 단계 S2220이 테스터에서 이루어진다면 판단된 결과 또는 판단결과에 따른 제어명령을 테스트핸들러로 보내주어야 한다.
3) 반도체소자의 분류<S2231><S2232>
단계 S2220에서 모든 테스트칩(1912a)의 온도가 요구되는 온도 범위 내에 있다고 판단되면 테스트칩(1912a)이 온도 범위 내에 있는 상태에서 테스트가 이루어진 적어도 하나 이상의 반도체소자를 정상 분류방법인 제1 분류방법에 의해 테스트 등급별로 분류<S2231>하고, 단계 S2220에서 테스트칩(1912a)의 온도가 요구되는 온도 범위를 벗어났다고 판단(예를 들어 테스트칩의 온도가 60도 이상인 경우의 판단)되면 테스트칩(1912a)이 요구되는 온도 범위를 벗어난 상태에서 테스트가 이루어진 반도체소자를 제1 분류방법과는 다른 분류방법인 제2 분류방법으로 분류한다.
제2 분류방법은 테스트칩(1912a)의 온도가 요구되는 온도 범위를 벗어난 상태에서 테스트가 이루어진 반도체소자를 리테스트 랏(RETEST LOT)으로 분류하는 방법일 수 있다. 여기서 리테스트 랏으로 분류한다는 것은 테스트가 이루어진 반도체소자를 다시 테스트해야 될 물량으로 분류시킨다는 것을 의미한다. 이러한 리테스트와 관련된 기술은 대한민국 특허등록 10-0792488호(발명의 명칭 : 테스트핸들러의 테스트지원방법 및 테스트핸들러)에서 참조될 수 있다.
만일 복수의 테스트칩(1912a) 중 일부는 요구되는 온도 범위 내에 있고, 다른 일부가 요구되는 온도 범위를 벗어난 경우에는 요구되는 온도 범위를 벗어난 테스트칩(1912a)에 의해서 전기적 기능이 판독된 반도체소자들만 제2 분류방법으로 분류하게 된다.
이와 같은 반도체소자의 분류는 테스트핸들러에서 자동적인 공정에 의해 이루어지는 것이 바람직하며, 테스트핸들러에서 자동적으로 이루어지는 경우에는 언로딩장치에 의해 반도체소자의 분류작업이 수행되어질 것이다.
2. 반도체소자 테스트 지원방법
도23의 흐름도를 참조하여 본 발명에 따른 반도체소자 테스트 지원방법에 대하여 설명한다.
1) 밀페공간 상의 온도 감지<S2310>
온도센서(1915)에 의해 밀폐공간(S) 상의 온도를 감지한다. 마찬가지로 온도센서(1915)에 의한 밀폐공간(S)의 온도 감지도 실시간으로 수행되도록 구현되거나 주기적인 시간 간격으로 수행되도록 구현될 수도 있으며, 반도체소자가 테스트사이트 상에서 테스트되어질 시점에만 수행되도록 구현되어질 수도 있을 것이다.
2) 밀폐공간 상의 온도 판단<S2320>
감지된 밀폐공간(S) 상의 온도가 요구되는 온도 범위, 예를 들어, 60도 내인지를 판단한다. 마찬가지로 단계 S2320은 단계 S2310에서 감지된 정보를 토대로 테스터에서 이루어질 수도 있고, 테스트핸들러에서 이루어질 수도 있을 것이다. 마찬가지로 단계 S2320이 테스터에서 이루어지도록 구현되고, 판단결과가 테스트핸들러의 작동에 영향을 미쳐야 하는 경우에는 판단결과나 테스트핸들러의 작동을 제어하기 위한 제어명령을 테스트핸들러로 보내주도록 구현되어야 한다.
3) 판단결과에 따른 테스트시스템의 작동<S2331><S2332>
단계 S2320에서 밀폐공간(S) 상의 온도가 요구되는 온도 범위 내에 있다고 판단되면 테스트시스템을 정상 작동<S2331>시키고, 단계 S2320에서 밀폐공간(S) 상의 온도가 요구되는 온도 범위를 벗어났다고 판단되면 테스트시스템을 비상 작동<S2332>시킨다.
단계 S2332에서 말하는 비상 작동은, 이하에서 목차를 나누어 별도로 설명되는 바와 같이, 여러 가지 예를 가질 수 있다.
* 테스트시스템의 비상 작동의 예
가. 제1 예
테스트핸들러를 통해 밀폐공간(S)이 과열되었음을 알리도록 구현할 수 있다. 여기서 알리는 방법은 청각적인 소리 경보를 발생시키거나 테스트핸들러에 구비되는 디스플레이장치를 통해 시작적으로 디스플레이시키는 것일 수 있다.
나. 제2 예
테스트핸들러의 작동을 일시적으로 정지시키도록 구현할 수 있다. 물론, 추후 밀폐공간(S)의 온도가 요구되는 온도 범위 내로 낮추어 지면 테스트핸들러의 작동 정지가 자동적으로 해제되게 구현하는 것이 바람직하다.
다. 제3 예
밀폐공간(S)이 과열된 상태에서 테스트가 이루어진 반도체소자를 리테스트 랏으로 분류시키도록 구현할 수 있다.
라. 제4 예
밀폐공간(S)의 온도가 요구되는 온도 범위 내로 낮추어질 수 있도록 온도조절장치(1920)를 가동(정지해있었던 경우)하거나 온도조절장치(1920)의 냉각용량이 확장(적은 냉각용량으로 가동 중이었던 경우)되게 온도조절장치(1920)를 제어할 수 있다.
한편 위에서 설명된 비상 작동의 제1 예 내지 제4 예는 하나의 테스트시스템에서 모두 구현되어질 수도 있고, 실시하기에 따라서는 그 중 어느 하나만이 구현되어질 수도 있다.
또한, 테스트가 이루어진 반도체소자의 분류방법과 반도체소자 테스트 지원방법도 하나의 테스트시스템에 모두 구현되어질 수도 있고, 실시하기에 따라서는 어느 하나만이 구현되어질 수도 있을 것이다.
이상에서 설명한 바와 같이 본 발명에 대한 구체적인 설명은 첨부된 도면을 참조한 실시예에 의해서 이루어졌지만, 상술한 실시예는 본 발명의 바람직한 예를 들어 설명하였을 뿐이기 때문에, 본 발명이 상기의 실시예에만 국한되는 것으로 이해되어져서는 아니 되며, 본 발명의 권리범위는 후술하는 청구범위 및 그 등가개념으로 이해되어져야 할 것이다.
본 발명은 반도체 소자를 테스트하기 위한 장치에 적용될 수 있다.

Claims (21)

  1. 테스트 제어장치의 제어에 따라 반도체소자를 테스트하기 위해 마련되는 테스트헤드;
    상기 테스트헤드와 결합되며, 다수의 반도체소자가 테스트헤드에 전기적으로 접속되도록 상기 테스트헤드에 다수의 반도체소자를 공급하여 다수의 반도체소자가 함께 테스트될 수 있도록 지원하는 테스트핸들러;
    상기 테스트헤드가 상기 테스트핸들러에 안정적으로 결합된 상태를 유지하도록 상기 테스트헤드를 지지하는 지지장치; 및
    상기 테스트헤드의 온도를 조절하기 위한 온도조절장치; 를 포함하고,
    상기 테스트헤드는,
    상기 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓을 가지는 인터페이스보드 및 상기 인터페이스보드로부터 오는 전기적 신호를 판독함으로써 다수의 반도체소자에 대한 테스트를 수행하는 테스팅보드를 포함하는 인터페이스블럭; 및
    상기 인터페이스블럭에서 이루어지는 테스트에 필요한 제어신호를 상기 테스팅보드 측으로 보내는 헤드본체; 를 포함하며,
    상기 온도조절장치는 상기 인터페이스블럭의 테스팅보드에서 발생하는 열을 제거시키는 것을 특징으로 하는
    반도체소자 테스트 시스템.
  2. 제1항에 있어서,
    상기 인터페이스블럭은 상기 테스팅보드를 상기 헤드본체 측에 전기적으로 연결시키기 위한 헤드연결보드를 더 포함하고,
    상기 온도조절장치는 상기 테스팅보드와 상기 헤드연결보드 사이로 온도조절용 에어(Air)를 공급하는 것을 특징으로 하는
    반도체소자 테스트 시스템.
  3. 제2항에 있어서,
    상기 온도조절장치는,
    상기 테스팅보드와 상기 헤드연결보드 사이로 에어를 공급하기 위한 에어공급장치; 및
    상기 테스팅보드와 상기 헤드연결보드 사이의 에어를 외부로 강제 흡출(吸出)시키기 위한 에어흡출장치를 포함하는 것을 특징으로 하는
    반도체소자 테스트 시스템.
  4. 제3항에 있어서,
    상기 에어공급장치는 공기압축장치로부터 상압보다 높은 고압으로 압축되어 오는 에어를 냉각시켜 상기 테스팅보드와 상기 헤드연결보드 사이로 공급하기 위한 칠러를 포함하는 것을 특징으로 하는
    반도체소자 테스트 시스템.
  5. 제4항에 있어서,
    상기 테스팅보드와 상기 헤드연결보드 사이로 공급되는 에어는 상기 테스팅보드에 구비된 복수의 테스트칩에 모두 도달한 후 배출될 수 있는 압력을 가지는 것을 특징으로 하는
    반도체소자 테스트 시스템.
  6. 제3항에 있어서,
    상기 온도조절장치는 상기 테스트핸들러, 테스트 헤드 또는 지지장치 중 어느 하나에 구비되는 것을 특징으로 하는
    반도체소자 테스트 시스템.
  7. 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓을 가지며, 다수의 반도체소자에 대한 테스트를 수행하는 인터페이스블럭; 및
    상기 인터페이스블럭에서 이루어지는 테스트에 필요한 제어신호를 상기 테스팅보드 측으로 보내는 헤드본체; 를 포함하며,
    상기 인터페이스블럭은,
    상기 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓을 가지는 인터페이스보드;
    상기 인터페이스보드로부터 오는 전기적 신호를 판독함으로써 다수의 반도체소자에 대한 테스트를 수행하는 테스팅보드;
    상기 테스팅보드를 사이에 두고 상기 인터페이스보드의 맞은편에 구비되는 밀폐보드; 및
    상기 테스팅보드와 밀페보드 사이를 밀폐공간으로 구성시키는 밀폐프레임; 을 포함하고,
    상기 테스팅보드로부터 발생하는 열을 제거시키기 위한 에어가 상기 밀페공간으로 유입되는 적어도 하나 이상의 유입구와 상기 밀폐공간 상의 에어가 배출되는 적어도 하나 이상의 배출구가 각각 상기 밀폐보드 또는 밀폐프레임에 선택적으로 형성된 것을 특징으로 하는
    반도체소자 테스트용 테스트헤드.
  8. 제7항에 있어서,
    상기 인터페이스블럭은 상기 밀폐공간 내에 마련되며, 상기 적어도 하나 이상의 유입구로 유입되는 에어를 상기 테스팅보드 측으로 분사시키기 위한 덕트를 더 포함하는 것을 특징으로 하는
    반도체소자 테스트용 테스트헤드.
  9. 제8항에 있어서,
    상기 밀페보드는 상기 테스팅보드를 상기 헤드본체 측에 전기적으로 연결시키기 위한 헤드연결보드인 것을 특징으로 하는
    반도체소자 테스트용 테스트헤드.
  10. 제7항에 있어서,
    상기 적어도 하나 이상의 배출구는 상기 밀폐보드에 형성되어 있으며,
    상기 인터페이스블럭은 상기 밀폐보드를 사이에 두고 상기 밀폐공간의 맞은편에 유출공간을 구성시키며, 상기 유출공간 상의 에어가 유출되는 유출구가 형성된 하우징을 더 포함하는 것을 특징으로 하는
    반도체소자 테스트용 테스트헤드.
  11. 제8항에 있어서,
    상기 적어도 하나 이상의 유입구는 상기 밀폐보드에 형성된 것을 특징으로 하는
    반도체소자 테스트용 테스트헤드.
  12. 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓을 가지는 인터페이스보드;
    상기 인터페이스보드로부터 오는 전기적 신호를 판독함으로써 다수의 반도체소자에 대한 테스트를 수행하고 자체의 온도를 감지할 수 있는 적어도 하나 이상의 테스트칩(TEST CHIP)을 가지는 테스팅보드;
    상이 테스팅보드를 사이에 두고 상기 인터페이스보드의 맞은편에 구비되는 밀폐보드;
    상기 테스팅보드와 밀폐보드 사이를 밀폐공간으로 형성시키기 위해 구비되는 밀폐프레임; 을 포함하고,
    상기 테스트칩은 상기 밀폐공간 상에 노출되어 있는 것을 특징으로 하는
    반도체소자 테스터의 인터페이스블럭.
  13. 제12항에 있어서,
    상기 밀폐공간 상의 온도를 감지하기 위한 온도센서를 더 포함하는 것을 특징으로 하는
    반도체소자 테스터의 인터페이스블럭.
  14. 테스트핸들러에서 공급되는 다수의 반도체소자와 각각 전기적으로 접촉되는 다수의 테스트소켓을 가지는 인터페이스보드;
    상기 인터페이스보드로부터 오는 전기적 신호를 판독함으로써 다수의 반도체소자에 대한 테스트를 수행하는 적어도 하나 이상의 테스트칩(TEST CHIP)을 가지는 테스팅보드;
    상기 테스팅보드를 사이에 두고 상기 인터페이스보드의 맞은편에 구비되는 밀폐보드;
    상기 테스팅보드와 밀폐보드 사이를 밀폐공간으로 형성시키기 위해 구비되는 밀폐프레임; 및
    상기 밀폐공간 상의 온도를 감지하기 위한 온도센서; 를 포함하고,
    상기 테스트칩은 상기 밀폐공간 상에 노출되어 있는 것을 특징으로 하는
    반도체소자 테스터의 인터페이스블럭.
  15. 테스트 사이트(TEST SITE)상에서 테스트되는 반도체소자들의 전기적 기능을 판독 처리하기 위해 테스트헤드의 인터페이스블럭에 구비되는 테스트칩(TEST CHIP)의 온도를 감지하는 A)단계;
    상기 A)단계에서 감지된 테스트칩의 온도가 요구되는 특정 온도 범위 내에 있는지를 판단하는 B단계;
    상기 B)단계에서 테스트칩의 온도가 요구되는 특정 온도 범위 내에 있다고 판단되면 테스트칩이 특정 온도 범위 내에 있는 상태에서 테스트가 이루어진 적어도 하나 이상의 반도체소자를 정상 분류방법에 의해 테스트 등급별로 분류하고, 상기 B)단계에서 테스트칩의 온도가 요구되는 특정 온도 범위를 벗어났다고 판단되면 테스트칩이 특정 온도 범위를 벗어난 상태에서 테스트가 이루어진 적어도 하나 이상의 반도체소자를 상기 정상 분류방법과는 다른 분류방법으로 분류하는 C)단계; 를 포함하는 것을 특징으로 하는
    테스트가 이루어진 반도체소자의 분류방법.
  16. 제15항에 있어서,
    상기 인터페이스블럭에 복수의 테스트칩이 구비되는 경우,
    상기 A)단계는 복수의 테스트칩 각각의 온도를 감지하고,
    상기 B)단계는 복수의 테스트칩 각각의 온도가 특정 온도 범위 내에 있는지를 판단하며,
    상기 C)단계는 복수의 테스트칩 별로 각각 테스트가 이루어진 반도체소자들을 상기 B)단계의 판단에 따라 상기 정상 분류방법 또는 다른 분류방법에 의해 분류하는 것을 특징으로 하는
    테스트가 이루어진 반도체소자의 분류방법.
  17. 제15항에 있어서,
    상기 C)단계에서의 다른 분류방법은 테스트칩의 온도가 요구되는 특정 온도 범위를 벗어난 상태에서 테스트가 이루어진 적어도 하나 이상의 반도체소자를 리테스트 랏(RETEST LOT)으로 분류하는 방법인 것을 특징으로 하는
    테스트가 이루어진 반도체소자의 분류방법.
  18. 테스트헤드의 인터페이스블럭에 구비되는 테스트칩(TEST CHIP)이 노출되어 있는 밀폐공간 상의 온도를 감지하는 A)단계;
    상기 A)단계에서 감지된 밀폐공간 상의 온도가 요구되는 특정 온도 범위 내에 있는지를 판단하는 B)단계;
    상기 B)단계에서 밀페공간 상의 온도가 요구되는 특정 온도 범위 내에 있다고 판단되면 테스트시스템을 정상 작동시키고, 상기 B)단계에서 밀폐공간 상의 온도가 요구되는 특정 온도 범위를 벗어났다고 판단되면 테스트시스템을 비상 작동시키는 C)단계; 를 포함하는 것을 특징으로 하는
    반도체소자 테스트 지원방법.
  19. 제18항에 있어서,
    상기 C)단계에서의 비상 작동은 반도체소자의 테스트를 지원하기 위한 자동화 장비인 테스트핸들러(테스트시스템의 일 구성이다)에서 시각적 또는 청각적 경보 중 적어도 어느 하나를 발생시키는 것임을 특징으로 하는
    반도체소자 테스트 지원방법.
  20. 제18항에 있어서,
    상기 C)단계에서의 비상 작동은 반도체소자의 테스트를 지원하기 위한 자동화 장비인 테스트핸들러(테스트시스템의 일 구성이다)가 밀페공간이 요구되는 특정 온도 범위를 벗어난 상태에서 테스트가 이루어진 적어도 하나 이상의 반도체소자를 리테스트 랏(RETEST LOT)으로 분류하는 것임을 특징으로 하는
    반도체소자 테스트 지원방법.
  21. 제18항에 있어서,
    상기 C)단계에서의 비상 작동은 밀폐공간의 온도가 요구되는 특정 온도 범위 내로 맞춰지도록 온도조절장치(테스트시스템의 일 구성이다)를 제어하는 것임을 특징으로 하는
    반도체소자 테스트 지원방법.
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