WO2009059909A1 - Mehrkanalige cpu-kern rechnerarchitektur - Google Patents

Mehrkanalige cpu-kern rechnerarchitektur Download PDF

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WO2009059909A1
WO2009059909A1 PCT/EP2008/064519 EP2008064519W WO2009059909A1 WO 2009059909 A1 WO2009059909 A1 WO 2009059909A1 EP 2008064519 W EP2008064519 W EP 2008064519W WO 2009059909 A1 WO2009059909 A1 WO 2009059909A1
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Hans-Helmut Schweissthal
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Siemens Aktiengesellschaft
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    • G06F11/1608—Error detection by comparing the output signals of redundant hardware
    • G06F11/1616—Error detection by comparing the output signals of redundant hardware where the redundant component is an I/O device or an adapter therefor

Definitions

  • the invention relates to a computer architecture with a multi-channel CPU core, which is connected to a peripheral, for signal-technically secure process data processing in rail applications.
  • the invention has for its object to provide a highly available computer architecture of the generic type, can be used in the peripheral modules of a 2v2 computer architecture at least partially continue.
  • the CPU core has at least three channels and the periphery at least two two-channel subsystems, wherein at least one channel of the CPU core is connected to at least two subsystems of Peri ⁇ pherie.
  • This results in a hybrid and scalable computer architecture which, on the one hand, permits the reuse of proven peripheral modules and, on the other hand, fulfills the above-defined requirements with regard to high availability.
  • the effort for newly developed modules is considerably less than a complete switch from the existing 2v2 system to a 2v3 system.
  • the two different system architectures are combined in such a way that the CPU core is built up as a 2v3 system is while the periphery z. B. as 2x (2v2) system is ⁇ forms. It is also advantageous that this hybrid solution can be scaled by various expansion stages.
  • Claim 2 characterizes a first form of scalability, wherein the CPU core has three channels and the peripheral two two-channel subsystems.
  • the first CPU channel to the first subsystem of the periphery, the second CPU channel to both subsystems and the third CPU channel to the second subsystem are connected.
  • Starting from the output ⁇ state arises in this first stage of a Rechnerar ⁇ tecture, for cooperating a 2v3 processor core with a 2x (2v2) -Peripherie.
  • Both subsystems of the periphery are addressed by the second CPU channel.
  • a failure of the first CPU channel thus no longer leads to a failure of the complete connected peripherals.
  • This principle applies to both 2v2 operation and Iv2 operation.
  • the CPU core three channels and the periphery have three dual-channel subsystems, wherein the first CPU channel to the first and the third subsystem, the second CPU channel to the first and the second subsystem and the third CPU Channel are connected to the second and the third subsystem.
  • the subsystems of the periphery are equipped with off ⁇ output modules that are either connected to a single CPU channel or on two channels, and to a CPU peripheral bus ⁇ . All peripherals that do not If a 2v2 functionality is needed, it can easily be migrated to high availability.
  • an external voter is provided, this external voter is not part of the subsystems, but is laid in the backplane, ie an edge wall, the Ge ⁇ velvet device.
  • the CPU core and the first subsystem of the periphery are arranged in a slot for a standardized module frame and the second subsystem and possibly further subsystems in at least one further slot.
  • this makes it possible to accommodate the arithmetic architecture with three subsystems according to claim 3 in only two slots, ie. H. build up in two lines.
  • FIG. 1 shows a 2v2 computer architecture according to FIG.
  • FIG. 2 shows a 2x (2v2) computer architecture
  • FIG. 3 shows a 2v3 computer architecture according to FIG.
  • FIGS 4 to 6 different versions of the computer architecture according to the invention.
  • FIG. 1 shows the typical structure of a known 2V2 computer architecture.
  • a two-channel CPU core 1 is connected to a dual-channel periphery 2, wherein the periphery 2 has three output modules 3a, 3b and 3c for process data. th different security requirements.
  • the first CPU channel A is for this purpose connected to the three output modules 3a, 3b and 3c, while the second CPU channel B is connected to the second and the third output modules 3b and 3c.
  • Via peripheral buses are thus at the Ausga ⁇ bebau devise 3a-channel outputs, possible to the output module 3b Iv2 expenditure and at the output module 3c 2v2 expenditure.
  • This computer architecture is characterized by SIL4 suitability, but has insufficient availability.
  • Figure 3 shows one way to achieve both SIL4 suitability and high availability. It is a newly ⁇ if known 2oo3 computer architecture with a three-channel CPU core 5 is provided, in which a voter 6, the outputs of the three channels A, B and C compare and process data only releases for further processing, if at least two of the three channels matching output data produce.
  • a voter 6 the outputs of the three channels A, B and C compare and process data only releases for further processing, if at least two of the three channels matching output data produce.
  • a conversion is required which requires a completely new periphery 2.
  • FIG. 4 shows a computer architecture in which the known systems according to FIG. 1 and FIG. 3 are combined, the CPU core 5 being a 2v3 system and the periphery are built as 2x2v2 system.
  • the peripheral output modules 3a and 3b can be adopted from the existing computer architecture according to FIG.
  • the periphery 2 consists of two subsystems 6.1 and 6.2. Each subsystem 6.1 and 6.2 equipped with two output assemblies ⁇ 3a and 3b.
  • a channel B of the three-channel CPU core 5 is connected to both subsystems 6.1 and 6.2 of the periphery 2, while the other two channels A and C are each connected to a subsystem 6.1 or 6.2.
  • a failure of a CPU channel A, B or C thus no longer leads to a failure of all connected to this failed channel A, B or C peripheral output modules 3a and 3b, whereby the availability is increased.
  • FIG. 5 shows a higher expansion stage, in which the periphery 2 consists of three subsystems 6.1, 6.2 and 6.3. Each part ⁇ system 6.1, 6.2 and 6.3 is equipped with the three output modules 3a, 3b and 3c.
  • the first channel A of the three-channel CPU core 7 is connected to the output modules 3a, 3b and 3c of the first subsystem 6.1 and to the output modules 3b and 3c of the third subsystem 6.3.
  • the principle according to which the CPU channel A, B and C is connected to two of the three subsystems 6.1, 6.2 and 6.3, respectively, is applied analogously to the two other CPU channels B and C. In this case, a three-line configuration is provided according to FIG.
  • the first line 7.1 contains the CPU core 5 and the first subsystem 6.1 and the second and third subsystems 6.2 and 6.3 are configured in two further lines 7.2 and 7.3.
  • the 2v3 processor core 5 is here three lines -Peripherie and safer 2x (2v2) v3 peripherals equipped with simp ⁇ cher 2x (xv2).
  • a two line similar configuration is illustrated in FIG 6.
  • the second and the third subsystem 6.2 and 6.3 are then placed with the second line ⁇ 7.2, wherein the third subsystem is reduced to 6.3 2v2 the output module 3c.
  • Lines 7.1, 7.2 and 7.3 represent the assemblies, which are each arranged in a slot for a standardized module frame.
  • a voter for secure two (2v2) v3 output can be backplane side, d. H. on a peripheral wall of the overall device, be arranged.

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Abstract

Die Erfindung betrifft eine Rechnerarchitektur mit einem mehrkanaligen CPU-Kern (1; 5), der an eine Peripherie (2) angeschlossen ist, zur signaltechnisch sicheren Prozessdatenverarbeitung bei Bahnanwendungen. Um die Verfügbarkeit zu verbessern, ist vorgesehen, dass der CPU-Kern (5) mindestens drei Kanäle (A, B, C) und die Peripherie (2) mindestens zwei zweikanalige Teilsysteme (6.1, 6.2, 6.3) aufweisen, wobei mindestens ein Kanal (A, B, C) des CPU-Kerns (5) an mindestens zwei Teilsysteme (6.1, 6.2, 6.3) der Peripherie (2) angeschlossen ist.

Description

Beschreibung
MEHRKANALiGE CPU- KERN RECHNERARCHITEKTUR
Die Erfindung betrifft eine Rechnerarchitektur mit einem mehrkanaligen CPU-Kern, der an eine Peripherie angeschlossen ist, zur signaltechnisch sicheren Prozessdatenverarbeitung bei Bahnanwendungen.
Bekannt und gebräuchlich sind 2v2-Rechnerarchitekturen sowie 2v3-Rechnerarchitekturen . Bei der 2v2-Rechnerarchitektur erfolgt sowohl in der CPU als auch in der Peripherie eine zwei- kanalige Prozessdatenverarbeitung. Für signaltechnisch sichere Anwendungen werden beide Kanäle auf Übereinstimmung ge- prüft, wobei eine Weiterverarbeitung der Ausgabedaten nur erfolgt, wenn Übereinstimmung festgestellt wird. Damit besteht die Möglichkeit, SIL4-Anwendungen zu realisieren. Datenverarbeitungssysteme in der Eisenbahn-Signaltechnik müssen Sicherheitsanforderungen genügen, die in der CENELEC-Norm in Form von Sicherheitsstufen SILO - signaltechnisch nicht sicher - bis SIL4 - signaltechnisch hochgradig sicher - definiert sind. Vorteilhaft bei der 2v2-Rechnerarchitektur ist deren SIL4-Tauglichkeit bei minimalem Platz- und Hardwareaufwand. Die Funktionsfähigkeit derartiger Systeme setzt jedoch die ständige Verfügbarkeit beider Kanäle voraus. Die Verfügbar¬ keit heutiger Zweikanalsysteme beträgt ca. 50.000 Stunden. Gefordert wird aber Hochverfügbarkeit, d. h. garantierte Funktionsfähigkeit von mindestens 100.000 Stunden. Um diese Forderung zu erfüllen, ist Redundanz unabdingbar. Diese Re- dundanz könnte durch eine Verdoppelung der Systemkomponenten, nämlich eine 2x (2v2) -Architektur realisiert werden. Erforderlich ist zusätzlich eine lose Kopplung zwischen den beiden 2v2-Systemen, damit das Master-System im Falle eines Ausfalls quasi sofort durch das Slave-System ersetzt werden kann. Es hat sich jedoch herausgestellt, dass die erforderlichen schnellen Reaktionszeiten durch die Kopplung nicht erreichbar sind. Außerdem wird durch den ständigen Abgleich der Prozessabbilder der Aufwand erheblich größer.
Eine andere Möglichkeit zur Erfüllung der Verfügbarkeitsanforderungen besteht darin, eine klassische 2v3-Rechnerarchi- tektur einzusetzen. Bei dieser Variante sind drei CPU-Kanäle mit drei Peripherie-Kanälen verbunden, wobei ein Voter fest- stellt, ob zwei der drei Datenausgaben übereinstimmen, wobei nur bei Übereinstimmung eine Weiterverarbeitung der Daten erfolgt. Der Umstieg von einem vorhandenen 2v2-System auf ein 2v3-System ist jedoch problematisch, da insbesondere ein Re- design sämtlicher Peripheriebaugruppen resultieren würde, wo- mit ganz erhebliche Investitionskosten verbunden wären.
Der Erfindung liegt die Aufgabe zugrunde, eine hochverfügbare Rechnerarchitektur der gattungsbildenden Art anzugeben, bei der Peripheriebaugruppen einer 2v2-Rechnerarchitektur zumin- dest teilweise weiter verwendet werden können.
Die Aufgabe wird erfindungsgemäß dadurch gelöst, dass der CPU-Kern mindestens drei Kanäle und die Peripherie mindestens zwei zweikanalige Teilsysteme aufweisen, wobei mindestens ein Kanal des CPU-Kerns an mindestens zwei Teilsysteme der Peri¬ pherie angeschlossen ist. Auf diese Weise ergibt sich eine hybride und skalierbare Rechnerarchitektur, die einerseits die Weiterverwendung bewährter Peripheriebaugruppen gestattet und andererseits die oben definierten Anforderungen bezüglich Hochverfügbarkeit erfüllt. Dabei ist der Aufwand für neu zu entwickelnde Baugruppen erheblich geringer als ein kompletter Umstieg von dem vorhandenen 2v2-System zu einem 2v3-System. Die beiden unterschiedlichen Systemarchitekturen werden derart kombiniert, dass der CPU-Kern als 2v3-System aufgebaut ist, während die Peripherie z. B. als 2x (2v2) -System ausge¬ bildet ist. Vorteilhaft ist darüber hinaus, dass diese hybride Lösung durch verschiedene Ausbaustufen skalierbar ist .
Anspruch 2 charakterisiert eine erste Ausprägung der Skalierbarkeit, wobei der CPU-Kern drei Kanäle und die Peripherie zwei zweikanalige Teilsysteme aufweisen. Dabei sind der erste CPU-Kanal an das erste Teilsystem der Peripherie, der zweite CPU-Kanal an beide Teilsysteme und der dritte CPU-Kanal an das zweite Teilsystem angeschlossen. Ausgehend vom Ausgangs¬ zustand entsteht in dieser ersten Ausbaustufe eine Rechnerar¬ chitektur, bei der ein 2v3-Rechnerkern mit einer 2x(2v2) -Peripherie zusammenwirkt. Beide Teilsysteme der Peripherie wer- den durch den zweiten CPU-Kanal angesprochen. Ein Ausfall des ersten CPU-Kanals führt somit nicht mehr zu einem Ausfall der kompletten angeschlossenen Peripherie. Dieses Prinzip gilt sowohl für Ausgaben im 2v2-Betrieb als auch im Iv2-Betrieb.
Sind in der projektspezifischen Konfiguration echte 2v2-Bau- gruppen enthalten, ist eine Erweiterung der Rechnerarchitektur möglich, wobei vorzugsweise eine 2x (2v2) v3-Architektur gemäß Anspruch 3 aufgebaut wird. Dabei ist vorgesehen, dass der CPU-Kern drei Kanäle und die Peripherie drei zweikanalige Teilsysteme aufweisen, wobei der erste CPU-Kanal an das erste und das dritte Teilsystem, der zweite CPU-Kanal an das erste und das zweite Teilsystem und der dritte CPU-Kanal an das zweite und das dritte Teilsystem angeschlossen sind.
Gemäß Anspruch 4 sind die Teilsysteme der Peripherie mit Aus¬ gabebaugruppen ausgestattet, die entweder an einen einzigen CPU-Kanal oder an zwei CPU-Kanälen sowie an einen Peripherie¬ bus angeschlossen sind. Sämtliche Peripherie, die nicht zwin- gend eine 2v2-Funktionalität benötigt, kann somit einfach in Hochverfügbarkeit migriert werden.
Bevorzugt ist gemäß Anspruch 5 ein externer Voter vorgesehen, Dieser externe Voter ist nicht Bestandteil der Teilsysteme, sondern wird in die Backplane, d. h. eine Randwand, des Ge¬ samtgerätes verlegt.
Gemäß Anspruch 6 sind der CPU-Kern und das erste Teilsystem der Peripherie in einem Einschub für einen standardisierten Baugruppenrahmen und das zweite Teilsystem und ggf. weitere Teilsysteme in mindestens einem weiteren Einschub angeordnet. Beispielsweise lässt sich dadurch die Rechenarchitektur mit drei Teilsystemen gemäß Anspruch 3 in lediglich zwei Einschü- ben unterbringen, d. h. zweizeilig aufbauen.
Nachfolgend wird die Erfindung anhand figürlicher Darstellungen näher erläutert. Es zeigen:
Figur 1 eine 2v2-Rechnerarchitektur nach dem
Stand der Technik,
Figur 2 eine 2x (2v2) -Rechnerarchitektur,
Figur 3 eine 2v3-Rechnerarchitektur nach dem
Stand der Technik und
Figuren 4 bis 6 verschiedene Ausprägungen der erfindungsgemäßen Rechnerarchitektur .
Figur 1 zeigt den typischen Aufbau einer bekannten 2v2-Rech- nerarchitektur . Dabei ist ein zweikanaliger CPU-Kern 1 mit einer zweikanaligen Peripherie 2 verbunden, wobei die Peripherie 2 drei Ausgabebaugruppen 3a, 3b und 3c für Prozessda- ten unterschiedlicher Sicherheitsanforderungen aufweist. Der erste CPU-Kanal A ist dazu an die drei Ausgabebaugruppe 3a, 3b und 3c angeschlossen, während der zweite CPU-Kanal B an die zweite und die dritte Ausgabebaugruppen 3b und 3c ange- schlössen ist. Über periphere Busse sind somit an der Ausga¬ bebaugruppe 3a einkanalige Ausgaben, an der Ausgabebaugruppe 3b Iv2-Ausgaben und an der Ausgabebaugruppe 3c 2v2-Ausgaben möglich. Diese Rechnerarchitektur zeichnet sich durch SIL4- Tauglichkeit aus, besitzt jedoch eine unzureichende Verfüg- barkeit.
Um das System gemäß Figur 1 hochverfügbar aufzurüsten, könnte eine Redundanz aufgebaut werden, wie in Figur 2 veranschau¬ licht. Dabei entsteht eine 2x (2v2) -Rechnerarchitektur, wobei zusätzlich lose gekoppelte Kommunikationsbaugruppen 4.1 und 4.2 erforderlich sind. Umfangreiche Studien haben jedoch gezeigt, dass die lose Kopplung für schnelle Reaktionszeiten nicht ausreichend ist.
Figur 3 zeigt eine Möglichkeit, sowohl SIL4-Tauglichkeit als auch hohe Verfügbarkeit zu erreichen. Dabei ist eine eben¬ falls bekannte 2v3-Rechnerarchitektur mit einem dreikanaligen CPU-Kern 5 vorgesehen, bei der ein Voter 6 die Ausgaben der drei Kanäle A, B und C vergleicht und Prozessdaten nur zur Weiterverarbeitung freigibt, wenn mindestens zwei der drei Kanäle übereinstimmende Ausgabedaten erzeugen. Wenn jedoch von dem Vorhandensein einer Rechnerarchitektur gemäß Figur 1 ausgegangen wird und möglichst viele Baugruppen beibehalten werden sollen, ist ein Umbau erforderlich, der eine komplett neue Peripherie 2 benötigt.
In Figur 4 ist eine Rechnerarchitektur dargestellt, bei der die bekannten Systeme gemäß Figur 1 und Figur 3 kombiniert sind, wobei der CPU-Kern 5 als 2v3-System und die Peripherie als 2x2v2-System aufgebaut sind. Bei dieser hybriden Lösung können die peripheren Ausgabebaugruppen 3a und 3b von der vorhandenen Rechnerarchitektur gemäß Figur 1 übernommen werden. Die Peripherie 2 besteht dabei aus zwei Teilsystemen 6.1 und 6.2. Jedes Teilsystem 6.1 bzw. 6.2 ist mit zwei Ausgabe¬ baugruppen 3a und 3b ausgestattet. Ein Kanal B des dreikana- ligen CPU-Kerns 5 ist dabei mit beiden Teilsystemen 6.1 und 6.2 der Peripherie 2 verbunden, während die beiden anderen Kanäle A und C jeweils an ein Teilsystem 6.1 bzw. 6.2 ange- schlössen sind. Ein Ausfall eines CPU-Kanals A, B oder C führt somit nicht mehr zu einem Ausfall sämtlicher an diesen ausgefallenen Kanal A, B oder C angeschlossenen peripheren Ausgabebaugruppen 3a bzw. 3b, wodurch die Verfügbarkeit erhöht ist.
Figur 5 zeigt eine höhere Ausbaustufe, bei der die Peripherie 2 aus drei Teilsystemen 6.1, 6.2 und 6.3 besteht. Jedes Teil¬ system 6.1, 6.2 und 6.3 ist mit den drei Ausgabebaugruppen 3a, 3b und 3c ausgestattet. Der erste Kanal A des dreikanali- gen CPU-Kerns 7 ist mit den Ausgabebaugruppen 3a, 3b und 3c des ersten Teilsystems 6.1 und mit den Ausgabebaugruppen 3b und 3c des dritten Teilsystems 6.3 verbunden. Das Prinzip, wonach der CPU-Kanal A, B und C mit jeweils zwei der drei Teilsysteme 6.1, 6.2 und 6.3 verbunden ist, wird analog auch auf die beiden anderen CPU-Kanäle B und C angewendet. Dabei ist gemäß Figur 5 eine dreizeilige Konfiguration vorgesehen. Die erste Zeile 7.1 beinhaltet den CPU-Kern 5 und das erste Teilsystem 6.1 und das zweite und das dritte Teilsystem 6.2 und 6.3 sind in zwei weiteren Zeilen 7.2 und 7.3 konfigu- riert . Der 2v3-Rechnerkern 5 ist hier dreizeilig mit einfa¬ cher 2x (xv2) -Peripherie und sicherer 2x (2v2) v3-Peripherie ausgestattet . Eine zweizeilige ähnliche Konfiguration veranschaulicht Figur 6. Das zweite und das dritte Teilsystem 6.2 und 6.3 sind da¬ bei in der zweiten Zeile 7.2 untergebracht, wobei das dritte Teilsystem 6.3 auf die 2v2-Ausgabebaugruppe 3c reduziert ist.
Die Zeilen 7.1, 7.2 und 7.3 stellen die Baugruppen dar, die jeweils in einem Einschub für einen standardisierten Baugruppenrahmen angeordnet sind. Ein Voter für die sichere zweimal (2v2 ) v3-Ausgabe kann backplaneseitig, d. h. auf einer Rand- wand des Gesamtgerätes, angeordnet sein.

Claims

Patentansprüche
1. Rechnerarchitektur mit einem mehrkanaligen CPU-Kern (1; 5), der an eine Peripherie (2) angeschlossen ist, zur signal- technisch sicheren Prozessdatenverarbeitung bei Bahnanwendungen, d a d u r c h g e k e n n z e i c h n e t , dass der CPU-Kern (5) mindestens drei Kanäle (A, B, C) und die Pe¬ ripherie (2) mindestens zwei zweikanalige Teilsysteme (6.1, 6.2, 6.3) aufweisen, wobei mindestens ein Kanal (A, B, C) des CPU-Kerns (5) an mindestens zwei Teilsysteme (6.1, 6.2, 6.3) der Peripherie (2) angeschlossen ist.
2. Rechnerarchitektur nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass der CPU-Kern (5) drei Kanäle (A, B, C) und die Peripherie (2) zwei zweikanalige Teilsysteme (6.1, 6.2) aufweisen, wobei der erste CPU-Kanal (A) an das erste Teilsystem (6.1), der zweite CPU-Kanal (B) an beide Teilsysteme (6.1, 6.2) und der dritte CPU-Kanal (C) an das zweite Teilsystem (6.2) angeschlossen sind.
3. Rechnerkonfiguration nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass der CPU-Kern (5) drei Kanäle (A, B, C) und die Peripherie (2) drei zweikanalige Teilsysteme (6.1, 6.2, 6.3) aufweisen, wo¬ bei der erste CPU-Kanal (A) an das erste und das dritte Teil¬ system (6,1, 6.3), der zweite CPU-Kanal (B) an das erste und das zweite Teilsystem (6.1, 6.2) und der dritte CPU-Kanal (C) an das zweite und das dritte Teilsystem (6.2, 6.3) ange¬ schlossen sind.
4. Rechenarchitektur nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Teilsysteme (6.1, 6.2, 6.3) der Peripherie (2) Ausgabe¬ baugruppen (3a, 3b, 3c) aufweisen, die an mindestens einen CPU-Kanal (A, B, C) und an einen Peripheriebus angeschlossen sind.
5. Rechnerkonfiguration nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass ein externer Voter (6) vorgesehen ist.
6. Rechnerkonfiguration nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass der CPU-Kern (5) und das erste Teilsystem (6.1) der Periphe- rie (2) in einem Einschub für einen standardisierten Baugruppenrahmen und das zweite Teilsystem (6.2) und ggf. weitere Teilsysteme (6.3) in mindestens einem weiteren Einschub angeordnet sind.
PCT/EP2008/064519 2007-11-08 2008-10-27 Mehrkanalige cpu-kern rechnerarchitektur WO2009059909A1 (de)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2709068C1 (ru) * 2017-11-20 2019-12-13 Открытое акционерное общество "Объединенные электротехнические заводы" ОАО "ЭЛТЕЗА" Микропроцессорная система централизации мпц-эл
RU2710502C1 (ru) * 2019-04-22 2019-12-26 Игорь Давидович Долгий Унифицированный логический контроллер
RU2726243C1 (ru) * 2020-02-05 2020-07-10 Ефим Наумович Розенберг Двухканальная система для регулирования движения железнодорожных транспортных средств

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104071166B (zh) * 2014-07-08 2016-04-06 上海自仪泰雷兹交通自动化系统有限公司 2取2车载信号系统安全接口子架及其收纳结构
CN110979406A (zh) * 2019-12-26 2020-04-10 天津津航计算技术研究所 一种交叉复用的信号系统安全计算平台

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3208573A1 (de) * 1982-03-10 1983-09-22 Standard Elektrik Lorenz Ag, 7000 Stuttgart 2 aus 3-auswahleinrichtung bei einem 3-rechnersystem
EP1834857A2 (de) * 2006-03-17 2007-09-19 Alstom Transport S.A. Sichere Steuervorrichtung mit Diversifizierung eines Systems

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3208573A1 (de) * 1982-03-10 1983-09-22 Standard Elektrik Lorenz Ag, 7000 Stuttgart 2 aus 3-auswahleinrichtung bei einem 3-rechnersystem
EP1834857A2 (de) * 2006-03-17 2007-09-19 Alstom Transport S.A. Sichere Steuervorrichtung mit Diversifizierung eines Systems

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
GRONEMEYER M: "SIMIS 3116 - SICHERES MICROCOMPUTERSYSTEM FUER DEN FAHRZEUGEINSATZ", SIGNAL + DRAHT, TELZLAFF VERLAG GMBH. DARMSTADT, DE, vol. 84, no. 1/02, 1 January 1992 (1992-01-01), pages 10 - 14, XP000297208, ISSN: 0037-4997 *
MASCHEK U: "ELEKTRONISCHE STELLWERKE - EIN INTERNATIONALER UEBERBLICK", SIGNAL + DRAHT, TELZLAFF VERLAG GMBH. DARMSTADT, DE, vol. 89, no. 3, 1 March 1997 (1997-03-01), pages 15/16,18 - 23, XP000779765, ISSN: 0037-4997 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2709068C1 (ru) * 2017-11-20 2019-12-13 Открытое акционерное общество "Объединенные электротехнические заводы" ОАО "ЭЛТЕЗА" Микропроцессорная система централизации мпц-эл
RU2710502C1 (ru) * 2019-04-22 2019-12-26 Игорь Давидович Долгий Унифицированный логический контроллер
RU2726243C1 (ru) * 2020-02-05 2020-07-10 Ефим Наумович Розенберг Двухканальная система для регулирования движения железнодорожных транспортных средств

Also Published As

Publication number Publication date
DE102007054304A1 (de) 2009-05-14

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